WO2013084726A1 - 電界効果トランジスタ - Google Patents

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WO2013084726A1
WO2013084726A1 PCT/JP2012/080294 JP2012080294W WO2013084726A1 WO 2013084726 A1 WO2013084726 A1 WO 2013084726A1 JP 2012080294 W JP2012080294 W JP 2012080294W WO 2013084726 A1 WO2013084726 A1 WO 2013084726A1
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film
insulating film
layer
gate electrode
collapse suppression
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PCT/JP2012/080294
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弘善 伊奈
敬久 藤井
吐田　真一
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シャープ株式会社
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
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    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a field effect transistor in which a source electrode, a drain electrode, and a gate electrode are formed on a nitride semiconductor layer.
  • a source electrode and a drain electrode are formed apart from each other on a nitride semiconductor layer, a gate electrode is formed between the source electrode and the drain electrode, and a first electrode is formed on the nitride semiconductor layer.
  • a field effect transistor in which an insulating film and a second insulating film are stacked (see, for example, JP-A-2004-200248 (Patent Document 1)).
  • the gate electrode has a field plate structure and an attempt is made to suppress current collapse by forming the first insulating film with a silicon nitride film.
  • This current collapse is a particular problem in GaN-based semiconductor devices, and the on-resistance of a transistor in high-voltage operation is significantly higher than the on-resistance of the transistor in low-voltage operation. It is a phenomenon.
  • the field effect transistor has a problem in that even if the current collapse phenomenon can be suppressed, a leakage current is generated under a high voltage and a breakdown voltage is lowered.
  • an object of the present invention is to provide a field effect transistor that can suppress a leakage current and improve a breakdown voltage.
  • the field effect transistor of the present invention is A nitride semiconductor layer; A source electrode and a drain electrode which are at least partially formed on or in the nitride semiconductor layer and spaced apart from each other; A base portion disposed on the nitride semiconductor layer between the source electrode and the drain electrode and for a Schottky junction and a field plate portion extending from the base portion toward the drain electrode.
  • a second insulating film formed on the first insulating film and having an edge portion adjacent to the base portion under the field plate portion of the gate electrode The edge of the first insulating film is It protrudes from the edge part of the said 2nd insulating film along the said nitride semiconductor layer, It is characterized by the above-mentioned.
  • the edge of the first insulating film extends from the edge of the second insulating film on the first insulating film to the nitride semiconductor layer under the gate electrode. Sticks out along.
  • the electric field concentration at the edge of the first insulating film can be alleviated. Therefore, combined with the relaxation of the electric field concentration in the vicinity of the gate electrode by the field plate portion of the gate electrode, the leakage current can be suppressed and the breakdown voltage can be improved.
  • the phrase “disposed on the nitride semiconductor layer” means that the gate electrode is in direct contact with the nitride semiconductor layer on the nitride semiconductor layer between the source electrode and the drain electrode. And the case where the gate electrode is disposed on the nitride semiconductor layer so as to be separated from the nitride semiconductor layer between the source electrode and the drain electrode.
  • the first insulating film is a collapse suppressing film for suppressing current collapse.
  • the first insulating film as the collapse suppression film, not only the breakdown voltage can be improved, but also the current collapse can be suppressed.
  • the current collapse is a problem particularly in a GaN-based semiconductor device, and the on-resistance of a transistor in a high-voltage operation is significantly higher than the on-resistance of the transistor in a low-voltage operation. It is a phenomenon.
  • the collapse suppression film is composed of, for example, a silicon nitride film having a silicon ratio higher than that of a stoichiometric silicon nitride film.
  • a protruding dimension in which an edge portion of the first insulating film protrudes from an edge portion of the second insulating film is 0.1 ⁇ m or more and 0.5 ⁇ m or less. is there.
  • the threshold voltage is two steps. Electric field concentration can be alleviated without degrading the stability such as.
  • the protruding dimension of the edge portion of the first insulating film is less than 0.1 ⁇ m, a sufficient effect of relaxing the electric field concentration cannot be obtained.
  • the protruding dimension of the edge of the first insulating film exceeds 0.5 ⁇ m, the influence of the gate electrode portion on the first insulating film on the Schottky junction portion of the gate electrode is large. As a result, the stability is lowered, for example, the threshold voltage becomes two stages.
  • the upper corner of at least one edge of the first insulating film and the second insulating film has a chamfered shape.
  • the upper corners of the edge portions of the first and second insulating films are chamfered, so that the gate electrode can be prevented from being disconnected at the corners.
  • the edge of the first insulating film protrudes along the nitride semiconductor layer from the edge of the second insulating film on the first insulating film under the gate electrode. Therefore, the electric field concentration at the edge portion of the first insulating film can be reduced. Thereby, combined with the relaxation of the electric field concentration in the vicinity of the gate electrode by the field plate portion of the gate electrode, the leakage current can be suppressed and the breakdown voltage can be improved.
  • FIG. 1 is a cross-sectional view showing a GaN-based HFET which is a first embodiment of a field effect transistor of the present invention. It is sectional drawing explaining the manufacturing process of the GaN-type HFET of the said 1st Embodiment.
  • FIG. 3 is a cross-sectional view illustrating a process that follows the process of FIG. 2. It is sectional drawing which shows GaN-type HFET which is 2nd Embodiment of the field effect transistor of this invention. It is sectional drawing explaining the manufacturing process of GaN-type HFET of the said 2nd Embodiment.
  • FIG. 6 is a cross-sectional view illustrating a step that follows the step of FIG. 5.
  • FIG. 1 is a sectional view showing a normally-on type GaN-based HFET (heterojunction field effect transistor) which is a first embodiment of the field effect transistor of the present invention.
  • an undoped GaN layer 11 and an undoped AlGaN layer 12 are sequentially formed on a Si substrate (not shown).
  • 2DEG (two-dimensional electron gas) 19 is generated at the interface between the undoped GaN layer 11 and the undoped AlGaN layer 12.
  • the undoped GaN layer 11 and the undoped AlGaN layer 12 constitute a nitride semiconductor laminate.
  • the substrate is not limited to the Si substrate, and a sapphire substrate or SiC substrate may be used, a nitride semiconductor layer may be grown on the sapphire substrate or SiC substrate, or an AlGaN layer is grown on the GaN substrate.
  • a nitride semiconductor layer may be grown on a substrate made of a nitride semiconductor. Further, a buffer layer may be appropriately formed between the substrate and each layer. Further, an AlN layer having a thickness of about 1 nm may be formed as a hetero improvement layer between the undoped GaN layer 11 and the undoped AlGaN layer 12. A GaN cap layer may be formed on the AlGaN layer 12.
  • a source electrode 13 and a drain electrode 14 are formed on the undoped AlGaN layer 12 with a predetermined interval.
  • a gate electrode 15 is formed between the source electrode 13 and the drain electrode 14 on the undoped AlGaN layer 12 and on the source electrode 13 side.
  • ohmic contact is made possible by annealing the source electrode 13 and the drain electrode 14 by setting the thickness of the undoped AlGaN layer 12 to 10 nm, for example.
  • the thickness of the undoped AlGaN layer 12 may be set to 30 nm, for example, and the ohmic contact portion of the undoped AlGaN layer 12 may be preliminarily doped with Si so as to be n-type to enable ohmic contact of the electrode.
  • a recess is formed in advance in a region where the source electrode is formed and a region where the drain electrode is formed, and the source electrode and the drain electrode are deposited and annealed in this recess, thereby forming an ohmic contact. It may be possible.
  • a collapse suppression film 18 for suppressing current collapse is formed as a first insulating film on the undoped AlGaN layer 12 between the source electrode 13 and the drain electrode 14.
  • the collapse suppression film 18 as the first insulating film extends under the gate electrode 15.
  • An opening 21 is formed in the collapse suppression film 18, and the gate electrode 15 penetrates the opening 21 and is in Schottky junction with the undoped AlGaN layer 12.
  • the collapse suppression film 18 is made of, for example, a Si-rich silicon nitride film.
  • the composition ratio Si between Si and N : N 1.1 to 1.9: 1.
  • a second insulating film 23 made of a SiON film is formed on the collapse suppression film 18.
  • the second insulating film 23 extends under the gate electrode 15 on the collapse suppression film 18.
  • An opening 25 is formed in the second insulating film 23, and the opening 25 communicates with the opening 21 of the collapse suppression film 18.
  • the edge portion 18 a of the collapse suppression film 18 is exposed in the opening 25 of the second insulating film 23. That is, the end edge portion 18 a of the collapse suppression film 18 protrudes from the end edge portion 23 a of the second insulating film 23.
  • the protrusion dimension L1 at which the end edge portion 18a of the collapse suppression film 18 protrudes from the end edge portion 23a of the second insulating film 23 is set to 0.5 ⁇ m.
  • the second insulating film 23 is made of a SiON film.
  • the second insulating film 23 is made of another oxide film such as a SiO 2 film or an Al 2 O 3 film. It may be produced.
  • the second insulating film 23 may be a stoichiometric silicon nitride film (SiN film).
  • the base portion 15 a of the gate electrode 15 is Schottky joined to the undoped AlGaN layer 12 through the opening 25 of the second insulating film 23 and the opening 21 of the collapse suppression film 18. ing.
  • the base portion 15 a has an overhang portion 15 a-1 that protrudes in an eaves shape on the end edge portion 18 a of the collapse suppression film 18.
  • the gate electrode 15 has a field plate portion 15 b that is continuous with the base portion 15 a and extends toward the drain electrode 14 on the second insulating film 23.
  • the gate electrode 15 has a field plate portion 15c extending from the base portion 15a to the source electrode 13 side. The field plate portion 15c extending to the source electrode 13 side may not be provided.
  • the length L4 of the field plate portion 15b extending toward the drain electrode 14 on the second insulating film 23 is 2.0 ⁇ m.
  • the length L2 of the field plate portion 15c extending toward the source electrode 13 on the second insulating film 23 is 0.7 ⁇ m.
  • the length L3 of the base portion 15a of the gate electrode 15 is 1.8 ⁇ m.
  • the film thickness of the second insulating film 23 is 150 nm, and the film thickness of the collapse suppression film 18 as the first insulating film is 20 nm.
  • an undoped GaN layer 11 and an undoped AlGaN layer 12 are sequentially formed on a Si substrate (not shown) by using a MOCVD (metal organic chemical vapor deposition) method.
  • the substrate is not limited to the Si substrate, and a sapphire substrate or SiC substrate may be used, a nitride semiconductor layer may be grown on the sapphire substrate or SiC substrate, or an AlGaN layer is grown on the GaN substrate.
  • a nitride semiconductor layer may be grown on a substrate made of a nitride semiconductor. Further, a buffer layer may be appropriately formed between the substrate and each layer.
  • a silicon nitride film 38 to be the collapse suppression film 18 is formed on the undoped AlGaN layer 12 by using a plasma CVD method.
  • the growth temperature of the silicon nitride film 38 to be the collapse suppression film 18 is 225 ° C. as an example, but may be set in the range of 200 ° C. to 400 ° C.
  • the thickness of the silicon nitride film 38 to be the collapse suppression film 18 is 20 nm as an example, but may be set in the range of 20 nm to 50 nm.
  • the silicon nitride film 38 having a silicon Si ratio larger than that of the stoichiometric silicon nitride film can be formed.
  • current collapse can be further suppressed as compared with a stoichiometric silicon nitride film.
  • a photoresist layer (not shown) is formed on the silicon nitride film 38 to be the collapse suppression film 18, and is exposed and developed, whereby the above-mentioned photo in the region where the source electrode 13 and the drain electrode 14 are to be formed.
  • the resist layer and the photoresist layer in the region where the base portion 15a of the gate electrode 15 is to be formed are removed, and dry etching is performed using the photoresist layer as a mask.
  • the silicon nitride film 38 that becomes the collapse suppression film 18 is heat-treated.
  • the temperature of this heat treatment was, for example, 500 ° C. for 30 minutes. Note that the temperature of the heat treatment may be set in a range of 500 ° C. to 700 ° C. as an example.
  • a SiON film 33 to be the second insulating film 23 is formed on the collapse suppression film 18 by plasma CVD (chemical vapor deposition).
  • a photoresist (not shown) is formed in a region where the second insulating film 23 is to be formed by patterning using a resist, and a region where the second insulating film 23 is to be formed by dry etching.
  • the second insulating film 23 is formed by removing the other SiON film 33.
  • the second insulating film 23 is annealed at 680 ° C. or more for 1 hour.
  • a resist pattern (not shown) is formed in an electrode formation region where the gate electrode 15 is to be formed by photolithography, and dry etching or wet etching is performed using this resist pattern as a mask.
  • the TiN film other than the electrode formation region is removed, and a gate electrode 15 made of a TiN electrode is formed as shown in FIG.
  • the joint portion 15a-2 is Schottky joined to the AlGaN layer 12, and the edge portion 18a of the collapse suppression film 18 is located immediately below the overhang portion 15a-1.
  • the second insulating film 23 made of the SiON film and the collapse suppression film 18 are located immediately below the field plate portion 15b.
  • regions where the source electrode 13 and the drain electrode 14 are to be formed (the collapse suppression film 18, the region of the AlGaN layer 12 exposed from the second insulating film 23, and the second insulating film adjacent to this region).
  • a photoresist (not shown) having an opening at the edge 23 is formed.
  • Ti and Al are sequentially deposited on the photoresist, and the source electrode 13 and the drain electrode 14 made of the Ti / Al electrode are formed by lift-off as shown in FIG.
  • the Ti / Al electrode is an electrode having a laminated structure in which a Ti layer and an Al layer are sequentially laminated.
  • the source electrode 13 and the drain electrode 14 are heat-treated to form ohmic electrodes.
  • the condition of this heat treatment is set to 500 ° C. for 30 minutes as an example, but the condition of the heat treatment is not limited to this.
  • the heat treatment temperature is set within a range of 400 ° C. to 600 ° C. May be.
  • the end edge portion 18a of the collapse suppression film 18 that is the first insulating film under the gate electrode 15 is the end edge portion 23a of the second insulating film 23. Protruding from.
  • the electric field concentration at the edge portion 18a of the collapse suppression film 18 can be alleviated, as will be described below with reference to the electric field strength characteristic diagram of FIG.
  • the leakage current can be suppressed and the breakdown voltage can be improved.
  • the horizontal axis indicates the dimension L1 ( ⁇ m) in which the end edge 18a of the collapse suppression film 18 as the first insulating film protrudes from the end edge 23a of the second insulating film 23, and the vertical axis Shows the electric field strength (MV / cm) at the edge 18a.
  • the electric field strength characteristics K1, K2, K21, and K22 in FIG. 7 are simulation results under conditions where 0 V is applied to the source electrode, 600 V is applied to the drain electrode, and ⁇ 10 V is applied to the gate electrode.
  • the characteristic K1 indicates that the tip of the end edge portion 18a of the collapse suppression film 18 when the thickness of the collapse suppression film 18 is 50 nm and the thickness of the second insulating film 23 is 120 nm (arrow in FIG. 1).
  • the relationship between the electric field strength (MV / cm) at E1) and the protrusion dimension L1 ( ⁇ m) of the edge 23a is shown.
  • the characteristic K2 indicates that the start edge of the edge portion 18a of the collapse suppression film 18 when the film thickness of the collapse suppression film 18 is 50 nm and the film thickness of the second insulating film 23 is 120 nm (see FIG. 7). 1 shows the relationship between the electric field intensity (MV / cm) at the arrow E3) and the protrusion dimension L1 ( ⁇ m) of the edge 23a.
  • the characteristic K21 indicates that the tip of the end edge portion 18a of the collapse suppression film 18 when the thickness of the collapse suppression film 18 is 20 nm and the thickness of the second insulating film 23 is 150 nm (FIG. 1).
  • the relationship between the electric field strength (MV / cm) at the arrow E1 and the protruding dimension L1 ( ⁇ m) of the end edge 23a is shown.
  • the characteristic K22 indicates that the start edge of the edge portion 18a of the collapse suppression film 18 when the thickness of the collapse suppression film 18 is 20 nm and the thickness of the second insulating film 23 is 150 nm (see FIG. 7). 1 shows the relationship between the electric field intensity (MV / cm) at the arrow E3) and the protrusion dimension L1 ( ⁇ m) of the edge 23a.
  • the electric field intensity at the tip of the edge 18a is further increased as compared with the characteristic K1 when the thickness of the collapse suppression film 18 is 50 nm. It was found that it can be reduced.
  • the electric field strength K22 when the thickness of the collapse suppression film 18 is 20 nm is higher than the electric field strength characteristic K2 when the thickness of the collapse suppression film 18 is 50 nm. That is, the electric field strength at the starting edge of the edge portion 18a indicated by the arrow E3 in FIG. 1 is greater when the thickness of the collapse suppression film 18 is 50 nm than when the thickness of the collapse suppression film 18 is 20 nm. Was low.
  • the protruding dimension L1 of the end edge portion 18a of the collapse suppression film 18 as the first insulating film is less than 0.1 ⁇ m, a sufficient effect of relaxing the electric field concentration cannot be obtained.
  • the protruding dimension L1 of the end edge portion 18a of the collapse suppression film 18 as the first insulating film exceeds 0.5 ⁇ m, the joint portion 15a-2 in which the base portion 15a of the gate electrode 15 is Schottky joined.
  • the influence of the overhanging portion 15a-1 of the base portion 15a of the gate electrode 15 on the collapse suppression film 18 is increased, leading to a decrease in stability such that the threshold voltage becomes two steps.
  • the threshold voltage becomes two stages and the like.
  • the electric field concentration can be alleviated without causing a decrease in.
  • the first insulating film is the collapse suppression film 18
  • the current collapse is a problem particularly in a GaN-based semiconductor device, and the on-resistance of a transistor in a high-voltage operation is significantly higher than the on-resistance of the transistor in a low-voltage operation. It is a phenomenon.
  • the length L3 of the base portion 15a of the gate electrode 15 is 1.8 ⁇ m.
  • the length L3 of the base portion 15a of the gate electrode 15 is, for example, 0.8 ⁇ m to 3 ⁇ m. You may set in the range.
  • the length L4 of the field plate portion 15b of the gate electrode 15 is 2.0 ⁇ m, the length L4 of the field plate portion 15b may be set in a range of 0.5 ⁇ m to 10 ⁇ m, for example.
  • the length L2 of the field plate portion 15c of the gate electrode 15 is set to 0.7 ⁇ m, the length L2 of the field plate portion 15c may be set in the range of 0.5 ⁇ m to 3 ⁇ m, for example.
  • the distance D1 between the source electrode 13 and the gate electrode 15 is 1.3 ⁇ m, but the distance D1 may be set in the range of 0.5 ⁇ m to 5 ⁇ m.
  • the distance D2 between the gate electrode 15 and the drain electrode 14 is 8 ⁇ m, but the distance D2 may be set in the range of 3 ⁇ m to 30 ⁇ m.
  • the collapse suppression film 18 serving as the first insulating film does not protrude from the second insulating film 23 at the edge of the opening 21 on the source electrode side, but is shown in FIG.
  • the edge 18b on the source electrode side of the opening 21 of the collapse suppression film 18 protrudes from the edge 23b on the source electrode side of the opening 25 of the second insulating film 23. May be.
  • the corner 18a-1 on the upper side of the end edge 18a of the collapse suppression film 18 as the first insulating film may be chamfered.
  • the chamfered shape of the corner portion 18a-1 is a chamfered shape that is inclined substantially linearly, but may be a curved surface shape.
  • not only the end edge portion 18a of the collapse suppression film 18 as the first insulating film but also the corner portion 23a-1 above the end edge portion 23a of the second insulating film 23 are indicated by broken lines in FIG. It is good also as a chamfering shape. With such a chamfered shape, disconnection of the gate electrode 15 is suppressed, stable transistor characteristics can be obtained, and reliability can be improved.
  • the chamfered shapes of the corner portions 18a-1 and 23a-1 above the edge portions 18a and 23a of the collapse suppression film 18 and the second insulating film 23 can be formed, for example, by performing wet etching during patterning. Further, the corner 23b-1 above the edge 23b on the source electrode 13 side of the opening 25 of the second insulating film 23 shown in FIG. 10 may be chamfered. Also, the upper corners of the edge portions 18a and 18b of the collapse suppression film 18 shown in FIG. 8 may be chamfered, and the upper corner portions of the edge portions 23a and 23b of the second insulating film 23 are chamfered. You may make it a shape.
  • FIG. 4 is a sectional view showing a normally-off type GaN-based HFET (heterojunction field effect transistor) which is a second embodiment of the field effect transistor of the present invention.
  • the GaN-based HFET of this embodiment includes an undoped Al x Ga 1-x N layer 51 and an undoped Al y Ga 1-y N layer 52 in this order on a Si substrate (not shown). Forming. In addition, a mesa-type undoped Al Z Ga 1 -ZN layer 72 was formed on the undoped Al y Ga 1 -yN layer 52. The interface between the undoped Al X Ga 1-X N layer 51 and the undoped Al y Ga 1-y N layer 52, with the exception of the undoped Al Z Ga 1-Z N layer 72 region beneath the mesa, 2DEG ( Two-dimensional electron gas) 69 is generated.
  • 2DEG Two-dimensional electron gas
  • the thickness t1 (nm) of the undoped Al X Ga 1-X N layer 51 is made larger than the thickness t2 (nm) of the undoped Al y Ga 1-y N layer 52 (t1> t2 ).
  • the thickness t3 (nm) of the mesa-type undoped Al Z Ga 1-Z N layer 72 is made larger than the thickness t2 (nm) of the undoped Al y Ga 1-y N layer 52 (t3>).
  • t2 (nm) of the undoped Al y Ga 1-y N layer 52 t3>.
  • the thickness t3 (nm) of the mesa-type undoped Al Z Ga 1-Z N layer 72 is made smaller than the thickness t1 (nm) of the undoped Al X Ga 1-X N layer 51 (t1> t3).
  • the magnitude relationship among the thicknesses t1, t2, and t3 of the undoped Al X Ga 1-X N layer 51, the undoped Al y Ga 1-y N layer 52, and the mesa-type undoped Al Z Ga 1-Z N layer 72 is t1>t3> t2.
  • the mixed crystal ratio y of the undoped Al x Ga 1-y N layer 52 is made larger than the mixed crystal ratio x of the undoped Al x Ga 1-x N layer 51, and this undoped Al x Ga 1-x N layer
  • the mixed crystal ratio x of 51 was made larger than the mixed crystal ratio z of the mesa-type undoped Al Z Ga 1-Z N layer 72 (y>x> z).
  • the thickness t1 of the undoped Al X Ga 1-X N layer 51 is 1000 nm
  • the thickness t2 of the undoped Al y Ga 1-y N layer 52 is 10 nm
  • the mesa-type undoped Al Z 2 The thickness t3 of the Ga 1 -ZN layer 72 was 50 nm.
  • the mixed crystal ratio y of the undoped Al y Ga 1-y N layer 52 is set to 0.21
  • the mixed crystal ratio x of the undoped Al X Ga 1-X N layer 51 is set to 0.04.
  • the mixed crystal ratio z of the mesa-type undoped Al Z Ga 1-Z N layer 72 was set to zero.
  • the substrate is not limited to the Si substrate, and a sapphire substrate or SiC substrate may be used, a nitride semiconductor layer may be grown on the sapphire substrate or SiC substrate, or an AlGaN layer is grown on the GaN substrate.
  • a nitride semiconductor layer may be grown on a substrate made of a nitride semiconductor.
  • a buffer layer may be appropriately formed between the substrate and each layer.
  • an AlN layer having a thickness of 1 nm may be formed between the undoped AlGaN layer 51 and the undoped AlGaN layer 52.
  • a source electrode 63 and a drain electrode 64 are formed on the undoped AlGaN layer 52 with a predetermined interval.
  • a gate electrode 65 is formed between the source electrode 63 and the drain electrode 64 on the undoped AlGaN layer 52 and on the source electrode 63 side.
  • the distance D52 between the gate electrode 65 and the drain electrode 64 8 ⁇ m.
  • ohmic contact is made possible by annealing the source electrode 63 and the drain electrode 64 by setting the thickness t2 of the undoped AlGaN layer 52 to 10 nm, for example.
  • the thickness t2 of the undoped AlGaN layer 52 may be set to 30 nm, for example, and the ohmic contact portion of the undoped AlGaN layer 52 may be preliminarily doped with Si so as to be n-type so that the ohmic contact of the electrode may be enabled.
  • a recess may be formed in advance in the region where the source electrode and drain electrode of the undoped AlGaN layer 52 are formed, and ohmic contact may be made possible by vapor deposition and annealing of the source electrode and drain electrode.
  • a collapse suppression film 68 for suppressing current collapse is formed on the undoped AlGaN layer 52 and the mesa-type undoped Al Z Ga 1-Z N layer 72 between the source electrode 63 and the drain electrode 64.
  • the first insulating film is formed.
  • the collapse suppression film 68 as the first insulating film extends under the gate electrode 65.
  • An opening 81 is formed in the collapse suppression film 68, and the gate electrode 65 penetrates the opening 81 and is Schottky joined to the mesa-type undoped AlGaN layer 72.
  • the collapse suppression film 68 is made of, for example, a Si-rich silicon nitride film.
  • the composition ratio Si between Si and N : N 1.1 to 1.9: 1.
  • a second insulating film 73 made of a SiON film is formed on the collapse suppression film 68.
  • the second insulating film 73 extends under the gate electrode 65 on the collapse suppression film 68.
  • the second insulating film 73 has an opening 85, and the opening 85 communicates with the opening 81 of the collapse suppression film 68.
  • the edge portion 68 a of the collapse suppression film 68 is exposed in the opening 85 of the second insulating film 73. That is, the end edge portion 68 a of the collapse suppression film 68 protrudes from the end edge portion 73 a of the second insulating film 73.
  • the protruding dimension L1 at which the end edge portion 68a of the collapse suppression film 68 protrudes from the end edge portion 73a of the second insulating film 73 is set to 0.5 ⁇ m.
  • the second insulating film 73 is made of a SiON film.
  • the second insulating film 73 is made of another oxide film such as a SiO 2 film or an Al 2 O 3 film. It may be produced.
  • the second insulating film 73 may be a stoichiometric silicon nitride film (SiN film).
  • the base portion 65a of the gate electrode 65 is shot into the mesa-type undoped AlGaN layer 72 through the opening 85 of the second insulating film 73 and the opening 81 of the collapse suppression film 68.
  • the key is joined.
  • the base portion 65a has an overhanging portion 65a-1 that protrudes in an eaves shape on the end edge portion 68a of the collapse suppression film 68.
  • the gate electrode 65 has a field plate portion 65 b that is continuous with the base portion 65 a and extends toward the drain electrode 64 on the second insulating film 73.
  • the gate electrode 65 includes a field plate portion 65c extending from the base portion 65a to the source electrode 63 side.
  • the mesa-type undoped AlGaN layer 72 is located almost directly below the gate electrode 65. Note that the field plate portion 65c extending to the source electrode 63 side may be omitted.
  • the length L54 that the field plate portion 65b extends toward the drain electrode 64 on the second insulating film 73 is 2.0 ⁇ m. Further, the length L52 of the field plate portion 65c extending toward the source electrode 63 on the second insulating film 73 is 0.7 ⁇ m. The length L53 of the base portion 65a of the gate electrode 65 is 1.8 ⁇ m.
  • the thickness of the portion 73b of the second insulating film 73 covered with the gate electrode 65 is set to 50 nm, and the second insulation is not covered with the gate electrode 65.
  • the film thickness of the portion 73c of the film 73 was 150 nm, and the film thickness of the collapse suppression film 68 as the first insulating film was 20 nm.
  • an undoped GaN layer 51, an undoped AlGaN layer 52, and the mesa-type undoped AlGaN layer 72 are formed on a Si substrate (not shown) using a MOCVD (metal organic chemical vapor deposition) method.
  • An undoped AlGaN layer (not shown) is sequentially formed.
  • a resist pattern (not shown) is formed in a region where the mesa-type undoped AlGaN layer 72 is to be formed by photolithography, and dry etching is performed using this resist pattern as a mask, as shown in FIG. Then, a mesa-type undoped AlGaN layer 72 is formed.
  • the substrate is not limited to the Si substrate, and a sapphire substrate or SiC substrate may be used, a nitride semiconductor layer may be grown on the sapphire substrate or SiC substrate, or an AlGaN layer is grown on the GaN substrate. As described above, a nitride semiconductor layer may be grown on a substrate made of a nitride semiconductor. Further, a buffer layer may be appropriately formed between the substrate and each layer.
  • a silicon nitride film 98 to be the collapse suppression film 68 is formed on the undoped AlGaN layer 52 and the mesa-type undoped AlGaN layer 72 by using a plasma CVD method.
  • the growth temperature of the silicon nitride film 98 to be the collapse suppression film 68 is 225 ° C. as an example, but may be set in the range of 200 ° C. to 400 ° C.
  • the thickness of the silicon nitride film 98 to be the collapse suppression film 68 is 20 nm as an example, but may be set in the range of 20 nm to 50 nm.
  • the silicon nitride film 98 having a silicon Si ratio larger than that of the stoichiometric silicon nitride film can be formed.
  • current collapse can be further suppressed as compared with a stoichiometric silicon nitride film.
  • the Si: N composition ratio Si: N 1.1 to 1.9: 1 of the silicon nitride film 98 to be the collapse suppression film 68
  • the Si: N composition ratio Si: N of the silicon nitride film 28 is 1.3 to 1.5: 1, which is particularly effective for suppressing current collapse.
  • a photoresist layer (not shown) is formed on the silicon nitride film 98 to be the collapse suppression film 68, and is exposed and developed, whereby the above-mentioned photo in the region where the source electrode 63 and the drain electrode 64 are to be formed.
  • the resist layer and the photoresist layer in the region where the base portion 65a of the gate electrode 65 is to be formed are removed, and dry etching is performed using the photoresist layer as a mask.
  • the silicon nitride film 98 to be the collapse suppression film 68 a region where the source electrode 63 and the drain electrode 64 are to be formed, and a region where the base portion 65a of the gate electrode 65 is to be formed.
  • the undoped AlGaN layer 52 and the mesa-type undoped AlGaN layer 72 are exposed in these regions.
  • the silicon nitride film 98 that becomes the collapse suppression film 68 is heat-treated.
  • the temperature of this heat treatment was, for example, 500 ° C. for 30 minutes. Note that the temperature of the heat treatment may be set in a range of 500 ° C. to 700 ° C. as an example.
  • a SiON film 93 to be the second insulating film 73 is formed on the collapse suppression film 68 by plasma CVD (chemical vapor deposition).
  • a photoresist (not shown) is formed in a region where the second insulating film 73 is to be formed by patterning using a resist, and a region where the second insulating film 73 is to be formed by dry etching.
  • the second insulating film 73 is formed by removing the other SiON film 93.
  • the second insulating film 73 is annealed at 680 ° C. or more for 1 hour.
  • a resist pattern (not shown) is formed in an electrode formation region where the gate electrode 65 is to be formed by photolithography, and dry etching or wet etching is performed using this resist pattern as a mask.
  • the TiN film other than the electrode formation region is removed, and a gate electrode 65 made of a TiN electrode is formed as shown in FIG.
  • the junction portion 65a-2 is Schottky-bonded to the mesa-type AlGaN layer 72, and the edge portion 68a of the collapse suppression film 68 is located immediately below the overhang portion 65a-1.
  • the second insulating film 73 and the collapse suppression film 68 made of the SiON film are located immediately below the field plate portion 65b.
  • the region where the source electrode 63 and the drain electrode 64 are to be formed (the collapse suppression film 68, the region of the AlGaN layer 52 exposed from the second insulating film 73, and the second insulating film adjacent to this region by photolithography.
  • a photoresist (not shown) having an opening at 73) is formed.
  • Ti and Al are sequentially deposited on the photoresist, and the source electrode 63 and the drain electrode 64 are formed by the Ti / Al electrode by lift-off, as shown in FIG.
  • the Ti / Al electrode is an electrode having a laminated structure in which a Ti layer and an Al layer are sequentially laminated.
  • the source electrode 63 and the drain electrode 64 are heat-treated to form ohmic electrodes.
  • the condition of this heat treatment is set to 500 ° C. for 30 minutes as an example, but the condition of the heat treatment is not limited to this.
  • the heat treatment temperature is set within a range of 400 ° C. to 600 ° C. May be.
  • the edge portion 68 a of the collapse suppression film 68 which is the first insulating film, is located below the gate electrode 65, and the edge portion 73 a of the second insulating film 73. Sticks out. It has been found that this configuration can alleviate the electric field concentration at the edge portion 68a of the collapse suppression film 68, as described in the first embodiment with reference to the electric field strength characteristic diagram of FIG. That is, by setting the protrusion dimension L51 of the end edge portion 68a of the collapse suppression film 68 as the first insulating film to 0.1 ⁇ m or more, the end edge portion 68a of the collapse suppression film 68 protrudes from the second insulating film 73.
  • the electric field strength at the edge portion 68a of the collapse suppression film 68 can be greatly reduced as compared with the case where the collapse suppression film 68 is not.
  • the protrusion dimension L51 of the end edge portion 68a of the collapse suppression film 68 as the first insulating film exceeds 0.5 ⁇ m
  • the joint portion 65a-2 in which the base portion 65a of the gate electrode 65 is Schottky joined exceeds 0.5 ⁇ m
  • the influence of the overhanging portion 65a-1 of the base portion 65a of the gate electrode 65 on the collapse suppression film 68 is increased, leading to a decrease in stability such that the threshold voltage becomes two steps.
  • the protrusion dimension L51 of the end edge portion 68a of the collapse suppression film 68 as the first insulating film can be 0.1 ⁇ m to 0.5 ⁇ m, the stability such that the threshold voltage becomes two steps, etc.
  • the electric field concentration can be alleviated without causing a decrease in.
  • the first insulating film is the collapse suppression film 68, not only the breakdown voltage can be improved but also the current collapse can be suppressed.
  • the mesa-type undoped Al Z Ga 1-Z N layer 72 is formed, and the thickness t1 of the undoped Al X Ga 1-X N layer 51 and the undoped Al y Ga layer are determined.
  • the relationship between the thickness t2 of the 1-y N layer 52 and the thickness t3 of the mesa-type undoped Al Z Ga 1-Z N layer 72 is t1>t3> t2, and the mixed crystal ratio x, y, z Was set as y>x> z.
  • a normally-off type GaN-based HFET can be realized by preventing 2DEG (two-dimensional electron gas) 69 from being generated in a region immediately below the mesa-type undoped Al Z Ga 1 -Z N layer 72.
  • the length L53 of the base portion 65a of the gate electrode 65 is 1.8 ⁇ m, but the length L53 of the base portion 65a of the gate electrode 65 is, for example, 0.8 ⁇ m to 3 ⁇ m. You may set in the range. Further, although the length L54 of the field plate portion 65b of the gate electrode 65 is set to 2.0 ⁇ m, the length L54 of the field plate portion 65b may be set in the range of 0.5 ⁇ m to 10 ⁇ m, for example. Further, although the length L52 of the field plate portion 65c of the gate electrode 65 is set to 0.7 ⁇ m, the length L52 of the field plate portion 65c may be set in a range of 0.5 ⁇ m to 3 ⁇ m, for example.
  • the distance D51 between the source electrode 63 and the gate electrode 65 is 1.3 ⁇ m, but the distance D51 may be set in the range of 0.5 ⁇ m to 5 ⁇ m.
  • the distance D52 between the gate electrode 65 and the drain electrode 64 is 8 ⁇ m, but the distance D52 may be set in the range of 3 ⁇ m to 30 ⁇ m.
  • the collapse suppression film 68 as the first insulating film does not protrude from the second insulating film 73 at the edge of the opening 81 on the source electrode side, but is shown in FIG.
  • the edge portion 68 a the edge portion 68 b on the source electrode side of the opening 81 of the collapse suppression film 68 protrudes from the edge portion 73 b on the source electrode side of the opening 85 of the second insulating film 73. May be.
  • the upper corner portion 68a-1 of the end edge portion 68a of the collapse suppression film 68 as the first insulating film may be chamfered.
  • the chamfered shape of the corner portion 68a-1 is a chamfered shape inclined substantially linearly, but may be a chamfered shape of a curved surface.
  • not only the end edge portion 68a of the collapse suppression film 68 as the first insulating film but also the corner portion 73a-1 above the end edge portion 73a of the second insulating film 73 has a chamfered shape as indicated by a broken line. Also good.
  • the chamfered shapes of the corners 68a-1 and 73a-1 above the edge portions 68a and 73a of the collapse suppression film 68 and the second insulating film 73 can be formed by performing wet etching at the time of patterning, for example. Further, the upper corner portion 73b-1 of the edge portion 73b on the source electrode 13 side of the opening 85 of the second insulating film 73 shown in FIG. 11 may be chamfered. Also, the upper corners of the edge portions 68a and 68b of the collapse suppression film 68 shown in FIG. 9 may be chamfered, and the upper corner portions of the edge portions 73a and 73b of the second insulating film 73 are chamfered. You may make it a shape.
  • the GaN-based semiconductor stack is composed of a GaN layer or an AlGaN layer.
  • Al x In y Ga 1-xy N (x ⁇ 0, y ⁇ 0, 0 ⁇ x + y It may include a GaN-based semiconductor layer represented by ⁇ 1). That is, the GaN-based semiconductor laminate may include AlGaN, GaN, InGaN, or the like.
  • the normally-on type HFET has been described. However, the same effect can be obtained even in the normally-off type as in the second embodiment.
  • the first insulating film is a collapse suppression film made of a silicon nitride film.
  • a SiON film, a SiO 2 film, an Al 2 O 3 film, etc. It is good also as an oxide film.
  • the second insulating film is an oxide film such as a SiON film, a SiO 2 film, or an Al 2 O 3 film, but may be a collapse suppression film.
  • the first and second insulating films may be stoichiometric silicon nitride films (SiN films).
  • the thickness of the collapse suppression film as the first insulating film is set to 20 nm or 50 nm, but may be set within a range of 20 nm to 50 nm, for example, 5 nm to 100 nm. It may be set within the range.
  • the thickness of the second insulating film 23 is 150 nm or 120 nm. However, the thickness may be set within a range of 120 nm to 150 nm, for example, within a range of 100 nm to 400 nm. May be.
  • the thickness of the collapse suppression film as the first insulating film is 20 nm, but may be set in the range of 20 nm to 50 nm, for example, in the range of 5 nm to 100 nm. It may be set with.
  • the thickness of the portion 73b of the second insulating film 73 is 50 nm.
  • the thickness may be set within a range of 50 nm to 400 nm.
  • the thickness of the portion 73c of the second insulating film 73 is 150 nm, but may be set within a range of 50 nm to 400 nm.
  • the gate electrodes 15 and 65 are made of TiN, but may be made of WN.
  • the gate electrodes 15 and 65 may be made of Pt / Au or Ni / Au.
  • the source electrodes 13 and 63 and the drain electrodes 14 and 64 as the ohmic electrodes are Ti / Al electrodes in which a Ti layer and an Al layer are sequentially stacked.
  • a Ti / Al / TiN electrode in which an Al layer and a TiN layer are sequentially laminated may be used.
  • the source electrode and the drain electrode may be Hf / Al electrodes.
  • Ni / Au may be stacked on Ti / Al or Hf / Al, or Pt / Au may be stacked on Ti / Al or Hf / Al. It is good also as what laminated

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Abstract

　このＧａＮ系ＨＦＥＴによれば、ゲート電極(１５)下でコラプス抑制膜(１８)の端縁部(１８ａ)が、コラプス抑制膜(１８)上の第２の絶縁膜(２３)の端縁部(２３ａ)からアンドープＡｌＧａＮ層(１２)に沿って突出している。これにより、コラプス抑制膜(１８)の端縁部(１８ａ)での電界集中を緩和できる。よって、ゲート電極(１５)のフィールドプレート部(１５ｂ)によるゲート電極近傍での電界集中の緩和と相まって、リーク電流を抑制して耐圧を向上できる。

Description

電界効果トランジスタ
　この発明は、窒化物半導体層上にソース電極とドレイン電極およびゲート電極が形成された電界効果トランジスタに関する。
　従来、電界効果トランジスタとしては、窒化物半導体層上にソース電極とドレイン電極が離間して形成され、このソース電極とドレイン電極との間にゲート電極が形成され、窒化物半導体層上に第１の絶縁膜と第２の絶縁膜が積層された電界効果トランジスタがある(例えば、特開２００４－２００２４８号公報(特許文献１)参照)。
　この電界効果トランジスタは、ゲート電極がフィールドプレート構造であり、第１の絶縁膜をシリコン窒化膜で形成することにより電流コラプスを抑えようとしている。この電流コラプスとは、ＧａＮ系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
　しかしながら、上記電界効果トランジスタでは、電流コラプス現象を抑えることができても、高電圧下ではリーク電流が生じて耐圧が低下するという問題がある。
特開２００４－２００２４８号公報
　そこで、この発明の課題は、リーク電流を抑制して耐圧を向上できる電界効果トランジスタを提供することにある。
　上記課題を解決するため、この発明の電界効果トランジスタは、
　窒化物半導体層と、
　上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
　上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に配置されていると共にショットキー接合のための基部とこの基部から上記ドレイン電極に向かって延在しているフィールドプレート部とを有するゲート電極と、
　上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に上記ゲート電極のフィールドプレート部の下で上記基部に隣接している端縁部を有する第１の絶縁膜と、
　上記第１の絶縁膜上に形成されていると共に上記ゲート電極のフィールドプレート部の下で上記基部に隣接している端縁部を有する第２の絶縁膜と
を備え、
　上記第１の絶縁膜の端縁部は、
　上記窒化物半導体層に沿って上記第２の絶縁膜の端縁部から突き出ている
ことを特徴としている。
　この発明の電界効果トランジスタによれば、上記ゲート電極の下で第１の絶縁膜の端縁部が上記第１の絶縁膜上の第２の絶縁膜の端縁部から上記窒化物半導体層に沿って突き出ている。これにより、上記第１の絶縁膜の端縁部での電界集中を緩和できることが判明した。よって、上記ゲート電極のフィールドプレート部によるゲート電極近傍での電界集中の緩和と相まって、リーク電流を抑制して耐圧を向上できる。
　ここで、「上記窒化物半導体層上に配置されている」という記載は、上記ゲート電極が上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に上記窒化物半導体層に直接接して配置されている場合と、上記ゲート電極が上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に上記窒化物半導体層に対して離間して配置されている場合とを含む。
　また、一実施形態の電界効果トランジスタでは、上記第１の絶縁膜は、電流コラプスを抑制するためのコラプス抑制膜である。
　この実施形態によれば、上記第１の絶縁膜を、上記コラプス抑制膜とすることにより、耐圧を向上できるだけでなく、電流コラプスも抑制できる。
　上記電流コラプスとは、ＧａＮ系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。また、上記コラプス抑制膜は、例えば、ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜で構成される。
　また、一実施形態の電界効果トランジスタでは、上記第１の絶縁膜の端縁部が上記第２の絶縁膜の端縁部から突き出ている突出寸法が、０.１μｍ以上かつ０.５μｍ以下である。
　この実施形態によれば、上記第１の絶縁膜の端縁部の突出寸法を、０.１μｍ～０.５μｍとしたことで、突出寸法が０.５μｍを超える場合にしきい値電圧が２段階になるなどの安定性の低下を招くことなく、電界集中を緩和できる。
　すなわち、上記第１の絶縁膜の端縁部の突出寸法が、０.１μｍを下回ると電界集中を緩和する十分な効果が得られなくなる。一方、上記第１の絶縁膜の端縁部の突出寸法が、０.５μｍを超えると、ゲート電極のショットキー接合の部分に対する、上記第１の絶縁膜上のゲート電極の部分の影響が大きくなり、しきい値電圧が２段階になるなどの安定性の低下を招くこととなる。
　また、一実施形態の電界効果トランジスタでは、上記第１の絶縁膜と第２の絶縁膜の少なくとも一方の端縁部の上側の角部が、面取りされた形状である。
　この実施形態によれば、上記第１,第２の絶縁膜の端縁部の上側の角部が、面取りされた形状であるので、上記角部でのゲート電極の段切れを抑制できる。
　この発明の電界効果トランジスタによれば、ゲート電極下で第１の絶縁膜の端縁部が上記第１の絶縁膜上の第２の絶縁膜の端縁部から窒化物半導体層に沿って突出していることで、上記第１の絶縁膜の端縁部での電界集中を緩和できる。これにより、上記ゲート電極のフィールドプレート部によるゲート電極近傍での電界集中の緩和と相まって、リーク電流を抑制して耐圧を向上できる。
この発明の電界効果トランジスタの第１実施形態であるＧａＮ系ＨＦＥＴを示す断面図である。 上記第１実施形態のＧａＮ系ＨＦＥＴの製造工程を説明する断面図である。 図２の工程に続く工程を説明する断面図である。 この発明の電界効果トランジスタの第２実施形態であるＧａＮ系ＨＦＥＴを示す断面図である。 上記第２実施形態のＧａＮ系ＨＦＥＴの製造工程を説明する断面図である。 図５の工程に続く工程を説明する断面図である。 上記第１実施形態の第１の絶縁膜の突出寸法と突出部の電界強度との関係を示す特性図である。 上記第１実施形態の第１変形例の要部を示す断面図である。 上記第２実施形態の第１変形例の要部を示す断面図である。 上記第１実施形態の第２変形例の要部を示す断面図である。 上記第２実施形態の第２変形例の要部を示す断面図である。
　以下、この発明を図示の実施の形態により詳細に説明する。
　　　(第１の実施の形態)
　図１は、この発明の電界効果トランジスタの第１実施形態であるノーマリーオンタイプのＧａＮ系ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)を示す断面図である。
　この実施形態のＧａＮ系ＨＦＥＴは、図１に示すように、Ｓｉ基板(図示せず)上に、アンドープＧａＮ層１１と、アンドープＡlＧａＮ層１２を順に形成している。このアンドープＧａＮ層１１とアンドープＡlＧａＮ層１２との界面に２ＤＥＧ(２次元電子ガス)１９が発生する。このアンドープＧａＮ層１１とアンドープＡlＧａＮ層１２で窒化物半導体の積層体を構成している。なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープＧａＮ層１１とアンドープＡlＧａＮ層１２との間に層厚１ｎｍ程度のＡｌＮ層をヘテロ改善層として形成してもよい。また、上記ＡｌＧａＮ層１２上にＧａＮキャップ層を形成してもよい。
　上記アンドープＡlＧａＮ層１２上に、予め設定された間隔をあけてソース電極１３とドレイン電極１４を形成している。上記アンドープＡlＧａＮ層１２上のソース電極１３とドレイン電極１４との間かつソース電極１３側にゲート電極１５を形成している。ここでは、一例として、上記ソース電極１３とゲート電極１５との間の距離Ｄ１を、Ｄ１＝１.３μｍとし、ゲート電極１５とドレイン電極１４との間の距離Ｄ２を、Ｄ２＝８μｍとした。
　ここでは、上記アンドープＡlＧａＮ層１２の厚さを例えば１０ｎｍとしてソース電極１３とドレイン電極１４をアニールすることでオーミックコンタクト可能にしている。なお、上記アンドープＡlＧａＮ層１２の厚さを例えば３０ｎｍとしてアンドープＡlＧａＮ層１２のオーミックコンタクト部分に予めＳｉドープをしてｎ型化させることで電極のオーミックコンタクトを可能としてもよい。また、アンドープＡlＧａＮ層１２のうちのソース電極が形成される領域およびドレイン電極が形成される領域に予め、リセスを形成し、このリセスにソース電極およびドレイン電極を蒸着,アニールすることでオーミックコンタクトを可能としてもよい。
　また、電流コラプスを抑制するためのコラプス抑制膜１８が、上記ソース電極１３と上記ドレイン電極１４との間で上記アンドープＡlＧａＮ層１２上に第１の絶縁膜として形成されている。この第１の絶縁膜としてのコラプス抑制膜１８は、上記ゲート電極１５下に延在している。このコラプス抑制膜１８には開口２１が形成され、上記ゲート電極１５は、上記開口２１を貫通して上記アンドープＡlＧａＮ層１２にショットキー接合している。
　上記コラプス抑制膜１８は、一例として、Ｓｉリッチなシリコン窒化膜で作製されている。このＳｉリッチなシリコン窒化膜とは、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きいＳｉＮ膜であり、例えば、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１～１．９：１である。また、好ましい一例では、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３～１．５：１である。
　また、ＳｉＯＮ膜で作製された第２の絶縁膜２３が、上記コラプス抑制膜１８上に形成されている。この第２の絶縁膜２３は、上記コラプス抑制膜１８上で上記ゲート電極１５下に延在している。この第２の絶縁膜２３は、開口２５が形成され、この開口２５は、上記コラプス抑制膜１８の開口２１に連通している。この第２の絶縁膜２３の開口２５に、上記コラプス抑制膜１８の端縁部１８ａが露出している。すなわち、上記コラプス抑制膜１８の端縁部１８ａは、上記第２の絶縁膜２３の端縁部２３ａから突き出ている。この実施形態では、一例として、コラプス抑制膜１８の端縁部１８ａが第２の絶縁膜２３の端縁部２３ａから突き出ている突出寸法Ｌ１を、０.５μｍとした。
　なお、この実施形態では、一例として、第２の絶縁膜２３をＳｉＯＮ膜で作製したが、第２の絶縁膜２３を、他の酸化膜、例えば、ＳｉＯ２膜やＡｌ２Ｏ３膜等で作製してもよい。また、上記第２の絶縁膜２３を、ストイキオメトリなシリコン窒化膜(ＳｉＮ膜)としてもよい。
　この第１実施形態では、図１に示すように、ゲート電極１５の基部１５ａが、上記第２の絶縁膜２３の開口２５およびコラプス抑制膜１８の開口２１を通してアンドープＡlＧａＮ層１２にショットキー接合している。この基部１５ａは、上記コラプス抑制膜１８の端縁部１８ａ上にひさし状に張り出している張り出し部１５ａ‐１を有している。また、ゲート電極１５は、上記基部１５ａに連なっていて上記第２の絶縁膜２３上でドレイン電極１４に向かって延在しているフィールドプレート部１５ｂを有している。また、ゲート電極１５は、基部１５ａからソース電極１３側に延在しているフィールドプレート部１５ｃを有している。なお、このソース電極１３側に延在しているフィールドプレート部１５ｃはなくてもよい。
　この実施形態では、一例として、フィールドプレート部１５ｂが、第２の絶縁膜２３上でドレイン電極１４に向かって延在している長さＬ４は、２.０μｍである。また、フィールドプレート部１５ｃが、第２の絶縁膜２３上でソース電極１３に向かって延在している長さＬ２は、０.７μｍである。また、ゲート電極１５の基部１５ａの長さＬ３は、１.８μｍである。
　また、この第１実施形態では、一例として、上記第２の絶縁膜２３の膜厚を１５０ｎｍとし、上記第１の絶縁膜としてのコラプス抑制膜１８の膜厚を２０ｎｍとした。
　次に、図２、図３を順に参照して、この第１実施形態のＧａＮ系ＨＦＥＴの製造方法を説明する。
　まず、図示しないＳｉ基板上に、図２に示すように、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＧａＮ層１１、アンドープＡｌＧａＮ層１２、を順に形成する。なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。
　次に、図２に示すように、上記アンドープＡｌＧａＮ層１２上に、プラズマＣＶＤ法を用いて、コラプス抑制膜１８となるシリコン窒化膜３８を形成する。このコラプス抑制膜１８となるシリコン窒化膜３８の成長温度は、一例として、２２５℃としたが、２００℃～４００℃の範囲で設定してもよい。また、上記コラプス抑制膜１８となるシリコン窒化膜３８の膜厚は、一例として、２０ｎｍとしたが、２０ｎｍ～５０ｎｍの範囲で設定してもよい。
　また、一例として、上記プラズマＣＶＤ法によりシリコン窒化膜３８を形成する際のガス流量比は、Ｎ２／ＮＨ３／ＳｉＨ４＝３００ｓｃｃｍ／４０ｓｃｃｍ／３５ｓｃｃｍとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなシリコン窒化膜３８を形成できる。このシリコン窒化膜３８によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。
　また、例えば、コラプス抑制膜１８となるシリコン窒化膜３８のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１～１．９：１にすると、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。より好ましくは、上記シリコン窒化膜３８のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３～１.５：１にすることが、電流コラプスを抑制する上で特に有効である。この電流コラプスとは、特に、ＧａＮ系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
　次に、上記コラプス抑制膜１８となるシリコン窒化膜３８上にフォトレジスト層(図示せず)を形成し、露光,現像することにより、ソース電極１３,ドレイン電極１４を形成すべき領域の上記フォトレジスト層、および、ゲート電極１５の基部１５ａを形成すべき領域の上記フォトレジスト層を除去し、このフォトレジスト層をマスクとして、ドライエッチングを行なう。これにより、図２に示すように、上記コラプス抑制膜１８となるシリコン窒化膜３８のうち、ソース電極１３,ドレイン電極１４を形成すべき領域、および、ゲート電極１５の基部１５ａを形成すべき領域を除去して、この領域にアンドープＡｌＧａＮ層１２を露出させる。
　次に、上記コラプス抑制膜１８となるシリコン窒化膜３８を熱処理する。この熱処理の温度は、例えば、５００℃で３０分間とした。なお、上記熱処理の温度は、一例として、５００℃～７００℃の範囲で設定してもよい。
　その後、図３に示すように、上記コラプス抑制膜１８上に、プラズマＣＶＤ(化学的気相成長)法により、第２の絶縁膜２３となるＳｉＯＮ膜３３を形成する。次に、レジストを用いたパターニングにより、上記第２の絶縁膜２３を形成すべき領域にフォトレジスト(図示せず)を形成し、ドライエッチングにより、上記第２の絶縁膜２３を形成すべき領域以外のＳｉＯＮ膜３３を除去して、上記第２の絶縁膜２３を形成する。次に、上記第２の絶縁膜２３に、６８０℃以上で１時間のアニールを行なう。
　その後、ＴｉＮを全面スパッタし、フォトリソグラフィでゲート電極１５を形成すべき電極形成領域にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、ドライエッチングまたはウェットエッチングを行なって、上記電極形成領域以外のＴｉＮ膜を除去して、図１に示すように、ＴｉＮ電極によるゲート電極１５を形成する。このゲート電極１５の基部１５ａは、接合部１５ａ－２がＡｌＧａＮ層１２にショットキー接合していると共に張り出し部１５ａ－１の直下にはコラプス抑制膜１８の端縁部１８ａが位置している。また、フィールドプレート部１５ｂの直下には、ＳｉＯＮ膜による第２の絶縁膜２３とコラプス抑制膜１８とが位置している。
　次に、フォトリソグラフィにより、ソース電極１３,ドレイン電極１４を形成すべき領域(コラプス抑制膜１８,第２の絶縁膜２３から露出したＡｌＧａＮ層１２の領域およびこの領域に隣接する第２の絶縁膜２３の縁部)が開口したフォトレジスト(図示せず)を形成する。そして、このフォトレジスト上にＴｉ,Ａｌを順に蒸着し、リフトオフにより、図１に示すように、上記Ｔｉ/Ａｌ電極によるソース電極１３,ドレイン電極１４を形成する。上記Ｔｉ/Ａｌ電極は、Ｔｉ層,Ａｌ層が順に積層された積層構造の電極である。次に、上記ソース電極１３,ドレイン電極１４を、熱処理してオーミック電極にする。この熱処理(オーミックアニール)の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃～６００℃の範囲内で設定してもよい。
　こうして作製した上記第１実施形態のＧａＮ系ＨＦＥＴによれば、上記ゲート電極１５下で第１の絶縁膜であるコラプス抑制膜１８の端縁部１８ａが第２の絶縁膜２３の端縁部２３ａから突出している。この構成により、図７の電界強度特性図を参照して次に説明するように、上記コラプス抑制膜１８の端縁部１８ａでの電界集中を緩和できることが判明した。これにより、上記ゲート電極１５のフィールドプレート部１５ｂによるゲート電極近傍での電界集中の緩和と相まって、リーク電流を抑制して耐圧を向上できる。
　図７は、横軸に上記第１の絶縁膜としてのコラプス抑制膜１８の端縁部１８ａが第２の絶縁膜２３の端縁部２３ａから突出している寸法Ｌ１(μｍ)を示し、縦軸に端縁部１８ａでの電界強度(ＭＶ/ｃｍ)を示している。なお、図７における電界強度特性Ｋ１,Ｋ２,Ｋ２１,Ｋ２２は、ソース電極に０Ｖを印加し、ドレイン電極に６００Ｖを印加し、ゲート電極に－１０Ｖを印加した条件下でのシミュレーション結果である。
　図７において、特性Ｋ１は、コラプス抑制膜１８の膜厚を５０ｎｍとし、第２の絶縁膜２３の膜厚を１２０ｎｍとした場合のコラプス抑制膜１８の端縁部１８ａの先端(図１に矢印Ｅ１で示す)での電界強度(ＭＶ/ｃｍ)と端縁部２３ａの突出寸法Ｌ１(μｍ)との関係を示している。また、図７において、特性Ｋ２は、コラプス抑制膜１８の膜厚を５０ｎｍとし、第２の絶縁膜２３の膜厚を１２０ｎｍとした場合のコラプス抑制膜１８の端縁部１８ａの起端(図１に矢印Ｅ３で示す)での電界強度(ＭＶ/ｃｍ)と端縁部２３ａの突出寸法Ｌ１(μｍ)との関係を示している。
　また、図７において、特性Ｋ２１は、コラプス抑制膜１８の膜厚を２０ｎｍとし、第２の絶縁膜２３の膜厚を１５０ｎｍとした場合のコラプス抑制膜１８の端縁部１８ａの先端(図１に矢印Ｅ１で示す)での電界強度(ＭＶ/ｃｍ)と端縁部２３ａの突出寸法Ｌ１(μｍ)との関係を示している。また、図７において、特性Ｋ２２は、コラプス抑制膜１８の膜厚を２０ｎｍとし、第２の絶縁膜２３の膜厚を１５０ｎｍとした場合のコラプス抑制膜１８の端縁部１８ａの起端(図１に矢印Ｅ３で示す)での電界強度(ＭＶ/ｃｍ)と端縁部２３ａの突出寸法Ｌ１(μｍ)との関係を示している。
　コラプス抑制膜１８の膜厚が５０ｎｍ,２０ｎｍの電界強度特性Ｋ１,Ｋ２１を参照すれば、コラプス抑制膜１８の端縁部１８ａの突出寸法Ｌ１を０.１μｍ以上とすることで、端縁部１８ａが上層の第２の絶縁膜２３の端縁部２３ａから突出していない場合(Ｌ１＝０μｍ)に比べて、図１に矢印Ｅ１で示すコラプス抑制膜１８の端縁部１８ａの先端での電界強度(ＭＶ/ｃｍ)を大幅に低減できることが判明した。また、コラプス抑制膜１８の膜厚が２０ｎｍの特性Ｋ２１を参照すれば、コラプス抑制膜１８の膜厚が５０ｎｍである場合の特性Ｋ１に比べて、端縁部１８ａの先端での電界強度をさらに低減できることが判明した。
　一方、コラプス抑制膜１８の膜厚が５０ｎｍの場合の電界強度特性Ｋ２に比べて、コラプス抑制膜１８の膜厚が２０ｎｍの場合の電界強度特性Ｋ２２の方が、電界強度が高くなっていた。つまり、図１に矢印Ｅ３で示す端縁部１８ａの起端での電界強度は、コラプス抑制膜１８の膜厚が２０ｎｍの場合に比べて、コラプス抑制膜１８の膜厚が５０ｎｍの場合の方が低くなっていた。
　図７の電界強度のシミュレーション結果から、第１の絶縁膜としてのコラプス抑制膜１８の端縁部１８ａの突出寸法Ｌ１を０.１μｍ以上にすることで、コラプス抑制膜１８の端縁部１８ａを第２の絶縁膜２３から突き出ていない場合に比べて、コラプス抑制膜１８の端縁部１８ａでの電界強度を大幅に低減できることが分かった。
　ここで、上記第１の絶縁膜としてのコラプス抑制膜１８の端縁部１８ａの突出寸法Ｌ１が、０.１μｍを下回ると電界集中を緩和する十分な効果が得られなくなる。一方、上記第１の絶縁膜としてのコラプス抑制膜１８の端縁部１８ａの突出寸法Ｌ１が、０.５μｍを超えると、ゲート電極１５の基部１５ａがショットキー接合している接合部１５ａ－２に対する、上記コラプス抑制膜１８上のゲート電極１５の基部１５ａの張り出し部１５ａ－１の影響が大きくなり、しきい値電圧が２段階になるなどの安定性の低下を招く。
　したがって、上記第１の絶縁膜としてのコラプス抑制膜１８の端縁部１８ａの突出寸法Ｌ１を、０.１μｍ～０.５μｍとすることで、しきい値電圧が２段階になるなどの安定性の低下を招くことなく、電界集中を緩和できる。
　また、この実施形態によれば、上記第１の絶縁膜をコラプス抑制膜１８としたので、耐圧を向上できるだけでなく、電流コラプスも抑制できる。上記電流コラプスとは、ＧａＮ系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
　尚、上記第１実施形態では、一例として、ゲート電極１５の基部１５ａの長さＬ３を、１.８μｍとしたが、ゲート電極１５の基部１５ａの長さＬ３は、例えば、０.８μｍ～３μｍの範囲で設定してもよい。また、上記ゲート電極１５のフィールドプレート部１５ｂの長さＬ４を２.０μｍとしたが、フィールドプレート部１５ｂの長さＬ４を、例えば、０.５μｍ～１０μｍの範囲で設定してもよい。また、上記ゲート電極１５のフィールドプレート部１５ｃの長さＬ２を０.７μｍとしたが、フィールドプレート部１５ｃの長さＬ２を、例えば、０.５μｍ～３μｍの範囲で設定してもよい。
　また、上記第１実施形態では、一例として、ソース電極１３とゲート電極１５との間の距離Ｄ１を１.３μｍとしたが、距離Ｄ１を０.５μｍ～５μｍの範囲で設定してもよい。また、上記第１実施形態では、一例として、ゲート電極１５とドレイン電極１４との間の距離Ｄ２を８μｍとしたが、距離Ｄ２を３μｍ～３０μｍの範囲で設定してもよい。
　また、上記第１実施形態においては、第１の絶縁膜としてのコラプス抑制膜１８は、開口２１のソース電極側の端縁部が第２の絶縁膜２３から突出していないが、図８に示すように、端縁部１８ａと同様に、コラプス抑制膜１８の開口２１のソース電極側の端縁部１８ｂが、第２の絶縁膜２３の開口２５のソース電極側の端縁部２３ｂから突出していてもよい。
　また、上記第１実施形態において、図１０に示すように、上記第１の絶縁膜としてのコラプス抑制膜１８の端縁部１８ａの上側の角部１８ａ－１を面取りされた形状としてもよい。また、上記角部１８ａ－１の面取り形状は、略直線状に傾斜した面取り形状としたが、湾曲面形状としてもよい。また、上記第１の絶縁膜としてのコラプス抑制膜１８の端縁部１８ａだけでなく第２の絶縁膜２３の端縁部２３ａの上側の角部２３ａ－１を図１０に破線で示すような面取り形状としてもよい。このような面取り形状によって、ゲート電極１５の段切れを抑制して、安定したトランジスタ特性が得られ、信頼性を向上できる。上記コラプス抑制膜１８や第２の絶縁膜２３の端縁部１８ａ,２３ａの上側の角部１８ａ－１,２３ａ－１の面取り形状は、例えば、パターニング時にウェットエッチングを行なうことで形成できる。また、図１０に示す第２の絶縁膜２３の開口２５のソース電極１３側の端縁部２３ｂの上側の角部２３ｂ－１を面取り形状にしてもよい。また、図８に示すコラプス抑制膜１８の端縁部１８ａや１８ｂの上側の角部を面取り形状にしてもよく、第２の絶縁膜２３の端縁部２３ａや２３ｂの上側の角部を面取り形状にしてもよい。
　　　(第２の実施の形態)
　図４は、この発明の電界効果トランジスタの第２実施形態であるノーマリーオフタイプのＧａＮ系ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)を示す断面図である。
　この実施形態のＧａＮ系ＨＦＥＴは、図４に示すように、Ｓｉ基板(図示せず)上に、アンドープＡｌＸＧａ１－ＸＮ層５１と、アンドープＡｌｙＧａ１－ｙＮ層５２を順に形成している。また、上記アンドープＡｌｙＧａ１－ｙＮ層５２上に、メサ型のアンドープＡｌＺＧａ１－ＺＮ層７２を形成した。上記アンドープＡｌＸＧａ１－ＸＮ層５１とアンドープＡｌｙＧａ１－ｙＮ層５２との界面に、上記メサ型のアンドープＡｌＺＧａ１－ＺＮ層７２下の領域を除いて、２ＤＥＧ(２次元電子ガス)６９が発生する。
　この実施形態では、上記アンドープＡｌＸＧａ１－ＸＮ層５１の厚さｔ１(ｎｍ)を上記アンドープＡｌｙＧａ１－ｙＮ層５２の厚さｔ２(ｎｍ)よりも厚くした(ｔ１＞ｔ２)。また、上記メサ型のアンドープＡｌＺＧａ１－ＺＮ層７２の厚さｔ３(ｎｍ)を、上記アンドープＡｌｙＧａ１－ｙＮ層５２の厚さｔ２(ｎｍ)よりも厚くした(ｔ３＞ｔ２)。また、上記メサ型のアンドープＡｌＺＧａ１－ＺＮ層７２の厚さｔ３(ｎｍ)を、上記アンドープＡｌＸＧａ１－ＸＮ層５１の厚さｔ１(ｎｍ)よりも薄くした(ｔ１＞ｔ３)。つまり、アンドープＡｌＸＧａ１－ＸＮ層５１,アンドープＡｌｙＧａ１－ｙＮ層５２,メサ型のアンドープＡｌＺＧａ１－ＺＮ層７２の厚さｔ１,ｔ２,ｔ３の大小関係を、ｔ１＞ｔ３＞ｔ２とした。
　また、上記アンドープＡｌｙＧａ１－ｙＮ層５２の混晶比ｙを上記アンドープＡｌＸＧａ１－ＸＮ層５１の混晶比ｘよりも大きくし、このアンドープＡｌＸＧａ１－ＸＮ層５１の混晶比ｘを上記メサ型のアンドープＡｌＺＧａ１－ＺＮ層７２の混晶比ｚよりも大きくした(ｙ＞ｘ＞ｚ)。
　具体的一例では、上記アンドープＡｌＸＧａ１－ＸＮ層５１の厚さｔ１を１０００ｎｍとし、上記アンドープＡｌｙＧａ１－ｙＮ層５２の厚さｔ２を１０ｎｍとし、上記メサ型のアンドープＡｌＺＧａ１－ＺＮ層７２の厚さｔ３を５０ｎｍとした。また、この具体的一例では、上記アンドープＡｌｙＧａ１－ｙＮ層５２の混晶比ｙを０.２１とし、上記アンドープＡｌＸＧａ１－ＸＮ層５１の混晶比ｘを０.０４とし、上記メサ型のアンドープＡｌＺＧａ１－ＺＮ層７２の混晶比ｚを０とした。
　なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープＡｌＧａＮ層５１とアンドープＡlＧａＮ層５２との間に層厚１ｎｍのＡｌＮ層を形成してもよい。
　上記アンドープＡlＧａＮ層５２上に、予め設定された間隔をあけてソース電極６３とドレイン電極６４を形成している。上記アンドープＡlＧａＮ層５２上のソース電極６３とドレイン電極６４との間かつソース電極６３側にゲート電極６５を形成している。ここでは、一例として、上記ソース電極６３とゲート電極６５との間の距離Ｄ５１を、Ｄ５１＝１.３μｍとし、ゲート電極６５とドレイン電極６４との間の距離Ｄ５２を、Ｄ５２＝８μｍとした。
　また、この実施形態では、上記アンドープＡlＧａＮ層５２の厚さｔ２を例えば１０ｎｍとしてソース電極６３とドレイン電極６４をアニールすることでオーミックコンタクト可能にしている。なお、上記アンドープＡlＧａＮ層５２の厚さｔ２を例えば３０ｎｍとしてアンドープＡlＧａＮ層５２のオーミックコンタクト部分に予めＳｉドープをしてｎ型化させることで電極のオーミックコンタクトを可能としてもよい。また、アンドープＡlＧａＮ層５２のソース電極が形成される領域およびドレイン電極が形成される領域に、予めリセスを形成し、ソース電極およびドレイン電極を蒸着、アニールすることでオーミックコンタクトを可能としてもよい。
　また、電流コラプスを抑制するためのコラプス抑制膜６８が、上記ソース電極６３と上記ドレイン電極６４との間で上記アンドープＡlＧａＮ層５２上および上記メサ型のアンドープＡｌＺＧａ１－ＺＮ層７２上に第１の絶縁膜として形成されている。この第１の絶縁膜としてのコラプス抑制膜６８は、上記ゲート電極６５下に延在している。このコラプス抑制膜６８には開口８１が形成され、上記ゲート電極６５は、上記開口８１を貫通して上記メサ型のアンドープＡlＧａＮ層７２にショットキー接合している。
　上記コラプス抑制膜６８は、一例として、Ｓｉリッチなシリコン窒化膜で作製されている。このＳｉリッチなシリコン窒化膜とは、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きいＳｉＮ膜であり、例えば、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１～１．９：１である。また、好ましい一例では、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３～１．５：１である。
　また、ＳｉＯＮ膜で作製された第２の絶縁膜７３が、上記コラプス抑制膜６８上に形成されている。この第２の絶縁膜７３は、上記コラプス抑制膜６８上で上記ゲート電極６５下に延在している。この第２の絶縁膜７３は、開口８５が形成され、この開口８５は、上記コラプス抑制膜６８の開口８１に連通している。この第２の絶縁膜７３の開口８５に、上記コラプス抑制膜６８の端縁部６８ａが露出している。すなわち、上記コラプス抑制膜６８の端縁部６８ａは、上記第２の絶縁膜７３の端縁部７３ａから突出している。この実施形態では、一例として、コラプス抑制膜６８の端縁部６８ａが第２の絶縁膜７３の端縁部７３ａから突出している突出寸法Ｌ１を、０.５μｍとした。
　なお、この実施形態では、一例として、第２の絶縁膜７３をＳｉＯＮ膜で作製したが、第２の絶縁膜７３を、他の酸化膜、例えば、ＳｉＯ２膜やＡｌ２Ｏ３膜等で作製してもよい。また、第２の絶縁膜７３を、ストイキオメトリなシリコン窒化膜(ＳｉＮ膜)としてもよい。
　この第２実施形態では、図４に示すように、ゲート電極６５の基部６５ａが、上記第２の絶縁膜７３の開口８５およびコラプス抑制膜６８の開口８１を通してメサ型のアンドープＡlＧａＮ層７２にショットキー接合している。この基部６５ａは、上記コラプス抑制膜６８の端縁部６８ａ上にひさし状に張り出している張り出し部６５ａ‐１を有している。また、ゲート電極６５は、上記基部６５ａに連なっていて上記第２の絶縁膜７３上でドレイン電極６４に向かって延在しているフィールドプレート部６５ｂを有している。また、ゲート電極６５は、基部６５ａからソース電極６３側に延在しているフィールドプレート部６５ｃを有している。このゲート電極６５の略直下に上記メサ型のアンドープＡｌＧａＮ層７２が位置している。なお、上記ソース電極６３側に延在しているフィールドプレート部６５ｃはなくてもよい。
　この実施形態では、一例として、フィールドプレート部６５ｂが、第２の絶縁膜７３上でドレイン電極６４に向かって延在している長さＬ５４は、２.０μｍである。また、フィールドプレート部６５ｃが、第２の絶縁膜７３上でソース電極６３に向かって延在している長さＬ５２は、０.７μｍである。また、ゲート電極６５の基部６５ａの長さＬ５３は、１.８μｍである。
　また、この第２実施形態では、一例として、上記ゲート電極６５で覆われている第２の絶縁膜７３の部分７３ｂの膜厚を５０ｎｍとし、上記ゲート電極６５で覆われていない第２の絶縁膜７３の部分７３ｃの膜厚を１５０ｎｍとし、上記第１の絶縁膜としてのコラプス抑制膜６８の膜厚を２０ｎｍとした。
　次に、図５、図６を順に参照して、この第２実施形態のＧａＮ系ＨＦＥＴの製造方法を説明する。
　まず、図示しないＳｉ基板上に、図５に示すように、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＧａＮ層５１、アンドープＡｌＧａＮ層５２、および、上記メサ型のアンドープＡｌＧａＮ層７２とするためのアンドープＡｌＧａＮ層(図示せず)を順に形成する。
　次に、フォトリソグラフィで上記メサ型のアンドープＡｌＧａＮ層７２を形成すべき領域にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、ドライエッチングを行なって、図５に示すように、メサ型のアンドープＡｌＧａＮ層７２を形成する。
　なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。
　次に、図５に示すように、上記アンドープＡｌＧａＮ層５２および上記メサ型のアンドープＡｌＧａＮ層７２上に、プラズマＣＶＤ法を用いて、コラプス抑制膜６８となるシリコン窒化膜９８を形成する。このコラプス抑制膜６８となるシリコン窒化膜９８の成長温度は、一例として、２２５℃としたが、２００℃～４００℃の範囲で設定してもよい。また、上記コラプス抑制膜６８となるシリコン窒化膜９８の膜厚は、一例として、２０ｎｍとしたが、２０ｎｍ～５０ｎｍの範囲で設定してもよい。
　また、一例として、上記プラズマＣＶＤ法によりシリコン窒化膜９８を形成する際のガス流量比は、Ｎ２／ＮＨ３／ＳｉＨ４＝３００ｓｃｃｍ／４０ｓｃｃｍ／３５ｓｃｃｍとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなシリコン窒化膜９８を形成できる。このシリコン窒化膜９８によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。
　また、例えば、コラプス抑制膜６８となるシリコン窒化膜９８のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１～１．９：１にすると、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。より好ましくは、上記シリコン窒化膜２８のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３～１.５：１にすることが、電流コラプスを抑制する上で特に有効である。
　次に、上記コラプス抑制膜６８となるシリコン窒化膜９８上にフォトレジスト層(図示せず)を形成し、露光,現像することにより、ソース電極６３,ドレイン電極６４を形成すべき領域の上記フォトレジスト層、および、ゲート電極６５の基部６５ａを形成すべき領域の上記フォトレジスト層を除去し、このフォトレジスト層をマスクとして、ドライエッチングを行なう。これにより、図５に示すように、上記コラプス抑制膜６８となるシリコン窒化膜９８のうち、ソース電極６３,ドレイン電極６４を形成すべき領域、および、ゲート電極６５の基部６５ａを形成すべき領域を除去して、これらの領域にアンドープＡｌＧａＮ層５２、および、メサ型のアンドープＡｌＧａＮ層７２を露出させる。
　次に、上記コラプス抑制膜６８となるシリコン窒化膜９８を熱処理する。この熱処理の温度は、例えば、５００℃で３０分間とした。なお、上記熱処理の温度は、一例として、５００℃～７００℃の範囲で設定してもよい。
　その後、図６に示すように、上記コラプス抑制膜６８上に、プラズマＣＶＤ(化学的気相成長)法により、第２の絶縁膜７３となるＳｉＯＮ膜９３を形成する。次に、レジストを用いたパターニングにより、上記第２の絶縁膜７３を形成すべき領域にフォトレジスト(図示せず)を形成し、ドライエッチングにより、上記第２の絶縁膜７３を形成すべき領域以外のＳｉＯＮ膜９３を除去して、上記第２の絶縁膜７３を形成する。次に、上記第２の絶縁膜７３に、６８０℃以上で１時間のアニールを行なう。
　その後、ＴｉＮを全面スパッタし、フォトリソグラフィでゲート電極６５を形成すべき電極形成領域にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、ドライエッチングまたはウェットエッチングを行なって、上記電極形成領域以外のＴｉＮ膜を除去して、図４に示すように、ＴｉＮ電極によるゲート電極６５を形成する。このゲート電極６５の基部６５ａは、接合部６５ａ－２がメサ型のＡｌＧａＮ層７２にショットキー接合していると共に張り出し部６５ａ－１の直下にはコラプス抑制膜６８の端縁部６８ａが位置している。また、フィールドプレート部６５ｂの直下には、ＳｉＯＮ膜による第２の絶縁膜７３とコラプス抑制膜６８とが位置している。
　次に、フォトリソグラフィにより、ソース電極６３,ドレイン電極６４を形成すべき領域(コラプス抑制膜６８,第２の絶縁膜７３から露出したＡｌＧａＮ層５２の領域およびこの領域に隣接する第２の絶縁膜７３の縁部)が開口したフォトレジスト(図示せず)を形成する。そして、このフォトレジスト上にＴｉ,Ａｌを順に蒸着し、リフトオフにより、図４に示すように、上記Ｔｉ/Ａｌ電極によるソース電極６３,ドレイン電極６４を形成する。上記Ｔｉ/Ａｌ電極は、Ｔｉ層,Ａｌ層が順に積層された積層構造の電極である。次に、上記ソース電極６３,ドレイン電極６４を、熱処理してオーミック電極にする。この熱処理(オーミックアニール)の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃～６００℃の範囲内で設定してもよい。
　こうして作製した上記第２実施形態のＧａＮ系ＨＦＥＴによれば、上記ゲート電極６５下で第１の絶縁膜であるコラプス抑制膜６８の端縁部６８ａが第２の絶縁膜７３の端縁部７３ａから突き出ている。この構成により、図７の電界強度特性図を参照して上記第１実施形態で説明したのと同様、上記コラプス抑制膜６８の端縁部６８ａでの電界集中を緩和できることが判明した。すなわち、第１の絶縁膜としてのコラプス抑制膜６８の端縁部６８ａの突出寸法Ｌ５１を０.１μｍ以上にすることで、コラプス抑制膜６８の端縁部６８ａを第２の絶縁膜７３から突き出ていない場合に比べて、コラプス抑制膜６８の端縁部６８ａでの電界強度を大幅に低減できることが分かった。一方、上記第１の絶縁膜としてのコラプス抑制膜６８の端縁部６８ａの突出寸法Ｌ５１が、０.５μｍを超えると、ゲート電極６５の基部６５ａがショットキー接合している接合部６５ａ－２に対する、上記コラプス抑制膜６８上のゲート電極６５の基部６５ａの張り出し部６５ａ－１の影響が大きくなり、しきい値電圧が２段階になるなどの安定性の低下を招くこととなる。
　したがって、上記第１の絶縁膜としてのコラプス抑制膜６８の端縁部６８ａの突出寸法Ｌ５１を、０.１μｍ～０.５μｍとすることで、しきい値電圧が２段階になるなどの安定性の低下を招くことなく、電界集中を緩和できる。また、この実施形態によれば、上記第１の絶縁膜をコラプス抑制膜６８としたので、耐圧を向上できるだけでなく、電流コラプスも抑制できる。
　また、この第２実施形態では、上述の如く、メサ型のアンドープＡｌＺＧａ１－ＺＮ層７２を形成し、上記アンドープＡｌＸＧａ１－ＸＮ層５１の厚さｔ１とアンドープＡｌｙＧａ１－ｙＮ層５２の厚さｔ２とメサ型のアンドープＡｌＺＧａ１－ＺＮ層７２の厚さｔ３との関係を、ｔ１＞ｔ３＞ｔ２とし、かつ、混晶比ｘ,ｙ,ｚをｙ＞ｘ＞ｚとした。これにより、上記メサ型のアンドープＡｌＺＧａ１－ＺＮ層７２の直下の領域において、２ＤＥＧ(２次元電子ガス)６９が生じないようにして、ノーマリオフタイプのＧａＮ系ＨＦＥＴを実現できる。
　尚、上記第２実施形態では、一例として、ゲート電極６５の基部６５ａの長さＬ５３を、１.８μｍとしたが、ゲート電極６５の基部６５ａの長さＬ５３は、例えば、０.８μｍ～３μｍの範囲で設定してもよい。また、上記ゲート電極６５のフィールドプレート部６５ｂの長さＬ５４を２.０μｍとしたが、フィールドプレート部６５ｂの長さＬ５４を、例えば、０.５μｍ～１０μｍの範囲で設定してもよい。また、上記ゲート電極６５のフィールドプレート部６５ｃの長さＬ５２を０.７μｍとしたが、フィールドプレート部６５ｃの長さＬ５２を、例えば、０.５μｍ～３μｍの範囲で設定してもよい。
　また、上記第２実施形態では、一例として、ソース電極６３とゲート電極６５との間の距離Ｄ５１を１.３μｍとしたが、距離Ｄ５１を０.５μｍ～５μｍの範囲で設定してもよい。また、上記第２実施形態では、一例として、ゲート電極６５とドレイン電極６４との間の距離Ｄ５２を８μｍとしたが、距離Ｄ５２を３μｍ～３０μｍの範囲で設定してもよい。
　また、上記第２実施形態においては、第１の絶縁膜としてのコラプス抑制膜６８は、開口８１のソース電極側の端縁部が第２の絶縁膜７３から突出していないが、図９に示すように、端縁部６８ａと同様に、コラプス抑制膜６８の開口８１のソース電極側の端縁部６８ｂが、第２の絶縁膜７３の開口８５のソース電極側の端縁部７３ｂから突出していてもよい。
　また、上記第２実施形態において、図１１に示すように、上記第１の絶縁膜としてのコラプス抑制膜６８の端縁部６８ａの上側の角部６８ａ－１を面取りされた形状としてもよい。この角部６８ａ－１の面取り形状は、略直線状に傾斜した面取り形状としたが、湾曲面状の面取り形状としてもよい。また、上記第１の絶縁膜としてのコラプス抑制膜６８の端縁部６８ａだけでなく第２の絶縁膜７３の端縁部７３ａの上側の角部７３ａ－１を破線で示すような面取り形状としてもよい。このような面取り形状によって、ゲート電極６５の段切れを抑制して、安定したトランジスタ特性が得られ、信頼性を向上できる。上記コラプス抑制膜６８や第２の絶縁膜７３の端縁部６８ａ,７３ａの上側の角部６８ａ－１,７３ａ－１の面取り形状は、例えば、パターニング時にウェットエッチングを行なうことで形成できる。また、図１１に示す第２の絶縁膜７３の開口８５のソース電極１３側の端縁部７３ｂの上側の角部７３ｂ－１を面取り形状にしてもよい。また、図９に示すコラプス抑制膜６８の端縁部６８ａや６８ｂの上側の角部を面取り形状にしてもよく、第２の絶縁膜７３の端縁部７３ａや７３ｂの上側の角部を面取り形状にしてもよい。
　また、上記第１,第２実施形態では、ＧａＮ系半導体積層体を、ＧａＮ層やＡｌＧａＮ層で構成したが、ＡlxＩｎyＧａ1-x-yＮ(ｘ≧０、ｙ≧０、０≦ｘ＋ｙ＜１)で表されるＧａＮ系半導体層を含むものでもよい。すなわち、上記ＧａＮ系半導体積層体は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ等を含むものとしてもよい。また、上記第１実施形態では、ノーマリオンタイプのＨＦＥＴについて説明したが、上記第２実施形態のようなノーマリオフタイプでも同様の効果が得られる。
　また、上記第１,第２実施形態では、第１の絶縁膜をシリコン窒化膜によるコラプス抑制膜としたが、第２の絶縁膜と同様にＳｉＯＮ膜、ＳｉＯ２膜、Ａｌ２Ｏ３膜等の酸化膜としてもよい。また、上記第１,第２実施形態では、第２の絶縁膜をＳｉＯＮ膜、ＳｉＯ２膜、Ａｌ２Ｏ３膜等の酸化膜としたが、コラプス抑制膜としてもよい。また、上記第１,第２実施形態において、第１,第２の絶縁膜をストイキオメトリなシリコン窒化膜(ＳｉＮ膜)としてもよい。また、上記第１実施形態では、上記第１絶縁膜としてのコラプス抑制膜の膜厚を、２０ｎｍまたは５０ｎｍとしたが、２０ｎｍ～５０ｎｍの範囲内で設定してもよく、例えば、５ｎｍ～１００ｎｍの範囲内で設定してもよい。また、上記第１実施形態では、上記第２の絶縁膜２３の膜厚を１５０ｎｍまたは１２０ｎｍとしたが、１２０ｎｍ～１５０ｎｍの範囲内で設定してもよく、例えば、１００ｎｍ～４００ｎｍの範囲内で設定してもよい。
　また、上記第２実施形態では、上記第１絶縁膜としてのコラプス抑制膜の膜厚を、２０ｎｍとしたが、２０ｎｍ～５０ｎｍの範囲内で設定してもよく、例えば、５ｎｍ～１００ｎｍの範囲内で設定してもよい。また、上記第２実施形態では、第２の絶縁膜７３の部分７３ｂの膜厚を５０ｎｍとしたが、５０ｎｍ～４００ｎｍの範囲内で設定してもよい。また、上記第２実施形態では、第２の絶縁膜７３の部分７３ｃの膜厚を１５０ｎｍとしたが、５０ｎｍ～４００ｎｍの範囲内で設定してもよい。
　また、上記実施形態では、ゲート電極１５,６５をＴｉＮで作製したが、ＷＮで作製してもよい。また、ゲート電極１５,６５をＰｔ/ＡｕやＮｉ/Ａｕで作製してもよい。
　また、上記第１,第２実施形態では、上記オーミック電極としてのソース電極１３,６３とドレイン電極１４,６４を、Ｔｉ層,Ａｌ層が順に積層されたＴｉ/Ａｌ電極としたが、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極としてもよい。また、上記Ａｌ層の代わりにＡｌＳｉ層やＡｌＣｕ層を用いてもよい。また、ソース電極,ドレイン電極としては、Ｈｆ/Ａｌ電極としてもよい。また、ソース電極,ドレイン電極としては、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＮｉ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＰｔ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＡｕを積層したものとしてもよい。
　この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
１１　アンドープＧａＮ層
１２　アンドープＡｌＧａＮ層
１３　ソース電極
１４　ドレイン電極
１５　ゲート電極
１５ａ　基部
１５ａ－１　張り出し部
１５ａ－２　接合部
１５ｂ,１５ｃ　フィールドプレート部
１８　コラプス抑制膜
１８ａ,１８ｂ　端縁部
１８ａ－１　角部
１９　２ＤＥＧ(２次元電子ガス)
２１,２５　開口
２３　第２の絶縁膜
２３ａ,２３ｂ　端縁部
２３ａ－１,２３ｂ－１　角部
５１　アンドープＡｌＸＧａ１－ＸＮ層
５２　アンドープＡｌｙＧａ１－ｙＮ層
６３　ソース電極
６４　ドレイン電極
６５　ゲート電極
６５ａ　基部
６５ａ－１　張り出し部
６５ａ－２　接合部
６５ｂ,６５ｃ　フィールドプレート部
６８　コラプス抑制膜
６８ａ,６８ｂ　端縁部
６８ａ－１　角部
６９　２ＤＥＧ(２次元電子ガス)
７２　メサ型のアンドープＡｌＺＧａ１－ＺＮ層
７３　第２の絶縁膜
７３ａ,７３ｂ　端縁部
７３ａ－１,７３ｂ－１　角部
８１,８５　開口

Claims (4)

  1. 　窒化物半導体層(１２，５２)と、
    　上記窒化物半導体層(１２，５２)上または上記窒化物半導体層(１２，５２)内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極(１３)およびドレイン電極(１４)と、
    　上記ソース電極(１３)と上記ドレイン電極(１４)との間で上記窒化物半導体層(１２，５２)上に配置されていると共にショットキー接合のための基部(１５ａ)とこの基部(１５ａ)から上記ドレイン電極(１４)に向かって延在しているフィールドプレート部(１５ｂ，１５ｃ)とを有するゲート電極(１５)と、
    　上記ソース電極(１３)と上記ドレイン電極(１４)との間で上記窒化物半導体層(１２，５２)上に形成されていると共に上記ゲート電極(１５)のフィールドプレート部(１５ｂ，１５ｃ)の下で上記基部(１５ａ)に隣接している端縁部(１８ａ，１８ｂ，７３ａ，７３ｂ)を有する第１の絶縁膜(１８，６８)と、
    　上記第１の絶縁膜(１８，６８)上に形成されていると共に上記ゲート電極(１５)のフィールドプレート部(１５ｂ，１５ｃ)の下で上記基部(１５ａ)に隣接している端縁部(１８ａ，１８ｂ，７３ａ，７３ｂ)を有する第２の絶縁膜(２３，７３)と
    を備え、
    　上記第１の絶縁膜(１８，６８)の端縁部(１８ａ，１８ｂ，７３ａ，７３ｂ)は、
    　上記窒化物半導体層(１２，５２)に沿って上記第２の絶縁膜(２３，７３)の端縁部(１８ａ，１８ｂ，７３ａ，７３ｂ)から突き出ていることを特徴とする電界効果トランジスタ。
  2. 　請求項１に記載の電界効果トランジスタにおいて、
    　上記第１の絶縁膜(１８，６８)は、
    　電流コラプスを抑制するためのコラプス抑制膜(１８，６８)であることを特徴とする電界効果トランジスタ。
  3. 　請求項１または２に記載の電界効果トランジスタにおいて、
    　上記第１の絶縁膜(１８，６８)の端縁部(１８ａ，１８ｂ，７３ａ，７３ｂ)が上記第２の絶縁膜(２３，７３)の端縁部(１８ａ，１８ｂ，７３ａ，７３ｂ)から突き出ている突出寸法が、０.１μｍ以上かつ０.５μｍ以下であることを特徴とする電界効果トランジスタ。
  4. 　請求項１から３のいずれか１つに記載の電界効果トランジスタにおいて、
    　上記第１の絶縁膜(１８，６８)と第２の絶縁膜(２３，７３)の少なくとも一方の端縁部(１８ａ，６８ａ)の上側の角部(１８ａ－１，６８ａ－１，２３ａ－１，７３ａ－１)が、面取りされた形状であることを特徴とする電界効果トランジスタ。
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