JP7033592B2 - 広帯域バイアスに適した集積化電子構成要素 - Google Patents

広帯域バイアスに適した集積化電子構成要素 Download PDF

Info

Publication number
JP7033592B2
JP7033592B2 JP2019527887A JP2019527887A JP7033592B2 JP 7033592 B2 JP7033592 B2 JP 7033592B2 JP 2019527887 A JP2019527887 A JP 2019527887A JP 2019527887 A JP2019527887 A JP 2019527887A JP 7033592 B2 JP7033592 B2 JP 7033592B2
Authority
JP
Japan
Prior art keywords
crater
substrate
opening surface
electronic component
integrated electronic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019527887A
Other languages
English (en)
Other versions
JP2019537268A (ja
Inventor
ブヴィエ ステファン
トゥナイロー ジャン－ルネ
Original Assignee
ムラタ インテグレイテッド パッシブ ソリューションズ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ムラタ インテグレイテッド パッシブ ソリューションズ filed Critical ムラタ インテグレイテッド パッシブ ソリューションズ
Publication of JP2019537268A publication Critical patent/JP2019537268A/ja
Application granted granted Critical
Publication of JP7033592B2 publication Critical patent/JP7033592B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/88—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F5/00—Coils
    • H01F2005/006—Coils with conical spiral form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F2017/0073—Printed inductances with a special conductive pattern, e.g. flat spiral
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing Cores, Coils, And Magnets (AREA)
  • Coils Or Transformers For Communication (AREA)

Description

本発明は、広帯域バイアスに適した広帯域バイアスに適した集積化電子構成要素及びその製造方法、並びにこのような集積化電子構成要素を具える伝送回路に関するものである。
バイアスティーは、増幅器のような高周波電気モジュールに対し段間電圧バイアスを生ぜしめるのに用いる電子回路である。これらの電子回路は一般に少なくとも１つのインダクタと少なくとも１つのキャパシタとを具えている。図１は、ＲＦ増幅器のようなエントランス（入力部）モジュールを負荷に接続するのに用いるこのようなバイアスティーの電気回路図である。この図１における参照符号は以下の素子を示している。
１０ ---- バイアスティーの電子回路
２０ ---- エントランスＲＦ増幅器
２１ ---- 負荷
Ｃ ---- バイアスティーのキャパシタ
Ｌ ---- バイアスティーのインダクタ
１１ ---- バイアスティーの入力端子
１２ ---- バイアスティーのバイアス端子
１３ ---- バイアスティーの出力端子
ＲＦ ---- エントランスＲＦ増幅器の入力端子におけるＲＦ信号
ＶＤＤ ---- バイアス用ＤＣ電圧
Ｇ ---- 接地端子
ＲＦ信号をエントランスＲＦ増幅器２０から負荷２１へ最小の損失で伝送するには、インダクタＬが低いＤＣインピーダンス値及び高いＲＦインピーダンス値を有する必要がある。同時に、キャパシタＣは高いＤＣインピーダンス値及び低いＲＦインピーダンス値を有する必要がある。より一般的には、例示目的のために本明細書で用いるＲＦ周波数範囲を目標とする任意の周波数範囲に代えることができる。特に、光学的なトランシーバのような広帯域の適用分野の場合、目標とする信号周波数範囲の下限周波数を数メガヘルツ（ＭHz）や更には数十キロヘルツ（ｋHz）のように低くする場合があるとともに、目標とする信号周波数範囲の上限周波数を４０ギガヘルツ（ＧHz）よりも高くする場合がある。このような極めて大きな周波数帯域幅はキャパシタＣ及びインダクタＬに対して矛盾する状態をもたらす。実際に、上述した下限周波数は、数十ナノファラッド（ｎＦ）及び数百ナノヘンリー（ｎＨ）のような高い値が得られるようにするために大きな構成要素を用いる原因となる。同時に、上述した上限周波数は、小型の構成要素を用いて、接地面及び隣接の電気的構成要素に対する寄生結合を含む、バイアスティー回路の電気的な環境に対するこれらの小型の構成要素の寄生結合がこれらの動的動作を制限しないようにすることを好ましいものとするものである。
これらの理由で、これまでは個別の構成要素を用いて極めて大きな帯域幅のバイアスティー回路を実現していた。キャパシタは通常、プリント回路基板（ＰＣＢ）の導電性のストライプセグメントにはんだ付けされた多層のセラミックキャパシタである。この場合、ＰＣＢストライプ設計及びキャパシタパッケージの寸法は、これらの相互作用（インターアクション）の特性が制御されるように選択されている。このように、エントランスモジュールと負荷モジュールとの間に、数十ギガヘルツ（ＧHz）までの信号品位（シグナルインテグリティ）を確保する伝送ラインが形成されている。
インダクタは通常、目標とする信号周波数範囲の下限に近いインダクタンス値を増大させるために磁性材料のコアと組み合わせた巻線コイルである。先行技術文献である米国公開特許ＵＳ２００７／１６４８４３で説明されているように、コイルの形状も超広帯域の周波数範囲の問題に対処するための極めて特殊なものとなっている。このコイルは、狭い端部及び広い端部を有し、広い端部が狭い端部よりもＰＣＢ接地面から離れて位置するようにした円錐形状を有するようにする必要がある。しかし、このようなインダクタはオペレータが手動ではんだ付けしうるにすぎず、ＰＣＢストライプに対する円錐コイルの正確な配置及び正確な装着角度が、バイアスティーのギガヘルツ動作及び電気的な且つ帯域幅の特性の再現性にとって主たる問題となる。更に、このような手動の装着処理は極めて高額となるものであり、これにより得られた回路は円錐コイルの狭い端部におけるはんだに作用する機械的振動により早期に損傷されるおそれがある。実際、このような振動はコイルの重量及びその数ミリメートル（mm）の長さのために容易に損傷を与えるものである。又、狭い端部における円錐コイルの最小巻回を形成する能力により高周波動作が制限される。このような円錐コイルのインダクタの単価も極めて高くなる。
多層のセラミックキャパシタにも欠点がある。特に、このキャパシタの厚さは数百マイクロメートル（μｍ）であり大きく、ＰＣＢ接地面に対する伝送ラインの相互作用インピーダンスの局部的変化に関与する可能性がある。又、多層のセラミックキャパシタの寸法は大きい為、隣接する電気的な構成要素に対し寄生結合する可能性もある。これらの理由で、伝送ラインの相互作用インピーダンスに対する値を予測するのは困難である。
米国公開特許ＵＳ２００７／１６４８４３
上述した状態に基づき、本発明の１つの目的は、上述した欠点の１つ以上を回避する、広帯域バイアスに適した新規な電子回路を提供することにある。
特に、本発明は、低単価にした且つ多量生産に対する再現可能性が大きい電気的特性及び周波数特性を有する上述した電子回路を提供することを目的とする。
本発明の上述した目的又はその他の目的の少なくとも１つを達成するため、本発明の第１の態様によれば、
‐平坦で互いに平行な２つの基板表面を有するモノリシック基板と、
‐トレンチ開口面と称する基板表面の一方から基板内に延在させたトレンチネットワークと、
‐トレンチ内に且つこれらトレンチの少なくとも幾つかの間に延在し、少なくとも２つのキャパシタ電極及び少なくとも１つの誘電体層を有する少なくとも１つの層状キャパシタ構造体と、
‐１つ又は複数の巻回を形成するように配置した導電性ワイヤより成る少なくとも１つのインダクタであって、このインダクタの狭い端部からこの狭い端部側とは反対側のこのインダクタの広い端部まで増大する巻回区域を有する当該インダクタと、
‐インダクタの狭い端部及びキャパシタ電極の１つに電気的に接続された入力端子と、インダクタの広い端部に電気的に接続されたバイアス端子と、キャパシタ電極の他の１つに電気的に接続された出力端子とを有する少なくとも３つの電気端子と
を具える広帯域バイアスに適した集積化電子構成要素を提案する。
本発明の特徴によれば、少なくとも１つのクレータが、クレータ開口面と称する基板表面の一方からクレータの底部レベルまで下方に向かって基板内に延在し、クレータの横断面の大きさ（区域）はクレータ開口面からクレータの底部レベルまで減少するようにする。インダクタのワイヤは、クレータの傾斜した内周壁により支持された導電性の材料の連続トラックにより形成されているとともに、巻回がクレータ開口面に対し平行となるように配置されている。このようにすることにより、巻回区域はクレータ開口面からクレータの底部レベルまで減少し、インダクタの狭い端部及びインダクタ広い端部はそれぞれクレータの底部レベル及びクレータの開口面に位置するように配置されるようになる。
キャパシタ構造体をトレンチ内に配置することにより、基板表面の１平方ミリメートル当たり数百ナノファラッドまでの高キャパシタンス値が得られるようになる。
更に、キャパシタをこのように集積化状態に配置することにより、キャパシタの厚さを１００マイクロメートルよりも肉薄にし、これによりこのキャパシタをその電気的環境に結合する電気的特徴を良好に制御しうるようにする。このような良好に制御される結合には、ＰＣＢ支持体の接地ストライプ又は接地平面への結合が、そのタイプ、特に接地されたマイクロストライプタイプか、接地された裏面タイプか、同一平面タイプか及び接地された同一平面タイプかに拘らず含まれるものであり、しかも他の隣接する電気構成要素への結合も含まれるものである。
又、インダクタを集積化状態に配置することにより、選択エッチング及び材料堆積処理のような周知の多量生産処理及び費用効率の高い製造処理を用いうるようにする。更に、インダクタを上述したように集積化状態に配置することは、機械的振動に対する感応性をワイヤ巻装コイルよりも著しく小さくする。
又、インダクタの集積化配置は、４ＧHz（ギガヘルツ）～４０ＧHzの周波数帯域に対して適合しうる。４０ＭHz（メガヘルツ）～４ＧHzの周波数帯域は広く使用可能な廉価なインダクタ構成要素に対して対処しうるものである。
クレータは、基板表面に対し垂直な軸線に関して対称的にすることができる。このような場合、クレータ軸線に対し垂直なクレータの区域は三角形、正方形、長方形、六角形、又は円盤（ディスク）形状にすることができる。
本発明では、随意的ではあるが一般的に、クレータの底部レベルをトレンチ開口面に位置させることができる。この場合、インダクタの狭い端部を、トレンチ開口面の上側に配置した金属化層に含まれる接続トラックによりクレータ底部を介してキャパシタ電極の１つに電気的に接続することができる。このような構成配置は製造問題及び費用の問題にとって最適化されたものである。
本発明のある第１の実施例では、トレンチ開口面及びクレータ開口面が基板の互いに対向する表面であり、クレータ開口面におけるクレータ区域が、基板のこれらの表面に対し平行な平面内に投影させた状態でトレンチネットワークと重複するようにした。このようにすることにより、集積化電子構成要素の寸法を減少させることができる。このような第１の実施例の場合更に、入力端子及び出力端子の双方をトレンチ開口面の上側に位置させることができ、バイアス端子はクレータ開口面の上側に位置させることができ、これら３つの端子は基板によりしっかり支持させる。
本発明のある第２の実施例では、モノリシック基板が底部基板とこの底部基板上に積層された上部基板構造体とを有するようにする。この場合、トレンチ開口面は底部基板と上部基板構造体との間の中間にあるようにでき、トレンチネットワークは底部基板内に延在させる。クレータ開口面は底部基板側とは反対側としうる上部基板構造体の面に延在し、クレータは上部基板構造体内に延在するようにする。更に、インダクタの狭い端部は、底部基板と上部基板構造体との間に延在する接続トラックによりクレータ底部を介してキャパシタ電極の１つに電気的に接続するようにしうる。又、このような第２の実施例の場合、クレータ開口面におけるクレータ区域は、基板の表面に対し平行な平面内に投影させた状態でトレンチネットワークに重複するようにしうる。この第２の実施例の場合更に、入力端子及び出力端子の双方はトレンチ開口面及び上部基板構造体側とは反対側の底部基板の面上に位置するとともに、底部基板を介してキャパシタ電極に接続するようにしうる。バイアス端子はクレータ開口面の上側に位置させることができる。この場合も、これら３つの端子は基板によりしっかり支持されるようにする。
本発明の場合随意ではあるが一般的に、
‐集積化電子構成要素の入力端子及び出力端子をプリント回路基板にはんだ付けするのに適するようにしうることと、
‐層状キャパシタ構造体が１pF（ピコファラッド）よりも高い、好ましくは１nF（ナノファラッド）と２００nFとの間に含まれるキャパシタ値を有し、インダクタが１０pH（ピコヘンリー）よりも高い、好ましくは１nH（ナノヘンリー）と５０nHとの間に含まれるインダクタンス値を有するようにしうることと、
‐基板表面に対し垂直に測定した集積化電子構成要素の厚さを１mm（ミリメートル）よりも薄く、好ましくは３００μｍ（マイクロメートル）よりも薄くしうることと、
‐クレータ開口面におけるクレータ区域が２mm平方以内、好ましくは３００μｍ平方以内に含まれるようにしうることと
の特徴の１つ以上を提供しうるようにする。
又、本発明の場合随意ではあるが一般的に、集積化電子構成要素が更に、
‐同様にクレータ開口面から基板内に延在する追加のクレータであって、この追加のクレータの区域がクレータ開口面から減少するようにした当該追加のクレータと、
‐この追加のクレータの傾斜した内周壁により支持された導電性材料の他の連続トラックより成り、この他の連続トラックの巻回がクレータ開口面に対しほぼ平行でこれら巻回の区域がクレータ開口面から減少するように配置された追加のインダクタと
を具えるようにしうる。
集積化電子構成要素のこのような複数インダクタの構成の場合、クレータ開口面に位置する追加のインダクタの広い端部をこの集積化電子構成要素の他のバイアス端子に電気的に接続し、追加のインダクタの狭い端部をこの集積化電子構成要素の出力端子に電気的に接続する。上記の他のバイアス端子もクレータ開口面の上側に位置させるとともにこのクレータ開口面にしっかり連結させるようにすることができる。
更に、本発明の場合随意ではあるが一般的に、集積化電子構成要素の各クレータを、入力端子及び出力端子のそれぞれの装着軸線を含む平面の両側に対称的に延在するようにこの集積化電子構成要素内に配置することができる。
本発明の第２の態様によれば、
‐平坦で互いに平行な２つの基板表面を有するモノリシック基板内に、トレンチ開口面と称する基板表面の１つから少なくとも１つのトレンチネットワークをエッチングするステップと、
‐トレンチ内に且つこれらトレンチの少なくとも幾つかの間に延在し、少なくとも２つのキャパシタ電極及び少なくとも１つの誘電体層を有する層状キャパシタ構造体を形成するステップと、
‐クレータ開口面と称する基板表面の一方からクレータ底部レベルまで下方に向かって基板内に少なくとも１つのクレータを形成し、このクレータの区域がクレータ開口面からクレータ底部レベルまで減少するようにするステップと、
‐基板をクレータ内で電気絶縁材料の膜により随意被覆し、この膜の凹面の露出表面によりクレータの傾斜した内周壁を形成するようにするステップと、
‐クレータの傾斜した内周壁により支持された導電性の材料の連続トラックとしてインダクタを形成し、この連続トラックにより、クレータ開口面に対しほぼ平行であり、クレータ開口面からクレータ底部レベルまで減少する巻回区域を有するようにした１つ又は複数の巻回を形成し、互いに反対側となる狭いインダクタ端部及び広いインダクタ端部がそれぞれクレータ底部レベル及びクレータ開口面に位置するようにするステップと、
‐狭いインダクタ端部とキャパシタ電極の１つとを集積化電子構成要素の入力端子に、広いインダクタ端子をこの集積化電子構成要素のバイアス端子に、キャパシタ電極の他の１つを集積化電子構成要素の出力端子に電気的に接続するステップと、
‐随意的に、インダクタ上の保護層をクレータ内に堆積するステップと
を具える広帯域バイアスに適した集積化電子構成要素の製造方法を提供する。
この製造方法は、上述した第１の実施例により集積化電子構成要素を得るために以下のように適合させることができる、すなわち、
‐トレンチネットワークを第１のステップとしてエッチングし、
‐次に、層状キャパシタ構造体を形成し、
‐次に、この製造方法が、トレンチ開口面の上側に少なくとも１つの金属化層と入力端子及び出力端子とを形成し、キャパシタ電極をそれぞれ入力端子及び出力端子に電気的に接続するステップを具え、
‐次に、この製造方法が更に、トレンチ開口面側とは反対側のモノリシック基板の面でこの基板の材料を除去することによりトレンチ開口面に対し垂直に測定したこの基板の厚さを減少させ、トレンチ開口面に対し平行なクレータ開口面を形成するようにするステップを具え、
‐次に、好ましくはクレータ開口面からクレータをエッチングし、
‐次に、基板をクレータ内で電気絶縁材料の膜により随意被覆し、
‐次に、狭いインダクタ端部が少なくとも１つの金属化層に含まれる導電性トラックを介して入力端子に接続されるように、導電性の材料の連続トラックをクレータの傾斜した内周壁上に形成し、
‐バイアス端子をクレータ開口面の上側に形成するとともに、このバイアス端子をインダクタの広いインダクタ端部に電気的に接続する。
クレータはこのクレータの底部レベルまでエッチングしうるようにするのが好ましい。
又、基板の厚さは研削処理を用いて減少しうるようにするのが好ましい。
場合によっては、クレータ開口面上に形成され且つこのクレータ開口面におけるクレータの区域に相当する開孔を有する第１のマスクを用いるとともに、この第１のマスクの開孔を介して基板材料を選択的に除去する化学エッチング処理を用いてクレータをエッチングすることができる。
或いはまた、本発明の製造方法は、底部基板及び上部基板構造体を用いる上述した第２の実施例により集積化電子構成要素を得るために以下のように適合させることができる。このような場合、本発明の製造方法は、以下のステップ、すなわち
‐トレンチネットワークを、底部基板底部内に、トレンチ開口面を形成するこの底部基板の１つの面からエッチングし、このトレンチ開口面からこのトレンチ開口面側とは反対側のこの底部基板の裏面まで延在する２つの貫通ビアを、この底部基板を貫通するように形成するステップと、
‐次に、層状キャパシタ構造体を形成するステップと、
‐次に、トレンチ開口面の上側に少なくとも１つの金属化層を形成し、キャパシタ電極を貫通ビアに１対１で電気的に接続するようにするステップと
を具え、
‐入力端子及び出力端子を底部基板の裏面上に形成し、これら入力端子及び出力端子が貫通ビアに１対１で電気的に接続されるようにし、
‐本発明の製造方法が更に、トレンチ開口面にしっかり連結された上部基板構造体を底部基板上に且つトレンチ開口面の上側に形成するステップを具え、底部基板側とは反対側としうるとともにクレータ開口面を形成する上部基板構造体の面でこの上部基板構造体にクレータを形成するステップを具え、
‐次に導電性材料の連続トラックをクレータの傾斜した内周壁上に形成し、狭いインダクタ端部が少なくとも１つの金属化層内に含まれる導電性トラックを介して入力端子に接続されるようにし、
‐バイアス端子をクレータ開口面の上側に形成するとともにインダクタの広いインダクタ端部に電気的に接続する
ようにしうる。
本発明による製造方法では、随意ではあるが一般的に、導電性材料の連続トラックを、以下のステップ、すなわち、
‐導電性材料のシード層をクレータの傾斜した内周壁上に堆積するステップと、
‐連続トラックに相当する開孔を有する第２のマスクをシード層上に堆積するステップと、
‐電流をシード層に供給する電気メッキ処理を用いることにより、連続トラックの導電性材料を、第２のマスクの開孔を介してシード層上に堆積するステップと、
‐第２のマスクを除去するとともに、この第２のマスクを除去した時点で露出したシード層の一部を除去するステップと
を実行することにより形成することができる。
本発明の第３の態様によれば、
‐２つの互いに分離した伝送ストライプセグメントであって、これらのそれぞれの端部が互いに接近している当該伝送ストライプセグメントを有するプリント回路基板と、
‐ＤＣ出力端子を有するＤＣ電圧源と、
‐本発明の第１の態様による集積化電子構成要素であって、この集積化電子構成要素の入力端子及び出力端子が伝送ストライプセグメントの双方の端部にはんだ付けされて、集積化電子構成要素が伝送ストライプセグメントの双方の端部間を橋絡するようになっており、集積化電子構成要素のバイアス端子がＤＣ電圧源のＤＣ出力端子に電気的に接続されている当該集積化電子構成要素と
を具える電気信号伝送回路を提供する。
このようにすることにより、伝送ストライプセグメントと集積化電子構成要素とが相俟って連続信号伝送ラインを構成する。
場合によっては、プリント回路基板が更に基準ストライプを有し、この基準ストライプが、前述した伝送ストライプセグメントのうちの第１の伝送ストライプセグメントに対し平行に延在し、更に集積化電子構成要素の入力端子及び出力端子間のこの集積化電子構成要素の部分に対し平行に延在し、更に前述した伝送ストライプセグメントのうちの他の伝送ストライプセグメントに対し平行に延在しているようにすることができる。ＰＣＢのこのようなストライプ構造の場合、信号伝送ラインと基準ストライプとの間に存在する局所的な相互作用インピーダンスが、この局所的な相互作用インピーダンスに対し伝送ストライプセグメントに存在する基準値の７５％～１２５％、好ましくは９０％～１１０％の範囲内である集積化電子構成要素における値を呈するようにしうる。
更に、集積化電子構成要素は、各クレータがプリント回路基板に対し垂直な平面の両側に対称的に延在するとともに伝送ストライプセグメントの双方の端部を含むように設計しうるようにするのが有利である。このようにすることにより、集積化電子構成要素の各インダクタとＰＣＢストライプとの間の相互作用を低減させることができる。
本発明の上述した及びその他の特徴を、本発明の好適な、しかし限定されることのない実施例に関連する添付図面を参照して以下に説明する。
図１は、本発明により設けることができる構成要素の一例である広帯域バイアスに適した構成要素を示す電気回路図である。 図２は、本発明による一例で集積化した電子構成要素に含めるキャパシタ構造を示す縦断面図である。 図３ａは、本発明による一例で集積化した電子構成要素に含めるインダクタを示す斜視図である。 図３ｂは、本発明による一例で集積化した電子構成要素に含めるインダクタを示す平面図である。 図４は、本発明の第１の実施形態により集積化した電子構成要素を示す縦断面図である。 図５は、本発明の第２の実施形態に対して図４に対応して示す断面図である。 図６は、本発明の更なる実施例に対して図１に対応して示す電気回路図である。 図７は、図６に応じた１つの更なる実施例に対して図４に対応して示す断面図である。
図面を明瞭にするために、これらの図面に示す素子の寸法は実際の寸法に又は寸法比に対応させていない。又、これらの図面のうちの異なる図面に示している同じ参照符号は同一の素子又は同様な機能を有する素子を表している。
既に説明した図１は、異なるように記載しない限り以下に開示する実施例に適用されるものである。特に、この図１は図４及び５により開示される実施例に適用されるものである。
図２によれば、層状キャパシタ構造体は２つの導電性の層４及び６と、これらの導電性の層４及び６間の中間にある電気絶縁層５とを有している。基板１は、任意のトレンチパターンとしうるトレンチ３より成るトレンチネットワークを形成するのに適している。例えば、基板１はドーピングしたシリコンとし、このシリコンがドーピングウェル２を有し、このドーピングウェル２の内側及び外側間にダイオードをベースとした電気絶縁を達成するようにすることができる。しかし、このような電気絶縁は随意的なものであり、これに代えて体積全体に亘る抵抗率を高くした基板を用いることができる。トレンチ３は、開口面と称され参照符号Ｓ１を付した基板１の１つの平面から基板１の本体内に又はドーピングウェル２内に延在させる。トレンチ３をトレンチ開口面Ｓ１から、このトレンチ開口面Ｓ１に対し垂直に測定したトレンチ底面に至るまで形成するために、ドライエッチング又は反応性イオンエッチングのような周知の指向性エッチング処理を用いることができる。最初に、導電層４をトレンチ３内に且つこれらトレンチ間に堆積し、トレンチ３内で且つトレンチ開口面Ｓ１において基板１を覆う連続膜を形成するようにする。この導電層４は第１のキャパシタ電極を構成する。場合によっては、電気絶縁性の膜を層４の以前に堆積し、第１のキャパシタ電極を基板材料から絶縁するようにすることができる。或いはまた、ドーピングウェル２を講じる場合、このドーピングウェル２内のドーピングされた基板材料が直接、層４を形成するようにしうる。次いで、電気絶縁性の層５を層４上に形成し、この層５上に追加の導電性の層６を堆積させる。層５はキャパシタの誘電体層を構成し、層６は他の（第２の）キャパシタ電極を構成する。層４、５及び６は、それぞれポリシリコン又は金属、二酸化シリコン（SiＯ2 ）及びポリシリコン又は金属とすることができる。このような層状のキャパシタ構造は本発明の以前に知られており、本明細書では更なる詳細な説明を行う必要はない。トレンチ３はマスキング処理及びドライエッチング処理を用いてエッチングすることができる。層４及び６は化学蒸着（ＣＶＤ）処理又は原子層堆積（ＡＬＤ）処理を用いて堆積でき、層５は層４の材料を表面酸化することにより得ることができる。このような処理も当該技術分野において周知である。層状のキャパシタ構造をトレンチ内に配置することにより、基板表面の１平方ミリメートル当たり数百ナノファラッド（nF／mm2 ）までのキャパシタ表面密度が得られるようになる。従って、このキャパシタ構造は、例えば約１０nFのキャパシタ値を有することができる。例えば、シリカの低圧堆積処理を用いて層状のキャパシタ構造の全体の上に更に保護層７を堆積することができる。
基板の一方の面上に位置するとともに入力端子１１及び出力端子１３を形成するためのものであるそれぞれのはんだ付けパッドにキャパシタの双方の電極４及び６を電気的に接続する必要がある。このようなはんだ付けパッド及びこれらへの接続のための設計及び方法は当該技術分野において周知であるため、これらを本明細書で再度説明する必要はないものである。
図３ａ及び３ｂによれば、クレータ開口面と称されＳ２で示している基板１の１つの平面からこの基板内にクレータＣＲが形成されている。従って、このクレータＣＲはクレータ開口面Ｓ２に最大区域を有するとともに、クレータＣＲ内でクレータ開口面Ｓ２から最大距離にあるクレータの底部レベルＢＬに最小区域を有している。このクレータＣＲの内周壁ＣＲＷはクレータ開口面Ｓ２に対し垂直な方向に対して傾斜している為、クレータＣＲはクレータ開口面Ｓ２からの基板１の凹面部分を形成する。クレータＣＲに対する代表的な大きさは、このクレータがクレータ開口面Ｓ２に対し平行な正方形を有する場合、３４０μｍ（マイクロメートル）×３４０μｍである。或いはまた、クレータ開口面Ｓ２に対し平行なクレータ形状は三角形、長方形、六角形、円盤形にすることができ、これらの形状は全てクレータ開口面Ｓ２に対し垂直な対象軸線Ａ‐Ａを有している。しかし、このような対象軸線は、設計及び製造上の問題にとって且つ結合低減問題にとって有利なものとしうるが、本発明にとって必須なことではない。クレータＣＲの深さは、例えば３００μｍとすることができる。クレータＣＲを基板１内に形成するには、クレータ位置における基板材料に応じて幾つかの処理を用いることができる。このようなクレータ形成処理に対する例は図４及び５の実施例に対して後に提供する。
クレータＣＲの傾斜した内周壁ＣＲＷ上には導電性材料のコイル８が配置されている。このコイル８は導電性材料の連続トラックより成っており、この連続トラックは複数のコイル巻回を形成し、各コイル巻回はクレータ開口面Ｓ２に対しほぼ平行で且つクレータ開口面Ｓ２に対し垂直な方向に沿って互いにシフトしている。隣り合うコイル巻回は互いに端同士で連結され、クレータＣＲの傾斜した内周壁ＣＲＷにより支持された連続する導電性トラックを形成している。巻回区域はクレータ開口面Ｓ２からクレータの底部レベルＢＬまで次第に減少している。更に、クレータ開口面Ｓ２におけるコイル８の広い端部ＬＥ（large end ）は、クレータＣＲの外部でクレータ開口面Ｓ２上に形成されたはんだ付けパッドに電気的に連結されている。この後者のはんだ付けパッドはバイアス端子１２を形成している。コイル８の狭い端部ＮＥ（narrow end）は、クレータＣＲの底部を通して配置した導電性経路を用いて構成要素１０の入力端子１１に接続する必要がある。このようなクレータ内のコイル８に対する代表的なインダクタ値は約１０ｎＨである。
次に、このようなクレータ内のコイル８を製造する例示的な方法を説明する。クレータＣＲをクレータ開口面Ｓ２から基板１内に形成した時点で、電気絶縁材料の膜８ｉ（図４）をクレータＣＲの傾斜した内周壁ＣＲＷ上に、場合によってはクレータＣＲの外部のクレータ開口面Ｓ２上にも堆積することができる。このような絶縁膜８ｉは、基板材料がクレータＣＲの位置で導電性である場合に必要であるが、この位置での基板材料が電気絶縁性である場合には必要としなくても良い。絶縁膜８ｉを形成するためにシリカ（SiＯ2 ）を堆積するにはプラズマ助長化学蒸着（ＰＥＣＶＤ）又は低圧化学蒸着（ＬＰＣＶＤ）を実行しうる。或いはまた、露出した基板材料を表面酸化することにより絶縁膜８ｉを得ることができる。
次に、クレータＣＲの傾斜した内周壁ＣＲＷ上に導電性材料の薄肉層を堆積させる。このような薄肉層は、例えば、約１０nm（ナノメートル）の厚さとした銅（Cu）層とすることができる。このような薄肉金属層に対しては物理的真空堆積（ＰＶＤ）処理又は有機金属化学蒸着（ＭＯＣＶＤ）処理を実行しうる。場合によっては、基板材料と導電性材料との間には、この後者、特に銅が基板材料内に拡散又は入り込むのを阻止するために障壁層を導入することができる。可能な障壁層の材料は、チタン（Ti）、窒化チタン（TiＮ）、窒化タンタル（TaＮ）及び当該技術分野で周知のその他の材料である。その後、この導電性の薄肉層の上に、製造すべきコイル８の連続トラックに対応するマスク開孔を有するマスクを形成する。この目的のためには、マスク開孔をクレータＣＲの傾斜した内周壁ＣＲＷ上に斜めにパターン化しうるという条件で、通常のマスキング処理を実行しうる。例えば、真空ラミネート処理、スプレーコーティング処理、スピンコーティング処理等を用いてクレータＣＲ内に感光性レジストを堆積することができる。同様に電気泳動レジストを用いることもできる。次に、一回以上の露光を用いた深い被写界深度としたフォトリソグラフィ処理を実行してマスク開孔パターンを形成することができる。これに代えて電子ビーム露光を用いることができる。最後に、現像工程により所望のパターンとしたマスク開孔を形成する。その後、電気メッキ処理を実行して、シード層を用いた導電性材料の薄肉層上にマスク開孔を介して追加の導電性材料を堆積させることができる。この目的のために、基板を電気メッキ液内に浸漬させ、クレータＣＲ内のシード層に電流を供給する。この場合も、このようにして堆積した金属を銅（Cu）又はアルミニウ（Al）とすることができる。その後、マスクのレジストを剥がすことができ、以前にこのレジストにより被覆されていた個所でシード層を除去する。同時に、電気メッキ処理により、コイル形成トラック８の広い端部ＬＥからバイアス端子１２までの電気接続ラインを製造することができる。代表的には、コイル形成トラック８の寸法はトラック幅に対し数マイクロメートル、例えば、１～５０μｍとし且つトラック厚に対しても数マイクロメートル、例えば、１～１０μｍとすることができる。次に、外部素子又は構成要素による化学変換がインダクタンス形成コイル８に影響を及ぼさないようにする為に、クレータＣＲ内でコイル８上に且つコイル巻回間のスペース上に連続保護層９を堆積することができる。
図４により示す第１の実施例は、トレンチ開口面Ｓ１及びクレータ開口面Ｓ２が基板１の互いに対向する平面である場合に相当する。基板１はシリコンウェハの一部とすることができる。参照符号１０は、バイアスティーとも称される広帯域バイアス用の構成要素を表している。この構成要素は、保護層７及び９と、端子形成パッド１１、１２及び１３とを含む図２、３ａ及び３ｂにつき既に説明した素子を有している。このようなバイアスティーを製造する１つの可能な方法は、周知である詳細な処理において説明することなしに得られるものであり、一般的なこと、すなわち、
‐ドーピングウェル２が存在する場合にはその中で基板１内にトレンチ３を最初にエッチングし、キャパシタ構造の層４～６及びキャパシタ保護層７を図２につき既に説明したように形成すること
以外の特別な適用なしに実行しうるものである。場合によっては、トレンチ３及びキャパシタ構造は、互いに離してトレンチ開口面Ｓ１の複数の領域内に分散させることができるが、この場合その結果の複数のトレンチ‐キャパシタ構造を互いに並列に接続して全体でキャパシタＣを形成するように、すなわち、
‐少なくとも１つの金属化層（図４には図示せず）を保護層７上に形成し、且つ入力端子１１及び出力端子１３をもこの金属化層上に形成し、端子１１及び１３が双方の層４及び６に１対１で電気接続するように、
する。図１の電気回路図に応じたこのような金属化層の設計及び製造は当業者の範囲内の何れにもすること、すなわち、
‐この場合、例えば研削処理を用いて、トレンチ開口面Ｓ１側とは反対側の基板１の面で基板材料を除去することによりこの基板１の厚さを減少させること、
ができる。この材料の除去により、トレンチ開口面Ｓ１に対し平行なクレータ開口面Ｓ２を生ぜしめる、すなわち、
‐形成すべきクレータのクレータ開口面Ｓ２における区域に対応する開孔を有する第１のマスクをこのクレータ開口面Ｓ２上に設ける。次に、湿式化学エッチング処理のようなエッチング処理を実行して、第１のマスクの開孔を介して基板１内にクレータＣＲを形成する。このようにして、マスク開孔の周縁から開始する傾斜した内周壁ＣＲＷを直接有するクレータＣＲを形成することができる。クレータの内周壁ＣＲＷの傾斜角は実際のエッチング条件に依存するが、クレータ開口面Ｓ２に対し垂直な方向に対し３０°～６０°の値が得られるようにしうる。エッチング処理は、金属化層に導電性接点素子、例えば金属接点素子が設けられている個所でクレータの底部レベルＢＬがトレンチ開口面Ｓ１に達するまで続ける。従って、この接点素子はクレータ開口面Ｓ２からクレータＣＲを介して露出させる、すなわち、
‐基板１は導電性である場合があるか又はクレータＣＲの周りに残留導電率を有する場合がある為、前述したように傾斜した内周壁ＣＲＷ上に電気絶縁膜８ｉを設ける必要があり、
‐コイル８は図３ａ及び３ｂにつき前述したようにクレータＣＲ内に形成する。コイルパターンを決定するのに用いたマスクは、本発明の概要の説明部分において第２のマスクと称したものである。コイルパターンは、コイル８の狭い端部ＮＥがクレータ内の露出接点素子と電気的に接触するように形成する。これと同時に、形成すべきバイアス端子１２をコイル８の広いコイル端部ＬＥに連結するための電気接続ラインを形成する。又、保護層９も少なくともクレータＣＲ内に堆積し、バイアス端子１２をクレータ開口面Ｓ２上に形成する。
バイアスティー１０の全体の寸法を減少させるためには、トレンチ開口面Ｓ１及びクレータ開口面Ｓ２の双方に対し平行な共通平面内に投影させた状態のトレンチ３の幾つかとクレータＣＲが重複するようにしうる。
図５により示す第２の実施例は、完全なバイアスティー１０の基板が、互いに積層された底部基板及び上部基板構造体１ａより成る場合に対応する。底部基板側とは反対側の上部基板構造体１ａの表面がクレータ開口面Ｓ２を形成している。このようなバイアスティーを製造する１つの可能な方法は以下の工程、すなわち、
‐トレンチ３、キャパシタ構造体及び保護層７を、図２につき前述したように基板１のトレンチ開口面Ｓ１から形成する工程を有することができる。この製造処理工程では、基板１には上部基板構造体１ａが設けられていない。バイアスティー１０の完全な構造では底部基板を形成する、すなわち、
‐マスキング処理、エッチング処理及び材料堆積処理を実行することにより基板１を貫通する貫通ビア１１Ｖ及び１３Ｖを形成する。これらの貫通ビア１１Ｖ及び１３Ｖの内壁は、これらの貫通ビアに導電性の材料を充填する前に電気絶縁材料で被覆することができ、その後にポリシリコンのような導電性材料を用いて貫通ビアの充填を実行する、すなわち、
‐少なくとも１つの金属化層（図５に図示せず）を保護層７上に形成し、貫通ビア１１Ｖ及び１３Ｖを双方の層４及び６に１対１で電気接続し、
‐次いで、上部基板構造体１ａを金属化層上に、すなわち基板１のトレンチ開口面Ｓ１の上側に形成する。従って、基板１は前述した底部基板を形成する。上部基板構造体１ａは以下に説明するようにトレンチ開口面Ｓ１の上側で底部基板にしっかり連結させる。図５に示す上述した第２の実施例の最初の変形例によれば、上部基板構造体１ａをフォトレジスト材料の一連の重畳された単位層を以て構成することができる。次いで、各単位層に、フォトレジスト材料のこの単位層の高さレベルでのクレータＣＲの区域に適合するそれぞれの開孔を有するようにする。従って、フォトレジストの単位層の開孔は基板１に対し最も近い最初の単位層から基板１に対し最も遠い最後の単位層まで逐次増大する。この場合、クレータ開口面Ｓ２が最後のフォトレジスト単位層の露出面である。従って、この露出面はトレンチ開口面Ｓ１に対し平行である。第２の実施例の他の変形例によれば、上部基板構造体１ａをトレンチ開口面Ｓ１の上側の金属化層に被着させる追加の基板、例えば追加の半導体基板を以て構成することができる。この追加の基板は互いに平行な平面を有し、これらの平面の一方はトレンチ開口面Ｓ１に被着され、他方の平面はクレータ開口面Ｓ２を形成している。このような場合、クレータＣＲは、クレータＣＲ内に電気絶縁膜を形成する工程を含む本発明の第１の実施例の場合と同様に上部基板構造体１ａ内に形成しうる。一般に第２の実施例の全てに対し、クレータＣＲがトレンチ開口面Ｓ１及びクレータ開口面Ｓ２の双方に対し平行な共通平面内に投影させた状態のトレンチ３の幾つかと重複するようにしうる、すなわち、
‐この場合、コイル８と、バイアス端子１２と、これらの間の電気接続ラインと、保護層９とを、図３ａ及び３ｂにつき説明したように、クレータＣＲ内に及びクレータ開口面Ｓ２上に形成することができ、且つ
‐入力端子１１及び出力端子１３を、貫通ビア１１Ｖ及び１３Ｖに１対１で電気接続されるように基板１の裏面上に形成する。場合によっては、端子１１及び１３を形成する上述した工程は早期の処理段階で、特に上部基板構造体１ａを形成する以前に実行することができる。
図４及び５の双方では、参照符号１００が、絶縁性のＰＣＢ支持部１０３と、第１の伝送ストライプセグメント１０１と、第２の伝送ストライプセグメント１０２と、基準ストライプ１０４とを有するプリント回路基板（ＰＣＢ）を示している。図示の例では、伝送ストライプセグメント１０１及び１０２はＰＣＢの頂面上に位置させ、基準ストライプ１０４はＰＣＢの裏面上に位置させる。本発明の一例によるバイアスティーの構成要素１０は、入力端子１１を第１の伝送ストライプセグメント１０１の一端にはんだ付けし、出力端子１３を第２の伝送ストライプセグメント１０２の一端にはんだ付けしてＰＣＢ１００上に装着されている。この構成要素１０のバイアス端子１２は、導電性のワイヤの第１の端部をこのバイアス端子１２にはんだ付けしたこの導電性のワイヤを用いてＤＣ電圧源（図示せず）に接続されている。このワイヤの第２の端部はＤＣ電圧源のＤＣ出力端子に接続されている。ＰＣＢ１００と、上述したように接続されたバイアスティーの構成要素１０と、ＤＣ電圧源とが電気信号伝送回路を構成し、双方の伝送ストライプセグメント１０１、１０２はバイアスティーの構成要素１０と相俟って連続信号伝送ラインを構成している。
基準ストライプ１０４は、殆どの場合ＤＣ電圧源の接地端子に接続されている。この基準ストライプ１０４は伝送ストライプセグメント１０１及び１０２よりも下方に且つこれらと平行に延在している。この基準ストライプ１０４は、ＰＣＢの種類に応じて、ＰＣＢの裏面上の導電性平面に代えることができる。Ｚ１、Ｚ２及びＺ３は、信号伝送ラインに沿う数か所においてこの信号伝送ラインと基準ストライプ１０４との間に存在する局所的な相互作用インピーダンスの値を表している。信号伝送ラインは伝送ストライプセグメント１０１及び１０２に照らしてバイアスティーの構成要素１０により局部的に変更される為、バイアスティーの構成要素１０における局所的な相互作用インピーダンスの値を伝送ストライプセグメント１０１及び１０２に存在する局所的な相互作用インピーダンスの他の値と異ならせることができる。Ｚ１及びＺ２はそれぞれ伝送ストライプセグメント１０１及び１０２における値である。ＰＣＢ１００は一般に、これらの値Ｚ１及びＺ２が互いに殆ど等しくなるように、殆どの場合５０オームに等しくなるように設計されている。本発明により設計した場合のバイアスティーの構成要素１０のＰＣＢの頂面に対する厚さは極めて薄く、代表的に数百マイクロメートルである為、バイアスティーの構成要素１０の位置における局所的な相互作用インピーダンスの値Ｚ３を値Ｚ１及びＺ２の９０％～１１０％の範囲内とすることができる。このようにすることにより、信号伝送ライン内に含まれるバイアスティーの構成要素１０は、伝送ストライプセグメント１０１から伝送ストライプセグメント１０２へ伝送すべき信号の著しい後方反射を生ぜしめないようにする。このような後方反射を更に低減させるには、バイアスティーの構成要素１０の下面に、その入力端子１１及び出力端子１２の一方から他方に向かうがこれらの間で短絡しないようにした金属の延長部を設けるようにすることができる。
ＰＣＢ１００に対するコイル８に起因する相互作用の影響を低減させるには、クレータＣＲがＰＣＢ１００に対し垂直な平面の両側に対称的に延在するとともに伝送ストライプセグメント１０１及び１０２の双方の端部を含むように、バイアスティーの構成要素１０を設計するようにしうるのが有利である。換言すれば、クレータＣＲをバイアスティーの構成要素１０内に配置し、入力端子１１及び出力端子１３のそれぞれの装着軸線を含む平面の両側に対称的に延在するようにする。図４及び５では、装着軸線を入力端子１１及び出力端子１３に対しそれぞれＡ11及びＡ13で表している。
図６及び７は、（図６に示す）Ｌ１及びＬ２で表した２つのインダクタを有するバイアスティーの構成要素１０′に関連するものである。インダクタＬ１は、バイアスティーの構成要素の入力端子１１と、第１のバイアス電圧ＶＤＤ１を生じる第１のＤＣ電圧源との間に接続する必要があり、インダクタＬ２は、バイアスティーの構成要素１０′の出力端子１３と、第２のバイアス電圧ＶＤＤ２を生じる第２のＤＣ電圧源との間に接続する必要がある。実際には、インダクタＬ１は図１にＬで示すインダクタに対応し、これにインダクタＬ２が加えられている。図７は、このように変更され、同様に本発明の一例に応じたバイアスティーの構成要素１０′の縦断面図である。この場合も、このバイアスティーの構成要素１０′はＰＣＢ１００上に装着するように適合させることができる。このバイアスティーの構成要素１０′には、その同一のクレータ開口面Ｓ２に位置する２つの互いに分離したクレータＣＲ及びＣＲａを設けることができる。インダクタＬ１は、前述したのと同様にクレータＣＲ、コイル８及びバイアス端子１２と関連し、インダクタＬ２は、追加のクレータＣＲａ、追加のコイル８ａ及び追加のバイアス端子１２ａと関連する。追加のコイル８ａと、追加のバイアス端子１２ａと、追加のコイル８ａを一方のキャパシタ電極及び追加のバイアス端子１２ａに結合する追加の電気接続ラインとは、コイル８及びバイアス端子１２に対するこれらと同様に設計及び形成するようにしうる。ＮＥａ及びＬＥａはそれぞれ追加のコイル８ａの狭い端部及び広い端部を表している。
本発明は、その二次的な態様の幾つかを上述した実施例に対して適合又は変更して再現させることができることを理解すべきである。特に、言及した設計上の特徴、材料及び数値を変更させることができる。

Claims (16)

  1. ‐平坦で互いに平行な２つの基板表面を有する基板（１）と、
    ‐トレンチ開口面（Ｓ１）と称する前記基板表面の一方から前記基板（１）内に延在させたトレンチ（３）ネットワークと、
    ‐前記トレンチ（３）内に且つこれらトレンチの少なくとも幾つかの間に延在する複数の層を有するとともに、少なくとも２つのキャパシタ電極（４、６）及び少なくとも１つの誘電体層（５）を有する少なくとも１つの層状キャパシタ構造体と、
    ‐１つ又は複数の巻回を形成するように配置した導電性ワイヤより成る少なくとも１つのインダクタであって、このインダクタの狭い端部（ＮＥ）からこの狭い端部側とは反対側のこのインダクタの広い端部（ＬＥ）まで増大する巻回区域を有する当該インダクタと、
    ‐前記インダクタの前記狭い端部（ＮＥ）及び前記キャパシタ電極（４、６）の１つに電気的に接続された入力端子（１１）と、前記インダクタの前記広い端部（ＬＥ）に電気的に接続されたバイアス端子（１２）と、前記キャパシタ電極の他の１つに電気的に接続された出力端子（１３）とを有する少なくとも３つの電気端子と
    を具える広帯域バイアスに適した集積化電子構成要素（１０；１０′）において、
    少なくとも１つのクレータ（ＣＲ）が、クレータ開口面（Ｓ２）と称する前記基板表面の一方から前記クレータの底部レベル（ＢＬ）まで下方に向かって前記基板（１）内に延在し、前記クレータの区域は前記クレータ開口面から前記クレータの底部レベルまで減少しており、前記インダクタの前記ワイヤは、前記クレータの傾斜した内周壁（ＣＲＷ）により支持された導電性の材料の連続トラック（８）により形成されているとともに、前記巻回は前記クレータ開口面に対し平行であり、前記巻回区域は前記クレータ開口面から前記クレータの前記底部レベルまで減少し、前記インダクタの前記狭い端部（ＮＥ）及び前記インダクタの前記広い端部（ＬＥ）はそれぞれ前記クレータの前記底部レベル及びクレータの開口面に位置するように配置されていることを特徴とする集積化電子構成要素。
  2. 請求項１に記載の集積化電子構成要素において、前記クレータの底部レベル（ＢＬ）は前記トレンチ開口面（Ｓ１）に位置し、前記インダクタの前記狭い端部は、前記トレンチ開口面の上側に配置した金属化層に含まれる接続トラックによりクレータ底部を介して前記キャパシタ電極（４、６）の１つに電気的に接続されている集積化電子構成要素。
  3. 請求項１又は２に記載の集積化電子構成要素において、前記クレータ開口面（Ｓ２）及び前記トレンチ開口面（Ｓ１）は前記基板（１）の互いに対向する表面であり、前記クレータ開口面におけるクレータ区域は前記基板の互いに対向する前記表面に対し平行する平面内に投影させた状態で前記トレンチ（３）ネットワークと重複するようにした集積化電子構成要素。
  4. 請求項３に記載の集積化電子構成要素において、前記入力端子（１１）及び前記出力端子（１３）の双方は前記トレンチ開口面（Ｓ１）の上側に位置し、前記バイアス端子（１２）は前記クレータ開口面（Ｓ２）の上側に位置し、これら３つの端子は前記基板（１）により支持されている集積化電子構成要素。
  5. 請求項１に記載の集積化電子構成要素において、前記基板は底部基板とこの底部基板上に積層された上部基板構造体（１ａ）とを有し、前記基板は、平坦で平行な第１乃至第４の基板表面を含み、前記第１の基板表面及び前記第２の基板表面は、前記上部基板構造体（１ａ）とは反対側を向いた前記底部基板の表面及び前記上部基板構造体（１ａ）を向いた前記底部基板の表面（Ｓ１）にそれぞれ対応し、前記第３の基板表面及び前記第４の基板表面は、前記底部基板を向いた前記上部基板構造体（１ａ）の表面及び前記底部基板とは反対側を向いた前記上部基板構造体（１ａ）の表面（Ｓ２）にそれぞれ対応し、前記第２の基板表面（Ｓ１）及び前記第３の基板表面は互いに接触し、前記トレンチ開口面（Ｓ１）は前記第２の基板表面（Ｓ１）であり、前記クレータ開口面（Ｓ２）は前記第４の基板表面（Ｓ２）であり、前記インダクタの前記狭い端部（ＮＥ）は、前記底部基板と前記上部基板構造体（１ａ）との間に延在する接続トラックによりクレータ底部を介して前記キャパシタ電極（４、６）の１つに電気的に接続されている集積化電子構成要素。
  6. 請求項５に記載の集積化電子構成要素において、前記入力端子（１１）及び前記出力端子（１３）の双方は前記第１の基板表面上に位置するとともに、前記底部基板を介して前記キャパシタ電極（４、６）に接続されており、前記バイアス端子（１２）は前記クレータ開口面（Ｓ２）の上側に位置し、これら３つの端子は前記基板により支持されている集積化電子構成要素。
  7. 請求項１～６の何れか一項に記載の集積化電子構成要素において、この集積化電子構成要素（１０；１０′）の前記入力端子（１１）及び前記出力端子（１３）はプリント回路基板（１００）にはんだ付けするのに適している集積化電子構成要素。
  8. 請求項１～４の何れか一項又は請求項７に記載の集積化電子構成要素が更に、
    ‐前記クレータ開口面（Ｓ２）から前記基板（１）内に延在する追加のクレータ（ＣＲａ）であって、この追加のクレータの区域が前記クレータ開口面から減少している当該追加のクレータと、
    ‐前記追加のクレータ（ＣＲａ）の傾斜した内周壁（ＣＲＷａ）により支持された導電性の材料の他の連続トラック（８ａ）より成り且つこの他の連続トラックの巻回は前記クレータ開口面に対し平行であり、巻回区域は前記クレータ開口面から減少している追加のインダクタと
    を具えている当該集積化電子構成要素において、前記クレータ開口面（Ｓ２）に位置する前記追加のインダクタの広い端部（ＬＥａ）が前記集積化電子構成要素（１０′）の他のバイアス端子（１２ａ）に電気的に接続され、前記追加のインダクタの狭い端部（ＮＥａ）が前記集積化電子構成要素の出力端子（１３）に電気的に接続されている集積化電子構成要素。
  9. 請求項１～４の何れか一項又は請求項７又は請求項８に記載の集積化電子構成要素において、各クレータ（ＣＲ）は、前記入力端子（１１）及び出力端子（１３）のそれぞれの装着軸線（Ａ11、Ａ13）を含む平面の両側に対称的に延在するように前記集積化電子構成要素（１０；１０′）内に配置されている集積化電子構成要素。
  10. 広帯域バイアスに適した集積化電子構成要素（１０；１０′）を製造する製造方法が、
    ‐平坦で互いに平行な２つの基板表面を有する基板（１）内に、トレンチ開口面（Ｓ１）と称する前記基板表面の１つから少なくとも１つのトレンチ（３）ネットワークをエッチングするステップと、
    ‐前記トレンチ（３）内に且つこれらトレンチの少なくとも幾つかの間に延在する複数の層を有するとともに、少なくとも２つのキャパシタ電極（４、６）及び少なくとも１つの誘電体層（５）を有する層状キャパシタ構造体を形成するステップと、
    ‐クレータ開口面（Ｓ２）と称する前記基板表面の一方からクレータ底部レベル（ＢＬ）まで下方に向かって前記基板（１）内に少なくとも１つのクレータ（ＣＲ）を形成し、このクレータの区域が前記クレータ開口面から前記クレータ底部レベルまで減少するようにするステップと、
    ‐前記基板（１）を前記クレータ（ＣＲ）内で電気絶縁材料の膜（８ｉ）により随意被覆し、この膜の凹面の露出表面部分により前記クレータの傾斜した内周壁（ＣＲＷ）を形成するようにするステップと、
    ‐前記クレータ（ＣＲ）の傾斜した内周壁（ＣＲＷ）により支持された導電性の材料の連続トラック（８）としてインダクタを形成し、この連続トラックにより、前記クレータ開口面（Ｓ２）に対し平行であり、前記クレータ開口面から前記クレータ底部レベル（ＢＬ）まで減少する巻回区域を有するようにした１つ又は複数の巻回を形成し、互いに反対側となる狭いインダクタ端部（ＮＥ）及び広いインダクタ端部（ＬＥ）がそれぞれ前記クレータ底部レベル及び前記クレータ開口面に位置するようにするステップと、
    ‐前記狭いインダクタ端部（ＮＥ）と前記キャパシタ電極（４、６）の１つとを前記集積化電子構成要素（１０；１０′）の入力端子（１１）に、前記広いインダクタ端部（ＬＥ）を前記集積化電子構成要素のバイアス端子（１２）に、前記キャパシタ電極の他の１つを前記集積化電子構成要素の出力端子（１３）に電気的に接続するステップと
    を具える製造方法。
  11. 請求項１０に記載の製造方法において、
    ‐前記トレンチ（３）ネットワークを第１のステップとしてエッチングし、
    ‐次に、前記層状キャパシタ構造体を形成し、
    ‐次に、前記製造方法が、前記トレンチ開口面（Ｓ１）の上側に少なくとも１つの金属化層と、前記入力端子（１１）及び前記出力端子（１３）とを形成して、前記キャパシタ電極（４、６）をそれぞれ前記入力端子（１１）及び前記出力端子（１３）にそれぞれ電気的に接続するようにするステップを具え、
    ‐次に、前記製造方法が更に、前記トレンチ開口面（Ｓ１）側とは反対側の前記基板の面で基板材料を除去することにより前記トレンチ開口面に対し垂直に測定したこの基板の厚さを減少させ、前記トレンチ開口面に対し平行な前記クレータ開口面（Ｓ２）を形成するようにするステップを具え、
    ‐次に、前記クレータ開口面（Ｓ２）からエッチング処理を実行することにより前記クレータ（ＣＲ）を形成し、
    ‐次に、前記基板（１）を前記クレータ（ＣＲ）内で電気絶縁材料の前記膜（８ｉ）により被覆し、
    ‐次に、前記狭いインダクタ端部（ＮＥ）が前記少なくとも１つの金属化層に含まれる導電性トラックを介して前記入力端子（１１）に接続されるように、前記導電性の材料の前記連続トラック（８）を前記クレータ（ＣＲ）の前記傾斜した内周壁（ＣＲＷ）上に形成し、
    ‐前記バイアス端子（１２）を前記クレータ開口面（Ｓ２）の上側に形成するとともに、このバイアス端子を前記広いインダクタ端部（ＬＥ）に電気的に接続する
    製造方法。
  12. 請求項１１に記載の製造方法において、前記クレータ開口面（Ｓ２）上に形成され且つこのクレータ開口面における前記クレータの前記区域に相当する開孔を有する第１のマスクを用いるとともに、この第１のマスクの前記開孔を介して基板材料を選択的に除去する化学エッチング処理を用いて前記クレータ（ＣＲ）をエッチングする製造方法。
  13. 請求項１０に記載の製造方法において、
    ‐前記基板は底部基板とこの底部基板上に積層された上部基板構造体（１ａ）とを有し、前記基板は、平坦で平行な第１乃至第４の基板表面を含み、前記第１の基板表面及び前記第２の基板表面は、前記上部基板構造体（１ａ）とは反対側を向いた前記底部基板の表面及び前記上部基板構造体（１ａ）を向いた前記底部基板の表面（Ｓ１）にそれぞれ対応し、前記第３の基板表面及び前記第４の基板表面は、前記底部基板を向いた前記上部基板構造体（１ａ）の表面及び前記底部基板とは反対側を向いた前記上部基板構造体（１ａ）の表面（Ｓ２）にそれぞれ対応し、前記第２の基板表面（Ｓ１）及び前記第３の基板表面は互いに接触し、
    ‐前記トレンチ（３）ネットワークを、前記底部基板内に、前記トレンチ開口面（Ｓ１）を形成する前記第２の基板表面（Ｓ１）からエッチングし、前記第２の基板表面（Ｓ１）から前記第１の基板表面まで延在する２つの貫通ビア（１１Ｖ、１３Ｖ）を、前記底部基板を貫通するように形成し、
    ‐次に、層状キャパシタ構造体を形成し、
    ‐次に、前記製造方法が、前記トレンチ開口面（Ｓ１）の上側に少なくとも１つの金属化層を形成し、前記キャパシタ電極（４、６）を前記貫通ビア（１１Ｖ、１３Ｖ）に１対１で電気的に接続するようにするステップを具え、
    ‐前記入力端子（１１）及び前記出力端子（１３）を前記底部基板の裏面上に形成し、これら入力端子及び出力端子が前記貫通ビア（１１Ｖ、１３Ｖ）に１対１で電気的に接続されるようにし、
    ‐前記製造方法が、前記トレンチ開口面（Ｓ１）に連結された前記上部基板構造体（１ａ）を前記底部基板上に且つ前記トレンチ開口面の上側に形成するステップを具え、前記クレータ開口面（Ｓ２）を形成する前記第４の基板表面（Ｓ２）でこの上部基板構造体に前記クレータ（ＣＲ）を形成し、
    ‐次に導電性材料の前記連続トラック（８）を前記クレータ（ＣＲ）の前記傾斜した内周壁（ＣＲＷ）上に形成し、前記狭いインダクタ端部（ＮＥ）が前記少なくとも１つの金属化層内に含まれる導電性トラックを介して前記入力端子（１１）に接続されるようにし、
    ‐前記バイアス端子（１２）を前記クレータ開口面（Ｓ２）の上側に形成するとともに前記インダクタの前記広いインダクタ端部（ＬＥ）に電気的に接続する
    製造方法。
  14. 請求項１０～１３の何れか一項に記載の製造方法において、
    ‐導電性材料のシード層を前記クレータ（ＣＲ）の前記傾斜した内周壁（ＣＲＷ）上に堆積するステップと、
    ‐前記連続トラック（８）に相当する開孔を有する第２のマスクを前記シード層上に堆積するステップと、
    ‐電流を前記シード層に供給する電気メッキ処理を用いることにより、前記連続トラック（８）の前記導電性材料を、前記第２のマスクの前記開孔を介して前記シード層上に堆積するステップと、
    ‐前記第２のマスクを除去するとともに、この第２のマスクを除去した時点で露出した前記シード層の一部を除去するステップと
    を実行することにより導電性材料の前記連続トラック（８）を形成する製造方法。
  15. ‐２つの互いに分離した伝送ストライプセグメント（１０１、１０２）であって、これらがそれぞれ端部を有している当該伝送ストライプセグメントを有するプリント回路基板（１００）と、
    ‐ＤＣ出力端子を有するＤＣ電圧源と、
    ‐請求項１～９の何れか一項に記載の集積化電子構成要素（１０；１０′）であって、この集積化電子構成要素の入力端子（１１）及び出力端子（１３）が前記伝送ストライプセグメント（１０１、１０２）の双方の端部にはんだ付けされて、前記集積化電子構成要素が前記伝送ストライプセグメントの双方の端部間を橋絡するようになっており、前記集積化電子構成要素の前記バイアス端子（１２）が前記ＤＣ電圧源の前記ＤＣ出力端子に電気的に接続されている当該集積化電子構成要素と
    を具え、双方の前記伝送ストライプセグメント（１０１、１０２）が前記集積化電子構成要素（１０；１０′）と相俟って連続する信号伝送ラインを形成している電気信号伝送回路。
  16. 請求項１５に記載の電気信号伝送回路において、前記プリント回路基板（１００）が更に基準ストライプ（１０４）を有し、この基準ストライプが、前記伝送ストライプセグメント（１０１、１０２）のうちの第１の伝送ストライプセグメントに対し平行に延在し、更に前記集積化電子構成要素の前記入力端子（１１）及び前記出力端子（１３）間の前記集積化電子構成要素（１０；１０′）の部分に対し平行に延在し、更に前記伝送ストライプセグメントのうちの他の伝送ストライプセグメントに対し平行に延在しており、前記信号伝送ラインと前記基準ストライプとの間に存在する局所的な相互作用インピーダンスが、前記伝送ストライプセグメントにおける局所的な相互作用インピーダンスの７５％～１２５％の範囲内である前記集積化電子構成要素における値を呈している電気信号伝送回路。
JP2019527887A 2016-11-24 2017-11-17 広帯域バイアスに適した集積化電子構成要素 Active JP7033592B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP16306553.5A EP3327806B1 (en) 2016-11-24 2016-11-24 Integrated electronic component suitable for broadband biasing
EP16306553.5 2016-11-24
PCT/EP2017/079668 WO2018095824A1 (en) 2016-11-24 2017-11-17 Integrated electronic component suitable for broadband biasing

Publications (2)

Publication Number Publication Date
JP2019537268A JP2019537268A (ja) 2019-12-19
JP7033592B2 true JP7033592B2 (ja) 2022-03-10

Family

ID=57944244

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019527887A Active JP7033592B2 (ja) 2016-11-24 2017-11-17 広帯域バイアスに適した集積化電子構成要素

Country Status (6)

Country Link
US (1) US11024701B2 (ja)
EP (1) EP3327806B1 (ja)
JP (1) JP7033592B2 (ja)
CN (1) CN110036497B (ja)
TW (1) TWI731196B (ja)
WO (1) WO2018095824A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665377B2 (en) 2014-05-05 2020-05-26 3D Glass Solutions, Inc. 2D and 3D inductors antenna and transformers fabricating photoactive substrates
KR20180134868A (ko) 2016-02-25 2018-12-19 3디 글래스 솔루션즈 인코포레이티드 3d 커패시터 및 커패시터 어레이 제작용 광활성 기재
WO2017177171A1 (en) 2016-04-08 2017-10-12 3D Glass Solutions, Inc. Methods of fabricating photosensitive substrates suitable for optical coupler
US11342896B2 (en) 2017-07-07 2022-05-24 3D Glass Solutions, Inc. 2D and 3D RF lumped element devices for RF system in a package photoactive glass substrates
US10854946B2 (en) 2017-12-15 2020-12-01 3D Glass Solutions, Inc. Coupled transmission line resonate RF filter
AU2018399638B2 (en) 2018-01-04 2021-09-02 3D Glass Solutions, Inc. Impedance matching conductive structure for high efficiency RF circuits
WO2020060824A1 (en) 2018-09-17 2020-03-26 3D Glass Solutions, Inc. High efficiency compact slotted antenna with a ground plane
WO2020139951A1 (en) 2018-12-28 2020-07-02 3D Glass Solutions, Inc. Heterogenous integration for rf, microwave and mm wave systems in photoactive glass substrates
EP3903339A4 (en) 2018-12-28 2022-08-31 3D Glass Solutions, Inc. RING CAPACITOR RF, MICROWAVE AND MM WAVE SYSTEMS
EP3935687B1 (en) 2019-04-05 2023-12-13 3D Glass Solutions, Inc. Glass based empty substrate integrated waveguide devices
WO2020214788A1 (en) 2019-04-18 2020-10-22 3D Glass Solutions, Inc. High efficiency die dicing and release
JP7424176B2 (ja) * 2020-04-08 2024-01-30 株式会社村田製作所 回路
KR20220164800A (ko) 2020-04-17 2022-12-13 3디 글래스 솔루션즈 인코포레이티드 광대역 인덕터
JP2022147628A (ja) * 2021-03-23 2022-10-06 株式会社東芝 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109839A (ja) 2005-10-13 2007-04-26 Fujitsu Ltd コイルパッケージ及びバイアスｔパッケージ
JP2009031037A (ja) 2007-07-25 2009-02-12 Mitsubishi Electric Corp 耐性評価装置
JP2014506001A (ja) 2010-12-09 2014-03-06 テッセラ，インコーポレイテッド 高密度３次元集積コンデンサ
JP2016082072A (ja) 2014-10-16 2016-05-16 富士通株式会社 チョークコイル、バイアスｔ回路および通信装置
JP2016122832A (ja) 2014-12-24 2016-07-07 インテル・コーポレーション 積層集積回路パッケージにおける複数のビアにおける複数の受動コンポーネント

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5285489A (en) * 1976-01-09 1977-07-15 Hitachi Ltd Semiconductor reactance element
JPH0897375A (ja) * 1994-07-26 1996-04-12 Toshiba Corp マイクロ波集積回路装置及びその製造方法
TW362222B (en) * 1995-11-27 1999-06-21 Matsushita Electric Ind Co Ltd Coiled component and its production method
FR2810451A1 (fr) * 2000-06-20 2001-12-21 Koninkl Philips Electronics Nv Circuit integre incluant un element inductif de facteur de qualite eleve et presentant une grande compacite
JP3792635B2 (ja) * 2001-12-14 2006-07-05 富士通株式会社 電子装置
US6734074B2 (en) * 2002-01-24 2004-05-11 Industrial Technology Research Institute Micro fabrication with vortex shaped spirally topographically tapered spirally patterned conductor layer and method for fabrication thereof
JP2005079286A (ja) * 2003-08-29 2005-03-24 Canon Inc インダクタ及びその製造方法
US20050093667A1 (en) * 2003-11-03 2005-05-05 Arnd Kilian Three-dimensional inductive micro components
CN101484976B (zh) * 2006-05-02 2011-02-23 Nxp股份有限公司 包括改进的电极的电器件及其制造方法
ATE515059T1 (de) * 2006-05-18 2011-07-15 Ipdia Verfahren zur vergrösserung des gütefaktors einer induktivität in einer halbleiteranordnung
US20080122567A1 (en) * 2006-08-31 2008-05-29 Jun Su Spiral inductors on a substrate
JP4294695B2 (ja) * 2007-01-31 2009-07-15 Ｔｄｋ株式会社 薄膜コンデンサ及びその製造方法並びに電子部品
WO2009055140A1 (en) * 2007-10-26 2009-04-30 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
TWI539652B (zh) * 2010-11-11 2016-06-21 約翰梅察林誇聯合有限責任公司 濾波器電路、濾波器元件、同軸電纜接地塊組件及同軸電纜連接器組件
FR2994019B1 (fr) * 2012-07-25 2016-05-06 Commissariat Energie Atomique Procede pour la realisation d'une capacite
JP5994938B2 (ja) * 2013-05-31 2016-09-21 富士電機株式会社 半導体装置の製造方法
FR3012664B1 (fr) 2013-10-29 2016-01-01 Ipdia Structure a capacite amelioree
JP6222365B2 (ja) * 2014-07-23 2017-11-01 株式会社村田製作所 Ｅｓｄ保護機能付複合電子部品
CN105742251B (zh) * 2014-12-09 2019-10-18 联华电子股份有限公司 具有电感和金属-绝缘层-金属电容的结构
SG11201704301RA (en) * 2014-12-24 2017-07-28 Intel Corp Integrated passive components in a stacked integrated circuit package
WO2017111861A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Integrated passive devices on chip

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109839A (ja) 2005-10-13 2007-04-26 Fujitsu Ltd コイルパッケージ及びバイアスｔパッケージ
JP2009031037A (ja) 2007-07-25 2009-02-12 Mitsubishi Electric Corp 耐性評価装置
JP2014506001A (ja) 2010-12-09 2014-03-06 テッセラ，インコーポレイテッド 高密度３次元集積コンデンサ
JP2016082072A (ja) 2014-10-16 2016-05-16 富士通株式会社 チョークコイル、バイアスｔ回路および通信装置
JP2016122832A (ja) 2014-12-24 2016-07-07 インテル・コーポレーション 積層集積回路パッケージにおける複数のビアにおける複数の受動コンポーネント

Also Published As

Publication number Publication date
WO2018095824A1 (en) 2018-05-31
EP3327806B1 (en) 2021-07-21
TW201833948A (zh) 2018-09-16
TWI731196B (zh) 2021-06-21
CN110036497A (zh) 2019-07-19
US11024701B2 (en) 2021-06-01
JP2019537268A (ja) 2019-12-19
CN110036497B (zh) 2023-04-04
EP3327806A1 (en) 2018-05-30
US20190280079A1 (en) 2019-09-12

Similar Documents

Publication Publication Date Title
JP7033592B2 (ja) 広帯域バイアスに適した集積化電子構成要素
KR100737188B1 (ko) 전자 부품 및 그 제조 방법
US8518789B2 (en) Integrated electronic device and method of making the same
US7183625B2 (en) Embedded MIM capacitor and zigzag inductor scheme
JP2904086B2 (ja) 半導体装置およびその製造方法
US7939909B2 (en) Device having inductors and capacitors
US7348654B2 (en) Capacitor and inductor scheme with e-fuse application
JP2007149827A (ja) 電子部品製造方法および電子部品
KR100766213B1 (ko) 전자 부품
JP2000277693A (ja) 誘導要素を組み込んだ集積回路及びこのような集積回路を製造する方法
JPH0936312A (ja) インダクタンス素子およびその製造方法
WO2010050091A1 (ja) 半導体装置
US5915188A (en) Integrated inductor and capacitor on a substrate and method for fabricating same
US20130271251A1 (en) Substrate-Less Electronic Component
JP4223562B2 (ja) 集積化コイルを具えた装置
KR100904594B1 (ko) 반도체 소자용 인덕터 및 그 제조 방법
JP2001308538A (ja) インダクタ内蔵多層配線板
JP4628520B2 (ja) 電子装置実装基板の製造方法
US20070293014A1 (en) Method for forming metal-insulator-metal capacitor of semiconductor device
JP2006319409A (ja) 周波数調整デバイス及び周波数調整デバイスを有する半導体パッケージ
CN117337487A (zh) 包括多部件通孔层电感器元件的集成电感器
KR100800934B1 (ko) 반도체 소자 및 그 제조방법
JPH11340420A (ja) マイクロ波半導体集積回路装置
JP2006216877A (ja) 高周波用半導体装置
JP2005033176A (ja) コンデンサ及びコンデンサの製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190726

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200925

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210730

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220228

R150 Certificate of patent or registration of utility model

Ref document number: 7033592

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150