JP6898319B2 - １つのデータ変換器から次のデータ変換器に送信される信号によってデータ変換器を同期させる方法 - Google Patents

Description

本発明は、アナログ−デジタルおよび／またはデジタルアナログデータ変換器の同期化に関する。より具体的には、動作周波数が約１００メガヘルツ以上の高速変換器に関する。本発明は、特に、これら複数の高速変換器の同期化を必要とするシステム、例えばＩ／Ｑ変調を用いてデータを通信するアンテナアレイまたはシステムに適用できる。

高速変換器は、一般に、各々がより低い動作（サンプリング）周波数で動作し、かつ期待する変換周波数を取得するように出力信号が組み合わされる（インターリーブされる）２つ以上の変換器コアから形成される。これらの変換器のサンプリングクロックは、従って、通常、基準クロックの周波数分割を実行するクロックジェネレータにより内部的に生成される。１変換器毎にｎ個の変換コアがある場合、サンプリング周波数は、基準クロックＣＬＫがその周波数をｎ分割することにより得られる。

複数の変換器を含むアーキテクチャにおいて、変換器を同相で始動させるには変換器を同期化できなければならない。高速変換器の場合、分周器を同相で始動させることが問題であり、すなわち基準クロックアクティブフロントに同期して再設定されると言うのみでは不十分であり、いずれのアクティブフロントを指しているかも知る必要がある。さもなければ、取得されたサンプリングクロックは、所与のまたは後続のクロックアクティブフロントで分周器が始動するか否かに依存するが、場合により全てが同相であるとは限らない。

上述の問題の公知の解決策の１つは、全ての変換器に同相で配信されるパルスである信号（通常、同期信号と呼ばれる）を使用し、その配信が変換器毎に適切な伝搬時間で行われるように設計されていることにより、分周器が初期化されるクロックアクティブフロントを対応付ける、すなわちこれらのアクティブフロントの全てをペア毎にｎの倍数０、ｎ、２×ｎ個等の基準クロック周期だけ分離することである。基準クロックおよび同期信号を各々の変換器に配信する経路の設計が全てを決定する。

上述の技術は、従って、基準クロックおよび同期信号の配信を極めて慎重に設計する必要があり、このため、所与のアーキテクチャの各変換器へこれらの信号を送信する導電路上での伝搬遅延を正しく評価することが求められる。導体の長さおよび材料、信号の入出力段の特徴、はんだ接合部の特徴等、伝搬に影響する全てのパラメータを考慮することが課題である。低周波数でこれを良好に行う方法は知られているが、検討対象である動作周波数が１００メガヘルツ以上の高速システムでこれを行うのは困難である。特に、クロック周期よりもはるかに小さい時間ウインドウで生じることになる同期信号の取得に関して、更に厳しい制約がある。これらの困難さが全て相まって、設計上十分に正確な同期を取得することが高コストかつ困難にもなる。これは、システムレベルでシステムの複雑さが増し、かつ性能低下につながる。

他の公知の解決策は、同期信号を用いないものである。そのような解決策の例が、変換器で位相ロックループＰＬＬを用いる解決策であり、例えばインターネット上で公開されている文献“Ｓｙｎｃｈｒｏｎｉｚｉｎｇ Ｍｕｌｔｉｐｌｅ Ｈｉｇｈ−Ｓｐｅｅｄ Ｍｕｌｔｉｐｌｅｘｅｄ ＤＡＣｓ ｆｏｒ Ｔｒａｎｓｍｉｔ ａｐｐｌｉｃａｔｉｏｎｓ”，ＸＰ００２４９２３１９，２１，Ｓｅｐｔ，２００６，ｐｐ１−６，ｕｒｌ＝ｈｔｔｐ：／／ｗｗｗ．ｍａｘｉｍ．ｉｃ．ｃｏｍ／ａｎ３９０１に記載されている。しかし、これらの解決策では別の問題が生じる。特に、これらの解決策では一般にサンプリングクロックでジターが生じるため、変換器の性能に影響を及ぼす。これらのＰＬＬ解決策はまた、温度安定性で問題が生じる上、各変換器の複雑さが増すことは言うまでもない。

"Ｓｙｎｃｈｒｏｎｉｚｉｎｇ Ｍｕｌｔｉｐｌｅ Ｈｉｇｈ−Ｓｐｅｅｄ Ｍｕｌｔｉｐｌｅｘｅｄ ＤＡＣｓ ｆｏｒ Ｔｒａｎｓｍｉｔ Ａｐｐｌｉｃａｔｉｏｎｓ"，ＸＰ００２４９２３１９，２１，Ｓｅｐｔ，２００６，ｐｐ１−６，ｕｒｌ＝ｈｔｔｐ：／／ｗｗｗ．ｍａｘｉｍ．ｉｃ．ｃｏｍ／ａｎ３９０１

本発明は、同期信号の配信に関する技術的課題の解決を提案するものである。多数の変換器を、求められるあらゆる精度で、例えば周波数が１００メガヘルツ以上の高周波数クロックに同期させることが必要な場合を含む、実施が容易な解決策を追求した。

所与のアーキテクチャにおいて、ある箇所から別の箇所への信号の伝搬遅延が、対象のアーキテクチャでのこの信号の伝搬経路の物理的特徴により設定される。各変換器に対する上述の遅延の設定を設計段階で従来技術のように上流で行うのではなく、本発明の巧妙な発想は、変換器を少なくとも１つの直列連鎖に配置して、全ての変換器への同期信号の同相配信を、連鎖をなす全ての変換器にこの信号が順次到達するように１つの変換器から次の変換器へ送信する方式で代替すると共に、この連鎖の変換器における同期信号の伝搬遅延を反映し、かつ再同期された同期信号が各変換器から後続の変換器への出力として送信されるようにこの連鎖の各変換器のパラメータを設定する。各変換器において、このパラメータ設定により、正しい基準クロックアクティブフロント、すなわちサンプリングクロックジェネレータを再設定する正しい信号を返すフロントの選択も可能になり、全ての変換器のサンプリングクロックを同相で同期させることができる。

上述のように、応用回路の設計および製造に対する上流の制約が緩和され、従ってそれらのコストが減少する。更に、上述のように実行が容易でありかつ一回のみ実行すれば済む同期化の構成パラメータを設定するステップを実行し、かつ各変換器に順次組み合わせ論理素子を追加することで変換器の効果的な同期化が実現され、パラメータ設定を決定および適用することが可能になる。

このように、本発明は、デジタル／アナログおよび／またはアナログ／デジタルデータ変換器を共通基準クロックＣＬＫのアクティブフロントに同期させる方法において、変換器が、変換器を制御する装置によって発信された同期信号が送信されることを可能にする少なくとも１つの直列送信連鎖を形成し、それにより、
− 連鎖内のランク１の変換器が、制御装置の同期制御出力端に接続された同期入力端を有し、
− 連鎖内の１より高いランクｊの各変換器が、連鎖内のランクｊ−１の変換器の同期出力端に接続された同期入力端を有する
ことを特徴とし、連鎖の変換器を、制御装置によって起動されたＣＬＫ基準クロックアクティブフロントに同期させるプロシージャが、制御装置によって制御される以下のステップ：
− 各変換器において、変換器の同期入力端を介して入力された信号を検出するために、基準クロックフロントの極性を基準クロックアクティブフロントの極性または逆極性として画定する少なくとも１つの極性パラメータを含む同期構成レジスタを初期化するステップと、
− 少なくとも１つの基準クロック周期に等しい幅のパルスである同期信号を制御装置の同期制御出力端へ送るステップと
を含むことを特徴とし、また、連鎖内の各変換器が、以下のステップ：
− ａ）変換器内で構成された前記極性パラメータの値によって画定された極性を有するＣＬＫ基準クロックフロントにおいて、同期入力端を介して入力された同期信号を検出するステップと、
− ｂ）基準クロックアクティブフロントに整合された同期信号を配信し、かつ前記信号を変換器の同期出力端に印加するために、ステップａ）で検出された信号を後続の基準クロックアクティブフロントに整合させるステップと
を実行するように構成されていることを特徴とする方法に関する。

一実装例において、連鎖内の各変換器は、基準クロック周波数のｎによる分周器によってもたらされるサンプリング周波数で変換するｎ個（ここで、ｎが非ゼロの整数である）のコアから形成され、かつステップｂ）に続いて、以下のステップ：
− ｃ）ステップｂ）で取得された前記整合された同期信号を、変換器の前記構成レジスタによって配信される位相パラメータの値によって画定される整数個の基準クロック周期だけシフトさせるステップと、
− ｄ）取得されたシフト済み信号を、前記ｎによる周波数の分周器を再設定する信号として用いるステップと
を実行するように構成されており、前記整数は、両端を含む０〜ｎ−１に含まれる値を有する位相パラメータによって画定される。

連鎖内の各変換器は、同期入力端を介して受信され、かつ検出ステップａ）で前記極性パラメータの値によって画定された基準クロックフロントで取得された信号のアクティブレベルの安定性を、前記検出フロントで取得された第１の値を、前記検出フロントよりも所定時間だけ進んだフロントで取得される値である前記信号の少なくとも１つの第２の値、および前記検出フロントよりも所定時間だけ遅れたフロントで取得される値である前記信号の少なくとも１つの第３の値と比較することによって検証し、かつこれらの値が全て同一でない場合、変換器の前記構成レジスタの対応するフラグビットを有効にするステップｅ）を実行するように構成されている。

本方法は、各変換器の極性パラメータが、連鎖の入力端における第１の変換器から連鎖の最後の変換器まで連続的に、変換器の構成レジスタのフラグビットによって構成されることを可能にし、次いで各変換器の位相パラメータの値ｐが、変換器から出力された同期パルスフロントを連鎖内の上流変換器から出力された同期パルスフロントから分離する整数個Ｍの基準クロック周期の決定に基づいて構成されることを可能にする設定フェーズを含み、位相パラメータの値ｐは、和Ｍ＋ｐがｎの倍数であるようなものである。

本発明はまた、同期信号を受信する入力端、および本発明の方法に従って変換器が基準クロックのアクティブフロントに同期されることを可能にする関連同期回路を含むアナログ／デジタルまたはデジタル／アナログデータ変換器にも関する。

本発明の他の特徴および利点は、添付の図面を参照しながら以下の記述に示される。

本発明による、同期信号を伝搬させる直列連鎖を形成するように変換器が構成されているデータアーキテクチャを示す。 本発明による変換器の連鎖において同期方法を実施するために回路素子を含む変換器の簡略ブロック図である。 本発明による同期の構成パラメータに応じて各変換器で生成される信号のタイミング図を示す。 本発明による同期の構成パラメータに応じて各変換器で生成される信号のタイミング図を示す。 本発明の方法による、変換器の連鎖におけるサンプリングクロックの位相整合をより具体的に示すタイミング図である。 制御装置から発せられて基準クロックと同期している同期信号を用いて各変換器の極性パラメータを構成する、本発明による設定プロシージャの信号タイミング図およびステップのフローチャートである。 制御装置から発せられて基準クロックと同期している同期信号を用いて各変換器の極性パラメータを構成する、本発明による設定プロシージャの信号タイミング図およびステップのフローチャートである。 制御装置から発信された非同期的同期信号を用いる設定プロシージャの変型形態を示す。 制御装置から発信された非同期的同期信号を用いる設定プロシージャの変型形態を示す。 本発明による同期方法と互換性を有する変換器連鎖を形成する各種の方法を概略的に示す。 本発明による同期方法と互換性を有する変換器連鎖を形成する各種の方法を概略的に示す。

本発明は、同期的に動作すべきアナログ／デジタルおよび／またはデジタル／アナログデータ変換器の組を制御する制御装置を含むデータ処理システムに適用される。これらのアーキテクチャにおいて、一般にフィールドプログラム可能ゲートアレイ（ＦＰＧＡ）論理回路からなる制御装置が、例えば極めて広範に利用されている同期直列データバスである直列周辺機器インターフェース（ＳＰＩ）バス等の周辺機器インターフェースバスにより、マスタースレーブ通信方式に従って変換器を制御するように設計されている。周辺機器インターフェースバスにより、制御装置と変換器との間でデータ、特に変換対象データ（デジタル−アナログ変換器）または変換の結果（デジタル−アナログ変換器）であるデータ（ＤＡＴＡ）を授受することができる。これらの態様については、更に詳細に記述しない。これらは当業者に公知である。

図１に、制御装置ＵＣにより制御されるＫ個の変換器を含み、変換器が、本発明に従って変換器を共通の基準クロックＣＬＫに同期させることができる直列連鎖に配置された処理アーキテクチャを示す。実施に際して、このクロックは、全ての要素に同期配信されることを保証するために、従来技術を用いて制御装置および変換器に電気的に配信される。

本発明によれば、連鎖の各変換器は、入力端子ＩＮで同期信号を受信し、かつ出力端子ＯＵＴを介して後続の変換器に同期信号を送信するように構成されている。本発明に従って同期信号を変換器に配信する直列連鎖は、従って以下のように形成できる。同期信号ＳＹＮＣ−ｍが変換器の制御装置ＵＣから発せられ、連鎖の第１の変換器に印加されて、再同期化された後で後続の変換器へ、連鎖の最後の変換器まで同様へ送信される。連鎖内のランクｊの変換器の入力端子ＩＮで受信された信号をＳＹＮＣ−ｉｎ_ｊと表記する。また、信号ＳＹＮＣ−ｉｎ_ｊを検出して後述するように基準クロックアクティブフロントと整合された後、ランクｊの変換器によりその出力端子ＯＵＴを介して送信される信号をＳＹＮＣ−ｏｕｔ_ｊと表記する。最後に、本発明による同期方法の場合、同期パルスは、少なくともＣＬＫクロック周期に等しい持続期間（または幅）を有するため、各変換器により同期信号のアクティブレベルをＣＬＫクロックパルスの２つの、すなわち立ち上がりおよび立ち下がりフロントの少なくとも一方で取得することができる。

以下において、最初に本発明による変換器の同期化プロシージャについて記述し、次いで、このプロシージャが用いる構成パラメータ決定プロシージャについて記述する。

選択した表記法について予め指定しておく。同期先であるＣＬＫ基準クロックアクティブフロントが立ち上がりフロントである。同期構成レジスタのパラメータの既定バイナリ値は０である。同期信号は、正の論理パルスである同期パルスである。このような信号の検出は、アクティブレベルの検出または取得に対応し、選択された表記法では高レベルである。当業者であれば、異なる表記法を用いるシステムに必要な変換および適合を行うことが可能であろう。

図２に、本発明の方法に従って変換器の連鎖の同期化を実行するために各変換器に設けられた同期回路および同期構成レジスタの素子を概略的に示す。

同期回路は、順次組み合わせ論理回路を含んでいる。第１の回路ＬＳ１により、入力として受信された同期信号ＳＹＮＣ＿ｉｎ_ｊを検出して再同期化する機能を提供することができる。変換器がＣＬＫクロック周波数よりも低い動作周波数で変換するコアからなる場合、連鎖内の全ての変換器の分周器を同相で始動できるよう、この信号をシフトさせる機能を提供することができる第２の回路ＬＳ２が設けられている。これら２つの第１の回路ＬＳ１、ＬＳ２の機能を実装する方法は、同期構成レジスタＲＥＧ_ｊで画定されたパラメータに依存する。第３の回路ＬＳ３により、極性パラメータにより設定されたＣＬＫクロックフロントが実際に正しいフロントであるか否かが検出可能になる。正しいフロントではない場合、対象の変換器の極性パラメータの値を正しく決定するために構成レジスタに設けられて、特に設定フェーズで用いられるフラグビットＦｌａｇ_ｊを起動することができる。

回路ＬＳ１および極性パラメータ
極性パラメータＳｅｌ−ｅｄｇｅ_ｊが、各変換器において、同期信号のアクティブレベルを高い信頼性で取得するために用いられるＣＬＫクロックフロントの適切な極性を設定可能にするパラメータであることが示された。

このパラメータは変換器の第１の順次組み合わせ論理回路ＬＳ１により用いられる。この回路ＬＳ１は、入力端子ＩＮを介して受信された同期信号Ｓｙｎｃ−ｉｎ_ｊを入力として受信する。この回路ＬＳ１は、出力端子へ送信される同期信号Ｓｙｎｃ＿ｏｕｔ_ｊを出力として配信する。回路ＬＳ１は、上述の信号表記に対して、
− 極性パラメータＳｅｌ−ｅｄｇｅ_ｊの値に応じて立ち上がりフロントまたは立ち下がりフロントであってよいＣＬＫクロックフロントにおいて、入力として受信された同期パルスを検出し、
− 基準クロックと同期している、すなわち採用された表記では立ち上がりフロントであるクロックアクティブフロントに整合している同期パルスを出力として配信するように設計されている。

図２に、この回路の例示的な実施形態を図示する。本例では、回路ＬＳ１は、マスタースレーブモードで直列に制御されるフリップフロップＤの２つのペアを含んでいる。

第１のペアは検出機能を提供する。第１のペアは、論理ゲート、本例では一方の入力端を介してＣＬＫクロック信号を、他方を介して極性パラメータＳｅｌ−ｅｄｇｅｉの逆数受信するＸＯＲゲートにより生成されるＨ１クロック信号により順序付けられる。Ｓｅｌ−ｅｄｇｅｉ＝０の場合、Ｈ１＝／ＣＬＫである。これは、検出がＣＬＫクロック信号の立ち下がりフロントで行われる（図３）ことを意味し、Ｓｅｌ−ｅｄｇｅ_ｉ＝１の場合、Ｈ１＝ＣＬＫである。これは、検出がＣＬＫクロック信号の立ち上がりフロントでなされる（図４）ことを意味する。従って、第１のペアのマスターフリップフロップの出力Ｑｍ１は、クロックＨ１の低レベルで（そうである間に）入力として印加される信号ＳＹＮＣ−ｉｎ_ｊの値をとり、先行状態を高レベルに維持する。第１のペアのスレーブフリップフロップの出力Ｑｅ１に関しては逆が真であり、クロックＨ１の高レベルで（である間）入力として印加される信号ＳＹＮＣ−ｉｎ_ｊの値をとり、先行状態を低レベルに維持する。

第２のペアは、後続のＣＬＫクロックアクティブフロントとの整合を可能にする機能を提供する。この第２のペアにおいて、マスターフリップフロップは、本例では一方の入力端を介してＣＬＫクロック信号、他方を介して極性パラメータＳｅｌ−ｅｄｇｅ_ｉを受信するＡＮＤゲートである論理ゲートにより生成されたＨ２クロック信号により順序付けられる。Ｓｅｌ−ｅｄｇｅ_ｉ＝０の場合、Ｈ２＝０（図３）であり、このフリップフロップの出力端Ｑｍ２は、その入力（すなわち信号Ｑｅ１）を永続的に複製し、Ｓｅｌ−ｅｄｇｅ_ｉ＝１（図４）の場合、Ｈ２＝ＣＬＫである。第２のペアのスレーブフリップフロップは基準クロックにより順序付けられる。スレーブフリップフロップの出力端Ｑｅ２は、出力端ＯＵＴを介して送信される同期的同期信号ＳＹＮＣ−ｏｕｔ_ｊを配信する。

図３のタイミング図は、Ｓｅｌ−ｅｄｇｅ_ｉがこの変換器に対して０に設定された場合に対応しており、受信される信号ＳＹＮＣ＿ｉｎ_ｊのアクティブレベル（１）がクロックＣＬＫの立ち下がりフロントの時点で安定していること、すなわち第１のペアによる検出がＣＬＫの立ち下がりフロントでなされ、第２のペアによる同期化がＣＬＫの後続の立ち上がりフロントでなされることを示す。

図４のタイミング図は、Ｓｅｌ−ｅｄｇｅ_ｉが１に設定されている逆の場合に対応し、受信される信号ＳＹＮＣ−ｉｎ_ｊのアクティブレベル（１）がクロックＣＬＫの立ち上がりフロントの時点で安定していること、すなわち第１のペアによる検出がＣＬＫの立ち上がりフロントでなされ、第２のペアによる同期化がＣＬＫの後続の立ち下がりフロントでなされることを示す。

両方の場合で検出および整合が１つの基準クロック周期で実行される点に注意されたい。

回路ＬＳ２および位相パラメータ
位相パラメータＳｅｌ−ｓｈｉｆｔ_ｊが、変換器の分周器を同相で始動可能にするパラメータであることが示された。各変換器が、サンプリング周波数がＣＬＫクロック周波数である単一の変換コアにより形成されている場合、このパラメータは全ての変換器に対して既定値（ゼロ）に設定される。各変換器がｎ個（ここで、ｎは少なくとも２に等しい整数である）の変換コアにより形成されている場合、変換コアのサンプリングクロックは、分周器によりクロックＣＬＫの周波数をｎで除した周波数で配信される。

同期プロシージャの実行中、変換器の分周器は同一ＣＬＫクロックアクティブフロントに再設定されず、再設定は１つの変換器から次の変換器への同期信号の伝搬に応じて遅延する。しかし、位相パラメータは、ｎの倍数のＣＬＫクロック周期だけ互いに分離されたペアをなすクロックアクティブフロントに分周器が再設定されることを保証する。このように、サンプリングクロックは全て同相で始動する。

位相パラメータは、変換器の同期回路の第２の回路ＬＳ２に印加される。第２の回路ＬＳ２は第１の回路ＬＳ１により配信された信号ＳＹＮＣ−ｏｕｔ_ｊを入力として受信し、変換器の１つ以上のコアで用いられるサンプリングクロックジェネレータＦｅ_ｊ（分周器）を再設定するために印加される信号ＳＹＮＣ−Ｃｏｒｅ_ｊを出力として配信する。

実施に際して、回路ＬＳ２は、ｎ−１個の遅延回路（各回路は１ＣＬＫクロック周期で入力として受信された信号を遅延させる）、例えばＣＬＫクロック信号により順序付けられるフリップフロップＤと、ｎ個の入力チャネルおよび１つの出力チャンネルを有し、位相パラメータＳｅｌ−ｓｈｉｆｔ_ｊにより制御されるマルチプレクサとを含んでいる。このマルチプレクサは、入力として信号ＳＹＮＣ−Ｃｏｒｅ_ｊおよびｎ−１個の遅延回路の各々の出力を受信して、パラメータＳｅｌ−ｓｈｉｆｔ_ｊにより設定されたシフトに対応する入力チャネルを選択する。

図５のタイミング図は、回路ＬＳ２および位相パラメータの効果を示す。この図は、ＣＬＫクロック周波数の半周波数で動作するｎ＝２つのコアを含む連鎖の３つの連続する変換器の入力、出力およびコア同期信号（ＳＹＮＣ−ｉｎ_ｊ、ＳＹＮＣ−ｏｕｔ_ｊ、ＳＹＮＣ−Ｃｏｒｅ_ｊ）を示す。このタイミング図では、最上流の変換器ＣＮ_ｊから出力された出力同期信号ＳＹＮＣ−ｏｕｔ_ｊを基準としている。２つの変換器ＣＮ_ｊ、ＣＮ_ｊ＋１に関して、出力信号ＳＹＮＣ−ｏｕｔ_ｊ、ＳＹＮＣ−ｏｕｔ_ｊ＋１のアクティブフロントが２ＣＬＫクロック周期だけ分離され、これら２つの信号は、シフト無し（Ｓｅｌ−ｓｈｉｆｔ_ｊおよびＳｅｌ−ｓｈｉｆｔ_ｊ＋１＝０）で印加されてよく、サンプリングクロックＦｅ_ｊは同相で始動する。２つの変換器ＣＮ_ｊ、ＣＮ_ｊ＋２に関して、出力信号ＳＹＮＣ−ｏｕｔ_ｊ、ＳＹＮＣ−ｏｕｔ_ｊ＋２のアクティブフロントは、２の倍数ではない５ＣＬＫクロック周期だけ分離される。本例では、次いで（変換器ＣＮ_ｊ＋２の位相パラメータＳｅｌ−ｓｈｉｆｔ_ｊ＋２を値１に設定することにより）２の倍数である数を取得するために、１つのクロック周期のシフトを信号ＳＹＮＣ−ｏｕｔ_ｊ＋２に施す。従って、図５に示すように、これら３つの変換器Ｆｅ_ｊ、Ｆｅ_ｊ＋１、Ｆｅ_ｊ＋２のクロックは全て同相で始動する。従って、連鎖上流の変換器に関して各変換器の位相パラメータの値が決定される。

回路ＬＳ３およびフラグビット
変換器の構成レジスタのフラグビットＦｌａｇ_ｊにより、制御装置に対し、入力同期信号ＳＹＮＣ−ｉｎ_ｊの取得信頼性が高くない、すなわち、この信号のアクティブレベルを検出する極性パラメータにより画定されるＣＬＫクロックフロント（回路ＬＳ１）がこの信号が不安定な領域に含まれ、従って変更が必要である旨を通知することが可能になる。図６にこの状況を示す。信号ＳＹＮＣ−ｉｎ_１のアクティブパルスフロントが、検出用に設定されたパラメータＳｅｌ−ｅｄｇｅ_１により設定された、ここでは立ち下がりフロントであるＣＬＫクロックフロントと同時に生じる。これは信号の不安定領域ＺＩであり、従って検出は信頼できない。変換器の同期回路の第３の回路ＬＳ３によりこの状況を検出して、適宜フラグビットＦｌａｇ_ｊを起動することができる。

実施に際して、この回路ＬＳ３は、各々が入力同期信号ＳＹＮＣ−ｉｎ_ｊを受信し、かつ基準クロックＣＬＫを用いて順序付けられた３つの検出段階を含んでいる。第１の段階は、極性パラメータＳｅｌ−ｅｄｇｅ_ｊの既定値により決定されるＣＬＫクロックフロントで信号ＳＹＮＣ−ｉｎ_ｊのアクティブレベルを検出するように構成されている。他の２段階は、それぞれこのクロックフロントよりも僅かに進んだフロント（−Δ）および僅かに遅れたフロント（＋Δ）で検出を行う。対象の高周波数において、この僅かな正または負の遅延は、典型的には約１０ピコ秒（１０^−１２ｓ）である。３つの段階が、信号のアクティブレベルに対応する同一論理値を出力として配信する場合、検出フロントの時点でこのレベルに問題なく達していることを意味する。少なくとも１つが異なる論理値を配信する場合、信号ＳＹＮＣ−ｉｎ_ｊが高値に立ち上がる（または低値に低下する）過程にあることを意味し、従って、検出フロントは不安定領域ＺＩにある。回路ＬＳ３は、次いで、構成レジスタ内のフラグビットＦｌａｇ_ｊを本例では値１に設定することにより起動する。実施に際して、各種の検出段階は、実質的に回路ＬＳ１の検出段階と同様に設計される一方、基準クロックフロントの前後で検出フロントを生成する遅延回路を更に含んでいる。このフラグビットは、特に、変換器の極性パラメータの値を変更するために設定フェーズで用いられる。他の使用法は、変換器の連鎖を同期させるプロシージャにおいて後述する。

変換器の連鎖を同期させるプロシージャ
後述する設定フェーズを実行する間、制御装置ＵＣは、各変換器に対して決定された極性および位相パラメータをメモリ、例えば不揮発メモリに保存する。

制御装置は、起動されるたびに各変換器の構成レジスタをプログラミングする。次いで、変換器を同期させるプロシージャを起動する。

一実施形態において、このプロシージャは、制御装置による、クロックＣＬＫと同期している同期信号ＳＹＮＣ−ｍの発信により起動され、すなわちパルスはＣＬＫクロックアクティブフロントで発せられる。

各変換器に対して構成された極性および位相パラメータにより、この同期信号は、本発明により形成された各変換器連鎖の最初の変換器から最後の変換器まで伝搬しながら、各変換器を通過するたびに１つ以上の変換コアを同期させる信号を生成し、この信号は、例えば図５のタイミング図で示すように、プロシージャ終了時点で全てのサンプリングクロックが同相であるように正しく設定される。

一変型形態において、制御装置による非同期的同期信号ＳＹＮＣ−ｍの発信により同期プロシージャを起動させるようにしてもよい。この場合、連鎖入力における第１の変換器ＣＮ_１による同期パルスの検出には不確実性がある。この不確実性は、制御装置にこの変換器ＣＮ_１のフラグビットの状態を検証させることにより除去される。フラグビットが有効化されていない場合、極性パラメータにより設定された検出フロントの時点でアクティブパルスレベルが良好かつ安定的に確立されたことを意味する。フラグビットが有効化されている場合、制御装置は新たな非同期的同期パルスを発信する。第１の変換器が入力同期パルスを正しく検出している前提で、構造的に同期的である同期信号ＳＹＮＣ−ｏｕｔ_１を出力として送信するに従い、同期信号ＳＹＮＣ−ｍについて上で述べたように、後続の変換器内で同期プロシージャを継続することができる。

有利な特徴として、連鎖の最後の変換器の同期出力端子は制御装置へループバックされる。制御装置は、従って、各連鎖の変換器を同期させるフェーズの終了の徴候を受信する。

構成パラメータを設定するプロシージャ
本発明により形成された各変換器連鎖に対して、設定フェーズは、各変換器において、同期プロシージャの極性および位相パラメータを構成することが求められる。システムが起動した後で変換器が初期化され、特に、変換器の構成レジスタが、一般にゼロである既定値に初期化される。従って、全ての変換器においてＳｅｌ−ｅｄｇｅ_ｊ＝０かつＳｅｌ−ｓｈｉｆｔ_ｊ＝０となる。採用された表記法において、これは、全ての変換器の回路ＬＳ１において検出を行うＣＬＫクロックフロントが立ち下がりフロントであり、全ての変換器の回路ＬＳ２がシフト無し同期入力チャネルを選択することを意味する。

制御装置は、図６のタイミング図および図７のフローチャートのステップで示すように、設定シーケンスＰ１を起動させて変換器の極性パラメータを段階的に決定するように構成されている。

本フェーズは、ＣＬＫクロックアクティブフロントに同期された同期信号ＳＹＮＣ−ｍ（パルス）の発信から開始される。制御装置は、次いで、フラグビットが起動されているか否かを検出するために変換器を監視する。

変換器レベルにおいて、シーケンスは以下の通りである。

制御装置から発せられた同期パルスは、制御装置の出力端ＯＵＴ−ｓｙｎｃからこの変換器の入力端ＩＮまでの信号の伝達経路（図１）の特徴のみに依存する所定遅延（知る必要がない）後、連鎖の入力端端を介して第１の変換器ＣＮ_１に到達する。変換器は、入力（回路ＬＳ１）として受信された信号ＳＹＮＣ−ｉｎ_１を検出して、この検出がその信号の不安定領域ＺＩで生じたか否か（ステップＳＴ−ａ）を検証する（回路ＬＳ３）。そうでない場合、信号は後続の変換器ＣＮ_２に伝搬する。

しかし、図６に示すように、制御装置の出力端ＯＵＴ−ｓｙｎｃとこの変換器の入力端ＩＮとの間の伝搬遅延は、検出フロント、本例では極性パラメータＳｅｌ−ｅｄｇｅ_１の既定値により画定される極性を有するＣＬＫクロックフロントである立ち下がりフロントの時点またはおよそその時点で信号ＳＹＮＣ−ｉｎ_１の高レベルに到達している程度のものである場合、変換器は、（その回路ＬＳ３を介して）そのフラグビットＦｌａｇ１を有効化する（ステップＳＴ−ｂ）。

制御装置は、次いで、変換器ＣＮ_１の構成レジスタのフラグビットＦｌａｇ_１の起動を検出し、かつ
− これをゼロに再設定し（ステップＡ）、
− 極性パラメータＳｅｌ−ｅｄｇｅ_１を１に設定し（ステップＢ）、
− 新たな同期シーケンスＰ１を起動する（ステップＣ）。

次いで、新たな同期的同期信号ＳＹＮＣ−ｍが図６の［１］に示すように第１の連鎖の変換器へ送られる。今回、第１の変換器の極性パラメータは適宜設定される。同期パルスは高い信頼性で検出され、変換器は出力としてパルスＳＹＮＣ−ｏｕｔ_１を送信し、これはｍ図６の［２］に示すようにＣＬＫクロックアクティブフロントに再同期化される。

上述のように、同期パルスは、先行変換器の出力端からこの変換器の入力端までの信号の伝達経路の特徴のみに依存する所定遅延後、第２の変換器ＣＮ_２の入力端に到達する。

次いで、この変換器ＣＮ_２は、入力（回路ＬＳ１）として受信された信号ＳＹＮＣ−ｉｎ_２を検出して、この検出が信号の不安定領域ＺＩにおいて生じたか否か（ステップＳＴ−ａ）を検証する（回路ＬＳ３）。そうでない場合、信号は後続の変換器ＣＮ_３に伝搬する。

本例において、図６の［３］で示すように、変換器は、パラメータＳＥＬ−ｅｄｇｅ_２（回路ＬＳ３）により画定される極性の不安定領域ＺＩを検出して、そのフラグビットＦｌａｇ_２を有効化する（ステップＳＴ−ｂ）。

上で見たように、制御装置は不安定領域ＺＩを検出し、このフラグビットＦｌａｇ_２をゼロにし（ステップＡ）、変換器ＣＮ_２の極性パラメータＳｅｌ−ｅｄｇｅ_２の値を１に設定して（ステップＢ）、新たな同期シーケンスＰ１を起動する（ステップＣ）。

図６の［４］で示すように、新たな同期的同期信号ＳＹＮＣ−ｍが発せられる。

今回、同期信号は、２つの既にパラメータ設定された第１の変換器により正しく検出されて送信される。同期パルスの発信から第３の変換器の入力端までの伝搬遅延は、従って、良好に決定および設定される。従って、この第３の変換器に適した極性パラメータを決定することが上述のように可能である。このように、連鎖内の連続的な変換器の各々に適した極性パラメータが最後の変換器まで決定される。

この設定プロシージャが、既に上で述べたように、同期または非同期的同期信号ＳＹＮＣ−ｍを用いて制御装置により起動された同期プロシージャと整合している点に注意されたい。

図８、９に、設定シーケンスの一変型形態を示しており、この変型形態において制御装置は非同期的同期信号ＳＹＮＣ−ｍを発信する。この場合、制御装置は、そのフラグビットが起動されていれば第１の変換器ＣＮ_１の極性パラメータを変更せず、フラグビットを再設定して新たな非同期的同期信号ＳＹＮＣ−ｍを発信し、第１の変換器が入力として受信された信号を正しく検出するまでこれを繰り返す。シーケンスは、連鎖の他の変換器についても不変である。この設定プロシージャが整合性を有するのは、同じく非同期的な同期信号ＳＹＮＣ−ｍを用いて制御装置により起動された同期プロシージャのみである点に注意されたい。

全ての極性パラメータが構成された場合、連鎖の変換器の位相パラメータＳｅｌ−ｓｈｉｆｔ_ｊを構成することができる。具体的には、連鎖内の同期信号の全ての伝搬遅延が決定されており、検出の信頼性が高く、変換器の出力端ＯＵＴを介して出力された同期信号の全てがＣＬＫクロックアクティブフロントに同期される。従って、各変換器から出力された同期パルスフロントを別の変換器から出力された同期パルスフロントから分離するＣＬＫクロック周期の個数を全ての連鎖について決定することができる。その原理は、図５に示すように、２つの変換器から出力された同期パルスフロント間の分離を測定し、この分離が、ｎの倍数ではないＣＬＫクロック周期の整数個Ｍに等しい場合、最下流の変換器の位相パラメータの値ｐをＭ＋ｐがｎの倍数であるように設定する。ｐは、従って０、１、．．．ｎ−１に設定することができる。

これは、例えば、オシロスコープを用いて出力信号または同期信号を観察する等、各種の方法で行うことができる。あるいは、ある変換器の出力端ＯＵＴと後続の変換器の入力端ＩＮとの間の伝搬遅延の正確な計算により行うことができ、この計算は、導体の材料、長さ、はんだ接合の特徴、入力および出力段の特徴等を考慮しており、変換器により生成された試験シーケンスを用いる場合もある。この決定は、極性パラメータに関して、制御装置により制御される自動プロシージャを介して実行されない。しかし、この決定が実行された場合、各変換器について上述のように決定された位相パラメータの値は制御装置のメモリに保存される。これらの値は、システムが起動されるたびに変換器を構成するために用いられる。

各変換器の構成レジスタは、従って、実施に際して、フラグビット用に予約された１ビット、極性パラメータ用に予約された１ビット、および位相パラメータ用に予約されたｒビットを含み、ここで、ｎ＝２^ｒである。

直前まで記述してきた本発明は、各種の応用分野におけるデータ処理アーキテクチャで見られるあらゆる形式、すなわち直列、並列、多数の分枝を有する木構造等による配置、またはこれらの配置の組み合わせで配置された変換器を容易に包含する。図１０、１１に、そのような木構造（図１０）または複合（図１１）構成の例を挙げる。上で説明した同期方法および付随する設定方法は、これらの木構造で形成された（１つ以上の変換器の）各々の連鎖に同様に適用される。

本発明は、制御装置と変換器との間のマスタースレーブインターフェースバスとしてＳＰＩバスを用いるアーキテクチャに限定されない。

Claims (10)

1. デジタル／アナログおよび／またはアナログ／デジタルデータ変換器を共通基準クロックＣＬＫのアクティブフロントに同期させる方法において、前記変換器が、前記変換器を制御する装置（ＵＣ）によって発信された同期信号（ＳＹＮＣ−ｍ）が送信されることを可能にする少なくとも１つの直列送信連鎖を形成し、それにより、
   − 前記連鎖内のランク１の前記変換器（ＣＮ_１）が、前記制御装置の同期制御出力端（ＯＵＴ−ｓｙｎｃ）に接続された同期入力端（ＩＮ）を有し、
   − 前記連鎖内の１より高いランクｊの各変換器（ＣＮ_ｊ）が、前記連鎖内のランクｊ−１の前記変換器（ＣＮ_ｊ−１）の前記同期出力端（ＯＵＴ）に接続された同期入力端（ＩＮ）を有する
   ことを特徴とし、前記連鎖の前記変換器を、前記制御装置によって起動された基準クロックアクティブフロントに同期させるプロシージャが、前記制御装置によって制御される以下のステップ：
   − 各変換器において、前記変換器の前記同期入力端（ＩＮ）を介して入力された信号を検出するために、基準クロック（ＣＬＫ）フロントの極性を前記基準クロックアクティブフロントの極性または逆極性として画定する少なくとも１つの極性パラメータ（Ｓｅｌ−Ｅｄｇｅ_ｊ）を含む同期構成レジスタ（ＲＥＧ_ｊ）を初期化するステップであって、前記基準クロックアクティブフロントは、前記極性パラメータ（Ｓｅｌ−Ｅｄｇｅ _ｊ ）の値に応じてクロックフロントの立ち上がりフロントまたは立ち下がりフロントである、ステップと、
   − 少なくとも１つの基準クロック周期に等しい幅のパルスである同期信号（ＳＹＮＣ−ｍ）を前記制御装置の前記同期制御出力端（ＳＹＮＣ−ｏｕｔ）へ送るステップと
   を含むことを特徴とし、また、前記連鎖内の各変換器が、以下のステップ：
   − ａ）前記変換器内で構成された前記極性パラメータ（Ｓｅｌ−Ｅｄｇｅ_ｊ）の値によって画定された前記極性を有する基準クロック（ＣＬＫ）フロントにおいて、前記同期入力端（ＩＮ）を介して入力された同期信号（ＳＹＮＣ＿ｉｎ_ｊ）を検出するステップと、
   − ｂ）基準クロックアクティブフロントに位置合せされた同期信号を出力として配信し、かつ前記信号（ＳＹＮＣ−ｏｕｔ_ｊ）を前記変換器の前記同期出力端（ＯＵＴ）に印加するために、ステップａ）で検出された前記信号を後続の基準クロックアクティブフロントに位置合せするステップと
   を実行するように構成されていることを特徴とする方法。
2. 前記連鎖内の各変換器（ＣＮｊ）が、基準クロック周波数のｎによる分周器によってもたらされるサンプリング周波数（Ｆｅ_ｊ）で変換するｎ個（ここで、ｎが非ゼロの整数である）のコアから形成され、かつステップｂ）に続いて、以下のステップ：
   − ｃ）ステップｂ）で取得された前記整合された同期信号を、前記変換器の前記同期構成レジスタによって配信される位相パラメータ（Ｓｅｌ−ｓｈｉｆｔ_ｊ）の値によって画定される整数個の基準クロック（ＣＬＫ）周期だけシフトさせるステップと、
   − ｄ）前記取得されたシフト済み信号（ＳＹＮＣ−Ｃｏｒｅ_ｊ）を、前記ｎによる周波数の分周器のサンプリングクロックを再設定する信号として用いるステップと
   を実行するように構成されており、前記整数個が、両端を含む０〜ｎ−１に含まれる値を有する前記位相パラメータによって画定される、請求項１に記載の方法。
3. 前記連鎖内の各変換器が、以下のステップ：
   ｅ）前記同期入力端（ＩＮ）を介して受信され、かつ前記検出ステップａ）で前記極性パラメータの前記値によって画定された前記基準クロックフロントで取得された前記信号（ＳＹＮＣ−ｉｎ_ｊ）のアクティブレベルの安定性を、前記検出フロントで取得された第１の値を、前記検出フロントよりも所定時間だけ進んだフロントで取得される値である前記信号の少なくとも１つの第２の値、および前記検出フロントよりも所定時間だけ遅れたフロントで取得される値である前記信号の少なくとも１つの第３の値と比較することによって検証し、かつ前記値が全て同一でない場合、前記変換器の前記構成レジスタの対応するフラグビット（Ｆｌａｇ_ｊ）を有効にするステップ
   を実行するように更に構成されており、
   前記フラグビットが有効にされていない場合、前記信号（ＳＹＮＣ−ｉｎ _ｊ ）のアクティブレベルの安定性が確立されており、前記フラグビットが有効にされている場合、前記制御装置は新しい非同期的同期パルスを発信する、請求項１または２に記載の方法。
4. 前記変換器の前記構成レジスタの前記フラグビットが、前記制御装置により、設定フェーズ（Ｐ１）において、連鎖の各変換器の前記極性パラメータの前記値を、既定値によって初期化された第１のバイナリ値から第２のバイナリ値に変更するために使用されることと、前記設定フェーズにおいて、前記制御装置が、前記連鎖の変換器の前記構成レジスタ内のフラグビットが起動されるたびに新たな同期信号を発信し、前記設定フェーズが、各変換器の前記極性パラメータが前記連鎖の前記入力端における前記第１の変換器から前記連鎖の最後の変換器まで連続的に構成されることを可能にすることとを特徴とする、請求項３に記載の方法。
5. 前記変換器の前記極性パラメータを設定する前記ステップ後、各変換器の前記位相パラメータの値ｐが、前記変換器からの同期パルスフロント出力（ＯＵＴ）を前記連鎖内の上流変換器から出力された同期パルスフロントから隔てる整数個Ｍの基準クロック周期の決定に基づいて決定され、および前記位相パラメータの前記値ｐが、和Ｍ＋ｐがｎの倍数であるようなものであることを特徴とする、請求項４に記載の方法。
6. 前記制御装置によって発信された前記同期信号（ＳＹＮＣ−ｍ）が、前記基準クロックＣＬＫのアクティブフロントに同期された信号であることを特徴とする、請求項１〜５のいずれか一項に記載の方法。
7. 前記連鎖の前記変換器を同期させる前記プロシージャが、前記制御装置による非同期的同期信号（ＳＹＮＣ−ｍ）の発信を含むことと、前記制御装置が、前記連鎖の前記入力端におけるランク１の前記変換器（ＣＮ_１）の前記構成レジスタ内で前記フラグビットが起動されるたびに新たな非同期的同期信号を発信することとを特徴とする、請求項１〜６のいずれか一項に記載の方法。
8. 同期信号を受信する入力端（ＩＮ）、および変換器が基準クロック（ＣＬＫ）信号のアクティブフロントに同期されることを可能にする関連同期回路を含むアナログ／デジタルまたはデジタル／アナログデータ変換器において、インターフェースバスを介して前記変換器の制御装置（ＵＣ）によって読み書き可能な構成レジスタ（ＲＥＧ_ｊ）を含み、前記レジスタが、入力として受信された前記同期信号（ＳＹＮＣ−ｉｎｊ）を検出するための基準クロックフロントの極性を画定する少なくとも１つの極性パラメータ（Ｓｅｌ−ｅｄｇｅ_ｊ）を含み、前記基準クロックフロントは、前記極性パラメータ（Ｓｅｌ−ｅｄｇｅ _ｊ ）の値に応じてクロックフロントの立ち上がりフロントまたは立ち下がりフロントであることと、前記同期回路が、
   − ａ）前記極性パラメータ（Ｓｅｌ＿ｅｄｇｅ_ｊ）のバイナリ値によって画定される前記極性を有する基準クロック（ＣＬＫ）フロントにおいて、前記受信された同期信号のアクティブレベルを検出する段階と、
   − ｂ）前記検出段階によって検出された前記同期信号を位置合せする段階であって、基準クロック（ＣＬＫ）アクティブフロントと位置合せされた同期信号を出力（Ｑｅ２）として配信し、および前記整合された同期信号（ＳＹＮＣ−ｏｕｔ_ｊ）が前記変換器の同期出力端（ＯＵＴ）に印加される、段階と
   を含む検出回路（ＬＳ１）を含むこととを特徴とするアナログ／デジタルまたはデジタル／アナログデータ変換器。
9. 前記基準クロック周波数のｎによる分周器によってもたらされるサンプリング周波数（Ｆｅ_ｊ）で変換するｎ個（ここで、ｎが非ゼロの整数である）のコアから形成され、前記構成レジスタが、両端を含む０〜ｎ−１に含まれる整数に等しい値の別の位相パラメータ（Ｓｅｌ−ｓｈｉｆｔ_ｊ）を含むことと、前記同期回路が、前記位置合せ段階からの出力（Ｑｅ２）として配信される前記信号に、前記位相パラメータの値によって与えられる整数個の基準クロック（ＣＬＫ）周期のシフトを適用し、かつ前記取得されたシフト済み信号（ＳＹＮＣ−Ｃｏｒｅ_ｊ）を、前記ｎによる周波数の分周器のサンプリングクロックを再設定する信号として使用するように構成されたシフト回路（ＬＳ２）を含むこととを特徴とする、請求項８に記載の変換器。
10. 前記同期回路が、前記入力端（ＩＮ）を介して受信された前記同期信号（ＳＹＮＣ−ｉｎ_ｊ）のアクティブレベルの安定性を検証する回路（ＬＳ３）を含み、前記回路（ＬＳ３）が、前記極性パラメータの前記値によって画定される前記極性を有する基準クロックフロントで前記同期信号（ＳＹＮＣ−ｉｎｊ）のレベルを取得する第１の段階、前記第１の段階で画定された前記基準クロックフロントよりも所定時間だけ進んだフロントで前記同期信号（ＳＹＮＣ−ｉｎｊ）のレベルを取得する少なくとも１つの第２の段階、および前記第１の段階で画定された前記基準クロックフロントよりも所定時間だけ遅れたフロントで前記同期信号（ＳＹＮＣ−ｉｎｊ）のレベルを取得する少なくとも１つの第３の段階を含み、前記各種の段階によって配信された前記値の全てが同一でない場合、前記検証回路の出力が前記変換器の前記構成レジスタ内のフラグビット（Ｆｌａｇ_ｊ）を有効にする、請求項８または９に記載の変換器。

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