KR102559701B1 - 차례로 송신되는 신호에 의해 데이터 컨버터들을 동기시키는 방법 - Google Patents
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Abstract
공통 기준 클록 (CLK) 의 액티브 프론트에 동기되도록 제어 유닛 및 컨버터들 (CNj) 을 포함하는 데이터 프로세싱을 위한 아키텍처에서, 동기 방법은 컨버터들이 적어도 하나의 직렬 체인에 배열되게 하고 제어 유닛에 의해 방출된 동기 신호 (SYNC-m) 를 전파하는 것에 의해 컨버터들을 동기시키는 절차를 위한 프로비전을 행하고, 상기 신호는 클록 액티브 프론트에 대한 재동기화 후에 각각의 컨버터에 의해 출력 (OUT) 으로서 체인에서의 다음 컨버터의 동기 입력 (IN) 에 재송신된다. 각각의 컨버터는 컨버터의 입력을 통하여 수신된 동기 신호의 신뢰성있는 검출을 위하여 레퍼런스 클록 프론트의 극성을 설정하는 적어도 하나의 극성 파라미터 (Sel-edgej) 를 포함하는 동기 구성 레지스터 (REG) 를 포함한다. 위상 파라미터 (Sel-shiftj) 는 또한 CLK 기준 클록 주파수를 n 으로 분주하는 것에 의해 획득된 샘플링 주파수에서 동작하는 컨버터들의 n 개의 변환 코어들의 샘플링 클록들의 위상을 동기시키게 허용한다.
Description
본 발명은 아날로그-디지털 및/또는 디지털-아날로그 데이터 컨버터들의 동기화에 관한 것이다. 본 발명은 특히 동작 주파수가 약 100 메가헤르쯔 이상인 고속 컨버터들에 관한 것이다. 본 발명은 복수의 이들 고속 컨버터들이 동기화되는 것을 요구하는 시스템들, 이를테면 예를 들어, I/Q 변조를 이용하여 데이터를 통신하는 안테나 어레이들 또는 시스템들에 특히 적용가능하다.
고속 컨버터들은 일반적으로 둘 이상의 컨버터 코어들로부터 형성되며, 각각의 컨버터 코어는 낮은 동작 (샘플링) 주파수에서 동작하고, 그 출력 신호들은 예사된 변환 주파수를 획득하도록 결합 (인터리브) 된다. 이들 컨버터들의 샘플링 클록들은 기준 클록의 주파수 분할을 수행하는 클록 생성기에 의해 내부적으로 통상 생성된다. 컨버터마다 n 개의 변환 코어들이 존재하면, 샘플링 주파수는 그 주파수를 n 으로 나누는 것에 의해 기준 클록 (CLK) 으로부터 획득된다.
복수의 컨버터들을 포함하는 아키텍처에서, 동위상 (in phase) 에서 이들을 시작하도록 컨버터들을 동기시킬 수 있는 것이 필요하다. 고속 컨버터들의 경우, 이는 동위상에서 주파수 분주기들을 시작시키는 것이 당해 문제이며, 즉, 이들이 기준 클록 액티브 프론트로 동기식으로 리셋되는 것으로는 충분하다고 말할 수 없고 어느 액티브 프론트인지를 아는 것이 또한 필요하며, 그렇지 않으면 주파수 분주기들이 주어진 클록 액티브 프론트 또는 다음의 것에 시작하는지의 여부에 의존하여, 얻어진 샘플링 클록들이 가능하게 모두 동위상인 것은 아니라고 말할 수 있다.
이 문제의 알려진 상황들 중 하나는 모든 컨버터들에 동위상으로 분배되는 펄스인 신호 (통상 동기 신호라 지칭됨) 를 이용하는 것이고, 이 펄스의 분배는 각각의 컨버터에 대하여 적절한 전파 시간을 획득하도록 설계되어, 주파수 분주기들이 초기화되는 클록 액티브 프론트들이 즉, 페어 와이즈로 대응하여, 이들 액티브 프론트들이 모두 n 의 배수: 0, n, 2×n 인 복수의 기준 클록 주기들로 분리된다. 컨버터들 각각에 동기 신호 및 기준 클록을 분배하는 경로들의 설계에 의해 모든 것이 결정된다.
이 기법은 따라서 매우 신중하게 설계되어야 하는 기준 클록 및 동기 신호의 분배를 요구하고, 이는 주어진 아키텍처에서의 컨버터들 각각에 이들 신호들을 반송하는 전기 전도성 경로들에 전파 지연들이 정밀하게 평가되는 것을 요구한다. 이는 전파에 영향을 주는 모든 파라미터들 : 컨덕터들의 길이 및 재료들, 신호들의 입력 및 출력 스테이지들의 특징들, 솔더 조인트들의 특징 등을 고려하는 문제이다. 저주파수들에서 이를 보다 잘 행하는 방법이 알려져 있지만, 우리가 관심을 갖는 100 메가헤르쯔 이상의 동작 주파수를 갖는 고속 시스템들에서는 이 작업이 더 어렵다. 특히, 그리고나서, 클록 주기 보다 훨씬 더 작은 시간 윈도우에서 발생해야 하는 동기 신호의 취득에 관한 수개의 추가적 제약들이 존재한다. 이들 모든 어려움에 추가하여, 이는 획득하기가 또한 어렵고 설계에 의해 충분하게 정밀한 동기화를 얻기 어렵게 한다. 시스템에서, 이는 추가적인 시스템 복잡도 및 열화된 성능을 가져온다.
다른 알려진 솔루션들은 동기 신호들을 이용하지 않는 것이다. 이러한 솔루션들의 예들은 컨버터들에서 위상 동기 루프 PLL 를 이용하는 솔루션들이며, 이를 테면, 예를 들어, 인터넷에 공개된 "Synchronizing Multiple High-Speed Multiplexed DACs for Transmit applications", XP002492319, 2006년 9월 21일, pp 1-6, url=http://www.maxim.ic.com/an3901. 의 문헌에 설명되어 있다. 그러나 이들은 다른 문제들을 야기한다. 특히, 이들은 일반적으로 샘플링 클록들에 지터를 일으키고 이에 의해 또한 컨버터들의 성능에 또한 영향을 준다. 이들 PLL 솔루션들은 또한 이들이 각각의 컨버터에 추가하는 복잡도를 언급하지 않고 온도 안정성을 갖는 문제들을 야기한다.
본 발명은 동기 신호의 분배에 관한 기술적 문제를 해결하는 것을 제안한다. 모든 요구되는 정밀도와 함께, 예를 들어, 100 메가헤르쯔 이상의 주파수의 고주파수 클록에 많은 컨버터들을 동기시키는 것이 필요할 때를 포함한 구현에 보다 간단한 솔루션이 구해진다.
주어진 아키텍처에서, 한 지점에서 다른 지점으로의 신호의 전파 지연들은 당해 아키텍처에서 이 신호의 전파 경로의 물리적 특징에 의해 설정된다. 종래 기술에서처럼 각각의 컨버터에 대해 이 지연을 설정하기 위해 업스트림을 작용시키기 보다는, 본 발명의 개선된 사상은 적어도 하나의 직렬 체인으로 컨버터들을 배열하는 것 및 체인의 각각의 컨버터의 파라미터화와 결합하여, 체인의 모든 컨버터들에 차례로 도달하기 위하여, 모든 컨버터들에 대한 동기 신호의 동위상 분배를, 컨버터 마다 차례로 이 신호를 송신하는 것으로 대체하는 것이고, 이 파라미터화는 컨버터들의 체인에서의 동기신호의 전파 지연들을 반영하고, 이 파라미터화를 통하여 재동기화된 동기 신호가 컨버터마다 차례로 출력으로서 송신된다. 각각의 컨버터에서, 파라미터화는 또한, 정확한 기준 클록 액티브 프론트, 즉, 샘플링 클록 생성기를 리셋하기 위하여 올바른 신호를 리턴시키는 프론트가 선택되게 하여, 모든 컨버터들의 샘플링 클록들이 동위상으로 동기화되도록 허용한다.
이러한 식으로, 설계에서 및 애플리케이션 회로들의 제조에서의 업스트림 제약은 완화되고 이들의 비용은 감소된다. 또한, 설명된 바와 같이, 구현되기 쉽고 한번씩만 수행될 필요가 있는 동기화, 및 각각의 컨버터에에서의 순차적 및 조합적 논리 엘리먼트들의 추가의 구성 파라미터들을 설정하는 단계에 의해 컨버터들의 효과적인 동기화가 실현되어, 파라미터화가 결정되고 적용되게 한다.
따라서, 본 발명은 공통 기준 클록 (CLK) 의 액티브 프론트에, 디지털/아날로그 및/또는 아날로그/디지털 데이터 컨버터들을 동기시키는 방법에 관한 것이고, 컨버터들은 적어도 하나의 직렬 송신 체인을 형성하여, 컨버터들을 제어하기 위한 유닛에 의해 방출되는 동기 신호가 송신되는 것을 허용하는 것을 특징으로 하며 이에 의해:
- 체인에서의 랭크 1 의 컨버터가 제어 유닛의 동기 제어 출력에 접속된 동기 입력을 갖게 되고;
- 체인에서의 1 보다 큰 랭크 j 의 각각의 컨버터는 체인에서 랭크 j-1 의 컨버터의 동기 출력에 접속된 동기 입력을 갖게 되고; 그리고
동기 방법은 제어 유닛에 의해 활성화되는 CLK 기준 클록 액티브 프론트에 체인의 컨버터들을 동기시키기 위한 절차가 제어 유닛에 의해 제어되는 다음 단계들을 포함하는 것을 특징으로 하며:
- 기준 클록 액티브 프론트의 극성 또는 역극성으로서 컨버터의 동기 입력을 통하여 입력된 신호들의 검출에 대한 기준 클록 프론트의 극성을 정의하는 적어도 하나의 극성 파라미터를 포함하는 동기 구성 레지스터를 각각의 컨버터에서 초기화하는 단계; 그 후
- 하나의 기준 클록 주기와 적어도 동일한 폭의 펄스인 동기 신호를 제어 유닛의 동기 제어 출력에 전송하는 단계이고;
상기 동기시키는 방법은 또한 체인에서의 각각의 컨버터가 다음 단계들을 수행하도록 구성되는 것을 특징으로 하며:
- a) 프론트가 컨버터에서 구성된 상기 극성 파라미터의 값에 의해 정의된 극성을 갖는 CLK 기준 클록 프론트 상에서, 동기 입력을 통하여 동기 신호 입력을 검출하는 단계, 및
- b) 기준 클록 액티브 프론트와 정렬된 동기 신호를 전달하도록, 단계 a) 에서 검출된 신호를 다음 기준 클록 액티브 프론트와 정렬시키고, 컨버터의 동기 출력에 상기 신호를 인가하는 단계.
일 구현에서, 체인에서의 각각의 컨버터는 기준 클록 주파수의 n 으로 분주기에 의해 전달되는 샘플링 주파수에서 변환하는 n 개의 코어들로부터 형성되고, 여기에서 n 은 비제로 정수이고, 컨버터는 단계 b) 에 후속하여 다음 단계들을 수행하도록 구성된다:
- c) 정수의 기준 클록 주기(들)에 의해 단계 b) 에서 획득된 상기 정렬된 동기 신호를 시프트하는 단계로서, 정수는 컨버터의 상기 구성 레지스터에 의해 전달되는 위상 파라미터의 값으로 정의되는, 시프트하는 단계; 및
- d) n 으로 주파수의 상기 분주기를 리셋하기 위한 신호로서 획득된 시프트되어진 신호를 이용하는 단계로서,
상기 정수는 0 과 n-1 (한계값 포함) 사이에 포함된 값을 갖는 위상 파라미터에 의해 정의된다.
- e) 체인에서의 각각의 컨버터는 상기 검출 프론트 상에서 취득된 제 1 값을 신호의 적어도 하나의 제 2 값 및 적어도 하나의 제 3 값에 비교하는 것으로서, 상기 제 2 값은 상기 검출 프론트에 설정 시간만큼 앞에 있는 프론트 상에서 취득되고, 제 3 값은 상기 검출 프론트에 설정 시간만큼 뒤에 있는 프론트 상에서 취득되는, 상기 비교하는 것, 및 상기 값들이 동일하지 않으면, 컨버터의 상기 구성 레지스터에서 대응 플래그 비트를 활성화하는 것에 의해, 동기 입력을 통하여 수신되고 그리고, 상기 극성 파라미터의 값에 의해 검출하는 단계 a) 에서 정의된 기준 클록 프론트 상에서 획득되는 신호의 액티브 레벨의 안정성을 검증하는 단계를 수행하도록 구성된다.
본 방법은 체인의 입력에서의 제 1 컨버터로부터 체인의 최종 컨버터까지 연속적으로, 각각의 컨버터의 극성 파라미터가 컨버터들의 구성 레지스터의 플래그 비트에 의해 구성되고, 그 후, 각각의 컨버터의 위상 파라미터의 값 p 가 체인에서의 업스트림 컨버터로부터의 동기식 펄스 프론트 출력으로부터 컨버터로부터 자신의 출력을 통한 동기식 펄스 프론트 출력을 분리하는 기준 클록 주기들의 정수 M 의 결정에 기초하여 구성되도록 허용하는 설정 단계를 포함하고, 위상 파라미터의 값 p 는 합 M+p 가 n 의 배수이도록 된다.
본 발명은 또한, 본 발명의 방법에 따라 동기 신호를 수신하기 위한 입력을 포함하는 아날로그/디지털 또는 디지털/아날로그 데이터 컨버터, 및 컨버터가 기준 클록 신호의 액티브 프론트에 동기되도록 허용하는 연관된 동기 회로를 포함한다.
본 발명의 다른 특징들 및 이점들은 첨부된 도면들을 참조하여 다음의 설명에서 제시되며, 도면에서:
- 도 1 은 컨버터들이 본 발명에 따라 동기 신호를 전파하는 직렬 체인을 형성하도록 구성되는 데이터 아키텍처를 예시한다;
- 도 2 는 본 발명에 따라 컨버터들의 체인에서 동기 방법을 구현하는 회로 엘리먼트들을 포함하는 컨버터의 단순 블록도이다;
- 도 3 및 도 4 는 본 발명에 따라 동기의 구성 파라미터들에 의존하여, 각각의 컨버터에서 생성된 신호들의 타이밍 다이어그램들을 예시한다;
- 도 5 는 본 발명의 방법에 따라 컨버터들의 체인에서 샘플링 클록들의 페이즈 정렬을 보다 구체적으로 예시하는 타이밍 다이어그램이다;
- 도 6 및 도 7 은 기준 클록과 동기하고 제어 유닛에 의해 방출된 동기 신호를 이용하여 각각의 컨버터의 극성 파라미터를 구성하기 위한 본 발명에 따른 설정 절차의 단계들의 플로우차트 및 신호들의 타이밍 다이어그램이다;
- 도 8 및 도 9 는 동기식이고 제어 유닛에 의해 방출된 동기 신호를 이용하는 설정 절차의 변형예를 예시한다;
- 도 10 및 도 11 은 본 발명에 따라 동기 방법에 양립가능한 컨버터 체인(들)을 형성하는 여러 방식들을 개략적으로 보여준다.
- 도 1 은 컨버터들이 본 발명에 따라 동기 신호를 전파하는 직렬 체인을 형성하도록 구성되는 데이터 아키텍처를 예시한다;
- 도 2 는 본 발명에 따라 컨버터들의 체인에서 동기 방법을 구현하는 회로 엘리먼트들을 포함하는 컨버터의 단순 블록도이다;
- 도 3 및 도 4 는 본 발명에 따라 동기의 구성 파라미터들에 의존하여, 각각의 컨버터에서 생성된 신호들의 타이밍 다이어그램들을 예시한다;
- 도 5 는 본 발명의 방법에 따라 컨버터들의 체인에서 샘플링 클록들의 페이즈 정렬을 보다 구체적으로 예시하는 타이밍 다이어그램이다;
- 도 6 및 도 7 은 기준 클록과 동기하고 제어 유닛에 의해 방출된 동기 신호를 이용하여 각각의 컨버터의 극성 파라미터를 구성하기 위한 본 발명에 따른 설정 절차의 단계들의 플로우차트 및 신호들의 타이밍 다이어그램이다;
- 도 8 및 도 9 는 동기식이고 제어 유닛에 의해 방출된 동기 신호를 이용하는 설정 절차의 변형예를 예시한다;
- 도 10 및 도 11 은 본 발명에 따라 동기 방법에 양립가능한 컨버터 체인(들)을 형성하는 여러 방식들을 개략적으로 보여준다.
본 발명은 동기식으로 동작해야 하는 아날로그/디지털 및/또는 디지털/아날로그 데이터 컨버터들의 세트를 제어하는 제어 유닛을 포함하는 데이터 프로세싱 시스템들에 적용한다. 이들 아키텍처들에서, 일반적으로 필드 프로그래밍 게이트 어레이 (FPGA) 논리 회로로 구성되는 제어 유닛은 주변 인터페이스 버스, 이를 테면, 예를 들어, 폭넓게 이용된 동기식 직렬 데이터 버스인 직렬 주변 인터페이스 (SPI) 버스에 의해 마스터-슬레이브 통신 방식에 따라 컨버터들을 제어하도록 설계된다. 주변 인터페이스 버스는 제어 유닛과 컨버터들 사이에서 데이터가 교환되도록 허용하며, 데이터 (DATA) 는 특히 변환들의 결과 (디지털-아날로그 컨버터) 이거나 또는 변환될 데이터 (디지털-아날로그 데이터) 이다. 이들 양태들은 보다 자세하게 설명되지 않을 것이다. 이들은 당해 기술 분야의 당업자에게 잘 알려진 것이다.
도 1 은 제어 유닛 (UC) 에 의해 제어되는 K 개의 컨버터들을 포함하는 프로세싱 아키텍처를 예시하고, 컨버터들은 본 발명에 따라 이들이 공통 기준 클록 (CLK) 에 동기되는 것을 허용하는 직렬 체인으로 배열된다. 실제적으로, 이 클록은 모든 컴포넌트들에 대해 이들의 동기식 분배를 보장하기 위하여 종래 기술의 기법들을 이용하여 컨버터들과 제어 유닛에 전기적으로 분배된다.
본 발명에 따르면, 체인의 각각의 컨버터는 입력 단자 (IN) 상에서 동기 신호를 수신하고 그리고 출력 단자 (OUT) 를 통하여 동기 신호를 다음 컨버터로 송신하도록 구성된다. 본 발명에 따른 컨버터들에 동기 신호를 분배하는 직렬 체인은 따라서, 다음 방법으로 형성될 수도 있는데, 동기 신호 (SYNC-m) 가 컨버터들의 제어 유닛 (UC) 에 의해 방출되고, 이는 체인의 제 1 컨버터에 적용되고 체인의 최종 컨버터에 이르기까지 다음 컨버터에 대한 재동기화 후 송신된다. 체인에서 랭크 j 의 컨버터의 입력 단자 (IN) 상에서 수신된 신호는 SYNC-inj 로 표기되고, 아래 설명될 바와 같이 신호 (SYNC-inj) 의 검출 및 기준 클록 액티브 프론트와의 정렬 후 출력 단자 (OUT) 를 통하여 랭크 j 의 컨버터에 의해 송신된 신호는 SYNC-outj 로 표기된다. 최종으로, 본 발명에 따른 동기 방법을 위하여, 동기식 펄스는 CLK 클록 주기에 적어도 동일한 지속기간 (또는 폭) 을 가져, CLK 클록 펄스의 2 개의 상승 및 하강 프론트들 중 적어도 하나 상에서 각각의 컨버터에 의해 액티브 레벨의 동기 신호가 획득되는 것을 허용한다.
아래, 본 발명에 따른 동기 컨버터들을 위한 절차가 먼저 설명되고 그리고 나서 이 절차에 의해 이용된 구성 파라미터들을 결정하기 위한 절차들이 설명된다.
선택되었던 컨벤션이 미리 특정될 것이며, 동기가 이루어지는 CLK 기준 클록 액티브 프론트는 상승 프론트이고; 동기 구성 레지스터의 파라미터들의 디폴트 바이너리 값은 제로 (0) 이다. 동기 신호는 포지티브 논리 펄스인 동기식 펄스이다. 이러한 신호의 검출은 선택된 컨벤션 하에서 하이 레벨인 액티브 레벨의 검출 또는 취득에 대응한다. 당해 기술 분야의 당업자는 상이한 컨벤션들을 이용하여 시스템들에 대한 필요한 전치들 및 적응들을 행할 수 있다.
도 2 는 본 발명의 방법에 따라 체인의 컨버터들의 동기를 구현하기 위하여 각각의 컨버터에 제공된 동기 회로 및 동기 구성 레지스터의 엘리먼트들을 개략적으로 예시한다.
동기 회로는 순차적 및 조합적 논리 회로들을 포함한다. 제 1 회로 (LS1) 는 제공될 입력으로서 수신된 동기 신호 (SYNC_inj) 를 검출 및 재동기화하기 위한 기능을 허용한다. 제 2 회로 (LS2) 는 이들 코어들이 CLK 클록 주파수 보다 더 낮은 동작 주파수에서 변환하는 코어들로 구성될 때 체인에서의 모든 컨버터들의 주파수 분주기들이 동위상에서 시작되도록 허용하기 위하여 제공될 이 신호를 시프트시키는 기능을 허용하도록 제공된다. 2 개의 제 1 회로들 (LS1 및 LS2) 의 기능들이 구현되는 방법은 동기 구성 레지스터 (REGj) 에서 정의된 파라미터들에 의존한다. 제 3 회로 (LS3) 는 극성 파라미터에 의해 포지셔닝되는 CLK 클록 프론트가 정말로 정확한 프론트인지의 여부를 검출하는 것을 가능하게 한다. 이것이 정확한 프론트가 아니라면, 설정 페이즈에서 특히 이용된 구성 레지스터에서 제공된 플래그 비트 (Flagj) 가, 해당 컨버터에 대한 극성 파라미터의 값을 정확하게 결정하기 위하여 활성화되도록 허용한다.
회로 (LS1) 및 극성 파라미터
극성 파라미터 (Sel-edgej) 는 각각의 컨버터에서, 동기 신호의 액티브 레벨을 신뢰성있게 취득하도록 이용된 CLK 클록 프론트의 적절한 극성이 설정되도록 허용하는 파라미터임이 알려져 있다.
이 파라미터는 컨버터의 제 1 순차적 및 조합적 논리 회로 (LS1) 에 의해 이용된다. 이 회로 (LS1) 는 입력 단자 (IN) 를 통하여 수신된 동기 신호 (Sync-inj) 를 입력으로서 수신한다. 이는 출력 단자에 송신된 동기 신호 (Sync_outj) 를 출력으로서 전달한다. 이 회로 (LS1) 는 위에 나타낸 신호 컨벤션에 대해:
- 극성 파라미터 (Sel-edgej) 의 값에 따라 상승 프론트 또는 하강 프론트일 수도 있는 CLK 클록 프론트 상에서 입력으로서 수신된 동기식 펄스를 검출하고; 그리고
- 채택된 컨벤션 하에서 상승 프론트인 클록 액티브 프론트와 정렬된, 즉 기준 클록과 동기하는 동기식 펄스를 출력으로서 전달하도록 설계된다.
도 2 는 예시에 의해 이 회로의 예시적 설계를 도시한다. 이 예에서, 회로 (LS1) 는 직렬로 마스터-슬레이브 모드에서 제어된 플립 플롭들 D 의 2 개의 페어들을 포함한다.
제 1 페어는 검출 기능을 제공한다. 논리 게이트, 이 예에서는 하나의 입력을 통하여, CLK 클록 신호를 수신하고, 다른 입력을 통하여 극성 파라미터의 역 (Sel-edgei) 을 수신하는 XOR 게이트에 의해 생성된 H1 클록 신호에 의해 시퀀스된다. Sel-edgei=0 일 때, H1=/CLK 이고 (이는 검출이 CLK 의 하강 프론트 상에서 있음 (도 3) 을 의미하고); Sel-edgei=1 일 때, H1 = CLK 이다 (이는 검출이 CLK 의 상승 프론트 상에서 있음 (도 4) 을 의미한다). 따라서, 제 1 페어의 마스터 플립플롭의 출력 (Qm1) 은 클록 H1 의 로우 레벨 상에서의 (동안의) 입력으로서 인가된 신호 (SYNC-inj) 의 값을 취하고; 그리고 하이 레벨 상에서 자신의 이전 상태를 유지하며; 제 1 페어의 슬레이브 플립플롭의 출력 (Qe1) 에 대해서는, 그 반대가 참으로 되며: 즉, Qe1 은 클록 H1 의 하이 레벨 상에서의 (동안의) 입력으로서 인가된 신호 (SYNC-inj) 의 값을 취하고, 로우 레벨에서 자신의 이전 상태를 유지한다.
제 2 페어는 후속하는 CLK 클록 액티브 프론트와의 정렬을 허용하는 기능을 제공한다. 이 제 2 페어에서, 마스터 플립 플롭은 논리 게이트, 이 예에서는 하나의 입력을 통하여 CLK 클록 신호를 수신하고 다른 입력을 통하여 극성 파라미터 (Sel-edgei) 를 수신하는 AND 게이트에 의해 생성된 H2 클록 신호에 의해 시퀀스된다. Sel-edgei=0 일 때, H2=0 (도 3) 이고 이 플립 플롭의 출력 (Qm2) 은 영구적으로 자신의 입력 즉, 신호 (Qe1) 를 카피하며; 그리고 Sel-edgei=1 (도 4) 일 때, H2 = CLK 이다. 제 2 페어의 슬레이브 플립 플롭은 기준 클록에 의해 시퀀스된다. 그 출력 (Qe2) 은 출력 (OUT) 을 통하여 송신될 동기식 동기 신호 (SYNC-outj) 를 전달한다.
도 3 에서의 타이밍 다이어그램은 Sel-edgei 가 이 컨버터에 대해 0 으로 설정되었던 경우에 대응하며, 이는 수신되고 있는 (수신될) 신호 (SYNC_inj) 의 액티브 레벨 (1) 이 클록 (CLK) 의 하강 프론트의 순간에 안정적이고: 제 1 페어에 의한 검출이 CLK 의 하강 프론트 상에 있음을 나타낸다. 제 2 페어에 의한 동기화는 CLK 의 후속하는 상승 프론트 상에 있다.
도 4 에서의 타이밍 다이어그램은 Sel-edgei 가 1 로 설정되었던 경우의 반대에 대응하며: 즉, 수신되고 있는 (수신될) 신호 (SYNC_inj) 의 액티브 레벨 (1) 이 클록 (CLK) 의 상승 프론트의 순간에 안정적이고: 제 1 페어에 의한 검출이 CLK 의 상승 프론트 상에 있고, 제 2 페어에 의한 동기화는 CLK 의 후속하는 하강 프론트 상에 있다.
양쪽 경우에서, 검출 및 정렬은 하나의 기준 클록 주기에 걸쳐 수행됨을 주지할 것이다.
회로 (LS2) 및 위상 파라미터
위상 파라미터 (Sel-shiftj) 는 컨버터들의 주파수 분주기들이 동위상에서 시작되도록 허용하는 파라미터임이 알려져 있다. 컨버터들이 단일 변환 코어로 각각 형성되고 그 샘플링 주파수는 CLK 클록 주파수이면, 이 파라미터는 모든 컨버터들에서 디폴트 값 (제로) 으로 설정된다. 컨버터들이 n 개의 변환 코어들로 각각 형성되고 n 이 적어도 2 와 같은 정수일 때, 변환 코어들의 샘플링 클록은 클록 (CLK) 의 주파수의 팩터 (n) 만큼 분주기에 의해 전달된다.
동기 절차 동안에, 변환기들의 주파수 분주기들은 동일한 CLK 클록 액티브 프론트로 리셋되지 않지만, 대신에, 이들의 리셋은 컨버터마다 차례로 동기 신호의 전파에 의존하여 지연될 것이다. 그러나, 위상 파라미터는, 페어와이즈가 n 개의 CLK 클록 주기들의 배수인 수만큼 서로 분리되는 것을 상정하는 클록 액티브 프론트들로 리셋되는 것을 보장한다. 이 방식으로, 샘플링 클록들은 모두 동위상에서 시작한다.
위상 파라미터는 컨버터의 동기 회로의 제 2 회로 (LS2) 에 인가된다. 이는 제 1 회로 (LS1) 에 의해 전달된 신호 (SYNC-outj) 를 입력으로서 수신하고; 이는 컨버터의 하나 이상의 코어들에 이용된 샘플링 클록 생성기 (Fej (주파수 분주기)) 를 리셋하도록 인가된 신호 (SYNC-Corej) 를 출력으로서 전달한다.
실제로, 회로 (LS2) 는 n-1 개의 지연 회로들, 예를 들어, CLK 클록 신호에 의해 시퀀스되는 플립 플롭들 D 로서, 각각의 회로는 하나의 CLK 클록 주기만큼 입력으로서 수신되는 신호를 지연시키는, n-1 개의 지연 회로들; 및 위상 파라미터 (Sel-shiftj) 에 의해 제어되는 하나의 출력 채널 및 n 개의 입력 채널들을 갖는 멀티플렉서를 포함한다. 이 멀티플렉서는 n-1 개의 지연 회로들 각각의 출력 및 신호 (SYNC-Corej) 를 입력으로서 수신하고, 파라미터 (Sel-shiftj) 에 의해 설정된 시프트에 대응하는 입력 채널을 선택한다.
도 5 에서의 타이밍 다이어그램은 회로 (LS2) 및 위상 파라미터의 영향을 예시한다. 체인의 3 개의 연속하는 컨버터들의 입력, 출력 및 코어 동기 신호들 (SYNC-inj, SYNC-outj, SYNC-Corej) 을 도시하며, 이 컨버터들은 CLK 클록 주파수의 주파수의 1/2 에서 동작하는 n=2 개의 코어들을 포함한다. 이 타이밍 다이어그램에서, 가장 업스트림인 컨버터 (CNj) 로부터 출력된 출력 동기 신호 (SYNC-outj) 가 기준으로서 취해진다. 2 개의 컨버터들 (CNj 및 CNj+1) 에 대해, 이들 출력 신호들 (SYNC-outj 및 SYNC-outj+1) 의 액티브 프론트들은 2 CLK 클록 주기들에 의해 분리되고: 이들 2 개의 신호들은 시프트 (Sel-shiftj 및 Sel-shiftj+1 = 0) 없이 인가될 수도 있고: 이들의 샘플링 클록들 (Fej) 은 동위상에서 시작한다. 2 개의 컨버터들 (CNj 및 CNj+2) 에 대해, 이들 출력 신호들 (SYNC-outj 및 SYNC-outj+2) 의 액티브 프론트들은 2 의 배수가 아닌 5 CLK 클록 주기들에 의해 분리된다. 이 예에서, 이후, 1 CLK 클록 주기의 시프트가 신호 (SYNC-outj+2) 에 추가되어 (컨버터 (CNj+2) 의 위상 파라미터 (Sel-shiftj+2) 를 값 1 로 설정하는 것에 의해) 2 의 배수인 수가 구해진다. 따라서, 이들 3 개의 컨버터들 (Fej, Fej+1 및 Fej+2) 의 클록들은 도 5 에 예시된 바와 같이 동위상에서 모두 시작할 것이다. 따라서, 체인에서의 업스트림 컨버터에 대하여 각각의 컨버터의 위상 파라미터의 값이 결정된다.
회로 (LS3) 및 플래그 비트
컨버터의 구성 레지스터의 플래그 비트 (Flagj) 는 입력 동기 신호 (SYNC-inj) 의 취득이 신뢰할 수 없음, 즉, 이 신호 (회로 (LS1)) 의 액티브 레벨의 검출을 위하여 극성 파라미터에 의해 정의되는 CLK 클록 프론트가 이 신호가 안정적이지 않은 구역에서 하강하고 있고 이에 따라 신호가 수정되어야 함을 제어 유닛에 시그널링하는 것을 가능하게 한다. 도 6 은 이 상황을 예시하며, 신호 (SYNC-in1) 의 액티브 펄스 프론트는, 검출을 위하여 파라미터 (Sel-edge1) 에 의해 설정된 CLK 클록 프론트, 여기에서는 하강 프론트를 수반한다. 이는 신호의 불안정성의 구역 (ZI) 이며, 이에 따라 검출이 신뢰할 수 없다. 컨버터의 동기 회로의 제 3 회로 (LS3) 는 이 상황이 검출되도록 허용하고 플래그 비트 (Flagj) 가 필요에 따라 활성화되도록 허용한다.
실제로, 이 회로 (LS3) 는 기준 클록 (CLK) 을 이용하여 시퀀스되고 입력 동기 신호 (SYNC-inj) 를 각각 수신하는 3 개의 검출 스케이지들을 포함한다. 제 1 스테이지는 극성 파라미터 (Sel-edgej) 의 디폴트 값에 의해 결정된 CLK 클록 프론트 상에서 신호 (SYNC-inj) 의 액티브 레벨을 검출하도록 구성된다. 2 개의 다른 스테이지들은 이 클록 프론트의 약간 앞에 있는 프론트 (-Δ) 와 이 클록 프론트의 약간 뒤에 있는 프론트 (+Δ) 상에서 각각 검출한다. 우리가 관심을 갖는 고주파수들에서, 이 미소한 양의 또는 음의 지연은 통상적으로 약 10 피코초 (10-12 s) 이다. 신호의 액티브 레벨에 대응하여 3 개의 스테이지들이 동일한 논리 값을 출력으로서 전달하면, 이는 이 레벨이 검출 프론트 시에 잘 확립됨을 의미한다. 적어도 하나가 상이한 논리 값을 전달하면, 이는 신호 (SYNC-inj) 가 높은 값으로 상승하는 (또는 낮은 값으로 감소하는) 프로세스에 있음을 의미하며, 검출 프론트는 불안정성 구역 (ZI) 에 있다. 그 후, 회로 (LS3) 는 구성 레지스터에서, 이 예에서는 플래그 비트를 값 1 로 포지셔닝하는 것에 의해 플래그 비트 (Flagj) 를 활성화한다. 실제로, 여러 검출 스테이지들이 회로 (LS1) 의 검출 스테이지와 실질적으로 유사하게 설계되는 한편, 기준 클록 프론트 앞에 그리고 뒤에 검출 프론트들을 생성하기 위한 지연 회로들을 더 포함한다. 이 플래그 비트는 특히 컨버터의 극성 파라미터의 값을 수정하기 위한 설정 페이즈에 이용된다. 다른 이용은 컨버터들의 체인을 동기화하는 절차에 있어서 아래 설명된다.
컨버터들의 체인을 동기화하는 절차
아래 설명될 설정 페이즈 동안, 제어 유닛 (UC) 은 메모리, 예를 들어, 비휘발성 메모리에 각각의 컨버터에 대하여 결정된 극성 및 위상 파라미터들을 저장한다.
이것이 턴온될 때마다, 제어 유닛은 컨버터들 각각의 구성 레지스터들을 프로그래밍한다. 그후, 컨버터들을 동기시키는 절차를 트리거링한다.
일 실시형태에서, 이 절차는 클록 (CLK) 와 동기하는 동기 신호 (SYNC-m) 의 제어 유닛에 의한 방출에 의해 트리거링된다, 즉, 펄스는 CLK 클록 액티브 프론트 상에서 방출된다.
각각의 컨버터에 대해 구성된 극성 및 위상 파라미터들에 의해, 이 동기 신호는 본 발명에 따라 형성된 각각의 컨버터 체인의 제 1 컨버터에서 최종 컨버터로 전파하는 한편, 각각의 컨버터를 통한 통로 상에서 하나 이상의 변환 코어들을 동기시키는 신호를 생성하며, 이 신호는 절차의 종료 시에 예를 들어, 도 5 에서의 타이밍 다이어그램에 의해 예시된 바와 같이 모든 샘플링 클록들이 동위상에 있도록 정확하게 포지셔닝된다.
일 변형예에서, 비동기식인 동기 신호 (SYNC-m) 의 제어 유닛에 의한 방출에 의해 트리거링되도록 동기 절차에 대한 프로비져닝이 행해질 수도 있다. 이 경우, 체인 입력에서 제 1 컨버터 (CN1) 에 의해 동기식 펄스의 검출에 있어서 불확실성이 있다. 이 불확실성은 제어 유닛이 이 컨버터 (CN1) 의 플래그 비트의 상태를 검증하기 위한 프로비저닝을 행하는 것에 의해 제거되며: 이것이 활성화되지 않으면, 이는 액티브 펄스가 극성 파라미터에 의해 포지셔닝되는 검출 프론트의 시간에서 양호하고 안정적으로 확립되었음을 의미한다. 활성화되었다면, 제어 유닛은 새로운 비동기식 동기 펄스를 방출한다. 제 1 컨버터가 입력 동기식 펄스를 정확하게 검출하였다고 가정하면, 그리고 이것이 동기식 구성에 의해 동기 신호 (SYNC-out1) 를 출력으로서 송신할 때 동기화 절차는 동기 신호 (SYNC-m) 에 대하여 위에 설명된 바와 같이 다음의 컨버터들에서 계속될 수도 있다.
유리하게, 체인의 최종 컨버터의 동기 출력 단자는 제어 유닛으로 루프백되고; 제어 유닛은 따라서 각각의 체인의 컨버터들을 동기시키는 페이즈의 종료의 표시를 수신한다.
구성 파라미터들을 설정하는 절차
본 발명에 따라 형성된 각각의 컨버터 체인에 대해, 설정 페이즈는 동기 절차의 극성 및 위상 파라미터들을 각각의 컨버터에서 구성할 것을 요구한다. 시스템이 턴온된 후, 컨버터들은 초기화되고: 특히 컨버터들의 구성 레지스터들이 일반적으로 제로인 디폴트 값으로 초기화된다. 따라서, 모든 컨버터들에서: Sel-edgej=0 이고 Sel-shiftj=0 이다. 채택된 컨벤션들 하에서, 이는 모든 컨버터들의 회로들 (LS1) 에서, 검출에 대한 CLK 클록 프론트가 하강 프론트이고; 그리고 모든 컨버터들의 회로들 (LS2) 이 비시프트 동기 입력 채널을 선택함을 의미한다.
제어 유닛은 도 6 의 타이밍 다이어그램 및 도 7 의 단계들의 플로우차트에 의해 예시된 바와 같이, 설정 시퀀스 (P1) 를 활성화하여 컨버터들의 극성 파라미터들을 단계별로 결정하도록 구성된다.
이 페이즈는 CLK 클록 액티브 프론트로 동기화된 동기 신호 (SYNC-m)(펄스) 의 방출로 시작한다. 제어 유닛은 그 후, 플래그 비트가 활성화되는지의 여부를 검출하도록 컨버터들을 모니터링한다.
컨버터 레벨에서, 시퀀스는 다음과 같다:
제어 유닛에 의해 방출된 동기식 펄스는, 제어 유닛의 출력 (OUT-sync) 으로부터 이 컨버터의 입력 (IN)(도 1) 까지의 이 신호의 전도 경로의 특징에만 의존하는 설정된 지연 (이것은 알 필요가 없다) 이후에, 제 1 컨버터 (CN1) 에서의 체인의 입력을 통하여 도달한다. 컨버터는 입력으로서 수신된 신호 (SYNC-in1) 를 검출하고 (회로 (LS1)) 이 신호의 불안정성 구역 (ZI) 에서 이 검출이 발생하였는지의 여부를 검증한다 (회로 (LS3)). 이것이 케이스가 아니면, 신호는 다음 컨버터 (CN2) 로 전파한다.
그러나, 도 6 에 예시된 바와 같이, 신호 (SYNC-in1) 의 하이 레벨이 검출 프론트, 이 예에서 극성 파라미터 (Sel-edge1) 의 디폴트 값에 의해 정의된 극성을 갖는 CLK 클록 프론트인 하강 프린트의 시점 또는 시점 근처에 도달하도록 그 컨버터의 입력 (IN) 과 제어 유닛의 출력 (OUT-sync) 사이의 전파 지연이 이루어지면, (그 회로 (LS3) 를 통하여) 컨버터는 자신의 플래그 비트 (Flag1) 를 활성화한다 (단계 ST-b).
제어 유닛은 그 후, 컨버터 (CN1) 의 구성 레지스터의 플래그 비트 (Flag1) 의 활성화를 검출할 것이고;
- 이것을 제로로 리셋시킬 것이고 (단계 A);
- 극성 파라미터 (Sel-edge1) 를 1 로 포지셔닝할 것이고 (단계 B); 및
- 새로운 동기 시퀀스 (P1) 을 론칭할 것이다 (단계 C).
새로운 동기식 동기 신호 (SYNC-m) 가 그 후, 도 6 에서 ① 에 예시된 바와 같이, 체인의 제 1 컨버터에 전송된다. 이번에는, 제 1 컨버터의 극성 파라미터는 적절하게 포지셔닝되고; 도 6 에서 ② 에 예시된 바와 같이 동기식 펄스는 신뢰성있게 검출되고 변환기는 CLK 클록 액티브 프론트에 재동기되는 펄스 (SYNC-out1) 를 출력으로서 송신한다.
위에서처럼, 동기식 펄스는 앞에 있는 컨버터의 출력으로부터 이 컨버터의 입력까지의 신호의 전도 경로의 특징에만 의존하는 설정된 지연 이후 제 2 컨버터 (CN2) 의 입력에 도달한다.
이어서, 이 컨버터 (CN2) 는 입력으로서 수신된 신호 (SYNC-in2) 를 검출하고 (회로 (LS1)), 이 신호의 불안정성 구역 (ZI) 에서 이 검출이 발생하였는지의 여부를 검증한다 (회로 (LS3)). 이것이 케이스가 아니면, 신호는 다음 컨버터 (CN3) 로 전파한다.
이 예에서, 도 6 의 ③ 에 예시된 바와 같이, 컨버터는 파라미터 (SEL-edge2) 에 의해 정의된 극성에 대한 불안정성 구역 (ZI) 을 검출하고 (회로 (LS3)), 플래그 비트 (Flag2) 를 활성화한다 (단계 ST-b).
위에서 알 수 있는 바와 같이, 제어 유닛은 이를 검출하고; 이 플래그 비트 (Flag2) 를 제로화하고 (단계 A); 컨버터 (CN2) 의 극성 파라미터 (Sel-edge2) 의 값을 1 로 포지셔닝하고 (단계 B); 새로운 동기 시퀀스 (P1) 를 활성화한다 (단계 C).
새로운 동기식 동기 신호 (SYNC-m) 가 도 6 에서 ④ 에 예시된 바와 같이 방출된다.
이번에는, 동기 신호는 2 개의 이미 파라미터화된 제 1 컨버터들에 의해 정확하게 검출 및 송신될 것이다. 따라서, 이 방출로부터 제 3 컨버터의 입력으로의 동기식 펄스의 전파 지연이 잘 결정되고 설정된다. 그 후, 위에 설명된 바와 같이, 이 제 3 컨버터에 대해 적절한 극성 파라미터를 결정하는 것이 가능하다. 이러한 식으로, 체인에서의 각각의 연속하는 컨버터에 대해 적절한 극성 파라미터가 따라서 최대 최종 컨버터까지 결정된다.
이 설정 절차는 위에 이미 설명된 바와 같이, 동기식 또는 비동기식인 동기 신호 (SYNC-m) 로 제어 유닛에 의해 개시된 동기 절차와 양립가능함을 주지해야 한다.
도 8 및 도 9 는 설정 시퀀스의 일 변형예를 예시하며, 이 변형예에서 제어 유닛은 비동기식 동기 신호 (SYNC-m) 를 방출한다. 이 경우, 제어 유닛은 플래그 비트가 활성화되면, 제 1 컨버터 (CN1) 의 극성 파라미터를 수정하지 않고; 제어 유닛은 플래그 비트를 리셋하고 새로운 비동기식 동기 신호 (SYNC-m) 를 검출하고, 제 1 컨버터가 입력으로서 수신한 신호를 정확하게 검출할 때까지 이것을 반복한다. 시퀀스는 체인의 다른 컨버터들에 대하여 변경되지 않는다. 또한 비동기식인 동기 신호 (SYNC-m) 에 의한 제어 유닛에 의해 개시된 동기 절차와만 양립가능함을 주지한다.
모든 극성 파라미터들이 구성되면, 그 후, 체인의 컨버터들의 위상 파라미터들 (Sel-shiftj) 을 구성하는 것이 가능하다. 구체적으로, 체인에서의 동기 신호의 모든 전파 지연들이 결정되고; 검출들은 신뢰성있고, 컨버터들의 출력들 (OUT) 을 통하여 출력된 동기 신호들은 CLK 클록 액티브 프론트에 모두 동기화된다. 따라서, 다른 컨버터로부터의 동기식 펄스 프론트 출력으로부터 각각의 컨버터의 동기식 펄스 프론트 출력을 분리하는 CLK 클록 주기들의 수를 결정하는 것이 가능하며, 모든 체인에 대하여 그렇게 행하는 것이 가능하다. 원리는 도 5 에 예시된 바와 같이, 2 개의 컨버터들로부터의 동기식 펄스 프론트들 사이의 분리를 측정하는 것이고, 이 분리가 n 의 배수가 아닌 CLK 클록 주기들의 정수 (M) 와 동일할 때, 가장 다운스트림쪽인 컨버터의 위상 파라미터의 값은 값 p 로 설정되어, M+p 가 n 의 배수가 되게 된다. p 는 따라서, 0, 1, … n-1 로 설정될 수도 있다.
이는 여러 방식들로 행해질 수도 있는데, 예를 들어, 오실로스코프를 이용하여 출력 신호들 또는 동기 신호들을 관측하는 것에 의해, 행해질 수도 있거나; 또는 이는 컨버터의 출력 (OUT) 과 다음 컨버터의 입력 (IN) 사이의 전파 지연의 정밀한 계산에 의해 행해질 수도 있고, 이 계산은 컨덕터의 재료, 그 길이, 솔더 조인트들의 특징, 입력 및 출력 스테이지의 특징 등을 고려하고; 또는 심지어 컨버터들에 의해 생성된 테스트 시퀀스들을 이용하여 행해진다. 이 결정은 제어 유닛에 의해 제어된 자동 절차를 통하여 극성 파라미터에 관련하여 수행되지 않는다. 그러나, 이 결정이 일단 수행되었다면, 각각의 컨버터에 대하여 결정된 위상 파라미터의 값은 제어 유닛의 메모리에 따라서 저장된다. 이들 값들은 시스템이 턴온될 때마다 컨버터들을 구성하는데 이용된다.
따라서, 각각의 컨버터의 구성 레지스터는 실제적으로, 플래그 비트에 대하여 예약된 1 비트, 극성 파라미터에 대하여 예약된 1 비트, 및 위상 파라미터에 대하여 예약된 r 비트들 (여기에서, n=2r) 을 포함한다.
쉽게 설명된 발명은 여러 적용 분야에서 데이터를 프로세싱하는 아키텍처에서 찾을 수 있는 컨버터들의 모든 형태들의 배열: 직렬로 된 배열, 병렬로 된 배열, 복수의 브렌치들을 갖는 트리로 된 배열 등 또는 이들의 배열들의 조합들을 포함한다. 도 10 및 도 11 은 이러한 트리 (도 10) 또는 하이브리드 (도 11) 구성들의 예를 제공한다. 위에 설명된 동기 방법 및 연관된 설정 방법은 이들 시스템들에 형성된 (하나 이상의 컨버터들의) 체인들 각각에 동일한 방식으로 적용한다.
본 발명은 제어 유닛과 컨버터들 사이의 마스터-슬레이브 인터페이스 버스로서 SPI 버스를 이용하는 아키텍처로 제한되지 않는다.
Claims (12)
- 공통 기준 클록 (common reference clock; CLK) 의 액티브 프론트에, 디지털/아날로그 데이터 컨버터들을 동기시키는 방법으로서,
상기 컨버터들은 적어도 하나의 직렬 송신 체인을 형성하여, 컨버터들을 제어하기 위한 제어 유닛 (UC) 에 의해 방출되는 동기 신호 (SYNC-m) 가 송신되는 것을 허용하며;
상기 방법은,
- 상기 체인에서의 랭크 1 의 컨버터 (CN1) 가 상기 제어 유닛의 동기 제어 출력 (SYNC-out) 에 접속된 동기 입력 (IN) 을 갖게 하고;
- 상기 체인에서의 1 보다 큰 랭크 j 의 각각의 컨버터 (CNj) 가 상기 체인에서의 랭크 j-1 의 컨버터 (CNj-1) 의 동기 출력 (OUT) 에 접속된 동기 입력 (IN) 을 갖게 되고; 그리고
상기 동기시키는 방법은 상기 제어 유닛에 의해 활성화되는 상기 공통 기준 클록의 액티브 프론트에 상기 체인의 컨버터들을 동기시키기 위한 절차가 상기 제어 유닛에 의해 제어되는 다음 단계들:
- 상기 공통 기준 클록의 액티브 프론트의 극성 또는 상기 극성의 역극성으로, 상기 컨버터의 상기 동기 입력 (IN) 을 통하여 입력된 신호들의 검출을 위한 상기 공통 기준 클록의 액티브 프론트의 극성을 정의하는 적어도 하나의 극성 파라미터 (Sel-Edgej) 를 포함하는 동기 구성 레지스터 (REGj) 를 각각의 컨버터에서 초기화하는 단계; 그 후
- 하나의 공통 기준 클록 주기와 적어도 동일한 폭의 펄스인 동기 신호 (SYNC-m) 를 상기 제어 유닛의 상기 동기 제어 출력 (SYNC-out) 에 전송하는 단계를 포함하는 것을 특징으로 하며,
상기 동기시키는 방법은 또한 상기 체인에서의 각각의 컨버터가 다음 단계들:
- a) 상기 컨버터에서 구성된 상기 극성 파라미터 (Sel-Edgej) 의 값에 의해 정의된 극성을 갖는 상기 공통 기준 클록의 액티브 프론트 상에서, 동기 입력 (IN) 을 통하여 입력된 동기 신호 (SYNC-inj) 을 검출하는 단계, 및
- b) 상기 공통 기준 클록의 액티브 프론트와 정렬된 동기 신호를 전달하도록, 단계 a) 에서 검출된 신호를 다음 공통 기준 클록의 액티브 프론트와 정렬시키고, 상기 컨버터의 동기 출력 (OUT) 에 신호 (SYNC-outj) 를 인가하는 단계
를 수행하도록 구성되는 것을 특징으로 하는 디지털/아날로그 데이터 컨버터들을 동기시키는 방법. - 제 1 항에 있어서,
상기 체인에서의 각각의 컨버터 (CNj) 는 공통 기준 클록 주파수의 1/n 분주기에 의해 전달되는 샘플링 주파수 (Fej) 에서 변환하는 n 개의 코어들로부터 형성되고, n 은 비제로 정수이고, 단계 b) 에 후속하여 다음 단계들:
- c) 정수의 공통 기준 클록 주기(들)에 의해 단계 b) 에서 획득된 정렬된 상기 동기 신호를 시프트하는 단계로서, 정수는 상기 컨버터의 상기 구성 레지스터에 의해 전달되는 위상 파라미터 (Sel-shiftj) 의 값으로 정의되는, 상기 시프트하는 단계; 및
- d) 상기 1/n 분주기를 리셋하기 위한 신호로서 획득된 시프트되어진 신호 (SYNC-Corej) 를 이용하는 단계로서, 상기 정수는 0 과 n-1 (한계값 포함) 사이에 포함된 값을 갖는 위상 파라미터에 의해 정의되는, 상기 신호 (SYNC-Corej) 를 이용하는 단계
를 수행하도록 구성되는, 디지털/아날로그 데이터 컨버터들을 동기시키는 방법. - 제 1 항에 있어서,
상기 체인에서의 각각의 컨버터는 또한 다음 단계;
e) 검출 프론트로서의 상기 공통 기준 클록의 프론트 상에서 취득된 제 1 값을 상기 신호 (SYNC-inj) 의 적어도 하나의 제 2 값 및 상기 신호 (SYNC-inj) 의 적어도 하나의 제 3 값에 비교하는 것으로서, 상기 제 2 값은 상기 검출 프론트에 설정 시간만큼 앞에 있는 프론트 상에서 취득되고, 상기 제 3 값은 상기 검출 프론트에 설정 시간만큼 뒤에 있는 프론트 상에서 취득되는, 상기 비교하는 것 및 값들이 동일하지 않으면, 상기 컨버터의 상기 구성 레지스터에서 대응 플래그 비트 (Flagj) 를 활성화하는 것에 의해, 동기 입력 (IN) 을 통하여 수신되고 그리고, 상기 극성 파라미터의 값에 의해 검출하는 단계 a) 에서 정의된 상기 공통 기준 클록의 프론트 상에서 획득되는 신호 (SYNC_inj) 의 액티브 레벨의 안정성을 검증하는 단계 e) 를 수행하도록 구성되는, 디지털/아날로그 데이터 컨버터들을 동기시키는 방법. - 제 3 항에 있어서,
컨버터들의 상기 구성 레지스터의 플래그 비트는 체인의 각각의 컨버터에서 상기 극성 파라미터의 값을 디폴트로 초기화된 제 1 바이너리 값으로부터 제 2 바이너리 값으로 변경하도록 설정 페이즈 (P1) 에서 상기 제어 유닛에 의해 이용되고, 상기 설정 페이즈에서, 상기 제어 유닛은 플래그 비트가 상기 체인의 컨버터의 구성 레지스터에서 활성화될 때마다 새로운 동기 신호를 방출하고, 상기 설정 페이즈는 상기 체인의 입력에서의 제 1 컨버터 (CN1) 로부터 상기 체인의 최종 컨버터까지 연속적으로, 각각의 컨버터의 극성 파라미터가 구성되도록 허용하는 것을 특징으로 하는 디지털/아날로그 데이터 컨버터들을 동기시키는 방법. - 제 4 항에 있어서,
상기 설정 페이즈 후에, 각각의 컨버터의 위상 파라미터의 값 p 는, 상기 체인에서의 업스트림 컨버터 (CNj) 로부터의 동기식 펄스 프론트 출력으로부터, 상기 각각의 컨버터로부터의, 상기 각각의 컨버터의 출력 (OUT) 을 통한 동기식 펄스 프론트 출력을 분리하는 기준 클록 주기들의 정수 M 의 결정에 기초하여 결정되고, 상기 위상 파라미터의 값 p 는 합 M+p 가 n 의 배수이도록 되는 것을 특징으로 하는 디지털/아날로그 데이터 컨버터들을 동기시키는 방법. - 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 제어 유닛에 의해 방출된 동기 신호 (SYNC-m) 는 상기 공통 기준 클록의 액티브 프론트에 동기되는 신호인 것을 특징으로 하는 디지털/아날로그 데이터 컨버터들을 동기시키는 방법. - 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 체인의 상기 컨버터들을 동기시키는 절차는 상기 제어 유닛에 의한 비동기식 동기 신호 (SYNC-m) 의 방출을 포함하고, 상기 제어 유닛은 플래그 비트가 상기 체인의 입력에서 랭크 1 의 상기 컨버터 (CN1) 의 구성 레지스터에서 활성화될 때마다 새로운 비동기식 동기 신호를 방출하는 것을 특징으로 하는 디지털/아날로그 데이터 컨버터들을 동기시키는 방법. - 동기 신호를 수신하기 위한 입력 (IN) 및 연관된 동기 회로를 포함하는 디지털/아날로그 데이터 컨버터로서,
상기 동기 신호를 수신하기 위한 입력 (IN) 및 연관된 동기 회로는 상기 컨버터가 공통 기준 클록의 액티브 프론트에 동기되도록 허용하고,
상기 컨버터는 상기 컨버터의 제어 유닛 (UC) 에 의해 인터페이스 버스를 통하여 판독 및 기록될 수도 있는 구성 레지스터 (REGj) 를 포함하고, 상기 레지스터는 입력으로서 수신된 상기 동기 신호 (SYNC-inj) 의 검출을 위한 공통 기준 클록의 프론트 극성을 정의하는 적어도 하나의 극성 파라미터 (SEL-edgej) 를 포함하고, 상기 동기 회로는 검출 회로 (LS1) 를 포함하고,
상기 검출 회로는:
- a) 상기 극성 파라미터 (Sel_edgej) 의 바이너리 값에 의해 정의된 극성을 갖는 상기 공통 기준 클록의 프론트 상에서, 수신된 상기 동기 신호의 액티브 레벨을 검출하는 스테이지, 및
- b) 상기 공통 기준 클록의 액티브 프론트와 정렬된 동기 신호를 출력 (Qe2) 으로서 전달하는, 상기 검출하는 스테이지에 의해 검출된 동기 신호를 정렬하는 스테이지로서, 정렬된 상기 동기 신호 (SYNC-outj) 는 상기 컨버터의 동기 출력 (OUT) 에 인가되는, 상기 정렬하는 스테이지를 포함하는 것을 특징으로 하는 디지털/아날로그 데이터 컨버터. - 제 8 항에 있어서,
상기 공통 기준 클록 주파수의 1/n 분주기에 의해 전달되는 샘플링 주파수 (Fej) 에서 변환하는 n 개의 코어들로부터 형성되고, n 은 비제로 정수이고, 상기 구성 레지스터는 다른 위상 파라미터 (Sel-shiftj) 를 포함하고, 위상 파라미터의 값은 0 과 n-1 (한계값 포함) 사이에 포함된 정수와 같고, 상기 동기 회로는 상기 위상 파라미터의 값에 의해 주어진 공통 기준 클록 주기들의 정수의 시프트를 상기 정렬하는 스테이지로부터 출력 (Qe2) 으로서 전달되는 신호에 인가하고, 획득된 시프트 신호 (SYNC-Corej) 를 상기 1/n 분주기를 리셋하기 위한 신호로서 이용하도록 구성되는 시프트 회로 (LS2) 를 포함하는 것을 특징으로 하는 디지털/아날로그 데이터 컨버터. - 제 8 항 또는 제 9 항에 있어서,
상기 동기 회로는 입력 (IN) 통하여 수신된 상기 동기 신호 (SYNC-inj) 의 액티브 레벨의 안정성을 검증하는 회로 (LS3) 를 포함하고, 상기 검증하는 회로는 상기 극성 파라미터의 값에 의해 정의된 극성을 갖는 상기 공통 기준 클록의 프론트 상에서 상기 동기 신호 (SYNC-inj) 의 레벨을 취득하는 제 1 스테이지, 상기 제 1 스테이지에서 정의된 상기 공통 기준 클록의 프론트에 설정된 시간 만큼 앞에 있는 프론트 상에서 상기 동기 신호 (SYNC-inj) 의 레벨을 취득하는 적어도 하나의 제 2 스테이지, 및 상기 제 1 스테이지에서 정의된 상기 공통 기준 클록의 프론트에 설정된 시간만큼 뒤에 있는 프론트 상에서 상기 동기 신호 (SYNC-inj) 의 레벨을 취득하는 적어도 하나의 제 3 스테이지를 포함하고, 여러 스테이지들에서 전달된 값들이 모두 동일한 것이 아니면, 상기 검증하는 회로의 출력은 상기 컨버터의 상기 구성 레지스터에서 플래그 비트 (Flagj) 를 활성화하는, 디지털/아날로그 데이터 컨버터. - 공통 기준 클록 (common reference clock; CLK) 의 액티브 프론트에, 아날로그/디지털 데이터 컨버터들을 동기시키는 방법으로서,
상기 컨버터들은 적어도 하나의 직렬 송신 체인을 형성하여, 컨버터들을 제어하기 위한 제어 유닛 (UC) 에 의해 방출되는 동기 신호 (SYNC-m) 가 송신되는 것을 허용하며;
상기 방법은,
- 상기 체인에서의 랭크 1 의 컨버터 (CN1) 가 상기 제어 유닛의 동기 제어 출력 (SYNC-out) 에 접속된 동기 입력 (IN) 을 갖게 하고;
- 상기 체인에서의 1 보다 큰 랭크 j 의 각각의 컨버터 (CNj) 가 상기 체인에서의 랭크 j-1 의 컨버터 (CNj-1) 의 동기 출력 (OUT) 에 접속된 동기 입력 (IN) 을 갖게 되고; 그리고
상기 동기시키는 방법은 상기 제어 유닛에 의해 활성화되는 상기 공통 기준 클록의 액티브 프론트에 상기 체인의 컨버터들을 동기시키기 위한 절차가 상기 제어 유닛에 의해 제어되는 다음 단계들:
- 상기 공통 기준 클록의 액티브 프론트의 극성 또는 상기 극성의 역극성으로, 상기 컨버터의 상기 동기 입력 (IN) 을 통하여 입력된 신호들의 검출을 위한 상기 공통 기준 클록의 액티브 프론트의 극성을 정의하는 적어도 하나의 극성 파라미터 (Sel-Edgej) 를 포함하는 동기 구성 레지스터 (REGj) 를 각각의 컨버터에서 초기화하는 단계; 그 후
- 하나의 공통 기준 클록 주기와 적어도 동일한 폭의 펄스인 동기 신호 (SYNC-m) 를 상기 제어 유닛의 상기 동기 제어 출력 (SYNC-out) 에 전송하는 단계를 포함하는 것을 특징으로 하며,
상기 동기시키는 방법은 또한 상기 체인에서의 각각의 컨버터가 다음 단계들:
- a) 상기 컨버터에서 구성된 상기 극성 파라미터 (Sel-Edgej) 의 값에 의해 정의된 극성을 갖는 상기 공통 기준 클록의 액티브 프론트 상에서, 동기 입력 (IN) 을 통하여 입력된 동기 신호 (SYNC-inj) 을 검출하는 단계, 및
- b) 상기 공통 기준 클록의 액티브 프론트와 정렬된 동기 신호를 전달하도록, 단계 a) 에서 검출된 신호를 다음 공통 기준 클록의 액티브 프론트와 정렬시키고, 상기 컨버터의 동기 출력 (OUT) 에 신호 (SYNC-outj) 를 인가하는 단계
를 수행하도록 구성되는 것을 특징으로 하는 아날로그/디지털 데이터 컨버터들을 동기시키는 방법. - 동기 신호를 수신하기 위한 입력 (IN) 및 연관된 동기 회로를 포함하는 아날로그/디지털 데이터 컨버터로서,
상기 동기 신호를 수신하기 위한 입력 (IN) 및 연관된 동기 회로는 상기 컨버터가 공통 기준 클록의 액티브 프론트에 동기되도록 허용하고,
상기 컨버터는 상기 컨버터의 제어 유닛 (UC) 에 의해 인터페이스 버스를 통하여 판독 및 기록될 수도 있는 구성 레지스터 (REGj) 를 포함하고, 상기 레지스터는 입력으로서 수신된 상기 동기 신호 (SYNC-inj) 의 검출을 위한 공통 기준 클록의 프론트 극성을 정의하는 적어도 하나의 극성 파라미터 (SEL-edgej) 를 포함하고, 상기 동기 회로는 검출 회로 (LS1) 를 포함하고,
상기 검출 회로는:
- a) 상기 극성 파라미터 (Sel_edgej) 의 바이너리 값에 의해 정의된 극성을 갖는 상기 공통 기준 클록의 프론트 상에서, 수신된 상기 동기 신호의 액티브 레벨을 검출하는 스테이지, 및
- b) 상기 공통 기준 클록의 액티브 프론트와 정렬된 동기 신호를 출력 (Qe2) 으로서 전달하는, 상기 검출하는 스테이지에 의해 검출된 동기 신호를 정렬하는 스테이지로서, 정렬된 상기 동기 신호 (SYNC-outj) 는 상기 컨버터의 동기 출력 (OUT) 에 인가되는, 상기 정렬하는 스테이지를 포함하는 것을 특징으로 하는 아날로그/디지털 데이터 컨버터.
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