TW201740683A - 藉由從轉換器發送至轉換器的訊號來同步化資料轉換器的方法 - Google Patents

藉由從轉換器發送至轉換器的訊號來同步化資料轉換器的方法 Download PDF

Info

Publication number
TW201740683A
TW201740683A TW105136296A TW105136296A TW201740683A TW 201740683 A TW201740683 A TW 201740683A TW 105136296 A TW105136296 A TW 105136296A TW 105136296 A TW105136296 A TW 105136296A TW 201740683 A TW201740683 A TW 201740683A
Authority
TW
Taiwan
Prior art keywords
converter
edge
synchronization
signal
sync
Prior art date
Application number
TW105136296A
Other languages
English (en)
Other versions
TWI690161B (zh
Inventor
艾提納 布尹
雷米 勞勃
傑洛 里格扎特
馬克 史達克勒
Original Assignee
Ｅ２Ｖ半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ｅ２Ｖ半導體公司 filed Critical Ｅ２Ｖ半導體公司
Publication of TW201740683A publication Critical patent/TW201740683A/zh
Application granted granted Critical
Publication of TWI690161B publication Critical patent/TWI690161B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels
    • H03K2005/00267—Layout of the delay element using circuits having two logic levels using D/A or A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Analogue/Digital Conversion (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

在用於處理資料的架構中包含有控制單元及要與共同參考時脈CLK之啟動緣同步化的轉換器CNj，同步化的方法使該等轉換器配置成至少一串聯的鏈路，並提供藉由傳播由控制單元所發出的同步化訊號SYNC-m來同步化該等轉換器的程序，該訊號在與時脈啟動緣再同步之後，被每一個控制單元當成輸出OUT再發送到鏈路中下一個轉換器的同步化輸入IN。每一個轉換器包含同步組態暫存器REG，其含有至少一個用來設定參考時脈緣之極性的極性參數Sel-edgej，用於可靠地檢測經由轉換器之輸入所接收的同步化訊號。相位參數Sel-shiftj進一步允許在參考時脈頻率CLK被n除所得到之取樣頻率處工作之轉換器之n個轉換核心之取樣時脈的相位被同步化。

Description

藉由從轉換器發送至轉換器的訊號來同步化資料轉換器的方法
本發明與類比-數位及/或數位-類比資料轉換器的同步化有關。其更特別與工作頻率在大約一億赫茲及更高的快速轉換器有關。本發明特別適用於需要複數個這種快速轉換器被同步化的系統，諸如例如用於使用I/Q調變來傳遞資料的天線陣或系統。
快速轉換器通常是由兩或更多個在較低工作(取樣)頻率工作的轉換器核心所形成，並將這些核心的輸出訊號加以組合(交錯)，以得到所要的轉換頻率。因此，這些轉換器的取樣時脈通常是由實施參考時脈之分頻的時脈產生器內部地產生。如果每個轉換器具有n個轉換核心，則藉由將參考時脈CLK的頻率除以n而得到取樣頻率。
在包括有複數個轉換器的架構中，必須能夠同步這些轉換器，以便使它們以同相位開始。在快速轉換器的情況 中，分頻器以相同相位開始是個問題，即，光是說它們的重置與參考時脈啟動緣同步是不夠的，還必須要知道所說的是哪一個啟動緣，否則，視分頻器是在給定的或是下一個時脈啟動緣開始，所得到的取樣時脈將可能不會全部同相位。
解決此問題的已知方法之一是使用一訊號(通常稱為同步化訊號)，其是以同相位分配於所有轉換器的脈衝，且脈衝的分配被設計成能得到每一個轉換器正確的傳播時間，以致於分頻器相應在時脈啟動緣上被初始化，即，這些啟動緣全部被若干個參考時脈周期兩兩分開，其是n的倍數：0、n、2×n、等。這一切皆是由用來分配參考時脈與同步化訊號給每一個轉換器之路徑的設計所決定。
因此，此項技術須要非常仔細地設計參考時脈與同步化訊號的分配，其需要精確地評估一給定架構中傳載這些訊號到每一個轉換器之電傳導路徑上的傳播延遲。考慮影嚮傳播的所有參數是個問題，這些包括導體的長度與材料、訊號之輸入與輸出級的特性、焊接點的特性等。雖然吾人知道在低頻率中如何將這方面做的很好，但在吾人所關心之具有1億赫茲及更高工作頻率的快速系統中，此項工作更為困難。特別是，還有一項關於獲得同步化訊號之嚴重的附加限制，那就是必須在遠小於時脈周期的時間窗口中發生。所有這些困難加在一起，使其不但昂貴，同時也很難藉由設計而得到足夠精確的同步。在系統層級，此導致額外的系統複雜度且使效能劣化。
其它習知的解決方案不使用同步化訊號。這些解決方案的例子是在轉換器中使用鎖相迴路PLL的方案，諸如，例如網際網路上所發行之文件中的描述："Synchronizing Multiple High-Speed Multiplexed DACs for Transmit applications",XP002492319,21 Sept.2006,pp 1-6,url=http：//www.maxim.ic.com/an3901。不過，此導致其它的問題。特別是，此通常導致取樣時脈中的抖動，從而也影響到轉換器的性能。溫度穩定度也造成這些PLL解決方案的問題，更別提在每一個轉換器中增加PLL的複雜度。
本發明提出解決與同步化訊號之分配相關的技術問題。尋找一實施起來簡單的解決方案，包括當需要很多轉換器全部都以所需的精確度與高頻率時脈同步時，例如，一億赫茲及更高。
在一特定的架構中，訊號從一點到另一點的傳播延遲，係由此訊號在所討論之架構中之傳播路徑的物理特性來設定。本發明非如習知技術在上游採取動作，於設計階段為每一個轉換器設定延遲，高明之處是將轉換器配置成至少一串聯的鏈路，並以從一轉換器往下一個轉換器發送同步化訊號以便逐一到達鏈路的所有轉換器，來取代同步化訊號對所有轉換器的同相位分配，同步化訊號與鏈路之每一個轉換器的參數化結合，此參數反映了同步化訊號在 此轉換器鏈路中的傳播延遲，且經由每一個轉換器再同步化的同步化訊號被該轉換器當成輸出發送給後續的轉換器。在每一個轉換器中，參數化也允許選擇正確的參考時脈啟動緣，即，在該前緣回傳正確的訊號用於重置取樣時脈產生器，以允許所有轉換器的取樣時脈被同步化成同相位。
按此方式，關於應用電路之設計與製造的上游限制得以鬆綁，且因此可降低它們的成本。此外，以設定每一個轉換器中同步化及附加之循序及組合邏輯元件之組態參數的步驟為代價，即可實現轉換器之有效的同步化，此步驟很容易實施且已證實僅需要施行一次即容許該參數化被決定與施加。
因此，本發明與用於同步化數位-類比及/或類比-數位資料轉換器與共同參考時脈CLK啟動緣的方法有關，其特徵在於該等轉換器形成至少一串聯的發送鏈，容許藉由單元發出的同步訊號來控制要發送的轉換器，該方法使得：- 鏈路中排1的轉換器具有連接到控制單元之同步化控制輸出的同步化輸入；- 鏈路中高於1之排j的每一個轉換器具有連接到鏈路中排j-1之轉換器之同步化輸出的同步化輸入；同步化方法的特徵在於將鏈路之轉換器與藉由控制單元所活化之CLK參考時脈啟動緣同步化的程序包含以下步驟，這些步驟係藉由控制單元來控制： - 初始化的步驟，在每一個轉換器中，同步組態暫存器包括至少一個定義參考時脈緣之極性的極性參數，該參考時脈緣用於檢測經由轉換器之同步化輸入所輸入的訊號，如參考時脈啟動緣的極性或反向極性；接著- 發送同步化訊號至控制單元的同步控制輸出，同步化訊號係寬度至少等於一個參考時脈周期的脈衝；同步化方法之特徵也在於鏈路中的每一個轉換器被組構成實行以下步驟：- a)在CLK參考時脈緣上檢測經由同步化輸入所輸入之同步化訊號的步驟，該緣具有被組態於轉換器內之極性參數之值所定義的極性，以及- b)將步驟a)中所檢測到之訊號與接續之參考時脈啟動緣對齊的步驟，以便遞送與參考時脈啟動緣對齊的同步化訊號，並將該訊號施加到轉換器的同步化輸出。
在一實施中，鏈路中的每一個轉換器係由在取樣頻率進行轉換的n個核心所形成，該取樣頻率係由將參考時脈頻率除以n的除法器所遞送，其中，n係非零的整數，且被組構成實行接續於步驟b)的以下步驟：- c)將得自步驟b)之經對齊的同步化訊號移位整數個參考時脈(CLK)周期的步驟，其中，該整數係由轉換器之該組態暫存器所遞送之相位參數的值所定義；以及- d)使用所得到之經移位的訊號做為訊號來重置將頻率除以n之該除法器的步驟，相位參數所定義的該整數包含0與n-1之間的值，且 包括0與n-1。
鏈路中的每一個轉換器被組構成實行步驟e)來驗證經由同步化輸入所接收且是在該極性參數之值在檢測步驟a)中所定義之參考時脈緣上所得到之訊號之啟動位準的穩定度，此驗證步驟係將在該檢測緣上所得到的第一值，與在領先該檢測緣一設定時間之緣上所得到該訊號的至少一個第二值，及與在落後該檢測緣一設定時間之緣上所得到該訊號的至少一個第三值進行比較，且如果該等值不全部一致，則活化轉換器之組態暫存器中的對應旗標位元。
本方法中包含設定相位，其允許從位於鏈路之輸入的第一個轉換器到鏈路最後一個轉換器之每一個轉換器的極性參數，依次用轉換器之組態暫存器的旗標位元來組態，接著，根據轉換器經由其輸出(OUT)所輸出之該同步化脈衝緣，與來自鏈路中上游轉換器所輸出之同步化脈衝緣間所分隔開之參考時脈周期之整數M的確定，來組構每一個轉換器之相位參數的值p，且該相位參數的該值p使得M+p的和係n的倍數。
按照本發明的方法，本發明也與類比/數位或數位/類比資料轉換器有關，其包含用於接收同步化訊號的輸入，以及允許轉換器與參考時脈訊號之啟動緣同步化的相關同步化電路。
以上係參考附圖所描述之本發明的特徵與優點，其 中：-圖1說明按照本發明的資料架構，其中，轉換器被組構成形成用於傳播同步化訊號的串聯鏈路；-圖2係轉換器的簡單方塊圖，其包含在轉換器的鏈路中實施按照本發明之同步化方法的電路元件；-圖3與4說明按照本發明之每一個轉換器中所產生之訊號的時序圖，其視同步化的組態參數而定；-圖5係按照本發明之方法的時序圖，其更特定地說明在轉換器鏈路中取樣時脈的相位對齊；-圖6與7說明按照本發明之訊號的時序圖與設定程序之步驟的流程圖，使用控制單元所發出且與參考時脈同步之同步化訊號來組構每一個轉換器的極性參數；-圖8與9說明另一衍生形式的設定程序，其使用控制單元所發出且為非同步的同步化訊號；-圖10與11以概示圖顯示形成轉換器鏈路的各種方式，其與按照本發明的同步化方法相容。
本發明應用於處理資料的系統，其包含用來控制一組必須同步工作之類比/數位及/或數位/類比資料轉換器的控制單元。在這些架構中，控制單元通常是由場可程式閘陣列(FPGA)邏輯電路所構成，被設計成按照主從通訊架構藉助周邊介面匯流排來控制這些轉換器，周邊介面匯流排例如，諸如串列周邊介面(SPI)匯流排，此為被廣泛使用的 同步串列資料匯流排。周邊介面匯流排允許控制單元與轉換器之間交換資料，特別是，資料DATA係要被轉換(數位-類比轉換器)的資料，或轉換的結果(數位-類比轉換器)。這些方面為熟悉此方面技術的技藝者所習知，不會詳細描述。
圖1說明的處理架構包括由控制單元UC控制的K個轉換器，這些轉換器配置成串聯的鏈路，其允許它們按照本發明之方法同步化於共同參考時脈CLK。實際上，為了確保將此時脈同步分配於所有組件，使用習知技術將其電性地分配給控制單元與轉換器。
按照本發明，鏈路的每一個轉換器被組構成在輸入端IN接收同步化訊號；並經由輸出端OUT發送同步化訊號給接續的轉換器。串聯鏈路為按照本發明來分配同步化訊號給轉換器，因此按以下方式形成：轉換器的控制單元UC發出同步化訊號SYNC-m；其被施加到鏈路的第一個轉換器，且與下一個轉換器再同步化後被發送，按此方式直到鏈路的最後一個轉換器。鏈路中排j之轉換器之輸入端IN上所接收的訊號標註為SYNC-inj；且在訊號SYNC-inj經過檢測並與參考時脈啟動緣對齊(如下文中解釋)之後，經由排j之轉換器之輸出端OUT所發送的訊號標註為SYNC-outj。最後，關於按照本發明的同步化方法，同步化脈衝具有至少等於一個CLK時脈周期的持續時間(或寬度)，以允許每一個轉換器在CLK時脈脈衝之上升與下降兩個緣的至少其中一個取得同步化訊號的啟動位準。
以下描述按照本發明用於同步化轉換器的第一程序，並接著描述用於決定供此程序使用之組態參數的程序。
事先說明所選擇的慣例：係與CLK參考時脈啟動緣的上升緣同步；同步化組態暫存器之參數的原設二進位值為零(0)。同步化訊號係同步化脈衝，其為正的邏輯脈衝。此訊號的檢測對應於啟動位準的檢測或獲取，按選擇的慣例，此位準係高位準。熟悉此領域的習知技藝者也能做到必要的置換及適應那些使用不同慣例的系統。
為了按照本發明之方法實施鏈路之轉換器的同步化，圖2概示說明同步化電路與配置在每一個轉換器內之同步化組態暫存器的元件。
同步化電路包含循序與組合邏輯電路。提供允許檢測及再同步化其所接收做為輸入之同步化訊號SYNC_inj之功能的第一電路LS1。提供第二電路LS2，當構成這些轉換器的核心是在比CLK時脈頻率低之工作頻率進行轉換時，其允許提供移位此訊號的功能，以便允許鏈路中所有轉換器的分頻器在相同相位開始。此兩電路LS1與LS2的這些功能如何實施，視定義於同步化組態暫存器REGj中的參數而定。第三電路LS3使其可以檢測被極性參數所定位的CLK時脈前緣是否真的是正確的前緣。若否，則其允許設置於組態暫存器中的旗標位元Flagj被活化，其特別用於設定相位，以便為所討論的轉換器正確地決定極性參數的值。
電路LS1與極性參數
已從前文看出，在每一個轉換器中，極性參數Sel-edgej係允許用來可靠地取得所要設定之同步化訊號之啟動位準之CLK時脈緣之適當極性的參數。
此參數係供轉換器的第一循序與組合邏輯電路LS1使用。此電路LS1經由輸入端IN接收同步化訊號Sync-inj做為輸入。其遞送被發送到輸出端的同步化訊號Sync_outj做為輸出。按以上所示的訊號慣例，此電路LS1被設計用來：- 檢測在CLK時脈緣上所接收做為輸入的同步化脈衝，視極性參數Sel-edgej的值而定，該緣可以是上升緣或下降緣；以及- 遞送與參考時脈同步化的同步化脈衝做為輸出，即與時脈緣的啟動緣對齊的脈衝，在所採行的慣例之下，其為上升緣。
圖2顯示此電路的例示性實施例用來說明。在此例中，電路LS1包含以主從模式來控制的兩對串聯D型正反器。
第一對正反器提供檢測功能。其被邏輯閘(在本例中為XOR閘)所產生的H1時脈訊號所循序，此XOR閘其經由一輸入接收CLK時脈訊號，及經由另一輸入接收極性參數Sel-edgei的倒數。當Sel-edgei=0時，則H1=/CLK(圖3)；及當Sel-edgei=1時，H1=CLK。因此，第一對主正反器的輸出Qm1取訊號SYNC-inj的值當成輸入，在時 脈H1的低位準(持續整個期間)上施加；並將它的前狀態保留在高位準上；至於第一對之從正反器的輸出Qe1，相反為真：其取訊號SYNC-inj的值當成輸入在時脈H1的高位準(持續整個期間)上施加，並將它的前狀態保留在低位準上。
第二對提供的功能允許與接下來的CLK時脈啟動緣對齊。在此第二對中，主正反器係被邏輯閘(在本例中是AND閘)產生的H2時脈訊號所循序，其經由一輸入接收CLK時脈訊號，及經由另一輸入接收極性參數Sel-edgei。當Sel-edgei=0時，H2=0(圖3)，此正反器的輸出Qm2永遠複製它的輸入，即訊號Qe1；以及當Sel-edgei=1時(圖4)，H2=CLK。第二對的從正反器被參考時脈所循序。它的輸出Qe2經由輸出OUT遞送要被發送之同步的同步化訊號SYNC-outj。
圖3的時序圖對應於此轉換器的Sel-edgei被設定為0的情況，其指示所要接收之訊號SYNC_inj的啟動位準(1)在時脈CLK之下降緣的時刻是穩定的：係由第一對在CLK之下降緣上所檢測的。藉由第第二對的同步化是在接下來的CLK上升緣上。
圖4的時序圖對應於相反的情況，其中，Sel-edgei被設定成1：即，將要接收之訊號SYNC_inj的啟動位準(1)在時脈CLK之上升緣的時刻是穩定的：藉由第一對在CLK的上升緣檢測，且藉由第二對在CLK接下來的下降緣上同步化。
須注意，在這兩種情況中，實施檢測與對齊係超過一個參考時脈周期。
電路LS2與相位參數
已從前文看出，相位參數Sel-shiftj係允許轉換器的分頻器以同相位開始的參數。如果每一個轉換器皆是由單個轉換核心所形成，則它的取樣頻率為CLK時脈頻率，此參數在所有轉換器中都被設定成它的原設值(零)。當每一個轉換器係由n個轉換核心所形成時，n係至少等於2的整數，則轉換核心的取樣時脈係由將時脈CLK之頻率除以因數n的除法器所遞送。
在同步化程序期間，轉換器的分頻器將不會重置到相同的CLK時脈啟動緣，代之以視同步化訊號從一轉換器到下一個轉換器之傳播來延遲它們的重置。不過，相位參數確保它們被重置到的時脈啟動緣，係考慮成對地彼此間相隔n個CLK時脈周期的倍數。按此方式，所有的取樣時脈都能以同相位開始。
相位參數被施加到轉換器之同步化電路的第二電路LS2。其接收由第一電路LS1所遞送的訊號SYNC-outj做為輸入；其遞送訊號SYNC-Corej做為輸出而施加來重置轉換器之一或多個核心中所使用的取樣時脈產生器Fej(分頻器)。
事實上，電路LS2包含n-1個延遲電路，例如藉由CLK時脈訊號來循序的D型正反器，每一個電路將所接 收做為輸入的訊號延遲一個CLK時脈周期；及具有n個輸入通道及一個輸出通道的多工器，其受相位參數Sel-shiftj之控制。此多工器接收SYNC-Corej及n-1個延遲電路之每一個的輸出做為輸入，並選擇對應於被參數Sel-shiftj所設定之移位的輸入通道。
圖5的時序圖說明電路LS2與相位參數的效果。圖中顯示鏈路之連續3個轉換器的輸入、輸出、及核心同步化訊號(SYNC-inj、SYNC-outj、SYNC-Corej)，其包含在CLK時脈頻率之半頻率工作的n=2個核心。在此時序圖中，以最上游轉換器CNj所輸出的輸出同步化訊號SYNC-outj作為參考。關於兩個轉換器CNj與CNj+1，它們的輸出訊號SYNC-outj與SYNC-outj+1的啟動緣間隔2個CLK時脈周期：此兩訊號不施加移位(Sel-shiftj與Sel-shiftj+1=0)：它們的取樣時脈Fej將同相位開始。至於兩個轉換器CNj與CNj+2，它們的輸出訊號SYNC-outj與SYNC-outj+2的啟動緣間隔5個CLK時脈周期，其非2的倍數。於是，在本例中，將1個CLK時脈周期的移位加到訊號SYNC-outj+2，以得到2之倍數的數字(藉由將轉換器CNj+2的相位參數Sel-shiftj+2的值設定成1)。因此，這3個轉換器的時脈Fej、Fej+1、及Fej+2將全部同相位開始，如圖5中的說明。因此，鏈路中每一個轉換器關於上游轉換器之相位參數的值被決定。
電路LS3與旗標位元
轉換器之組態暫存器的旗標位元Flagj使其可發訊號給控制單元以告知輸入同步化訊號SYNC-inj之取得並不可靠，即，極性參數所定義之用於檢測此訊號之啟動位準(電路LS1)CLK時脈緣，係落在使此訊號不穩定的區帶，且因此必須修改。圖6說明此情況：訊號SYNC-in1的啟動脈衝緣伴隨由參數Sel-edge1所設定之用於檢測的CLK時脈緣，在此為下降緣。此為訊號的不穩定區帶ZI，且因此該檢測係不可靠的。轉換器之同步化電路的第三電路LS3允許檢測到此情況，且在適當之處活化旗標位元Flagj。
實用上，電路LS3包含3個檢測階段，其每一個接收輸入同步化訊號SYNC-inj，且使用參考時脈CLK來循序這些訊號。第一階段被組構成在極性參數Sel-edgej之原設值所定義的CLK時脈緣上檢測訊號SYNC-inj的啟動位準。其它兩階段分別在此時脈緣之稍前的緣(-△)上及稍後(+△)的緣上檢測。在吾人所關心的高頻處，此稍正或負的延遲典型上大約是10微微秒(10-12秒)。如果此3階段皆遞送邏輯值相同的輸出，對應於訊號的啟動位準，這表示在檢測緣的時間點正確地建立了此位準。如果至少有一遞送了不同的邏輯值，這表示處理中的訊號SYNC-inj上升到高值(或下降到低值)：因此，檢測緣係在不穩定的區帶ZI。接著，LS3活化組態暫存器中的旗標位元Flagj，在例中係將其置於值1。實用上，各不同的檢測階段被設計成實質上類似於電路LS1的檢測階段，同時另包括用於產生 領先與落後參考時脈緣之檢測緣的延遲電路。此旗標位元特別用於設定相位，用來修改轉換器之極性參數的值。以下描述用於同步化轉換器之鏈路之程序的另一用途。
同步化轉換器之鏈路的程序
以下描述在設定相位期間，控制單元UC為每一個轉換器將極性與相位參數儲存在記憶體中，例如，儲存在非揮發性記憶體中。
每次開機時，控制單元程式每一個轉換器的組態暫存器。其接著觸發同步化該等轉換器的程序。
在一實施例中，此程序係被同步化訊號SYNC-m之控制單元的發送所觸發，該訊號與時脈CLK同步，即，在CLK時脈啟動緣上發出脈衝。
憑藉著為每一個轉換器所組態的極性與相位參數，此同步化訊號將從按照本發明所形成之每一個轉換器鏈路的第一個轉換器傳播到最後一個轉換器，回時在通過每一個轉換器的通道上產生用於同步化一或多個轉換核心的訊號，該訊號被正確地定位，以至於在程序結束時，所有的取樣時脈都將同相位，例如圖5之時序圖的說明。
在一衍生的型式中，可提供被非同步之同步化訊號SYNC-m之控制單元的發送所觸發的同步化程序。在此情況中，在藉由位於鏈路輸入處第一個轉換器CN1之同步化脈衝的檢測中有不確定性。此不確定性係藉由提供控制單元驗證此轉換器CN1之旗標位元的狀態而加以去除：如果 旗標位元未被活化，此表示啟動脈衝位準良好，且是穩定地建立在極性參數所定位之檢測前緣的時間點。如果旗標位元被活化，則控制單元發出新的非同步同步化脈衝。倘若第一個轉換器正確地檢測輸入的同步化脈衝，且將建構成同步的同步化訊號SYNC-out1當成輸出發送，則同步化程序可在接下來的轉換器中繼續，如前文對同步化訊號SYNC-m的描述。
鏈路之最後一個轉換器的同步化輸出端以環回控制單元為有利：控制單元因此而接收每一鏈路之轉換器同步化之階段結束的指示。
設定組態參數之程序
關於按照本發明所形成的每一個轉換器鏈路，每一個轉換器中需要設定相位來組態同步化程序的極性與相位參數。在系統開機之後，轉換器被初始化：特別是轉換器的組態暫存器被初始化到原設值，此值通常為零。因此，在所有的轉換器中：Sel-edgej=0及Sel-shiftj=0。在所採用的慣例之下，此表示在所有轉換器的電路LS1中，用於檢測的CLK時脈緣是下降緣；且所有轉換器的電路LS2選擇無移位的同步化輸入通道。
控制單元被組構成啟動設定程序P1，用以逐步決定該等轉換器的極性參數，如圖6之時序圖與圖7的步驟流程圖。
此相位從同步化訊號SYNC-m(脈衝)之發出與CLK時 脈啟動緣同步化開始。接著，控制單元監視該等轉換器以檢測是否有旗標位元被活化。
在轉換器層級，程序如下：控制單元所發出的同步化脈衝經由鏈路位於第一個轉換器CN1的輸入在設定的延遲(在此不需知道)之後抵達，延遲僅視訊號從控制單元之輸出OUT-sync到此轉換器之輸入IN的傳導通路的特性而定(圖1)。轉換器檢測所接收之做為輸入的訊號SYNC-in1(電路LS1)，並驗證(電路LS3)此項檢測是否發生在此訊號的不穩定區帶ZI(步驟ST-a)。如果非此情況，則訊號傳播到下一個轉換器CN2。
不過，如圖6之說明，如果控制單元之輸出OUT-sync與此轉換器之輸入IN之間的傳播延遲使得SYNC-in1的高位準是在檢測緣(本例中為下降緣)的時間點或大約時間點抵達，此下降緣為具有極性參數Sel-edge1之原設值所定義之極性的CLK時脈前緣，則轉換器(經由它的電路LS3)活化它的旗標位元Flag 1(步驟ST-b)。
接著，控制單元檢測轉換器CN1之組態暫存器之旗標位元Flag1的活化，並：- 將其重置到零(步驟A)；- 將極性參數Sel-edge1置於1(步驟B)；以及- 開始新的同步化程序P1(步驟C)。
接著，新的同步之同步化訊號SYNC-m被送出到鏈路的第一個轉換器，如圖6中①之說明。此輪時間，第一轉 換器的極性參數被適當地定位：同步化脈衝被可靠地檢測，且轉換器發送再同步化於CLK時脈啟動緣的脈衝SYNC-out1做為輸出，如圖6中②中之說明。
如上，同步化脈衝在設定的延遲之後抵達第二個轉換器CN2的輸入，該延遲僅視訊號從前一個轉換器之輸出到此轉換器之輸入之傳導通路的特性而定。
依次，此轉換器CN2檢測所接收做為輸入SYNC-in2的訊號(電路LS1)，並驗證(電路LS3)此檢測是否發生在訊號的不穩定區帶ZI(步驟(ST-a)。若非此情況，則訊號傳播到下一個轉換器CN3。
在此例中，如圖6中之③的說明，轉換器檢測參數SEL-edge2(電路LS3)所定義之極性的不穩定區帶ZI，並活化它的旗標位元Flag2(步驟ST-b)。
如前文所見，控制單元檢測此；將此旗標位元Flag2改為零(步驟A)；將轉換器CN2之極性參數Sel-edge2的值置於1(步驟B)；並啟動新的同步化程序P1(步驟C)。
新的同步之同步化訊號SYNC-m被發出，如圖6中之④的說明。
此輪時間，同步化訊號被正確地檢測，且被兩個已參數化的第一轉換器發送。因此，從其發出到第三轉換器之輸入之同步化脈衝的傳播延遲被正確地決定與設定。於是，其可以適當地為此第三轉換器決定極性參數，如前所述。因此，按此方式，可為鏈路中每一個連續的轉換器決定適合的極性參數一直到最後一個。
須注意，此設定程序適合藉由控制單元以同步或非同步之同步化訊號SYNC-m所啟始的同步化程序，如前文的描述。
圖8及9說明一衍生的設定程序，在此衍生的程序中，控制單元發出非同步的同步化訊號SYNC-m。在此情況中，控制單元不修改第一個轉換器CN1的極性參數，即使它的旗標位元被活化；其重置該旗標位元並發出新的同步之同步化訊號SYNC-m，且其重複此，直到第一個轉換器正確地檢測其所接收做為輸入的訊號。對於鏈路的其它轉換器不改變此程序。須注意，此設定程序僅適合由控制單元以非同步之同步化訊號SYNC-m所啟始的同步化程序。
一旦所有的極性參數都被組構，接著，其可以去組構鏈路之轉換器的相位參數Sel-shiftj。特別是，鏈路中所有同步化訊號的傳播延遲都已被決定：檢測為可靠的，且經由轉換器之輸出OUT所輸出的同步化訊號全部都同步化於CLK啟動緣。因此，其可以決定從每一個轉換器所輸出的同步化脈衝緣與從另一個轉換器所輸出的同步化脈衝緣之間所相隔之CLK時脈周期的數量，並按此對整個鏈路實施。如圖5之說明，其原理是測量輸出自兩個轉換器之同步化脈衝緣之間的間隔，且當此間隔等於非n之倍數的整數M個CLK時脈周期時，最下游轉換器的相位參數值被設定為值p，以使得M+p是n的倍數。因此，p可以被設定成0,1,...n-1。
此可用各種方式完成，例如，藉由使用示波器來觀察輸出訊號或同步化訊號；或可藉由精確計算轉換器之輸出OUT與下一個轉換器之輸入IN之間的傳播延遲，此計算考慮導體之材料、它的長度、焊點接合的特性、輸入與輸出級的特性、等；或甚至使用藉由轉換器所產生的測試序列。關於極性參數，此測決定並非經由控制單元所控制的自動程序來執行。不過，此決定一旦被執行，為每一個轉換器所決定的相位參數值被儲存到控制單元的記憶體中。每當系統開機時，這些值被用來組態轉換器。
因此，實際上，每一個轉換器的組態暫存器包含1個保留位元用於旗標位元，1個保留位元用於極性參數、及r個保留位元(在此n=2r)用於相位參數。
前文所描述的本發明很容易適應於在各種應用領域中用於處理資料之架構中所見到之轉換器的各種配置形式：如配置成串聯、並聯、具有許多分支的樹狀結構、等，或這些配置的組合。圖10及11是此樹狀(圖10)或混合(圖11)組構的例子。以上解釋了以相同的方式應用於形成在這些系統中之每一個鏈路(一或多個轉換器的鏈路)的同步化方法及相關聯的設定方法。
本發明並不限於控制單元與轉換器之間使用SPI匯流排(諸如主從式介面匯流排)的架構。

Claims (10)

  1. 一種用於同步化數位/類比及/或類比/數位資料轉換器與共同參考時脈CLK之啟動緣的方法，其特徵在於該等轉換器形成至少一串聯發送鏈，容許藉由單元(UC)發出的同步訊號(SYNC-m)來控制要發送的該等轉換器，該方法使得：- 該鏈路中排1的該轉換器(CN1)具有連接到該控制單元之同步化控制輸出(OUT-sync)的同步化輸入(IN)；- 該鏈路中高於1之排j的每一個轉換器(CNj)具有連接到該鏈路中排j-1之該轉換器(CNj-1)之該同步化輸出(OUT)的同步化輸入(IN)；該同步化方法的特徵在於，將該鏈路之該等轉換器與藉由該控制單元所活化之參考時脈啟動緣同步化的程序包含以下該等步驟，這些步驟係藉由該控制單元來控制：- 初始化的步驟，在每一個轉換器中，同步組態暫存器(REGj)包括至少一個定義參考時脈(CLK)緣之該極性(Sel-Edgej)的極性參數，以用於檢測經由該轉換器之該同步化輸入(IN)所輸入的訊號，如該參考時脈啟動緣的該極性或該反向極性；接著- 發送同步化訊號(SYNC-m)至該控制單元的該同步控制輸出(SYNC-out)，該同步化訊號係寬度至少等於一個參考時脈周期的脈衝；該同步化方法之特徵也在於該鏈路中的每一個轉換器被組構成實行以下該等步驟： - a)在CLK參考時脈緣上檢測經由該同步化輸入(IN)所輸入之同步化訊號(SYNC_inj)的步驟，該緣具有被組態於該轉換器內之該極性參數(Sel-Edgej)之該值所定義的該極性，以及- b)在步驟a)中所檢測到之該訊號與該接續之參考時脈啟動緣對齊之步驟，以便遞送與參考時脈啟動緣對齊的同步化訊號，並將該訊號(SYNC-outj)施加到該轉換器的該同步化輸出(OUT)。
  2. 如申請專利範圍第1項的方法，其中，在該鏈路中的每一個轉換器(CNj)係由在取樣頻率(Fej)進行轉換的n個核心所形成，該取樣頻率係由將該參考時脈頻率除以n的除法器所遞送，其中，n係非零的整數，且被組構成實行以下接續於步驟b)的該等步驟：- c)將步驟b)所得到該經對齊的同步化訊號移位整數個參考時脈(CLK)周期的步驟，其中，該整數係由該轉換器之該組態暫存器所遞送之相位參數(Sel-shiftj)的該值所定義；以及- d)使用該所得到之經移位的訊號(SYNC-Corej)做為訊號來重置將頻率除以n之該除法器的步驟，以該相位參數所定義的該整數包含0與n-1之間的值，且包括0與n-1。
  3. 如申請專利範圍第1項之方法，其中，該鏈路中的每一個轉換器被進一步組構成實行以下步驟：- e)驗證經由該同步化輸入(IN)所接收且是在該極性 參數之該值在該檢測步驟a)中所定義之該參考時脈緣上所獲得之訊號(SYNC-inj)之啟動位準之該穩定度的步驟，該驗證步驟係將在該檢測緣上所獲得的該第一值與在領先該檢測緣一設定時間的緣上所獲得之該訊號的至少一個第二值，及在落後該檢測緣一設定時間的緣上所獲得之該訊號的至少一個第三值進行比較，且如果該等值不全部一致，則活化該轉換器之該組態暫存器中的對應旗標位元(Flagj)。
  4. 如申請專利範圍第3項的方法，其特徵在於該控制單元在設定相位(P1)中使用該轉換器之該組態暫存器的該旗標位元來改變鏈路之每一個轉換器中該極性參數的該值，從由原設值所初始化的第一二進制值改變到第二二進制值，且在於，在該設定相位中，每當該鏈路之轉換器之該組態暫存器中的旗標位元被活化時，該控制單元發出新的同步化訊號，該設定相位允許每一個轉換器的該極性參數，從位於該鏈路之該輸入的該第一個轉換器到該鏈路的該最後一個轉換器依次被組態。
  5. 如申請專利範圍第4項之方法，其特徵在於在設定該轉換器之該極性參數的該步驟之後，根據從該轉換器之輸出(OUT)所輸出的該同步化脈衝緣，與從該鏈路中之上游轉換器所輸出之該同步化脈衝緣間所相隔之參考時脈周期之該整數M的確定，來決定每一個轉換器之該相位參數的值p，且該相位參數的該值p使得M+p的和係n的倍數。
  6. 如申請專利範圍第1項的方法，其特徵在於該控制單元所發出的該同步化訊號(SYNC-m)係同步於該參考時脈CLK之啟動緣的訊號。
  7. 如申請專利範圍第1至6項中任一項的方法，其特徵在於同步化該鏈路之該等轉換器之該程序包含該控制單元發出非同步同步化訊號(SYNC-m)，且在於每當該鏈路之該輸入處之排1的該轉換器(CN1)之該組態暫存器中的該旗標位元被活化時，該控制單元發出一新的非同步同步化訊號。
  8. 一種類比/數位或數位/類比資料轉換器，包含用於接收同步化訊號的輸入(IN)，以及允許該轉換器與參考時脈(CLK)訊號之啟動緣同步化的相關同步化電路，其特徵在於該轉換器包含可經由介面匯流排被該轉換器之控制單元(UC)讀取及寫入的組態暫存器(REGj)，該暫存器包含至少一個定義參考時脈緣極性的極性參數(SEL-edgej)，用於檢測所接收做為輸入的該同步化訊號(SYNC-inj)，且在於該同步化電路包含檢測電路(LS1)，其包含：- a)檢測級，在由該極性參數(Sel_edgej)之該二進位值所定義之該極性的參考時脈(CLK)緣上檢測該所接收之同步化訊號的啟動位準，以及- b)用於對齊該檢測級所檢測之該同步化訊號的對齊級，其遞送與參考時脈(CLK)啟動緣對齊的同步化訊號做為輸出(Qe2)，且該經對齊的同步化訊號(SYNC-outj)被施加到該轉換器的同步化輸出(OUT)。
  9. 如申請專利範圍第8項的轉換器，該轉換器係由在取樣頻率(Fej)處進行轉換的n個核心所形成，該頻率係由將該參考時脈頻率除以n的除法器所遞送，其中，n係非零的整數，其特徵在於該組態暫存器包含另一個相位參數(Sel-shiftj)，其值等於包含0與n-1之間的整數，並包括0與n-1，且其特徵在於該同步化電路包含移位電路(LS2)，被組構成將整數個參考時脈(CLK)周期的移位，施加到來自該對齊級當成輸出(Qe2)所遞送的該訊號，其是由該相位參數的該值所給定，並使用該所得到之經移位的訊號(SYNC-Corej)做為用來重置將頻率除以n之除法器的訊號。
  10. 如申請專利範圍第8或第9項之轉換器，其中，該同步化電路包含用於驗證經由該輸入(IN)所接收之該同步化訊號(SYNC-inj)之啟動位準之該穩定性的電路(LS3)，其包含第一階段用於在具有由該極性參數之該值所定義之該極性之參考時脈緣上獲得該同步化訊號(SYNC-inj)之位準，至少一個第二階段用於在領先該第一階段所定義之該參考時脈緣一設定時間的緣上，獲得該同步化訊號的位準(SYNC-inj)，以及至少一個第三階段，用於在落後該第一階段所定義之該參考時脈緣一設定時間的緣上獲得該同步化訊號的位準(SYNC-inj)，且如果該各不同階段所遞送的該等值不全部一致，則該驗證電路的該輸出活化該轉換器之該組態暫存器中的旗標位元(Flagj)。
TW105136296A 2015-11-10 2016-11-08 藉由從轉換器發送至轉換器的訊號來同步化資料轉換器的方法 TWI690161B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1560739A FR3043477B1 (fr) 2015-11-10 2015-11-10 Procede de synchronisation de convertisseurs de donnees par un signal transmis de proche en proche
FR1560739 2015-11-10

Publications (2)

Publication Number Publication Date
TW201740683A true TW201740683A (zh) 2017-11-16
TWI690161B TWI690161B (zh) 2020-04-01

Family

ID=55361644

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105136296A TWI690161B (zh) 2015-11-10 2016-11-08 藉由從轉換器發送至轉換器的訊號來同步化資料轉換器的方法

Country Status (11)

Country Link
US (1) US10320406B2 (zh)
EP (1) EP3375092B1 (zh)
JP (1) JP6898319B2 (zh)
KR (1) KR102559701B1 (zh)
CN (1) CN108352829B (zh)
AU (1) AU2016354402B2 (zh)
CA (1) CA3004791C (zh)
FR (1) FR3043477B1 (zh)
SG (1) SG11201803662SA (zh)
TW (1) TWI690161B (zh)
WO (1) WO2017080925A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI805791B (zh) * 2018-07-27 2023-06-21 日商哉英電子股份有限公司 複數通道串化器裝置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3094593B1 (fr) * 2019-03-29 2021-02-19 Teledyne E2V Semiconductors Sas Procédé de synchronisation de données numériques envoyées en série
FR3100068B1 (fr) * 2019-08-20 2021-07-16 Teledyne E2V Semiconductors Sas Procédé de synchronisation de données analogiques en sortie d’une pluralité de convertisseurs numérique/analogique
CN110445492B (zh) * 2019-09-09 2023-04-07 Oppo广东移动通信有限公司 跨时钟域分频时钟保护电路、分频电路、方法及终端设备
FR3111249B1 (fr) 2020-06-09 2023-12-22 Teledyne E2V Semiconductors Sas Procédé de synchronisation de convertisseurs de type analogique-numérique ou numérique-analogique, et système correspondant.
CN113381831A (zh) * 2021-05-12 2021-09-10 聚融医疗科技(杭州)有限公司 多片fpga的收发同步方法、系统和超声控制设备
PL441827A1 (pl) * 2022-07-22 2024-01-29 Sieć Badawcza Łukasiewicz - Instytut Tele- I Radiotechniczny Urządzenie do zbierania i przetwarzania próbek cyfrowych sygnału analogowego z synchronizacją momentu próbkowania do sygnału zewnętrznego
FR3140231B1 (fr) 2022-09-22 2024-10-04 Teledyne E2V Semiconductors Sas Procédé de détermination du déphasage entre un premier signal d’horloge reçu par un premier composant électronique et un deuxième signal d’horloge reçu par un deuxième composant électronique

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5436628A (en) * 1993-09-13 1995-07-25 Intel Corporation Programmable frequency timing generator with phase adjust
FR2746987A1 (fr) 1996-03-29 1997-10-03 Philips Electronics Nv Convertisseur analogique/numerique a frequence d'echantillonnage elevee
JP2985957B1 (ja) * 1998-09-11 1999-12-06 松下電器産業株式会社 位相比較器及びデジタル式位相同期回路
JP3657188B2 (ja) * 2000-10-31 2005-06-08 Ｎｅｃエレクトロニクス株式会社 装置及びその動作方法
JP2002232402A (ja) * 2001-02-07 2002-08-16 Toyo Commun Equip Co Ltd クロック信号の自動位相反転回路
US6836852B2 (en) * 2001-10-29 2004-12-28 Agilent Technologies, Inc. Method for synchronizing multiple serial data streams using a plurality of clock signals
DE102004050648A1 (de) * 2004-10-18 2006-04-20 Rohde & Schwarz Gmbh & Co. Kg Anordnung zur synchronen Ausgabe von in zwei oder mehr Digitale/Analog-Wandlern erzeugten Analogsignalen
US7328299B2 (en) * 2004-11-23 2008-02-05 Atmel Corporation Interface for compressed data transfer between host system and parallel data processing system
CN101098220B (zh) * 2006-06-29 2010-08-18 中兴通讯股份有限公司 一种基于数字锁相环的时钟同步方法及其系统
CN101546207B (zh) * 2008-03-28 2011-08-10 盛群半导体股份有限公司 时钟信号切换电路
EP2198519A4 (en) * 2008-06-06 2012-10-31 Lsi Corp SYNCHRONOUS SYSTEMS AND METHODS FOR ANALOG-DIGITAL IMPLEMENTATION
US7728753B2 (en) * 2008-10-13 2010-06-01 National Semiconductor Corporation Continuous synchronization for multiple ADCs
CN102495912B (zh) * 2011-10-26 2013-11-20 电子科技大学 一种具有同步校正功能的多通道高速数据采集系统
JP2014017590A (ja) * 2012-07-06 2014-01-30 Fujitsu Ltd 電子回路及び通信方法
US9037893B2 (en) * 2013-03-15 2015-05-19 Analog Devices, Inc. Synchronizing data transfer from a core to a physical interface
WO2015162763A1 (ja) * 2014-04-24 2015-10-29 三菱電機株式会社 ネットワークシステム
JP6213538B2 (ja) * 2015-09-24 2017-10-18 横河電機株式会社 信号処理回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI805791B (zh) * 2018-07-27 2023-06-21 日商哉英電子股份有限公司 複數通道串化器裝置

Also Published As

Publication number Publication date
EP3375092B1 (fr) 2019-09-04
SG11201803662SA (en) 2018-06-28
TWI690161B (zh) 2020-04-01
AU2016354402B2 (en) 2020-11-19
KR20180079339A (ko) 2018-07-10
CA3004791C (fr) 2023-12-12
JP6898319B2 (ja) 2021-07-07
US20180323794A1 (en) 2018-11-08
JP2018537031A (ja) 2018-12-13
FR3043477A1 (fr) 2017-05-12
FR3043477B1 (fr) 2017-11-24
CN108352829B (zh) 2022-02-25
CA3004791A1 (fr) 2017-05-18
WO2017080925A1 (fr) 2017-05-18
EP3375092A1 (fr) 2018-09-19
US10320406B2 (en) 2019-06-11
KR102559701B1 (ko) 2023-07-25
AU2016354402A1 (en) 2018-06-21
CN108352829A (zh) 2018-07-31

Similar Documents

Publication Publication Date Title
TW201740683A (zh) 藉由從轉換器發送至轉換器的訊號來同步化資料轉換器的方法
US7109756B1 (en) Synchronization of programmable multiplexers and demultiplexers
TWI723006B (zh) 使用經校準、單一時脈來源同步串列器-解串列器協定之高速資料傳輸
JP4995325B2 (ja) クロック乗せ換え回路およびそれを用いた試験装置
TWI642277B (zh) 分頻時鐘校準
US9026402B2 (en) Method and apparatus for synchronization of test and measurement apparatuses
KR20200088650A (ko) 클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치
JP2016061781A (ja) 試験測定システム及び複数のオシロスコープを同期させる方法
CN106462523A (zh) 经由分布式时钟同步对输出数据的独立同步
US8816743B1 (en) Clock structure with calibration circuitry
KR101076109B1 (ko) 패턴 삽입을 이용한 수신 데이터의 스큐 보정 방법 및 그 장치
Kinali et al. Fault-tolerant clock synchronization with high precision
US8829957B1 (en) Method of distributing a clock signal, a clock distributing system and an electronic system comprising a clock distributing system
US20090323875A1 (en) Method for Data Synchronization
TWI473432B (zh) 多相位時脈除頻器
KR101828104B1 (ko) 고속 신호 처리를 위한 dac 장치들 사이의 동기화 방법 및 시스템
KR102287515B1 (ko) 주파수 분주 회로
KR101006843B1 (ko) 출력신호를 안정적으로 생성하는 동기화 회로
KR100353552B1 (ko) 데이터 전송 시스템
GB2398193A (en) Digital delay line
JP2015231135A (ja) クロック乗せ換え回路、半導体集積回路、データ受け渡し方法