KR101354530B1 - 가변 분주기 및 가변 분주 방법 - Google Patents

가변 분주기 및 가변 분주 방법 Download PDF

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Abstract

본 발명은 가변 분주기 및 가변 분주 방법에 관한 것이다.
본 발명에 따르면, 입력 클럭 신호를 내부 분주비로 분주하여 내부 클럭 신호를 생성하고, 내부 클럭 신호에 따라 출력 클럭 신호를 생성하여 고속으로 동작하며, 임의의 분주비를 가질 수 있는 가변 분주기 및 가변 분주 방법을 제공할 수 있다.

Description

가변 분주기 및 가변 분주 방법{VARIABLE DIVIDER AND VARIABLE DIVISION METHOD}
본 발명은 가변 분주기 및 가변 분주 방법에 관한 것으로, 특히 입력 클럭 신호를 내부 분주비로 분주하여 내부 클럭 신호를 생성하고, 내부 클럭 신호에 동기화되어 출력 클럭 신호를 생성하여 고속으로 동작하며, 임의의 분주비를 가질 수 있는 가변 분주기 및 가변 분주 방법에 관한 것이다.
분주기는 입력 신호의 주파수를 분주하는 회로이며, 즉 입력 신호의 주파수를 낮은 주파수로 변환하여 출력하는 회로이다. 예를 들면, 분주비 Q로 분주하는 분주기는 입력 신호의 주기의 Q배를 가지는 출력 신호를 생성한다.
도 1은 종래의 가변 분주기의 입출력 신호를 도시한 구조도이다.
도 1을 참조하면, 종래의 가변 분주기는 입력 클럭 신호(CLK_IN) 및 분주비 Q를 수신하여 출력 클럭 신호(CLK_OUT)를 생성한다. 출력 클럭 신호(CLK_OUT)의 주기는 입력 클럭 신호(CLK_IN)의 주기보다 Q배 크다.
도 2는 도 1의 종래의 가변 분주기의 일례를 도시한 블록도이다.
도 2를 참조하면, 종래의 가변 분주기는 비교기(10), 계수기(20) 및 출력 플립플롭(30)을 포함한다.
각 구성을 연결하는 도선에 표시된 N은 도선을 통해 전달하는 신호의 비트수가 N 비트인 것을 나타낸다. N은 분주비 Q에 따라 결정되며, 분주비 Q를 나타낼 수 있는 최소 비트수인 것이 바람직하다. 예를 들면, 분주비 Q가 11인 경우, 11을 나타낼 수 있는 최소 비트인 4비트의 신호가 이용된다.
비교기(10)는 분주비 Q와 계수값(CNT)을 비교하여 비교 신호(CARRY)를 출력하며, 분주비 Q가 계수값(CNT)보다 크면 1의 비교 신호(CARRY)를 출력하고, 분주비 Q가 계수값(CNT)보다 작거나 같으면 0의 비교 신호(CARRY)를 출력한다.
비교기(10)는 가산기(11)와 NOT 게이트(12)를 포함한다. NOT 게이트(12)는 계수값(CNT)을 NOT 연산하여 계수값의 반전값(CNTB)을 생성한다. 가산기(11)는 계수값의 반전값(CNTB)과 분주비 Q를 가산하여 첫번째 비트를 비교 신호(CARRY)로 출력한다.
계수기(20)는 입력 클럭 신호(CLK_IN)에 동기화되어 동작하며, 비교 신호(CARRY)가 0이면 계수값(CNT)을 1로 초기화하고, 비교 신호(CARRY)가 1이면 계수값(CNT)에 1을 더한다.
계수기(20)는 멀티플렉서(21), 플립플롭(22), 단위증산기(23) 및 NOT 게이트(24)를 포함한다. 멀티플렉서(21)는 비교 신호(CARRY)가 0이면 1을 플립플롭(22)으로 전송하고, 비교 신호(CARRY)가 1이면 단위증산기의 출력(CNT_1)을 플립플롭(22)으로 전송한다. 플립플롭(22)은 입력 클럭 신호(CLK_IN)에 동기화되어 동작하며, 입력 클럭 신호(CLK_IN)의 1 주기 후에 멀티플렉서(21)의 출력(PCNT)을 계수값(CNT)으로 출력한다. 단위증산기(23)는 계수값(CNT)에 1을 더하여 멀티플렉서(21)로 전송한다. NOT 게이트(24)는 비교 신호의 반전 신호(CARRYB)를 생성하여 출력 플립플롭(30)으로 전송한다.
출력 플립플롭(30)은 입력 클럭 신호(CLK_IN)에 동기화되어 동작하며, 입력 클럭 신호(CLK_IN)의 1주기 후에 비교 신호의 반전 신호(CARRYB)를 출력 클럭 신호(CLK_OUT)로 출력한다.
도 3은 분주비 Q가 11일 때, 도 2의 종래의 가변 분주기에서 전달되는 각 신호를 도시한 도면이다.
도 3은 입력 클럭 신호(CLK_IN), 단위증산기의 출력(CNT_1), 멀티플렉서의 출력(PCNT), 계수값(CNT), 계수값의 반전값(CNTB), 분주비(Q), 비교 신호(CARRY), 비교 신호의 반전 신호(CARRYB) 및 출력 클럭 신호(CLK_OUT)를 순차적으로 도시한다.
도 3을 참조하면, 입력 클럭 신호(CLK_IN)를 분주비 11로 분주한 출력 클럭 신호(CLK_OUT)가 생성되었다. 종래의 가변 분주기는 비교기(10)에 입력되는 분주비 Q를 조절하여, 출력 클럭 신호(CLK_OUT)의 주파수를 결정할 수 있다.
하지만, 종래의 가변 분주기는 비교적 낮은 주파수에서는 정상적으로 동작하지만, 특정 주파수 이상의 주파수에서는 문제가 발생한다.
도 4는 주파수에 따른 종래의 가변 분주기의 신호 처리를 도시한 도면이다.
도 4를 참조하면, 제1 입력 클럭(저주파수)에 동기화되어 동작할 때는 제1 데이터를 정상적으로 샘플링하지만, 제2 입력 클럭(고주파수)에 동기화되어 동작할 때는 제2 데이터를 정확하게 샘플링하지 못한다. 즉, 입력 클럭의 속도에 비하여 가변 분주기의 신호 처리 속도가 부족하면, 입력 클럭에 동기화되어 생성되는 데이터에 오류가 발생한다.
따라서 고주파수에서도 정상적으로 동작할 수 있는 가변 분주기가 요청된다.
상기 문제점을 해결하기 위하여, 본 발명은 입력 클럭 신호를 내부 분주비로 분주하여 내부 클럭 신호를 생성하고, 내부 클럭 신호에 따라 출력 클럭 신호를 생성하여 고속으로 동작하며, 임의의 분주비를 가질 수 있는 가변 분주기 및 가변 분주 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 가변 분주기는 입력 클럭 신호를 분주비 Q로 분주하여(단, Q=P×R, P, R은 자연수) 출력 클럭 신호를 생성하는 가변 분주기에 있어서, 상기 입력 클럭 신호에 동기화되어 동작하며, 상기 입력 클럭 신호를 내부 분주비 P로 분주하여(단, P= 2^K, K는 자연수) 내부 클럭 신호를 생성하는 내부 클럭 신호 생성부; 및 상기 내부 클럭 신호에 동기화되어 동작하며, 상기 내부 클럭 신호를 제어값 R로 분주하여 출력 클럭 신호를 생성하는 출력 클럭 신호 생성부를 포함하되, 상기 P는 2이고, 상기 내부 클럭 신호 생성부는 상기 내부 클럭 신호를 생성하고, 상기 내부 클럭 신호를 상기 출력 클럭 신호 생성부로 전송하는 제1 플립플롭; 및 상기 내부 클럭 신호를 NOT 연산하여 상기 제1 플립플롭으로 전송하는 제1 NOT 게이트를 포함하는 것을 특징으로 한다.
삭제
상기 출력 클럭 신호 생성부는 계수값과 상기 제어값 R을 비교하여 비교 신호를 출력하며, 상기 제어값 R이 상기 계수값보다 크면 1의 비교 신호를 출력하고, 상기 제어값 R이 상기 계수값보다 작거나 같으면 0의 비교 신호를 출력하는 비교기; 비교 신호가 0이면 상기 계수값을 1로 초기화하고, 비교 신호가 1이면 상기 계수값에 1을 가산하는 계수기; 및 비교 신호의 반전 신호를 수신하여 상기 출력 클럭 신호를 생성하는 제2 플립플롭을 포함할 수 있다.
본 발명에 따른 가변 분주기는 입력 클럭 신호를 분주비 Q로 분주하여(단, Q는 (P×R+S)을 만족하는 자연수) 출력 클럭 신호를 생성하는 가변 분주기에 있어서, 상기 입력 클럭 신호에 동기화되어 동작하며, 상기 출력 클럭 신호의 1주기마다 상기 입력 클럭 신호의 S주기 동안(단, S는 Q를 P로 나눈 나머지) 1을 가지는 지연 신호를 생성하는 지연 신호 생성부; 상기 입력 클럭 신호에 동기화되어 동작하며, 상기 입력 클럭 신호를 내부 분주비 P로 분주하여(단, P는 2^K, K는 자연수) 내부 클럭 신호를 생성하고, 상기 지연 신호가 1인 동안 상기 내부 클럭 신호를 지연시키는 내부 클럭 신호 생성부; 및 상기 내부 클럭 신호에 동기화되어 동작하며, 상기 내부 클럭 신호를 제어값 R로 분주하여(단, R은 자연수) 출력 클럭 신호를 생성하는 출력 클럭 신호 생성부를 포함한다.
상기 P는 2이고, 상기 내부 클럭 신호 생성부는 상기 내부 클럭 신호를 NOT 연산하여 상기 내부 클럭 신호의 반전 신호를 생성하는 제2 NOT 게이트; 상기 내부 클럭 신호의 반전 신호 및 상기 지연 신호를 OR 연산하는 제1 OR 게이트; 및 상기 제1 OR 게이트의 출력을 수신하여 상기 내부 클럭 신호를 생성하는 제3 플립플롭을 포함할 수 있다.
상기 지연 신호 생성부는 상기 내부 클럭 신호의 반전 신호 및 상기 출력 클럭 신호를 AND 연산하여 부하 신호를 생성하는 제1 AND 게이트; 상기 부하 신호가 0이면 0을 출력하고, 상기 부하 신호가 1이면 상기 S(단, S는 0 및 1 중 어느 하나)를 출력하는 제1 멀티플렉서; 및 상기 제1 멀티플렉서의 출력을 수신하여 상기 지연 신호를 생성하는 제4 플립플롭을 포함할 수 있다.
상기 출력 클럭 신호 생성부는 계수값과 상기 제어값 R을 비교하여 비교 신호를 출력하며, 상기 제어값 R이 상기 계수값보다 크면 1의 비교 신호를 출력하고, 상기 제어값 R이 상기 계수값보다 작거나 같으면 0의 비교 신호를 출력하는 비교기; 비교 신호가 0이면 상기 계수값을 1로 초기화하고, 비교 신호가 1이면 상기 계수값에 1을 가산하는 계수기; 및 비교 신호의 반전 신호를 수신하여 상기 출력 클럭 신호를 생성하는 제2 플립플롭을 포함할 수 있다.
상기 P는 4이고, 상기 내부 클럭 신호 생성부는 임시 클럭 신호를 생성하는 제5 플립플롭; 상기 임시 클럭 신호를 NOT 연산하는 제3 NOT 게이트; 상기 제3 NOT 게이트의 출력과 상기 지연 신호를 OR 연산하여 상기 제5 플립플롭으로 전송하는 제2 OR 게이트; 상기 내부 클럭 신호를 생성하는 제6 플립플롭; 상기 내부 클럭 신호와 상기 제3 NOT 게이트의 출력을 XOR 연산하여 상기 제6 플립플롭으로 전송하는 XOR 게이트; 상기 내부 클럭 신호를 NOT 연산하여 상기 내부 클럭 신호의 반전 신호를 생성하는 제4 NOT 게이트; 및 상기 내부 클럭 신호의 반전 신호 및 상기 출력 클럭 신호를 AND 연산하는 제2 AND 게이트를 포함할 수 있다.
상기 지연 신호 생성부는 상기 제2 AND 게이트의 출력 및 상기 제3 NOT 게이트의 출력을 AND 연산하여 부하 신호를 생성하는 제3 AND 게이트; 상기 부하 신호가 0이면 0을 출력하고, 상기 부하 신호가 1이면 2진수로 나타낸 상기 분주비 Q의 1의 자리의 값과 2의 자리의 값을 AND 연산한 값을 출력하는 제2 멀티플렉서; 상기 제2 멀티플렉서의 출력을 수신하여 제1 내부 지연 신호를 생성하는 제7 플립플롭; 상기 부하 신호가 0이면 상기 제1 내부 지연 신호를 출력하고, 상기 부하 신호가 1이면 2진수로 나타낸 상기 분주비 Q의 2의 자리의 값을 출력하는 제3 멀티플렉서; 상기 제3 멀티플렉서의 출력을 수신하여 제2 내부 지연 신호를 생성하는 제8 플립플롭; 상기 부하 신호가 0이면 상기 제2 내부 지연 신호를 출력하고, 상기 부하 신호가 1이면 2진수로 나타낸 상기 분주비 Q의 1의 자리의 값과 2의 자리의 값을 OR 연산한 값을 출력하는 제4 멀티플렉서; 및 상기 제4 멀티플렉서의 출력을 수신하여 상기 지연 신호를 생성하는 제9 플립플롭을 포함할 수 있다.
본 발명에 따른 가변 분주 방법은 입력 클럭 신호를 분주비 Q로 분주하여(단, Q=P×R, P, R은 자연수) 출력 클럭 신호를 생성하는 가변 분주기에서 수행되는 가변 분주 방법에 있어서, (a) 상기 입력 클럭 신호를 내부 분주비 P로 분주하여(단, P=2^K, K는 자연수) 내부 클럭 신호를 생성하는 단계; 및 (b) 상기 내부 클럭 신호를 제어값 R로 분주하여 출력 클럭 신호를 생성하는 단계를 포함하되, 상기 P는 2이고, 상기 (a) 단계는 (a-1) 제1 플립 플롭에 의해서 상기 내부 클럭 신호를 생성하고, 상기 내부 클럭 신호를 상기 (b) 단계를 수행하는 출력 클럭 신호 생성부로 전송하는 단계; 및 (a-2) 상기 내부 클럭 신호를 NOT 연산하여 상기 제1 플립플롭으로 전송하는 단계를 포함하는 것을 특징으로 한다.
삭제
상기 (b) 단계는 (b-1) 계수값과 상기 제어값 R을 비교하여 비교 신호를 출력하며, 상기 제어값 R이 상기 계수값보다 크면 1의 비교 신호를 출력하고, 상기 제어값 R이 상기 계수값보다 작거나 같으면 0의 비교 신호를 출력하는 단계; (b-2) 비교 신호가 0이면 상기 계수값을 1로 초기화하고, 비교 신호가 1이면 상기 계수값에 1을 가산하는 단계; 및 (b-3) 비교 신호의 반전 신호를 수신하여 상기 출력 클럭 신호를 생성하는 단계를 포함할 수 있다.
본 발명에 따른 가변 분주 방법은 입력 클럭 신호를 분주비 Q로 분주하여(단, Q=P×R+S, P, R, S는 자연수) 출력 클럭 신호를 생성하는 가변 분주기에서 수행되는 가변 분주 방법에 있어서, (a) 상기 입력 클럭 신호를 내부 분주비 P로 분주하여(단, P=2^K, K는 자연수) 내부 클럭 신호를 생성하는 단계; (b) 상기 내부 클럭 신호를 제어값 R로 분주하여 상기 출력 클럭 신호를 생성하는 단계; 및 (c) 상기 출력 클럭 신호의 1주기마다 상기 입력 클럭 신호의 S주기 동안 1을 가지는 지연 신호를 생성하고, 상기 지연 신호가 1인 동안 상기 내부 클럭 신호를 지연하는 단계;를 포함하는 것을 특징으로 한다.
상기 P는 2이고, 상기 (a) 단계는 (a-3) 상기 내부 클럭 신호를 NOT 연산하여 상기 내부 클럭 신호의 반전 신호를 생성하는 단계; (a-4) 상기 내부 클럭 신호의 반전 신호 및 상기 지연 신호를 OR 연산하는 단계; 및 (a-5) 상기 (a-4) 단계의 상기 OR 연산 결과를 수신하여 상기 내부 클럭 신호를 생성하는 단계를 포함할 수 있다.
상기 (c) 단계는 (c-1) 상기 내부 클럭 신호의 반전 신호 및 상기 출력 클럭 신호를 AND 연산하여 부하 신호를 생성하는 단계; (c-2) 상기 부하 신호가 0이면 0을 출력하고, 상기 부하 신호가 1이면 상기 S(단, S는 0 및 1 중 어느 하나)를 출력하는 단계; 및 (c-3) 상기 (c-2) 단계의 출력을 수신하여 상기 지연 신호를 생성하는 단계를 포함할 수 있다.
상기 (b) 단계는 (b-1) 계수값과 상기 제어값 R을 비교하여 비교 신호를 출력하며, 상기 제어값 R이 상기 계수값보다 크면 1의 비교 신호를 출력하고, 상기 제어값 R이 상기 계수값보다 작거나 같으면 0의 비교 신호를 출력하는 단계; (b-2) 비교 신호가 0이면 상기 계수값을 1로 초기화하고, 비교 신호가 1이면 상기 계수값에 1을 가산하는 단계; 및 (b-3) 비교 신호의 반전 신호를 수신하여 상기 출력 클럭 신호를 생성하는 단계를 포함할 수 있다.
상기 P는 4이고, 상기 (a) 단계는 (a-6) 제5 플립플롭에 의해서 임시 클럭 신호를 생성하는 단계; (a-7) 상기 임시 클럭 신호를 NOT 연산하는 단계; (a-8) 상기 (a-7) 단계의 상기 NOT 연산 결과와 상기 지연 신호를 OR 연산하여 상기 제5 플립플롭으로 전송하는 단계; (a-9) 제6 플립플롭에 의해서 상기 내부 클럭 신호를 생성하는 단계; (a-10) 상기 내부 클럭 신호와 상기 (a-7) 단계의 상기 NOT 연산 결과를 XOR 연산하여 상기 제6 플립플롭으로 전송하는 단계; (a-11) 상기 내부 클럭 신호를 NOT 연산하여 상기 내부 클럭 신호의 반전 신호를 생성하는 단계; 및 (a-12) 상기 내부 클럭 신호의 반전 신호 및 상기 출력 클럭 신호를 AND 연산하는 단계를 포함할 수 있다.
상기 (c) 단계는 (c-4) 상기 (a-12) 단계의 상기 AND 연산 결과 및 상기 (a-7) 단계의 상기 NOT 연산 결과를 AND 연산하여 부하 신호를 생성하는 단계; (c-5) 상기 부하 신호가 0이면 0을 출력하고, 상기 부하 신호가 1이면 2진수로 나타낸 상기 분주비 Q의 1의 자리의 값과 2의 자리의 값을 AND 연산한 값을 출력하는 단계; (c-6) 상기 (c-5) 단계의 출력을 수신하여 제1 내부 지연 신호를 생성하는 단계; (c-7) 상기 부하 신호가 0이면 상기 제1 내부 지연 신호를 출력하고, 상기 부하 신호가 1이면 2진수로 나타낸 상기 분주비 Q의 2의 자리의 값을 출력하는 단계; (c-8) 상기 (c-7) 단계의 출력을 수신하여 제2 내부 지연 신호를 생성하는 단계; (c-9) 상기 부하 신호가 0이면 상기 제2 내부 지연 신호를 출력하고, 상기 부하 신호가 1이면 2진수로 나타낸 상기 분주비 Q의 1의 자리의 값과 2의 자리의 값을 OR 연산한 값을 출력하는 단계; 및 (c-10) 상기 (c-9) 단계의 출력을 수신하여 상기 지연 신호를 생성하는 단계를 포함할 수 있다.
본 발명에 따른 가변 분주기 및 가변 분주 방법은 다음과 같은 장점이 있다.
본 발명에 따른 가변 분주기 및 가변 분주 방법은 종래의 가변 분주기에 비하여 고속의 주파수에서도 정상적으로 동작할 수 있다. 입력 클럭 신호를 직접 분주하는 것이 아니라, 내부 클럭 신호를 생성하고 내부 클럭 신호를 이용하여 출력 클럭 신호를 생성함으로써 종래의 가변 분주기에 비하여 고속의 주파수로 동작할 수 있다.
또한, 본 발명에 따른 가변 분주기 및 가변 분주 방법은 지연 신호 생성부를 포함하여 임의의 분주비 Q로 입력 클럭 신호를 분주할 수 있다. 지연 신호 생성부가 없는 경우에는, 내부 분주비 P(단, P는 2^K, K는 자연수)의 배수인 분주비 Q로 입력 클럭 신호를 분주할 수 있다. 지연 신호 생성부는 내부 클럭 신호를 지연시킴으로써 임의의 분주비 Q로 입력 클럭 신호를 분주할 수 있도록 한다.
도 1은 종래의 가변 분주기의 입출력 신호를 도시한 구조도.
도 2는 도 1의 종래의 가변 분주기의 일례를 도시한 블록도.
도 3은 분주비 Q가 11일 때, 도 2의 종래의 가변 분주기에서 전달되는 각 신호를 도시한 도면.
도 4는 주파수에 따른 종래의 가변 분주기의 신호 처리를 도시한 도면.
도 5는 본 발명에 따른 가변 분주기를 도시한 블록도.
도 6은 본 발명에 따른 가변 분주기의 제1 실시예에서 내부 클럭 신호 생성부를 도시한 회로도.
도 7은 본 발명에 따른 가변 분주기의 제1 실시예에서 출력 클럭 신호 생성부를 도시한 회로도.
도 8은 분주비 Q가 4일 때, 제1 실시예의 각 신호를 도시한 도면.
도 9는 지연 신호 생성부를 포함하는 본 발명에 따른 가변 분주기를 도시한 블록도.
도 10은 본 발명에 따른 가변 분주기의 제2 실시예를 도시한 회로도.
도 11은 분주비 Q가 11일 때, 제2 실시예의 각 신호를 도시한 도면.
도 12는 본 발명에 따른 가변 분주기의 제3 실시예를 도시한 회로도.
도 13은 분주비 Q가 11일 때, 제3 실시예의 각 신호를 도시한 도면.
도 14는 본 발명에 따른 가변 분주 방법을 도시한 흐름도.
도 15는 본 발명에 따른 가변 분주 방법의 S100 단계의 일례를 도시한 흐름도.
도 16은 본 발명에 따른 가변 분주 방법의 S200 단계의 일례를 도시한 흐름도.
도 17은 본 발명에 따른 가변 분주 방법의 S100 단계의 일례를 도시한 흐름도.
도 18은 본 발명에 따른 가변 분주 방법의 S300 단계의 일례를 도시한 흐름도.
도 19는 본 발명에 따른 가변 분주 방법의 S100 단계의 일례를 도시한 흐름도.
도 20은 본 발명에 따른 가변 분주 방법의 S300 단계의 일례를 도시한 흐름도.
이하에서는, 첨부된 도면을 참조하여 본 발명에 따른 가변 분주기 및 가변 분주 방법의 바람직한 실시예를 상세히 설명한다.
도 5는 본 발명에 따른 가변 분주기를 도시한 블록도이다.
도 5를 참조하면, 본 발명에 따른 가변 분주기는 내부 클럭 신호 생성부(100) 및 출력 클럭 신호 생성부(200)를 포함한다. 또한, 본 발명에 따른 가변 분주기는 지연 신호 생성부(300)를 더 포함할 수 있다.
내부 클럭 신호 생성부(100)는 입력 클럭 신호(CLK_IN)에 동기화되어 동작하며, 입력 클럭 신호(CLK_IN)를 내부 분주비 P로 분주하여(단, P는 2^K, K는 자연수) 내부 클럭 신호(CLK_S)를 생성한다.
즉, 내부 클럭 신호(CLK_S)의 주기는 입력 클럭 신호(CLK_IN)의 주기보다 P배 크다.
또한, 본 발명에 따른 가변 분주기가 지연 신호 생성부(300)를 포함하지 않는 경우, 분주비 Q는 (P×R)을 만족하는 자연수이므로, 분주비 Q는 P의 배수가 된다.
출력 클럭 신호 생성부(200)는 내부 클럭 신호(CLK_S)를 제어값 R로 분주하여(단, R은 자연수) 출력 클럭 신호(CLK_OUT)를 생성한다.
출력 클럭 신호 생성부(200)는 입력 클럭 신호(CLK_IN)를 P로 분주한 내부 클럭 신호(CLK_S)에 동기화되어 동작하므로, 종래의 가변 분주기에 비하여 높은 주파수에서도 정상적으로 동작할 수 있다.
제어값 R은 Q를 P로 나눈 값이며, 또한 내부 분주비 P는 (2^K)이므로, 제어값 R은 2진수 형식의 Q를 오른쪽으로 K비트 시프트(shift)시킨 것을 의미한다.
예를 들면, 분주비 Q가 4이고, 내부 분주비 P가 2인 경우(K=1), 4를 2로 나누어 제어값 2를 얻을 수도 있지만, 4의 2진수 형식(2진수 100)을 오른쪽으로 1비트 시프트시켜서 2(2진수 10)를 얻을 수도 있다.
또한, 출력 클럭 신호 생성부(200)는 도 2의 종래의 가변 분주기와 유사하지만, 분주비 Q대신 제어값 R을 수신하며, 종래의 가변 분주기에 비하여 처리되는 신호의 길이가 K비트가 작다.
도 6은 본 발명에 따른 가변 분주기의 제1 실시예에서 내부 클럭 신호 생성부를 도시한 회로도로서, 제1 실시예는 P가 2인(K=1) 경우이다.
도 6을 참조하면, 내부 클럭 신호 생성부(100)는 제1 플립플롭(110) 및 제1 NOT 게이트(120)를 포함한다.
제1 플립플롭(110)은 입력 클럭 신호(CLK_IN)를 분주비 2로 분주한 내부 클럭 신호(CLK_S2)를 생성한다.
제1 플립플롭(110)은 D타입 플립플롭인 것이 바람직하다. D타입 플립플롭은 입력의 논리값을 그대로 출력하며, 구체적으로 입력의 논리값을 플립플롭에 입력된 클럭의 1주기 동안 지연시켜 출력한다.
제1 NOT 게이트(120)는 내부 클럭 신호(CLK_S2)를 NOT 연산하여 내부 클럭 신호의 반전 신호(CLK_S2B)를 생성하고, 내부 클럭 신호의 반전 신호(CLK_S2B)를 제1 플립플롭(110)에 다시 입력한다.
제1 플립플롭(110)은 출력한 내부 클럭 신호의 반전 신호(CLK_S2B)를 다시 수신하므로, 입력 클럭 신호(CLK_IN)보다 2배의 주기를 가지는 내부 클럭 신호(CLK_S2)를 생성할 수 있다.
도 7은 본 발명에 따른 가변 분주기의 제1 실시예에서 출력 클럭 신호 생성부를 도시한 회로도이다.
출력 클럭 신호 생성부(200)는 도 2의 종래의 가변 분주기와 유사하지만, 분주비 Q 대신 제어값 R을 수신한다.
또한, 내부 분주비 P가 2이므로(K=1), 출력 클럭 신호 생성부(200)는 도 2의 종래의 가변 분주기에 비하여 처리하는 신호의 비트수가 1작다. 즉, 출력 클럭 신호 생성부(200)가 처리하는 신호의 비트수는 (N-1)이며, N비트는 분주비 Q를 나타낼 수 있는 최소한의 비트수이다.
도 7을 참조하면, 출력 클럭 신호 생성부(200)는 비교기(210), 계수기(220) 및 제2 플립플롭(230)을 포함한다.
비교기(210)는 계수값(CNT)과 제어값 R을 비교하여 비교 신호(CARRY)를 출력하며, 제어값 R이 계수값(CNT)보다 크면 1의 비교 신호(CARRY)를 출력하고, 제어값 R이 계수값(CNT)보다 작거나 같으면 0의 비교 신호(CARRY)를 출력한다.
비교기(210)는 가산기(211)와 NOT 게이트(212)를 포함한다. NOT 게이트(212)는 계수값(CNT)을 NOT 연산하여 계수값의 반전값(CNTB)을 생성한다. 가산기(211)는 계수값의 반전값(CNTB)과 제어값 R을 가산하여 CARRY OUT을 비교 신호(CARRY)로 출력한다.
계수기(220)는 비교 신호(CARRY)가 0이면 계수값(CNT)을 1로 초기화하고, 비교 신호(CARRY)가 1이면 계수값(CNT)에 1을 더한다.
계수기(220)는 멀티플렉서(221), 플립플롭(222), 단위증산기(223) 및 NOT게이트(224)를 포함한다. 멀티플렉서(221)는 비교 신호(CARRY)가 0이면 1을 플립플롭(222)으로 전송하고, 비교 신호(CARRY)가 1이면 단위증산기(223)의 출력을 플립플롭(222)으로 전송한다. 플립플롭(222)은 내부 클럭 신호(CLK_S2)에 동기화되어 동작하며, 내부 클럭 신호(CLK_S2)의 1주기 후에 멀티플렉서(221)의 출력을 계수값(CNT)으로 출력한다. 단위증산기(223)는 계수값(CNT)에 1을 더하여 멀티플렉서(221)로 전송한다. NOT 게이트(224)는 비교 신호의 반전 신호(CARRYB)를 생성한다.
제2 플립플롭(230)은 비교 신호의 반전 신호(CARRYB)를 수신하여 출력 클럭 신호(CLK_OUT)를 생성한다. 제2 플립플롭(230)은 D타입 플립플롭(222)인 것이 바람직하다.
도 8은 분주비 Q가 4일 때, 도 6 및 도 7의 제1 실시예의 각 신호를 도시한 도면이다.
도 8을 참조하면, 내부 분주비 P는 2이고, 분주비 Q가 4이므로, 제어값 R은 2이다. 또한, 내부 분주비 P가 2이므로, 내부 클럭 신호(CLK_S2)의 주기는 입력 클럭 신호(CLK_IN)의 주기보다 2배 크다. 출력 클럭 신호 생성부(200)는 내부 클럭 신호(CLK_S2), 계수값(CNT), 비교 신호(CARRY) 등을 이용하여 출력 클럭 신호(CLK_OUT)를 생성한다. 도 8에 도시된 바와 같이, 출력 클럭 신호(CLK_OUT)의 주기는 입력 클럭 신호(CLK_IN)의 주기보다 4배 크다.
본 발명에 따른 가변 분주기는 지연 신호 생성부(300)를 더 포함할 수 있다.
도 9는 지연 신호 생성부를 포함하는 본 발명에 따른 가변 분주기를 도시한 블록도이다.
도 9를 참조하면, 지연 신호 생성부(300)는 입력 클럭 신호(CLK_IN)에 동기화되어 동작하며, 피드백 신호(FB) 및 출력 클럭 신호(CLK_OUT) 및 분주비 Q를 이용하여 지연 신호(STALL)를 생성한다. 지연 신호 생성부(300)는 출력 클럭 신호(CLK_OUT)의 1주기마다 내부 클럭 신호(CLK_S)를 입력 클럭 신호(CLK_IN)의 S주기 동안(단, S는 Q를 P로 나눈 나머지) 지연시킬 수 있다. 본 발명에 따른 가변 분주기가 지연 신호 생성부(300)를 포함하는 경우, 분주비 Q는 (P×R+S)가 된다.
본 발명에 따른 가변 분주기가 지연 신호 생성부(300)를 포함하지 않는 경우, Q는 (P×R)이므로, 분주비 Q는 내부 분주비 P의 배수가 된다. 예를 들면 P가 2인 경우, 분주비 Q는 2의 배수가 되어 홀수의 분주비를 가질 수 없다.
지연 신호 생성부(300)는 내부 클럭 신호(CLK_S)를 입력 클럭 신호(CLK_IN)의 S주기 동안 지연시켜 가변 분주기가 임의의 분주비 Q(단, Q는 자연수)를 가질 수 있도록 한다.
도 10은 본 발명에 따른 가변 분주기의 제2 실시예를 도시한 회로도로서, 지연 신호 생성부(300)를 포함하고, P가 2인 경우이다.
도 10을 참조하면, 제2 실시예의 지연 신호 생성부(300)는 제1 AND 게이트(310), 제1 멀티플렉서(320) 및 제4 플립플롭(330)을 포함한다.
제1 AND 게이트(310)는 내부 클럭 신호의 반전 신호(CLK_S2B)(피드백신호 FB) 및 출력 클럭 신호(CLK_OUT)를 AND 연산하여 부하 신호(LOAD)를 생성한다. 즉, 부하 신호(LOAD)는 출력 클럭 신호(CLK_OUT)가 1이고 내부 클럭 신호(CLK_S2)가 0일 때 1이 된다.
제1 멀티플렉서(320)는 부하 신호(LOAD)가 0이면 0을 출력하고, 부하 신호(LOAD)가 1이면 S(단, S는 0 및 1 중 어느 하나)를 출력한다. S는 Q가 짝수이면 0이고, Q가 홀수이면 1이 된다. 또한, P가 2일 때, S는 2진수로 나타낸 Q의 1의 자리의 값(Q[1])과 같다.
제4 플립플롭(330)은 제1 멀티플렉서(320)의 출력을 수신하여 지연 신호(STALL)를 생성한다. 제4 플립플롭(330)은 D타입 플립플롭인 것이 바람직하다.
내부 클럭 신호 생성부(100)는 제1 OR 게이트(130), 제3 플립플롭(140) 및 제2 NOT 게이트(150)을 포함한다.
제1 OR 게이트(130)는 내부 클럭 신호의 반전 신호(CLK_S2B) 및 지연 신호(STALL)를 OR 연산한다. 따라서 지연 신호(STALL)가 1인 경우, 제1 OR 게이트(130)는 내부 클럭 신호(CLK_S2)의 값에 무관하게 1을 출력한다.
제3 플립플롭(140)은 제1 OR 게이트(130)의 출력을 수신하여 내부 클럭 신호(CLK_S2)를 생성한다.
제2 NOT 게이트(150)는 내부 클럭 신호의 반전 신호(CLK_S2B)를 생성한다.
출력 클럭 신호 생성부(200)의 구성은 도 5 내지 도 8을 참조하여 설명한 바와 같으므로 상세한 설명은 생략한다.
도 11은 분주비 Q가 11일 때, 도 10의 제2 실시예의 각 신호를 도시한 도면이다.
도 11을 참조하면, 내부 분주비 P는 2이고, 분주비 Q는 11이고, 제어값 R은 5이며, S는 1이다.
Q가 홀수이므로, 지연 신호(STALL)는 출력 클럭 신호(CLK_OUT)의 1주기마다 입력 클럭 신호(CLK_IN)의 1주기 동안 1을 갖는다. 지연 신호(STALL)가 1이면, 내부 클럭 신호 생성부(100)의 제1 OR 게이트(130)는 내부 클럭 신호(CLK_IN)의 값과 무관하게 1을 출력한다. 따라서 출력 클럭 신호(CLK_OUT)의 1주기마다 내부 클럭 신호(CLK_S2)가 입력 클럭 신호(CLK_IN)의 1주기 동안 지연되어, 분주비 Q는 홀수인 11이 될 수 있다.
도 12는 본 발명에 따른 가변 분주기의 제3 실시예를 도시한 회로도로서, 지연 신호 생성부(300)를 포함하고, P가 4인 경우이다.
도 12를 참조하면, 제3 실시예의 지연 신호 생성부(300)는 제3 AND 게이트(340), 제2 멀티플렉서(351), 제7 플립플롭(361), 제3 멀티플렉서(352), 제8 플립플롭(362), 제4 멀티플렉서(353) 및 제9 플립플롭(363)을 포함한다.
제3 AND 게이트(340)는 제2 AND 게이트(168)의 출력 및 제3 NOT 게이트(162)의 출력을 AND 연산하여 부하 신호(LOAD)를 생성한다.
제2 멀티플렉서(351)는 부하 신호(LOAD)가 0이면 0을 출력하고, 부하 신호(LOAD)가 1이면 2진수로 나타낸 분주비 Q의 1의 자리의 값(Q[1])과 2의 자리의 값(Q[2])을 AND 연산한 값을 출력한다. 즉, 제2 멀티플렉서(351)는 부하 신호(LOAD)가 1이면, S가 3일 때 1을 출력하고, S가 0, 1 및 2 중 어느 하나일 때는 0을 출력한다.
제7 플립플롭(361)은 제2 멀티플렉서(351)의 출력을 수신하여 제1 내부 지연 신호(ST1)를 생성한다. 제7 플립플롭(361)은 D타입 플립플롭인 것이 바람직하다.
제3 멀티플렉서(352)는 부하 신호(LOAD)가 0이면 제1 내부 지연 신호(ST1)를 출력하고, 부하 신호(LOAD)가 1이면 2진수로 나타낸 분주비 Q의 2의 자리의 값(Q[2])을 출력한다. 즉, 제3 멀티플렉서(352)는 부하 신호(LOAD)가 1이면, S가 3 및 2 중 어느 하나일 때 1을 출력하고, S가 0 및 1 중 어느 하나일 때 0을 출력한다.
제8 플립플롭(362)은 제3 멀티플렉서(352)의 출력을 수신하여 제2 내부 지연 신호(ST2)를 생성한다. 제8 플립플롭(362)은 D타입 플립플롭인 것이 바람직하다.
제4 멀티플렉서(353)는 부하 신호(LOAD)가 0이면 제2 내부 지연 신호(ST2)를 출력하고, 부하 신호(LOAD)가 1이면 2진수로 나타낸 분주비 Q의 1의 자리의 값(Q[1])과 2의 자리의 값(Q[2])을 OR 연산한 값을 출력한다. 즉, 제4 멀티플렉서(353)는 부하 신호(LOAD)가 1이면, S가 3, 2 및 1 중 어느 하나일 때 1을 출력하고, S가 0일 때 0을 출력한다.
제9 플립플롭(363)은 제4 멀티플렉서(353)의 출력을 수신하여 지연 신호(STALL)를 생성한다. 제9 플립플롭(363)은 D타입 플립플롭인 것이 바람직하다.
제3 실시예의 내부 클럭 신호 생성부(100)는 제5 플립플롭(161), 제3 NOT 게이트(162), 제2 OR 게이트(163), 제6 플립플롭(164), XOR 게이트(165), 제4 NOT 게이트(167) 및 제2 AND 게이트(168)를 포함한다.
제2 OR 게이트(163)는 제3 NOT 게이트(162)의 출력과 지연 신호(STALL)를 OR 연산하여 제5 플립플롭(161)으로 전송한다.
제5 플립플롭(161)은 임시 클럭 신호(CLK_T2)를 생성한다. 제5 플립플롭은 D타입 플립플롭인 것이 바람직하다.
제3 NOT 게이트(162)는 임시 클럭 신호(CLK_T2)를 NOT 연산한다.
XOR 게이트(165)는 내부 클럭 신호(CLK_S4)와 제3 NOT 게이트(162)의 출력을 XOR 연산하여 제6 플립플롭(164)으로 전송한다.
제6 플립플롭(164)은 내부 클럭 신호(CLK_S4)를 생성한다. 제6 플립플롭은 D타입 플립플롭인 것이 바람직하다.
제4 NOT 게이트(167)는 내부 클럭 신호(CLK_S4)를 NOT 연산하여 내부 클럭 신호의 반전 신호(CLK_S4B)를 생성한다.
제2 AND 게이트(168)는 내부 클럭 신호의 반전 신호(CLK_S4B) 및 출력 클럭 신호(CLK_OUT)를 AND 연산한다.
출력 클럭 신호 생성부(200)의 구성은 도 5 내지 도 8을 참조하여 설명한 바와 같으므로 상세한 설명은 생략한다.
도 13은 분주비 Q가 11일 때, 도 12의 제3 실시예의 각 신호를 도시한 도면이다.
도 13을 참조하면, 분주비 Q는 11이고, 내부 분주비 P는 4이고, 제어값 R은 2이고, S는 3이다.
본 발명에 따른 가변 분주기의 제3 실시예는 내부 분주비 P가 4이므로 P가 2인 제2 실시예보다 고주파수에서 동작할 수 있다.
또한, S가 3이므로, 지연 신호(STALL)는 출력 클럭 신호(CLK_OUT)의 1주기마다 입력 클럭 신호(CLK_IN)의 3주기 동안 1을 갖는다. 지연 신호(STALL)가 1이면, 내부 클럭 신호 생성부(100)의 제2 OR 게이트(163)는 임시 클럭 신호(CLK_T2)의 값에 무관하게 1을 출력한다. 따라서 출력 클럭 신호(CLK_OUT)의 1주기마다 내부 클럭 신호(CLK_S4)가 입력 클럭 신호(CLK_IN)의 3주기 동안 지연되어, 분주비 Q는 11이 된다.
도 14는 본 발명에 따른 가변 분주 방법을 도시한 흐름도이다.
도 14를 참조하면, 입력 클럭 신호를 분주비 Q로 분주하여(단, Q는 (P×R)을 만족하는 자연수) 출력 클럭 신호를 생성하는 가변 분주기에서 수행되는 가변 분주 방법에 있어서, 입력 클럭 신호를 내부 분주비 P로 분주하여(단, P는 2^K, K는 자연수) 내부 클럭 신호를 생성한다(S100).
도 15는 본 발명에 따른 가변 분주 방법의 S100 단계의 일례를 도시한 흐름도로서, P가 2인 경우이다.
도 15를 참조하면, 내부 클럭 신호를 생성하고, 내부 클럭 신호를 출력 클럭 신호 생성부로 전송한다(S110). 다음에는, 내부 클럭 신호를 NOT 연산한다(S111).
다시 도 14를 참조하면, 내부 클럭 신호를 제어값 R로 분주하여(단, R은 자연수) 출력 클럭 신호를 생성한다(S200).
도 16은 본 발명에 따른 가변 분주 방법의 S200 단계의 일례를 도시한 흐름도로서, P가 2인 경우이다.
도 16을 참조하면, 계수값과 제어값 R을 비교하여 비교 신호를 출력하며, 제어값 R이 계수값보다 크면 1의 비교 신호를 출력하고, 제어값 R이 계수값보다 작거나 같으면 0의 비교 신호를 출력한다(S210). 다음에는, 비교 신호가 0이면 계수값을 1로 초기화하고, 비교 신호가 1이면 계수값에 1을 가산한다(S211). 다음에는, 비교 신호의 반전 신호를 수신하여 출력 클럭 신호를 생성한다(S212).
다시 도 14를 참조하면, 본 발명에 따른 가변 분주 방법은 출력 클럭 신호의 1주기마다 입력 클럭 신호의 S주기 동안(단, S는 Q를 P로 나눈 나머지) 1을 가지는 지연 신호를 생성할 수 있다(S300). 이 경우, 분주비 Q는 (P×R+S)이 된다.
도 17은 본 발명에 따른 가변 분주 방법의 S100 단계의 일례를 도시한 흐름도로서, S300 단계가 수행되고, P가 2인 경우이다.
도 17을 참조하면, 내부 클럭 신호를 NOT 연산하여 내부 클럭 신호의 반전 신호를 생성한다(S120). 다음에는, 내부 클럭 신호의 반전 신호 및 지연 신호를 OR 연산한다(S121). 다음에는, 제1 OR 게이트의 출력을 수신하여 내부 클럭 신호를 생성한다(S122).
도 18은 본 발명에 따른 가변 분주 방법의 S300 단계의 일례를 도시한 흐름도로서, P가 2인 경우이다.
도 18을 참조하면, 내부 클럭 신호의 반전 신호 및 출력 클럭 신호를 AND 연산하여 부하 신호를 생성한다(S310). 다음에는, 부하 신호가 0이면 0을 출력하고, 부하 신호가 1이면 S(단, S는 0 및 1 중 어느 하나)를 출력한다(S311). 다음에는, 제1 멀티플렉서의 출력을 수신하여 지연 신호를 생성한다(S312).
도 19는 본 발명에 따른 가변 분주 방법의 S100 단계의 일례를 도시한 흐름도로서, S300 단계를 포함하고, P가 4인 경우이다.
도 19를 참조하면, 임시 클럭 신호를 생성한다(S130). 다음에는, 임시 클럭 신호를 NOT 연산한다(S131). 다음에는, 제3 NOT 게이트의 출력과 지연 신호를 OR 연산하여 제5 플립플롭으로 전송한다(S132). 다음에는, 내부 클럭 신호를 생성한다(S133). 다음에는, 내부 클럭 신호와 제3 NOT 게이트의 출력을 XOR 연산하여 제6 플립플롭으로 전송한다(S134). 다음에는, 내부 클럭 신호를 NOT 연산하여 내부 클럭 신호의 반전 신호를 생성한다(S135). 다음에는, 내부 클럭 신호의 반전 신호 및 출력 클럭 신호를 AND 연산한다(S136).
도 20은 본 발명에 따른 가변 분주 방법의 S300 단계의 일례를 도시한 흐름도로서, P가 4인 경우이다.
도 20을 참조하면, 제2 AND 게이트의 출력 및 제3 NOT 게이트의 출력을 AND 연산하여 부하 신호를 생성한다(S320). 다음에는, 부하 신호가 0이면 0을 출력하고, 부하 신호가 1이면 2진수로 나타낸 분주비 Q의 1의 자리의 값과 2의 자리의 값을 AND 연산한 값을 출력한다(S321). 다음에는, 제2 멀티플렉서의 출력을 수신하여 제1 내부 지연 신호를 생성한다(S322). 다음에는, 부하 신호가 0이면 제1 내부 지연 신호를 출력하고, 부하 신호가 1이면 2진수로 나타낸 분주비 Q의 2의 자리의 값을 출력한다(S323). 다음에는, 제3 멀티플렉서의 출력을 수신하여 제2 내부 지연 신호를 생성한다(S324). 다음에는, 부하 신호가 0이면 제2 내부 지연 신호를 출력하고, 부하 신호가 1이면 2진수로 나타낸 분주비 Q의 1의 자리의 값과 2의 자리의 값을 OR 연산한 값을 출력한다(S325). 다음에는, 제4 멀티플렉서의 출력을 수신하여 지연 신호를 생성한다(S326).
비록 본 발명의 실시예가 구체적으로 설명되었지만, 이는 단지 본 발명을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 변형이 가능할 것이다. 따라서 본 명세서에 개시된 실시예들은 본 발명을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 사상과 범위가 한정되는 것은 아니다.
발명의 범위는 아래의 청구범위에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 비교기 11: 가산기
12: NOT 게이트 20: 계수기
21: 멀티플렉서 22: 플립플롭
23: 단위증산기 24: NOT 게이트
30: 출력 플립플롭 100: 내부 클럭 신호 생성부
110: 제1 플립플롭 120: 제1 NOT 게이트
130: 제1 OR 게이트 140: 제3 플립플롭
150: 제2 NOT 게이트 161: 제5 플립플롭
162: 제3 NOT 게이트 163: 제2 OR 게이트
164: 제6 플립플롭 165: XOR 게이트
167: 제4 NOT 게이트 168: 제2 AND 게이트
200: 출력 클럭 신호 생성부 210: 비교기
211: 가산기 212: NOT 게이트
220: 계수기 221: 멀티플렉서
222: 플립플롭 223: 단위증산기
224: NOT 게이트 230: 제2 플립플롭
300: 지연 신호 생성부 310: 제1 AND 게이트
320: 제1 멀티플렉서 330: 제4 플립플롭
340: 제3 AND 게이트 351: 제2 멀티플렉서
352: 제3 멀티플렉서 353: 제4 멀티플렉서
361: 제7 플립플롭 362: 제8 플립플롭
363: 제9 플립플롭

Claims (18)

  1. 입력 클럭 신호를 분주비 Q로 분주하여(단, Q=P×R, P, R은 자연수) 출력 클럭 신호를 생성하는 가변 분주기에 있어서,
    상기 입력 클럭 신호에 동기화되어 동작하며, 상기 입력 클럭 신호를 내부 분주비 P로 분주하여(단, P= 2^K, K는 자연수) 내부 클럭 신호를 생성하는 내부 클럭 신호 생성부; 및
    상기 내부 클럭 신호에 동기화되어 동작하며, 상기 내부 클럭 신호를 제어값 R로 분주하여 출력 클럭 신호를 생성하는 출력 클럭 신호 생성부를 포함하되,
    상기 P는 2이고,
    상기 내부 클럭 신호 생성부는
    상기 내부 클럭 신호를 생성하고, 상기 내부 클럭 신호를 상기 출력 클럭 신호 생성부로 전송하는 제1 플립플롭; 및
    상기 내부 클럭 신호를 NOT 연산하여 상기 제1 플립플롭으로 전송하는 제1 NOT 게이트
    를 포함하는 것을 특징으로 하는 가변 분주기.
  2. 삭제
  3. 제1항에 있어서,
    상기 출력 클럭 신호 생성부는
    계수값과 상기 제어값 R을 비교하여 비교 신호를 출력하며, 상기 제어값 R이 상기 계수값보다 크면 1의 비교 신호를 출력하고, 상기 제어값 R이 상기 계수값보다 작거나 같으면 0의 비교 신호를 출력하는 비교기;
    비교 신호가 0이면 상기 계수값을 1로 초기화하고, 비교 신호가 1이면 상기 계수값에 1을 가산하는 계수기; 및
    비교 신호의 반전 신호를 수신하여 상기 출력 클럭 신호를 생성하는 제2 플립플롭
    을 포함하는 것을 특징으로 하는 가변 분주기.
  4. 입력 클럭 신호를 분주비 Q로 분주하여(단, Q=P×R+S, P, R, S는 자연수) 출력 클럭 신호를 생성하는 가변 분주기에 있어서,
    상기 입력 클럭 신호에 동기화되어 동작하며, 상기 출력 클럭 신호의 1주기마다 상기 입력 클럭 신호의 S주기 동안 1을 가지는 지연 신호를 생성하는 지연 신호 생성부;
    상기 입력 클럭 신호에 동기화되어 동작하며, 상기 입력 클럭 신호를 내부 분주비 P로 분주하여(단, P=2^K, K는 자연수) 내부 클럭 신호를 생성하고, 상기 지연 신호가 1인 동안 상기 내부 클럭 신호를 지연하는 내부 클럭 신호 생성부; 및
    상기 내부 클럭 신호에 동기화되어 동작하며, 상기 내부 클럭 신호를 제어값 R로 분주하여 출력 클럭 신호를 생성하는 출력 클럭 신호 생성부
    를 포함하는 것을 특징으로 하는 가변 분주기.
  5. 제4항에 있어서,
    상기 P는 2이고,
    상기 내부 클럭 신호 생성부는
    상기 내부 클럭 신호를 NOT 연산하여 상기 내부 클럭 신호의 반전 신호를 생성하는 제2 NOT 게이트;
    상기 내부 클럭 신호의 반전 신호 및 상기 지연 신호를 OR 연산하는 제1 OR 게이트; 및
    상기 제1 OR 게이트의 출력을 수신하여 상기 내부 클럭 신호를 생성하는 제3 플립플롭
    을 포함하는 것을 특징으로 하는 가변 분주기.
  6. 제5항에 있어서,
    상기 지연 신호 생성부는
    상기 내부 클럭 신호의 반전 신호 및 상기 출력 클럭 신호를 AND 연산하여 부하 신호를 생성하는 제1 AND 게이트;
    상기 부하 신호가 0이면 0을 출력하고, 상기 부하 신호가 1이면 상기 S(단, S는 0 및 1 중 어느 하나)를 출력하는 제1 멀티플렉서; 및
    상기 제1 멀티플렉서의 출력을 수신하여 상기 지연 신호를 생성하는 제4 플립플롭
    을 포함하는 것을 특징으로 하는 가변 분주기.
  7. 제5항에 있어서,
    상기 출력 클럭 신호 생성부는
    계수값과 상기 제어값 R을 비교하여 비교 신호를 출력하며, 상기 제어값 R이 상기 계수값보다 크면 1의 비교 신호를 출력하고, 상기 제어값 R이 상기 계수값보다 작거나 같으면 0의 비교 신호를 출력하는 비교기;
    비교 신호가 0이면 상기 계수값을 1로 초기화하고, 비교 신호가 1이면 상기 계수값에 1을 가산하는 계수기; 및
    비교 신호의 반전 신호를 수신하여 상기 출력 클럭 신호를 생성하는 제2 플립플롭
    을 포함하는 것을 특징으로 하는 가변 분주기.
  8. 제4항에 있어서,
    상기 P는 4이고,
    상기 내부 클럭 신호 생성부는
    임시 클럭 신호를 생성하는 제5 플립플롭;
    상기 임시 클럭 신호를 NOT 연산하는 제3 NOT 게이트;
    상기 제3 NOT 게이트의 출력과 상기 지연 신호를 OR 연산하여 상기 제5 플립플롭으로 전송하는 제2 OR 게이트;
    상기 내부 클럭 신호를 생성하는 제6 플립플롭;
    상기 내부 클럭 신호와 상기 제3 NOT 게이트의 출력을 XOR 연산하여 상기 제6 플립플롭으로 전송하는 XOR 게이트;
    상기 내부 클럭 신호를 NOT 연산하여 상기 내부 클럭 신호의 반전 신호를 생성하는 제4 NOT 게이트; 및
    상기 내부 클럭 신호의 반전 신호 및 상기 출력 클럭 신호를 AND 연산하는 제2 AND 게이트
    를 포함하는 것을 특징으로 하는 가변 분주기.
  9. 제8항에 있어서,
    상기 지연 신호 생성부는
    상기 제2 AND 게이트의 출력 및 상기 제3 NOT 게이트의 출력을 AND 연산하여 부하 신호를 생성하는 제3 AND 게이트;
    상기 부하 신호가 0이면 0을 출력하고, 상기 부하 신호가 1이면 2진수로 나타낸 상기 분주비 Q의 1의 자리의 값과 2의 자리의 값을 AND 연산한 값을 출력하는 제2 멀티플렉서;
    상기 제2 멀티플렉서의 출력을 수신하여 제1 내부 지연 신호를 생성하는 제7 플립플롭;
    상기 부하 신호가 0이면 상기 제1 내부 지연 신호를 출력하고, 상기 부하 신호가 1이면 2진수로 나타낸 상기 분주비 Q의 2의 자리의 값을 출력하는 제3 멀티플렉서;
    상기 제3 멀티플렉서의 출력을 수신하여 제2 내부 지연 신호를 생성하는 제8 플립플롭;
    상기 부하 신호가 0이면 상기 제2 내부 지연 신호를 출력하고, 상기 부하 신호가 1이면 2진수로 나타낸 상기 분주비 Q의 1의 자리의 값과 2의 자리의 값을 OR 연산한 값을 출력하는 제4 멀티플렉서; 및
    상기 제4 멀티플렉서의 출력을 수신하여 상기 지연 신호를 생성하는 제9 플립플롭
    을 포함하는 것을 특징으로 하는 가변 분주기.
  10. 입력 클럭 신호를 분주비 Q로 분주하여(단, Q=P×R, P, R은 자연수) 출력 클럭 신호를 생성하는 가변 분주기에서 수행되는 가변 분주 방법에 있어서,
    (a) 상기 입력 클럭 신호를 내부 분주비 P로 분주하여(단, P=2^K, K는 자연수) 내부 클럭 신호를 생성하는 단계; 및
    (b) 상기 내부 클럭 신호를 제어값 R로 분주하여 출력 클럭 신호를 생성하는 단계
    를 포함하되,
    상기 P는 2이고,
    상기 (a) 단계는
    (a-1) 제1 플립 플롭에 의해서 상기 내부 클럭 신호를 생성하고, 상기 내부 클럭 신호를 상기 (b) 단계를 수행하는 출력 클럭 신호 생성부로 전송하는 단계; 및
    (a-2) 상기 내부 클럭 신호를 NOT 연산하여 상기 제1 플립플롭으로 전송하는 단계
    를 포함하는 것을 특징으로 하는 가변 분주 방법.
  11. 삭제
  12. 제10항에 있어서,
    상기 (b) 단계는
    (b-1) 계수값과 상기 제어값 R을 비교하여 비교 신호를 출력하며, 상기 제어값 R이 상기 계수값보다 크면 1의 비교 신호를 출력하고, 상기 제어값 R이 상기 계수값보다 작거나 같으면 0의 비교 신호를 출력하는 단계;
    (b-2) 비교 신호가 0이면 상기 계수값을 1로 초기화하고, 비교 신호가 1이면 상기 계수값에 1을 가산하는 단계; 및
    (b-3) 비교 신호의 반전 신호를 수신하여 상기 출력 클럭 신호를 생성하는 단계
    를 포함하는 것을 특징으로 하는 가변 분주 방법.
  13. 입력 클럭 신호를 분주비 Q로 분주하여(단, Q=P×R+S, P, R, S는 자연수) 출력 클럭 신호를 생성하는 가변 분주기에서 수행되는 가변 분주 방법에 있어서,
    (a) 상기 입력 클럭 신호를 내부 분주비 P로 분주하여(단, P=2^K, K는 자연수) 내부 클럭 신호를 생성하는 단계;
    (b) 상기 내부 클럭 신호를 제어값 R로 분주하여 상기 출력 클럭 신호를 생성하는 단계; 및
    (c) 상기 출력 클럭 신호의 1주기마다 상기 입력 클럭 신호의 S주기 동안 1을 가지는 지연 신호를 생성하고, 상기 지연 신호가 1인 동안 상기 내부 클럭 신호를 지연하는 단계;
    를 포함하는 것을 특징으로 하는 가변 분주 방법.
  14. 제13항에 있어서,
    상기 P는 2이고,
    상기 (a) 단계는
    (a-3) 상기 내부 클럭 신호를 NOT 연산하여 상기 내부 클럭 신호의 반전 신호를 생성하는 단계;
    (a-4) 상기 내부 클럭 신호의 반전 신호 및 상기 지연 신호를 OR 연산하는 단계; 및
    (a-5) 상기 (a-4) 단계의 상기 OR 연산 결과를 수신하여 상기 내부 클럭 신호를 생성하는 단계
    를 포함하는 것을 특징으로 하는 가변 분주 방법.
  15. 제14항에 있어서,
    상기 (c) 단계는
    (c-1) 상기 내부 클럭 신호의 반전 신호 및 상기 출력 클럭 신호를 AND 연산하여 부하 신호를 생성하는 단계;
    (c-2) 상기 부하 신호가 0이면 0을 출력하고, 상기 부하 신호가 1이면 상기 S(단, S는 0 및 1 중 어느 하나)를 출력하는 단계; 및
    (c-3) 상기 (c-2) 단계의 출력을 수신하여 상기 지연 신호를 생성하는 단계
    를 포함하는 것을 특징으로 하는 가변 분주 방법.
  16. 제14항에 있어서,
    상기 (b) 단계는
    (b-1) 계수값과 상기 제어값 R을 비교하여 비교 신호를 출력하며, 상기 제어값 R이 상기 계수값보다 크면 1의 비교 신호를 출력하고, 상기 제어값 R이 상기 계수값보다 작거나 같으면 0의 비교 신호를 출력하는 단계;
    (b-2) 비교 신호가 0이면 상기 계수값을 1로 초기화하고, 비교 신호가 1이면 상기 계수값에 1을 가산하는 단계; 및
    (b-3) 비교 신호의 반전 신호를 수신하여 상기 출력 클럭 신호를 생성하는 단계
    를 포함하는 것을 특징으로 하는 가변 분주 방법.
  17. 제13항에 있어서,
    상기 P는 4이고,
    상기 (a) 단계는
    (a-6) 제5 플립플롭에 의해서 임시 클럭 신호를 생성하는 단계;
    (a-7) 상기 임시 클럭 신호를 NOT 연산하는 단계;
    (a-8) 상기 (a-7) 단계의 상기 NOT 연산 결과와 상기 지연 신호를 OR 연산하여 상기 제5 플립플롭으로 전송하는 단계;
    (a-9) 제6 플립플롭에 의해서 상기 내부 클럭 신호를 생성하는 단계;
    (a-10) 상기 내부 클럭 신호와 상기 (a-7) 단계의 상기 NOT 연산 결과를 XOR 연산하여 상기 제6 플립플롭으로 전송하는 단계;
    (a-11) 상기 내부 클럭 신호를 NOT 연산하여 상기 내부 클럭 신호의 반전 신호를 생성하는 단계; 및
    (a-12) 상기 내부 클럭 신호의 반전 신호 및 상기 출력 클럭 신호를 AND 연산하는 단계
    를 포함하는 것을 특징으로 하는 가변 분주 방법.
  18. 제17항에 있어서,
    상기 (c) 단계는
    (c-4) 상기 (a-12) 단계의 상기 AND 연산 결과 및 상기 (a-7) 단계의 상기 NOT 연산 결과를 AND 연산하여 부하 신호를 생성하는 단계;
    (c-5) 상기 부하 신호가 0이면 0을 출력하고, 상기 부하 신호가 1이면 2진수로 나타낸 상기 분주비 Q의 1의 자리의 값과 2의 자리의 값을 AND 연산한 값을 출력하는 단계;
    (c-6) 상기 (c-5) 단계의 출력을 수신하여 제1 내부 지연 신호를 생성하는 단계;
    (c-7) 상기 부하 신호가 0이면 상기 제1 내부 지연 신호를 출력하고, 상기 부하 신호가 1이면 2진수로 나타낸 상기 분주비 Q의 2의 자리의 값을 출력하는 단계;
    (c-8) 상기 (c-7) 단계의 출력을 수신하여 제2 내부 지연 신호를 생성하는 단계;
    (c-9) 상기 부하 신호가 0이면 상기 제2 내부 지연 신호를 출력하고, 상기 부하 신호가 1이면 2진수로 나타낸 상기 분주비 Q의 1의 자리의 값과 2의 자리의 값을 OR 연산한 값을 출력하는 단계; 및
    (c-10) 상기 (c-9) 단계의 출력을 수신하여 상기 지연 신호를 생성하는 단계
    를 포함하는 것을 특징으로 하는 가변 분주 방법.
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