JP6864152B2 - 成形チップの組み合わせ - Google Patents

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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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Description

従来のタイプのマルチチップモジュールは、キャリア基板上、又は、場合によってはキャリア基板上に順に実装されたインターポーザ（いわゆる「２．５Ｄ」）上に並べて実装された２つの半導体チップを含む。半導体チップは、キャリア基板に実装され、複数のはんだ接合部の各々によって相互接続されたフリップチップである。キャリア基板は、チップ間電力、接地及び信号伝搬とインターポーザ自体からの入出力との両方に半導体チップの入出力経路を提供する複数の電気経路を備えている。半導体チップは、チップ、インターポーザ及びはんだ接合部の熱膨張係数の差による熱膨張差の影響を低減するために、個別のアンダーフィル材料層を含む。
２．５Ｄインターポーザに基づくマルチチップモジュールの１つの従来の変形は、インターポーザ上に並べて実装された２つのチップ間の相互接続用の複数の内部導体トレースを含むシリコンインターポーザを使用する。インターポーザは、実装されたチップと、インターポーザが実装されているパッケージ基板との間の経路を提供するために、複数のシリコン貫通ビア（ＴＳＶ）を用いて製造される。ＴＳＶ及びトレースは、多数の処理ステップを使用して製造される。
別の従来のマルチチップモジュール技術は、２Ｄウェハレベルのファンアウト（すなわち、２Ｄ ＷＬＦＯ）である。従来の２Ｄ ＷＬＦＯ技術は、成形されたウェハにダイを埋め込むことに基づいており、「ウェハ再構成」とも呼ばれる。成形されたウェハは、標準的なウェハレベルの処理フローによって処理され、最終的な集積回路アセンブリ構造を形成する。ダイのアクティブ面は、成形化合物と同一平面上にあり、従来の再配線層（ＲＤＬ）処理を使用して、導電性銅トレース及びはんだボールパッドを成形領域に「ファンアウト」することができる。従来の３Ｄ ＷＬＦＯは、２Ｄ技術を、第２パッケージ基板を２Ｄ ＷＬＦＯに実装するマルチチップスタッキングに拡張する。
他のいくつかの従来の設計は、埋め込み相互接続ブリッジ（ＥＭＩＢ）を使用する。これらは、通常、パッケージ基板の上部に埋め込まれたシリコンブリッジチップ（但し、場合によっては、上面側のみに入出力を有する有機チップレット）である。
本発明の上記及び他の利点は、以下の詳細な説明を読み、図面を参照することによって明らかになるであろう。
例示的な成形チップの組み合わせを含む例示的な半導体チップデバイスの模式図である。 断面２−２で得られる図１の断面図である。 拡大した倍率で示される図２の一部を示す図である。 例示的な一時的なマルチチップ実装を示す断面図である。 例示的な一時的なマルチチップ実装を示す断面図である。 複数のチップの例示的な成形を示す断面図である。 チップの追加処理を示す断面図である。 チップの追加処理を示す断面図である。 チップの追加処理を示す断面図である。 チップの追加処理を示す断面図である。 より拡大した倍率で図１０の一部を示す断面図である。 チップの追加処理を示す断面図である。 チップの追加処理を示す断面図である。 より拡大した倍率で図１３の一部を示す断面図である。 チップ上の相互接続チップの例示的な実装を示す断面図である。 より拡大した倍率で図１５の一部を示す断面図である。 チップの追加処理を示す断面図である。 チップの追加処理を示す断面図である。 チップの追加処理を示す断面図である。 例示的な回路基板上のチップの例示的な実装を示す断面図である。 チップへのヒートシンクの例示的な実装を示す断面図である。 図２と同様の断面図であるが、代替の例示的な成形チップの組み合わせを有する代替の例示的な半導体チップデバイスの断面図である。 図２２のデバイス上に実装される例示的な相互接続チップを示す断面図である。 例示的な基板の実装及び成形を示す断面図である。 成形チップの組み合わせへのヒートシンクの例示的な実装を示す断面図である。 半導体チップのＰＨＹ領域及び非ＰＨＹ領域のパッドの小さい部分の例示的な初期処理を示す断面図である。 図２６に示すＰＨＹ領域及び非ＰＨＹ領域の平面図である。 図２６と同様の断面図であるが、チップの例示的な追加処理を示す断面図である。 図２８と同様の断面図であるが、チップの例示的な追加処理を示す断面図である。 図２９に示すチップの一部の平面図である。 図３０に示すマスキング層の模式図である。 追加処理後の図２９に示すチップの一部の平面図である。 チップの追加処理を示す分解図である。 図２８と同様の断面図であるが、チップの例示的な追加処理を示す断面図である。 図３４に示すチップの一部の平面図である。 例示的な再構成された成形チップの組み合わせのウェハの模式図である。
チップの幾何学的形状は、過去数年にわたって継続的に転じてきた。しかしながら、チップサイズの縮小は、所定のチップに対する入出力数の付随的な増加の影響を受ける。このことは、マルチチップモジュールについてのチップ間相互接続の数を大幅に増加させる必要性をもたらした。現在の２Ｄ及び３Ｄ ＷＬＦＯは、２．０μｍ／ライン及びスペースのオーダで、制限された最小ライン間隔を有する。また、従来のＷＬＦＯ技術は、複数の硬化ポリイミドフィルムを使用して、必要なＲＤＬ層を形成する。これらのポリイミドフィルムは、機械的応力を受ける傾向があるため、反り（warpage）、ソース及びこれらの比較的高いベーキング温度は、他のセンシティブなデバイスに悪影響を与える可能性がある。最終的に、ＷＬＦＯ及びＥＭＩＢの両方におけるチップのピックアンドプレース精度が、依然として課題となる。
本発明の１つの態様によれば、第１ＰＨＹ領域を有する第１半導体チップと、第２ＰＨＹ領域を有する第２半導体チップと、第１ＰＨＹ領域と第２ＰＨＹ領域とを相互接続する相互接続チップと、第１半導体チップと第２半導体チップと相互接続チップとを接合する成形物と、を含む、成形チップの組み合わせが提供される。
成形チップの組み合わせにおいて、第１半導体チップは、成形チップの組み合わせが回路基板に実装される場合に回路基板に接続する第１の複数の相互接続（interconnects）を含み、第２半導体チップは、成形チップの組み合わせが回路基板に実装される場合に回路基板に接続する第２の複数の相互接続を含む。
成形チップの組み合わせにおいて、第１半導体チップは、第１の複数の相互接続に接続された第１非ＰＨＹ領域を含み、第２半導体チップは、第２の複数の相互接続に接続された第２非ＰＨＹ領域を含む。
成形チップの組み合わせにおいて、成形物は、第１成形材料層と第２成形材料層とを含む。
成形チップの組み合わせは、第１成形材料層と第２成形材料層との間に位置するポリマー層を含む。
成形チップの組み合わせは、回路基板を含み、当該回路基板に実装される。
成形チップの組み合わせにおいて、第１半導体チップはプロセッサを含み、第２半導体チップはメモリチップを含む。
本発明の別の態様によれば、第１ＰＨＹ領域を有する第１半導体チップと、第２ＰＨＹ領域を有する第２半導体チップと、第１ＰＨＹ領域と第２ＰＨＹ領域とを相互接続する相互接続チップと、第１半導体チップと第２半導体チップとを接合する第１成形材料層と、第１成形材料層に接合された第２成形材料層であって、相互接続チップを少なくとも部分的に封入する第２成形材料層と、を含む、成形チップの組み合わせが提供される。
成形チップの組み合わせにおいて、第１半導体チップは、成形チップの組み合わせが回路基板に実装される場合に回路基板に接続する第１の複数の相互接続を含み、第２半導体チップは、成形チップの組み合わせが回路基板に実装される場合に回路基板に接続する第２の複数の相互接続を含む。
成形チップの組み合わせにおいて、第１半導体チップは、第１の複数の相互接続に接続された第１非ＰＨＹ領域を含み、第２半導体チップは、第２の複数の相互接続に接続された第２非ＰＨＹ領域を含む。
成形チップの組み合わせは、第１成形材料層と第２成形材料層との間に位置するポリマー層を含む。
成形チップの組み合わせは、回路基板を含み、当該回路基板に実装される。
成形チップの組み合わせにおいて、第１半導体チップはプロセッサを含み、第２半導体チップはメモリチップを含む。
本発明の別の態様によれば、成形チップの組み合わせを製造する方法が提供される。この方法は、第１半導体チップの第１ＰＨＹ領域と第２半導体チップの第２ＰＨＹ領域とを相互接続チップで相互接続することと、第１半導体チップと第２半導体チップと相互接続チップとを合わせて成形することと、を含む。
方法は、成形チップの組み合わせが回路基板に実装される場合に回路基板に接続するための第１の複数の相互接続を第１半導体チップに形成することと、成形チップの組み合わせが回路基板に実装される場合に回路基板に接続するための第２の複数の相互接続を第２半導体チップに形成することと、を含む。
方法において、第１半導体チップは、第１の複数の相互接続に接続された第１非ＰＨＹ領域を含み、第２半導体チップは、第２の複数の相互接続に接続された第２非ＰＨＹ領域を含む。
方法において、成形することは、第１成形材料層を用いて第１半導体チップを第２半導体チップに成形することと、相互接続チップを少なくとも部分的に封入するように第２成形材料層を成形することと、を含む。
方法は、第１成形材料層と第２成形材料層との間にポリマー層を塗布することを含む。
方法は、成形チップの組み合わせを回路基板に実装することを含む。
方法において、第１半導体チップはプロセッサを含み、第２半導体チップはメモリチップを含む。
以下に説明する図面において、２つ以上の図に同一の要素が現れる場合には、符号が一般的に繰り返される。ここで、図面、特に、例示的な半導体チップデバイス１０の模式図である図１を参照する。半導体チップデバイス１０は、回路基板１５（例えば、システム基盤、回路カード、半導体チップパッケージ基板等）に実装可能な成形チップの組み合わせ１３を含む。回路基板１５は、この構成においてはんだボールを構成する複数の相互接続構造１７を介して、他の回路基板又は他の構造等の他の電気構造と電気的に接続することができる。しかしながら、当業者は、ピン、ランドグリッドアレイ構造又は他のタイプの相互接続等のように、はんだボール以外の様々なタイプの相互接続構造を使用可能であることを理解するであろう。成形チップの組み合わせ１３は、複数の半導体チップを含み、これらの半導体チップのうち２つの半導体チップの各々が符号１９，２０で示されており、その両方が少なくとも部分的に成形材料２５に封入されている。この構成では、成形材料２５を、２つの成形層３０，３５から構成することができる。以下により詳細に説明するように、半導体チップ１９，２０は、成形材料によって覆い隠されることによって図１では見えないが、以下に説明され、後の図面に示される別の半導体チップを介して、電気的に接続可能である。
半導体チップデバイス１０のさらなる詳細については、断面２−２で得られる図１の断面図である図２を参照することによって理解することができる。成形チップの組み合わせ１３の成形材料２５は、成形層３０と、成形層３５と、成形層３０，３５間に挟まれたポリマー層５０と、から構成されている。成形層３５は、半導体チップ１９，２０を横方向に囲むが、半導体チップ１９，２０の各々の上面５５，６０は、後の半導体チップ１９，２０へのヒートスプレッダの任意の配置を容易にするために、露出したままである。成形層３０，３５に選択される材料は、適用可能な成形温度で適切な粘度を示し、成形プロセスの時点で存在する何れかのはんだ構造の融点よりも低い成形温度を有することが望ましい。例示的な構成では、成形層３０，３５の材料は、約１６５℃の成形温度を有してもよい。２つの商用バリアントは、Ｓｕｍｉｔｏｍｏ ＥＭＥ−Ｇ７５０及びＧ７６０である。
半導体チップ１９，２０は、様々な集積回路のうち何れかであってもよい。実施例の非網羅的なリストには、マイクロプロセッサ、グラフィックス処理ユニット、両方の態様を組み合わせたアプリケーション処理ユニット、メモリデバイス、特定用途向け集積回路等を含む。半導体チップ１９は、チップ間信号の伝送専用の様々な内部及び外部導体構造を有する物理デバイス又は「ＰＨＹ」領域と、電力及び接地並びに／又はチップ間基板信号の伝送により適合した導体構造を有する非ＰＨＹ領域７０と、によって構成されている。同様に、半導体チップ２０は、半導体チップ１９のＰＨＹ領域６５及び非ＰＨＹ領域７０と同じ機能を有する、ＰＨＹ領域７５及び非ＰＨＹ領域８０を含む。簡単に上述したように、半導体チップ１９，２０は、別の半導体チップ、即ち相互接続チップ８５を介して電気的に接続される。半導体チップ１９，２０及び相互接続チップ８５は、シリコン、ゲルマニウム又は他の半導体材料で構成されてもよく、バルク半導体、絶縁体上の半導体又は他の設計であってもよい。相互接続チップ８５は、複数の内部導体トレースを含み、内部導体トレースは、必要に応じて複数のレベル又は単一のレベルとすることができる。これらのトレースのうち２つのトレースが示されており、まとめて符号９０で示されている。トレース９０は、導電経路９５を介して半導体チップ１９，２０のＰＨＹ領域６５，７５の導体構造と電気的に接続する。この導電経路は、図においてクロスハッチングが実用的でないスケール及びサイズであるため、それぞれ３つの矩形の複数の白色スタックとして示されている。しかしながら、後の図面では、これらの導電経路９５のさらなる詳細を示す。半導体チップ１９の非ＰＨＹ領域７０は、複数の導電性ピラー１００を介して回路基板１５と電気的に接続可能である。各導電性ピラー１００は、それぞれの導体パッド１０５を介して半導体チップ１９に電気的に接続されており、必要に応じてはんだバンプ又はマイクロバンプとすることができるはんだ相互接続１１０を介して回路基板１５に電気的に接続されている。同様に、半導体チップ２０の非ＰＨＹ領域８０は、半導体チップ１９の導電性ピラー１００、パッド１０５及びはんだバンプ１１０と実質的に同様の複数の導電性ピラー１１５、導体パッド１２０及びはんだバンプ１２５を介して回路基板１５に電気的に接続されている。導電性ピラー１００は、複数の絶縁層（即ち、底部から上部に向かって、成形層３０、ポリマー層５０及びパッシベーション構造１３０）を横断することに留意されたい。パッシベーション構造１３０は、二酸化ケイ素、窒化ケイ素又は他の誘電材料等の様々な絶縁材料の積層体であってもよい。同様に、導電性ピラー１１５は、成形層３０、ポリマー層５０及びパッシベーション構造１３５を横断する。ここで、パッシベーション構造１３５は、上述したパッシベーション構造１３０と同様であってもよい。導電性ピラー１００，１１５は、銅及び以下により詳細に説明する他のもの等の様々な導体材料から構成されてもよい。導体パッド１０５，１２０は、アルミニウム、銅又は様々な他の導体材料から構成されてもよい。はんだバンプ１１０，１２５は、スズ‐銀、スズ‐銀‐銅、又は、他のもの様々な周知のはんだ組成物から構成されてもよい。ポリマー層５０は、好ましくはポリベンゾオキサゾールから構成されるが、他のポリマー材料（例えば、ベンゾシクロブテン、低温ポリイミド、又は、約２００℃未満の硬化温度を有する他のポリマー等）が使用されてもよい。ポリマー層５０は、ストレスバッファ、アイソレーションフィルムとして機能するように設計されており、再配線層ルーティングを可能にすることができる。
回路基板１５は、有機又はセラミックであってもよく、単層又はより一般的には多層であってもよい。熱膨張係数の不一致の影響を抑えるために、アンダーフィル材料１４０を、成形層３０と回路基板１５の上面との間に配置することができ、必要に応じて、成形層３０の左右縁部（及び表示されていない縁部）を越えて横方向に延在させてもよい。アンダーフィル材料１４０は、周知のポリマーアンダーフィル材料から構成されてもよい。
ＰＨＹ領域６５，７５と相互接続チップ８５との間の導電経路９５のさらなる詳細は、図３も参照することによって理解することができる。図３は、相互接続チップ８５及びチップ１９のＰＨＹ領域６５に関連する導電経路９５のうち１つの導電経路の一部を示す図である。この説明は、他の導電経路９５の説明でもあることを理解されたい。半導体チップ１９に関連する導電経路９５の一部は、半導体チップ内の不可視の他の導体トレース又はビアに接続された導体パッド１４５と、ニッケル‐金キャップ１５５によって覆われる導電性マイクロピラー１５０を含むことができる。ニッケル‐金キャップ１５５は、バリア層及びはんだ濡れ性面として機能する。他の可能な材料としては、ニッケル‐バナジウム、白金、パラジウム、純金等が含まれる。アンダーバンプメタライゼーション１６０は、導電性ピラー１５０と導体パッド１４５との間に配置される。導体パッド１４５は、アルミニウム、銅、金、銀、又は、これらの組み合わせ等で構成されてもよい。ＵＢＭ構造１６０は、スパッタされたチタン、タングステン及び銅から構成されてもよく、ニッケル、バナジウム又は他の材料を含むこともできる。アンダーバンプメタライゼーション１６０、導電性マイクロピラー１５０及びニッケル‐金キャップ１５５の組み合わせは、半導体チップ１９のパッシベーション構造１３０及びポリマー層５０を横断することに留意されたい。相互接続チップ８５に関連する導電経路９５の一部は、導体パッド１６５を含むことができ、この導体パッドは、導体パッド１４５と同様に、相互接続チップ８５内に配置されるが、説明を簡単にするために図示されていない１つ以上の導電性トレース又はビアに電気的に接続されている。パッシベーション構造１６６は、本明細書の他の箇所で説明するパッシベーション構造１３０，１３５と同じタイプの材料から構成されており、導体パッド１６５を部分的に覆う。バリア／接着層１６７は、導体パッド１６５上に形成されており、好ましくはＴｉ‐Ｗ及び銅から構成されており、図中上方に向かって、銅層１７０、ニッケル層１７５及び他の銅層１８０が続く。銅層１８０は、はんだマイクロバンプ１８５によって覆われている。当業者は、導体材料の選択が、含まれる成分によって変わり得ることを理解するであろう。例えば、ニッケル、金、ニッケル及び金、又は、バナジウムでも、はんだ成分の他の導電層への移動又はその逆を防ぐバリア層として機能することができる。はんだマイクロバンプ１８５は、好ましくは鉛フリーはんだ（例えば、スズ‐銅‐銀、スズ‐銀、又は、他のタイプのはんだ等）から構成されてもよい。ニッケル‐金キャップ１５５は、バリア層機能を提供しながら、はんだマイクロバンプ１８５のための良好なはんだ濡れ性層を提供するように設計される。上述したように、図３に示す導電経路９５を、図２に示され説明された他の導電経路９５に使用することができる。
図１及び図２に示す半導体チップデバイス１０を製造する例示的なプロセスは、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９及び図２０を参照し、図４を最初に参照することによって理解することができる。図４は、半導体チップ１９，２０を断面で示し、図１及び図２に示す成形チップの組み合わせ１３に組み立てる前の状態の自立した半導体チップとして示している。図４において、半導体チップ１９，２０は、図１及び図２に示す向きから反転して示されていることに留意されたい。半導体チップ１９，２０を半導体ウェハ（図示省略）でまとめて製造することができ、その後、ウェハを個片化して個々の半導体チップ１９，２０が得られる。これらの製造プロセスの間に、様々な電子構造（例えば、トランジスタ、キャパシタ、インダクタ、及び、チップ１９，２０に適切な任意の他の論理素子及び回路構造を含む）を構築することができ、上述したＰＨＹ領域６５，７５及び非ＰＨＹ領域７０，８０の各々をチップ１９，２０に設けることができる。この点に関して、半導体チップ１９は、導体パッド１０５，１４５が、パッシベーション構造１３０と、下方の導体パッド１０５に通じるパッシベーション構造１３０内の複数の開口部１９０と、導体パッド１４５に通じるパッシベーション構造１３０を貫通する複数の開口部１９５と共に製造されている時点まで製造されてもよい。同様に、半導体チップ２０は、非ＰＨＹ領域８０内の導体パッド１２０が製造され、ＰＨＹ領域７５内の導体パッド１４５と、パッシベーション構造１３５内の開口部２００と、導体パッド１４５に通じるパッシベーション構造１３５内の複数の開口部２０５とが設けられる時点まで製造されてもよい。めっき、スパッタリング、化学蒸着、これらの組み合わせ等の周知の材料堆積技術を使用して、導体パッド１０５，１２０，１４５を製造することができる。周知のフォトリソグラフィ及び方向性エッチング技術を使用して、開口部１９０，１９５，２００，２０５を形成することができる。
次に、図５に示すように、半導体チップ１９，２０を図４に示す向きから反転させて、キャリア基板２１０に実装することができる。光活性化接着剤（図示省略）又は他の一時的な固定技術によって半導体チップ１９，２０をキャリア基板２１０に固定することができるが、これは、キャリアウェハ２１０が、その後、様々な処理ステップに従って除去されることを意図しているためである。
次に、図６に示すように、例えばＳｕｍｉｔｏｍｏ ＥＭＥ−Ｇ７５０又はＧ７６０等の適切な化合物を約１６５℃で約６０〜１２０分間圧縮成形することによって、成形層３５を形成する。この圧縮成形プロセスは、半導体チップ１９，２０を最初に封入し、キャリア基板２１０のそれ以外の覆われていない部分を覆う。半導体チップ１９，２０の上面５５，６０の各々を露出させることが望ましいので、成形層３５は、図７に示す研削プロセスを経て、これらの表面５５，６０を露出させることができる。このとき、半導体チップ１９，２０は、キャリア基板２１０に実装されたままであるが、成形層３５を介して横方向に機械的に接合される。
次に、図８に示すように、半導体チップ１９，２０及び成形層３５を、図７に示すキャリア基板２１０から分離し、図７に示す向きから反転させることができる。このとき、ポリマー層５０を、半導体チップ１９，２０及び成形層３５の両方に塗布することができる。周知のスピンコーティング及びベーキング技術を使用してポリマー層５０を塗布することができ、さらに、ブランケット堆積プロセスを使用することができるので、この時点で様々な開口部１９０，１９５，２００，２０５をポリマー層５０の材料で充填することができる。図９に示すように、半導体チップ１９の様々な導体パッド１０５，１４５及び半導体チップ２０の導体パッド１２０，１４５を再度露出させるために、ポリマー層５０は、導体パッド１０５への開口部２１５を設け、半導体チップ１９の導体パッド１４５への開口部２２０を設け、半導体チップ２０の導体パッド１４５，１２０への開口部２２０，２２５を設けるために、適宜マスクされ、リソグラフィ、即ちフォトリソグラフィによってパターニングされてもよい。
次に、図１０に示すように、レジストマスク２３５をポリマー層５０上に塗布し、適宜パターニングして、半導体チップ１９の導体パッド１４５に通じる開口部２４０と、半導体チップ２０の導体パッド１４５に通じる開口部２４５とを設ける。ここで、レジストマスク２３５の目的は、各半導体チップ１９，２０の導体パッド１０５，１２０をマスクして、各チップ１９，２０の導体パッド１４５に関連する様々な導体構造を製造することである。この製造ステップのさらなる詳細は、図１１も参照することによって理解することができる。図１１は、図１０の破線矩形２５０によって囲まれた部分であり、より拡大した倍率で示されている。ボックス２５０は、半導体チップ１９のＰＨＹ領域６５の一部、したがって、１つの導体パッド１０５と１つの導体パッド１４５とを囲むことに留意されたい。図１１に示す構造は、半導体チップ１９の他の同様の導体構造、及び、チップ２０のＰＨＹ領域７５内のこれらの導体構造を例示するものであることを理解されたい。また、図１１に示すように、レジストマスク２３５を塗布する前に、周知のスパッタ及び／又はＣＶＤ技術を使用してＵＢＭ１６０（図３にも示されている）を堆積することができることを理解されたい。このスパッタプロセスは、図示するように、ＵＢＭ１６０をブランケット堆積させることができる。その後、周知の技術を使用して、レジストマスク２３５をスピンコーティング及びベーキングによって塗布することができる。開口部２４０は、そのうちの１つが図１１に示されているが、レジストマスク２３５内でフォトリソグラフィによってパターニングすることができ、その後、マイクロピラー１５０を、ニッケル‐金キャップ１５５と同様に図３に関連して上述した技術を使用して、製造することができる。複数の導体材料２５２の塗布は、開口部２４０及び同様の開口部２４５を介して行われる。上述したように、マイクロピラー１５０は、半導体チップ１９のパッシベーション構造１３０と、ポリマー層５０の一部とを横断する。この図示した構成における導体パッド１４５，１０５は、各々の横方向寸法（直径や他の形状）Ｘ１及びＸ２（Ｘ２＞Ｘ１）で製造されることに留意されたい。しかしながら、以下に説明する別の構成では、半導体チップ１９は、Ｘ１及びＸ２がほぼ同じサイズで製造される。この状況は、別の開示された技術によって対処される技術的問題を生じさせる。
次に、図１２に示すように、周知のアッシング技術及び溶剤剥離（solvent stripping）技術を使用して図１１に示すレジストマスク２３５を剥離し、周知のスピンコーティング及びベーキング技術を使用して別のレジストマスク２６０を塗布し、半導体チップ１９，２０の各々の導体パッド１４５及びマイクロピラー１５０を覆うが、半導体１９の下方の導体パッド１０５に通じる開口部２６５と、半導体チップ２０の下方の導体パッド１２０に通じる開口部２７０とを有するようにパターニングする。
次に、図１３に示すように、複数の材料堆積ステップを実行して、液滴２７５によって概略的に表される導体材料を堆積し、半導体チップ１９，２０の導電性ピラー１００，１１５の各々を製造する。これらの材料製造プロセスのさらなる詳細は、図１４を参照することによって理解することができる。図１４は、図１３の破線矩形２８０によって囲まれた部分をより拡大した倍率で示す図である。図１４に示すように、レジストマスク２６０を塗布して開口部２７０をパターニングする前に、図１０に示すレジストマスク２３５の前に堆積した上述のＵＢＭ構造１６０が依然として所定の位置にある。ここで、ＵＢＭ構造１６０をめっき電極として使用するバイアスめっきプロセスから構成し得る周知のめっき技術を使用して、導電性ピラー１１５を製造することができる。銅、銅及び銀、銅及びスズ、又は、他のタイプの材料を使用することができる。導電性ピラー１１５のめっきに続いて、はんだキャップ２８５を、めっきによって、又は、ステンシル及びペーストプロセスによってピラー１１５上に製造する。ＵＢＭ構造１６０が導体パッド１２０上に配置され、導体パッド１２０とオーム接触していることと、ＵＢＭ構造１６０と導電性ピラー１１５の下部との組み合わせが、半導体チップ２０上のパッシベーション構造１３５及びポリマー層５０の一部を通って垂直方向に延在していることと、に留意されたい。
図１５及び図１６を参照して、相互接続チップ８５の半導体チップ１９，２０への実装について説明する。図１５に示すように、周知のアッシング及び溶剤剥離技術を使用して図１３及び図１４に示すレジストマスク２６０を剥離し、導電性ピラー１００，１１５の各々を半導体チップ１９，２０から上方に突出させる。相互接続チップ８５を実装する前に、半導体チップ１９，２０及び成形層３５の組み合わせは、ウェットエッチング等の材料除去プロセスを経て、ポリマー層５０上に位置するがピラー１００，１１５に対して横方向に位置するＵＢＭ構造１６０の余分な部分を除去することができる。このエッチングは、隣接するピラー１００，１１５間等の後の電気的短絡を抑制するために必要である。この時点まで、相互接続チップ８５は、内部導電トレース９０だけでなく、図３に示すように相互接続チップ８５に関連する導電経路９５の部分も設けるために、様々な周知の技術を使用して製造される。例えば、図１６は、図１５の一部、特に、破線矩形２９０によって囲まれた相互接続チップ８５の小さな部分をより拡大した倍率で示している。上述したように、図３に示す相互接続チップ８５に関連する導電経路９５の部分は、導体パッド１６５と、パッシベーション構造１６６と、シード層１６７と、様々な層１７０，１７５，１８０と、これに続くはんだキャップ１８５と、から構成されており、これらの全ては、図３に反映された向きから反転して示されている。相互接続チップ８５がポリマー層５０上に配置されると、はんだキャップ１８５と、半導体チップ１９，２０のマイクロピラー１５０上に配置された下方のニッケル‐金キャップ１５５との間の金属学的結合を確立するために、リフローが実行されることに留意されたい。
次に、図１７に示すように、第２成形プロセスを実行して、相互接続チップ８５、導電性ピラー１００，１１５及び他にポリマー層５０の露出部分に成形層３０を形成する。成形層３０は、約１６５℃で約６０〜１２０分間の圧縮成形プロセスと、Ｓｕｍｉｔｏｍｏ ＥＭＥ−Ｇ７５０若しくはＧ７６０又は本明細書に開示する他の成形材料とを使用して製造される。図１８に示すように成形層３０に対して研削プロセスを行い、導電性ピラー１００，１１５を露出させる必要がある。この研削プロセスは、導電性ピラー１００，１１５を露出させるように設計され、相互接続チップ８５の高さに応じて、相互接続チップ８５の裏面を薄くすることもできる。図１９に示すようにピラー１００，１１５を露出させた状態で、はんだ相互接続１１０をピラー１００上に形成し、はんだ相互接続１２５をピラー１１５上に形成する。周知のはんだめっき及び／若しくはペーストステンシルプロセス又は他の技術によって、はんだバンプのピックアンドプレース配置（pick and place placement）によってはんだ相互接続１１０，１２５を形成することができる。
次に、図２０に示すように、完成した成形チップの組み合わせ１３を、図１９に示す向きから反転させ、はんだ相互接続１１０，１２５のリフロープロセスによって回路基板１５に実装することができる。その後、アンダーフィル１４０は、液体としてのアンダーフィルを毛細管作用によって分配することによって設けられる。
熱管理目的のために、図２１に示すように、オプションのヒートスプレッダ又はシンク３００を成形チップの組み合わせ１３に実装し、半導体チップ１９，２０の各々と熱接触するように配置することができる。熱伝導グリース又はペースト（図示省略）等の適切な熱伝導材料を、ヒートスプレッダ３００と、半導体チップ１９，２０の各々の上面５５，６０との間に配置することができる。
図２２は、図２と同様の断面図であるが、代替の例示的な半導体チップデバイス１０’の断面図である。半導体チップデバイス１０’は、本明細書の他の箇所で図示及び説明する半導体チップデバイス１０と殆どの属性を共有する。主な相違点は、半導体チップデバイス１０が図２に示すようなアンダーフィル材料層１４０を利用するのに対し、半導体チップデバイス１０’は、代替の成形チップの組み合わせ１３’の成形層３０の全体的な高さを増加させるために、アンダーフィル材料層１４０を除去することにある。成形層３５及びポリマー層５０は、上述した構成と同様に使用される。しかしながら、図２２に示すように、成形層３０は、導電性ピラー１００，１１５の下端部付近で終端するのではなく、回路基板１５まで下方に延在し、回路基板１５に成形し、又は、上方に延在してチップ１９，２０、成形材料３５及びポリマー層５０の組み合わせを少なくとも部分的に封入する。ここでは、成形層３５を用いて半導体チップ１９，２０を成形するために本明細書の他の箇所で説明した製造工程と、半導体チップ１９のＰＨＹ領域６５及び非ＰＨＹ領域７０内並びにこれらの周辺における様々な導体構造の構成と、が同様に使用される。半導体チップ２０のＰＨＹ領域７５及び非ＰＨＹ領域８０は、半導体チップデバイス１０に関して本明細書の他の箇所で説明するように再現されるか、同一である。同様に、相互接続チップ８５は、半導体チップデバイス１０に関して本明細書の他の箇所で概して説明するように構成される。しかしながら、半導体チップデバイス１０と半導体チップデバイス１０’との間では、製造プロセスにおいてプロセスフローの違いがあるので、図２３を用いて最初に説明する。図２３は、ポリマー層５０の製造及び相互接続チップ８５の実装後の半導体チップ１９，２０と成形層３５との成形された組み合わせを示す図である。また、導電性ピラー１００，１１５は、図１５に示すように上述した技術を用いて製造され、露出されている。しかしながら、この段階では、はんだ相互接続１１０，１２５の各々は、導電性ピラー１００，１１５に実装される。これは、本質的にピックアンドプレースプロセスであるドロッププロセスを使用して実現することができる。また、はんだ相互接続１１０，１２５を配置するためにステンシル（図示省略）を配置することが可能である。はんだ相互接続１１０と導電性ピラー１００との間、及び、はんだ相互接続１２５と導電性ピラー１１５との間の初期の金属学的接合部を設けるために、この時点で、短時間のリフローを実現することができる。次に、図２４に示すように、半導体チップ１９，２０及び成形層３５を、相互接続チップ８５と共に、図２３に示す向きから反転させて回路基板１５に実装することができる。これは、はんだ相互接続１１０，１２５と、回路基板１５の導電性パッド（図示省略）との間に金属学的接続を設けるリフロープロセスを必要とする。次に、トランスファ成形又は他の技術を使用して、成形材料３０をポリマー層５０と回路基板１５との間に成形して、図２２に完成した形で示す成形層３０を設けることができる。これにより、完成した成形チップの組み合わせ１３’が設けられる。図２５に示すように、オプションのヒートスプレッダ３００を、上述したように成形チップの組み合わせ１３’に実装することができる。必要に応じて、成形層３０の成形プロセスは、成形層３０の横方向の縁部を、成形層３５及びポリマー層５０の横方向の縁部と同一端に形成することができることに留意されたい。この場合も、熱伝導材料（図示省略）を、ヒートシンク３００と半導体チップ１９，２０との間に配置することができる。
上記の開示した構成では、半導体チップ１９，２０のＰＨＹ領域６５，７５の導体パッドは、横方向寸法Ｘ２を有する非ＰＨＹ領域７０，８０の導体パッドよりも数が多く、寸法Ｘ１が若干小さい。しかしながら、半導体チップ１９，２０を、全ての導体パッドについて、即ち、ＰＨＹ領域６５，７５及び非ＰＨＹ領域７０，８０の両方について、単一の横方向寸法Ｘ１で製造することができる。しかしながら、これは、デバイス７０，８０の非ＰＨＹ領域がより小さい横方向寸法Ｘ１サイズのパッドを含む場合であっても、ピラー１００，１１５等のより大きい導電性ピラーを使用可能であることが望ましいという点において技術的複雑性を表す。この問題に対する技術的な解決策を、図２６、図２７、図２８、図２９、図３０、図３１、図３２、図３３、図３４及び図３５に関連して、最初に図２６を参照して図示及び説明する。図２６は、半導体チップ２０と、そのＰＨＹ領域７５及び非ＰＨＹ領域８０の一部との断面図である。ここで、ＰＨＹ領域７５は、本明細書の他の箇所で概して説明するように製造された、ある横方向寸法Ｘ１を有する複数の導体パッド１２０を含む。しかしながら、非ＰＨＹ領域８０は、本明細書の他の箇所に示す横方向寸法Ｘ２を有するより大きな導体パッド１２０の代わりに、横方向寸法Ｘ１を有する追加の複数の導体パッド１４５を含む。これは、２つの別々の横方向寸法を有するトップレベルの導体パッドを構成してパターニングすることを必要としないプロセスを使用して半導体チップ２０を製造する場合に起こり得る。パッシベーション構造１３５は、ＰＨＹ領域７５及び非ＰＨＹ領域８０の両方の全ての導体パッド１４５に、複数の開口部２２５を有するように適用され、パターニングされている。図２７は、パッシベーション構造１３５、開口部２２５及び下方の導体パッド１４５の一部の平面図である。いくつかの導体パッド１４５のみが示されており、半導体チップは、その複雑さに応じて数百又は数千個のこのようなパッドを含むことができることを理解されたい。図２７及び他の図における破線３０８は、ＰＨＹ領域７５と非ＰＨＹ領域８０との間の境界を表す。２つの破線の円３１０は、下方の導体パッド１４５とオーム接触することになる、後に形成される導電性ピラー１１５が形成される位置を表す。より小さいマイクロピラー１５０が、ＰＨＹ領域７５の導体パッド１４５とオーム接触して形成されることに留意されたい。技術的な目標は、大きいサイズの導電性ピラー１１５を、下方の小さい導体パッド１４５とオーム接触する破線の円３１０の位置に最終的に製造可能にすることである。最初に、図２８に示すように、ポリマー層５０を、半導体チップ２０のパッシベーション構造１３５にＰＨＹ領域７５及び非ＰＨＹ領域８０に亘って塗布し、開口部２２５を充填する。ポリマー層５０は、光活性化合物を含むことが好ましい。図２９に示すように、レジストマスク３２０は、ポリマー層５０に塗布され、パッシベーション構造１３５のＰＨＹ領域７５上の開口部２２５と位置合わせされた適切な開口部３２２と、パッシベーション構造１３５の非ＰＨＹ領域８０上の開口部２２５と位置合わせされた他の適切な開口部３２３と、を有するようにパターニングされる。開口部３２２，３２３の各々は、図３０及び図３１の平面図及び模式図に示されている。開口部３２２及び開口部３２３は、異なるフットプリントを有することに留意されたい。開口部３２２は、ＰＨＹ領域７５における下方の開口部２２５を追跡するフットプリントを有する。しかしながら、開口部３２３は、縦横に交差する接続部３４０と、非ＰＨＹ領域８０における下方の開口部２２５と位置合わせされた開口部３４５との組み合わせから構成されている。マスク３２０が所定の位置にありパターニングされた状態でポリマー層５０を露出して成長させ（developed）、図３２の平面図に示すようにマスク３２０を剥離して、マスク開口部３２２（図３１参照）のフットプリントを有するＰＨＹ領域７５の開口部３４７と、交差接続部３５０の開口部３４９と、マスク開口部３２３（図３１参照）のフットプリントを有する非ＰＨＹ領域８０の開口部３５２と、を生じさせる。ここで、ＰＨＹ領域７５及び非ＰＨＹ領域８０の両方における下方の導体パッド１４５が露出される。
次に、図３３の分解図に示すように、別のレジストマスク３３０をポリマー層５０に塗布してパターニングして、ポリマー層５０の開口部３４７と位置合わせされた適切な開口部３５４をＰＨＹ領域７５に設け、パッシベーション構造１３５の開口部３４９と位置合わせされた別のセットの開口部３５６を非ＰＨＹ領域８０に設ける。開口部３５４は、ポリマー層５０の開口部３４７と同じフットプリントを有し、開口部３５６は、ポリマー層５０の開口部３４９と同じフットプリントを有する。マスク３２０が所定の位置にある状態で開口部３４７内に個別の導電性ピラー１５０が形成され、相互接続された導電性ピラー１５０’が、本明細書の他の箇所で説明するめっき及び材料を使用して開口部３４９内に形成される。導電性ピラー１５０及び導電性ピラー１５０’は、同じ金属学的組成物を含むが、異なるフットプリントを有する。導電性ピラー１５０’は、ポリマー層５０を通じて下方に延在し、導体バー３５９によって相互接続された下方の導体パッド１４５（見えない）まで延在するピラー３５８から構成されている。後続の処理によって、より大きい直径の導電性ピラー３７０（破線）が、非ＰＨＹ領域８０の導電性ピラー１５０’の上部に形成されることを理解されたい。めっきマスク３３０は、導電性ピラー１５０及び導電性ピラー１５０’を残すために、本明細書の他の箇所で説明する技術を使用して最終的に剥離される。ポリマー層５０が再配線層トレースの形成を可能にするように、導体トレース（図示省略）も導体バー３５９と同様に形成することができる。ＰＨＹ領域７５の導電性ピラー１５０の基本的な構成は、導電性ピラー１５０について図１１に示したものと同じ一般的な構成である。導電性ピラー１５０’も同じ層を含むが、そのフットプリントは、図３３に示すように導電性ピラー１５０と異なる。
次に、図３４に示すように、めっきマスク３６０をポリマー層５０に形成し、図２７に示す破線の円３１０のサイズ及び位置に対応するように配置及びサイズ設定された適切な開口部３６５を用いてパターニングする。目的は、図３３に示す相互接続されたピラー３５８及びバー３５９を構成する下方の相互接続された導電性ピラー１５０’とオーム接触する導電性ピラー３７０を、後続のめっきプロセスによって設けることを可能にすることである。図３５は、非ＰＨＹ領域８０のめっきマスク３６０及びめっきされた導電性ピラー３７０の平面図である。下方の個別の導電性ピラー１５０は、めっきマスク３６０によって隠され（よって、破線で示される）、相互接続された導電性ピラー１５０’は、導電性ピラー３７０及びめっきマスク３６０の一部の両方によって隠され、同様に導電性ピラー１５０が隠されるため、破線で示されることに留意されたい。周知の技術を使用して、めっきマスク３６０を最終的に剥離する。
当業者であれば、本明細書に記載の成形チップの組み合わせ１３が、単一のユニットとして製造され、又は、ウェハレベルのプロセスに相当するようにウェハ状の構造（再構成されたウェハ）３８０内にまとめて製造され得ることを理解するであろう。例えば、図３６の模式図に示すように、複数の成形チップの組み合わせ１３を、例えば多数の成形層３５，３０を同時に使用して合わせて成形することができ、必要に応じて、このウェハレベルの段階において、相互接続チップ８５を成形チップの組み合わせ１３に実装することができる。その後、成形チップの組み合わせ１３を、本明細書の他の図に示す個別のユニットに分割することができる。
本発明は、様々な変形及び代替形態を受け入れることができ、特定の実施形態が、図面において例として示されており、本明細書において詳細に説明されている。しかしながら、本発明は、開示された特定の形態に限定されることを意図していないことを理解されたい。むしろ、本発明は、添付の特許請求の範囲によって定義される本発明の趣旨及び範囲内にある全ての変形、均等物及び代替物をカバーする。

Claims (20)

  1. 第１ＰＨＹ領域を有する第１半導体チップと、
    第２ＰＨＹ領域を有する第２半導体チップと、
    前記第１ＰＨＹ領域と前記第２ＰＨＹ領域とを相互接続する相互接続チップと、
    前記第１半導体チップと前記第２半導体チップとを横方向に接合する第１成形層と、
    前記第１成形層に接合され、前記相互接続チップ及び前記第１成形層を少なくとも部分的に封入する第２成形層と、
    前記第１成形層と前記第２成形層との間に配置されたポリマー層と、を備える、
    成形チップの組み合わせ。
  2. 前記第１半導体チップは、前記成形チップの組み合わせが回路基板に実装される場合に前記回路基板に接続する第１の複数の相互接続を含み、
    前記第２半導体チップは、前記成形チップの組み合わせが前記回路基板に実装される場合に前記回路基板に接続する第２の複数の相互接続を含む、
    請求項１の成形チップの組み合わせ。
  3. 前記第１半導体チップは、前記第１の複数の相互接続に接続された第１非ＰＨＹ領域を含み、
    前記第２半導体チップは、前記第２の複数の相互接続に接続された第２非ＰＨＹ領域を含む、
    請求項２の成形チップの組み合わせ。
  4. 前記第１半導体チップは、第１非ＰＨＹ領域を含み、
    前記第１半導体チップのＰＨＹ領域は、それぞれ第１横方向寸法を有する第１グループの導体パッドを有し、
    前記第１半導体チップの非ＰＨＹ領域は、それぞれ実質的に同じ前記第１横方向寸法を有する第２グループの導体パッドを有し、
    前記ポリマー層は、前記第１グループの導体パッドと位置合わせされた複数の開口部と、前記第２グループの導体パッドと位置合わせされた複数の相互接続された開口部と、を有し、
    前記ポリマー層は、前記複数の開口部の各々に導電性ピラーを有し、前記相互接続された複数の開口部の各々に相互接続された導電性ピラーを有する、
    請求項１の成形チップの組み合わせ。
  5. 前記相互接続された導電性ピラー上の別の導電性ピラーを備え、
    前記別の導電性ピラーは、前記第１横方向寸法よりも大きい第２横方向寸法を有する、
    請求項４の成形チップの組み合わせ。
  6. 回路基板を備え、
    前記成形チップの組み合わせは、前記回路基板に実装されている、
    請求項１の成形チップの組み合わせ。
  7. 前記第１半導体チップはプロセッサを備え、前記第２半導体チップはメモリチップを備える、
    請求項１の成形チップの組み合わせ。
  8. 第１ＰＨＹ領域及び第１非ＰＨＹ領域を有する第１半導体チップと、
    第２ＰＨＹ領域及び第２非ＰＨＹ領域を有する第２半導体チップと、
    前記第１ＰＨＹ領域と前記第２ＰＨＹ領域とを相互接続する相互接続チップと、
    前記第１半導体チップと前記第２半導体チップとを横方向に接合する第１成形層と、
    前記第１成形層に接合され、前記相互接続チップ及び前記第１成形層を少なくとも部分的に封入する第２成形層と、
    前記第１成形層と前記第２成形層との間に配置されたポリマー層と、を備える、
    成形チップの組み合わせ。
  9. 前記第１半導体チップは、前記成形チップの組み合わせが回路基板に実装される場合に前記回路基板に接続する第１の複数の相互接続を含み、
    前記第２半導体チップは、前記成形チップの組み合わせが前記回路基板に実装される場合に前記回路基板に接続する第２の複数の相互接続を含む、
    請求項８の成形チップの組み合わせ。
  10. 前記第１半導体チップの第１非ＰＨＹ領域は、前記第１の複数の相互接続に接続されており、
    前記第２半導体チップの第２非ＰＨＹ領域は、前記第２の複数の相互接続に接続されている、
    請求項９の成形チップの組み合わせ。
  11. 前記第１半導体チップのＰＨＹ領域は、それぞれ第１横方向寸法を有する第１グループの導体パッドを有し、
    前記第１半導体チップの非ＰＨＹ領域は、それぞれ実質的に同じ前記第１横方向寸法を有する第２グループの導体パッドを有し、
    前記ポリマー層は、前記第１グループの導体パッドと位置合わせされた複数の開口部と、前記第２グループの導体パッドと位置合わせされた複数の相互接続された開口部と、を有し、
    前記ポリマー層は、前記複数の開口部の各々に導電性ピラーを有し、前記複数の相互接続された開口部の各々に相互接続された導電性ピラーを有し、
    前記第１半導体チップの非ＰＨＹ領域は、前記相互接続された導電性ピラー上の別の導電性ピラーを含み、
    前記別の導電性ピラーは、前記第１横方向寸法よりも大きい第２横方向寸法を有する、
    請求項８の成形チップの組み合わせ。
  12. 回路基板を備え、
    前記成形チップの組み合わせは、前記回路基板に実装されている、
    請求項８の成形チップの組み合わせ。
  13. 前記第１半導体チップはプロセッサを備え、前記第２半導体チップはメモリチップを備える、
    請求項８の成形チップの組み合わせ。
  14. 第１半導体チップの第１ＰＨＹ領域と第２半導体チップの第２ＰＨＹ領域とを、相互接続チップを用いて相互接続することと、
    前記第１半導体チップと前記第２半導体チップとを、第１成形層を用いて合わせて成形することと、
    前記相互接続チップ及び前記第１成形層を、前記第１成形層に接合された第２成形層を用いて少なくとも部分的に封入することと、
    前記第１成形層と前記第２成形層との間にポリマー層を塗布することと、を含む、
    成形チップの組み合わせの製造方法。
  15. 前記成形チップの組み合わせが回路基板に実装される場合に前記回路基板に接続する第１の複数の相互接続を前記第１半導体チップに形成することと、
    前記成形チップの組み合わせが前記回路基板に実装される場合に前記回路基板に接続する第２の複数の相互接続を前記第２半導体チップに形成することと、を含む、
    請求項１４の方法。
  16. 前記第１半導体チップは、前記第１の複数の相互接続に接続された第１非ＰＨＹ領域を含み、
    前記第２半導体チップは、前記第２の複数の相互接続に接続された第２非ＰＨＹ領域を含む、
    請求項１５の方法。
  17. 前記第１半導体チップは、第１非ＰＨＹ領域を含み、
    前記方法は、
    それぞれ第１横方向寸法を有する前記第１半導体チップのＰＨＹ領域の第１グループの導体パッドと、それぞれ実質的に同じ前記第１横方向寸法を有する前記第１半導体チップの非ＰＨＹ領域の第２グループの導体パッドと、を形成することと、
    前記第１グループの導体パッドと位置合わせされた複数の開口部と、前記第２グループの導体パッドと位置合わせされた複数の相互接続された開口部と、を前記ポリマー層に設けることと、
    前記複数の開口部の各々に導電性ピラーを形成し、前記複数の相互接続された開口部の各々に相互接続された導電性ピラーを形成することと、を含む、
    請求項１４の方法。
  18. 前記相互接続された導電性ピラー上に別の導電性ピラーを配置することを含み、
    前記別の導電性ピラーは、前記第１横方向寸法よりも大きい第２横方向寸法を有する、
    請求項１７の方法。
  19. 前記成形チップの組み合わせを回路基板に実装することを含む、
    請求項１４の方法。
  20. 前記第１半導体チップはプロセッサを備え、前記第２半導体チップはメモリチップを備える、
    請求項１４の方法。
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