TWI759844B

TWI759844B - 多晶片封裝件及其製造方法

Info

Publication number: TWI759844B
Application number: TW109130122A
Authority: TW
Inventors: 林育民; 林昂櫻; 吳昇財; 陳昭蓉; 倪梓瑄; 黃馨儀; 羅元听
Original assignee: 財團法人工業技術研究院
Priority date: 2019-10-09
Filing date: 2020-09-03
Publication date: 2022-04-01
Also published as: TW202119570A

Abstract

一種多晶片封裝件及其製造方法。多晶片封裝件包括重配置線路結構；第一半導體晶片，配置在所述重配置線路結構上且具有第一主動面，所述第一主動面上配置有第一導電柱；第二半導體晶片，配置在所述第一半導體晶片上方且具有第二主動面，所述第二主動面上配置有第一導體；以及第一包封體，配置於所述重配置線路結構上且至少包封所述第一半導體晶片，其中所述第一導電柱與所述第一導體彼此對準並接合以電性連接所述第一半導體晶片與所述第二半導體晶片。

Description

多晶片封裝件及其製造方法

本發明是有關於一種半導體封裝件及其製造方法，且特別是有關於一種多晶片封裝件及其製造方法。

為了使半導體封裝件同時具有輕薄體積以及高性能，目前的封裝技術已嘗試將多個半導體晶片整合於單一半導體封裝件中而形成多晶片封裝件或是以3維堆疊技術堆疊多個半導體封裝件而形成堆疊式封裝件（Package on package，PoP）結構。然而，現有的多晶片封裝件中的多個半導體晶片之間的訊號溝通速度受限，因此半導體封裝件的整體效能仍有待進一步的提升。

本發明之目的係提供一種效能良好的多晶片封裝件。

本發明提供一種多晶片封裝件，包括重配置線路結構、第一半導體晶片、第二半導體晶片及第一包封體。所述第一半導體晶片具有第一主動面及與所述第一主動面相對的第一背面。所述第一主動面上配置有第一導電柱。所述第一半導體晶片配置在所述重配置線路結構上，且所述第一背面面向所述重配置線路結構。所述第二半導體晶片配置在所述第一半導體晶片上方且具有第二主動面。所述第二主動面上配置有第一導體。所述第一導體在與所述第二主動面垂直的方向上與所述第一半導體晶片交疊。所述第一包封體配置於所述重配置線路結構上且至少包封所述第一半導體晶片，其中所述第一導電柱與所述第一導體彼此對準並接合以電性連接所述第一半導體晶片與所述第二半導體晶片。

本發明提供一種多晶片封裝件，包括第一重配置線路結構、多個下部半導體晶片、上部半導體晶片、第一包封體以及第二包封體。所述多個下部半導體晶片分別具有第一主動面及與所述第一主動面相對的第一背面，所述第一主動面上配置有第一導體，所述多個下部半導體晶片並排地配置在所述第一重配置線路結構上，且所述第一背面面向所述第一重配置線路結構。所述上部半導體晶片配置在所述多個下部半導體晶片上方且具有配置有第一導電柱的第二主動面。所述上部半導體晶片的所述第一導電柱與所述多個下部半導體晶片的所述第一導體對準且接合。所述第一導體在與所述第二主動面垂直的方向上與所述上部半導體晶片交疊。所述第一包封體配置於所述第一重配置線路結構上且包封所述多個下部半導體晶片的至少部分。所述第二包封體配置於所述第一包封體上且包封所述上部半導體晶片。

本發明提供一種多晶片封裝件，包括中介連接結構、導電柱、第一下部半導體晶片、第二下部半導體晶片、第一上部半導體晶片以及第二上部半導體晶片。所述中介連接結構具有第一表面以及與所述第一表面相對的第二表面且包括導電圖案。所述導電柱位於所述中介連接結構的所述第一表面上且電性連接至所述導電圖案。所述第一下部半導體晶片以及所述第二下部半導體晶片並排地位於所述中介連接結構的所述第一表面上且電性連接至所述導電圖案。所述第一上部半導體晶片以及所述第二上部半導體晶片並排地位於所述中介連接結構的所述第二表面上且電性連接至所述導電圖案。所述第一上部半導體晶片在與所述中介連接結構的所述第一表面垂直的方向上與所述第一下部半導體晶片以及所述導電柱交疊，且所述第二上部半導體晶片在與所述中介連接結構的所述第一表面垂直的方向上同時與所述第一下部半導體晶片以及所述第二下部半導體晶片交疊。

本發明提供一種製造多晶片封裝件的方法，包括以下步驟。於重配置線路結構上設置第一半導體晶片使得所述第一半導體晶片的第一主動面與所述第一半導體晶片的緊鄰所述重配置線路結構的表面相對。所述第一半導體晶片的第一主動面上配置有第一導電柱。於所述重配置線路結構上設置第一包封體以包封所述第一半導體晶片。移除部分第一包封體以使所述第一導電柱自所述第一包封體暴露出來。於所述第一半導體晶片上方設置第二半導體晶片以使得所述第二半導體晶片的第二主動面上的第一導體與所述第一導電柱對準且接合，其中所述第一導體在與所述第二主動面垂直的方向上與所述第一半導體晶片交疊。

本發明提供一種製造多晶片封裝件的方法，包括以下步驟。於載體基板上設置第一半導體晶片使得所述第一半導體晶片的第一主動面與所述第一半導體晶片的緊鄰所述載體基板的表面相對。所述第一半導體晶片的第一主動面上配置有第一導體與第二導體。於所述載體基板上設置第一包封體以包封所述第一半導體晶片。移除部分第一包封體以使所述第一導體與所述第二導體自所述第一包封體暴露出來。於所述第一半導體晶片上方設置第二半導體晶片以使得所述第二半導體晶片的第二主動面上的第一導電柱與所述第一導體對準且接合，所述第一導體在與所述第二主動面垂直的方向上與所述第二半導體晶片交疊。在所述第一包封體與所述第二半導體晶片的所述第二主動面之間設置底膠以包封所述第一導電柱。於所述第一包封體上設置第二包封體以包封所述第二半導體晶片。移除部分所述第二包封體以暴露出所述第二半導體晶片的與所述第二主動面相對的表面。在所述第二包封體上設置重配置線路結構。最後移除所述載體基板。

基於上述，本發明的多晶片封裝件可以達到提升多晶片封裝件的整體效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖，且可能放大或縮小不同的膜層或區域來顯示於單一圖式中。而且，雖然文中使用如「第一」、「第二」等來描述不同的元件、區域及/或構件，但是這些元件、區域及/或構件不應當受限於這些用語。而是，這些用語僅用於區別一元件、區域或構件與另一元件、區域或構件。因此，以下所討論之第一元件、區域或構件可以被稱為第二元件、區域或構件而不違背實施例的教示。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

在本文中，參照附圖定義諸如「上」及「下」的空間相對用語。因此，應該理解，用語「上表面」可與術語「下表面」互換使用，並且當諸如層或膜的元件被描述為配置在另一個元件上時，所述元件可直接放置在另一個元件上，或者在這兩個元件間可存在中介元件。另一方面，當一個元件被描述為直接配置在另一個元件上時，這兩個元件間之間沒有中介元件。類似地，當元件被描述為與另一個元件連接時，所述元件可與另一個元件直接連接，或者在這兩個元件間可存在中介元件。另一方面，當一個元件被描述為與另一個元件時，這兩個元件間之間沒有中介元件。

圖1A至圖1I是依照本發明的一實施例的製造多晶片封裝件的製造流程步驟的剖面示意圖。圖2是繪示依照本發明的一實施例的多晶片封裝件的剖面示意圖。

參照圖1A，提供載體10。載體10上形成有離型膜20。載體10可為進行半導體晶片封裝製程時所使用的支撐基底。載體10的材料可包括玻璃、陶瓷、半導體等。雖然在圖式中顯示在載體10上進行單一多晶片封狀件的封裝，但載體10亦可為大尺寸的晶圓型態載體。也就是說，可在載體10上同時形成多個多晶片封裝件。離型膜20可由黏著劑（例如，紫外線（Ultra-Violet，UV）膠、光熱轉換（Light-to-Heat Conversion，LTHC）膠等、或者其他類型的黏著劑）形成。以紫外線膠所形成的離型膜20為例，可將紫外光照射於離型膜20上，使離型膜20喪失或降低其黏性，進而使得載體10以及離型膜20能夠與後續步驟所形成的結構分離。以光熱轉換膠為例，可將適當能量的光照射於離型膜20上，使離型膜20在光的熱能作用下分解而喪失或降低其黏性，進而使得載體10以及離型膜20能夠與後續步驟所形成的結構分離。

參照圖1B，藉由薄膜製程（thin film processes）在離型膜20上形成重配置佈線層116與介電層114而形成重配置線路結構(redistribution circuit structure)110。

重配置佈線層116可以通過增層法(build-up process)形成。舉例而言，形成重配置佈線層116的製程包括以下步驟。首先在離型膜20上濺鍍或沉積晶種層，其中晶種層的材料可例如為鈦/銅等導電材料。接著，於晶種層上形成圖案化光阻層以暴露出晶種層。藉由電鍍製程於被圖案化光阻層所暴露出的晶種層上形成導電材料，所述導電材料可包括銅（Cu）、銀（Ag）、鈀（Pd）、鋁（Al）、鎳（Ni）、鈦（Ti）、金（Au）、鉑（Pt）、鎢（W）或其合金。接著，移除光阻層以及未被導電材料所覆蓋的部分晶種層而形成重配置佈線層116。

形成介電層114的方法可包括旋轉塗布、化學氣相沉積（chemical vapor deposition，CVD）、電漿增強型化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）等。介電層114的材料可包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、雙馬來醯亞胺-三氮雜苯樹脂(Bismaleimide-trazine resin，BT resin)或任何其他合適的聚合物系介電材料以及氧化矽層、氮化矽層、氮氧化矽層或其他合適的矽介電材料。介電層114可以是包括感光性絕緣樹脂的感光性絕緣層。

重配置線路結構110可包括多層或單層重配置佈線層116。當重配置線路結構110包括多層重配置佈線層116時，形成上層之重配置佈線層116的製程包括以下步驟。首先，在介電層114中形成開口114H以暴露出其下之重配置佈線層116，其中於介電層114中形成開口114H的方法可取決於介電層114的材料而採用不同的製程。當介電層114為包括感光性絕緣樹脂的感光性絕緣層時，介電層114可藉由微影製程進行圖案化以形成開口114H。當介電層114為非感光性絕緣層時，介電層114可藉由微影/蝕刻製程、雷射鑽孔製程或機械鑽孔製程進行圖案化以形成開口114H。參照圖1B中的放大圖，在介電層114中所形成的開口114H的上部寬度D_T 可大於下部寬度D_B 。也就是說，開口114H的傾斜側壁(tapered sidewalls)與介電層114的上表面間的夾角α可大於90°。接著以與上述形成重配置佈線層116的方法相同的方法形成上層之重配置佈線層116以連接到經由介電層114的開口114H所暴露出的重配置佈線層116。雖然在圖式中，重配置線路結構110繪示為包括三層介電層114與三層重配置佈線層116，但本發明不以此為限，重配置線路結構110可包括較圖式更多層或更少層的介電層114與重配置佈線層116。

參照圖1C，可在重配置線路結構110上形成第二導電柱112。舉例來說，形成第二導電柱112的製程包括以下步驟。首先，在重配置線路結構110的介電層114中形成開口以暴露出重配置佈線層116，其中於介電層114中形成開口的方法可取決於介電層114的材料而採用不同的製程。當介電層114為包括感光性絕緣樹脂的感光性絕緣層時，介電層114可藉由微影製程進行圖案化以形成開口。當介電層114為非感光性絕緣層時，介電層114可藉由微影/蝕刻製程、雷射鑽孔製程或機械鑽孔製程進行圖案化以形成開口。開口的上部寬度可大於下部寬度。也就是說，開口的傾斜側壁與介電層114的上表面間的夾角可大於90°。之後，在介電層114以及被開口暴露出的重配置佈線層116的表面上形成晶種層。晶種層的材料可例如為鈦/銅等導電材料。接著，在晶種層上形成圖案化的光阻層。圖案化的光阻層可利用微影以及/或蝕刻製程來形成。圖案化的光阻層的開口暴露出重配置佈線層116上的晶種層的表面。接著，可於圖案化的光阻層的開口中形成多個導電柱狀結構。導電柱狀結構的形成方法可例如是印刷、電鍍、無電電鍍或其組合。之後，移除圖案化的光阻層以及部分晶種層而形成第二導電柱112。第二導電柱112的材料可利用電特性優異的金屬或其合金形成，例如銅（Cu）、銀（Ag）、鈀（Pd）、鋁（Al）、鎳（Ni）、鈦（Ti）、金（Au）、鉑（Pt）、鎢（W）或其合金。

參照圖1D（a），可將下部半導體晶片120藉由例如晶片黏結薄膜（DAF）等黏著劑層190以背面貼附至重配置線路結構110上。下部半導體晶片120可為形成有半導體積體電路的半導體晶片，例如記憶體晶片、邏輯晶片、數位晶片、類比晶片、感測器晶片（sensor chip）、人工智慧晶片（AI chip）、無線射頻晶片（wireless and radio frequency chip）或電壓調節器晶片等。其中感測器晶片可為影像感測器晶片，至少包括電荷耦合元件（CCD）或互補金氧半導體影像感測器(CMOS image sensor)。雖然圖式中未繪示，但在一些實施例中，下部半導體晶片120中可具有例如矽穿孔（Through Silicon Via，TSV）或玻璃穿孔（Through Glass Via，TGV）等導電穿孔結構以在下部半導體晶片120中形成垂直連接通路。也就是說，下部半導體晶片120可藉由所述導電穿孔結構自主動面120A及/或與主動面120A相對的表面與其它組件電性連接。舉例來說，下部半導體晶片120也可藉由導電穿孔結構電性連接至重配置線路結構110。下部半導體晶片120在主動面120A上具有第一導電柱121。第一導電柱121的材料可包括例如銅（Cu）、銀（Ag）、鈀（Pd）、鋁（Al）、鎳（Ni）、鈦（Ti）、金（Au）、鉑（Pt）、鎢（W）或其他電特性優異的金屬或其合金。參照圖1D（b），在另一實施例中，下部半導體晶片120在主動面120A上可包括保護層121A以保護第一導電柱121。舉例來說，第一導電柱121可嵌置於保護層121A中。也就是說，保護層121A可完全包封第一導電柱121。保護層121A的材料可包括模塑化合物、模塑底部填料、樹脂或環氧模製化合物（epoxy molding compound，EMC）等有機絕緣材料。本發明的保護層121A的材料與配置形式不以此為限。舉例來說，保護層121A亦可包封第一導電柱121的一部分。視需要，也可省略保護層121A。

參照圖1E與圖1F，形成第一包封體141，所述第一包封體141包覆下部半導體晶片120與第二導電柱112。第一包封體141的材料可包括模塑化合物、模塑底部填料、樹脂或環氧模製化合物（epoxy molding compound，EMC）等。視需要，第一包封體141中可摻雜有無機填料。形成第一包封體141的方法包括以下步驟。通過合適的製程（例如模塑製程或沉積製程）在載體10之上形成覆蓋重配置線路結構110、下部半導體晶片120與第二導電柱112的包封材料層，此後，執行表面研磨拋光製程（wafer grinding）或者表面平坦化製程（surface planarization）使得第一導電柱121與第二導電柱112的表面（如圖1F所示）暴露出來。也就是說，第一導電柱121與第二導電柱112的上表面位在相同的水平高度上。換句話說第一導電柱121、第二導電柱112及第一包封體141的上表面共面。第一導電柱121及第二導電柱112亦可自第一包封體141的上表面略微突出。第一導電柱121及第二導電柱112亦可自第一包封體141的上表面略微凹陷。在第一導電柱121與第二導電柱112的上表面自第一包封體141的上表面略微凹陷的情況下，有利於第一導電柱121與第二導電柱112在後續步驟中與上部半導體晶片150對準並接合。

在本文中，第一導電柱121的高度是指自下部半導體晶片120的主動面120A到第一導電柱121的上表面的垂直距離，且第二導電柱112的高度是指自重配置線路結構110的與下部半導體晶片120緊鄰的表面到第二導電柱112的上表面的垂直距離。第二導電柱112的高度可大於第一導電柱121的高度。第一導電柱121的寬度與第二導電柱112的寬度可彼此相同。或者，第一導電柱121的寬度與第二導電柱112的寬度可彼此不同。舉例來說，第一導電柱121的高度可例如為12微米至25微米，且第一導電柱121的高寬比（Aspect Ratio）可介於0.3至1.2。第二導電柱112的高度可例如為130微米至300微米且第二導電柱112的高寬比可介於1.2至3。

參照圖1G，提供上部半導體晶片150至第一包封體141上以使上部半導體晶片150的主動面上的第一導體151與第一導電柱121彼此對準並連接，並且使上部半導體晶片150的主動面上的第二導體152與第二導電柱112彼此對準並連接，進而使上部半導體晶片150、下部半導體晶片120以及重配置線路結構110彼此電性連接。換言之，上部半導體晶片150的第一導體151與第一導電柱121之間的電性連接以及上部半導體晶片150的第二導體152與第二導電柱112之間的電性連接不透過重配置線路結構來達成。在此情況下，不但封裝製程可被簡化，且上部半導體晶片150與第一導電柱121以及第二導電柱112之間的電性連接路徑可有效地縮短，進而提升上部半導體晶片150與下部半導體晶片120之間的溝通效能。

上部半導體晶片150的第一導體151在與下部半導體晶片120的主動面120A垂直的方向上與下部半導體晶片120交疊，且上部半導體晶片150的第二導體152在與下部半導體晶片120的主動面120A垂直的方向上不與下部半導體晶片120交疊。第一導體151與第二導體152的材料可包括銅（Cu）、銀（Ag）、鈀（Pd）、鋁（Al）、鎳（Ni）、鈦（Ti）、金（Au）、鉑（Pt）、鎢（W）或其合金等導電材料。第一導體151與第二導體152的形狀可包括柱狀或圖釘狀凸塊（Stud bump）等各種形狀。第一導體151與第一導電柱121的連接以及第二導體152與第二導電柱112的連接的方法可例如為藉由加熱而直接接合或利用接合金屬接合。舉例來說，可在第一導體151與第一導電柱121之間及第二導體152與第二導電柱112之間配置焊錫合金、銅、金、銀、銦、鈀、鈦、錳、鈷、或其合金等接合金屬，並對其加熱而接合第一導體151與第一導電柱121以及第二導體152與第二導電柱112。第一導體151與第一導電柱121的連接及第二導體152與第二導電柱112的連接亦可以不使用焊料。也就是說，第一導體151與第一導電柱121的連接及第二導體152與第二導電柱112的連接可不使用焊錫合金。接合金屬可為熔點低於200℃的低溫接合金屬。舉例來說，低溫接合金屬可包括雙晶銅、雙晶銀或其他奈米雙晶材料、銦錫合金、錫鉍合金、多孔金或其組合。相對於傳統焊球或焊料所需回焊溫度多高於或等於250℃，使用低溫接合金屬可在相對較低的加熱溫度下（例如，在低於200℃或低於150℃的溫度下）使得連接結構達到穩定接合，且滿足電性連接要求的可靠度要求。

繼續回到圖1G，圖1G中繪示多晶片封裝件中包括二個上部半導體晶片150，但本發明不限於此。上部半導體晶片150可包括單個上部半導體晶片150或並排設置於第一包封體141上的多個上部半導體晶片150。所述多個上部半導體晶片150的功能可彼此相同。或者，所述多個上部半導體晶片150的功能可彼此不同。上部半導體晶片150可為形成有半導體積體電路的半導體晶片，例如記憶體晶片、邏輯晶片、數位晶片、類比晶片、感測器晶片（sensor chip）、人工智慧晶片（AI chip）、無線射頻晶片(wireless and radio frequency chip)或電壓調節器晶片等。其中感測器晶片可為影像感測器晶片，至少包括電荷耦合元件(CCD)或互補金氧半導體影像感測器(CMOS image sensor)。

再繼續參照圖1G，可在第一包封體141上施加底膠160以包封第一導體151與第二導體152。底膠160可填充上部半導體晶片150與第一包封體141之間的空間並包封第一導體151與第二導體152。如圖1G所示，底膠160具有傾斜側壁，且底膠160的上部寬度例如會小於底膠160的下部寬度。在一些實施例中，底膠160的寬度是漸變的，且底膠160的寬度從較靠近第一包封體141的一端朝著較靠近上部半導體晶片150的另一端逐漸縮減。

參照圖1H，形成第二包封體142，所述第二包封體142包覆上部半導體晶片150。第二包封體142的材料可包括模塑化合物、模塑底部填料、樹脂或環氧模製化合物（epoxy molding compound，EMC）等。視需要，第二包封體142中可摻雜有無機填料。形成第二包封體142的方法包括以下步驟。通過合適的製程（例如模塑製程或沉積製程）在載體10之上形成覆蓋第一包封體141、上部半導體晶片150與底膠160的包封材料層，此後，執行表面研磨拋光製程（wafer grinding）或者表面平坦化製程（surface planarization）使得上部半導體晶片150的表面暴露出來。第一包封體141的材料與第二包封體142的材料可彼此相同。或者，第一包封體141的材料與第二包封體142的材料可彼此不同。如圖1H中所示，第二包封體142可包括與第一包封體141直接接觸的部分142A以及藉由底膠160與第一包封體141彼此隔開的部分142B。

參照圖1H與圖1I，進行一離型製程，以使圖1I中所示的結構與載體10及離型膜20分離。當離型膜20是由紫外線膠所形成時，前述的離型製程可將紫外光照射於離型膜20上，以使離型膜20喪失或降低其黏性，進而使得載體10以及離型膜20能夠與圖1H中所示的結構分離。當離型膜20是由光熱轉換膠所形成時，前述的離型製程可將適當能量的光照射於離型膜20上，以使離型膜20在光的熱能作用下分解而喪失或降低其黏性，進而使得載體10以及離型膜20能夠與圖1I中所示的結構分離。

參照圖2，可在重配置線路結構110上形成多個導電端子170而完成本發明的多晶片封裝件100。導電端子170例如是焊球，但本發明不限於此。可在大尺寸的晶圓上同時形成多個本發明的多晶片封裝件100，接著，再藉由切割等製程以分離個別多晶片封裝件100。因此本發明的多晶片封裝件100中的第一包封體141的側壁、第二包封體142的側壁可與重配置線路結構110的側壁對準。

在本發明的多晶片封裝件100中，下部半導體晶片120與上部半導體晶片150藉由下部半導體晶片120的第一導電柱121與上部半導體晶片150的第一導體151彼此連接。換句話說，下部半導體晶片120與上部半導體晶片150間沒有設置重配置線路結構。由於下部半導體晶片120與上部半導體晶片150沒有經由重配置線路結構連接而是直接經由下部半導體晶片120的第一導電柱121與上部半導體晶片150的第一導體151連接，因此可縮短下部半導體晶片120與上部半導體晶片150之間的電源及/或訊號的傳遞路徑，而提高電源及/或訊號的傳遞速度與品質。

在本發明的多晶片封裝件100中，多個並排的上部半導體晶片150之間可藉由下部半導體晶片120的內部線路結構彼此連接。一般而言，多個並排的半導體晶片使用重配置線路結構或焊線彼此連接。在一般的重配置線路結構中，線寬與線距皆大約為2微米、通孔（via）的寬度大約為5微米、連接墊的寬度大約為7微米，且層數一般為3層。而在半導體晶片的內部線路結構中，線寬與線距皆大約為0.4微米、通孔（via）的寬度大約為0.4微米、連接墊的寬度大約為0.7微米且層數一般為4層。也就是說，半導體晶片的內部線路結構的線路密度較高且層數較多。在本實施例中，使用具有高密度與多層數聯線能力的下部半導體晶片120進行連接，因此相較於使用一般的重配置線路結構進行連接，本實施例的多晶片封裝件100可實現高頻寬訊號連接。

在本發明的多晶片封裝件100中，重配置線路結構110與上部半導體晶片150可藉由第二導電柱112與上部半導體晶片150的第二導體152彼此連接。因此可調整第二導電柱112的寬高比以在重配置線路結構110與上部半導體晶片150之間提供其他訊號及大電流（例如接地）的傳遞路徑。

在本發明的多晶片封裝件100中，下部半導體晶片120的訊號傳遞路徑可以是經由第一導電柱121、上部半導體晶片150、第二導電柱112、重配置線路結構110再藉由導電端子170與外部訊號進行連接，因此，可以省去製作矽穿孔（TSV），進而降低多晶片封裝件100的生產成本。

圖3是繪示依照本發明的另一實施例的多晶片封裝件的剖面示意圖。

參照圖3，依照本發明的另一實施例的多晶片封裝件200除僅包括一個上部半導體晶片150外，其餘結構關係及配置與圖2所示的多晶片封裝件100的結構關係及配置相似。也就是說，本發明的多晶片封裝件對於上部半導體晶片120與下部半導體晶片150的數量沒有特別限制。視需要，本發明的多晶片封裝件中可包括一或多個上部半導體晶片120及一或多個下部半導體晶片150。一或多個上部半導體晶片120及一或多個下部半導體晶片150彼此可執行相同功能或不同功能。除非有其他明顯矛盾或明顯不同的描述，否則多晶片封裝件100的相同參考編號的組件的相關描述也適用於多晶片封裝件200的相同參考編號的組件，在此不再贅述。

圖4是繪示依照本發明的另一實施例的多晶片封裝件的剖面示意圖。

參照圖4，依照本發明的另一實施例的多晶片封裝件300為影像感測器封裝件。在本發明的多晶片封裝件300中，影像感測晶片350與其他上部半導體晶片150並排地配置。影像感測晶片350可為互補式金氧半導體影像感測晶片(CMOS image sensing chip)。然本發明不對影像感測晶片350的種類加以限制，其可為其他適當種類的影像感測晶片。影像感測晶片350在感測面350A上可具有微透鏡（micro lens）323，微透鏡323下方為影像感測晶片350的感測區322。微透鏡323上方覆蓋有蓋體330。蓋體330可例如為透明的玻璃基板。蓋體330與微透鏡323之間形成有例如密封膠（sealant）的密封結構325而使蓋體330與微透鏡323彼此間隔開，此外，密封結構325可用以定義蓋體330與影像感測晶片350之間的空間。影像感測晶片350的與感測面350A相對的表面上配置有第一導體151與第二導體152，第一導體151連接到下部半導體晶片120的第一導電柱121以使影像感測晶片350與下部半導體晶片120彼此電性/訊號連接，第二導體152連接到第二導電柱112以使影像感測晶片350與重配置線路結構110彼此電性/訊號連接。在本發明的多晶片封裝件300中，影像感測晶片350與並排的上部半導體晶片150之間可藉由下部半導體晶片120的內部線路結構彼此連接，而非藉由焊線或重配置線路結構進行連接。因此，本發明的多晶片封裝件300可實現高頻寬訊號連接。除非有其他明顯矛盾或明顯不同的描述，否則多晶片封裝件100、200的相同參考編號的組件的相關描述也適用於多晶片封裝件300的相同參考編號的組件，在此不再贅述。

圖5是繪示依照本發明的另一實施例的多晶片封裝件的剖面示意圖。

參照圖5，依照本發明的另一實施例的多晶片封裝件400與圖4所示的多晶片封裝件300相同，不同之處在於在多晶片封裝件400中以結合多個晶片的下部半導體元件420、影像感測半導體元件440及上部半導體元件460分別置換多晶片封裝件300中的下部半導體晶片120、影像感測晶片350及上部半導體晶片150。下部半導體元件420、影像感測半導體元件440及上部半導體元件460可包括具有相同或不同功能的多個晶片。舉例來說，下部半導體元件420可包括上下堆疊的第一半導體晶片422與第二半導體晶片424，影像感測半導體元件440可包括上下堆疊的第三半導體晶片442與第四半導體晶片444，上部半導體元件460可包括上下堆疊的第五半導體晶片462與第六半導體晶片464。第一半導體晶片422、第二半導體晶片424、第三半導體晶片442、第四半導體晶片444、第五半導體晶片462與第六半導體晶片464可視多晶片封裝件400的功能而定可獨立地為記憶體晶片、邏輯晶片、數位晶片、類比晶片、感測器晶片（sensor chip）、人工智慧晶片（AI chip）、無線射頻晶片(wireless and radio frequency chip)或電壓調節器晶片等。舉例來說，第三半導體晶片442可為影像感測晶片。第一半導體晶片422與第二半導體晶片424可藉由第一半導體晶片422的第一連接導體422P與第二半導體晶片424的第二連接導體424P彼此連接。第三半導體晶片442與第四半導體晶片444可藉由第三半導體晶片442的第三連接導體442P與第四半導體晶片444的第四連接導體444P彼此連接。第五半導體晶片462與第六半導體晶片464可藉由第五半導體晶片462的第五連接導體462P與第六半導體晶片464的第六連接導體464P彼此連接。由於第一半導體晶片422與第二半導體晶片424之間、第三半導體晶片442與第四半導體晶片444之間以及第五半導體晶片462與第六半導體晶片464之間的電性路徑短，因此可以實現訊號的快速傳遞。同時，由於本發明的多晶片封裝件400包括多個晶片，因此本發明的多晶片封裝件400可執行更多功能但不顯著增加多晶片封裝件的體積。雖然圖5中繪示了多晶片封裝件400將多晶片封裝件300中的下部半導體晶片120、影像感測晶片350及上部半導體晶片150都置換成結合多個晶片的下部半導體元件420、影像感測半導體元件440及上部半導體元件460，然而本發明不限於此，而是也可僅置換下部半導體晶片120、影像感測晶片350及上部半導體晶片150中的部分。除非有其他明顯矛盾或明顯不同的描述，否則多晶片封裝件100、200、300的相同參考編號的組件的相關描述也適用於多晶片封裝件400的相同參考編號的組件，在此不再贅述。

圖6A至圖6J是依照本發明的一實施例的製造多晶片封裝件的製造流程步驟的剖面示意圖。圖7A到圖7F是繪示本發明的第一導體151與第一導電柱121的連接方法的各種實施例的示意圖。圖8是繪示依照本發明的一實施例的多晶片封裝件的剖面示意圖。除非有其他明顯矛盾或明顯不同的描述，否則上述實施例中的相同參考編號的組件的相關描述也適用於本實施例中的相同參考編號的組件，在此不再贅述。

參照圖6A，將主動面上配置有第一導體151與第二導體152的上部半導體晶片150貼附至具有離型膜20的載體10上。

參照圖6B及圖6C，形成第二包封體142，所述第二包封體142包覆上部半導體晶片150。形成第二包封體142的方法包括以下步驟。通過合適的製程（例如模塑製程或沉積製程）在載體10之上形成覆蓋上部半導體晶片150的包封材料層，此後，執行表面研磨拋光製程（wafer grinding）或者表面平坦化製程（surface planarization）使得上部半導體晶片150的第一導體151與第二導體152的表面暴露出來。

參照圖6D，在上部半導體晶片150的第二導體152上形成第二導電柱112。舉例來說，形成第二導電柱112的製程包括以下步驟。首先，於第二包封體142上形成圖案化的光阻層。圖案化的光阻層可利用微影以及/或蝕刻製程來形成。圖案化的光阻層的開口暴露出第二導體152的表面。接著，可於圖案化的光阻層的開口中形成多個導電柱狀結構。導電柱狀結構的形成方法可例如是印刷、電鍍、無電電鍍或其組合。之後，移除圖案化的光阻層而形成第二導電柱112。

參照圖6E，將下部半導體晶片120安裝到第二包封體142上以將下部半導體晶片120的第一導電柱121與上部半導體晶片150的第一導體151彼此連接。接著，可在第二包封體142上施加第一底膠161以包封第一導電柱121。第一底膠161可填充下部半導體晶片120與第二包封體142之間的空間並包封第一導電柱121。如圖6E所示，第一底膠161具有傾斜側壁，且第一底膠161的上部寬度例如會小於第一底膠161的下部寬度。在一些實施例中，第一底膠161的寬度是漸變的，且第一底膠161的寬度從較靠近第二包封體142的一端朝著較靠近下部半導體晶片120的另一端逐漸縮減。

作為另一選擇，第一底膠161在將下部半導體晶片120安裝到第二包封體142上之前形成於下部半導體晶片120上。在這種情況下，第一導電柱121可在至少部分被第一底膠161包封的情況下與第一導體151連接。當第一導電柱121在至少部分被第一底膠161包封的情況下與第一導體151連接時，第一底膠161的寬度變化可與圖6E所示的相反，也就是說第一底膠161的寬度從較靠近第二包封體142的一端朝著較靠近下部半導體晶片120的另一端逐漸增加（圖未示）。圖7A到圖7H繪示第一導電柱121在至少部分被第一底膠161包封的情況下與第一導體151連接的連接方法的各種實施例的示意圖。

參照圖7A至圖7C，可在第一底膠161上形成露出第一導電柱121的下表面的保護層165。保護層165的材料可為例如樹脂、非導電性膠膜、介電材料等有機材料。第一導電柱121的形狀可如圖7A與圖7C所示為柱狀或如圖7B所示為圖釘狀凸塊。第一導體51的形狀可如圖7A與圖7B所示為柱狀或如圖7C所示為圖釘狀凸塊。在圖7A至圖7C的實施例中，當將下部半導體晶片120安裝到第二包封體142上時，下部半導體晶片120的下表面為平坦表面。也就是說，下部半導體晶片120的保護層165的下表面與第一導電柱121的下表面共面。接著，可使第一導電柱121與第一導體151直接接觸並藉由加熱而連接。由於下部半導體晶片120的第一導電柱121被第一底膠161與保護層165包封而只有表面露出進行連接，因此可避免受到外力衝擊而受損，如此一來，可提高半導體製程的良率。

參照圖7D及圖7E，可在第二包封體142上形成保護層165。保護層165的材料可為例如樹脂、非導電性膠膜、介電材料等有機材料。保護層165可不形成在第一導體151的上表面上，因此，第一導體151的上表面會略低於保護層165的上表面。第一導電柱121的形狀可如圖7D所示為柱狀或如圖7E所示為圖釘狀凸塊。在圖7D與圖7E的實施例中，第一導電柱121突出第一底膠161且第一導體151的上表面略低於保護層165的上表面。因此可便於下部半導體晶片120的第一導電柱121與第一導體151彼此對準而接觸。第一導電柱121與第一導體151可在直接接觸後藉由加熱而直接接合。

參照圖7F，圖7F所繪示的實施例與圖7A所繪示的實施例類似，差別在於第一導電柱121與第一導體151中是藉由接合金屬125連接。接合金屬125可例如為焊錫合金、銅、金、銀、銦、鈀、鈦、錳、鈷、或其合金等。可藉由使第一導電柱121、第一導體151及/或接合金屬125彼此接觸並加熱而接合第一導電柱121與第一導體151。第一導電柱121與第一導體151的連接亦可以不使用焊料。也就是說，第一導電柱121與第一導體151的連接可不使用焊錫合金。接合金屬125可為熔點低於200℃的低溫接合金屬。舉例來說，低溫接合金屬可包括雙晶銅、雙晶銀或其他奈米雙晶材料、銦錫合金、錫鉍合金、多孔金或其組合。相對於傳統焊球或焊料所需回焊溫度多高於或等於250℃，使用低溫接合金屬可在相對較低的加熱溫度下（例如，在低於200℃或低於150℃的溫度下）使得連接結構達到穩定接合，且滿足電性連接要求的可靠度要求。

參照圖7G，圖7G所繪示的實施例與圖7F所繪示的實施例類似，差別在於保護層165同時形成在第二包封體142與第一底膠161上。

參照圖7H，圖7H所繪示的實施例與圖7F所繪示的實施例類似，差別在於第一導體上151沒有形成接合金屬125而是形成氧化保護層126。氧化保護層126的材料例如可為有機保焊膜（Organic Solderability Preservative，OSP）。氧化保護層126可在與第一導電柱121接合前使用清潔製程移除或者通過助焊劑與第一導電柱121接合。

返回參照圖6F及圖6G，形成第一包封體141，第一包封體141包覆下部半導體晶片120。形成第一包封體141的方法包括以下步驟。通過合適的製程（例如模塑製程或沉積製程）在載體10之上形成覆蓋第二包封體142、下部半導體晶片120以及第二導電柱112的包封材料層，此後，執行表面研磨拋光製程（wafer grinding）或者表面平坦化製程（surface planarization），使得第二導電柱112的表面暴露出來。

參照圖6H，藉由薄膜製程(thin film processes)在第一包封體141上形成包括重配置佈線層116與介電層114的重配置線路結構110以與第二導電柱112電性連接。此處形成重配置線路結構110的方法與參照圖1B所描述的形成重配置線路結構110的方法類似，不同之處在於，在介電層114中所形成的開口114H的較靠近下部半導體晶片120的部分的寬度D_N 可小於較遠離下部半導體晶片120的部分的寬度D_F ，如圖6H中的放大圖所示。也就是說，開口114H的傾斜側壁(tapered sidewalls)與介電層114的表面間的夾角α可大於90°。接著，在重配置線路結構110的最外面的介電層114中形成開口O1以暴露出重配置佈線層116。開口O1的較靠近下部半導體晶片120的部分的寬度D_I 可小於較遠離下部半導體晶片120的部分的寬度D_O 。也就是說，開口O1的傾斜側壁(tapered sidewalls)與介電層114的表面間的夾角β可大於90°。

參照圖6I，可在重配置線路結構110上形成導電端子170。舉例來說，可藉由使用拾取裝備（pick-up equipment）將導電端子170放至前一步驟所形成的開口O1中以使導電端子170與重配置佈線層116電性連接，然後，藉由迴焊製程（reflow process）來接合導電端子170與重配置佈線層116。

參照圖6I、圖6J與圖8，進行一離型製程，以使圖8中所示的結構與載體10及離型膜20分離而完成圖8的半導體封裝件500。此處的離型製程與上述參照圖1H與圖1I描述的離型製程類似。此處不再贅述。

圖9A至圖9I是依照本發明的一實施例的製造多晶片封裝件的製造流程步驟的剖面示意圖。圖10是繪示依照本發明的一實施例的多晶片封裝件的剖面示意圖。圖9A至圖10中所示的多晶片封裝中與前述相同或相似的組件被給定相同的參考編號，且具有相同參考編號的組件的說明與上述說明重複，因此對其不再予以贅述。

參照圖9A，提供載體10。載體10上形成有離型膜20。

參照圖9B，藉由薄膜製程(thin film processes)在離型膜20上形成介電層614與重配置佈線層616而形成第一重配置線路結構610。形成介電層614與重配置佈線層616的方法與材料與前述參照圖1B描述的形成重配置佈線層116與介電層114的方法與材料類似，不同之處在於在離型膜20上先形成介電層614後，再形成重配置佈線層616。由於其它內容與上述內容重複，此處不再予以贅述。

參照圖9C，可在第一重配置線路結構610上形成下部導電柱613。形成下部導電柱613的方法與材料與前述參照圖1C描述的形成第二導電柱112的方法與材料類似。此處不再予以贅述。

參照圖9D，可將多個下部半導體晶片620的第一背面620B藉由例如晶片黏結薄膜（DAF）等黏著劑層190貼附至第一重配置線路結構610上。下部半導體晶片620可為形成有半導體積體電路的半導體晶片，例如記憶體晶片、邏輯晶片、數位晶片、類比晶片、感測器晶片（sensor chip）、人工智慧晶片（AI chip）、無線射頻晶片（wireless and radio frequency chip）或電壓調節器晶片等。其中感測器晶片可為影像感測器晶片，至少包括電荷耦合元件（CCD）或互補金氧半導體影像感測器(CMOS image sensor)。下部半導體晶片620在第一主動面620A上具有第一導體621與第二導體622。第一導體621與第二導體622的材料包括例如銅（Cu）、銀（Ag）、鈀（Pd）、鋁（Al）、鎳（Ni）、鈦（Ti）、金（Au）、鉑（Pt）、鎢（W）或其合金等導電材料。

繼續參照圖9D，形成第一包封體141，所述第一包封體141包覆下部半導體晶片620與下部導電柱613。視需要，在第一包封體141形成之後可執行表面研磨拋光製程（wafer grinding）或者表面平坦化製程（surface planarization）使得第一導體621、第二導體622與下部導電柱613的表面暴露出來。

參照圖9E，可分別在第二導體622與下部導電柱613上形成第二導電柱642與第三導電柱643。此處形成第二導電柱642與第三導電柱643的方法與前述參照圖6D形成第二導電柱112的方法類似，此處不再予以贅述。第二導電柱642與第三導電柱643的材料包括例如銅（Cu）、銀（Ag）、鈀（Pd）、鋁（Al）、鎳（Ni）、鈦（Ti）、金（Au）、鉑（Pt）、鎢（W）或其合金等導電材料。

參照圖9F，將上部半導體晶片650安裝到第一包封體141上以將上部半導體晶片650的第二主動面650A上的第一導電柱651與下部半導體晶片620的第一導體621彼此連接。此處安裝上部半導體晶片650的方法與前述參照圖6E安裝下部半導體晶片120的方法類似，此處不再予以贅述。另外，參照圖7A到圖7H所描述的連接第一導電柱121與第一導體151的方法也適用於此處上部半導體晶片650的第一導電柱651與下部半導體晶片620的第一導體621的連接方法。也就是說，底膠660可在上部半導體晶片650的第一導電柱651與下部半導體晶片620的第一導體621接合之前或接合之後形成。當底膠660在上部半導體晶片650的第一導電柱651與下部半導體晶片620的第一導體621接合之之後形成時，底膠660具有傾斜側壁，且底膠660的寬度從較靠近第一包封體141的一端朝著較靠近上部半導體晶片650的另一端逐漸縮減。當底膠660在上部半導體晶片650的第一導電柱651與下部半導體晶片620的第一導體621接合之之前形成時，底膠660具有傾斜側壁，且底膠660的寬度從較靠近第一包封體141的一端朝著較靠近上部半導體晶片650的另一端逐漸增加。上部半導體晶片650可為記憶體晶片、邏輯晶片、數位晶片、類比晶片、感測器晶片（sensor chip）、人工智慧晶片（AI chip）、無線射頻晶片(wireless and radio frequency chip)或電壓調節器晶片等。雖然圖式中未繪示，但在一些實施例中，上部半導體晶片650中可具有例如矽穿孔（Through Silicon Via，TSV）或玻璃穿孔（Through Glass Via，TGV）等導電穿孔結構以在上部半導體晶片650中形成垂直連接通路。也就是說，上部半導體晶片650可藉由所述導電穿孔結構自第二主動面650A及/或與第二主動面650A相對的表面與其它組件電性連接。舉例來說，上部半導體晶片650可藉由導電穿孔結構電性連接至下文將描述的第二重配置線路結構640。第一導電柱651的材料包括例如銅（Cu）、銀（Ag）、鈀（Pd）、鋁（Al）、鎳（Ni）、鈦（Ti）、金（Au）、鉑（Pt）、鎢（W）或其合金等導電材料。

參照圖9G，形成第二包封體142，第二包封體142包覆上部半導體晶片650。形成第二包封體142的方法包括以下步驟。通過合適的製程（例如模塑製程或沉積製程）在載體10之上形成覆蓋第一包封體141、上部半導體晶片650、第二導電柱642及第三導電柱643的包封材料層，此後，執行表面研磨拋光製程（wafer grinding）或者表面平坦化製程（surface planarization）使得暴露出第二導電柱642及第三導電柱643的表面暴露出來。

參照圖9H，在第二包封體142上形成包括第二重配置佈線層646與第二介電層644的第二重配置線路結構640以與第二導電柱642及第三導電柱643電性連接。形成第二重配置線路結構640的材料與方法與前述參照圖1B形成重配置線路結構110的材料與方法類似，此處不再予以贅述。

參照圖9H、圖9I與圖10，進行例如參照圖1H與圖1I所描述的離型製程，以使圖9I中所示的結構與載體10及離型膜20分離。接著，可將結構倒置以在最外部的第一介電層614形成開口O2以暴露出至少部分的第一重配置佈線層616。參照圖9I中的放大圖，在最外部的第一介電層614中所形成的開口O2的外部寬度D_O 可大於內部寬度D_I ，而在內部的第一介電層614中所形成的開口614H的較靠近下部半導體晶片120的部分的寬度D_N 可大於較遠離下部半導體晶片120的部分的寬度D_F ，也就是說，開口O2的寬度變化方向與下方的第一介電層614中的開口的寬度變化方向相反。接著，使用拾取裝備將導電端子170放至所形成的開口O2中。然後，藉由迴焊製程（reflow process）來接合導電端子170與第一重配置佈線層616而形成圖10的多晶片封裝件600。

圖11繪示依照本發明的一實施例的堆疊式封裝件（Package on package，PoP）的剖面示意圖。圖11中所示的堆疊式封裝件中與前述相同或相似的組件被給定相同的參考編號，且具有相同參考編號的組件的說明與上述說明重複，因此對其不再予以贅述。

參照圖11，依照本發明的一實施例的堆疊式封裝件1000包括下部半導體封裝件100A、上部半導體封裝件100B以及連接下部半導體封裝件100A與上部半導體封裝件100B的中間導電端子180。下部半導體封裝件100A與前述參照圖8所述的多晶片封裝件500相同，不同之處在於下部半導體封裝件100A還包括第三導電柱113與頂部重配置線路結構140，第三導電柱113貫穿第一包封體141與第二包封體142且連接重配置線路結構110與頂部重配置線路結構140。第三導電柱113的材料包括例如銅（Cu）、銀（Ag）、鈀（Pd）、鋁（Al）、鎳（Ni）、鈦（Ti）、金（Au）、鉑（Pt）、鎢（W）或其合金等導電材料。上部半導體封裝件100B包括基底12、半導體晶片13及包封體15。半導體晶片13可以面向上的方式配置在基底12上並通過焊線14與基底12中的線路層（未示出）連接。包封體15配置於基底12上且包封半導體晶片13與焊線。中間導電端子180位於多晶片封裝件100A的頂部表面S1上。中間導電端子180例如是焊球，但本發明不限於此。

視需要，可省略下部半導體封裝件100A的頂部重配置線路結構140。此外，雖然堆疊式封裝件1000中的下部半導體封裝件100A繪示為具有與參照圖8描述的多晶片封裝件500類似的結構，但本發明不以此為限，堆疊式封裝件1000中的下部半導體封裝件100A亦可具有與參照圖2、圖3及圖10描述的多晶片封裝件100、多晶片封裝件200及多晶片封裝件600類似的結構。

圖12繪示依照本發明的一實施例的堆疊式封裝件（Package on package，PoP）的剖面示意圖。圖12中所示的堆疊式封裝件中與前述相同或相似的組件被給定相同的參考編號，且具有相同參考編號的組件的說明與上述說明重複，因此對其不再予以贅述。

參照圖12，依照本發明的一實施例的堆疊式封裝件2000包括多晶片封裝件600、影像感測器封裝件200B以及連接多晶片封裝件600與影像感測器封裝件200B的中間導電端子180。影像感測器封裝件200B至少包括位於影像感測器封裝件200B頂部的透光基板25、透光基板25下方的影像感測晶片23、透光基板25上的線路層27以及連接影像感測晶片23與線路層27的連接導體29。影像感測晶片23可為互補式金氧半導體影像感測晶片(CMOS image sensing chip)。然本發明不對影像感測晶片23的種類加以限制，其可為其他適當種類的影像感測晶片。影像感測晶片23可經由連接導體29、線路層27以及中間導電端子180而電性連接到多晶片封裝件600。

除非有其他明顯矛盾或明顯不同的描述，否則上述實施例中的相同參考編號的組件的相關描述也適用於本實施例中的相同參考編號的組件，在此不再贅述。

圖13A至圖13L是依照本發明的一實施例的製造多晶片封裝件的製造流程步驟的剖面示意圖。

參照圖13A，提供載體10。載體10上依序形成有離型膜20與晶種層212S。

載體10可為進行半導體晶片封裝製程時所使用的支撐基底。載體10的材料可包括玻璃、陶瓷、半導體等。雖然在圖式中顯示在載體10上進行單一多晶片封狀件的封裝，但載體10亦可為大尺寸的晶片型態載體。也就是說，可在載體10上同時形成多個多晶片封裝件。

離型膜20可由黏著劑（例如，紫外線（Ultra-Violet，UV）膠、光熱轉換（Light-to-Heat Conversion，LTHC）膠等、或者其他類型的黏著劑）形成。以紫外線膠所形成的離型膜20為例，可將紫外光照射於離型膜20上，使離型膜20喪失或降低其黏性，進而使得載體10以及離型膜20能夠與後續步驟所形成的結構分離。以光熱轉換膠為例，可將適當能量的光照射於離型膜20上，使離型膜20在光的熱能作用下分解而喪失或降低其黏性，進而使得載體10以及離型膜20能夠與後續步驟所形成的結構分離。

晶種層212S可通過濺鍍或沉積製程形成於離型膜20上。晶種層212S的材料可例如為鈦/銅等導電材料。

參照圖13B，可在載體10上形成導電柱212。舉例來說，形成導電柱212的製程包括以下步驟。首先，在晶種層212S上形成圖案化的光阻層。圖案化的光阻層可利用微影以及/或蝕刻製程來形成。圖案化的光阻層的開口暴露出晶種層212S的表面。接著，可於圖案化的光阻層的開口中形成多個導電柱狀結構。導電柱狀結構的形成方法可例如是印刷、電鍍、無電電鍍或其組合。之後，移除圖案化的光阻層以及部分晶種層而形成導電柱212。導電柱212的材料可利用電特性優異的金屬或其合金形成，例如銅（Cu）、銀（Ag）、鈀（Pd）、鋁（Al）、鎳（Ni）、鈦（Ti）、金（Au）、鉑（Pt）、鎢（W）或其合金。之後可通過蝕刻或微影製程移除離型膜20上的晶種層212。

參照圖13C，可將第一下部半導體晶片220與第二下部半導體晶片230藉由例如晶片黏結薄膜（DAF）等黏著劑層190以背面貼附至離型膜20上。第一下部半導體晶片220與第二下部半導體晶片230可獨立地為形成有積體電路的半導體晶片，例如記憶體晶片、邏輯晶片、數位晶片、類比晶片、感測器晶片（sensor chip）、人工智慧晶片（AI chip）、無線射頻晶片（wireless and radio frequency chip）或電壓調節器晶片等。其中感測器晶片可為圖像感測器晶片，至少包括電荷耦合元件（CCD）或互補金氧半導體圖像感測器(CMOS image sensor)。

在本實施例中，第二下部半導體晶片230中可具有例如矽穿孔（Through Silicon Via，TSV）或玻璃穿孔（Through Glass Via，TGV）等導電穿孔結構232以在第二下部半導體晶片230中形成垂直連接通路。也就是說，第二下部半導體晶片230可藉由導電穿孔結構232自配置有第二下部連接導體230P的主動面及/或與所述主動面對的表面與其它元件電性連接。雖然本發明於圖式中繪示僅第二下部半導體晶片230具有導電穿孔結構232，但本發明不以此為限。視需要，第一下部半導體晶片220也可具有導電穿孔結構。

第一下部半導體晶片220與第二下部半導體晶片230在其主動面上分別具有連接至半導體晶片內部電路的第一下部連接導體220P與第二下部連接導體230P。第一下部連接導體220P與第二下部連接導體230P的材料可包括例如銅（Cu）、銀（Ag）、鈀（Pd）、鋁（Al）、鎳（Ni）、鈦（Ti）、金（Au）、鉑（Pt）、鎢（W）或其他電特性優異的金屬或其合金。第一下部半導體晶片220與第二下部半導體晶片230在其主動面上可包括保護層165以包封第一下部連接導體220P與第二下部連接導體230P的至少部分。保護層165的材料可包括模塑化合物、模塑底部填料、樹脂或環氧模制化合物（epoxy molding compound，EMC）等有機絕緣材料。本發明的保護層165的材料與配置形式不以此為限。視需要，也可省略保護層165。

參照圖13D與13E，形成第一包封體141，所述第一包封體141包覆第一下部半導體晶片220與第二下部半導體晶片230以及導電柱212。第一包封體141的材料可包括模塑化合物、模塑底部填料、樹脂或環氧模制化合物（epoxy molding compound，EMC）等。視需要，第一包封體141中可摻雜有無機填料。形成第一包封體141的方法包括以下步驟。通過合適的製程（例如模塑製程或沉積製程）在載體10之上形成覆蓋第一下部半導體晶片220與第二下部半導體晶片230以及導電柱212的包封材料層，此後，執行表面研磨拋光製程（wafer grinding）或者表面平坦化製程（surface planarization）使得導電柱212的表面以及第一下部連接導體220P與第二下部連接導體230P的表面暴露出來。也就是說，導電柱212的表面以及第一下部連接導體220P與第二下部連接導體230P的表面位在相同的水平高度上。換句話說，導電柱212、第一下部連接導體220P、第二下部連接導體230P以及第一包封體141的上表面共面。

參照圖13E及圖13F，藉由薄膜製程（thin film processes）在圖13E所得結構上形成包括介電層274、第一導電圖案271、第二導電圖案272、貫穿介電層274以連接第一導電圖案271與第二導電圖案272的導電通孔圖案273的中介連接結構270。

中介連接結構270可以通過增層法(build-up process)形成。舉例而言，形成中介連接結構270的製程包括以下步驟。首先在圖13E所得結構上濺鍍或沉積晶種層，其中晶種層的材料可例如為鈦/銅等導電材料。接著，於晶種層上形成圖案化光阻層以暴露出晶種層。藉由電鍍製程於被圖案化光阻層所暴露出的晶種層上形成導電材料，所述導電材料可包括銅（Cu）、銀（Ag）、鈀（Pd）、鋁（Al）、鎳（Ni）、鈦（Ti）、金（Au）、鉑（Pt）、鎢（W）或其合金。接著，移除光阻層以及未被導電材料所覆蓋的部分晶種層而形成第一導電圖案271。

第一導電圖案271可形成於導電柱212、第一下部連接導體220P、第二下部連接導體230P上並與導電柱212、第一下部半導體晶片220與第二下部半導體晶片230電性連接。在一些實施例中，個別第一導電圖案271可分別與個別導電柱212、第一下部連接導體220P以及第二下部連接導體230P相應地連接，其中與導電柱212相應連接的第一導電圖案271的線寬可大於與第一下部連接導體220P或第二下部連接導體230P相應連接的第一導電圖案271的線寬。

接著通過例如旋轉塗布、化學氣相沉積（chemical vapor deposition，CVD）、電漿增強型化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）等方法於第一導電圖案271上形成介電層274。介電層274可以是包括感光性絕緣樹脂的感光性絕緣層。接著，在介電層274中形成開口以暴露出其下之第一導電圖案271，其中於介電層274中形成開口的方法可取決於介電層274的材料而採用不同的製程。當介電層274為包括感光性絕緣樹脂的感光性絕緣層時，介電層274可藉由微影製程進行圖案化以形成開口。當介電層274為非感光性絕緣層時，介電層274可藉由微影/蝕刻製程、雷射鑽孔製程或機械鑽孔製程進行圖案化以形成開口。接著，使用例如鍍覆製程在介電層274的開口中填充導電材料以形成導電通孔圖案273與第二導電圖案272。導電通孔圖案273在剖面圖中的寬度可變化。舉例而言，導電通孔圖案273較靠近第二導電圖案272處的寬度可大於導電通孔圖案273較靠近第一導電圖案271處的寬度。

參照圖13G，將第一上部半導體晶片240與第二上部半導體晶片250並排地安裝至中介連接結構270上以使第一上部半導體晶片240的主動面上的第一上部連接導體240P與第二導電圖案272電性連接，並且使第二上部半導體晶片250的主動面上的第二上部連接導體250P與第二導電圖案272電性連接。在一些實施例中，個別第二導電圖案272可分別與個別第一上部連接導體240P以及第二上部連接導體250P相應地連接。

如圖13G所繪示，第一上部半導體晶片240可在垂直方向上同時與導電柱212以及第一下部半導體晶片220交疊，而第二上部半導體晶片250可在垂直方向上同時與第一下部半導體晶片220以及第二下部半導體晶片230交疊。此外，第一上部半導體晶片240的第一上部連接導體240P以及第二上部半導體晶片250的第二上部連接導體250P可在垂直方向上與相應的第一下部半導體晶片220的第一下部連接導體220P與第二下部半導體晶片230的第二下部連接導體230P彼此交疊。因此，第一上部半導體晶片240可通過第一下部半導體晶片220與第二上部半導體晶片250進行訊號傳輸。

第一上部半導體晶片240與第二上部半導體晶片250可獨立地為形成有積體電路的半導體晶片，例如記憶體晶片、邏輯晶片、數位晶片、類比晶片、感測器晶片（sensor chip）、人工智慧晶片（AI chip）、無線射頻晶片（wireless and radio frequency chip）或電壓調節器晶片等。其中感測器晶片可為圖像感測器晶片，至少包括電荷耦合元件（CCD）或互補金氧半導體圖像感測器(CMOS image sensor)。第一下部半導體晶片220、第二下部半導體晶片230、第一上部半導體晶片240及第二上部半導體晶片250可獨立地為執行相同或不同功能的半導體晶片，本發明沒有特別限制。

第一上部半導體晶片240的主動面上的第一上部連接導體240P以及第二上部半導體晶片250的主動面上的第二上部連接導體250P的材料可包括銅（Cu）、銀（Ag）、鈀（Pd）、鋁（Al）、鎳（Ni）、鈦（Ti）、金（Au）、鉑（Pt）、鎢（W）或其合金等導電材料。

雖然圖式中未繪示，但在一些實施例中，第一上部半導體晶片240與第二上部半導體晶片250中可分別具有例如矽穿孔（Through Silicon Via，TSV）等導電穿孔結構以分別在第一上部半導體晶片240與第二上部半導體晶片250中形成垂直連接通路。所述導電穿孔結構可自第一上部半導體晶片240的主動面延伸至第一上部半導體晶片240的與主動面相對的背面。所述導電穿孔結構可與第一上部半導體晶片240的主動面上的第一上部連接導體240P電性及/或實體連接。所述導電穿孔結構可自第一上部半導體晶片240的背面暴露出來以與其它組件電性及/或實體連接。舉例而言，例如半導體晶片等其他電子組件可堆疊在第一上部半導體晶片240上並與自第一上部半導體晶片240的背面暴露出的導電穿孔結構電性及/或實體連接，且所述電子組件可經由所述導電穿孔結構電性連接至第一上部半導體晶片240下方的中介連接結構270。類似地，所述導電穿孔結構可自第二上部半導體晶片250的主動面延伸至第二上部半導體晶片250的與主動面相對的背面。所述導電穿孔結構可與第二上部半導體晶片250的的主動面上的第二上部連接導體250P電性及/或實體連接。所述導電穿孔結構可自第二上部半導體晶片250的背面暴露出來以與其它組件電性及/或實體連接。舉例而言，例如半導體晶片等其他電子組件可堆疊在第二上部半導體晶片250上並與自第二上部半導體晶片250的背面暴露出的導電穿孔結構電性及/或實體連接，且所述電子組件可經由所述導電穿孔結構電性連接至第二上部半導體晶片250下方的中介連接結構270。

在一些實施例中，在安裝第一上部半導體晶片240與第二上部半導體晶片250之前，可在第二導電圖案272上形成例如凸塊等接合結構280。因此，第一上部半導體晶片240與第二上部半導體晶片250可經由接合結構280與中介連接結構270的第二導電圖案272電性連接，並經由中介連接結構270與導電柱、第一下部半導體晶片220及第二下部半導體晶片230電性連接。

接合結構280的材料可例如包括焊錫合金、銅、金、銀、銦、鈀、鈦、錳、鈷、或其合金等接合金屬。在一些實施例中，接合結構280的材料可為熔點低於200℃的低溫接合金屬。舉例來說，低溫接合金屬可包括雙晶銅、雙晶銀或其他奈米雙晶材料、銦錫合金、錫鉍合金、多孔金或其組合。相對於傳統焊球或焊料所需回焊溫度多高於或等於250℃，使用低溫接合金屬可在相對較低的加熱溫度下（例如，在低於200℃或低於150℃的溫度下）使得連接結構達到穩定接合，且滿足電性連接要求的可靠度要求。

參照圖13H，通過合適的製程（例如模塑製程或沉積製程）在載體10之上形成覆蓋中介連接結構270、第一上部半導體晶片240及第二上部半導體晶片250的第二包封體142。第二包封體142的材料可包括模塑化合物、模塑底部填料、樹脂或環氧模制化合物（epoxy molding compound，EMC）等。視需要，第二包封體142中可摻雜有無機填料。第一包封體141的材料與第二包封體142的材料可彼此相同。或者，第一包封體141的材料與第二包封體142的材料可彼此不同。

參照圖13H與圖13I，進行一離型製程，以使圖13I中所示的結構與載體10及離型膜20分離。當離型膜20是由紫外線膠所形成時，前述的離型製程可將紫外光照射於離型膜20上，以使離型膜20喪失或降低其黏性，進而使得載體10以及離型膜20能夠與圖13H中所示的結構分離。當離型膜20是由光熱轉換膠所形成時，前述的離型製程可將適當能量的光照射於離型膜20上，以使離型膜20在光的熱能作用下分解而喪失或降低其黏性，進而使得載體10以及離型膜20能夠與圖13I中所示的結構分離。

參照圖13I與圖13J，在離型膜20被移除的表面上執行表面研磨拋光製程（wafer grinding）或者表面平坦化製程（surface planarization）使得第二下部半導體晶片230的導電穿孔結構232的表面與導電柱212的表面暴露出來。

參照圖13K，藉由薄膜製程（thin film processes）在圖13J所得的結構上形成包括重配置佈線層116與介電層114的重配置線路結構(redistribution circuit structure)110。

具體而言，可通過例如旋轉塗布、化學氣相沉積（chemical vapor deposition，CVD）、電漿增強型化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）等方法於圖13J所得的結構上形成介電層114。介電層114的材料可包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、雙馬來醯亞胺-三氮雜苯樹脂(Bismaleimide-trazine resin，BT resin)或任何其他合適的聚合物系介電材料以及氧化矽層、氮化矽層、氮氧化矽層或其他合適的矽介電材料。介電層114可以是包括感光性絕緣樹脂的感光性絕緣層。

接著，在介電層114中形成開口以暴露出其下之導電穿孔結構232及導電柱212。於介電層114中形成開口的方法可取決於介電層114的材料而採用不同的製程。當介電層114為包括感光性絕緣樹脂的感光性絕緣層時，介電層114可藉由微影製程進行圖案化以形成開口。當介電層114為非感光性絕緣層時，介電層114可藉由微影/蝕刻製程、雷射鑽孔製程或機械鑽孔製程進行圖案化以形成開口。介電層114的開口在剖面圖中的寬度可變化。舉例而言，所述開口的上部寬度可大於下部寬度。因此，重配置佈線層116的填充於所述開口的部分的上部寬度也可大於下部寬度。

接著在介電層114的表面以及介電層114的開口的表面上濺鍍或沉積晶種層，其中晶種層的材料可例如為鈦/銅等導電材料。接著，於晶種層上形成圖案化光阻層以暴露出晶種層。藉由電鍍製程於被圖案化光阻層所暴露出的晶種層上形成導電材料，所述導電材料可包括銅（Cu）、銀（Ag）、鈀（Pd）、鋁（Al）、鎳（Ni）、鈦（Ti）、金（Au）、鉑（Pt）、鎢（W）或其合金。接著，移除光阻層以及未被導電材料所覆蓋的部分晶種層而形成重配置佈線層116。

參照圖13L，可在重配置線路結構110的最外重配置佈線層116上形成多個導電端子170而完成本發明的多晶片封裝件700。導電端子170例如是焊球，但本發明不限於此。可在大尺寸的晶片上同時形成多個本發明的多晶片封裝件700，接著，再藉由切割等製程以分離個別多晶片封裝件700。因此本發明的多晶片封裝件700中的第一包封體141的側壁、第二包封體142的側壁可與重配置線路結構110的側壁對準。

在本發明的多晶片封裝件700中，第一上部半導體晶片240與第二上部半導體晶片250與第一下部半導體晶片220與第二下部半導體晶片230之間沒有設置重配置線路結構而是通過中介連接結構270彼此連接。相較於重配置線路結構，本發明的中介連接結構270可具有較小的線寬、線距及通孔寬度，因此可縮短第一上部半導體晶片240與第二上部半導體晶片250與第一下部半導體晶片220與第二下部半導體晶片230之間的電源及/或訊號的傳遞路徑，而提高電源及/或訊號的傳遞速度與品質。

同時，本發明的多晶片封裝件700通過在第二下部半導體晶片230中包括可提供高速訊號傳輸的導電穿孔結構232以及與第二下部半導體晶片230並排配置且可提供其他訊號或大電流（例如接地）傳輸的導電柱212，而可同時實現高速訊號傳輸與大電流訊號傳輸。

作為另一選擇，可例如藉由與參照圖13A至圖13L說明的製造方法相同或類似的製造方法在圖13L所示的多晶片封裝件700上堆疊更多層半導體晶片。舉例而言，可在第一上部半導體晶片240及/或第二上部半導體晶片250上堆疊更多層半導體晶片。詳言之，第一上部半導體晶片240及/或第二上部半導體晶片250中可具有例如矽穿孔（Through Silicon Via，TSV）等導電穿孔結構以電性及/或實體連接至堆疊於其上的半導體晶片。

圖14A至圖14O是依照本發明的一實施例的製造多晶片封裝件800的製造流程步驟的剖面示意圖。圖14A至圖14O中使用與圖13A至圖13K相同的符號標示相同或相似的元件，因此對於具有相同符號的元件的說明可參照上文參照圖13A至圖13K所提供的說明，重複的內容將不再予以贅述。以下說明將主要針對圖14O所示的多晶片封裝件800與圖13K所示的多晶片封裝件700的製程與結構差異進行說明。

圖14A與圖14B的製程與參照關於圖13A、圖13B所說明的製程相同或相似，因此不再贅述。

參照圖14C，可將第一下部半導體晶片220與第二下部半導體晶片230藉由黏著劑層190以倒裝晶片（flip-chip）的方式貼附至離型膜20上。

參照圖14D與14E，通過合適的製程（例如模塑製程或沉積製程）在載體10之上形成覆蓋第一下部半導體晶片220與第二下部半導體晶片230以及導電柱212的包封材料層，此後，執行表面研磨拋光製程（wafer grinding）或者表面平坦化製程（surface planarization）使得導電柱212的表面以及第二下部半導體晶片230的導電穿孔結構232的表面暴露出來。也就是說，導電柱212的表面以及第二下部半導體晶片230的背面位元在相同的水平高度上。換句話說，導電柱212的上表面、第二下部半導體晶片230的背面以及第一包封體141的上表面共面。同時，第一下部半導體晶片220的背面被第一包封體141完全覆蓋，但本發明不以此為限。舉例來說，第一下部半導體晶片220的背面也可自第一包封體141暴露出來。

參照圖14E與圖14F，藉由薄膜製程（thin film processes）在圖14E所得的結構上形成包括重配置佈線層116與介電層114的重配置線路結構(redistribution circuit structure)110。

具體而言，可通過例如旋轉塗布、化學氣相沉積（chemical vapor deposition，CVD）、電漿增強型化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）等方法於圖14E所得的結構上形成介電層114。接著，在介電層114中形成開口以暴露出其下之導電穿孔結構232及導電柱212。接著在介電層114的表面以及介電層114的開口形成重配置佈線層116。介電層114的開口在剖面圖中的寬度可變化。舉例而言，所述開口的上部寬度可大於下部寬度。因此，重配置佈線層116的填充於所述開口的部分的上部寬度也可大於下部寬度。

參照圖14F-圖14I，在圖14F所得結構上形成另一離型膜20’與另一載體10’，接著將所得結構上下倒置並通過離型製程移除離型膜20與載體10而得到圖14I所示之結構。

參照圖14I與圖14J，在離型膜20被移除的表面上執行表面研磨拋光製程（wafer grinding）或者表面平坦化製程（surface planarization）使得第一下部半導體晶片220的第一下部連接導體220P與第二下部半導體晶片230第二下部連接導體230P的表面與導電柱212的表面暴露出來。

參照圖14J及圖14K，在圖14J所得結構上形成包括介電層274、第一導電圖案271、第二導電圖案272、貫穿介電層274以連接第一導電圖案271與第二導電圖案272的導電通孔圖案273的中介連接結構270。導電通孔圖案273在剖面圖中的寬度可變化。舉例而言，導電通孔圖案273較靠近第二導電圖案272處的寬度可大於導電通孔圖案273較靠近第一導電圖案271處的寬度。

參照圖14L，將第一上部半導體晶片240與第二上部半導體晶片250並排地安裝至中介連接結構270上以使第一上部半導體晶片240的主動面上的第一上部連接導體240P與第二導電圖案272電性連接，並且使第二上部半導體晶片250的主動面上的第二上部連接導體250P與第二導電圖案272電性連接。

如圖14L所繪示，第一上部半導體晶片240可在垂直方向上同時與導電柱212以及第一下部半導體晶片220交疊，而第二上部半導體晶片250可在垂直方向上同時與第一下部半導體晶片220以及第二下部半導體晶片230交疊。此外，第一上部半導體晶片240的個別第一上部連接導體240P以及第二上部半導體晶片250的個別第二上部連接導體250P可在垂直方向上與相應的第一下部半導體晶片220的個別第一下部連接導體220P以及第二下部半導體晶片230的個別第二下部連接導體230P彼此交疊。

再繼續參照圖14L，可在中介連接結構270的介電層274上施加底膠160以填充第一上部半導體晶片240以及第二上部半導體晶片250與中介連接結構270的介電層274之間的空間並包封第一上部連接導體240P、第二上部連接導體250P、接合結構280以及第二導電圖案272。如圖14L所示，底膠160具有傾斜側壁，且底膠160的上部寬度例如會小於底膠160的下部寬度。在一些實施例中，底膠160的寬度是漸變的，且底膠160的寬度從較靠近中介連接結構270的介電層274的一端朝著較靠近第一上部半導體晶片240以及第二上部半導體晶片250的另一端逐漸縮減。

參照圖14M，通過合適的製程（例如模塑製程或沉積製程）在載體10之上形成覆蓋中介連接結構270、第一上部半導體晶片240及第二上部半導體晶片250的第二包封體142。

參照圖14M與圖14N，進行一離型製程，以使圖14M中所示的結構與載體10’及離型膜20’分離並使得重配置線路結構110的最外重配置佈線層116暴露出來。

參照圖14O，可在重配置線路結構110的最外重配置佈線層116上形成多個導電端子170而完成本發明的多晶片封裝件800。可在大尺寸的晶片上同時形成多個本發明的多晶片封裝件800，接著，再藉由切割等製程以分離個別多晶片封裝件800。因此本發明的多晶片封裝件800中的第一包封體141的側壁、第二包封體142的側壁可與重配置線路結構110的側壁對準。

除了底膠160外，圖14O所示的多晶片封裝件800與圖13L所示的晶片封裝件700可具有類似的結構，因此圖14O所示的多晶片封裝件800也可具有上文所述圖13L所示的晶片封裝件700的優點。此外，由於包括底膠160，因此圖14O所示的多晶片封裝件800還可具有提高的可靠性。

圖15A至圖15N是依照本發明的一實施例的製造多晶片封裝件900的製造流程步驟的剖面示意圖。圖15A至圖15N中使用與圖13A至圖13K以及圖14A至14O相同的符號標示相同或相似的元件，因此對於具有相同符號的元件的說明可參照上文參照圖13A至圖13K以及圖14A至14O所提供的說明，重複的內容將不再予以贅述。以下說明將主要針對圖15N所示的多晶片封裝件900與圖13K所示的多晶片封裝件700以及圖14O所示的多晶片封裝件800的製程與結構差異進行說明。

參照圖15A，提供載體10。載體10上依序形成有離型膜20與導電材料層272S。導電材料層272S可通過於離型膜20上濺鍍或沉積例如為鈦/銅等導電材料而形成晶種層，接著，藉由電鍍製程於晶種層上形成導電材料層272S。導電材料層272S可包括銅（Cu）、銀（Ag）、鈀（Pd）、鋁（Al）、鎳（Ni）、鈦（Ti）、金（Au）、鉑（Pt）、鎢（W）或其合金等導電材料。

參照圖15B，通過例如旋轉塗布、化學氣相沉積（chemical vapor deposition，CVD）、電漿增強型化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）等方法於導電材料層272S上形成介電層274。接著，在介電層274中形成開口以暴露出其下之導電材料層272S。接著，使用例如鍍覆製程在介電層274的開口中填充導電材料以形成導電通孔圖案273與第一導電圖案271。導電通孔圖案273在剖面圖中的寬度可變化。舉例而言，導電通孔圖案273較靠近第一導電圖案271處的寬度可大於導電通孔圖案273較靠近導電材料層272S處的寬度。接著，在第一導電圖案271上形成與第一導電圖案271電性連接的導電柱212。

參照圖15C，可將第一下部半導體晶片220與第二下部半導體晶片230通過例如凸塊等接合結構280連接到第一導電圖案271上。第一下部半導體晶片220與第二下部半導體晶片230可因此與導電柱212電性連接。

參照圖15D與圖15E，通過合適的製程（例如模塑製程或沉積製程）在載體10之上形成覆蓋第一下部半導體晶片220與第二下部半導體晶片230以及導電柱212的包封材料層，此後，執行表面研磨拋光製程（wafer grinding）或者表面平坦化製程（surface planarization）使得導電柱212的表面以及第二下部半導體晶片230的導電穿孔結構232的表面暴露出來。也就是說，導電柱212的表面以及第二下部半導體晶片230的背面位元在相同的水平高度上。換句話說，導電柱212的上表面、第二下部半導體晶片230的背面以及第一包封體141的上表面共面。同時，第一下部半導體晶片220的背面被第一包封體141完全覆蓋，但本發明不以此為限。舉例來說，第一下部半導體晶片220的背面也可自第一包封體141暴露出來。

參照圖15E及圖15F，藉由薄膜製程（thin film processes）在圖15E所得的結構上形成包括重配置佈線層116與介電層114的重配置線路結構(redistribution circuit structure)110。

具體而言，可通過例如旋轉塗布、化學氣相沉積（chemical vapor deposition，CVD）、電漿增強型化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）等方法於15E所得的結構上形成介電層114。接著，在介電層114中形成開口以暴露出其下之導電穿孔結構232及導電柱212。介電層114的開口在剖面圖中的寬度可變化。舉例而言，所述開口的上部寬度可大於下部寬度。因此，重配置佈線層116的填充於所述開口的部分的上部寬度也可大於下部寬度。接著在介電層114的表面以及介電層114的開口的表面上形成重配置佈線層116。

參照圖15F-圖15I，在圖15F所得結構上形成另一離型膜20’與另一載體10’，接著將所得結構上下倒置並通過離型製程移除離型膜20與載體10而得到圖15I所示之結構。

參照圖15I及圖15J，對導電材料層272S執行圖案化製程而形成包括介電層274、第一導電圖案271、第二導電圖案272、貫穿介電層274以連接第一導電圖案271與第二導電圖案272的導電通孔圖案273的中介連接結構270。

圖15K至圖15N的製程與參照關於圖14L至圖14O所說明的製程相同或相似，因此不再贅述。

參見圖15N，圖15N所示的多晶片封裝件900與圖14O所示的多晶片封裝件800具有類似的結構，其主要差異在於圖15N所示的多晶片封裝件900的第一下部半導體晶片220與第二下部半導體晶片230的主動面上沒有保護層165，且第一下部半導體晶片220的第一下部連接導體220P與第二下部半導體晶片230的第二下部連接導體230P分別經由接合結構280與相應的第一導電圖案272連接。此外，圖15N所示的多晶片封裝件900中的導電通孔圖案273較靠近第二導電圖案272處的寬度小於導電通孔圖案273較靠近第一導電圖案271處的寬度，而圖14O所示的多晶片封裝件800中的導電通孔圖案273較靠近第二導電圖案272處的寬度大於導電通孔圖案273較靠近第一導電圖案271處的寬度（參見圖14K）。

圖16繪示依照本發明的一實施例的堆疊式封裝件（Package on package，PoP）的剖面示意圖。圖16中所示的堆疊式封裝件中與前述相同或相似的元件被給定相同的參考編號，且具有相同參考編號的元件的說明與上述說明重複，因此對其不再予以贅述。

參照圖16，依照本發明的一實施例的堆疊式封裝件包括上文所述的多晶片封裝件700、800、900中的任一者以及另一半導體晶片16。半導體晶片16可位於第一上部半導體晶片240以及第二上部半導體晶片250上方且可通過例如接腳（pin）等連接結構連接至中介連接結構270，使得半導體晶片16可通過接腳、中介連接結構270、導電柱212而電性連接至重配置線路結構110。

圖17繪示依照本發明的一實施例的堆疊式封裝件（Package on package，PoP）的剖面示意圖。圖17所示的堆疊式封裝件與圖16所示的堆疊式封裝件相同或類似，其主要差異在於圖17所示的半導體晶片17不同於圖16所示的半導體晶片16。半導體晶片17可具有較小的尺寸，且可與第一上部半導體晶片240以及第二上部半導體晶片250並排地安裝在中介連接結構270上。

圖18繪示依照本發明的一實施例的堆疊式封裝件（Package on package，PoP）的剖面示意圖。圖18中所示的堆疊式封裝件中與前述相同或相似的元件被給定相同的參考編號，且具有相同參考編號的元件的說明與上述說明重複，因此對其不再予以贅述。

參照圖18，依照本發明的一實施例的堆疊式封裝件包括上文所述的多晶片封裝件700、800、900中的任一者、上部半導體封裝件100B以及連接多晶片封裝件與上部半導體封裝件100B的中間導電端子180。上部半導體封裝件100B包括基底12、半導體晶片13及包封體15。半導體晶片13可以面向上的方式配置在基底12上並通過焊線14與基底12中的線路層（未示出）連接。包封體15配置於基底12上且包封半導體晶片13與焊線14。中間導電端子180位於中介連接結構270上且與中介連接結構270電性連接。中間導電端子180例如是焊球，但本發明不限於此。

除非有其他明顯矛盾或明顯不同的描述，否則上述實施例中的相同參考編號的元件的相關描述也適用於本實施例中的相同參考編號的元件，在此不再贅述。

綜上所述，本發明的多晶片封裝件能夠縮短多晶片封裝件中的電源及/或訊號的傳遞路徑而提升多晶片封裝件的整體效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、200、300、400、500、600、700、800、900:多晶片封裝件 1000、2000:堆疊式封裝件 100A:下部半導體封裝件 100B:上部半導體封裝件 200B:影像感測器封裝件 10:載體 12:基底 13、16、17:半導體晶片 14:焊線 15:包封體 20:離型膜 23:影像感測晶片 25:透光基板 27:線路層 29:連接導體 110:重配置線路結構 112:第二導電柱 113:第三導電柱 114、274:介電層 116:重配置佈線層 120:下部半導體晶片 120A:主動面 121:第一導電柱 121A:保護層 125:接合金屬 126:氧化保護層 140:頂部重配置線路結構 141:第一包封體 142、142A、142B:第二包封體 150:上部半導體晶片 151:第一導體 152:第二導體 160、660:底膠 161:第一底膠 165:保護層 170:導電端子 180:中間導電端子 190:黏著劑層 212:導電柱 220:第一下部半導體晶片 220P:第一下部連接導體 230:第二下部半導體晶片 230P:第二下部連接導體 232:導電穿孔結構 240:第一上部半導體晶片 240P:第一上部連接導體 250:第二上部半導體晶片 250P:第二上部連接導體 270:中介連接結構 271:第一導電圖案 272:第二導電圖案 273:導電通孔圖案 280:接合結構 322:感測區 323:微透鏡 325:密封結構 330:蓋體 350:影像感測晶片 350A:感測面 420:下部半導體元件 422:第一半導體晶片 422P:第一連接導體 424:第二半導體晶片 424P:第二連接導體 440:影像感測半導體元件 442:第三半導體晶片 442P:第三連接導體 444:第四半導體晶片 444P:第四連接導體 460:上部半導體元件 462:第五半導體晶片 462P:第五連接導體 464:第六半導體晶片 464P:第六連接導體 610:第一重配置線路結構 613:下部導電柱 614:第一介電層 616:第一重配置佈線層 620:下部半導體晶片 620A:第一主動面 620B:第一背面 621:第一導體 622:第二導體 640:第二重配置線路結構 642:第二導電柱 643:第三導電柱 644:第二介電層 646:第二重配置佈線層 650:上部半導體晶片 650A:第二主動面 651:第一導電柱 A:部分 D_B 、D_F 、D_I 、D_N 、D_O 、D_T :寬度 114H、614H、O1、O2:開口 S1:頂部表面 α、β:角度

圖1A至圖1I是依照本發明的一實施例的製造多晶片封裝件的製造流程步驟的剖面示意圖。圖2是繪示依照本發明的一實施例的多晶片封裝件的剖面示意圖。圖3是繪示依照本發明的另一實施例的多晶片封裝件的剖面示意圖。圖4是繪示依照本發明的另一實施例的多晶片封裝件的剖面示意圖。圖5是繪示依照本發明的另一實施例的多晶片封裝件的剖面示意圖。圖6A至圖6J是依照本發明的一實施例的製造多晶片封裝件的製造流程步驟的剖面示意圖。圖7A到圖7H是繪示本發明的第一導體與第一導電柱的連接方法的各種實施例的示意圖。圖8是繪示依照本發明的一實施例的多晶片封裝件的剖面示意圖。圖9A至圖9I是依照本發明的一實施例的製造多晶片封裝件的製造流程步驟的剖面示意圖。圖10是繪示依照本發明的一實施例的多晶片封裝件的剖面示意圖。圖11繪示依照本發明的一實施例的堆疊式封裝件（Package on package，PoP）的剖面示意圖。圖12繪示依照本發明的一實施例的堆疊式封裝件的剖面示意圖。圖13A至圖13L是依照本發明的一實施例的製造多晶片封裝件的製造流程步驟的剖面示意圖。圖14A至圖14O是依照本發明的一實施例的製造多晶片封裝件800的製造流程步驟的剖面示意圖。圖15A至圖15N是依照本發明的一實施例的製造多晶片封裝件900的製造流程步驟的剖面示意圖。圖16繪示依照本發明的一實施例的堆疊式封裝件的剖面示意圖。圖17繪示依照本發明的一實施例的堆疊式封裝件的剖面示意圖。圖18繪示依照本發明的一實施例的堆疊式封裝件的剖面示意圖。

100:多晶片封裝件

110:重配置線路結構

112:第二導電柱

114:介電層

116:重配置佈線層

120:下部半導體晶片

120A:主動面

121:第一導電柱

141:第一包封體

142:第二包封體

150:上部半導體晶片

151:第一導體

152:第二導體

160:底膠

170:導電端子

190:黏著劑層

Claims

一種多晶片封裝件，包括：重配置線路結構；第一半導體晶片，具有第一主動面及與所述第一主動面相對的第一背面，所述第一主動面上配置有第一導電柱，所述第一半導體晶片配置在所述重配置線路結構上，且所述第一背面面向所述重配置線路結構；第二半導體晶片，配置在所述第一半導體晶片上方且具有第二主動面，所述第二主動面上配置有第一導體，所述第一導體在與所述第二主動面垂直的方向上與所述第一半導體晶片交疊；以及第一包封體，配置於所述重配置線路結構上且至少包封所述第一半導體晶片，其中所述第一導電柱與所述第一導體彼此對準並接合以電性連接所述第一半導體晶片與所述第二半導體晶片，底膠，配置於所述第二半導體晶片與所述第一包封體之間且包封所述第一導體，其中所述底膠具有與所述第二半導體晶片接觸的第一表面以及與所述第一表面相對的第二表面，所述第一表面的寬度小於所述第二表面的寬度。
如請求項1所述的多晶片封裝件，更包括第二導電柱，貫穿所述第一包封體，且其中所述第二半導體晶片的所述第二主動面上還配置有第二導體，所述第二導體在與所述第二主動面垂直的方向上不與所述第一半導體晶片交疊，且所述第二導電柱與所述第二導體接合以電性連接所述第二半導體晶片與所述重配置線路結構。
如請求項1所述的多晶片封裝件，更包括：第二包封體，配置於所述第一包封體上且包封所述第二半導體晶片的至少部分。
如請求項1所述的多晶片封裝件，其中所述第二半導體晶片包括多個第二半導體晶片，所述多個第二半導體晶片彼此並排地配置在所述第一包封體上，且其中所述第二包封體包括與所述第一包封體直接接觸的第一部分以及與藉由所述底膠與所述第一包封體間隔開的第二部分。
如請求項1所述的多晶片封裝件，其中所述第二半導體晶片包括CMOS影像感測器晶片。
如請求項1所述的多晶片封裝件，其中所述第一導電柱與所述第一導體之間的接合面為無焊料接合面。
如請求項1所述的多晶片封裝件，其中所述第一導電柱與所述第一導體藉由熔點低於200℃的接合金屬接合。
如請求項1所述的多晶片封裝件，其中所述第一包封體與第二包封體的側壁與所述重配置線路結構的側壁對準。
如請求項1所述的多晶片封裝件，其中所述第一半導體晶片具有電性連接至所述重配置線路結構的導電穿孔結構。
一種多晶片封裝件，包括：重配置線路結構；第一半導體晶片，具有第一主動面及與所述第一主動面相對的第一背面，所述第一主動面上配置有第一導電柱，所述第一半導體晶片配置在所述重配置線路結構上，且所述第一背面面向所述重配置線路結構；第二半導體晶片，配置在所述第一半導體晶片上方且具有第二主動面，所述第二主動面上配置有第一導體，所述第一導體在與所述第二主動面垂直的方向上與所述第一半導體晶片交疊；以及第一包封體，配置於所述重配置線路結構上且至少包封所述第一半導體晶片，其中所述第一導電柱與所述第一導體彼此對準並接合以電性連接所述第一半導體晶片與所述第二半導體晶片；第二包封體，配置於所述第一包封體上且包封所述第二半導體晶片的至少部分；以及底膠，配置於所述第一半導體晶片與所述第二包封體之間且包封所述第一導電柱，其中所述底膠具有與所述第一半導體晶片接觸的第一表面以及與所述第一表面相對的第二表面，所述第一表面的寬度小於所述第二表面的寬度。
一種多晶片封裝件，包括：第一重配置線路結構；多個下部半導體晶片，所述多個下部半導體晶片分別具有第一主動面及與所述第一主動面相對的第一背面，所述第一主動面上配置有第一導體，所述多個下部半導體晶片並排地配置在所述第一重配置線路結構上，且所述第一背面面向所述第一重配置線路結構；上部半導體晶片，具有配置有第一導電柱的第二主動面，所述上部半導體晶片配置在所述多個下部半導體晶片上方，且所述上部半導體晶片的所述第一導電柱與所述多個下部半導體晶片的所述第一導體對準且接合，其中所述第一導體在與所述第二主動面垂直的方向上與所述上部半導體晶片交疊；第一包封體，配置於所述第一重配置線路結構上且包封所述多個下部半導體晶片的至少部分；第二包封體，配置於所述第一包封體上且包封所述上部半導體晶片；以及底膠，配置於所述第一包封體與所述上部半導體晶片之間且包封所述第一導電柱，其中所述底膠具有與所述上部半導體晶片接觸的第一表面以及與所述第一表面相對的第二表面，所述第一表面的寬度小於所述第二表面的寬度。
如請求項11所述的多晶片封裝件，更包括：第二重配置線路結構，配置於所述第二包封體上方；及第二導電柱，貫穿所述第二包封體，且其中所述多個下部半導體晶片的主動面上還配置有第二導體，所述第二導體在與所述第二主動面垂直的方向上不與所述上部半導體晶片交疊，且所述第二重配置線路結構與所述多個下部半導體晶片經由所述第二導電柱與所述第二導體電性連接。
如請求項12所述的多晶片封裝件，更包括：第三導電柱，貫穿所述第一包封體與所述第二包封體且電性連接所述第一重配置線路結構與所述第二重配置線路結構。
如請求項12所述的多晶片封裝件，其中所述上部半導體晶片具有電性連接至所述第二重配置線路結構的導電穿孔結構。
如請求項11所述的多晶片封裝件，其中所述第一導電柱與所述第一導體之間的接合面為無焊料接合面。
如請求項11所述的多晶片封裝件，其中所述第一包封體的側壁、所述第二包封體的側壁以及所述第一重配置線路結構的側壁對準。
一種製造多晶片封裝件的方法，包括：於重配置線路結構上設置第一半導體晶片使得所述第一半導體晶片的第一主動面與所述第一半導體晶片的緊鄰所述重配置線路結構的表面相對，所述第一半導體晶片的第一主動面上配置有第一導電柱；於所述重配置線路結構上設置第一包封體以包封所述第一半導體晶片；移除部分第一包封體以使所述第一導電柱自所述第一包封體暴露出來；以及於所述第一半導體晶片上方設置第二半導體晶片以使得所述第二半導體晶片的第二主動面上的第一導體與所述第一導電柱對準且接合，所述第一導體在與所述第二主動面垂直的方向上與所述第一半導體晶片交疊。
如請求項17所述的製造多晶片封裝件的方法，更包括：在第一包封體上設置底膠以填充所述第一包封體與所述第二半導體晶片的第二主動面之間的空間並包封配置於所述第二主動面上的所述第一導體及第二導體，所述第二導體在與所述第二主動面垂直的方向上不與所述第一半導體晶片交疊；於所述第一包封體上設置第二包封體以包封所述第二半導體晶片；以及移除部分所述第二包封體以暴露出所述第二半導體晶片的與所述第二主動面相對的表面。
如請求項18所述的製造多晶片封裝件的方法，更包括：在所述第二包封體上配置另一重配置線路結構。
如請求項17所述的製造多晶片封裝件的方法，其中所述第一導體與所述第一導電柱在200℃或低於200℃的溫度下接合。
一種製造多晶片封裝件的方法，包括：於載體基板上設置第一半導體晶片使得所述第一半導體晶片的第一主動面與所述第一半導體晶片的緊鄰所述載體基板的表面相對，所述第一半導體晶片的第一主動面上配置有第一導體與第二導體；於所述載體基板上設置第一包封體以包封所述第一半導體晶片；移除部分第一包封體以使所述第一導體與所述第二導體自所述第一包封體暴露出來；於所述第一半導體晶片上方設置第二半導體晶片以使得所述第二半導體晶片的第二主動面上的第一導電柱與所述第一導體對準且接合，所述第一導體在與所述第二主動面垂直的方向上與所述第二半導體晶片交疊；在所述第一包封體與所述第二半導體晶片的所述第二主動面之間設置底膠以包封所述第一導電柱；於所述第一包封體上設置第二包封體以包封所述第二半導體晶片；移除部分所述第二包封體以暴露出所述第二半導體晶片的與所述第二主動面相對的表面；在所述第二包封體上設置重配置線路結構；以及移除所述載體基板。
如請求項21所述的製造多晶片封裝件的方法，其中所述第一導體與所述第一導電柱在200℃或低於200℃的溫度下接合。
一種多晶片封裝件，包括：中介連接結構，具有第一表面以及以及與所述第一表面相對的第二表面且包括導電圖案；導電柱，位於所述中介連接結構的所述第一表面上且電性連接至所述導電圖案；第一下部半導體晶片以及第二下部半導體晶片，並排地位於所述中介連接結構的所述第一表面上且電性連接至所述導電圖案；以及第一上部半導體晶片以及第二上部半導體晶片，並排地位於所述中介連接結構的所述第二表面上且電性連接至所述導電圖案；其中所述第一上部半導體晶片在與所述中介連接結構的所述第一表面垂直的方向上與所述第一下部半導體晶片以及所述導電柱交疊，且所述第二上部半導體晶片在與所述中介連接結構的所述第一表面垂直的方向上與所述第一下部半導體晶片以及所述第二下部半導體晶片交疊。
如請求項23所述的多晶片封裝件，更包括：第一包封體，配置於所述中介連接結構的所述第一表面上且包封所述導電柱、所述第一下部半導體晶片以及所述第二下部半導體晶片的至少部分，以及重配置線路結構，配置於所述第二包封體上，其中所述第二下部半導體晶片的遠離所述中介連接結構的表面、所述第一包封體的遠離所述中介連接結構的表面以及所述導電柱的遠離所述中介連接結構的表面彼此共面且與所述重配置線路結構直接接觸。
如請求項24所述的多晶片封裝件，其中所述第二下部半導體晶片包括導電穿孔結構且電性連接至所述重配置線路結構。
如請求項23所述的多晶片封裝件，其中所述導電圖案包括：第一導電圖案，位於所述中介連接結構的所述第一表面上，第二導電圖案，位於所述中介連接結構的所述第二表面上，導電通孔圖案，位於所述第一導電圖案與所述第二導電圖案之間且連接所述第一導電圖案與所述第二導電圖案。
如請求項26所述的多晶片封裝件，其中所述導電通孔圖案較靠近所述第二導電圖案處的寬度可大於所述導電通孔圖案較靠近所述第一導電圖案處的寬度。
如請求項26所述的多晶片封裝件，其中所述導電通孔圖案較靠近所述第二導電圖案處的寬度可小於所述導電通孔圖案較靠近所述第一導電圖案處的寬度。
如請求項26所述的多晶片封裝件，其中第一下部半導體晶片包括第一下部連接導體且所述第二下部半導體晶片包括第二下部連接導體，且所述第一下部連接導體以及所述第二下部連接導體與相應的所述第一導電圖案接合。
如請求項26所述的多晶片封裝件，其中第一上部半導體晶片包括第一上部連接導體且所述第二上部半導體晶片包括第二上部連接導體，且所述第一上部連接導體以及所述第二上部連接導體與相應的所述第二導電圖案接合。
如請求項23所述的多晶片封裝件，更包括：接合結構，接合所述中介連接結構與所述第一下部半導體晶片、所述第二下部半導體晶片、所述第一上部半導體晶片以及所述第二上部半導體晶片中的一或多者。
如請求項31所述的多晶片封裝件，其中所述連接結構包括熔點低於200℃的接合金屬。
如請求項23所述的多晶片封裝件，其中所述第一上部半導體晶片以及所述第二上部半導體晶片中的至少一者包括導電穿孔結構，且所述多晶片封裝件更包括：頂部半導體晶片，位於所述第一上部半導體晶片以及所述第二上部半導體晶片上且電性連接至所述導電穿孔結構。