JP6853315B2 - 半導体装置 - Google Patents

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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの
駆動方法、または、それらの製造方法に関する。
なお、本明細書において、半導体装置とは半導体素子（トランジスタ、ダイオード等）を
含む回路、及び同回路を有する装置をいう。また、半導体特性を利用することで機能しう
る装置全般をいう。例えば、集積回路、集積回路を備えたチップ、表示装置、発光装置、
照明装置及び電子機器等は、半導体装置を有している場合がある。
トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）等の様々な電子デバイスに
広く利用されている。トランジスタに適用可能な半導体としてシリコン系半導体材料が広
く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化
物半導体層を用いたトランジスタが特許文献１に開示されている。
また、酸化物半導体層を、積層構造とすることで、キャリアの移動度を向上させる技術が
特許文献２、特許文献３に開示されている。
また、アクティブマトリクス型の表示装置の小型化、狭額縁化の１つの手段として、画素
部と共にドライバ回路を同一基板上に作製することが知られている。表示装置の画素回路
は、ｎチャネル型またはｐチャネル型の何れか一方の導電型のトランジスタで作製するこ
とが可能である。したがって、製造工程数を少なくする、製造コストを下げてベゼル幅の
狭い表示装置を作製するためには、ＣＭＯＳ回路を用いずに、単一導電型のトランジスタ
でドライバを設計することが好ましい。
表示装置のドライバ回路の主要な回路は、シフトレジスタである。例えば、特許文献４お
よび５には、酸化物半導体層が用いられたトランジスタで構成されたシフトレジスタが開
示されている。
特開２００６−１６５５２８号公報 特開２０１１−１３８９３４号公報 特開２０１１−１２４３６０号公報 特開２０１１−０９０７６１号公報 特開２０１１−２０９７１４号公報
本発明の一形態の課題は、しきい値電圧を制御することが可能な半導体装置を提供するこ
と、または、電気特性（例えば、オン電流、電界効果移動度、周波数特性等）の優れた半
導体装置を提供することである。
本発明の一形態の課題は、単極性のトランジスタで構成される半導体装置の信頼性を向上
すること、または、その駆動周波数を向上させることである。または、本発明の一形態の
課題は、新規な半導体装置を提供することである。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一
形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発
明の一形態の課題となり得る。
本発明の一形態は、チャネル形成領域を有する酸化物半導体層と、第１、第２のゲート電
極と、第１、第２の絶縁層と、ソース電極と、ドレイン電極と、を有し、第１のゲート電
極は第１の絶縁層を介して酸化物半導体層と対向し、第２のゲート電極は第２の絶縁層を
介して酸化物半導体層と対向し、かつ、第１、第２の絶縁層に設けられた少なくとも１つ
の第１の開口において第１のゲート電極に接しており、酸化物半導体層は、ソース電極、
ドレイン電極に接する第１、第２の側面と、第１、第２のゲート電極に囲まれている領域
とを有するトランジスタである。
本発明の一形態は、チャネル形成領域を有する酸化物半導体層と、第１および第２のゲー
ト電極と、第１および第２の絶縁層と、ソース電極と、ドレイン電極と、を有し、第１お
よび第２のゲート電極は、酸化物半導体層を間に挟んで設けられ、第１のゲート電極は第
１の絶縁層を介して、酸化物半導体層の下方に設けられ、第１のゲート電極、第１の絶縁
層、酸化物半導体層、ソース電極およびドレイン電極は、第２の絶縁層に覆われており、
第２のゲート電極は、第１、第２の絶縁層に設けられた少なくとも１つの第１の開口にお
いて第１のゲート電極に接しており、酸化物半導体層は、ソース電極、ドレイン電極に接
する第１、第２の側面を有し、酸化物半導体層は、ソース電極およびドレイン電極を挟ま
ずに、第１、第２のゲート電極により囲まれている領域を有するトランジスタを含む半導
体装置である。
本発明の一形態により、しきい値電圧を制御することが可能な半導体装置を提供すること
が、電気特性（例えば、オン電流、電界効果移動度、周波数特性等）の優れた半導体装置
を提供することが、または、信頼性の高い半導体装置を提供することが、または、酸化物
半導体膜からドライバ回路と画素部が同一基板上に作製された半導体装置を提供すること
が可能になる。または、本発明の一形態により、新規な半導体装置を提供することが可能
になる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタの構成の一例を示す図。Ａ：回路記号。Ｂ：平面図。Ｃ：同図Ｂの切断線Ａ１−Ａ２で切った断面図。Ｄ：同図Ｂの切断線Ｂ１−Ｂ２で切った断面図。 トランジスタの構成の一例を示す図。Ａ：回路記号。Ｂ：平面図。Ｃ：同図Ｂの切断線Ａ１−Ａ２で切った断面図。Ｄ：同図Ｂの切断線Ｂ１−Ｂ２で切った断面図。 トランジスタの構成の一例を示す図。Ａ：回路記号。Ｂ：平面図。Ｃ：同図Ｂの切断線Ａ１−Ａ２で切った断面図。Ｄ：同図Ｂの切断線Ｂ１−Ｂ２で切った断面図。 Ａ−Ｃ：トランジスタの作製方法の一例を示す断面図。 Ａ−Ｃ：トランジスタの作製方法の一例を示す断面図。 Ａ、Ｂ：トランジスタの作製方法の一例を示す断面図。 Ａ、Ｂ：トランジスタの作製方法の一例を示す断面図。 インバータ回路の回路記号図。 Ａ：インバータ回路の構成の一例を示す回路図。Ｂ：インバータ回路の真理値表。 Ａ、Ｂ：インバータ回路の構成の一例を示す回路図。 Ａ：クロックドインバータ回路の回路記号図。Ｂ、Ｃ：クロックドインバータ回路の構成の一例を示す回路図。 Ａ：ラッチ回路の回路記号図。Ｂ：ラッチ回路の構成の一例を示す回路図。 シフトレジスタの構成の一例を示す回路図。 アクティブマトリクス型表示装置の構成の一例を示すブロック図。 Ａ−Ｃ：表示パネルの構成の一例を示す平面図。 アクティブマトリクス型表示装置の構成の一例を示す分解斜視図。 Ａ、Ｂ：画素の構成の一例を示す回路図。 画素部の構成の一例を示す平面図。 画素部の構成の一例を示す断面図。 Ａ−Ｆ：電子機器の構成の一例を示す図。 Ａ−Ｆ：ＲＦＩＤタグの使用例を説明する図。 Ａ、Ｂ：酸化物半導体膜のナノビーム電子回折パターン。 Ａ、Ｂ：透過電子回折測定装置の一例を示す図。 透過電子回折測定による構造解析の一例を示すグラフ。
以下に、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、
本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
また、以下に複数の本発明の実施の形態を示すが、互いの実施の形態を適宜組み合わせる
ことが可能なことは言うまでもない。また、１つの実施の形態の中に、いくつかの構成例
が示される場合も、互いの構成例を適宜組み合わせることが可能である。
また、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を
有する部分には同一の符号を付し、その繰り返しの説明は省略する場合がある。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する素子で
ある。ソースまたはドレインとして機能する２つの端子は、トランジスタのチャネル型及
び各端子に与えられる電圧の高低によって、一方がソースとなり他方がドレインとなる。
一般的に、ｎチャネル型トランジスタでは、低い電圧が与えられる端子がソースと呼ばれ
、高い電圧が与えられる端子がドレインと呼ばれる。逆に、ｐチャネル型トランジスタで
は、低い電圧が与えられる端子がドレインと呼ばれ、高い電圧が与えられる端子がソース
と呼ばれる。以下では、回路構成やその動作の理解を容易にするため、トランジスタの２
端子の一方をソースに、他方をドレインに限定して説明する場合がある。もちろん、駆動
方法によっては、トランジスタの各端子に印加される電圧の大小関係が変化し、ソースと
ドレインが入れ替わる場合がある。
また、トランジスタに、さらに、バックチャネルに電圧を印加するための第２のゲートを
設ける場合がある。その場合、ここでは、２つのゲートを区別するため、ゲートと通常呼
ばれる端子を”フロントゲート”と呼び、他方を”バックゲート”と呼ぶことにする。
（実施の形態１）
本実施の形態では、半導体装置の一例としてトランジスタについて説明する。ここでは、
フロントゲートが、チャネルが形成される半導体層よりも基板側に存在する、ボトムゲー
ト型のトランジスタについて説明する。
＜構成例１：ＦＥＴ−１＞
図１Ａは、構成例１に係るトランジスタの回路記号である。トランジスタは、フロントゲ
ートおよびバックゲートの２つのゲートを有しており、バックゲートがフロントゲートに
接続されている。ここでは、図１Ａの回路記号で表されるトランジスタをＦＥＴ−１と呼
ぶ。
なお、図１Ａの回路記号は、トランジスタ（ＦＥＴ−１）が、チャネル長方向の幅が、フ
ロントゲートよりもバックゲートの方が長く、バックゲートが半導体層に形成されるソー
ス領域、およびドレイン領域と重なっているデバイス構造であることを表している。以下
、図１Ｂ−図１Ｄに、ＦＥＴ−１のデバイス構造を説明する。
図１Ｂ−図１Ｄに、ＦＥＴ−１のデバイス構造の一例を示す。図１Ｂは、トランジスタの
上面図である。図１Ｃは、図１Ｂの切断線Ａ１−Ａ２による断面図であり、図１Ｄは、切
断線Ｂ１−Ｂ２による断面図である。また、図１Ｃは、チャネル幅方向のトランジスタの
断面図であり、図１Ｄは、チャネル長方向のトランジスタの断面図でもある。
トランジスタ１１は基板１００上に形成されており、絶縁層１０１、絶縁層１０２、フロ
ントゲート電極１２１、酸化物半導体（ＯＳ）層１３０、ソース電極１４０Ｓ、ドレイン
電極１４０Ｄ、バックゲート電極１５０を有する。チャネル幅方向において、絶縁層１０
１、１０２には、開口１７２、開口１７３が形成されている。開口１７２、１７３におい
て、バックゲート電極１５０はフロントゲート電極１２１に接しており、バックゲート電
極１５０はフロントゲート電極１２１に接続される。
絶縁層１０１は、フロントゲート電極１２１に対するゲート絶縁層を構成し、絶縁層１０
２は、バックゲート電極１５０に対するゲート絶縁層を構成する。
チャネル形成領域がＳｉでなるトランジスタ（以下、Ｓｉトランジスタと呼ぶ。）は、Ｓ
ｉ層に、不純物を添加することにより、部分的にＳｉ層の抵抗を下げることでソース領域
、ドレイン領域を形成する。これに対して、チャネル形成領域が酸化物半導体でなるトラ
ンジスタ（以下、ＯＳトランジスタと呼ぶ。）は、酸化物半導体層にソース電極またはド
レイン電極を直接接合させることで、トランジスタとしての電気特性を有するデバイスを
得ることができる。
そこで、トランジスタ１１においても、ソース電極１４０Ｓ、ドレイン電極１４０Ｄは、
それぞれ、ＯＳ層１３０に接して設けられる。トランジスタ１１では、チャネル長を短く
するため、ＯＳ層１３０において、ソース電極１４０Ｓ、ドレイン電極１４０Ｄに接する
領域は、上面にも存在するが、主としてその側面に存在する。ＯＳ層１３０の上面にもソ
ース電極１４０Ｓ、ドレイン電極１４０Ｄと接する領域が存在するのは、共通の導電膜（
１４１、１４２）をエッチングすることで、ソース電極１４０Ｓ、ドレイン電極１４０Ｄ
を形成するからであり、これらのサイズのばらつきを抑制し、また歩留まりよく形成する
ためである。また、ＯＳ層１３０の側面において、ソース電極１４０Ｓおよびドレイン電
極１４０Ｄと接する領域を可能な限り広くするためである。
ここでは、図１Ｄに示すＯＳ層１３０の長さＬ１を、トランジスタ１１のチャネル長とす
る。チャネル長Ｌ１は、ＯＳ層１３０の上面におけるソース電極１４０Ｓ、ドレイン電極
１４０Ｄ間の距離に対応する。また、長さＬ２は、ＯＳ層１３０のチャネル長方向の長さ
である。したがって、ソース電極１４０Ｓ、ドレイン電極１４０Ｄと接する領域がＯＳ層
１３０の側面に存在することで、チャネル長Ｌ１を短くしつつ、Ｌ２も可能な限り短くす
る（Ｌ１に近づける）ことができるので、その結果、トランジスタ１１のオン電流特性を
確保しつつ、周波数特性を向上させることができる。
チャネル長Ｌ１は、０．５μｍ以上とすればよい。Ｌ１は、好ましくは０．５μｍ乃至２
μｍであり、より好ましくは、０．５μｍ乃至１μｍである。また、ＯＳ層１３０の厚さ
は、１５０ｎｍ以上とすればよく、例えば、１５０ｎｍ乃至１．５μｍとすることができ
、２５０ｎｍ乃至１．５μｍがより好ましい。また、ＯＳ層１３０の詳細な構成は後述す
るが、ＯＳ層１３０が２層の金属酸化物膜１３１、１３２でなる場合、１層目の金属酸化
物膜１３１の厚さは、１００ｎｍ以上とすればよく、例えば、１００ｎｍ乃至１０００ｎ
ｍとすればよく、２００ｎｍ乃至１０００ｎｍが好ましい。また、２層目の金属酸化物膜
１３２の厚さは、５０ｎｍ以上とすればよく、５０ｎｍ乃至５００ｎｍ、あるいは、１０
０ｎｍ乃至３００ｎｍとすればよい。
ＯＳ層１３０は、フロントゲート電極１２１とバックゲート電極１５０に挟まれて設けら
れている。チャネル長およびチャネル幅方向の長さは、バックゲート電極１５０の方がＯ
Ｓ層１３０よりも長く、ＯＳ層１３０の全体は、絶縁層１０２を介してバックゲート電極
１５０で覆われている。図１Ｂの平面レイアウトにおいて、ＯＳ層１３０はバックゲート
電極１５０の内側に存在している。
チャネル幅方向において、絶縁層１０１、１０２に開口１７２、開口１７３が形成されて
いる。開口１７２、１７３において、バックゲート電極１５０はフロントゲート電極１２
１に接しており、フロントゲート電極１２１に接続される。このような接続構造は、バッ
クゲート電極１５０をフロントゲート電極１２１と同じ電位にするということだけでなく
、トランジスタ１１の電気特性の向上に寄与する。
図１Ｃに示すように、ＯＳ層１３０は、ソース電極１４０Ｓおよびドレイン電極１４０Ｄ
を介さずに、フロントゲート電極１２１およびバックゲート電極１５０に囲まれている領
域を有する。このような、デバイス構造により、フロントゲート電極１２１およびバック
ゲート電極１５０の電界によって、ＯＳ層１３０を電気的に囲むことができる。トランジ
スタ１１のように、チャネルが形成されるＯＳ層がゲート電極（１２１、１５０）の電界
によって電気的に囲まれているトランジスタのデバイス構造を、ｓｕｒｒｏｕｎｄｅｄ
ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１１はｓ−ｃｈａｎｎｅｌ構造であるので、フロントゲート電極１２１によ
って、チャネルを誘起させるための電界が効果的にＯＳ層１３０に印加できるため、トラ
ンジスタ１１の電流駆動能力が向上され、高いオン電流特性が得られる。また、オン電流
を高くすることができるため、トランジスタ１１を微細化することが可能になる。
また、トランジスタ１１は、フロントゲート電極１２１、バックゲート電極１５０で囲ま
れているため、トランジスタ１１の機械的強度を高めることができる。
図１Ｃにおいては、紙面に垂直な方向が電流の流れる方向になる。よって、フロントゲー
ト電極１２１の電界をより効果的にＯＳ層１３０に印加させるため、開口１７２、１７３
のチャネル長方向の長さＷｃ１は、ＯＳ層１３０の長さＬ２よりも長いことが好ましい。
これにより、バックゲート電極１５０の開口１７２、開口１７３に存在する部分により、
ＯＳ層１３０のチャネル幅方向に存在する側面全体により効率よく電界を作用させること
ができる。
以下、トランジスタ１１を構成する膜等について説明する。
（基板）
基板１００について、材質などに特段の制限はない。基板１００がトランジスタ１１の作
製時の支持基板であれば、少なくとも、トランジスタ１１の形成工程での熱処理に耐えう
る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基
板、サファイア基板等を、基板１００として用いてもよい。また、シリコンや炭化シリコ
ン等を材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等を材料
とした化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に
トランジスタやキャパシタなどのデバイスが作製されているバックプレーン基板を基板１
００とすることが可能である。
また、基板１００として、トランジスタ１１の作製時に支持基板ではない基板である場合
がある。この場合は、基板１００の耐熱性は低くてもよく、また剛性も特段求められない
ため、上記した基板の他に、樹脂基板などの可撓性の基板であってもよい。この場合、ト
ランジスタ１１を作製する際には、作製時の支持基板上に、剥離層（酸化タングステン、
酸化モリブデンなどを含む層）および下地絶縁層を介して、トランジスタ１１の一部また
はすべてを作製する。そして、剥離層を含む支持基板を分離し、樹脂材料により、下地絶
縁層に基板１００を固定すればよい。
（フロントゲート電極、バックゲート電極）
フロントゲート電極１２１、バックゲート電極１５０は、単層構造、二層以上の積層構造
の導電体で形成することができる。この導電体として、金属や合金、金属化合物（例えば
、金属酸化物、金属窒化物、シリサイドなど）、リンを含むシリコンなどが挙げられる。
これら金属を含む導電体に、他の元素や、化合物を添加した導電体でもよい。
導電体に用いられる金属として、アルミニウム、クロム、銅、タンタル、チタン、モリブ
デン、タングステン、マンガン、ジルコニウムなどが挙げられる。
金属酸化物として、例えば、インジウム酸化物、Ｉｎ−Ｓｎ酸化物（ＩＴＯ）、Ｉｎ−Ｚ
ｎ酸化物などが挙げられる。また、これら金属酸化物に酸化タングステンや酸化シリコン
を添加してもよい。金属酸化物は、透光性を有する導電体として用いることができる。
例えば、フロントゲート電極１２１、バックゲート電極１５０を２層構造とする場合、チ
タン膜上にアルミニウム膜を積層した膜、窒化チタン膜上にチタン膜を積層した膜、窒化
チタン膜上にタングステン膜を積層した膜、窒化タンタル膜または窒化タングステン膜上
にタングステン膜を積層した膜、チタン膜上に銅膜を積層した膜などで形成すればよい。
また、３層構造とする場合は、例えば、チタン膜、アルミニウム膜、チタン膜の順に積層
された膜で形成すればよい。
ここでは、フロントゲート電極１２１は単層の導電体で形成されている。例えば、フロン
トゲート電極１２１は８０ｎｍ−２００ｎｍのタングステン膜で形成することができる。
また、バックゲート電極１５０は単層の導電体で形成されている。例えば、厚さ、８０ｎ
ｍ−２００ｎｍのＩｎ−Ｓｎ酸化物（ＩＴＯ）で形成することができる。
（ソース電極、ドレイン電極）
ソース電極１４０Ｓ、ドレイン電極１４０Ｄも、フロントゲート電極１２１と同様に、単
層構造、二層以上の積層構造の導電体で形成することができる。この導電体として、金属
や合金、金属化合物（例えば、金属酸化物、金属窒化物、シリサイドなど）、リンを含む
シリコンなどが挙げられる。これら金属を含む導電体に、他の元素や、化合物を添加した
導電体でもよい。
導電体に用いられる金属として、アルミニウム、クロム、銅、銀、タンタル、チタン、モ
リブデン、タングステン、マンガン、ジルコニウムなどが挙げられる。
ソース電極１４０Ｓ、ドレイン電極１４０Ｄを２層構造とする場合、２層目を厚くし、ア
ルミニウム、銅など低抵抗な金属で形成し、１層目は、ＯＳ層１３０と直接接するため、
２層目の導電体に対するバリア層として機能する導電体、あるいはＯＳ層１３０の特性を
劣化させない導電体で形成することが好ましい。また、フロントゲート電極１２１、バッ
クゲート電極１５０を３層構造の導電体で形成する場合も同様であり、１層目および３層
目は、２層目の導電体に対するバリア層として機能する導電体で形成することが好ましい
。
ソース電極１４０Ｓ、ドレイン電極１４０Ｄを２層構造とする場合、チタン膜上にアルミ
ニウム膜を積層した膜、タングステン膜上に銅膜を積層した膜、タングステン膜上にアル
ミニウム膜を積層した膜、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層した膜
、チタン膜上に銅膜を積層した膜を用いればよい。また、３層構造とする場合、１層目お
よび３層目には、チタン、窒化チタン、モリブデン、または窒化モリブデンでなる膜を形
成し、２層目は、アルミニウム、銅でなる低抵抗な膜を形成すればよい。
（絶縁層）
絶縁層１０１、１０２は、単層の絶縁膜で、または２層以上の絶縁膜で形成することがで
きる。このような絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン
、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ムおよび酸化タンタル、Ｇａ−Ｚｎ酸化物等でなる膜があげられる。
ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素含有ハフニウムシリケート（ＨｆＳｉｘＯ
ｙＮｚ）、窒素含有ハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、
酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることで、トランジスタ１１のバックゲ
ートおよびフロントゲートリークを低減できる。また、これらの絶縁膜は、スパッタリン
グ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができる。
なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい
、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
絶縁層１０１を多層構造とする場合、ＯＳ層１３０に接する絶縁膜は、酸素を含む絶縁体
（酸化物、酸化窒化物など）が好ましい。ここでは、絶縁層１０１は、絶縁膜１１１と絶
縁膜１１２の２層構造であり、絶縁膜１１１は窒化シリコン膜であり、絶縁膜１１２は酸
化窒化シリコン膜である。
絶縁層１０２を多層構造とする場合、ＯＳ層１３０に接する絶縁膜は、酸素を含む絶縁体
（酸化物、酸化窒化物など）が好ましい。また、絶縁層１０２は、少なくとも、化学量論
的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を有することが好ましい。化学
量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部
が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜とは、Ｔ
ＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析にて、
酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好まし
くは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記Ｔ
ＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以
上５００℃以下の範囲が好ましい。
ここでは、絶縁層１０２は、絶縁膜１１３−１１５の積層構造であり、絶縁膜１１３、１
１４は、酸化窒化シリコン膜であり、絶縁膜１１５は窒化シリコン膜である。
絶縁膜１１４の厚さは３０ｎｍ乃至５００ｎｍ、好ましくは５０ｎｍ乃至４００ｎｍとす
ればよい。また、絶縁膜１１４として、酸化窒化シリコン膜の代わりに、酸化シリコン膜
などを形成してもよい。
２層目の絶縁膜１１４は、ＯＳ層１３０に酸素を供給する酸化絶縁膜として形成されてお
り、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁膜である。絶縁膜１１４は
、欠陥が少ないことが好ましい。代表的には、ＥＳＲ（電子スピン共鳴）測定によりｇ＝
２．００１付近に現れるシグナルから算出されるスピン密度が、１．５×１０１８ｓｐｉ
ｎｓ／ｃｍ３未満、更には１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
ｇ値が２．００１である電子スピンの代表例はシリコンのダングリングボンドに由来する
ものである。
絶縁膜１１３は、絶縁膜１１４から放出される酸素のＯＳ層１３０への移動経路となるた
め、酸素を透過することが可能であり、かつ酸素を含む絶縁膜で形成することが好ましい
。また、絶縁膜１１３は、絶縁膜１１４、１１５の形成時の、ＯＳ層１３０のバリア層と
しても機能する。
なお、絶縁膜１１３においては、外部から絶縁膜１１３に入った酸素が全てその外部に移
動する場合、または、外部から絶縁膜１１３に入った酸素の一部が、絶縁膜１１３にとど
まる場合、または、外部から絶縁膜１１３に酸素が入ると共に、絶縁膜１１３に含まれる
酸素が絶縁膜１１３の外部へ移動することで、絶縁膜１１３において酸素の移動が生じる
場合もある。
絶縁膜１１３は、ＯＳ層１３０と接しているため、絶縁膜１１４よりも欠陥が少ないこと
が好ましい。絶縁膜１１３としては、ｇ＝２．００１近傍のＥＳＲシグナルから算出され
るスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下の酸化シリコン膜または酸化窒化
シリコン膜であることが好ましい。また、ｇ＝１．９３近傍（例えば１．８９乃至１．９
６）のＥＳＲシグナルから算出されるスピン密度が１×１０１７ｓｐｉｎｓ／ｃｍ３以下
、さらには検出下限以下であることが好ましい。
絶縁膜１１３の厚さは、５ｎｍ乃至１５０ｎｍであり、好ましくは５ｎｍ乃至５０ｎｍで
ある。
絶縁層１０２の最上層は、水素及び酸素のブロッキング効果を有する絶縁膜１１５で形成
することが好ましい。さらに、好ましくは、酸素、水素、水、アルカリ金属、アルカリ土
類金属等のブロッキング効果を有する絶縁膜であることが好ましい。これにより、ＯＳ層
１３０への水素などの不純物の侵入の防止と、ＯＳ層１３０から酸素が放出されることを
防ぐことができる。ここでは、絶縁膜１１５として、窒化シリコン膜を形成している。
絶縁膜１１５の厚さは、５０ｎｍ乃至３００ｎｍ、好ましくは１００ｎｍ乃至２００ｎｍ
とすればよい。絶縁膜１１５として、窒化シリコン、窒化酸化シリコン、窒化アルミニウ
ム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、
酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒
化ハフニウム等でなる膜を形成することができる。
（酸化物半導体（ＯＳ）層）
ＯＳ層１３０は、金属酸化物でなる単層または積層構造を有する。ＯＳ層１３０は、チャ
ネル形成領域が設けられる金属酸化物でなる半導体膜（酸化物半導体膜）を少なくとも１
層有していればよい。ＯＳ層１３０を構成する金属酸化物として、酸化インジウム、酸化
スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ
酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸
化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓ
ｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ
−Ｚｎ酸化物、Ｉｎ−Ｚｒ−Ｚｎ酸化物、Ｉｎ−Ｔｉ−Ｚｎ酸化物、Ｉｎ−Ｓｃ−Ｚｎ酸
化物、Ｉｎ−Ｙ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ
−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−
Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化
物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ
−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−
Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化
物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができ
る。
ＯＳ層１３０のチャネル形成領域となる酸化物半導体は、少なくともインジウム（Ｉｎ）
または亜鉛（Ｚｎ）を含むものが好ましい。このような酸化物半導体としては、Ｉｎ−Ｇ
ａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物が代表的である。また、酸化物半導体は、電気
的特性のばらつきを減らすためのスタビライザとなる元素を含んでいてもよい。このよう
な元素として、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、Ｚｒ等がある。
ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物と
いう意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金
属元素が入っていてもよい。
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素
の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、ＯＳトランジ
スタのしきい値電圧がマイナス方向にシフトしてしまう。
ＯＳ層１３０（少なくともチャネルが形成される領域）は酸素欠損と共に、水素ができる
限り低減されていることが好ましい。具体的には、ＯＳ層１３０において、二次イオン質
量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒ
ｙ）により得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×
１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下
、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａ
ｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好
ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
ＯＳ層１３０において、第１４族元素の一つであるシリコンや炭素が含まれると、ＯＳ層
１３０において酸素欠損が増加し、低抵抗化してしまう。このため、ＯＳ層１３０におけ
るシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／
ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
ＯＳ層１３０において、ＳＩＭＳにより得られるアルカリ金属またはアルカリ土類金属の
濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃ
ｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャ
リアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。この
ため、ＯＳ層１３０のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ま
しい。
また、酸化物半導体に窒素が含まれていると、キャリアである電子が生じ、キャリア密度
が増加し、低抵抗化しやすい。そのため、ＯＳ層１３０の窒素濃度はできる限り低減され
ていることが好ましい、例えば、ＳＩＭＳにより得られる窒素濃度を、５×１０１８ａｔ
ｏｍｓ／ｃｍ３以下にすることが好ましい。
また、ＯＳ層１３０のチャネル形成領域は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇ
ｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で構成さ
れていることが好ましい。それは、ＣＡＡＣ−ＯＳは、多結晶構造、微結晶構造、または
非晶質構造と比較して最も欠陥準位密度が低い酸化物半導体であるからである。なお、Ｏ
Ｓ層１３０を構成する金属酸化物の結晶構造については、実施の形態４において説明する
。
ＯＳ層１３０を構成する金属酸化物が、微結晶構造、多結晶構造、ＣＡＡＣ−ＯＳ、単結
晶構造の二種以上の結晶構造を有していてもよい。ＯＳ層１３０は、例えば、微結晶構造
の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以
上の領域を有する場合がある。また、ＯＳ層１３０は、例えば、微結晶構造の領域、多結
晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の積
層構造を有する場合がある。
ＯＳ層１３０は、単層の金属酸化物で、または２層以上の金属酸化物膜を積層した膜構造
とすることができる。ＯＳ層１３０を積層構造とする場合、ＯＳ層１３０の各層を構成す
る金属酸化物膜は、少なくとも１つ同じ金属を含むことが好ましい。例えば、Ｉｎ−Ｍ−
Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の積層膜で形成する場合
、各層のＩｎ、Ｍ、Ｚｎの原子数比を適宜設定すればよい。あるいは、積層膜に含まれる
共通の金属元素をＩｎとし、Ｉｎ−Ｍ−Ｚｎ酸化物膜、Ｉｎ−Ｍ酸化物膜、Ｉｎ−Ｚｎ酸
化物膜を適宜組み合わせてもよい。
例えば、金属酸化物膜１３１がＩｎ−Ｇａ−Ｚｎ酸化物膜の場合、金属酸化物膜１３２は
、金属酸化物膜１３１よりもＧａを多く含むＩｎ−Ｇａ−Ｚｎ酸化物膜、またはＩｎ−Ｇ
ａ酸化物膜とすればよい。
ここでは、ＯＳ層１３０は、金属酸化物膜１３１と、金属酸化物膜１３２との２層構造と
した。フロントゲート電極１２１側にある金属酸化物膜１３１は、チャネル形成領域が存
在する酸化物半導体膜である。金属酸化物膜１３２は、ソース電極１４０Ｓ、ドレイン電
極１４０Ｄの形成工程において、導電膜（１４１、１４２）の成膜工程や、導電膜（１４
１、１４２）のエッチング工程での金属酸化物膜１３１のダメージを抑制するためのバリ
ア層として機能させることが好ましく、金属酸化物膜１３１よりも緻密な膜で形成するこ
とが好ましい。
金属酸化物膜１３２の存在により、絶縁層１０２（ゲート絶縁層）とＯＳ層１３０との界
面からチャネル形成領域（金属酸化物膜１３１）を離すことができる。そのため、この界
面にトラップ準位が形成されていても、チャネルを流れる電荷がトラップ準位に捕獲され
にくくなる。よって、トランジスタ１１のオン電流を増大させることができ、また電界効
果移動度を高めることができる。
また、上述したように、トランジスタ１１において、金属酸化物膜１３１にチャネルが形
成されるため、ソース電極１４０Ｓ、ドレイン電極１４０Ｄは金属酸化物膜１３１の側面
に少なくとも接していればよいので、金属酸化物膜１３２にソース領域、およびドレイン
領域が存在していなくてもよい。そのため、金属酸化物膜１３２は、酸化物半導体ではな
く、抵抗が高い膜であってもよい。金属酸化物膜１３２は、ソース電極１４０Ｓ、ドレイ
ン電極１４０Ｄとの接触抵抗が非常に高く、抵抗が無限大の絶縁体で構成されていてもよ
い。そのため、金属酸化物膜１３２として使用できる膜の選択肢が増える。
従って、金属酸化物膜１３２を厚く形成することが可能である。これにより、金属酸化物
膜１３２を、金属酸化物膜（酸化物半導体膜）１３１に対する保護膜として機能させるこ
とができる。よって、銅のＯＳ層１３０（金属酸化物膜１３１）への拡散を金属酸化物膜
１３２により防ぐことができるので、いわゆるチャネルエッチ型のボトムゲートトランジ
スタであるトランジスタ１１において、ソース電極１４０Ｓ、ドレイン電極１４０Ｄに拡
散しやすい銅材料を用いることが容易になる。
ＯＳ層１３０において、金属酸化物膜１３１の厚さは１００ｎｍ以上とすればよく、例え
ば、１００ｎｍ乃至１０００ｎｍとすればよく、２００ｎｍ乃至１０００ｎｍが好ましい
。また、金属酸化物膜１３２の厚さは、５０ｎｍ以上とすればよく、例えば５０ｎｍ乃至
５００ｎｍとすればよく、１００ｎｍ乃至３００ｎｍが好ましい。
例えば、金属酸化物膜１３１、金属酸化物膜１３２として、スパッタリング法でＩｎ−Ｇ
ａ−Ｚｎ酸化物膜で形成する場合、金属酸化物膜１３１のスパッタリングターゲットとし
て、Ｉｎ：Ｇａ：Ｚｎ（原子数比）が１：１：１、または１：３：２でなるＩｎ−Ｇａ−
Ｚｎ酸化物ターゲットを用いることができ、金属酸化物膜１３２のスパッタリングターゲ
ットとして、Ｉｎ：Ｇａ：Ｚｎ（原子数比）が、１：３：２、または１：３：４、または
１：３：６のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いることができる。これにより、金
属酸化物膜１３２として、金属酸化物膜１３１よりもＧａリッチなＩｎ−Ｇａ−Ｚｎ酸化
物膜を形成することができる。
例えば、金属酸化物膜１３１として、スパッタリング法でＩｎ−Ｇａ−Ｚｎ酸化物膜で形
成し、金属酸化物膜１３２として、スパッタリング法でＩｎ−Ｇａ酸化物膜で形成する場
合、金属酸化物膜１３１のスパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ（原子数
比）が１：１：１、または１：３：２でなるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いる
ことができ、金属酸化物膜１３２のスパッタリングターゲットとして、Ｉｎ：Ｇａ（原子
数比）が、７：９３のＩｎ−Ｇａ酸化物ターゲットを用いることができる。これにより、
金属酸化物膜１３２として、ＩｎよりもＧａリッチなＩｎ−Ｇａ酸化物膜を形成すること
ができる。このようなＧａリッチなＩｎ−Ｇａ酸化物膜は、Ｃｕの拡散防止膜として好適
な膜である。
＜構成例２：ＦＥＴ−２＞
構成例２に係るトランジスタは、構成例１のトランジスタの変形例であり、バックゲート
とフロントゲートに独立して電位または信号の入力が可能である。図２Ａは、構成例２に
係るトランジスタの回路記号である。トランジスタは、フロントゲートおよびバックゲー
トの２つのゲートを有しており、バックゲートは、フロントゲートに接続されていない。
ここでは、図２Ａの回路記号で表されるトランジスタをＦＥＴ−２と呼ぶ。
図２Ｂ−図２Ｄに、ＦＥＴ−２のデバイス構造の一例を示す。図２Ｂは、トランジスタの
上面図である。図２Ｃは、図２Ｂの切断線Ａ１−Ａ２による断面図であり、図２Ｄは、切
断線Ｂ１−Ｂ２による断面図である。また、図２Ｃは、チャネル幅方向のトランジスタの
断面図であり、図２Ｄは、チャネル長方向のトランジスタの断面図でもある。
トランジスタ１２は基板１００上に形成されており、絶縁層１０１、絶縁層１０２、フロ
ントゲート電極１２１、ＯＳ層１３０、ソース電極１４０Ｓ、ドレイン電極１４０Ｄ、バ
ックゲート電極１５１、電極１５２および電極１５３を有する。チャネル幅方向において
、絶縁層１０１、１０２には、開口１７２、開口１７３が形成されている。開口１７２、
１７３において、電極１５２、電極１５３はフロントゲート電極１２１に接している。ト
ランジスタ１２では、バックゲート電極１５１はフロントゲート電極１２１に接続されて
いない。
トランジスタ１２は、トランジスタ１１のバックゲート電極１５０を３つの電極（１５１
−１５３）に分割したデバイス構造を有する。トランジスタ１２も、トランジスタ１１と
同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタであり、同様に周波数特性、オン電流特
性が向上されている。
トランジスタ１２において、図２Ｃに示すように、ＯＳ層１３０は、ソース電極１４０Ｓ
およびドレイン電極１４０Ｄを介さずに、フロントゲート電極１２１、バックゲート電極
１５１、および電極１５２、および電極１５３に囲まれている領域を有する。フロントゲ
ート電極１２１および電極１５２、１５３を図示のように接続して設けることにより、こ
れら電極により、ＯＳ層１３０の下面、対向する２つの側面、および上面を囲むことがで
き、フロントゲート電極１２１の電界によって、ＯＳ層１３０を電気的に囲むことが可能
になる。電極１５２、１５３は、フロントゲートの一部をなしており、図２Ｃに示すよう
にＯＳ層１３０の側面と対向していることから、サイドゲート電極と呼ぶことができる。
また、トランジスタ１１のバックゲート電極１５０は、一対のサイドゲート電極を有する
バックゲート電極と呼ぶことができる（図１Ｃ）。
図２Ｃに示すように、電極１５２、電極１５３は、絶縁層１０２を介して、ＯＳ層１３０
の上面と対向する領域を有する。つまり、チャネル幅方向において、電極１５２、１５３
がＯＳ層１３０の上面と対向する領域の幅ＳＧｏｖ２、ＳＧｏｖ３は０より大きい値を持
つ。
バックゲート電極１５１は、フロントゲート電極１２１と異なる電位や信号を入力するこ
とができるため、バックゲート電極１５１の入力信号や入力電位により、トランジスタ１
２のしきい値電圧（以下、Ｖｔｈまたはしきい値と呼ぶ場合がある。）を、正電圧方向、
あるいは負電圧方向にシフトさせることができる。トランジスタ１２のＶｔｈを制御する
ことにより、動作時に、トランジスタ１２をエンハンスメント型またはデプレッション型
に適宜変更することが可能である。
＜構成例３：ＦＥＴ−３＞
構成例３に係るトランジスタは、構成例２のトランジスタの変形例であり、バックゲート
が存在していないトランジスタである。図３Ａは、構成例３に係るトランジスタの回路記
号である。ここでは、図３Ａの回路記号で表されるトランジスタをＦＥＴ−３と呼ぶ。
図３Ｂ−図３Ｄに、ＦＥＴ−３のデバイス構造の一例を示す。図３Ｂは、トランジスタの
上面図である。図３Ｃは、図３Ｂの切断線Ａ１−Ａ２による断面図であり、図３Ｄは、切
断線Ｂ１−Ｂ２による断面図である。また、図３Ｃは、チャネル幅方向のトランジスタの
断面図であり、図３Ｄは、チャネル長方向のトランジスタの断面図でもある。
トランジスタ１３は基板１００上に形成されており、絶縁層１０１、絶縁層１０２、フロ
ントゲート電極１２１、ＯＳ層１３０、ソース電極１４０Ｓ、ドレイン電極１４０Ｄ、電
極１５２および電極１５３を有する。チャネル幅方向において、絶縁層１０１、１０２に
は、開口１７２、開口１７３が形成されている。開口１７２、１７３において、電極１５
２、電極１５３はフロントゲート電極１２１に接している。
トランジスタ１３は、バックゲート電極１５１が設けられていないトランジスタ１２に相
当する。トランジスタ１３において、図３Ｃに示すように、ＯＳ層１３０は、ソース電極
１４０Ｓおよびドレイン電極１４０Ｄを介さずに、フロントゲート電極１２１、および電
極１５２、および電極１５３で構成される導電膜により囲まれる領域（下面、対向する２
つの側面、および上面）を有する。よって、トランジスタ１３も、トランジスタ１１、１
２と同様に、ｓ−ｃｈａｎｎｅｌ構造であることから、周波数特性およびオン電流特性が
向上される。
図３Ｃに示すように、電極１５２、および電極１５３は、絶縁層１０２を介して、ＯＳ層
１３０上面と対向する領域を有する。図３Ａの回路記号は、ＦＥＴ−３がこのようなサイ
ドゲート電極（１５１、１５２）を有することを表している。
＜変形例＞
以下、トランジスタの変形例を説明する。
トランジスタ１１において、開口１７２、開口１７３のいずれか一方を形成して、バック
ゲート電極１５０をフロントゲート電極１２１に接続するようにしてもよい。また、トラ
ンジスタ１２、１３において、電極１５２、電極１５３のいずれか一方を形成するデバイ
ス構造であってよい。
トランジスタ１１−１３は、サイドゲート電極およびバックゲート電極の一方、あるいは
両方を有するＳ−Ｃｈａｎｎｅｌ構造のトランジスタであるが、サイドゲート電極および
バックゲート電極とも設けられていないデバイス構造とすることができる。このようなト
ランジスタは、Ｓ−Ｃｈａｎｎｅｌ構造ではないが、トランジスタ１１と同様に、ＯＳ層
１３０の側面にてソース電極１４０Ｓ、ドレイン電極１４０Ｄが接するデバイス構造であ
るため、チャネル長Ｌ１を短くしつつ、Ｌ２も可能な限り短くする（Ｌ１に近づける）こ
とができるので、その結果、オン電流特性を確保しつつ、周波数特性を向上させることが
できる。
＜＜単極性トランジスタの回路＞＞
トランジスタ（ＦＥＴ−１−ＦＥＴ−３）は、チャネル形成領域が酸化物半導体でなるた
め、ｎチャネル型トランジスタである。以下、単極性トランジスタでなる回路の構成例を
示す。回路のトランジスタにＦＥＴ−１−３が用いられる。
＜インバータ回路＞
単極性のトランジスタから、例えば、基本論理回路（バッファ回路、インバータ回路、ク
ロックドインバータ回路、ＮＡＮＤ回路、ＮＯＲ回路など）を構成することができる。こ
こでは、インバータ回路について説明する。図８に、インバータ回路の回路記号を示す。
図９Ａ、図１０Ａ、図１０Ｂに示すインバータ回路（ＩＮＶ−１、ＩＮＶ−２、ＩＮＶ−
３）は、それぞれ、直列に接続されたトランジスタＭ１と、トランジスタＭ２とを有する
。トランジスタＭ１はＦＥＴ−１のデバイス構造を有し、トランジスタＭ２はＦＥＴ−２
のデバイス構造を有する。このように、オン電流特性、および周波数特性が向上されたト
ランジスタ（ＦＥＴ−１、ＦＥＴ−２）を用いることで、消費電力が削減され、動作周波
数が高いインバータ回路を提供することが可能になる。
なお、以下の説明において、インバータ回路（ＩＮＶ−１）をＩＮＶ−１と省略して記載
する場合がある。これは、他の回路、素子、電圧、信号などについても同様である。
（ＩＮＶ−１）
図９ＡはＩＮＶ−１の回路図であり、図９Ｂはその真理値表である。なお、図９Ｂは、デ
ータ値の代わりに電位レベルを用いて表されており、”Ｈ”はハイレベルの電位を表し、
トランジスタＭ１をオン状態にする大きさを有する。また、”Ｌ”はローレベルの電位を
表しており、トランジスタＭ１をオフ状態にする大きさの電位である。
ＩＮＶ−１は、入力端子（ＩＮ）、出力端子（ＯＵＴ）を有し、電源電圧としてＶＤＤ、
ＶＳＳが供給される。ＶＤＤは、高電源電圧であり、トランジスタＭ２のドレインに入力
される。ＶＳＳは、低電源電圧であり、トランジスタＭ１のソースに入力される。
トランジスタＭ１は、バックゲートはフロントゲートに接続され、フロントゲートは、端
子（ＩＮ）に接続され、ドレインは、端子（ＯＵＴ）に接続されている。トランジスタＭ
２は、フロントゲートとソースが接続され、ソースは端子（ＯＵＴ）に接続され、バック
ゲートには信号φ１が入力される。
信号φ１は、電位レベルが変動する信号でもよいし、電位レベルが一定の信号でもよい。
例えば、図９Ｂに示すように信号φ１は、端子（ＩＮ）から入力される信号に応じて電位
レベルが変動するような信号とすることができる。端子（ＩＮ）がハイレベルになると、
信号φ１の電位はＶＨ１となり、端子（ＩＮ）がローレベルになると、信号φ１の電位は
ＶＬ１となるようにする。
この場合、例えば、トランジスタＭ１がオン状態のとき、トランジスタＭ２を流れる電流
を小さくし、トランジスタＭ１がオフ状態のとき、トランジスタＭ２を流れる電流を大き
くするような信号φ１をトランジスタＭ２に供給するようにしてもよい。ＶＨ１は、トラ
ンジスタＭ２のバックゲートにソースよりも高い電圧（正のバイアス電圧）が印加される
ような電位にする。これにより、バックゲートに電圧を印加していない場合よりも、トラ
ンジスタＭ２のしきい値電圧を下げることができる。他方、ＶＬ１は、トランジスタＭ２
のバックゲートにソースよりも低い電圧（負のバイアス電圧）が印加されるような電位に
する。これにより、バックゲートに電圧を印加していない場合よりも、トランジスタＭ２
のしきい値電圧を上昇させることができる。
トランジスタＭ１がオン状態のときノードＮＡの放電が低速で行われ、トランジスタＭ１
がオフ状態のときノードＮＡの充電が高速で行われるため、低消費電力で、高速で動作が
可能なＩＮＶ−１とすることができる。
（ＩＮＶ−２）
図１０Ａのインバータ回路（ＩＮＶ−２）は、ＩＮＶ−１の変形例であり、トランジスタ
Ｍ２のバックゲートをドレインに接続した回路構成を有する。
ＩＮＶ−２では、トランジスタＭ２のバックゲートにＶＤＤが印加されるため、トランジ
スタＭ２のバックゲートには、正バイアス電圧を印加されていることになる。
（ＩＮＶ−３）
図１０Ｂのインバータ回路（ＩＮＶ−３）は、ＩＮＶ−２の変形例であり、トランジスタ
Ｍ２のフロントゲートとバックゲートの接続を入れ替えた回路に相当する。トランジスタ
Ｍ２は、フロントゲートがドレインに接続され、バックゲートがソースに接続されている
。
ここでは、インバータ回路をＦＥＴ−１とＦＥＴ−２で構成したが、実施の形態に係る他
の構成例のトランジスタを用いることが可能である。例えば、ＩＮＶ−１−ＩＮＶ−３に
おいて、ＦＥＴ−３でトランジスタＭ１を構成してもよい。また、トランジスタＭ１を、
バックゲート電極およびサイドゲート電極を有していないトランジスタで構成することが
可能である。
＜クロックドインバータ回路＞
単極性のトランジスタで構成されたクロックドインバータ回路（ＣＩＮＶ）について説明
する。
図１１Ａに、クロックドインバータ回路の回路記号を示す。図１１Ｂ、図１１Ｃに、クロ
ックドインバータ回路の構成例を示す。
図１１Ｂ、図１１Ｃに示すクロックインバータ回路（ＣＩＮＶ−１、ＣＩＮＶ−２）は、
それぞれ、直列に接続された３つのトランジスタＭ１１、Ｍ１２、Ｍ１３を有する。トラ
ンジスタＭ１１、Ｍ１２はＦＥＴ−１のデバイス構造を有し、トランジスタＭ１３は、Ｆ
ＥＴ−２のデバイス構造を有する。このように、オン電流特性、および周波数特性が向上
されたトランジスタ（ＦＥＴ−１、ＦＥＴ−２）を用いることで、消費電力が削減され、
動作周波数が高いクロックドインバータ回路を提供することが可能になる。
（ＣＩＮＶ−１）
図１１Ｂに示すように、ＣＩＮＶ−１は、ＩＮＶ−１（図９Ａ）のトランジスタＭ１とＶ
ＳＳ入力端子間に、トランジスタＭ１１を接続した回路に対応する。トランジスタＭ１１
は、フロントゲートにクロック信号（ＣＬＫ１）が入力され、バックゲートがフロントゲ
ートに接続されている。トランジスタＭ１２は、フロントゲートに端子（ＩＮ）およびバ
ックゲートが接続され、ドレインは端子（ＯＵＴ）に接続されている。トランジスタＭ１
３は、フロントゲートがソースに接続され、ソースが端子（ＯＵＴ）に接続され、バック
ゲートにクロック信号（ＣＬＫ２）が入力される。
ＣＩＮＶ−１は、ＣＬＫ１がハイレベルのときインバータ回路として機能し、ＣＬＫ１が
、ローレベルのとき、端子（ＯＵＴ）はハイインピーダンス状態になる。ＣＬＫ２は、ト
ランジスタＭ１３のＶｔｈを制御するための信号として用いられ、ＣＬＫ２によりトラン
ジスタＭ１３をエンハンスト型とデプレッション型に切り替えることができる。
例えば、ＣＬＫ２として、ＣＬＫ１と同じ信号を入力することができる。この場合、ＣＬ
Ｋ１がハイレベルとなると、Ｍ１１がオン状態となり、Ｍ１３は、Ｖｔｈが負電圧側にシ
フトされる。ＣＬＫ１がローレベルとなると、Ｍ１１がオフ状態となり、Ｍ１３は、Ｖｔ
ｈが正電圧側にシフトされる。
（ＣＩＮＶ−２）
図１１Ｃに示すように、ＣＩＮＶ−２は、ＣＩＮＶ−１のＭ１３のフロントゲートとバッ
クゲートの接続を入れ替えた回路に相当し、ＣＩＮＶ−１と同様に動作する。
＜ラッチ回路＞
順序回路の一例としてラッチ回路の構成例を示す。図１２Ａは、ラッチ回路の構成の一例
を示すブロック図であり、図１２Ｂは、同回路図である。
ラッチ回路（ＬＡＴ）２００は、クロックドインバータ回路２０１、２０２、およびイン
バータ回路２０３を有する。インバータ回路２０３とクロックドインバータ回路２０２と
で、２段のインバータでなるループ回路が構成されている。このループ回路の入力端子は
クロックドインバータ回路２０１を介して入力端子（Ｄ）に接続されている。
ここでは、インバータ回路２０３にＩＮＶ−１−ＩＮＶ−３を用い、クロックドインバー
タ回路２０１、２０２にＣＩＮＶ−１、ＣＩＮＶ−２を用いることで、単極性のトランジ
スタで構成された、立ち上がりの速いラッチ回路を得ることができる。
クロック信号ＣＬＫ１とクロック信号ＣＬＫ３は互いに位相が反転関係にある信号である
。ＣＬＫ２は、クロックドインバータ回路２０１のトランジスタＭ１３のＶｔｈを制御す
る信号であり、ＣＬＫ４は、クロックドインバータ回路２０２のトランジスタＭ１３のＶ
ｔｈを制御する信号である。
＜シフトレジスタ＞
順序回路の一例としてシフトレジスタの構成例を示す。図１３に示すように、複数のＬＡ
Ｔを直列に接続することにより、シフトレジスタ２１０を構成することができる。シフト
レジスタ２１０において、クロック信号ＣＬＫ、クロック信号ＣＬＫＢは互いに位相が反
転する関係にある信号である。ＬＡＴの出力端子は、次の段のＬＡＴの入力端子に接続さ
れており、１段目のＬＡＴの入力端子Ｄには、スタートパルス信号ＳＰが入力される。ク
ロック信号ＣＬＫまたはＣＬＫＢの立ち上がりにより、１段目のＬＡＴに入力されたスタ
ートパルス信号が順次、次段のＬＡＴに転送され、かつ出力端子から信号ＳＲＯＵＴ１−
ＳＲＯＵＴ４として取り出される。
例えば、シフトレジスタ２１０は、アクティブマトリクス型の表示装置のゲートドライバ
回路、およびソースドライバ回路に用いることができる。実施の形態３において、アクテ
ィブマトリクス型の表示装置について説明する。
（実施の形態２）
本実施の形態では、実施の形態１に係るトランジスタの作製方法について説明する。ここ
では、トランジスタ１１（ＦＥＴ−１）を例に、その作製方法を説明する。
図４Ａ−図７Ｂは、トランジスタ１１の作製方法の一例を示す断面図である。これらの図
面において、左側にチャネル長方向（Ｂ１−Ｂ２）の断面図を示し、右側にチャネル幅方
向（Ａ１−Ａ２）の断面図を示す。
トランジスタ１１を構成する膜（絶縁膜、半導体膜、酸化物半導体膜、金属酸化物膜、導
電体膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレー
ザー堆積（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成
することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥ
ＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ
（有機金属化学堆積）法やＡＬＤ（原子層成膜）法を使ってもよい。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャ
ンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマ
ダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、
それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガ
スを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと
同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料
ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガ
スとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また
、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の
原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成
膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上
に積層されて薄膜が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性
に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によ
って調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作
製する場合に適している。以下、図面を参照して、トランジスタ１１の作製方法の一例を
説明する。
ここでは、基板１００としてガラス基板を用いる。まず、図４Ａに示すように、基板１０
０上に、フロントゲート電極１２１を構成する導電膜１２０を形成する。ここでは、導電
膜１２０として、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。
また、ＡＬＤを利用する成膜装置によりタングステン膜を成膜することができる。この場
合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し
、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ
２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
導電膜１２０上に第１のフォトレジストマスクを用いたフォトリソグラフィ工程によりレ
ジストマスクＲＭ１（図示せず）を形成する。レジストマスクＲＭ１を用いて、タングス
テン膜をエッチングして、フロントゲート電極１２１を形成する（図４Ｂ）。この後、レ
ジストマスクＲＭ１を除去する。
トランジスタ１１の作製工程におけるエッチング工程では、ウエットエッチング、ドライ
エッチング、またはこれらの両方が行われる。
フロントゲート電極１２１の形成は、電解メッキ法、印刷法、インクジェット法等で行う
こともできる。
次に、図４Ｃに示すように、フロントゲート電極１２１を覆って絶縁層１０１を形成する
。絶縁層１０１は、スパッタリング法、ＣＶＤ法、蒸着法等で形成することができる。こ
こでは、ＰＥＣＶＤ法により、絶縁膜１１１として厚さ４００ｎｍの窒化シリコン膜を形
成し、絶縁膜１１２として厚さ５０ｎｍの酸化窒化シリコン膜を形成する。
また、熱ＣＶＤ法で絶縁層１０１を構成する膜を形成してもよい。例えば、酸化ハフニウ
ム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコ
キシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化さ
せた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキ
スジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材
料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含
む液体（ＴＭＡなど）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用
いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材
料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、
アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）な
どがある。
例えば、酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着さ
せ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供
給して吸着物と反応させる。
次に、図５Ａに示すように、絶縁層１０１上にＯＳ層１３０を構成する金属酸化物膜１３
１、１３２の積層膜を形成する。
ＡＬＤを利用する成膜装置により金属酸化物膜１３１、１３２を形成することができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガ
スを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガ
スを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に
導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これ
らのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、Ｇａ
ＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性
ガスでバブリングしたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が
好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよ
い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。ま
た、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
スパッタリング法で金属酸化物膜１３１、１３２を形成する場合、プラズマを発生させる
ための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることがで
きる。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガ
スを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比
を高めることが好ましい。また、ターゲットは、形成する金属酸化物膜１３１、１３２の
組成にあわせて、適宜選択すればよい。
高純度真性または実質的に高純度真性である酸化物半導体膜を得るためには、チャンバー
内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとし
て用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、よ
り好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを
用いることで金属酸化物膜１３１、１３２に水分等が取り込まれることを可能な限り防ぐ
ことができる。
ここでは、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝３：１：２）を用い
たスパッタリング法により、金属酸化物膜１３１として厚さ３００ｎｍのＩｎ−Ｇａ−Ｚ
ｎ酸化物膜を形成する。金属酸化物膜１３１は、酸化物半導体膜として形成される。また
、Ｉｎ−Ｇａ酸化物ターゲット（Ｉｎ：Ｇａ＝７：９３）を用いたスパッタリング法によ
り、金属酸化物膜１３２として厚さ５０ｎｍのＩｎ−Ｇａ酸化物膜を形成する。金属酸化
物膜１３２は、酸化物半導体膜として、あるいは絶縁膜として形成される。
次に、金属酸化物膜１３２上に、第２のフォトレジストマスクを用いたフォトリソグラフ
ィ工程によりレジストマスクＲＭ２（図示せず）を形成した後、レジストマスクＲＭ２を
用い、金属酸化物膜１３１と金属酸化物膜１３２の積層膜をウエットエッチング法で素子
分離して、ＯＳ層１３０を形成する。この後、レジストマスクＲＭ２を除去する（図５Ｂ
）。
例えば、ＯＳ層１３０の形成後、１５０℃以上基板歪み点未満、好ましくは２００℃以上
４５０℃以下、更に好ましくは３００℃以上４５０℃以下の加熱処理を行ってもよい。こ
の加熱処理は、酸化物半導体の高純度化処理の１つであり、ＯＳ層１３０に含まれる水素
、水等を低減することができる。
ＯＳ層１３０、絶縁層１０１を覆って、導電膜１４１、導電膜１４２でなる積層膜を形成
する（図５Ｃ）。ここでは、スパッタリング法により、厚さ５０ｎｍのタングステン膜（
１４１）、及び厚さ３００ｎｍの銅膜（１４２）を形成する。
また、導電膜１４１をＡＬＤ法で形成してもよい。この場合、ＯＳ層１３０に、プラズマ
ダメージを与えずに、導電膜１４１を形成することができる。
なお、フロントゲート電極１２１（これと同じ層に形成される電極を含む）と、ソース電
極１４０Ｓ、ドレイン電極１４０Ｄ（これと同じ層に形成される電極を含む）を接続する
場合、導電膜１４１、１４２の形成前に、この接続のための開口を絶縁層１０１に形成す
る。この場合、第３のフォトレジストマスクを用いたフォトリソグラフィ工程によりレジ
ストマスクＲＭ３を絶縁層１０１、ＯＳ層１３０上に形成し、レジストマスクＲＭ３を用
いたエッチングにより、絶縁層１０１に開口を形成する。レジストマスクＲＭ３を除去し
た後、導電膜１４１、１４２を形成する。
次に、導電膜１４２上に第４のフォトレジストマスクを用いたフォトリソグラフィ工程
によりレジストマスクＲＭ４（図示せず）を形成する。レジストマスクＲＭ４を用いて積
層膜（１４１、１４２）をエッチングして、ソース電極１４０Ｓ、ドレイン電極１４０Ｄ
を形成する（図６Ａ）。
例えば、銅膜（１４２）のエッチングは、ウエットエッチング法で行い、タングステン膜
（１４１）のエッチングは、ＳＦ６を用いたドライエッチング法で行うと、銅膜の表面に
フッ化物が形成される。該フッ化物により、銅膜からの銅がＯＳ層１３０に拡散すること
が抑制される。また、ＯＳ層１３０の金属酸化物膜１３２が、金属酸化物膜１３１に対す
るエッチング保護膜として機能し、かつ、導電膜１４１、１４２から拡散する金属に対す
るバリア層として機能する。そのため、トランジスタ１１の電気特性の劣化、信頼性の低
下を抑えることができる。
レジストマスクＲＭ４を除去した後、絶縁層１０１、ＯＳ層１３０、ソース電極１４０Ｓ
、ドレイン電極１４０Ｄを覆う、絶縁層１０２を形成する（図６Ｂ）。
ここでは、絶縁膜１１３と絶縁膜１１４を連続して成膜する。連続成膜とは、１層目の膜
を形成した後、処理基板を大気に曝さずに、２層目以降の膜を形成する成膜方法である。
連続成膜をすることで、積層膜の界面の大気成分由来の不純物濃度を低減することができ
る。
絶縁膜１１３、絶縁膜１１４として、厚さ５０ｎｍ酸化窒化シリコン膜と、厚さ４００ｎ
ｍの酸化窒化シリコン膜を形成する。ＰＥＣＶＤ装置において、成膜条件を変えることで
、２層の酸化窒化シリコン膜を形成する。酸化窒化シリコン膜の原料ガスとしては、シリ
コンを含む堆積性気体、及び酸化性気体を用いることが好ましい。シリコンを含む堆積性
気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性
気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
ＰＥＣＶＤ装置を用いる場合、絶縁膜１１３の成膜は次の条件下で行うことできる。原料
ガスはシランおよび一酸化二窒素であり、流量は、シランが３０ｓｃｃｍのであり、一酸
化二窒素が４０００ｓｃｃｍである。処理室の圧力は２００Ｐａであり、基板温度は２２
０℃である。ＰＥＣＶＤ装置において、２７．１２ＭＨｚの高周波電源を用いて、１５０
Ｗの高周波電力を平行平板電極に供給する。当該条件により、酸素が透過する酸化窒化シ
リコン膜を形成することができる。
また、同じ処理室内で、大気解放せずに、絶縁膜１１４を形成する。絶縁膜１１４の成膜
は、次の条件下で行うことできる。原料ガスは、絶縁膜１１３と同じである。流量は、シ
ランが２００ｓｃｃｍであり、一酸化二窒素は４０００ｓｃｃｍである。処理室の圧力は
２００Ｐａであり、基板温度は２２０℃である。ＰＥＣＶＤ装置において、２７．１２Ｍ
Ｈｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極に供給する。
ここで、例示したＰＥＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のＰＥＣ
ＶＤ装置である。絶縁膜１１４の成膜時に供給する電力を単位面積あたりの電力（電力密
度）に換算すると０．２５Ｗ／ｃｍ２である。
ＰＥＣＶＤ装置による絶縁膜１１３の成膜は、基板温度を２８０℃以上４００℃以下、圧
力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以下とし
、処理室内に設けられる電極に高周波電力を供給する条件で行うことが好ましい。上記に
列記した原料ガスを適宜選択することで、この条件下において、酸化シリコン膜も形成す
ることができる。
このような条件下で絶縁膜１１３を形成することで、酸素を透過する酸化窒化シリコン膜
または酸化シリコン膜を形成することができる。また、基板温度を２８０℃以上４００℃
以下とすることで、シリコン及び酸素の結合力が強くなる。この結果、酸素が透過し、緻
密であり、且つ硬い、酸化窒化シリコン膜または酸化シリコン膜を形成することができる
。代表的には、２５℃において０．５重量％のフッ酸を用いた場合のエッチング速度が１
０ｎｍ／分以下、好ましくは８ｎｍ／分以下の酸化窒化シリコン膜または酸化シリコン膜
を形成することができる。
また、加熱をしながら絶縁膜１１３を形成するため、ＯＳ層１３０に水素、水等が含まれ
る場合、当該工程においてＯＳ層１３０に含まれる水素、水等を脱離させることができる
。ＯＳ層１３０に含まれる水素は、プラズマ中で発生した酸素ラジカルと結合し、水とな
る。基板が加熱されているため、酸素及び水素の結合により生成された水は、ＯＳ層１３
０から脱離する。即ち、ＰＥＣＶＤ法で絶縁膜１１３を形成することで、ＯＳ層１３０に
含まれる水及び水素の含有量を低減することができる。
また、絶縁膜１１３の成膜中にＯＳ層１３０が加熱されるため、ＯＳ層１３０が露出され
た状態での加熱時間が少なく、加熱処理によるＯＳ層１３０から酸素が脱離することが抑
制される。処理室の圧力を１００Ｐａ以上２５０Ｐａ以下とすることで、絶縁膜１１３の
水の含有量を低減できるので、トランジスタ１１の電気特性のばらつきを低減すると共に
、しきい値電圧の変動を抑制することができる。
絶縁膜１１３の成膜時にＯＳ層１３０のダメージをできるだけ抑えることが好ましい。そ
れは、欠陥が少なくなるような条件下で絶縁膜１１４を形成すると、絶縁膜１１４の酸素
脱離量が低減しやすい。そのため、絶縁膜１１４から供給される酸素で、ＯＳ層１３０の
欠陥を十分に低減することが困難な場合があるからである。そこで、また、処理室の圧力
を１００Ｐａ以上２５０Ｐａ以下とすることで、絶縁膜１１３の成膜時のＯＳ層１３０へ
のダメージを低減することが可能である。
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、絶
縁膜１１３に含まれる水素含有量を低減することが可能である。この結果、ＯＳ層１３０
に混入する水素量を低減できるため、トランジスタのしきい値電圧のマイナスシフトを抑
制することができる。
ＰＥＣＶＤ装置を用いる場合、絶縁膜１１４は以下の条件で成膜することができる。基板
温度は、１８０℃以上２８０℃以下、さらに好ましくは２００℃以上２４０℃以下であり
、処理室内の圧力は１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２
００Ｐａ以下である。ＰＥＣＶＤ装置の電極に供給する高周波電力は、０．１７Ｗ／ｃｍ
２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃ
ｍ２以下である。
上記圧力の反応室において上記パワー密度の高周波電力を供給することで、プラズマ中で
原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁
膜１１４中における酸素含有量が化学量論比よりも多くなる。一方、基板温度が、上記温
度で形成された膜では、シリコンと酸素の結合力が弱いため、後の工程の加熱処理により
膜中の酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素
を含み、加熱により酸素の一部が脱離する酸化窒化シリコン膜を形成することができる。
ＯＳ層１３０上に絶縁膜１１３が設けられている。このため、絶縁膜１１４の形成工程に
おいて、絶縁膜１１３がＯＳ層１３０の保護膜となる。そのため、ＯＳ層１３０へのダメ
ージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜１１４を形成することが
できる。
絶縁膜１１３、１１４を形成した後、加熱処理を行う。当該加熱処理により、絶縁膜１１
４に含まれる酸素の一部をＯＳ層１３０に移動させ、ＯＳ層１３０に含まれる酸素欠損量
をさらに低減することができる。加熱処理後に、絶縁膜１１５を形成する。
絶縁膜１１３及び絶縁膜１１４に水、水素等が含まれ、水、水素等をブロッキングする機
能を有する絶縁膜１１５を形成する場合、絶縁膜１１５の形成後に加熱処理を行うと、絶
縁膜１１３及び絶縁膜１１４に含まれる水、水素等がＯＳ層１３０に移動し、ＯＳ層１３
０に欠陥が生じてしまう。絶縁膜１１５の形成前に加熱処理を行うことで、絶縁膜１１３
及び絶縁膜１１４に含まれる水、水素を効果的に低減させることができる。
加熱しながら絶縁膜１１４を、絶縁膜１１３上に形成することで、ＯＳ層１３０に酸素を
移動させ、ＯＳ層１３０に含まれる酸素欠損を低減することが可能であるため、この加熱
処理を行わなくともよい場合がある。
この加熱処理の温度は、代表的には、１５０℃以上４００℃以下、好ましくは３００℃以
上４００℃以下、好ましくは３２０℃以上３７０℃以下とする。加熱処理は、窒素、酸素
、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０
ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。
なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ま
しい。該加熱処理には、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用い
ることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのた
め加熱処理時間を短縮することができる。
ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行う。その後、絶縁膜
１１５を形成する。
絶縁膜１１５をＰＥＣＶＤ法で形成する場合、基板温度は３００℃以上４００℃以下に、
好ましくは３２０℃以上３７０℃以下にすることで、緻密な膜を形成できるため好ましい
。
絶縁膜１１５としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリコンを含む
堆積性気体、窒素、及びアンモニアを原料ガスとして用いことが好ましい。窒素と比較し
て少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活性種が発生す
る。当該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結合、及び
窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シリコン及
び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。
一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒素の分解
が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗な窒化シリ
コン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対する窒素
の流量比を５以上５０以下、または、１０以上５０以下とすることが好ましい。
ここでは、絶縁膜１１５として、ＰＥＣＶＤ装置を用いて、シラン、窒素、及びアンモニ
アの原料ガスから、厚さ５０ｎｍの窒化シリコン膜を形成する。流量は、シランが５０ｓ
ｃｃｍ、窒素が５０００ｓｃｃｍであり、アンモニアが１００ｓｃｃｍである。処理室の
圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１
０００Ｗの高周波電力を平行平板電極に供給する。ＰＥＣＶＤ装置は電極面積が６０００
ｃｍ２である平行平板型のＰＥＣＶＤ装置であり、供給した電力を単位面積あたりの電力
（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である。
以上の工程により、絶縁膜１１３、絶縁膜１１４、及び絶縁膜１１５を形成することがで
きる。
絶縁膜１１５の形成後に、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、
１５０℃以上４００℃以下、好ましくは３００℃以上４００℃以下、好ましくは３２０℃
以上３７０℃以下とする。この加熱処理を行う際には、絶縁膜１１３と絶縁膜１１４の水
素および水が低減されているため、上述したようなＯＳ層１３０の欠陥の発生は抑えられ
ている。
次に、絶縁層１０２上に第５のフォトレジストマスクを用いたフォトリソグラフィ工程に
よりレジストマスクＲＭ５（図示せず）を形成する。レジストマスクＲＭ５を用いて、絶
縁層１０２、絶縁層１０１をエッチングして、開口１７２、および開口１７３を形成する
（図７Ａ）。
レジストマスクＲＭ５を除去した後、絶縁層１０２上に導電膜を形成する。この導電膜上
に第６のフォトレジストマスクを用いたフォトリソグラフィ工程によりレジストマスクＲ
Ｍ６（図示せず）を形成する。レジストマスクＲＭ６を用いて導電膜をエッチングして、
バックゲート電極１５０を形成する。この後、レジストマスクを除去する。
以上の工程により、第１乃至第６のフォトレジストマスクを用いて、トランジスタ１１を
作製することができる（図７Ｂ）。実施の形態１に係る他のトランジスタも、トランジス
タ１１と同様に作製することが可能である。
上述したように、本実施の形態では、ＯＳトランジスタの作製工程において、チャネル形
成領域を含むＯＳ層の欠陥を低減するため、ＯＳ層に酸素を供給する膜を形成する工程、
およびその膜から酸素をＯＳ層に供給する工程を含むので、信頼性の高いＯＳトランジス
タを作製することが可能である。
（実施の形態３）
本実施の形態では、半導体装置の一例として、実施の形態１に係るＯＳトランジスタが用
いられたアクティブマトリクス型表示装置について説明する。
＜表示装置の構成例＞
アクティブマトリクス型表示装置は、表示パネル、コントローラ、電源回路等を有する半
導体装置である。図１４は、アクティブマトリクス型の液晶表示装置（ＬＣＤ）の構成の
一例を示すブロック図である。図１５Ａ、図１５Ｂおよび図１５Ｃに、ＬＣＤを構成する
液晶パネル（ＬＣパネル）の構成の一例を示す。
図１４に示すように、表示装置４００は、コントローラ４０１、電源管理装置（ＰＭＵ）
４０２、電源回路４０３、画素部４１１、ゲートドライバ回路４１２、ソースドライバ回
路４１３を有する。
コントローラ４０１は、表示装置４００の制御を行う。コントローラ４０１には、ビデオ
信号、及び画面の書き換えを制御するための同期信号等が入力される。同期信号としては
、例えば水平同期信号、垂直同期信号、及び基準クロック信号等があり、これらの信号か
ら、ドライバ回路（４１２、４１３）の制御信号を生成する。また、コントローラ４０１
は、ＰＭＵ４０２の制御を行う。コントローラ４０１または外部からの制御信号に基づい
て、ＰＭＵ４０２は、電源回路４０３を制御する。
画素部４１１は、アレイ状に配置された複数の画素４２１、複数のゲート線４２２、およ
び複数のソース線４２３を有する。同じ行の画素４２１は、各行のゲート線４２２に接続
され、同じ列の画素４２１は、各列のソース線４２３に接続されている。画素４２１は、
ソース線４２３との導通を制御するトランジスタを有する。このトランジスタのゲートは
、ゲート線４２２に接続され、ゲート線に入力される信号によってオン、オフが制御され
る。
ソース線４２３はソースドライバ回路４１３に接続されている。ソースドライバ回路４１
３は、コントローラ４０１から入力されたビデオ信号からデータ信号を生成し、ソース線
４２３に出力する機能を有する。ゲートドライバ回路４１２は、コントローラ４０１から
入力された制御信号に従い、ゲート信号をゲート線４２２に出力する機能を有する。ゲー
ト信号は、データ信号を入力する画素４２１を選択するための信号である。ゲート線４２
２は、ゲートドライバ回路４１２に接続される。
画素部４１１をＯＳトランジスタで構成する場合、ドライバ回路（４１２、４１３）双方
に、実施の形態１で示した単極性のトランジスタでなるシフトレジスタ２１０（図１３）
を用いることで、画素部４１１とドライバ回路（４１２、４１３）とを同一基板に集積す
ることができる。
＜表示パネルの構成例＞
図１５Ａには、画素部４１１とドライバ回路（４１２、４１３）が同一基板に集積されて
いる構造の表示パネルの構成例を示す。表示パネル４７１は、基板５０１、基板５０２を
有する。基板５０１には、画素部４１１およびドライバ回路（４１２、４１３）、および
端子部４１５が作製されている。図１５Ａの例では、ゲートドライバ回路４１２は、２つ
のゲートドライバ回路４１２Ｒとゲートドライバ回路４１２Ｌとに分割されて形成されて
いる。
端子部４１５には、画素部４１１およびドライバ回路（４１２、４１３）を外部の回路に
接続するための複数の端子が形成されている。端子部４１５は、ＦＰＣ４１６に接続され
ている（ＦＰＣ；Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔｓ）。ここでは、
端子部４１５にＦＰＣ４１６を接続していない構造のデバイスも、表示パネルに含まれる
ものとする。
シール部材５０３により基板５０１と基板５０２は、隙間（セルギャップ）が維持された
状態で、対向している。例えば、液晶表示装置の表示パネル（液晶パネル）の場合、基板
５０１と基板５０２の間には液晶層が封止されている。シール部材５０３により、基板５
０１と基板５０２の間に液晶層が封止されている。また、図１５Ａに示すように、ドライ
バ回路（４１２、４１３）と重なるようにシール部材５０３を設けることにより、表示パ
ネル４７１の表示に寄与しない額縁を狭くすることができる。
表示パネル４７１において、例えば、画素部４１１をＯＳトランジスタでなる回路で構成
する場合、ドライバ回路（４１２、４１３）も、ＯＳトランジスタでなる回路で構成され
る。これらドライバ回路（４１２、４１３）に、ＦＥＴ−１−ＦＥＴ−３（図１−図３）
を用いることで、駆動周波数が高く、低消費電力な回路とすることができる。
表示パネル４７１は、回路（４１１−４１３）が基板５０１上に形成されているので、外
部に設けるＩＣチップ等の部品の数を削減できるため、コストの低減を図ることができる
。また、画素部４１１と同じ基板上に回路を集積しない場合、配線を延伸させる必要が生
じ、配線間の接続数が増える。同じ基板５０１上にドライバ回路を設けた場合、その配線
間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる
。
なお、ソースドライバ回路４１３の一部や全てを、Ｓｉトランジスタを用いたＣＭＯＳ回
路で構成することも可能である。この場合は、ソースドライバ回路４１３の一部の回路を
ＩＣチップに組み込み、このＩＣチップを基板５０１に実装すればよい。
そのような構成例の表示パネルを図１５Ｂ、図１５Ｃに示す。図１５Ｂに示す表示パネル
４７２において、ＴＣＰ４１８はソースドライバ回路４１３の一部を構成するＩＣチップ
が実装されている（ＴＣＰ；Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）。図１５Ｃに
示す表示パネル４７３では、ＴＣＰ４１８のＩＣチップに、ソースドライバ回路４１３の
全ての回路が組み込まれている。なお、ＴＣＰ４１８には、ＩＣチップに接続されるＦＰ
Ｃは図示していない。この場合、基板５０１には、ＴＣＰ４１８に接続される端子部４１
７が作製されている。端子部４１７には、画素部４１１のソース線をＴＣＰ４１８に接続
するための複数の端子が形成されている。なお、ＴＣＰ４１８が取りつけられていない状
態も本実施の形態の表示パネルの１つの構成例とみなす。
また、ソースドライバ回路４１３の一部の回路を、画素部４１１、ゲートドライバ回路４
１２と同じ導電型のトランジスタで作製できる場合は、その回路を基板５０１上に一体形
成し、他の回路をＩＣチップに組み込んでもよい。
なお、ＩＣチップの実装方法は特に限定されない。ベアチップを直接基板５０１に取り付
ける方式（ＣＯＧ；Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）でもよい。また、ＴＣＰの代わりに、
ＩＣチップをＳＯＦ（Ｓｙｓｔｅｍ ｏｎ Ｆｉｌｍ）に組み込み、ＳＯＦを基板５０１
に取り付けてもよい。
＜表示装置の構造＞
表示装置４００の一例として、図１６を参照して、表示装置の構造について説明する。図
１６は表示装置の分解斜視図である。
図１６に示すように、表示装置４００は、上部カバー４８１と下部カバー４８２との間に
、ＦＰＣ４８３に接続されたタッチパネルユニット４８４、ＦＰＣ４８５に接続された表
示パネル４７１、バックライトユニット４８７、フレーム４８９、プリント基板４９０、
バッテリー４９１を有する。なお、バックライトユニット４８７、バッテリー４９１、タ
ッチパネルユニット４８４などは、設けられてない場合もある。例えば、表示装置４００
が反射型の液晶表示装置やエレクトロルミネセンス（ＥＬ）表示装置の場合は、バックラ
イトユニット４８７は必要のない部品である。
上部カバー４８１及び下部カバー４８２は、タッチパネルユニット４８４及び表示パネル
４７１のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネルユニット４８４は、抵抗膜方式または静電容量方式のタッチパネルを表示パ
ネル４７１に重畳して用いることができる。また、表示パネル４７１の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル
４７１の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。ま
たは、表示パネル４７１の各画素内にタッチセンサ用電極を設け、容量型式のタッチパネ
ルとすることも可能である。
バックライトユニット４８７は、光源４８８を有する。光源４８８をバックライトユニッ
ト４８７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム４８９は、表示パネル４７１の保護機能の他、プリント基板４９０の動作により
発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム４８
９は、放熱板としての機能を有していてもよい。
プリント基板４９０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処
理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良
いし、別途設けたバッテリー４９１による電源であってもよい。バッテリー４９１は、商
用電源を用いる場合には、省略可能である。
また、表示装置４００には、偏光板、位相差板、プリズムシートなどの部材を追加して設
けてもよい。また、図１６の例では、図１５Ａの表示パネル４７１が用いられているが、
他の構造の表示パネル（例えば、表示パネル４７２、４７３）を用いてもよい。
＜液晶表示装置（ＬＣＤ）の画素＞
図１７Ａは、ＬＣＤの画素の構成の一例を示す回路図である。画素４３０は、トランジス
タ４３１、液晶素子４３２および容量素子４３３を有する。
液晶素子４３２は、２つの電極と、２つの電極に挟まれた液晶層を有する。一方の電極は
基板５０１上に形成されている画素電極で構成されており、画素電極はトランジスタ４３
１に接続されている。また液晶素子４３２の他方の電極は電圧ＶＬＣが入力される。トラ
ンジスタ４３１は、液晶素子４３２（画素電極）とソース線４２３との導通状態を制御す
るスイッチとして機能し、そのゲートはゲート線４２２に接続されている。ここでは、ト
ランジスタ４３１は、ＦＥＴ−１（図１）を適用している。容量素子４３３は、液晶素子
４３２の２つの電極間の電圧を保持するための保持容量の機能を有する。
トランジスタ４３１がオン状態となると、ソース線４２３の電位により、液晶素子４３２
および容量素子４３３が放電または充電される。液晶素子４３２および容量素子４３３で
保持している電圧により、液晶層の配向状態が変化し、液晶素子４３２の透過率が変化す
る。
なお、画素の回路構成を変えることで、ＬＣＤ以外の表示装置を得ることができる。例え
ば、電子ペーパーにする場合は、図１７Ａにおいて、液晶素子４３２の代わりに、電子粉
流体方式等により階調を制御する表示素子を設ければよい。
＜ＥＬ表示装置の画素＞
また、表示装置４００がＥＬ表示装置の場合には、図１７Ｂの画素４４０を画素部４１１
に設ければよい。画素４４０は、トランジスタ４４１、トランジスタ４４２、ＥＬ素子４
４３、および容量素子４４４を有する。ここでは、トランジスタ４４１、４４２は、同じ
導電型のトランジスタである。
トランジスタ４４１は、画素４４０とソース線４２３間の導通を制御するスイッチトラン
ジスタである。また、トランジスタ４４２は、駆動用トランジスタと呼ばれるトランジス
タであり、ＦＥＴ−１のデバイス構造を有する。
ＥＬ素子４４３は、２つの電極（アノード及びカソード）と、２つの電極に挟まれた有機
化合物を含む発光層を有する発光素子である。一方の電極は、一定電位が入力されている
配線４２５に接続されている。発光層は、発光性の物質を少なくとも含む。発光性の物質
としては、有機ＥＬ材料、無機ＥＬ材料等がある。また、発光層の発光としては、一重項
励起状態から基底状態に戻る際の発光（蛍光）、三重項励起状態から基底状態に戻る際の
発光（リン光）がある。
ＥＬ素子４４３は２つの電極間を流れる電流によって発光強度を変化させることが可能な
素子である。ここでは、トランジスタ４４２を流れる電流値によりＥＬ素子４４３の発光
強度が調節される。つまり、トランジスタ４４２のゲートの電圧により、ＥＬ素子４４３
の発光強度が調節される。
トランジスタ４４２のゲートと配線４２５間には、容量素子４４４が接続されている。容
量素子４４４は、トランジスタ４４２のゲートの電圧を保持する保持容量として機能する
。トランジスタ４４１がオン状態になると、ソース線４２３に入力されているソース信号
の電位に応じた大きさの電流がトランジスタ４４１を流れる。この電流により、トランジ
スタ４４２のゲートが充電または放電され、その電位が調節される。
なお、画素の回路構成は、図１７の例に限定されない。例えば、図１７に示す画素にスイ
ッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な
素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては
、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ
素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど
）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電
子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレ
イ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デジタルマ
イクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲ
ＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、エ
レクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブ、な
ど、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒
体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイな
どがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディ
スプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏ
ｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。
液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ
、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射
型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例
としては、電子ペーパーなどがある。
＜表示装置の画素のデバイス構造＞
以下、図１８、図１９を参照して、アクティブマトリクス型表示装置の画素のデバイス構
造を説明する。ここでは、一例として、画素部４１１のデバイス構造について、説明する
。ここでは、画素部４１１の構造を、図１７Ａの画素４３０を例に説明する。
図１８は、画素部４１１（画素４３０）の上面図であり、トランジスタ４３１等の平面レ
イアウトに相当する。また、図１９は、図１８の切断線Ｂ３−Ｂ４による断面図であり、
また表示パネル４７１の断面図に相当する。
画素４３０は、酸化物半導体膜から形成された回路（４１１、４１２、４１３）が形成さ
れたバックプレーンと、カラーフィルタ基板とを含む。バックプレーンの支持基板は基板
５０１であり、カラーフィルタ基板の支持基板は基板５０２である。基板５０１、５０２
は可視光を透過する基板が用いられ、例えば、ガラス基板や、樹脂などでなる可撓性基板
が用いられる。可撓性基板を用いる場合、バックプレーンを形成した後、作製時に使用し
た支持基板を分離した後、可撓性基板を固定すればよい。
図１８は、バックプレーン側の画素４３０の平面レイアウトを示している。このバックプ
レーンは、実施の形態２で説明した、第１乃至第６のフォトレジストマスクを用いたＯＳ
トランジスタの作製工程と同様の工程にて作製される。そのため、バックプレーンの作製
方法については、実施の形態２を援用する。画素部４１１と共に、基板５０１上に、酸化
物半導体膜を用いて、ドライバ回路（４１２、４１３）が形成される。
シール部材５０３（図１５Ａ）により、基板５０１と基板５０２の間に液晶層５２０が封
止されている。基板５０２上には、可視光を遮る機能を有する遮蔽膜５４１と、特定の波
長範囲の可視光を透過する着色層５４２とが設けられている。遮蔽膜５４１及び着色層５
４２上には、樹脂膜５４３が設けられており、樹脂膜５４３上には電極６５２が設けられ
ている。電極６５２は、コモン電極と呼ばれ、液晶素子４３２の電極を構成する。電極６
５２を覆って配向膜５３２が形成されている。
画素部４１１には、配線（ＧＬ）６２１、配線（ＳＬ）６４５、電極（ＭＥ）６４６、バ
ックゲート電極（ＢＧ）６５０、および酸化物半導体層（ＯＳ）６３０を有する。これら
により、トランジスタ４３１が構成される。配線（ＧＬ）６２１は、ゲート線４２２に対
応し、トランジスタ４３１のフロントゲート電極となる領域を含む。配線（ＳＬ）６４５
はソース線４２３に対応し、トランジスタ４３１のソース電極となる領域を含む。電極（
ＭＥ）６４６は、トランジスタ４３１のドレイン電極を構成する。なお、図１９には、ト
ランジスタ４３１のチャネル長方向の断面構造が示されている。
画素部４１１には、金属酸化物層（ＯＣ）６３５および画素電極（ＰＩＸ）６５１が形成
されている。金属酸化物層６３５と画素電極６５１は、容量素子４３３の一対の電極を構
成する。また、画素電極６５１は液晶素子４３２の電極を構成する。液晶層５２０を挟ん
で画素電極６５１と電極６５２が対向している領域が液晶素子４３２として機能する（図
１９）。
図１９に示すように、配線６２１を覆って絶縁層６０１が形成され、絶縁層６０１上に、
酸化物半導体層６３０、および金属酸化物層６３５が形成されている。絶縁層６０１は絶
縁膜６１１と絶縁膜６１２の積層膜でなる。酸化物半導体層６３０および金属酸化物層６
３５は、金属酸化物膜６３１と金属酸化物膜６３２の積層膜でなる。酸化物半導体層６３
０において、金属酸化物膜６３１はチャネルが形成される酸化物半導体膜である。酸化物
半導体層６３０の対向する一対の側面の一方に配線（ＳＬ）６４５が接しており、他方に
電極（ＭＥ）６４６が接している。
酸化物半導体層６３０、金属酸化物層６３５、配線６４５、および電極６４６を覆って絶
縁層６０２が形成されている。絶縁層６０２上に、バックゲート電極６５０および画素電
極６５１が形成されている。バックゲート電極６５０および画素電極６５１を覆って配向
膜５３１が形成されている。
絶縁層６０２は、絶縁膜６１３−６１５でなる積層構造を有する。絶縁層６０２には、電
極６４６に達する開口６７１が形成されており、開口６７１において、電極６４６と画素
電極６５１が接している。また、絶縁層６０２と絶縁層６０１には、配線６２１に達する
開口６７２（図１８）が形成されており、開口６７２においてバックゲート電極６５０が
配線６２１と接している。なお、図１Ａのように、バックゲート電極６５０と配線６２１
を接続するために、２つの開口を設けるようにしてもよい。
開口６７３は、絶縁層６０２のうち絶縁膜６１３と絶縁膜６１４との積層膜に形成されて
いる。開口６７３において、絶縁膜６１５を挟んで、金属酸化物層６３５と画素電極６５
１が対向している領域が容量素子４３３として機能する。この場合、絶縁膜６１３、６１
４を連続成膜した後、開口６７３を形成する。そして、窒化絶縁物でなる絶縁膜６１５を
形成する。金属酸化物層６３５を容量素子４３３の電極として用いることができるのは、
例えば、開口６７３の形成時、または、絶縁膜（窒化物絶縁膜）６１５の形成時に金属酸
化物層６３５中に酸素欠損が形成され、絶縁膜６１５から拡散してきた水素が当該酸素欠
損に結合することでドナーが生成されるからだと考えられる。具体的に、金属酸化物層６
３５の抵抗率は、代表的には１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満、さらに好ま
しくは、抵抗率が１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満であるとよい。
金属酸化物層６３５は、酸化物半導体層６３０より水素濃度が高いことが好ましい。金属
酸化物層６３５において、ＳＩＭＳにより得られる水素濃度は、８×１０１９ａｔｏｍｓ
／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１
０２０ａｔｏｍｓ／ｃｍ３以上である。酸化物半導体層６３０において、ＳＩＭＳにより
得られる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａ
ｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましく
は５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃ
ｍ３以下である。
なお、図１８、図１９では、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モードで駆動され
る画素の構成例を示したがこれに限定されない。ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モ
ード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄ
ｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎ
ｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅ
ｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ブルー相モード、ＴＢＡ（Ｔｒａｎｓｖｅｒ
ｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モード、ＶＡ−ＩＰＳモード、ＥＣＢ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬ
Ｃ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（
ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬ
Ｃ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、Ｐ
ＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲ
ストホストモード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどのモ
ードで駆動される構造の画素とすることも可能である。
また、液晶層５２０には、例えば、サーモトロピック液晶またはリオトロピック液晶に分
類される液晶材料を用いることができる。或いは、液晶層５２０には、例えば、ネマチッ
ク液晶、スメクチック液晶、コレステリック液晶、または、ディスコチック液晶に分類さ
れる液晶材料を用いることができる。或いは、液晶層５２０には、例えば、強誘電性液晶
、または反強誘電性液晶に分類される液晶材料を用いることができる。或いは、液晶層５
２０には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、複合型高分子液晶な
どの高分子液晶、または低分子液晶に分類される液晶材料を用いることができる。或いは
、液晶層５２０には、例えば、高分子分散型液晶（ＰＤＬＣ）に分類される液晶材料を用
いることができる。
また、配向膜を用いない場合、ブルー相を示す液晶を液晶層５２０に用いてもよい。ブル
ー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相か
ら等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しない
ため、カイラル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶
とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性で
あるため配向処理が不要であり、視野角依存性が小さいため好ましい。
また、ここでは、カラーフィルタを用いることでカラーの画像を表示する液晶表示装置を
例示しているが、カラー表示方法はこれに限定されない。例えば、異なる色相の光を発す
る複数の光源を順次点灯させることで、カラーの画像を表示する構成を有していてもよい
。
（実施の形態４）
本実施の形態では、ＯＳトランジスタのＯＳ層を構成する酸化物半導体膜等について説明
する。
＜酸化物半導体膜の構造＞
以下では、ＯＳトランジスタのＯＳ層の構造について説明する。なお、結晶構造の説明に
おいて、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状
態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つ
の直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以
上１２０°以下の角度で配置されている状態をいう。
ＯＳ層は、単結晶酸化物半導体膜または非単結晶酸化物半導体膜で形成すればよい。非単
結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物
半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜等をいう。
非晶質酸化物半導体膜は、膜中における原子配列が無秩序であり、結晶成分を有さない酸
化物半導体膜である。膜全体が完全な非晶質であり、微小領域においても結晶部を有さな
い酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも秩
序性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位
密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つである。
＜ＣＡＡＣ−ＯＳ膜＞
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した
形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観
測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電
子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測され
る（図２２Ａ）。
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部
は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上
、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａ
ｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、
ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物
半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）とし
て試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰
属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６
°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認され
た層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理等の結晶化処理を行っ
た際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または
上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状
をエッチング等によって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例
えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によっ
て形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の
割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が
添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成される
こともある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。
ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の
変動が小さく、信頼性が高い。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリン
グ法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結
晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のス
パッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状の
スパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ
膜を成膜することができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、および窒素等）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、平板状またはペレット状のスパッタリング
粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の
平らな面が基板に付着する。例えば、基板加熱温度は、１００℃以上７４０℃以下、好ま
しくは２００℃以上５００℃以下とすればよい。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減することができる。例えば、成膜ガス中の酸素の割合は、３０体積％以上、好まし
くは１００体積％とすることができる。
＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行う
と、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結
晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行う
と、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ
−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測
される場合がある（図２２Ｂ）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体膜＞
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析
が可能となる場合がある。
図２３に、透過電子回折測定装置の一例を示す。図２３Ａに、透過電子回折測定装置の外
観を示し、図２３Ｂに、その内部構造を示す。
透過電子回折測定装置９０００は、電子銃室９０１０、光学系９０１２、試料室９０１４
、光学系９０１６、観察室９０２０、およびフィルム室９０２２を有する。観察室９０２
０には、カメラ９０１８、蛍光板９０３２が設置されている。カメラ９０１８は、蛍光板
９０３２を向いて設置されている。なお、フィルム室９０２２を有さなくても構わない。
透過電子回折測定装置９０００の内部において、電子銃室９０１０に設置された電子銃か
ら放出された電子が、光学系９０１２を介して試料室９０１４に配置された物質９０２８
に照射される。物質９０２８を通過した電子は、光学系９０１６を介して蛍光板９０３２
に入射する。蛍光板９０３２では、入射した電子の強度に応じたパターンが現れることで
透過電子回折パターンを測定することができる。
カメラ９０１８は、蛍光板９０３２を向いて設置されており、蛍光板９０３２に現れたパ
ターンを撮影することが可能である。カメラ９０１８のレンズの中央、および蛍光板９０
３２の中央を通る直線と、蛍光板９０３２の上面のなす角度は、例えば、１５°以上８０
°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほ
ど、カメラ９０１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あ
らかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正すること
も可能である。
なお、カメラ９０１８をフィルム室９０２２に設置しても構わない場合がある。例えば、
カメラ９０１８をフィルム室９０２２に、電子９０２４の入射方向と対向するように設置
してもよい。この場合、蛍光板９０３２の裏面から歪みの少ない透過電子回折パターンを
撮影することができる。
試料室９０１４には、試料である物質９０２８を固定するためのホルダが設置されている
。ホルダは、物質９０２８を通過する電子を透過するような構造をしている。ホルダは、
例えば、物質９０２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホ
ルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎ
ｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの
範囲で移動させる精度を有していればよい。これらの範囲は、物質９０２８の構造によっ
て最適な範囲を設定すればよい。
次に、透過電子回折測定装置９０００を用いて、物質の透過電子回折パターンを測定する
方法について説明する。
例えば、図２３Ｂに示すように物質９０２８におけるナノビームである電子９０２４の照
射位置を変化させる（スキャンする）ことで、物質９０２８の構造が変化していく様子を
確認することができる。このとき、物質９０２８がＣＡＡＣ−ＯＳ膜であれば、図２２Ａ
に示すような回折パターンが観測される。または、物質９０２８がｎｃ−ＯＳ膜であれば
、図２２Ｂに示すような回折パターンが観測される。
ところで、物質９０２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜な
どと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否
は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡ
ＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜
であれば、ＣＡＡＣ化率は、６０％以上、好ましくは８０％以上、さらに好ましくは９０
％以上、より好ましくは９５％以上となる。ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観
測される領域を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｄｅｐｏと表記。）、３５０℃加熱処理後または４５０℃
加熱処理後のＣＡＡＣ−ＯＳ膜を有する３種類の試料を用意し、これらの試料について、
上面に対しスキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の
速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．
５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。電子線としては、プロー
ブ径が１ｎｍのナノビーム電子線を用いた。
各試料におけるＣＡＡＣ化率を図２４に示す。成膜直後および３５０℃加熱処理後と比べ
て、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、３５０℃より高い温
度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡ
ＡＣ化率が高くなる）ことがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折
パターンであった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する
領域は、隣接する領域の構造の影響を受けてＣＡＡＣ化していることが示唆される。この
ような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる
場合がある。
（実施の形態５）
本発明の一形態に係るトランジスタにより様々な電子機器を構成することができる。例え
ば、電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装
置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を
再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その
他に、本発明の一形態に係るトランジスタを用いることができる電子機器として、携帯電
話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカ
メラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲー
ションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、
複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴ
Ｍ）、自動販売機などが挙げられる。これら電子機器の具体例を図２０に示す。
図２０Ａは携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示
部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラ
ス５００８等を有する。表示部５００３または表示部５００４や、その他の集積回路に、
本発明の一形態に係るトランジスタを用いることができる。なお、図２０Ａに示した携帯
型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム
機が有する表示部の数は、これに限定されない。
図２０Ｂは携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６
０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部
５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２
に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５
により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６
０５により変更が可能となっている。第１表示部５６０３における映像を、接続部５６０
５における第１筐体５６０１と第２筐体５６０２の間の角度に従って、切り替える構成と
しても良い。第１表示部５６０３または第２表示部５６０４や、その他の集積回路に、本
発明の一形態に係るトランジスタを用いることができる。
図２０Ｃはノート型のパーソナルコンピュータであり、筐体５４０１、表示部５４０２、
キーボード５４０３、ポインティングデバイス５４０４等を有する。表示部５４０２や、
その他の集積回路に、本発明の一形態に係るトランジスタを用いることができる。
図２０Ｄは腕時計であり、筐体５２０１、表示部５２０２、操作ボタン５２０３、バンド
５２０４等を有する。表示部５２０２や、その他の集積回路に、本発明の一形態に係るト
ランジスタを用いることができる。
図２０Ｅはビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３
、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及
びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８
０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８
０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部
５８０６により変更が可能となっている。表示部５８０３における映像の切り替えを、接
続部５８０６における第１筐体５８０１と第２筐体５８０２の間の角度に従って行う構成
としても良い。表示部５８０３や、その他の集積回路に、本発明の一形態に係るトランジ
スタを用いることできる。
図２０Ｆは携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、スピー
カー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けら
れている。表示部５９０２や、その他の集積回路に、本発明の一形態に係るトランジスタ
を用いることできる。また、本発明の一形態に係るトランジスタを、可撓性を有する基板
に形成した場合、図２０Ｆに示すような曲面を有する表示部５９０２に本発明の一形態に
係るトランジスタを適用することが可能である。
本発明の一形態に係るトランジスタは、単結晶シリコンウエハに形成されるＳｉトランジ
スタと組み合わせることで各種の半導体装置を構成することが可能である。例えば、メモ
リ、ＣＰＵ、マイクロコントローラ、ＦＰＧＡなどのプログラマブルデバイス、ＲＦＩＤ
タグなどが挙げられる。ここではＲＦＩＤタグの使用例について説明する。
ＲＦＩＤタグの用途は多岐にわたる。その用途として、例えば、紙幣、硬貨、有価証券類
、無記名債券類、証書類（運転免許証や住民票等、図２１Ａ）、包装用容器類（包装紙や
ボトル等、図２１Ｃ）、記録媒体（ＤＶＤソフトやビデオテープ等、図２１Ｂ）、乗り物
類（自転車等、図２１Ｄ）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体
、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表
示装置、スマートフォン、携帯電話、時計、腕時計）等の物品、若しくは各物品に取り付
けるタグ（図２１Ｅ、図２１Ｆ）等に設けて使用することができる。
ＲＦＩＤタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。
例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の
内部に埋め込み、各物品に固定される。ＲＦＩＤタグ４０００は、小型、薄型、軽量を実
現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、
紙幣、硬貨、有価証券類、無記名債券類、または証書類等にＲＦＩＤタグ４０００を設け
ることにより、認証機能を付与することができる。この認証機能を活用すれば、偽造を防
止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活
用品類、または電子機器等にＲＦＩＤタグ４０００を取り付けることにより、検品システ
ム、在庫管理システム等のシステムの効率化を図ることができる。また、乗り物類にＲＦ
ＩＤタグ４０００を取り付けることにより、セキュリティを高めることができる。
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１００ 基板
１０１ 絶縁層
１０２ 絶縁層
１１１ 絶縁膜
１１２ 絶縁膜
１１３ 絶縁膜
１１４ 絶縁膜
１１５ 絶縁膜
１２０ 導電膜
１２１ フロントゲート電極
１３０ 酸化物半導体（ＯＳ）層
１３１ 金属酸化物膜（酸化物半導体膜）
１３２ 金属酸化物膜
１４０Ｄ ドレイン電極
１４０Ｓ ソース電極
１４１ 導電膜
１４２ 導電膜
１５０ バックゲート電極
１５１ バックゲート電極
１５２ 電極
１５３ 電極
１７２ 開口
１７３ 開口

Claims (2)

  1. チャネル形成領域を有する酸化物半導体層と、
    第１のゲート電極と、
    第１の絶縁層および第２の絶縁層と、
    ソース電極およびドレイン電極と、
    第１の電極および第２の電極を有し、
    前記酸化物半導体層は、前記第１の絶縁層を介して、前記第１のゲート電極と重なり、
    前記第１の電極は、前記第１の絶縁層および前記第２の絶縁層に設けられた第１の開口部を介して、前記第１のゲート電極と電気的に接続し、
    前記第２の電極は、前記第１の絶縁層および前記第２の絶縁層に設けられた第２の開口部を介して、前記第１のゲート電極と電気的に接続している半導体装置。
  2. チャネル形成領域を有する酸化物半導体層と、
    第１のゲート電極と、
    第１の絶縁層および第２の絶縁層と、
    ソース電極およびドレイン電極と、
    第１の電極および第２の電極を有し、
    前記酸化物半導体層は、前記第１の絶縁層を介して、前記第１のゲート電極と重なり、
    前記酸化物半導体層は、前記第２の絶縁層を介して、前記第１の電極と重なる領域を有し、
    前記酸化物半導体層は、前記第２の絶縁層を介して、前記第２の電極と重なる領域を有し、
    前記第１の電極は、前記第１の絶縁層および前記第２の絶縁層に設けられた第１の開口部を介して、前記第１のゲート電極と電気的に接続し、
    前記第２の電極は、前記第１の絶縁層および前記第２の絶縁層に設けられた第２の開口部を介して、前記第１のゲート電極と電気的に接続している半導体装置。
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