JP6847295B1 - Norフラッシュメモリ回路及びデータ書き込み、読み取り、消去方法 - Google Patents
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Abstract
Description
図1に示すように、本実施形態はNORフラッシュメモリ回路1を提供し、前記NORフラッシュメモリ回路1は、NORフラッシュメモリアレイ11と、ソース端電圧選択セル12と、ウェル電圧選択セル13と、ワード線選択セル14と、ビット線選択セル15と、データ読み出しセル16と、模擬電圧発生セル17とを含む。
図2及び図3に示すように、本実施形態はNORフラッシュメモリのデータ書き込み方法を提供し、前記NORフラッシュメモリのデータ書き込み方法は、NORフラッシュメモリアレイ内の各メモリセルのソースをフローティングとし、ウェル電極を接地することと、前記NORフラッシュメモリアレイ内のデータ書き込み対象であるメモリセルが位置するビット線を選択し、かつ第一順方向電圧V1を前記データ書き込み対象であるメモリセルのビット線に印加することと、前記データ書き込み対象であるメモリセルが位置するワード線を選択し、かつ第二順方向電圧V2を前記データ書き込み対象であるメモリセルのワード線に印加することで、データ書き込みを実現することとを含み、前記第一順方向電圧V1は4V以上(4.3V、5V、6V、7Vを含むが、これらに限定されない)であり、前記第二順方向電圧V2は7〜12Vに設定される。
図4及び図5に示すように、本実施形態はNORフラッシュメモリのデータ読み取り方法を提供し、前記NORフラッシュメモリのデータ読み取り方法は、NORフラッシュメモリアレイ内の各メモリセルのソースを接地GNDし、ウェル電極を接地GNDすることと、前記NORフラッシュメモリアレイ内のデータ読み取り対象であるメモリセルのワード線を選択し、かつ第三順方向電圧V3を前記データ読み取り対象であるメモリセルのワード線に印加することで、前記データ読み取り対象であるメモリセルを選択することと、第四順方向電圧V4によって、前記データ読み取り対象であるメモリセルが位置するビット線を選択することで、前記データ読み取り対象であるメモリセル内のデータを前記データ読み取り対象であるメモリセルが位置するビット線から出力する。本実施形態において、前記第三順方向電圧V3は電源電圧に設定され、メモリセルをオンさせる電圧値はいずれも本発明に適用することが任意に可能であり、本実施形態に限定されず、前記第四順方向電圧V4は1.2〜1.6Vに設定される。
図6及び図7に示すように、本実施形態はNORフラッシュメモリのデータ消去方法を提供し、前記NORフラッシュメモリのデータ消去方法は、第五順方向電圧V5をNORフラッシュメモリアレイ11内の各メモリセルのソース及びウェル電極に印加することと、前記NORフラッシュメモリアレイ11内のデータ消去対象であるメモリセルが位置するビット線をフローティングとすることと、前記データ消去対象であるメモリセルが位置するワード線を選択し、かつ逆方向電圧−Vを前記データ消去対象であるメモリセルのワード線に印加することで、前記データ消去対象であるメモリセル内のデータを消去する。本実施形態において、前記第五順方向電圧V5は7〜12Vに設定され、前記逆方向電圧−Vは−7〜−12Vに設定される。
11 NORフラッシュメモリアレイ
12 ソース端電圧選択セル
13 ウェル電圧選択セル
14 ワード線選択セル
15 ビット線選択セル
16 データ読み出しセル
17 模擬電圧発生セル
Claims (5)
- NORフラッシュメモリのデータ書き込み方法であって、
NORフラッシュメモリアレイ内の各メモリセルのソースをフローティングとし、ウェル電極を接地することと、
前記NORフラッシュメモリアレイ内のデータ書き込み対象であるメモリセルが位置するビット線を選択し、かつ第一順方向電圧を前記データ書き込み対象であるメモリセルのビット線に印加することと、
前記データ書き込み対象であるメモリセルが位置するワード線を選択し、かつ第二順方向電圧を前記データ書き込み対象であるメモリセルのワード線に印加することで、データ書き込みを実現することとを少なくとも含むことを特徴とするNORフラッシュメモリのデータ書き込み方法。 - 前記第一順方向電圧は4V以上であることを特徴とする請求項1に記載のNORフラッシュメモリのデータ書き込み方法。
- 前記第二順方向電圧は7〜12Vに設定されることを特徴とする請求項1に記載のNORフラッシュメモリのデータ書き込み方法。
- NORフラッシュメモリ回路であって、
NORフラッシュメモリアレイと、ソース端電圧選択セルと、ウェル電圧選択セルと、ワード線選択セルと、ビット線選択セルと、データ読み出しセルと、模擬電圧発生セルとを少なくとも含み、
前記ソース端電圧選択セルは、前記NORフラッシュメモリアレイのソース線に接続され、前記NORフラッシュメモリアレイ内の各メモリセルのソース端電圧を設定するのに用いられ、
前記ウェル電圧選択セルは、前記NORフラッシュメモリアレイ内の各メモリセルのウェル電極に接続され、各メモリセルのウェル電圧を設定するのに用いられ、
前記ワード線選択セルは、前記NORフラッシュメモリアレイの各ワード線に接続され、前記NORフラッシュメモリアレイのワード線を選択するのに用いられ、
前記ビット線選択セルは、前記NORフラッシュメモリアレイの各ビット線に接続され、前記NORフラッシュメモリアレイのビット線を選択するのに用いられ、
前記データ読み出しセルは、前記ビット線選択セルの出力端に接続され、前記ビット線選択セルが出力するデータを読み出し、
前記模擬電圧発生セルは、前記ソース端電圧選択セル、前記ウェル電圧選択セル、前記ワード線選択セル、前記ビット線選択セル及び前記データ読み出しセルの入力端に接続され、順方向電圧及び逆方向電圧を発生させるのに用いられることで、前記NORフラッシュメモリアレイのデータ書き込みを制御し、
前記模擬電圧発生セルは、各メモリセルのソースをフローティングとし、前記ウェル電極を接地し、その後、第一順方向電圧をデータ書き込み対象であるメモリセルのビット線に印加し、第二順方向電圧をデータ書き込み対象であるメモリセルのワード線に印加して、データ書き込みを行うことを特徴とするNORフラッシュメモリ回路。 - 前記NORフラッシュメモリアレイはm行n列のメモリセルを含み、同一行内の各メモリセルのゲートは同一のワード線に接続され、同一列内の各メモリセルのドレインは同一のビット線に接続され、隣接する二列のメモリセルのソースは同一のソース線に接続され、各ソース線は同一の信号に接続され、m、nは0よりも大きい自然数であることを特徴とする請求項4に記載のNORフラッシュメモリ回路。
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