JP6834017B2 - コンデンサ及びその製造方法 - Google Patents

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Description

本発明の実施形態は、コンデンサ及びその製造方法に関する。
多くの電気電子機器は、コンデンサを含んでいる。そのようなコンデンサは、例えば、シリコン基板に、導電層や誘電体層を形成することにより得られる(特開平8−213565号公報参照)。
本発明が解決しようとする課題は、大きな電気容量を達成可能なコンデンサを提供することである。
第1側面によれば、第1面と第2面とを有し、前記第1面から前記第2面まで各々が延びた1以上の第1貫通孔が設けられた基板と、前記第1面と前記第2面と前記1以上の第1貫通孔の側壁とを覆った第1導電層と、前記第1導電層を間に挟んで、前記第1面と前記第2面と前記1以上の第1貫通孔の側壁とに向き合った第2導電層と、前記第1導電層と前記第2導電層との間に介在した誘電体層とを備え、前記第1面及び前記第2面は、それぞれ、前記基板の厚さ方向に垂直な第1及び第2主面であり、前記1以上の貫通孔は、前記厚さ方向に各々が延びた1以上の貫通孔であり、1以上の第1トレンチが前記第1主面に設けられ、1以上の第2トレンチが前記第2主面に設けられ、前記1以上の第1トレンチの長さ方向と前記1以上の第2トレンチの長さ方向とは互いに交差し、前記1以上の第1トレンチと前記1以上の第2トレンチとは互いに繋がって前記1以上の第1貫通孔を形成しているコンデンサが提供される。
第2側面によれば、第1面と第2面とを有し、前記第1面から前記第2面まで各々が延びた1以上の第1貫通孔が設けられた基板と、前記第1面と前記第2面と前記1以上の第1貫通孔の側壁とを覆った第1導電層と、前記第1導電層を間に挟んで、前記第1面と前記第2面と前記1以上の第1貫通孔の側壁とに向き合った第2導電層と、前記第1導電層と前記第2導電層との間に介在した誘電体層とを備え、前記基板は、前記基板の厚さ方向に垂直な第1及び第2主面を更に有し、前記第1主面に複数のトレンチが設けられ、前記第1面及び前記第2面は、前記複数のトレンチの隣り合った2つの側壁であるコンデンサが提供される。
第3側面によれば、第1主面と第2主面とを有し、前記第1主面に複数のトレンチが設けられ、前記複数のトレンチの隣り合った2つによって各々が挟まれた1以上の部分に、前記隣り合った2つのトレンチの一方と他方とを繋ぐ1以上の貫通孔が設けられた基板と、前記第1主面と前記トレンチの側壁及び底面と前記1以上の貫通孔の側壁とを覆った第1導電層と、前記第1導電層を間に挟んで、前記第1主面と前記トレンチの前記側壁及び前記底面と前記1以上の貫通孔の前記側壁とに向き合った第2導電層と、前記第1導電層と前記第2導電層との間に介在した誘電体層とを備えたコンデンサが提供される。
第4側面によれば、基板上に、第1貴金属を含んだ第1触媒層を、前記基板の表面を部分的に覆うように形成することと、前記第1貴金属の触媒としての作用のもとで前記基板をエッチングして、前記基板に1以上の第1貫通孔を形成することと、前記1以上の第1貫通孔を形成した前記基板上に第1導電層を形成することと、前記第1導電層上に誘電体層を形成することと、前記誘電体層上に第2導電層を形成することとを含み、前記基板は第1主面と第2主面とを有し、1以上の第1トレンチを前記第1主面に形成し、1以上の第2トレンチをそれらの長さ方向が前記1以上の第1トレンチの長さ方向と交差するように前記第2主面に形成することにより、前記基板の厚さ方向に各々が延びた1以上の貫通孔を、前記1以上の第1貫通孔として形成するコンデンサの製造方法が提供される。
第5側面によれば、基板上に、第1貴金属を含んだ第1触媒層を、前記基板の表面を部分的に覆うように形成することと、前記第1貴金属の触媒としての作用のもとで前記基板をエッチングして、前記基板に1以上の第1貫通孔を形成することと、前記1以上の第1貫通孔を形成した前記基板上に第1導電層を形成することと、前記第1導電層上に誘電体層を形成することと、前記誘電体層上に第2導電層を形成することとを含み、前記第1触媒層を形成するのに先立ち、前記基板に複数のトレンチを形成することを更に含み、前記基板のうち前記複数のトレンチの隣り合った2つによって各々が挟まれた1以上の部分に、前記隣り合った2つのトレンチの一方と他方とを繋ぐ1以上の貫通孔を、前記1以上の第1貫通孔として形成するコンデンサの製造方法が提供される。
第6側面によれば、第1主面と第2主面とを有し、前記第1主面に1以上の第1トレンチが設けられ、前記1以上の第1トレンチの側壁に、前記第1トレンチの前記側壁に対して傾いた第1方向へ各々が延びた複数の第1孔が設けられた基板と、前記第1主面と前記第1トレンチの側壁及び底面と前記複数の第1孔の側壁とを覆った第1導電層と、前記第1導電層を間に挟んで、前記第1主面と前記第1トレンチの前記側壁及び前記底面と前記1以上の第1孔の前記側壁とに向き合った第2導電層と、前記第1導電層と前記第2導電層との間に介在した誘電体層とを備えたコンデンサが提供される。
第7側面によれば、第1主面と第2主面とを有する基板の前記第1主面に、1以上の第1トレンチを形成することと、前記1以上の第1トレンチの側壁に、第1貴金属を含んだ第1触媒層を、前記1以上の第1トレンチの前記側壁を部分的に覆うように形成することと、前記第1貴金属の触媒としての作用のもとで前記第1トレンチの前記側壁をエッチングして、前記第1トレンチの前記側壁に、前記第1トレンチの前記側壁に対して傾いた第1方向へ各々が延びた複数の第1孔を形成することと、前記複数の第1孔を形成した前記基板上に第1導電層を形成することと、前記第1導電層上に誘電体層を形成することと、前記誘電体層上に第2導電層を形成することとを含んだコンデンサの製造方法が提供される。
第1実施形態に係るコンデンサを概略的に示す平面図。 図1に示すコンデンサの一断面図。 図1に示すコンデンサの他の断面図。 図1に示すコンデンサの更に他の断面図。 図1に示すコンデンサの更に他の断面図。 図1に示すコンデンサの更に他の断面図。 図1乃至図6に示すコンデンサの製造における一工程を概略的に示す断面図。 図1乃至図6に示すコンデンサの製造における他の工程を概略的に示す断面図。 図1乃至図6に示すコンデンサの製造における更に他の工程を概略的に示す断面図。 図9の工程を概略的に示す他の断面図。 図9及び図10の工程によって得られる構造の一例を概略的に示す断面図。 図11に示す構造の他の断面図。 第2実施形態に係るコンデンサを概略的に示す断面図。 第3実施形態に係るコンデンサを概略的に示す断面図。 図14に示すコンデンサの一部を概略的に示す斜視図。 図14に示すコンデンサの製造に使用する、トレンチが設けられた基板の一例を概略的に示す斜視図。 図14に示すコンデンサの製造における一工程を概略的に示す斜視図。 図14に示すコンデンサの製造における他の工程によって得られる構造の一例を概略的に示す斜視図。 第4実施形態に係るコンデンサの一部を概略的に示す斜視図。 第5実施形態に係るコンデンサを概略的に示す断面図。 図20に示すコンデンサの一部を概略的に示す斜視図。 図21に示すコンデンサのXXII−XXII線に沿った断面図。 図21に示すコンデンサの断面を示す顕微鏡写真。 第6実施形態に係るコンデンサの一部を概略的に示す斜視図。
以下、実施形態について、図面を参照しながら詳細に説明する。なお、同様又は類似した機能を発揮する構成要素には全ての図面を通じて同一の参照番号を付し、重複する説明は省略する。
<第1実施形態>
図1は、第1実施形態に係るコンデンサを概略的に示す平面図である。図2は、図1に示すコンデンサのII−II線に沿った断面図である。図3は、図1に示すコンデンサのIII−III線に沿った断面図である。図4は、図1に示すコンデンサのIV−IV線に沿った断面図である。図5は、図1に示すコンデンサのV−V線に沿った断面図である。図6は、図1に示すコンデンサのVI−VI線に沿った断面図である。
図1乃至図6に示すコンデンサ1Aは、図2乃至図6に示すように、基板10と、第1導電層20aと、第2導電層20bと、誘電体層50とを含んでいる。
なお、各図において、X方向は基板10の主面に平行な方向であり、Y方向は基板10の主面に平行であり且つX方向に垂直な方向である。また、Z方向は、基板10の厚さ方向、即ち、X方向及びY方向に垂直な方向である。
基板10は、例えば、絶縁性基板、半導体基板、又は導電性基板である。基板10は、半導体基板であることが好ましい。また、基板10は、シリコン基板などのシリコンを含んだ基板であることが好ましい。そのような基板は、半導体プロセスを利用した加工が可能である。
基板10は、図2乃至図6に示すように、第1主面S1と、その裏面である第2主面S2とを有している。ここでは、第1主面S1及び第2主面S2は、それぞれ、第1面及び第2面である。
第1主面S1には、図1、図2、及び図4乃至図6に示す第1凹部R1が設けられている。ここでは、これら第1凹部R1は、X方向に各々が延びた形状を有している第1トレンチである。第1凹部R1は、図1、図2及び図4に示すように、Y方向に配列している。第1主面S1には、複数の第1凹部R1を設けてもよく、第1凹部R1を1つのみ設けてもよい。
第2主面S2には、図1、図3、及び図4乃至図6に示す第2凹部R2が設けられている。ここでは、これら第2凹部R2は、Y方向に各々が延びた形状を有している第2トレンチである。第2凹部R2は、図1、図3及び図5に示すようにX方向に配列している。第2主面S2には、複数の第2凹部R2を設けてもよく、第2凹部R2を1つのみ設けてもよい。
第1凹部R1の長さ方向と第2凹部R2の長さ方向とは、互いに交差している。ここでは、第1凹部R1の長さ方向と第2凹部R2の長さ方向とは直交している。第1凹部R1の長さ方向と第2凹部R2の長さ方向とは、斜めに交差していてもよい。
なお、第1又は第2凹部の「長さ方向」は、基板10の厚さ方向に垂直な平面への第1又は第2凹部の正射影の長さ方向である。従って、第1凹部R1の長さ方向と第2凹部R2の長さ方向とが交差していることは、基板10の厚さ方向に垂直な平面への第1凹部の正射影の長さ方向と、この平面への第2凹部の正射影の長さ方向とが交差していることを意味している。
第1凹部R1の深さD1と第2凹部R2の深さD2との和D1+D2は、基板10の厚さT以上である。この構成を採用すると、第1凹部R1と第2凹部R2とは、それらが交差した位置で互いに繋がり、図6に示す第1貫通孔TH1を形成する。
和D1+D2と厚さTとの比(D1+D2)/Tは、1乃至1.4の範囲内にあることが好ましく、1.1乃至1.3の範囲内にあることがより好ましい。電気容量を大きくする観点では、比(D1+D2)/Tは大きいことが好ましい。また、第1導電層20a及び第2導電層20bのうち、第1凹部R1の側壁及び底面上に位置した部分と第2凹部R2の側壁及び底面上に位置した部分との電気的接続を良好にする観点でも、比(D1+D2)/Tは大きいことが好ましい。但し、深さD1及びD2を大きくすると、コンデンサ1Aの機械的強度が低下する。
なお、比(D1+D2)/Tは1未満であってもよい。この場合、第1凹部R1と第2凹部R2とは、それらが交差した位置で、図6に示す第1貫通孔TH1を形成することはない。従って、この場合、第1凹部R1及び第2凹部R2を設けるのに加え、基板10の何れかの位置に第1貫通孔を設ける。この場合、第1凹部R1及び第2凹部R2の一方又は双方は省略することができる。
第1凹部R1及び第2凹部R2の開口部の寸法は、0.3μm以上であることが好ましい。なお、第1凹部R1及び第2凹部R2の開口部の寸法は、第1凹部R1及び第2凹部R2の開口部の径又は幅である。ここでは、第1凹部R1及び第2凹部R2の開口部の寸法は、それらの長さ方向に対して垂直な方向における寸法である。これら寸法を小さくすると、より大きな電気容量を達成できる。但し、これら寸法を小さくすると、第1凹部R1及び第2凹部R2内に、第1導電層20aと誘電体層50と第2導電層20bとを含んだ積層構造を形成することが難しくなる。
隣り合った第1凹部R1間の距離及び隣り合った第2凹部R2間の距離は、0.1μm以上であることが好ましい。これら距離を小さくすると、より大きな電気容量を達成できる。但し、これら距離を小さくすると、基板10のうち、第1凹部R1間に挟まれた部分及び第2凹部R2間に挟まれた部分の破損を生じ易くなる。
第1凹部R1及び第2凹部R2は、様々な形状を有し得る。例えば、第1凹部R1及び第2凹部R2は、Z方向に垂直な平面への正射影が、互いに交差していれば、湾曲又は屈曲した形状を有していてもよく、円形又は正方形であってもよい。
また、ここでは、第1凹部R1及び第2凹部R2の深さ方向に平行な断面は矩形状である。これら断面は矩形状でなくてもよい。例えば、これら断面は、先細りした形状を有していてもよい。
第1貫通孔TH1は、第1凹部R1と第2凹部R2との交差部に対応して配列している。第1貫通孔TH1の各々は、第1凹部R1の一部と第2凹部R2の一部とで構成されている。第1貫通孔TH1の各々は、第1主面S1から第2主面S2まで延びている。即ち、第1貫通孔TH1の各々は、基板10の厚さ方向であるZ方向に延びている。
第1導電層20aは、図2乃至図6に示すように、基板10上に設けられている。第1導電層20aは、基板10とともに、導電基板CSを構成している。
第1導電層20aは、導電性を高めるために不純物がドーピングされたポリシリコン、又は、ニッケルや銅などの金属若しくは合金からなる。第1導電層20aは、単層構造を有していてもよく、多層構造を有していてもよい。
第1導電層20aの厚さは、0.05μm乃至1μmの範囲内にあることが好ましく、0.1μm乃至0.3μmの範囲内にあることがより好ましい。第1導電層20aが薄いと、第1導電層20aに不連続部を生じるか、又は、第1導電層20aのシート抵抗が過剰に大きくなる可能性がある。第1導電層20aを厚くすると、第1凹部R1及び第2凹部R2内に、第1導電層20aと誘電体層50と第2導電層20bとの積層構造を形成することが難しくなる可能性がある。
第1導電層20aは、図2乃至図4及び図6に示す第1部分P1と、図2、図3、図5及び図6に示す第2部分P2と、図2及び図4乃至図6に示す第3部分P3と、図3乃至図6に示す第4部分P4とを含んでいる。第1部分P1は、第1導電層20aのうち、第1主面S1上に設けられた部分である。第2部分P2は、第1導電層20aのうち、第2主面S2上に設けられた部分である。第3部分P3は、第1導電層20aのうち、第1凹部R1の内面上に設けられた部分である。第4部分P4は、第1導電層20aのうち、第2凹部R2の内面上に設けられた部分である。
即ち、第1導電層20aは、第1主面S1と、第2主面S2と、第1貫通孔TH1の側壁とを覆っている。更に、第1導電層20aは、第1凹部R1の側壁及び底面と、第2凹部R2の側壁及び底面とを覆っている。
第1部分P1及び第3部分P3は、図2、図4及び図6から分かるように、互いに電気的に接続されている。また、第2部分P2及び第4部分P4も、図3、図5及び図6から分かるように、互いに電気的に接続されている。そして、第3部分P3及び第4部分P4は、図6に示す第1貫通孔TH1の位置で互いに電気的に接続されている。
なお、基板10がシリコン基板などの半導体基板である場合、第1導電層20aは、シリコン基板の表面領域に不純物を高濃度にドーピングした高濃度ドーピング層であってもよい。シリコン基板自体の導電率が高い場合には、第1導電層20aを省略することも可能である。この場合、基板10の少なくとも表面領域、例えば、基板10の全体が第1導電層20aの役割を果たす。
第2導電層20bは、誘電体層50を間に挟んで第1導電層20aと向き合っている。第2導電層20bは、導電性を高めるために不純物がドーピングされたポリシリコン、又は、ニッケルや銅などの金属若しくは合金からなる。第2導電層20bは、単層構造を有していてもよく、多層構造を有していてもよい。
第2導電層20bの厚さは、0.05μm乃至1μmの範囲内にあることが好ましく、0.1μm乃至0.3μmの範囲内にあることがより好ましい。第2導電層20bが薄いと、第2導電層20bに不連続部を生じるか、又は、第2導電層20bのシート抵抗が過剰に大きくなる可能性がある。第2導電層20bが厚いと、第1導電層20a及び誘電体層50を十分な厚さに形成することが難しい場合がある。
第2導電層20bは、図2乃至図4及び図6に示す第5部分P5と、図2、図3、図5及び図6に示す第6部分P6と、図2及び図4乃至図6に示す第7部分P7と、図3乃至図6に示す第8部分P8とを含んでいる。第5部分P5は、第2導電層20bのうち、第1部分P1を間に挟んで第1主面S1と向き合った部分である。第6部分P6は、第2導電層20bのうち、第2部分P2を間に挟んで第2主面S2と向き合った部分である。第7部分P7は、第2導電層20bのうち、第3部分P3を間に挟んで第1凹部R1の内面と向き合った部分である。第8部分P8は、第2導電層20bのうち、第4部分P4を間に挟んで第2凹部R2の内面と向き合った部分である。
即ち、第2導電層20bは、第1導電層20aを間に挟んで、第1主面S1と第2主面S2と第1貫通孔TH1の側壁とに向き合っている。更に、第2導電層20bは、第1導電層20aを間に挟んで、第1凹部R1の側壁及び底面と、第2凹部R2の側壁及び底面とに向き合っている。
第5部分P5及び第7部分P7は、図2、図4及び図6から分かるように、互いに電気的に接続されている。第6部分P6及び第8部分P8も、図3、図5及び図6から分かるように、互いに電気的に接続されている。そして、第7部分P7及び第8部分P8は、図6に示す第1貫通孔TH1の位置で互いに電気的に接続されている。
なお、図2乃至図6には、第1凹部R1及び第2凹部R2が、第1導電層20aと第2導電層20bと誘電体層50とによって完全に埋め込まれるように第2導電層20bを設けている。第2導電層20bは、第1導電層20aに対してコンフォーマルな層であってもよい。即ち、第2導電層20bは、略均一な厚さを有する層であってもよい。この場合、第1凹部R1及び第2凹部R2は、第1導電層20aと第2導電層20bと誘電体層50とによって完全には埋め込まれない。
第2導電層20bには、複数の貫通孔が設けられている。ここでは、これら貫通孔は、第2導電層20bのうち第1導電層20a及び誘電体層50を間に挟んで第1主面と向き合った部分であって、第1凹部R1と第2凹部R2との交差部に対応した位置に設けられている。第2導電層20bには、他の位置に貫通孔を設けてもよい。また、第2導電層20bには、貫通孔を1つのみ設けてもよい。
誘電体層50は、第1導電層20aと第2導電層20bとの間に介在している。誘電体層50は、第1導電層20aに対してコンフォーマルな層である。誘電体層50は、第1導電層20aと第2導電層20bとを互いから電気的に絶縁している。
誘電体層50は、例えば、無機誘電体からなる。無機誘電体としては、強誘電体も用いることができるが、例えば、シリコン窒化物、シリコン酸化物、シリコン酸窒化物、チタン酸化物、及びタンタル酸化物などの常誘電体が好ましい。これらの常誘電体は、温度による誘電率の変化が小さい。そのため、常誘電体を誘電体層50に使用すると、コンデンサ1Aの耐熱性を高めることができる。
誘電体層50の厚さは、0.005μm乃至0.5μmの範囲内にあることが好ましく、0.01μm乃至0.1μmの範囲内にあることがより好ましい。誘電体層50が薄いと、誘電体層50に不連続部を生じ、第1導電層20aと第2導電層20bとが短絡する可能性がある。また、誘電体層50を薄くすると、例え短絡していなくても耐圧が低くなり、電圧を印加した際に短絡する可能性が高まる。誘電体層50を厚くすると、耐圧は高くなるが電気容量が小さくなる。
誘電体層50には、複数の貫通孔が設けられている。誘電体層50の貫通孔は、第2導電層20bの貫通孔と繋がっている。
このコンデンサ1Aは、図1乃至図6に示す絶縁層60と、図1、図2、図4及び図6に示す電極70a及び70bと、図1に示すパッド70c及び70dとを更に含んでいる。
絶縁層60は、第1導電層20aの一部と第2導電層20bの一部と誘電体層50の一部とを間に挟んで第1主面S1と向き合っている。具体的には、絶縁層60は、第2導電層20bの第5部分P5及び第7部分P7を覆っている。
絶縁層60は、第1絶縁層61と第2絶縁層62とを含んでいる。
第1絶縁層61は、第2導電層20bの第5部分P5及び第7部分P7を覆っている。第1絶縁層61は、第2導電層20bに設けられた貫通孔の側壁と、誘電体層50に設けられた貫通孔の側壁とを更に覆っている。第1絶縁層61は、例えば、シリコン窒化物などの無機絶縁体からなる。
第2絶縁層62は、第1絶縁層61を覆っている。第2絶縁層62は、例えば、ポリイミドなどの有機絶縁体からなる。
絶縁層60は、多層構造を有していてもよく、単層構造を有していてもよい。
絶縁層60には、複数の貫通孔が設けられている。これら貫通孔の一部は、第2導電層20bに設けられた貫通孔を介して誘電体層50に設けられた貫通孔と繋がっており、それらとともに第1コンタクトホールを形成している。絶縁層60に設けられた貫通孔の残りは、Y方向に隣り合った第1コンタクトホールの中間位置に設けられており、第2コンタクトホールを形成している。
電極70aは、絶縁層60上に設けられている。電極70aは、櫛形電極である。電極70aは、X方向に各々が延び、Y方向に配列した櫛歯部を有している。電極70bの櫛歯部と電極70aの櫛歯部とは、Y方向へ交互に配列している。電極70aは、ここでは、第2電極である。電極70aは、第2コンタクトホールを埋め込んでいる。電極70aは、第2導電層20bへ電気的に接続されている。ここでは、電極70aは櫛形電極であるが、電極70aは他の形状を有していてもよい。
電極70bは、絶縁層60上に設けられている。電極70bは、櫛形電極である。電極70bは、X方向に各々が延び、Y方向に配列した櫛歯部を有している。電極70bは、ここでは、第1電極である。電極70bは、第1コンタクトホールを埋め込んでいる。電極70bは、第1導電層20aへ電気的に接続されている。ここでは、電極70bは櫛形電極であるが、電極70bは他の形状を有していてもよい。
パッド70cは、絶縁層60上に設けられている。パッド70cは、電極70aへ電気的に接続されている。
パッド70dは、絶縁層60上に設けられている。パッド70dは、電極70bへ電気的に接続されている。
電極70a及び70b並びにパッド70c及び70dは、図示しないバリア層と、第1金属層71と、第2金属層72とを含んだ積層構造を有している。バリア層は、例えば、チタンからなる。第1金属層71は、バリア層上に設けられている。第1金属層71は、例えば、銅からなる。第2金属層72は、第1金属層71の上面及び端面を被覆している。第2金属層72は、例えば、ニッケル又はニッケル合金層と金層との積層膜からなる。バリア層及び第2金属層72は省略することができる。
このコンデンサ1Aは、例えば、以下の方法により製造する。
図7は、図1乃至図6に示すコンデンサの製造における第1触媒層形成工程を概略的に示す断面図である。図8は、図1乃至図6に示すコンデンサの製造における第2触媒層形成工程を概略的に示す断面図である。図9は、図1乃至図6に示すコンデンサの製造におけるエッチング工程を概略的に示す断面図である。図10は、図1乃至図6に示すコンデンサの製造におけるエッチング工程を概略的に示す他の断面図である。図11は、図9及び図10のエッチング工程によって得られる構造の一例を概略的に示す断面図である。図12は、図11に示す構造の他の断面図である。
この方法では、先ず、図7に示す基板10を準備する。ここでは、一例として、基板10は単結晶シリコンウェハであるとする。単結晶シリコンウェハの面方位は特に問わないが、本例では、第1主面S1が(100)面であるシリコンウェハを用いる。基板10としては、第1主面S1が(110)面であるシリコンウェハを用いることもできる。
次に、MacEtch(Metal-Assisted Chemical Etching)により、基板10に第1貫通孔TH1を形成する。
即ち、先ず、図7及び図8に示すように、基板10上に、第1貴金属を含んだ第1触媒層80a及び80bを形成する。第1触媒層80a及び80bは、それぞれ、第1主面S1及び第2主面S2を部分的に覆うように形成する。
具体的には、先ず、基板10の第1主面S1上に、第1マスク層90aを形成する。
第1マスク層90aは、第1凹部R1に対応した位置で開口している。第1マスク層90aは、第1主面S1のうち第1マスク層90aによって覆われた部分が、後述する貴金属と接触するのを防止する。
第1マスク層90aの材料としては、例えば、ポリイミド、フッ素樹脂、フェノール樹脂、アクリル樹脂、及びノボラック樹脂などの有機材料や、酸化シリコン及び窒化シリコンなどの無機材料が挙げられる。
第1マスク層90aは、例えば、既存の半導体プロセスによって形成することができる。有機材料からなる第1マスク層90aは、例えば、フォトリソグラフィによって形成することができる。無機材料からなる第1マスク層90aは、例えば、気相堆積法による無機材料層の成膜と、フォトリソグラフィによるマスクの形成と、エッチングによる無機材料層のパターニングとによって成形することができる。或いは、無機材料からなる第1マスク層90aは、基板10の表面領域の酸化又は窒化と、フォトリソグラフィによるマスク形成と、エッチングによる酸化物又は窒化物層のパターニングとによって形成することができる。第1マスク層90aは、省略可能である。
次に、第1主面S1のうち第1マスク層90aによって覆われていない領域上に、触媒層80aを形成する。触媒層80aは、例えば、貴金属を含んだ不連続層である。ここでは、一例として、触媒層80aは、貴金属を含んだ触媒粒子81aからなる粒状層であるとする。
貴金属は、例えば、金、銀、白金、ロジウム、パラジウム、及びルテニウムの1以上である。触媒層80a及び触媒粒子81aは、チタンなどの貴金属以外の金属を更に含んでいてもよい。
触媒層80aは、例えば、電解めっき、還元めっき、又は置換めっきによって形成することができる。触媒層80aは、貴金属粒子を含む分散液の塗布、又は、蒸着及びスパッタリング等の気相堆積法を用いて形成してもよい。これら手法の中でも、置換めっきは、第1主面S1のうち第1マスク層90aによって覆われていない領域に、貴金属を直接的且つ一様に析出させることができるため特に好ましい。
次に、図8に示すように、基板10の第2主面S2上に、第2マスク層90bを形成する。
第2マスク層90bは、第2凹部R2に対応した位置で開口している。第2マスク層90bは、第2主面S2のうち第2マスク層90bによって覆われた部分が、貴金属と接触するのを防止する。
第2マスク層90bの材料としては、例えば、第1マスク層90aについて例示したものを使用することができる。第2マスク層90bは、例えば、第1マスク層90aについて上述したのと同様の方法により形成することができる。
次に、第2主面S2のうち第2マスク層90bによって覆われていない領域上に、触媒層80bを形成する。触媒層80bは、例えば、貴金属を含んだ不連続層である。ここでは、一例として、触媒層80bは、貴金属を含んだ触媒粒子81bからなる粒状層であるとする。
触媒層80b及び触媒粒子81bの材料には、例えば、触媒層80a及び触媒粒子81aについて例示したものを使用することができる。触媒層80bは、例えば、触媒層80aについて上述したのと同様の方法により形成することができる。
なお、第1主面S1上に第1マスク層90aを形成した後、第2主面S2上に第2マスク層90bを形成し、続いて、触媒層80a及び触媒粒子81aを形成し、その後、触媒層80b及び触媒粒子81bを形成してもよい。或いは、第1主面S1上に第1マスク層90aを形成した後、第2主面S2上に第2マスク層90bを形成し、その後、基板をめっき液に浸漬させて、触媒層80a及び触媒粒子81aと触媒層80b及び触媒粒子81bとを同時に形成してもよい。
次に、貴金属の触媒としての作用のもとで基板10をエッチングして、図6に示す第1貫通孔TH1を基板10に形成する。
具体的には、図9及び図10に示すように、基板10をエッチング剤100でエッチングする。例えば、基板10を液状のエッチング剤100に浸漬させて、エッチング剤100を基板10と接触させる。
エッチング剤100は、酸化剤と弗化水素とを含んでいる。
エッチング剤100における弗化水素の濃度は、1mol/L乃至20mol/Lの範囲内にあることが好ましく、5mol/L乃至10mol/Lの範囲内にあることがより好ましく、3mol/L乃至7mol/Lの範囲内にあることが更に好ましい。弗化水素濃度が低い場合、高いエッチングレートを達成することが難しい。弗化水素濃度が高い場合、過剰なサイドエッチングを生じる可能性がある。
酸化剤は、例えば、過酸化水素、硝酸、AgNO、KAuCl、HAuCl、KPtCl、HPtCl、Fe(NO、Ni(NO、Mg(NO、Na、K、KMnO及びKCrから選択することができる。有害な副生成物が発生せず、半導体素子の汚染も生じないことから、酸化剤としては過酸化水素が好ましい。
エッチング剤100における酸化剤の濃度は、0.2mol/L乃至8mol/Lの範囲内にあることが好ましく、2mol/L乃至4mol/Lの範囲内にあることがより好ましく、3mol/L乃至4mol/Lの範囲内にあることが更に好ましい。
エッチング剤100は、緩衝剤を更に含んでいてもよい。緩衝剤は、例えば、弗化アンモニウム及びアンモニアの少なくとも一方を含んでいる。一例によれば、緩衝剤は、弗化アンモニウムである。他の例によれば、緩衝剤は、弗化アンモニウムとアンモニアとの混合物である。
エッチング剤100は、水などの他の成分を更に含んでいてもよい。
このようなエッチング剤100を使用した場合、基板10のうち第1触媒粒子81a又は第2触媒粒子82bと近接している領域においてのみ、基板10の材料、ここではシリコンが酸化される。そして、これによって生じた酸化物は、フッ化水素酸により溶解除去される。そのため、第1触媒粒子81a又は第2触媒粒子82bと近接している部分のみが選択的にエッチングされる。
第1触媒粒子81aは、エッチングの進行とともに第2主面S2へ向けて移動し、そこで上記と同様のエッチングが行われる。その結果、図9に示すように、第1触媒層80aの位置では、第1主面S1から第2主面S2へ向けて、第1主面S1に対して垂直な方向にエッチングが進む。
他方、第2触媒粒子81bは、エッチングの進行とともに第1主面S1へ向けて移動し、そこで上記と同様のエッチングが行われる。その結果、図10に示すように、第2触媒層80bの位置では、第2主面S2から第1主面S1へ向けて、第2主面S2に対して垂直な方向にエッチングが進む。
このようにして、図11及び図12に示すように、第1主面S1に第1凹部R1を形成するとともに、第2主面S2に第2凹部R2を形成する。第1凹部R1の深さD1と第2凹部R2の深さD2との和D1+D2が基板10の厚さT以上であると、第1凹部R1と第2凹部R2とは、それらが交差した位置で互いに繋がり、図6に示す第1貫通孔TH1を形成する。
その後、第1マスク層90a及び第2マスク層90b並びに触媒層80a及び80bを基板10から除去する。第1マスク層90a及び第2マスク層90b並びに触媒層80a及び80bの1以上は、基板10から除去しなくてもよい。
次に、基板10上に、図2乃至図6に示す第1導電層20aを形成する。ポリシリコンからなる第1導電層20aは、例えば、LPCVD(low pressure chemical vapor deposition)によって形成することができる。金属からなる第1導電層20aは、例えば、例えば、電解めっき、還元めっき、又は置換めっきによって形成することができる。
めっき液は、被めっき金属の塩を含んだ液体である。めっき液としては、硫酸銅五水和物と硫酸とを含んだ硫酸銅めっき液、ピロリン酸銅とピロリン酸カリウムとを含んだピロリン酸銅めっき液、及び、スルファミン酸ニッケルと硼素とを含んだスルファミン酸ニッケルめっき液などの一般的なめっき液を使用することができる。
第1導電層20aは、被めっき金属の塩と界面活性剤と超臨界又は亜臨界状態の二酸化炭素とを含んだめっき液を用いためっき法により形成することが好ましい。このめっき法では、界面活性剤は、超臨界二酸化炭素からなる粒子と、被めっき金属の塩を含んだ溶液からなる連続相との間に介在させる。即ち、めっき液中で、界面活性剤にミセルを形成させ、超臨界二酸化炭素はこれらミセルに取り込ませる。
通常のめっき法では、第1凹部R1及び第2凹部R2の底部近傍への被めっき金属の供給が不十分となることがある。これは、第1凹部R1の深さD1と幅又は径W1との比D1/W1や、第2凹部R2の深さD2と幅又は径W2との比D2/W2が大きい場合に、特に顕著である。
超臨界二酸化炭素を取り込んだミセルは、狭い隙間にも容易に入り込むことができる。そして、これらミセルの移動に伴い、被めっき金属の塩を含んだ溶液も移動する。それ故、被めっき金属の塩と界面活性剤と超臨界又は亜臨界状態の二酸化炭素とを含んだめっき液を用いためっき法によれば、厚さが均一な第1導電層20aを容易に形成することができる。
次に、第1導電層20a上に、誘電体層50を形成する。誘電体層50は、例えば、CVD(chemical vapor deposition)によって形成することができる。或いは、誘電体層50は、第1導電層20aの表面を、酸化、窒化、又は酸窒化することにより形成することができる。
次いで、誘電体層50上に、第2導電層20bを形成する。第2導電層20bは、例えば、第1導電層20aについて上述したのと同様の方法により形成することができる。第2導電層20bも、被めっき金属の塩と界面活性剤と超臨界又は亜臨界状態の二酸化炭素とを含んだめっき液を用いためっき法により形成することが好ましい。
次に、第2導電層20bと誘電体層50とからなる積層体に、複数の貫通孔を形成する。ここでは、これら貫通孔は、上記積層体のうち第1導電層20aを間に挟んで第1主面と向き合った部分であって、第1凹部R1と第2凹部R2との交差部に対応した位置に形成する。これら貫通孔は、例えば、フォトリソグラフィによるマスクの形成と、エッチングによるパターニングとによって成形することができる。
次いで、第2導電層20bの第5部分P5及び第7部分P7上に、第1絶縁層61を形成する。第1絶縁層61は、例えば、CVDにより形成することができる。
その後、第1絶縁層61上に、第2絶縁層62を形成する。第2絶縁層62には、上記積層体に設けた貫通孔の位置に貫通孔を設ける。第2絶縁層62の材料として感光性樹脂を使用した場合、フォトリソグラフィを利用して、貫通孔を有する第2絶縁層62を得ることができる。
次に、第2絶縁層62をエッチングマスクとして用いて、第1絶縁層61をエッチングする。これにより、第1絶縁層61のうち、第1導電層20aを被覆している部分を除去する。
次いで、第1金属層71及び第2金属層72を、この順に形成する。第1金属層71及び第2金属層72は、例えば、スパッタリングやめっきによる成膜と、フォトリソグラフィとの組み合わせにより形成することができる。
このコンデンサ1Aでは、第1導電層20aと誘電体層50と第2導電層20bとを含んだ積層構造は、第1主面S1上だけでなく、第2主面S2上及び第1貫通孔TH1内にも設けられている。それ故、このコンデンサ1Aは、大きな電気容量を達成し得る。
また、このコンデンサ1Aでは、第1凹部R1及び第2凹部R2はトレンチである。上記の積層構造は、トレンチの側壁及び底面上にも設けられている。それ故、このコンデンサ1Aは、特に大きな電気容量を達成し得る。
例えば、第1凹部R1及び第2凹部R2の深さが100μm、幅が1μmであり、隣り合った第1凹部R1間の距離及び隣り合った第2凹部R2間の距離が何れも1μmであり、誘電体層50として厚さ0.02μmのシリコン酸化膜を用いた場合、コンデンサ1Aの厚さが約0.2mmであるとすると、約650nF/mmの容量密度を達成し得る。
また、このコンデンサ1Aでは、第1凹部R1及び第2凹部R2は互いに交差しており、それらの深さの和D1+D2は基板10の厚さT以上である。それ故、第1凹部R1及び第2凹部R2を形成すると、それらが交差している位置に、第1貫通孔TH1が生じる。即ち、和D1+D2が厚さTよりも小さな第1凹部R1及び第2凹部R2をそれぞれ第1主面S1及び第2主面S2に単に形成した場合とは異なり、第1凹部R1及び第2凹部R2を形成する工程の他に、第1貫通孔TH1を別途形成する工程を行う必要がない。
そして、このコンデンサ1Aでは、上記積層構造のうち、第1主面S1上に位置した部分と第2主面S2上に位置した部分との電気的接続を、第1貫通孔TH1を利用して行っている。それ故、電極70a及び70bの双方を、コンデンサ1Aの片側に配置することができる。即ち、和D1+D2が厚さTよりも小さな第1凹部R1及び第2凹部R2をそれぞれ第1主面S1及び第2主面S2に単に形成した場合とは異なり、第2主面S2上に電極70a及び70bやこれに類する配線を形成する必要はないため、工程数を大幅に削減できる。更に、このような構成を採用したコンデンサ1Aは、配線基板などへの実装が容易である。
<第2実施形態>
図13は、第2実施形態に係るコンデンサを概略的に示す断面図である。
図13に示すコンデンサ1Bは、以下の構成を採用したこと以外は、第1実施形態に係るコンデンサ1Aと同様である。
即ち、このコンデンサ1Bは、誘電体層50の代わりに、第1誘電体層50aを含んでいる。第1誘電体層50aは、第1実施形態に係るコンデンサ1Aの誘電体層50と同様である。
また、コンデンサ1Bでは、第2導電層20bは、第1導電層20aに対してコンフォーマルな層である。
そして、コンデンサ1Bは、第2誘電体層50bと第3導電層20cとを更に含んでいる。
第2誘電体層50bは、第2導電層20b上に設けられている。第2誘電体層50bは、第1導電層20aに対してコンフォーマルな層である。第2誘電体層50bには、例えば、第1誘電体層50aと同様の構成を採用することができる。
第3導電層20cは、第2誘電体層50b上に設けられている。第3導電層20cには、例えば、第2導電層20bと同様の構成を採用することができる。
また、このコンデンサ1Bでは、電極70a及び70b並びに図1に示すパッド70c及び70dは、第1金属層71及び第2金属層72に加え、第3金属層73を更に含んだ積層体で構成されている。第3金属層73には、例えば、第1金属層71と同様の構成を採用することができる。
加えて、このコンデンサ1Bでは、電極70aは第2導電層20bとは接触しておらず、その櫛歯部の一部は第1導電層20aと接触しており、その櫛歯部の他の一部は第3導電層20cと接触している。即ち、第1導電層20aと第3導電層20cとは、互いに電気的に接続されている。そして、このコンデンサ1Bでは、電極70bは第1導電層20a及び第3導電層20cとは接触しておらず、その櫛歯部が第2導電層20bと接触している。即ち、このコンデンサ1Bでは、電極70aは第1電極であり、電極70bは第2電極である。
このコンデンサ1Bは、コンデンサ1Aについて上述したのと同様の効果を奏する。
加えて、このコンデンサ1Bでは、第1導電層20aと第1誘電体層50aと第2導電層20bと第2誘電体層50bと第3導電層20cとが積層構造を形成している。即ち、このコンデンサ1Bでは、コンデンサ1Aと比較して、より多くの導電層が誘電体層を間に挟んで積層されている。それ故、このコンデンサ1Bは、より大きな電気容量を達成し得る。
例えば、第1凹部R1及び第2凹部R2の深さが100μm、幅が1μmであり、隣り合った第1凹部R1間の距離及び隣り合った第2凹部R2間の距離が何れも1μmであり、第1誘電体層50a及び第2誘電体層50bとして厚さ0.02μmのシリコン酸化膜を用いた場合、コンデンサ1Bの厚さが約0.2mmであるとすると、約1300nF/mmの容量密度を達成し得る。
<第3実施形態>
図14は、第3実施形態に係るコンデンサを概略的に示す断面図である。図15は、図14に示すコンデンサの一部を概略的に示す斜視図である。なお、図15には、図14に示すコンデンサ1Cから、電極70b、電極70a、絶縁層60、及び第2導電層20bを省略した構造を描いている。
図14に示すコンデンサ1Cは、以下の構成を採用したこと以外は、第1実施形態に係るコンデンサ1Aと同様である。
即ち、このコンデンサ1Cでは、第2凹部R2を省略している。即ち、このコンデンサ1Cは、図6に示す第1貫通孔TH1を有していない。
その代わりに、このコンデンサ1Cでは、図15に示すように、基板10のうち第1凹部R1の隣り合った2つによって各々が挟まれた1以上の部分に、隣り合った2つの第1凹部R1の一方と他方とを繋ぐ1以上の第2貫通孔TH2が設けられている。即ち、このコンデンサ1Cでは、隣り合った2つの第1凹部R1のうち、一方の第1凹部R1の側壁が第1面に相当し、他方の第1凹部R1の側壁が第2面に相当している。
また、このコンデンサ1Cでは、第1導電層20aと誘電体層50と第2導電層20bとを含んだ積層構造は、第1主面S1並びに第1凹部R1の側壁及び底面上だけでなく、第2貫通孔TH2の側壁上にも設けられている。即ち、第1導電層20aは、第1主面S1並びに第1凹部R1の側壁及び底面に加え、第2貫通孔TH2の側壁を更に覆っている。また、第2導電層20bは、第1導電層20aを間に挟んで、第1主面S1並びに第1凹部R1の側壁及び底面に向き合っているのに加え、第2貫通孔TH2の側壁に更に向き合っている。
第2貫通孔TH2の平均径は、0.3μm以上であることが好ましい。第2貫通孔TH2の径を小さくすると、より多くの第2貫通孔TH2を配置することができ、それ故、より大きな電気容量を達成することができる。但し、第2貫通孔TH2の径を小さくし過ぎると、第2貫通孔TH2内に、第1導電層20aと誘電体層50と第2導電層20bとの積層構造を形成することが難しくなる可能性がある。
第1凹部R1の側壁の面積に占める第2貫通孔TH2の開口部の合計面積の割合(以下、開口率という)は、30%乃至90%の範囲内にあることが好ましく、50%乃至90%の範囲内にあることが好ましい。また、第1凹部R1の側壁に設けられた第2貫通孔TH2の数と、その側壁の面積との比(以下、孔密度という)は、0.4個/μm乃至20個/μmの範囲内にあることが好ましく、2個/μm乃至8個/μmの範囲内にあることがより好ましい。
開口率及び孔密度を大きくすると、より大きな電気容量を達成できる。但し、開口率及び孔密度を過剰に大きくすると、第2貫通孔TH2内に、第1導電層20aと誘電体層50と第2導電層20bとの積層構造を形成することが難しくなる可能性がある。
隣り合った第1凹部R1間の距離は、0.1μm以上であることが好ましく、2μm以上であることがより好ましい。この距離を大きくすると、より大きな電気容量を達成できる。但し、この距離に対する電気容量の増加率は、距離の増大に伴って次第に小さくなるため、上記の距離を過度に大きくすることは効果的ではない。また、この距離を大きくした場合、第2貫通孔TH2内に、第1導電層20aと誘電体層50と第2導電層20bとの積層構造を形成することが難しくなる可能性がある。
このコンデンサ1Cは、例えば、以下の方法により製造する。
図16は、図14に示すコンデンサの製造に使用する、トレンチが設けられた基板の一例を概略的に示す斜視図である。図17は、図14に示すコンデンサの製造における触媒層形成工程を概略的に示す斜視図である。図18は、図14に示すコンデンサの製造におけるエッチング工程によって得られる構造の一例を概略的に示す斜視図である。
この方法では、先ず、図16に示すように、複数の第1凹部R1が第1主面S1に設けられた基板10を準備する。第1凹部R1は、例えば、図7乃至図12を参照しながら説明したMacEtchにより形成する。
次に、MacEtchにより、基板10に第2貫通孔TH2を形成する。
即ち、先ず、図17に示すように、第1凹部R1の側壁上に、触媒粒子81aを堆積させる。触媒粒子81aの堆積は、触媒粒子81a間に十分な大きさの隙間が生じるように行う。
なお、第1凹部R1の底面や第1主面には、触媒粒子81aを堆積させてもよいが、必ずしも堆積させる必要はない。従って、触媒粒子81aの堆積に先立ち、図示しないマスク層を、第1凹部R1の底面や第1主面を覆うように形成してもよい。
次に、貴金属の触媒としての作用のもとで基板10をエッチングして、図18に示す第2貫通孔TH2を基板10に形成する。具体的には、基板10をエッチング剤でエッチングする。例えば、基板10を液状のエッチング剤に浸漬させて、エッチング剤を基板10と接触させる。エッチング剤としては、第1実施形態において説明したものを使用することができる。
触媒粒子81aは、それらの間に十分な大きさの隙間が生じるように堆積させているので、第1凹部R1の側壁には、複数の凹部が形成される。これら凹部は、エッチングの進行に伴って深さが増大し、最終的には第2貫通孔TH2となる。以上のようにして、図18に示す構造を得る。
なお、第1凹部R1の側壁に形成された凹部内であって、それらの側壁上に、その後、第1導電層20a、誘電体層50及び第2導電層20bの積層構造を形成できれば、この積層構造は、第1凹部R1の側壁に形成された凹部内でコンデンサを構成する。従って、第1凹部R1の側壁に形成される凹部の1以上は、必ずしも貫通孔でなくてもよい。
その後、第1実施形態において説明したのと同様の方法により、第1導電層20a、誘電体層50、第2導電層20b、絶縁層60、電極70a及び70bなどを形成する。このようにして、コンデンサ1Cを得る。
このコンデンサ1Cでは、第1凹部R1が設けられ、第1凹部R1の側壁には第2貫通孔TH2が設けられている。そして、第1導電層20aと誘電体層50と第2導電層20bとの積層構造は、第1主面S1並びに第1凹部R1の側壁及び底面上だけでなく、第2貫通孔TH2の側壁上にも設けられている。それ故、このコンデンサ1Cは、大きな電気容量を達成し得る。
例えば、第1凹部R1の深さが100μm、幅が1μmであり、隣り合った第1凹部R1間の距離が1μmであり、第1凹部R1の側壁における開口率が30%、孔密度が2個/μmであり、誘電体層50として厚さ0.02μmのシリコン酸化膜を用いた場合、コンデンサ1Cの厚さが約0.2mmであるとすると、約500nF/mmの容量密度を達成し得る。
<第4実施形態>
図19は、第4実施形態に係るコンデンサの一部を概略的に示す斜視図である。
第4実施形態に係るコンデンサは、以下の構成を採用したこと以外は、第1実施形態に係るコンデンサ1Aと同様である。
即ち、このコンデンサでは、基板10のうち第1凹部R1の隣り合った2つによって各々が挟まれた1以上の部分に、隣り合った2つの第1凹部R1の一方と他方とを繋ぐ1以上の第2貫通孔TH2が設けられている。即ち、このコンデンサでは、隣り合った2つの第1凹部R1のうち、一方の第1凹部R1の側壁が第1面に相当し、他方の第1凹部R1の側壁が第2面に相当している。
また、このコンデンサでは、基板10のうち第2凹部R2の隣り合った2つによって各々が挟まれた1以上の部分に、隣り合った2つの第2凹部R2の一方と他方とを繋ぐ1以上の第3貫通孔TH3が設けられている。即ち、このコンデンサでは、隣り合った2つの第2凹部R2のうち、一方の第2凹部R2の側壁も第1面に相当し、他方の第2凹部R2の側壁も第2面に相当している。
更に、このコンデンサでは、第1導電層20aと誘電体層50と第2導電層20bとを含んだ積層構造は、第1主面S1、第2主面S2、第1凹部R1の側壁及び底面、並びに第2凹部R2の側壁及び底面上だけでなく、第2貫通孔TH2の側壁及び第3貫通孔TH3の側壁上にも設けられている。即ち、第1導電層20aは、第1主面S1、第2主面S2、第1凹部R1の側壁及び底面、並びに第2凹部R2の側壁及び底面に加え、第2貫通孔TH2の側壁及び第3貫通孔TH3の側壁を更に覆っている。また、第2導電層20bは、第1導電層20aを間に挟んで、第1主面S1、第2主面S2、並びに第1凹部R1の側壁及び底面に向き合っているのに加え、第2貫通孔TH2の側壁及び第3貫通孔TH3の側壁に更に向き合っている。
第2貫通孔TH2の平均径及び第3貫通孔TH3の平均径は、第3実施形態において、第2貫通孔TH2について記載した範囲内にあることが好ましい。
第1凹部R1の側壁の面積に占める第2貫通孔TH2の開口部の合計面積の割合は、第3実施形態において、第1凹部R1の側壁について記載した開口率の範囲内にあることが好ましい。また、第2凹部R2の側壁の面積に占める第3貫通孔TH3の開口部の合計面積の割合も、第3実施形態において、第1凹部R1の側壁について記載した開口率の範囲内にあることが好ましい。
第1凹部R1の側壁に設けられた第2貫通孔TH2の数とその側壁の面積との比は、第3実施形態において記載した孔密度の範囲内にあることが好ましい。また、第2凹部R2の側壁に設けられた第3貫通孔TH3の数とその側壁の面積との比も、第3実施形態において記載した孔密度の範囲内にあることが好ましい。
隣り合った第1凹部R1間の距離及び隣り合った第2凹部R2間の距離は、第3実施形態において、隣り合った第1凹部R1間の距離について記載した範囲内にあることが好ましい。
第4実施形態に係るコンデンサは、例えば、第1実施形態に係るコンデンサ1Aの製造において、第2貫通孔TH2及び第3貫通孔TH3を形成するための工程を行うことにより得ることができる。第2貫通孔TH2及び第3貫通孔TH3は、例えば、第3実施形態において説明した方法により形成することができる。
即ち、先ず、基板10の第1主面S1に複数の第1凹部R1を形成するとともに、基板10の第2主面S2に複数の第2凹部R2を形成する。第1凹部R1及び第2凹部R2は、例えば、第1実施形態において説明したMacEtchによって形成する。
次に、基板10上に、第2貴金属を含んだ第2触媒層を、第1凹部R1の側壁と第2凹部R2の側壁とを部分的に覆うように形成する。
次いで、第2貴金属の触媒としての作用のもとで基板10をエッチングして、基板10のうち第1凹部R1の隣り合った2つによって各々が挟まれた1以上の部分に第2貫通孔TH2を形成するとともに、基板10のうち第2凹部R2の隣り合った2つによって各々が挟まれた1以上の部分に第3貫通孔TH3を形成する。
なお、上記の第2貫通孔TH2及び第3貫通孔TH3を形成する過程において、好ましい径よりも小さい径の孔や、非貫通孔が形成される場合もある。これらは、その後、第1導電層20a、誘電体層50、及び第2導電層20bのいずれかで何れかで埋め込まれるか、又は、これらの位置で、第1導電層20a、誘電体層50、及び第2導電層20bがコンフォーマルに成膜される。
その後、第1実施形態において説明したのと同様の方法により、第1導電層20a、誘電体層50、第2導電層20b、絶縁層60、電極70a及び70bなどを形成する。このようにして、第4実施形態に係るコンデンサを得る。
このコンデンサでは、第1凹部R1及び第2凹部R2が設けられ、第1凹部R1の側壁及び第2凹部R2の側壁には、それぞれ、第2貫通孔TH2及び第3貫通孔TH3が設けられている。そして、第1導電層20aと誘電体層50と第2導電層20bとの積層構造は、第1主面S1、第2主面、第1凹部R1の側壁及び底面、並びに第2凹部R2の側壁及び底面上だけでなく、第2貫通孔TH2の側壁及び第3貫通孔TH3の側壁上にも設けられている。それ故、このコンデンサ1Cは、大きな電気容量を達成し得る。
また、このコンデンサでは、第1凹部R1及び第2凹部R2はトレンチである。上記の積層構造は、トレンチの側壁及び底面上にも設けられている。それ故、このコンデンサは、特に大きな電気容量を達成し得る。
例えば、第1凹部R1及び第2凹部R2の深さが100μm、幅が1μmであり、隣り合った第1凹部R1間の距離及び隣り合った第2凹部R2間の距離が何れも1μmであり、第2貫通孔TH2及び第3貫通孔TH3の第1凹部R1の側壁及び第2凹部R2の側壁の各々における開口率が30%、孔密度が2個/μmであり、誘電体層50として厚さ0.02μmのシリコン酸化膜を用いた場合、コンデンサの厚さが約0.2mmであるとすると、約1000nF/mmの容量密度を達成し得る。
また、このコンデンサでは、第1凹部R1及び第2凹部R2は互いに交差しており、それらの深さの和D1+D2は基板10の厚さT以上である。それ故、第1凹部R1及び第2凹部R2を形成すると、それらが交差している位置に、第1貫通孔TH1が生じる。即ち、和D1+D2が厚さTよりも小さな第1凹部R1及び第2凹部R2をそれぞれ第1主面S1及び第2主面S2に単に形成した場合とは異なり、第1凹部R1及び第2凹部R2を形成する工程の他に、第1貫通孔TH1を別途形成する工程を行う必要がない。
そして、このコンデンサでは、上記積層構造のうち、第1主面S1上に位置した部分と第2主面S2上に位置した部分との電気的接続を、第1貫通孔TH1を利用して行っている。それ故、図1に示す電極70a及び70bの双方を、コンデンサの片側に配置することができる。即ち、和D1+D2が厚さTよりも小さな第1凹部R1及び第2凹部R2をそれぞれ第1主面S1及び第2主面S2に単に形成した場合とは異なり、第2主面S2上に電極70a及び70bやこれに類する配線を形成する必要はないため、工程数を大幅に削減できる。更に、このような構成を採用したコンデンサは、配線基板などへの実装が容易である。
<第5実施形態>
図20は、第5実施形態に係るコンデンサを概略的に示す断面図である。図21は、図20に示すコンデンサの一部を概略的に示す斜視図である。図22は、図21に示すコンデンサのXXII−XXII線に沿った断面図である。なお、図21には、図20に示すコンデンサ1Dから、電極70b、電極70a、絶縁層60、及び第2導電層20bを省略した構造を描いている。
図20に示すコンデンサ1Dは、以下の構成を採用したこと以外は、第3実施形態に係るコンデンサ1Cと同様である。
即ち、このコンデンサ1Dでは、図21に示すように、第1凹部R1の側壁に、複数の第2貫通孔TH2の代わりに、複数の第1孔H1及び複数の第2孔H2が設けられている。
第1孔H1は、図22に示すように、第1凹部R1の側壁に対して傾いた第1方向D1へ各々が延びている。即ち、第1孔H1の長さ方向又は深さ方向は、互いに平行であり、第1凹部R1の側壁に対して傾いている。
第1孔H1の各々は、2以上の第1凹部R1の隣り合った2つの一方から延び、他方まで到達しない止り孔であってもよい。或いは、第1孔H1の各々は、2以上の第1凹部R1の隣り合った2つの一方と他方とを繋いだ貫通孔であってもよい。或いは、第1孔H1の1以上は止り孔であり、第1孔H1の残りは貫通孔であってもよい。
第2孔H2は、第1方向D1と交差する第2方向D2へ各々が延びている。即ち、第2孔H2の長さ方向又は深さ方向は、互いに平行であり、第1凹部R1の側壁に対して傾いている。第2孔H2の各々は、第1孔H1の1以上と繋がっていてもよく、繋がっていなくてもよい。また、第2孔H2の各々は、第1孔H1の1以上と交差していてもよく、交差していなくてもよい。
第2孔H2の各々は、2以上の第1凹部R1の隣り合った2つの一方から延び、他方まで到達しない止り孔であってもよい。或いは、第2孔H2の各々は、2以上の第1凹部R1の隣り合った2つの一方と他方とを繋いだ貫通孔であってもよい。或いは、第2孔H2の1以上は止り孔であり、第2孔H2の残りは貫通孔であってもよい。
また、このコンデンサ1Dでは、図20乃至図22に示すように、第1導電層20aと誘電体層50と第2導電層20bとを含んだ積層構造は、第1主面S1並びに第1凹部R1の側壁及び底面上だけでなく、第1孔H1の側壁及び第2孔H2の側壁上にも設けられている。即ち、第1導電層20aは、第1主面S1並びに第1凹部R1の側壁及び底面に加え、第1孔H1の側壁及び第2孔H2の側壁を更に覆っている。また、第2導電層20bは、第1導電層20aを間に挟んで、第1主面S1並びに第1凹部R1の側壁及び底面に向き合っているのに加え、第1孔H1の側壁及び第2孔H2の側壁に更に向き合っている。
このコンデンサ1Dでは、第1凹部R1の側壁に第1孔H1が設けられている。従って、このコンデンサ1Dの基板10は、第1凹部R1の側壁に孔が設けられていない基板よりも大きな表面積を有している。
また、これら第1孔H1は、第1凹部R1の側壁に対して傾いた第1方向D1へ各々が延びている。それ故、このコンデンサ1Dの基板10は、第1凹部R1の側壁に対して垂直な方向へ延びた孔が第1凹部R1の側壁に設けられた基板よりも大きな表面積を有している。
そして、このコンデンサ1Dでは、第1導電層20aと誘電体層50と第2導電層20bとの積層構造は、第1主面S1並びに第1凹部R1の側壁及び底面上だけでなく、第1孔H1の側壁上にも設けられている。
従って、このコンデンサ1Dは、第1凹部R1の側壁に孔が設けられていないコンデンサよりも大きな電気容量を達成し得る。また、このコンデンサ1Dは、第1凹部R1の側壁に対して垂直な方向へ延びた孔が設けられたコンデンサよりも大きな電気容量を達成し得る。
例えば、第1凹部R1の側壁の開口率が80%であり、第1導電層20aの厚さが100nmであり、1μm当たりの第1孔H1の数が数個程度である場合、第1方向D1が第1凹部R1の側壁に対して成す角度が45°であるときの第1導電層20aの表面積は、この角度が90°であるときの第1導電層20aの表面積の約1.36倍とすることができる。これから明らかなように、第1方向D1が第1凹部R1の側壁に対して傾いているコンデンサは、第1方向D1が第1凹部R1の側壁に対して垂直なコンデンサよりも大きな電気容量を達成し得る。
また、このコンデンサ1Dでは、第1凹部R1の側壁には、第2孔H2が更に設けられている。第1孔H1に加えて、第2孔H2を設けると、より大きな電気容量を達成することができる。
そして、このコンデンサ1Dでは、第1孔H1の長さ方向は互いに平行であり、第2孔H2の長さ方向も互いに平行である。それ故、第1孔H1同士が繋がることや、第2孔H2同士が繋がることに起因した機械的強度の低下を生じ難い。
従って、この構造によると、大きな電気容量と高い機械的強度とを達成することが可能である。
第1方向D1が第1凹部R1の側壁に対して成す角度及び第2方向D2が第1凹部R1の側壁に対して成す角度の各々は、10°乃至80°の範囲内にあることが好ましく、30°乃至60°の範囲内にあることがより好ましい。この角度を小さくすると、コンデンサ1Dの機械的強度が低くなる。この角度を大きくすると、第1方向D1や第2方向D2を傾けることに伴う電気容量の増加が小さくなる。
第1方向D1と第2方向D2とが成す角度は、20°乃至160°の範囲内にあることが好ましく、60°乃至120°の範囲内にあることがより好ましい。第1方向D1と第2方向D2とは、直交していることが特に好ましい。この角度を過剰に小さく又は大きくすると、コンデンサ1Dの機械的強度が低くなる。
第1凹部R1の側壁には、第1孔H1及び第2孔H2に加え、一方向に各々が延び、長さ方向が第1方向D1及び第2方向D2とは異なる他の孔が更に設けられていてもよい。例えば、第1凹部R1の側壁には、そのような他の孔として、長さ方向が互いに平行であり且つこの長さ方向が第1方向D1及び第2方向D2と交差する複数の孔と、長さ方向が互いに平行であり且つこの長さ方向が第1方向D1及び第2方向D2並びに先の孔の長さ方向と交差する複数の孔とが更に設けられていてもよい。
図23は、図21に示すコンデンサの断面を示す顕微鏡写真である。図23の顕微鏡写真は、図22に対応した断面の顕微鏡写真である。図23において、縦方向はX方向であり、横方向はY方向である。
図23の顕微鏡写真は、(001)面を主面として有し、長さ方向が<100>軸に平行な第1凹部R1を先の主面に設けた単結晶シリコンウェハの(001)面に平行な断面を示している。上述した第1方向D1及び第2方向D2は、それぞれ、図23における<110>軸及び<−110>軸に平行な方向である。このように、第1方向D1及び第2方向D2が直交している構造は、大きな電気容量と高い機械的強度とを達成するうえで特に有利である。
第1孔H1の平均径及び第2孔H2の平均径の各々は、第3実施形態において、第2貫通孔TH2について記載した範囲内にあることが好ましい。第1孔H1の径及び第2孔H2の径を小さくすると、より多くの第1孔H1及び第2孔H2を配置することができ、それ故、より大きな電気容量を達成することができる。但し、第1孔H1の径及び第2孔H2の径を小さくし過ぎると、第1孔H1内及び第2孔H2内に、第1導電層20aと誘電体層50と第2導電層20bとの積層構造を形成することが難しくなる可能性がある。
第1凹部R1の側壁の面積に占める、第1孔H1の開口部の合計面積と第2孔H2の開口部の合計面積との和の割合(以下、開口率という)は、第3実施形態において、第1凹部R1の側壁について記載した開口率の範囲内にあることが好ましい。また、第1凹部R1の側壁に設けられた第1孔H1及び第2孔H2の合計数と、その側壁の面積との比(以下、孔密度という)は、第3実施形態において記載した孔密度の範囲内にあることが好ましい。
開口率及び孔密度を大きくすると、より大きな電気容量を達成できる。但し、開口率及び孔密度を過剰に大きくすると、第1孔H1内及び第2孔H2内に、第1導電層20aと誘電体層50と第2導電層20bとの積層構造を形成することが難しくなる可能性がある。また、孔密度を過剰に大きくすると、孔と孔とが繋がりやすくなることに伴い、第1凹部R1の側壁の表面積は小さくなりやすい。従って、大きな電気容量を達成することも難しくなる可能性がある。
なお、このコンデンサ1Dでは、第2孔H2を省略してもよい。
基板10のうち第1凹部R1と隣接した部分は、面心立方構造を有する結晶からなることが好ましい。この場合、基板10の主面は、(001)面であることが好ましい。更に、この場合、第1凹部R1の長さ方向は、<110>軸に対して傾いていることが好ましい。こうすると、以下に説明する方法により、第1孔H1及び第2孔H2を形成することができる。ここでは、一例として、面心立方構造を有する結晶からなり、主面が(001)面である基板10として、単結晶シリコンウェハを使用することとする。
先ず、基板10の主面に、長さ方向が<110>軸に対して傾いた第1凹部R1を形成する。例えば、長さ方向が<100>軸に平行な第1凹部R1を形成する。第1凹部R1は、例えば、図7乃至図12を参照しながら説明した方法により形成することができる。
次に、第1凹部R1の側壁に触媒粒子を堆積させる。触媒粒子の堆積は、例えば、図17を参照しながら説明した方法により形成することができる。
次に、貴金属の触媒としての作用のもとで基板10をエッチングして、第1孔H1及び第2孔H2を形成する。具体的には、基板10をエッチング剤に浸漬させて、エッチング剤を基板10と接触させる。エッチング剤としては、第1実施形態において説明したものを使用することができる。
触媒粒子が互いに接触し合って一体となっている場合、エッチングは触媒層の厚さ方向に進行する。
他方、触媒粒子が互いから離間している場合、エッチングの進行方向には、基板を構成している結晶の方位が影響を及ぼす。例えば、ここに記載している例では、<110>軸に平行な方向や、それと等価な軸、例えば<−110>軸に平行な方向へエッチングは進行しやすい。
従って、上記の方法によると、図20乃至図23に示した構造が得られる。
<第6実施形態>
図24は、第6実施形態に係るコンデンサの一部を概略的に示す斜視図である。
第6実施形態に係るコンデンサは、以下の構成を採用したこと以外は、第4実施形態に係るコンデンサと同様である。
即ち、このコンデンサでは、図24に示すように、第1凹部R1の側壁に、複数の第2貫通孔TH2の代わりに、複数の第1孔H1及び複数の第2孔H2が設けられている。また、第2凹部R2の側壁に、複数の第3貫通孔TH3の代わりに、複数の第3孔H3及び複数の第4孔H4が設けられている。
このコンデンサにおける第1孔H1及び第2孔H2は、第5実施形態に係るコンデンサ1Dの第1孔H1及び第2孔H2と同じである。
第3孔H3は、第2凹部R2の側壁に対して傾いた第3方向へ各々が延びている。即ち、第3孔H3の長さ方向又は深さ方向は、互いに平行であり、第2凹部R2の側壁に対して傾いている。
第3孔H3の各々は、2以上の第2凹部R2の隣り合った2つの一方から延び、他方まで到達しない止り孔であってもよい。或いは、第3孔H3の各々は、2以上の第2凹部R2の隣り合った2つの一方と他方とを繋いだ貫通孔であってもよい。或いは、第3孔H3の1以上は止り孔であり、第3孔H3の残りは貫通孔であってもよい。
第4孔H4は、第3方向と交差する第4方向へ各々が延びている。即ち、第4孔H4の長さ方向又は深さ方向は、互いに平行であり、第2凹部R2の側壁に対して傾いている。第4孔H4の各々は、第3孔H3の1以上と繋がっていてもよく、繋がっていなくてもよい。また、第4孔H4の各々は、第3孔H3の1以上と交差していてもよく、交差していなくてもよい。
第4孔H4の各々は、2以上の第2凹部R2の隣り合った2つの一方から延び、他方まで到達しない止り孔であってもよい。或いは、第4孔H4の各々は、2以上の第2凹部R2の隣り合った2つの一方と他方とを繋いだ貫通孔であってもよい。或いは、第4孔H4の1以上は止り孔であり、第4孔H4の残りは貫通孔であってもよい。
また、このコンデンサでは、第1導電層20aと誘電体層50と第2導電層20bとを含んだ積層構造は、第1主面S1、第2主面S2、第1凹部R1の側壁及び底面、並びに第2凹部R2の側壁及び底面上だけでなく、第1孔H1の側壁、第2孔H2の側壁、第3孔H3の側壁及び第4孔H4の側壁上にも設けられている。即ち、第1導電層20aは、第1主面S1、第2主面S2、第1凹部R1の側壁及び底面、並びに第2凹部R2の側壁及び底面に加え、第1孔H1の側壁、第2孔H2の側壁、第3孔H3の側壁及び第4孔H4の側壁を更に覆っている。また、第2導電層20bは、第1導電層20aを間に挟んで、第1主面S1、第2主面S2、並びに第1凹部R1の側壁及び底面に向き合っているのに加え、第1孔H1の側壁、第2孔H2の側壁、第3孔H3の側壁及び第4孔H4の側壁に更に向き合っている。
上記の通り、このコンデンサは、第2貫通孔TH2の代わりに第1孔H1及び第2孔H2が設けられ、第3貫通孔TH3の代わりに第3孔H3及び第4孔H4が設けられていること以外は、第4実施形態に係るコンデンサと同様である。従って、このコンデンサは、第2貫通孔TH2及び第3貫通孔TH3に関連して説明した事項を除き、第4実施形態に係るコンデンサと同様の効果を奏する。
また、このコンデンサでは、第1孔H1、第2孔H2、第3孔H3及び第4孔H4が設けられている。従って、このコンデンサの基板10は、第1凹部R1及び第2凹部R2の何れの側壁にも孔が設けられていない基板と比較してより大きな表面積を有している。
また、第1孔H1及び第2孔H2は、第1凹部R1の側壁に対して傾いた方向へ各々が延び、第3孔H3及び第4孔H4は、第2凹部R2の側壁に対して傾いた方向へ各々が延びている。それ故、このコンデンサの基板10は、第1凹部R1の側壁に、これら側壁に対して垂直な方向へ延びた孔が設けられ、第2凹部R2の側壁に、これら側壁に対して垂直な方向へ延びた孔が設けられた基板よりも大きな表面積を有している。
そして、第1導電層20aと誘電体層50と第2導電層20bとの積層構造は、第1主面S1、第2主面S2、第1凹部R1の側壁及び底面、並びに第2凹部R2の側壁及び底面上だけでなく、第1孔H1、第2孔H2、第3孔H3及び第4孔H4の側壁上にも設けられている。
従って、このコンデンサは、第1凹部R1及び第2凹部R2の何れの側壁にも孔が設けられていないコンデンサと比較してより大きな電気容量を達成し得る。また、このコンデンサは、第1凹部R1の側壁に、これら側壁に対して垂直な方向へ延びた孔が設けられ、第2凹部R2の側壁に、これら側壁に対して垂直な方向へ延びた孔が設けられたコンデンサよりも大きな電気容量を達成し得る。
第1方向D1が第1凹部R1の側壁に対して成す角度、第2方向D2が第1凹部R1の側壁に対して成す角度、第3方向が第2凹部R2の側壁に対して成す角度及び第4方向が第2凹部R2の側壁に対して成す角度の各々は、第5実施形態において、第1方向D1及び第2方向D2第1凹部R1の側壁に対して成す角度について記載した範囲内にあることが好ましい。
第1方向D1と第2方向D2とが成す角度及び第3方向と第4方向とが成す角度の各々は、第5実施形態において、第1方向D1と第2方向D2とが成す角度について記載した範囲内にあることが好ましい。
第1方向D1及び第2方向D2の一方と第3方向及び第4方向の一方とは、平行であるか又は直交していることが好ましい。この場合、孔の形成が容易である。
第1孔H1の平均径、第2孔H2の平均径、第3孔H3の平均径及び第4孔H4の平均径の各々は、第3実施形態において、第2貫通孔TH2について記載した範囲内にあることが好ましい。
第1凹部R1の側壁の開口率、即ち、この側壁の面積に占める、第1孔H1の開口部の合計面積と第2孔H2の開口部の合計面積との和の割合は、第3実施形態において、第1凹部R1の側壁について記載した開口率の範囲内にあることが好ましい。また、第2凹部R2の側壁の開口率、即ち、この側壁の面積に占める、第3孔H3の開口部の合計面積と第4孔H4の開口部の合計面積との和の割合も、第3実施形態において、第1凹部R1の側壁について記載した開口率の範囲内にあることが好ましい。
第1凹部R1の側壁における孔密度、即ち、この側壁に設けられた第1孔H1及び第2孔H2の合計数と、その側壁の面積との比は、第3実施形態において記載した孔密度の範囲内にあることが好ましい。また、第2凹部R2の側壁における孔密度、即ち、この側壁に設けられた第3孔H3及び第4孔H4の合計数と、その側壁の面積との比も、第3実施形態において記載した孔密度の範囲内にあることが好ましい。
開口率及び孔密度を大きくすると、より大きな電気容量を達成できる。但し、開口率及び孔密度を過剰に大きくすると、第1孔H1、第2孔H2、第3孔H3及び第4孔H4内に、第1導電層20aと誘電体層50と第2導電層20bとの積層構造を形成することが難しくなる可能性がある。また、孔密度を過剰に大きくすると、孔と孔とが繋がりやすくなることに伴い、第1凹部R1及び第2凹部R2の側壁の表面積は小さくなりやすい。従って、大きな電気容量を達成することも難しくなる可能性がある。
なお、このコンデンサでは、第1孔H1、第2孔H2、第3孔H3及び第4孔H4の1以上が設けられていれば、残りは省略してもよい。
基板10のうち、第1凹部R1と隣接した部分及び第2凹部R2と隣接した部分は、面心立方構造を有する結晶からなることが好ましい。この場合、第1主面S1は(001)面であり、第2主面S2は第1主面S1に平行な面であることが好ましい。更に、この場合、第1凹部R1及び第2凹部R2の長さ方向は、<110>軸に対して傾いていることが好ましい。こうすると、以下に説明する方法により、第1孔H1、第2孔H2、第3孔H3及び第4孔H4を形成することができる。ここでは、一例として、面心立方構造を有する結晶からなり、第1主面S1が(001)面であり、第2主面S2が第1主面S1に平行な面である基板10として、単結晶シリコンウェハを使用することとする。
先ず、基板10の第1主面S1に、長さ方向が<110>軸に対して傾いた第1凹部R1を形成するとともに、基板10の第2主面S2に、長さ方向が<110>軸に対して傾いた第2凹部R2を形成する。第1凹部R1及び第2凹部Rは、例えば、第1実施形態において説明したMacEtchによって形成する。
次に、基板10上に、第2貴金属を含んだ第2触媒層を、第1凹部R1の側壁と第2凹部R2の側壁とを部分的に覆うように形成する。
次いで、第2貴金属の触媒としての作用のもとで基板10をエッチングして、第1凹部R1の側壁に第1孔H1及び第2孔H2を形成するとともに、第2凹部R2の側壁に第3孔H3及び第4孔H4を形成する。
第5実施形態において説明した通り、触媒粒子が互いから離間している場合、エッチングの進行方向には、基板を構成している結晶の方位が影響を及ぼす。例えば、ここに記載している例では、<110>軸に平行な方向や、それと等価な軸、例えば<−110>軸に平行な方向へエッチングは進行しやすい。従って、上述した方法によると、図24に示した構造が得られる。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
例えば、第3乃至第6実施形態に係るコンデンサは、第2実施形態に係るコンデンサ1Bと同様に、第1導電層20aと誘電体層50と第2導電層20bとの積層構造の代わりに、第1導電層20aと第1誘電体層50aと第2導電層20bと第2誘電体層50bと第3導電層20cとの積層構造を含んでいてもよい。
また、第4実施形態に係るコンデンサから、第2貫通孔TH2又は第3貫通孔TH3を省略してもよい。
以下に、当初の請求の範囲に記載していた発明を付記する。
[1]
第1面と第2面とを有し、前記第1面から前記第2面まで各々が延びた1以上の第1貫通孔が設けられた基板と、
前記第1面と前記第2面と前記1以上の第1貫通孔の側壁とを覆った第1導電層と、
前記第1導電層を間に挟んで、前記第1面と前記第2面と前記1以上の第1貫通孔の側壁とに向き合った第2導電層と、
前記第1導電層と前記第2導電層との間に介在した誘電体層と
を備えたコンデンサ。
[2]
前記第1面及び前記第2面は、それぞれ、前記基板の厚さ方向に垂直な第1及び第2主面であり、前記1以上の貫通孔は、前記厚さ方向に各々が延びた1以上の貫通孔である項1に記載のコンデンサ。
[3]
1以上の第1トレンチが前記第1主面に設けられ、1以上の第2トレンチが前記第2主面に設けられ、前記1以上の第1トレンチの長さ方向と前記1以上の第2トレンチの長さ方向とは互いに交差し、前記1以上の第1トレンチと前記1以上の第2トレンチとは互いに繋がって前記1以上の第1貫通孔を形成している項2に記載のコンデンサ。
[4]
前記第1導電層は、前記1以上の第1トレンチの側壁及び底面と、前記1以上の第2トレンチの側壁及び底面とを更に覆い、前記第2導電層は、前記第1導電層を間に挟んで、前記1以上の第1トレンチの前記側壁及び前記底面と、前記1以上の第2トレンチの前記側壁及び前記底面とに更に向き合った項3に記載のコンデンサ。
[5]
前記1以上の第1トレンチの各々の深さと前記1以上の第2トレンチの各々の深さとの和は、前記基板の厚さ以上である項3又は4に記載のコンデンサ。
[6]
前記1以上の第1トレンチと前記1以上の第2トレンチとは、それらが交差した位置で前記1以上の第1貫通孔を形成している項3乃至5の何れか1項に記載のコンデンサ。
[7]
前記1以上の第1トレンチは複数の第1トレンチであり、前記基板のうち前記複数の第1トレンチの隣り合った2つによって各々が挟まれた1以上の部分には、前記隣り合った2つの第1トレンチの一方と他方とを繋ぐ1以上の第2貫通孔が設けられ、前記第1導電層は、前記1以上の第2貫通孔の側壁を更に覆い、前記第2導電層は、前記第1導電層を間に挟んで、前記1以上の第2貫通孔の前記側壁に更に向き合った項3乃至6の何れか1項に記載のコンデンサ。
[8]
前記1以上の第2トレンチは複数の第2トレンチであり、前記基板のうち前記複数の第2トレンチの隣り合った2つによって各々が挟まれた1以上の部分には、前記隣り合った2つの第2トレンチの一方と他方とを繋ぐ1以上の第3貫通孔が設けられ、前記第1導電層は、前記1以上の第3貫通孔の側壁を更に覆い、前記第2導電層は、前記第1導電層を間に挟んで、前記1以上の第3貫通孔の前記側壁に更に向き合った項3乃至7の何れか1項に記載のコンデンサ。
[9]
前記基板は、前記基板の厚さ方向に垂直な第1及び第2主面を更に有し、前記第1主面に複数のトレンチが設けられ、前記第1面及び前記第2面は、前記複数のトレンチの隣り合った2つの側壁である項1に記載のコンデンサ。
[10]
前記第1導電層は、前記第1主面と前記複数のトレンチの底面とを更に覆い、前記第2導電層は、前記第1導電層を間に挟んで、前記第1主面と前記複数のトレンチの前記底面とに更に向き合った項9に記載のコンデンサ。
[11]
第1主面と第2主面とを有し、前記第1主面に複数のトレンチが設けられ、前記複数のトレンチの隣り合った2つによって各々が挟まれた1以上の部分に、前記隣り合った2つのトレンチの一方と他方とを繋いでいる1以上の貫通孔が設けられた基板と、
前記第1主面と前記トレンチの側壁及び底面と前記1以上の貫通孔の側壁とを覆った第1導電層と、
前記第1導電層を間に挟んで、前記第1主面と前記トレンチの前記側壁及び前記底面と前記1以上の貫通孔の前記側壁とに向き合った第2導電層と、
前記第1導電層と前記第2導電層との間に介在した誘電体層と
を備えたコンデンサ。
[12]
前記第1導電層の一部と前記第2導電層の一部と前記誘電体層の一部とを間に挟んで前記第1主面と向き合った絶縁層と、
前記絶縁層上に設けられ、前記第1導電層と電気的に接続された第1電極と、
前記絶縁層上に設けられ、前記第2導電層と電気的に接続された第2電極と
を更に備えた項2乃至11の何れか1項に記載のコンデンサ。
[13]
前記第1導電層及び前記第2導電層は金属からなる項1乃至12の何れか1項に記載のコンデンサ。
[14]
前記基板はシリコンを含んだ項1乃至13の何れか1項に記載のコンデンサ。
[15]
基板上に、第1貴金属を含んだ第1触媒層を、前記基板の表面を部分的に覆うように形成することと、
前記第1貴金属の触媒としての作用のもとで前記基板をエッチングして、前記基板に1以上の第1貫通孔を形成することと、
前記1以上の第1貫通孔を形成した前記基板上に第1導電層を形成することと、
前記第1導電層上に誘電体層を形成することと、
前記誘電体層上に第2導電層を形成することと
を含んだコンデンサの製造方法。
[16]
前記基板の厚さ方向に各々が延びた1以上の貫通孔を前記1以上の第1貫通孔として形成する項15に記載の方法。
[17]
前記基板は第1主面と第2主面とを有し、
1以上の第1トレンチを前記第1主面に形成し、1以上の第2トレンチをそれらの長さ方向が前記1以上の第1トレンチの長さ方向と交差するように前記第2主面に形成することにより、前記1以上の第1貫通孔を形成する項16に記載の方法。
[18]
前記1以上の第1トレンチとして複数の第1トレンチを形成し、前記1以上の第2トレンチとして複数の第2トレンチを形成し、
前記1以上の第1貫通孔を形成した後であって、前記第1導電層を形成する前に、前記基板上に、第2貴金属を含んだ第2触媒層を、前記複数の第1トレンチの側壁と前記複数の第2トレンチの側壁とを部分的に覆うように形成することと、
前記第2貴金属の触媒としての作用のもとで前記基板をエッチングして、前記基板のうち前記複数の第1トレンチの隣り合った2つによって各々が挟まれた1以上の部分に、前記隣り合った2つの第1トレンチの一方と他方とを繋ぐ1以上の第2貫通孔を形成するとともに、前記基板のうち前記複数の第2トレンチの隣り合った2つによって各々が挟まれた1以上の部分に、前記隣り合った2つの第2トレンチの一方と他方とを繋ぐ1以上の第3貫通孔を形成することと
を更に含んだ項17に記載の方法。
[19]
前記第1触媒層を形成するのに先立ち、前記基板に複数のトレンチを形成することを更に含み、
前記基板のうち前記複数のトレンチの隣り合った2つによって各々が挟まれた1以上の部分に、前記隣り合った2つのトレンチの一方と他方とを繋ぐ1以上の貫通孔を、前記1以上の第1貫通孔として形成する項15に記載の方法。
[20]
前記第1導電層及び前記第2導電層の各々を、被めっき金属の塩と界面活性剤と超臨界又は亜臨界状態の二酸化炭素とを含んだめっき液を用いためっき法により形成する項15乃至19の何れか1項に記載の方法。
[21]
第1主面と第2主面とを有し、前記第1主面に1以上の第1トレンチが設けられ、前記1以上の第1トレンチの側壁に、前記第1トレンチの前記側壁に対して傾いた第1方向へ各々が延びた複数の第1孔が設けられた基板と、
前記第1主面と前記第1トレンチの側壁及び底面と前記複数の第1孔の側壁とを覆った第1導電層と、
前記第1導電層を間に挟んで、前記第1主面と前記第1トレンチの前記側壁及び前記底面と前記1以上の第1孔の前記側壁とに向き合った第2導電層と、
前記第1導電層と前記第2導電層との間に介在した誘電体層と
を備えたコンデンサ。
[22]
前記1以上の第1トレンチは2以上のトレンチであり、前記複数の第1孔のうち少なくとも1つは、前記2以上の第1トレンチの隣り合った2つのトレンチの一方と他方とを繋いだ貫通孔である項21に記載のコンデンサ。
[23]
前記第1トレンチの前記側壁には、前記第1方向と交差する第2方向へ各々が延びた複数の第2孔が更に設けられ、前記第1導電層は、前記複数の第2孔の側壁を更に覆い、前記第2導電層は前記第1導電層を間に挟んで、前記複数の第2孔の前記側壁に更に向き合った項21又は22に記載のコンデンサ。
[24]
前記第1方向と前記第2方向とは直交している項23に記載のコンデンサ。
[25]
前記基板のうち前記1以上の第1トレンチと隣接した部分は、面心立方構造を有する結晶からなる項21乃至24の何れか1項に記載のコンデンサ。
[26]
前記第1方向は<110>軸に平行である項25に記載のコンデンサ。
[27]
1以上の第2トレンチが前記第2主面に設けられ、前記1以上の第1トレンチの長さ方向と前記1以上の第2トレンチの長さ方向とは互いに交差し、前記1以上の第1トレンチと前記1以上の第2トレンチとは互いに繋がって1以上の第1貫通孔を形成し、
前記第2トレンチの側壁には、前記第2トレンチの前記側壁に対して傾いた第3方向へ各々が延びた複数の第3孔が設けられ、前記第1導電層は、前記複数の第3孔の側壁を更に覆い、前記第2導電層は前記第1導電層を間に挟んで、前記複数の第3孔の前記側壁に更に向き合った項21乃至26の何れか1項に記載のコンデンサ。
[28]
前記基板のうち前記1以上の第2トレンチと隣接した部分は、面心立方構造を有する結晶からなる項27に記載のコンデンサ。
[29]
前記第3方向は<110>軸に平行である項28に記載のコンデンサ。
[30]
前記第1方向と前記第3方向とは、平行であるか又は直交している項27乃至29の何れか1項に記載のコンデンサ。
[31]
前記第2トレンチの前記側壁には、前記第3方向と交差する第4方向へ各々が延びた複数の第4孔が更に設けられ、前記第1導電層は、前記複数の第4孔の側壁を更に覆い、前記第2導電層は前記第1導電層を間に挟んで、前記複数の第4孔の前記側壁に更に向き合った項27乃至30の何れか1項に記載のコンデンサ。
[32]
前記第3方向と前記第4方向とは直交している項31に記載のコンデンサ。
[33]
第1主面と第2主面とを有する基板の前記第1主面に、1以上の第1トレンチを形成することと、
前記1以上の第1トレンチの側壁に、第1貴金属を含んだ第1触媒層を、前記1以上の第1トレンチの前記側壁を部分的に覆うように形成することと、
前記第1貴金属の触媒としての作用のもとで前記第1トレンチの前記側壁をエッチングして、前記第1トレンチの前記側壁に、前記第1トレンチの前記側壁に対して傾いた第1方向へ各々が延びた複数の第1孔を形成することと、
前記複数の第1孔を形成した前記基板上に第1導電層を形成することと、
前記第1導電層上に誘電体層を形成することと、
前記誘電体層上に第2導電層を形成することと
を含んだコンデンサの製造方法。
[34]
前記基板のうち前記1以上の第1トレンチと隣接した部分は、面心立方構造を有する結晶からなる項33に記載の方法。
[35]
前記第1方向は<110>軸に平行である項33又は34に記載の方法。
[36]
前記第1導電層及び前記第2導電層の各々を、被めっき金属の塩と界面活性剤と超臨界又は亜臨界状態の二酸化炭素とを含んだめっき液を用いためっき法により形成する項33乃至35の何れか1項に記載の方法。

Claims (32)

  1. 第1面と第2面とを有し、前記第1面から前記第2面まで各々が延びた1以上の第1貫通孔が設けられた基板と、
    前記第1面と前記第2面と前記1以上の第1貫通孔の側壁とを覆った第1導電層と、
    前記第1導電層を間に挟んで、前記第1面と前記第2面と前記1以上の第1貫通孔の側壁とに向き合った第2導電層と、
    前記第1導電層と前記第2導電層との間に介在した誘電体層と
    を備え、
    前記第1面及び前記第2面は、それぞれ、前記基板の厚さ方向に垂直な第1及び第2主面であり、前記1以上の貫通孔は、前記厚さ方向に各々が延びた1以上の貫通孔であり、
    1以上の第1トレンチが前記第1主面に設けられ、1以上の第2トレンチが前記第2主面に設けられ、前記1以上の第1トレンチの長さ方向と前記1以上の第2トレンチの長さ方向とは互いに交差し、前記1以上の第1トレンチと前記1以上の第2トレンチとは互いに繋がって前記1以上の第1貫通孔を形成しているコンデンサ。
  2. 前記第1導電層は、前記1以上の第1トレンチの側壁及び底面と、前記1以上の第2トレンチの側壁及び底面とを更に覆い、前記第2導電層は、前記第1導電層を間に挟んで、前記1以上の第1トレンチの前記側壁及び前記底面と、前記1以上の第2トレンチの前記側壁及び前記底面とに更に向き合った請求項に記載のコンデンサ。
  3. 前記1以上の第1トレンチの各々の深さと前記1以上の第2トレンチの各々の深さとの和は、前記基板の厚さ以上である請求項1又は2に記載のコンデンサ。
  4. 前記1以上の第1トレンチと前記1以上の第2トレンチとは、それらが交差した位置で前記1以上の第1貫通孔を形成している請求項1乃至3の何れか1項に記載のコンデンサ。
  5. 前記1以上の第1トレンチは複数の第1トレンチであり、前記基板のうち前記複数の第1トレンチの隣り合った2つによって各々が挟まれた1以上の部分には、前記隣り合った2つの第1トレンチの一方と他方とを繋ぐ1以上の第2貫通孔が設けられ、前記第1導電層は、前記1以上の第2貫通孔の側壁を更に覆い、前記第2導電層は、前記第1導電層を間に挟んで、前記1以上の第2貫通孔の前記側壁に更に向き合った請求項1乃至4の何れか1項に記載のコンデンサ。
  6. 前記1以上の第2トレンチは複数の第2トレンチであり、前記基板のうち前記複数の第2トレンチの隣り合った2つによって各々が挟まれた1以上の部分には、前記隣り合った2つの第2トレンチの一方と他方とを繋ぐ1以上の第3貫通孔が設けられ、前記第1導電層は、前記1以上の第3貫通孔の側壁を更に覆い、前記第2導電層は、前記第1導電層を間に挟んで、前記1以上の第3貫通孔の前記側壁に更に向き合った請求項1乃至5の何れか1項に記載のコンデンサ。
  7. 第1面と第2面とを有し、前記第1面から前記第2面まで各々が延びた1以上の第1貫通孔が設けられた基板と、
    前記第1面と前記第2面と前記1以上の第1貫通孔の側壁とを覆った第1導電層と、
    前記第1導電層を間に挟んで、前記第1面と前記第2面と前記1以上の第1貫通孔の側壁とに向き合った第2導電層と、
    前記第1導電層と前記第2導電層との間に介在した誘電体層と
    を備え、
    前記基板は、前記基板の厚さ方向に垂直な第1及び第2主面を更に有し、前記第1主面に複数のトレンチが設けられ、前記第1面及び前記第2面は、前記複数のトレンチの隣り合った2つの側壁であるコンデンサ。
  8. 前記第1導電層は、前記第1主面と前記複数のトレンチの底面とを更に覆い、前記第2導電層は、前記第1導電層を間に挟んで、前記第1主面と前記複数のトレンチの前記底面とに更に向き合った請求項に記載のコンデンサ。
  9. 第1主面と第2主面とを有し、前記第1主面に複数のトレンチが設けられ、前記複数のトレンチの隣り合った2つによって各々が挟まれた1以上の部分に、前記隣り合った2つのトレンチの一方と他方とを繋いでいる1以上の貫通孔が設けられた基板と、
    前記第1主面と前記トレンチの側壁及び底面と前記1以上の貫通孔の側壁とを覆った第1導電層と、
    前記第1導電層を間に挟んで、前記第1主面と前記トレンチの前記側壁及び前記底面と前記1以上の貫通孔の前記側壁とに向き合った第2導電層と、
    前記第1導電層と前記第2導電層との間に介在した誘電体層と
    を備えたコンデンサ。
  10. 前記第1導電層の一部と前記第2導電層の一部と前記誘電体層の一部とを間に挟んで前記第1主面と向き合った絶縁層と、
    前記絶縁層上に設けられ、前記第1導電層と電気的に接続された第1電極と、
    前記絶縁層上に設けられ、前記第2導電層と電気的に接続された第2電極と
    を更に備えた請求項1乃至9の何れか1項に記載のコンデンサ。
  11. 前記第1導電層及び前記第2導電層は金属からなる請求項1乃至10の何れか1項に記載のコンデンサ。
  12. 前記基板はシリコンを含んだ請求項1乃至11の何れか1項に記載のコンデンサ。
  13. 基板上に、第1貴金属を含んだ第1触媒層を、前記基板の表面を部分的に覆うように形成することと、
    前記第1貴金属の触媒としての作用のもとで前記基板をエッチングして、前記基板に1以上の第1貫通孔を形成することと、
    前記1以上の第1貫通孔を形成した前記基板上に第1導電層を形成することと、
    前記第1導電層上に誘電体層を形成することと、
    前記誘電体層上に第2導電層を形成することと
    を含み、
    前記基板は第1主面と第2主面とを有し、
    1以上の第1トレンチを前記第1主面に形成し、1以上の第2トレンチをそれらの長さ方向が前記1以上の第1トレンチの長さ方向と交差するように前記第2主面に形成することにより、前記基板の厚さ方向に各々が延びた1以上の貫通孔を、前記1以上の第1貫通孔として形成するコンデンサの製造方法。
  14. 前記1以上の第1トレンチとして複数の第1トレンチを形成し、前記1以上の第2トレンチとして複数の第2トレンチを形成し、
    前記1以上の第1貫通孔を形成した後であって、前記第1導電層を形成する前に、前記基板上に、第2貴金属を含んだ第2触媒層を、前記複数の第1トレンチの側壁と前記複数の第2トレンチの側壁とを部分的に覆うように形成することと、
    前記第2貴金属の触媒としての作用のもとで前記基板をエッチングして、前記基板のうち前記複数の第1トレンチの隣り合った2つによって各々が挟まれた1以上の部分に、前記隣り合った2つの第1トレンチの一方と他方とを繋ぐ1以上の第2貫通孔を形成するとともに、前記基板のうち前記複数の第2トレンチの隣り合った2つによって各々が挟まれた1以上の部分に、前記隣り合った2つの第2トレンチの一方と他方とを繋ぐ1以上の第3貫通孔を形成することと
    を更に含んだ請求項13に記載のコンデンサの製造方法。
  15. 基板上に、第1貴金属を含んだ第1触媒層を、前記基板の表面を部分的に覆うように形成することと、
    前記第1貴金属の触媒としての作用のもとで前記基板をエッチングして、前記基板に1以上の第1貫通孔を形成することと、
    前記1以上の第1貫通孔を形成した前記基板上に第1導電層を形成することと、
    前記第1導電層上に誘電体層を形成することと、
    前記誘電体層上に第2導電層を形成することと
    を含み、
    前記第1触媒層を形成するのに先立ち、前記基板に複数のトレンチを形成することを更に含み、
    前記基板のうち前記複数のトレンチの隣り合った2つによって各々が挟まれた1以上の部分に、前記隣り合った2つのトレンチの一方と他方とを繋ぐ1以上の貫通孔を、前記1以上の第1貫通孔として形成するコンデンサの製造方法。
  16. 前記第1導電層及び前記第2導電層の各々を、被めっき金属の塩と界面活性剤と超臨界又は亜臨界状態の二酸化炭素とを含んだめっき液を用いためっき法により形成する請求項13乃至15の何れか1項に記載のコンデンサの製造方法。
  17. 第1主面と第2主面とを有し、前記第1主面に1以上の第1トレンチが設けられ、前記1以上の第1トレンチの側壁に、前記第1トレンチの前記側壁に対して傾いた第1方向へ各々が延びた複数の第1孔が設けられた基板と、
    前記第1主面と前記第1トレンチの側壁及び底面と前記複数の第1孔の側壁とを覆った第1導電層と、
    前記第1導電層を間に挟んで、前記第1主面と前記第1トレンチの前記側壁及び前記底面と前記1以上の第1孔の前記側壁とに向き合った第2導電層と、
    前記第1導電層と前記第2導電層との間に介在した誘電体層と
    を備えたコンデンサ。
  18. 前記1以上の第1トレンチは2以上のトレンチであり、前記複数の第1孔のうち少なくとも1つは、前記2以上の第1トレンチの隣り合った2つのトレンチの一方と他方とを繋いだ貫通孔である請求項17に記載のコンデンサ。
  19. 前記第1トレンチの前記側壁には、前記第1方向と交差する第2方向へ各々が延びた複数の第2孔が更に設けられ、前記第1導電層は、前記複数の第2孔の側壁を更に覆い、前記第2導電層は前記第1導電層を間に挟んで、前記複数の第2孔の前記側壁に更に向き合った請求項17又は18に記載のコンデンサ。
  20. 前記第1方向と前記第2方向とは直交している請求項19に記載のコンデンサ。
  21. 前記基板のうち前記1以上の第1トレンチと隣接した部分は、面心立方構造を有する結晶からなる請求項17乃至20の何れか1項に記載のコンデンサ。
  22. 前記第1方向は<110>軸に平行である請求項21に記載のコンデンサ。
  23. 1以上の第2トレンチが前記第2主面に設けられ、前記1以上の第1トレンチの長さ方向と前記1以上の第2トレンチの長さ方向とは互いに交差し、前記1以上の第1トレンチと前記1以上の第2トレンチとは互いに繋がって1以上の第1貫通孔を形成し、
    前記第2トレンチの側壁には、前記第2トレンチの前記側壁に対して傾いた第3方向へ各々が延びた複数の第3孔が設けられ、前記第1導電層は、前記複数の第3孔の側壁を更に覆い、前記第2導電層は前記第1導電層を間に挟んで、前記複数の第3孔の前記側壁に更に向き合った請求項17乃至22の何れか1項に記載のコンデンサ。
  24. 前記基板のうち前記1以上の第2トレンチと隣接した部分は、面心立方構造を有する結晶からなる請求項23に記載のコンデンサ。
  25. 前記第3方向は<110>軸に平行である請求項24に記載のコンデンサ。
  26. 前記第1方向と前記第3方向とは、平行であるか又は直交している請求項23乃至25の何れか1項に記載のコンデンサ。
  27. 前記第2トレンチの前記側壁には、前記第3方向と交差する第4方向へ各々が延びた複数の第4孔が更に設けられ、前記第1導電層は、前記複数の第4孔の側壁を更に覆い、前記第2導電層は前記第1導電層を間に挟んで、前記複数の第4孔の前記側壁に更に向き合った請求項23乃至26の何れか1項に記載のコンデンサ。
  28. 前記第3方向と前記第4方向とは直交している請求項27に記載のコンデンサ。
  29. 第1主面と第2主面とを有する基板の前記第1主面に、1以上の第1トレンチを形成することと、
    前記1以上の第1トレンチの側壁に、第1貴金属を含んだ第1触媒層を、前記1以上の第1トレンチの前記側壁を部分的に覆うように形成することと、
    前記第1貴金属の触媒としての作用のもとで前記第1トレンチの前記側壁をエッチングして、前記第1トレンチの前記側壁に、前記第1トレンチの前記側壁に対して傾いた第1方向へ各々が延びた複数の第1孔を形成することと、
    前記複数の第1孔を形成した前記基板上に第1導電層を形成することと、
    前記第1導電層上に誘電体層を形成することと、
    前記誘電体層上に第2導電層を形成することと
    を含んだコンデンサの製造方法。
  30. 前記基板のうち前記1以上の第1トレンチと隣接した部分は、面心立方構造を有する結晶からなる請求項29に記載のコンデンサの製造方法。
  31. 前記第1方向は<110>軸に平行である請求項29又は30に記載のコンデンサの製造方法。
  32. 前記第1導電層及び前記第2導電層の各々を、被めっき金属の塩と界面活性剤と超臨界又は亜臨界状態の二酸化炭素とを含んだめっき液を用いためっき法により形成する請求項29乃至31の何れか1項に記載のコンデンサの製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7027352B2 (ja) 2019-01-21 2022-03-01 株式会社東芝 コンデンサ
JP7179634B2 (ja) 2019-02-07 2022-11-29 株式会社東芝 コンデンサ及びコンデンサモジュール
JP7317649B2 (ja) * 2019-09-20 2023-07-31 株式会社東芝 コンデンサ
JP7314001B2 (ja) * 2019-09-20 2023-07-25 株式会社東芝 コンデンサ
JP7391741B2 (ja) 2020-03-23 2023-12-05 株式会社東芝 構造体
JP7434009B2 (ja) 2020-03-23 2024-02-20 株式会社東芝 構造体及びその製造方法
JP2022144046A (ja) 2021-03-18 2022-10-03 株式会社東芝 エッチング方法
TW202243237A (zh) * 2021-04-21 2022-11-01 日商松下知識產權經營股份有限公司 電容器
US20230123402A1 (en) * 2021-10-18 2023-04-20 Globalfoundries Singapore Pte. Ltd. Three electrode capacitor structure using spaced conductive pillars
CN114400286B (zh) * 2022-01-14 2023-04-07 成都海威华芯科技有限公司 一种高可靠性通孔电容和制作方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258321A (en) 1988-01-14 1993-11-02 Mitsubishi Denki Kabushiki Kaisha Manufacturing method for semiconductor memory device having stacked trench capacitors and improved intercell isolation
JPH0752756B2 (ja) * 1988-01-14 1995-06-05 三菱電機株式会社 半導体記憶装置とその製造方法
US5153813A (en) * 1991-10-31 1992-10-06 International Business Machines Corporation High area capacitor formation using dry etching
US5508542A (en) 1994-10-28 1996-04-16 International Business Machines Corporation Porous silicon trench and capacitor structures
DE59814458D1 (de) * 1997-10-21 2010-08-26 Infineon Technologies Ag Verfahren zur Herstellung einer DRAM-Zelle mit Kondensator in separatem Substrat
US6446317B1 (en) * 2000-03-31 2002-09-10 Intel Corporation Hybrid capacitor and method of fabrication therefor
US6525922B2 (en) * 2000-12-29 2003-02-25 Intel Corporation High performance via capacitor and method for manufacturing same
JP4060572B2 (ja) * 2001-11-06 2008-03-12 株式会社東芝 半導体記憶装置及びその製造方法
JP2007311676A (ja) * 2006-05-22 2007-11-29 Sony Corp 半導体装置とその製造方法
TWI321970B (en) 2007-01-31 2010-03-11 Advanced Semiconductor Eng Package stucture with embedded capacitor and applications thereof
KR100779263B1 (ko) * 2007-02-06 2007-11-27 오영주 무극성 금속 전해 커패시터 및 그의 제조방법
JP4600688B2 (ja) * 2007-03-29 2010-12-15 Tdk株式会社 電子部品の製造方法および電子部品
JP4382841B2 (ja) * 2007-08-20 2009-12-16 太陽誘電株式会社 コンデンサ及びその製造方法
JP2009246180A (ja) * 2008-03-31 2009-10-22 Tdk Corp 薄膜コンデンサ
JP2009291991A (ja) 2008-06-03 2009-12-17 Fujifilm Corp 積層構造体の製造方法及びインクジェット記録ヘッドの製造方法
US8088667B2 (en) * 2008-11-05 2012-01-03 Teledyne Scientific & Imaging, Llc Method of fabricating vertical capacitors in through-substrate vias
JP5500041B2 (ja) * 2010-10-21 2014-05-21 株式会社デンソー 電子装置の製造方法
US8742541B2 (en) 2010-12-09 2014-06-03 Tessera, Inc. High density three-dimensional integrated capacitors
US8502340B2 (en) * 2010-12-09 2013-08-06 Tessera, Inc. High density three-dimensional integrated capacitors
US8492874B2 (en) * 2011-02-04 2013-07-23 Qualcomm Incorporated High density metal-insulator-metal trench capacitor
US8384191B2 (en) 2011-05-25 2013-02-26 Nanya Technology Corp. Stack capacitor structure and forming method
JP5613620B2 (ja) * 2011-05-27 2014-10-29 新光電気工業株式会社 配線基板及びその製造方法
KR101845977B1 (ko) * 2011-11-21 2018-04-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8896521B2 (en) 2012-04-24 2014-11-25 Qualcomm Mems Technologies, Inc. Metal-insulator-metal capacitors on glass substrates
JP2014053585A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP5750092B2 (ja) * 2012-12-05 2015-07-15 太陽誘電株式会社 コンデンサ
KR101642570B1 (ko) * 2014-06-24 2016-07-29 삼성전기주식회사 적층형 캐패시터 및 그 제조 방법
JP6193321B2 (ja) * 2015-09-01 2017-09-06 株式会社東芝 エッチング方法、物品の製造方法、及びエッチング装置
KR101748949B1 (ko) * 2015-09-18 2017-06-21 서울대학교산학협력단 반도체 메모리 소자 및 이의 제조 방법

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