JP5500041B2 - 電子装置の製造方法 - Google Patents

Description

本発明は、半導体基板に設けられた貫通穴に、導電体および絶縁体より構成されるキャパシタ構造体を配置してなる電子装置の製造方法に関する。

たとえば、この種の電子装置としては、半導体基板の表裏両面を電気的に接続するための貫通電極部を有するものが提案されている（たとえば、特許文献１、特許文献２参照）。このものは、半導体チップの性能向上、小型化のためにチップを積層する場合などに用いて好適なものである。

このものにおける電極部は、具体的には、エッチングなどにより、半導体基板の表裏両主面に開口する貫通穴を設け、その貫通穴の中に、スパッタやＣＶＤなどにより、穴の内面側から筒状の第１の導電体、その第１の導電体の内面を被覆する筒状の絶縁体、さらにこの絶縁体の中空部に充填された柱状の第２の導電体を充填してなる。そして、これにより、貫通穴には、両導電体間に絶縁体が介在してなるキャパシタ構造体が形成される。

そして、この貫通電極部においては、たとえば、第２の導電体を信号用、第１の導電体をＧＮＤ用として、第２の導電体を第１の導電体でシールドすることにより、第２の導電体におけるノイズ低減を図るようにする。

特開２００６−１９４５５号公報 特開２００７−８１１００号公報

ここで、上記したようなシールド効果を大きくするためには、絶縁体を介して配置された第１の導電体と第２の導電体とによって構成されるキャパシタ構造体の静電容量が大きい方が望ましい。

しかしながら、当該静電容量を大きくしようとするためには、両導電体の対向する面積を大きくする必要があり、上記した従来のものでは、貫通穴の径を大きくする方法が必要となる。このような貫通穴の増大は、結果的に装置体格の大型化を招きくため、好ましくない。

本発明は、上記問題に鑑みてなされたものであり、半導体基板に設けられた貫通穴に、絶縁体を介して２つの導電体を充填してなるキャパシタ構造体を有する電子装置において、２つの導電体間の容量を大きくするのに適した構成を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、第１の主面（１１）と第２の主面（１２）とが表裏の関係にある半導体基板（１０）を備え、半導体基板（１０）には両主面（１１、１２）間を貫通する貫通穴（３０）が設けられており、
貫通穴（３０）には、当該穴の内面側に位置し当該内面を被覆する筒状の第１の導電体（４０）と、第１の導電体（４０）の中空部に位置し第１の導電体（４０）の内面を被覆する筒状の絶縁体（５０）と、絶縁体（５０）の中空部に位置し絶縁体（５０）の内面を被覆する第２の導電体（６０）とが充填されて、両導電体（４０、６０）間に絶縁体（５０）が介在してなるキャパシタ構造体（２０）が形成されており、
キャパシタ構造体（２０）は、貫通穴（３０）の内部から半導体基板（１０）の両主面（１１、１２）にまで連続して形成され、当該両主面（１１、１２）のそれぞれにおいては、キャパシタ構造体（２０）は、当該主面側から第１の導電体（４０）、絶縁体（５０）、第２の導電体（６０）が順次積層された構成とされており、
キャパシタ構造体（２０）の静電容量は、キャパシタ構造体（２０）のうち貫通穴（３０）に位置する部位の容量と両主面に位置する部位の容量との合計とされていることを特徴とする。

それによれば、キャパシタ構造体（２０）は、貫通穴（３０）の内部だけでなく、半導体基板（１０）の主面まで形成されたものにできるから、貫通穴（３０）の径を大きくすることなく、その容量を大きくできる。よって、本発明によれば、２つの導電体（４０、６０）間の容量を大きくするのに適した構成を提供することができる。

また、請求項２に記載の発明のように、キャパシタ構造体（２０）の静電容量において、キャパシタ構造体（２０）のうち貫通穴（３０）に位置する部位の容量よりも両主面に位置する部位の容量の方が大きいものとしてもよい。

また、請求項３に記載の発明のように、キャパシタ構造体（２０）の静電容量において、キャパシタ構造体（２０）のうち貫通穴（３０）に位置する部位の容量よりも両主面に位置する部位の容量の方が小さいものとしてもよい。

また、請求項４に記載の発明のように、貫通穴（３０）は複数個あり、各々の貫通穴（３０）についてキャパシタ構造体（２０）が貫通穴（３０）の内部から半導体基板（１０）の両主面（１１、１２）の少なくとも一方の主面にまで連続して形成されており、各々のキャパシタ構造体（２０）は、互いに電気的に分離されて並列に接続されたものとなっているものとしてもよい。

また、請求項５に記載の発明のように、貫通穴（３０）は複数個あり、各々の貫通穴（３０）についてキャパシタ構造体（２０）が貫通穴（３０）の内部から半導体基板（１０）の両主面（１１、１２）の少なくとも一方の主面にまで連続して形成されており、各々のキャパシタ構造体（２０）は、さらに互いに連続して形成されることで一体に電気的に接続されたものとなっているものとしてもよい。

また、請求項６に記載の発明のように、貫通穴（３０）の内部にて、第２の導電体（６０）は絶縁体（５０）の中空部の全体に充填されているものとしてもよい。

また、請求項７に記載の発明のように、貫通穴（３０）の内部にて、第２の導電体（６０）は絶縁体（５０）の中空部の内面を被覆する筒状のものとされているものとしてもよい。

また、請求項８に記載の発明のように、貫通穴（３０）において、キャパシタ構造体（２０）は、貫通穴（３０）の深さ方向の全体に亘って形成されているものとしてもよい。それによれば、貫通穴（３０）内におけるキャパシタ構造体（２０）の容量を大きくするために好ましい。

また、請求項１に記載の発明は、半導体基板（１０）に貫通穴（３０）を形成した後、半導体基板（１０）の両主面（１１、１２）の一方の主面側から当該一方の主面および貫通穴（３０）の内部に、第１の導電体（４０）を成膜し、次に、前記半導体基板（１０）の両主面（１１、１２）の一方の主面側から当該一方の主面および貫通穴（３０）の内部に、絶縁体（５０）を成膜し、
続いて、半導体基板（１０）の他方の主面側から当該他方の主面に、第１の導電体（４０）を成膜し、次に、半導体基板（１０）の他方の主面側から当該他方の主面に、絶縁体（５０）を成膜し、その後、半導体基板（１０）の両主面（１１、１２）の一方の主面側からと、他方の主面側からとで分けて、第２の導電体（６０）の成膜を行うことにより、当該両主面および貫通穴（３０）の内部に、第２の導電体（６０）を形成することを特徴とする。

成膜方法や貫通穴の深さ、径の大きさ等によっては、各導電体（４０、６０）や絶縁体（５０）の成膜時において、半導体基板（１０）の一方の主面側から貫通穴（３０）を介して他方の主面側への回り込み性が小さく、十分な成膜が確保されにくくなる。その点、本製造方法によれば、各成膜について、半導体基板（１０）の一方の主面側と他方の主面側とで分けて成膜を行うようにしているから、上記回り込み性が小さい場合でも、良好な成膜が可能となる。

なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。

本発明の第１実施形態に係る電子装置の一部断面斜視図である。 図１中の電子装置における１個のキャパシタ構造体の概略断面図である。 第１実施形態の電子装置における各キャパシタ構造体同士の電気的な配線構成を模式的に示す図である。 第１実施形態に係る電子装置の製造方法を示す工程図である。 本発明の第２実施形態に係る電子装置の製造方法を示す工程図である。 本発明の第３実施形態に係る電子装置の製造方法を示す工程図である。 本発明の第４実施形態に係る電子装置の製造方法を示す工程図である。 本発明の第５実施形態に係る電子装置の一部断面斜視図である。 第５実施形態の電子装置における各キャパシタ構造体の電気的な配線構成を模式的に示す図である。 本発明の第６実施形態に係る電子装置におけるキャパシタ構造体の概略断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。

（第１実施形態）
図１は、本発明の第１実施形態に係る電子装置の一部断面斜視図である。この図１においては、半導体基板１０の厚さ方向の断面とともに第１の主面である表面１１を示している。また、図２は、本電子装置における１個のキャパシタ構造体２０の概略断面構成を示す図である。

本電子装置は、半導体基板１０に設けられた貫通穴３０に、絶縁体５０を介して２つの導電体４０、６０を充填してなる貫通電極部としてのキャパシタ構造体２０を有するものである。この半導体基板１０は、シリコン半導体などよりなる板状を成すもので、第１の主面を表面１１、これとは反対側の第２の主面を裏面１２とするものである。

そして、半導体基板１０には、表裏両主面１１、１２間を貫通し、表裏両主面１１、１２に開口する貫通穴３０が複数個設けられている。この貫通穴３０は１個でもかまわないが、ここでは図１に示されるように、複数個の貫通穴３０が設けられている。

また、この複数個の貫通穴３０の配列形態については特に限定するものではないが、ここでは縦横に行列をなす格子状に配置されている。このような貫通穴３０は、一般的なトレンチエッチングなどにより形成されるものである。また、ここでは、貫通穴３０は開口形状が円である円形穴であるが、貫通穴３０としては、その他、開口形状が角形の穴などであってもかまわない。

また、図１、図２に示されるように、個々の貫通穴３０においては、貫通穴３０の内面側に位置し当該内面を被覆する筒状の第１の導電体４０と、第１の導電体４０の中空部に位置し第１の導電体４０の内面を被覆する筒状の絶縁体５０と、絶縁体５０の中空部に位置し絶縁体５０の内面を被覆する第２の導電体６０とが充填されている。

また、ここでは、図１、図２に示されるように、貫通穴３０の内部にて、第２の導電体６０は絶縁体５０の中空部の全体に充填されている。つまり、ここでは、貫通穴３０内にて、第１の導電体４０および絶縁体５０により２重円筒が形成され、その中空部を中実円柱状の第２の導電体６０が埋めている状態となっている。

また、絶縁体５０は、両導電体４０、６０間に介在し、これら両導電体４０、６０間を電気的に絶縁している。それにより、両導電体４０、６０間に絶縁体５０が介在してなるキャパシタ構造体２０が形成されている。そして、このキャパシタ構造体２０は、貫通穴３０の深さ方向の全体に亘って形成されている。

また、図１、図２に示されるように、キャパシタ構造体２０は、従来のように貫通穴３０の内部だけに形成されたものとは異なり、本実施形態では、貫通穴３０の内部から半導体基板１０の表裏両主面１１、１２にまで連続して形成されている。ここで、各主面１１、１２においては、キャパシタ構造体２０は、当該主面側から第１の導電体４０、絶縁体５０、第２の導電体６０が順次積層された構成とされている。

このように、本実施形態のキャパシタ構造体２０は、貫通穴３０から半導体基板１０の主面まではみ出して拡がったものとされている。つまり、このキャパシタ構造体２０の静電容量は、キャパシタ構造体２０のうち貫通穴３０に位置する部位の容量と両主面１１、１２に位置する部位の容量との合計とされている。

また、上述したように、本実施形態では、貫通穴３０は複数個あり、各々の貫通穴３０についてキャパシタ構造体２０が貫通穴３０の内部から半導体基板１０の両主面１１、１２にまで連続して形成されている。

ここにおいて、本実施形態では、各々のキャパシタ構造体２０は、さらに互いに連続して形成されることで一体に電気的に接続されたものとなっている。ここでは、図１に示されるように、半導体基板１０の各主面１１、１２にて、第１の導電体４０、絶縁体５０、第２の導電体６０が積層されてなる積層体が、各主面１１、１２の全体に連続して形成されている。

そして、このように半導体基板１０の各主面１１、１２の全面に形成されているキャパシタ構造体２０によって、各貫通穴３０におけるキャパシタ構造体２０同士が一体に電気的に接続されている。

ここで、図３は、本実施形態の電子装置における各キャパシタ構造体２０同士の電気的な配線構成を模式的に示す図である。第１の導電体４０、第２の導電体６０はそれぞれ、半導体基板１０の各主面１１、１２に引き出され、各主面１１、１２にてワイヤボンディングなどにより外部と電気的に接続されるようになっている。

たとえば、第２の導電体６０は信号端子としてワイヤボンディングにより外部と接続され、第１の導電体４０はＧＮＤ端子として、第２の導電体６０および絶縁体５０に設けられた開口部を介してワイヤボンディングにより外部と接続される。

そして、たとえば半導体基板１０の表面１１側からキャパシタ構造体２０に入力された信号は、上記ＧＮＤ端子の機能によって、裏面１２側からはノイズ成分が低減された信号として出力されるようになっている。

なお、図１に示されるような半導体基板１０の各主面１１、１２の全面にキャパシタ構造体２０を形成する例以外にも、たとえば当該各主面１１、１２において各貫通穴３０間を線状に延びるキャパシタ構造体２０を形成し、これにより各貫通穴３０におけるキャパシタ構造体２０同士を電気的に接続するようにしてもよい。

つまり、複数個のキャパシタ構造体２０を電気的に接続する場合、各主面１１、１２の全面にキャパシタ構造体２０を形成してもよいが、各主面１１、１２に部分的にキャパシタ構造体２０を形成して当該接続を行うようにしてもよい。

ここで、第１の導電体４０、第２の導電体６０としては、たとえばＣｕやＡｌなどの金属、または、これらを含む導電性に優れた材料が挙げられ、これらは、ＡＬＤ法（原子層成長法）、スパッタ、蒸着などにより成膜されるものである。また、絶縁体５０としては、誘電率および絶縁耐圧が共に高い材料、たとえばＳｉＯ_２、Ｔａ_２Ｏ_５等が挙げられ、これらは、たとえばＡＬＤ法、スパッタ、ＣＶＤなどにより形成される。

ところで、本実施形態によれば、キャパシタ構造体２０は、貫通穴３０の内部だけでなく、半導体基板１０の両方の主面つまり表裏両主面１１、１２まで形成されたものにされているから、貫通穴３０の径を大きくすることなく、その容量を大きくできる。よって、本実施形態によれば、２つの導電体４０、６０間の容量を大きくするのに適した構成を実現することができる。

また、本実施形態の電子装置において、キャパシタ構造体２０の静電容量においては、キャパシタ構造体２０のうち貫通穴３０に位置する部位の容量（以下、貫通穴部分容量という）と、貫通穴２０の外側すなわち半導体基板１０の表面１１および裏面１２に位置する部位の容量（以下、両主面部分容量という）とを比べた場合、前者の方が後者よりも大きいものであってもよいし、前者よりも後者の方が小さいものであってもよい。

このような貫通穴部分容量と両主面部分容量との大小関係の実現方法については、キャパシタの原理より明らかであるが、たとえばキャパシタ構造体２０のうち貫通穴３０に位置する部位と、両主面１１、１２に位置する部位とで、両導電体４０、６０間の対向面積や絶縁体５０の厚さを変えてやればよい。両導電体４０、６０間の対向面積の大きい方が容量の大きい方となり、絶縁体５０が薄い方が容量の大きい方となる。

次に、本実施形態の電子装置の製造方法について、図４を参照して述べる。図４は本製造方法を示す工程図であり、各工程におけるワークを断面的に示すものである。本電子装置は、上述したように、半導体基板１０の貫通穴３０および両主面１１、１２にキャパシタ構造体２０を形成してなるものである。

まず、図４（ａ）に示されるように、第１の主面１１と第２の主面１２とが表裏の関係にある半導体基板１０を用意し、これを図４（ｂ）に示されるように、研磨やエッチングにより所望の厚さまで薄肉化する。この研磨やエッチングは半導体基板１０の表面１１側または裏面１２側にて行うが、ここでは、裏面１２側から薄肉化を行っている。

次に、図４（ｃ）に示されるように、半導体基板１０に両主面１１、１２間を貫通する貫通穴３０を形成する。この貫通穴３０は上記したように、一般的なトレンチエッチングによって形成する。ここでは、薄肉化され強度低下した半導体基板１０を支持するため、支持基板Ｋ上に半導体基板１０を搭載して、エッチングを行う。なお、この支持基板Ｋは必要に応じて使用すればよいものである。

次に、図４（ｄ）に示されるように、たとえば半導体基板１０の外周部にて半導体基板１０を支持基板Ｋに支持し、それ以外の半導体基板１０の部位は支持基板Ｋより離した状態とする。そして、この状態で、半導体基板１０の両主面１１、１２および貫通穴３０の内部に、第１の導電体４０を一括して成膜する。

この第１の導電体４０の成膜は、表面反応を主体とした成膜手法、たとえばＡＬＤ（原子層成長法）などの回り込み性に優れた手法により行う。それにより、半導体基板１０の表裏両主面１１、１２および貫通穴３０の内面において、均一な膜厚とされた第１の導電体４０が形成される。

次に、図４（ｅ）に示されるように、半導体基板１０の両主面１１、１２上および貫通穴３０の内部に、絶縁体５０を一括して成膜する。この成膜も、表面反応を主体とした成膜手法、たとえばＡＬＤ（原子層成長法）などの回り込み性に優れた手法により行う。

それにより、半導体基板１０の両主面１１、１２の第１の導電体４０上および貫通穴３０の内部における円筒状の第１の導電体４０の中空部の内面に、均一な膜厚とされた絶縁体５０が形成される。

次に、図４（ｆ）に示されるように、半導体基板１０の両主面１１、１２および貫通穴３０の内部に、第２の導電体６０を一括して成膜する。たとえば、まず、上記第１の導電体４０と同様に、表面反応を主体とした成膜手法を行い、半導体基板１０の両主面１１、１２の絶縁体５０上および貫通穴３０の内部における円筒状の絶縁体５０の中空部の内面に、均一な膜厚とされた第２の導電体６０を形成する。

その後、この第２の導電体６０をシード層として、このシード層の上に、さらに電気メッキにより第２の導電体６０を形成する。これにより、貫通穴３０の内部にて、第２の導電体６０を絶縁体５０の中空部の全体に充填した構成が形成される。

こうして、貫通穴３０では、当該穴の内面側に位置し当該内面を被覆する筒状の第１の導電体４０と、第１の導電体４０の中空部に位置し第１の導電体４０の内面を被覆する筒状の絶縁体５０と、絶縁体５０の中空部に位置し絶縁体５０の内面を被覆する第２の導電体６０とが充填されてなり、表裏両主面１１、１２では、当該主面側から第１の導電体４０、絶縁体５０、第２の導電体６０が順次積層されてなるキャパシタ構造体２０が形成される。

その後は、半導体基板１０の各主面１１、１２において、各導電体４０、６０と外部との配線等を行うことにより、本実施形態の電子装置ができあがる。以上が本実施形態の電子装置の製造方法であり、この製造方法によれば、表面反応を主体とした成膜方法を使用することで、一括した成膜が可能となり、プロセスの簡便化が図れる。

（第２実施形態）
図５は、本発明の第２実施形態に係る電子装置の製造方法を示す工程図であり、各工程におけるワークの概略断面構成を示す図である。本実施形態は、上記第１実施形態に比べて製造方法が相違するものであり、ここでは、その相違点を中心に述べることとする。

図５に示されるように、本実施形態も、半導体基板１０の貫通穴３０および両主面１１、１２にキャパシタ構造体２０を形成してなる電子装置を形成するものである。

まず、図５（ａ）、（ｂ）に示されるように、半導体基板１０を用意し、これを研磨やエッチングにより所望の厚さまで薄肉化する。そして、図５（ｃ）に示されるように、半導体基板１０にトレンチエッチングにより貫通穴３０を形成する。

次に、図５（ｄ）に示されるように、半導体基板１０の表面１１側から当該表面１１および貫通穴３０の内部に、第１の導電体４０を成膜し、次に、同じく表面１１側から当該表面１１および貫通穴３０の内部に、絶縁体５０を成膜する。

続いて、図５（ｅ）に示されるように、支持基板Ｋ上にて半導体基板１０をひっくり返し、今度は、半導体基板１０の裏面１２側から当該裏面１２に、第１の導電体４０を成膜する。

次に、図５（ｆ）に示されるように、半導体基板１０の裏面１２側から当該裏面１２に、絶縁体５０を成膜する。ここで、本製造方法における上記第１の導電体４０および絶縁体５０の成膜は、上記表面反応を主体とした成膜手法でもよいが、それ以外にも蒸着などの一般的な成膜手法により行える。

その後、図５（ｇ）に示されるように、第２の導電体６０の形成を行う。この場合、半導体基板１０の表面１１側からと裏面１２側からとで分けて、第２の導電体６０の成膜を行う。

具体的に、この第２の導電体６０の成膜については、蒸着などによりシード層を形成した後、電気メッキを行うが、このとき、当該シード層の形成を、半導体基板１０の表面１１側からと裏面１２側からとで分けて行う。それにより、絶縁体５０の中空部の全体に充填された第２の導電体６０が形成される。

こうして、半導体基板１０の両主面１１、１２および貫通穴３０の内部に、第２の導電体６０が形成され、本実施形態においても、上記第１実施形態と同様のキャパシタ構造体２０ができあがる。

なお、本製造方法における第２の導電体６０の成膜、具体的には上記シード層の成膜については、半導体基板１０の表面１１側からと裏面１２側からとで分けて成膜を行えばよく、当該表面１１側の成膜と裏面１２側の成膜との実行順序は問わない。

その後は、本実施形態においても、半導体基板１０の各主面１１、１２において、各導電体４０、６０と外部との配線等を行うことにより、電子装置ができあがる。以上が本実施形態の電子装置の製造方法である。

この製造方法によれば、各導電体４０、６０や絶縁体５０の成膜について、半導体基板１０の表面１１と裏面１２とで分けて成膜を行うようにしているから、上記回り込み性が小さい場合でも、良好な成膜が可能となる。

なお、図５に示される例では、第１の導電体４０および絶縁体５０を、半導体基板１０の表面１１側から当該表面１１および貫通穴３０の内部に形成し、次に、裏面１２側に形成したが、これとは逆に、第１の導電体４０および絶縁体５０を、半導体基板１０の裏面側１２側から当該裏面１２および貫通穴３０の内部に形成し、次に、表面１１側に形成するようにしてもよい。

（第３実施形態）
図６は、本発明の第３実施形態に係る電子装置の製造方法を示す工程図であり、各工程におけるワークの概略断面構成を示す図であり、最終的に図６（ｆ）に示される構造を有する電子装置を形成するものである。ここでは、本実施形態について、上記第１実施形態との相違点を中心に述べることとする。

上記第１実施形態の電子装置は、上記図１、図２に示したように、半導体基板１０の貫通穴３０および両主面１１、１２にキャパシタ構造体２０を形成してなるものであった。それに対して、本実施形態の電子装置は、図６（ｆ）に示されるように、キャパシタ構造体２０を、貫通穴３０の内部から半導体基板１０の表面１１のみにまで連続して形成し、裏面１２には形成しないものとしている。

この場合も、図６に示されるように、半導体基板１０の表面１１においては、キャパシタ構造体２０は、当該表面１１側から第１の導電体４０、絶縁体５０、第２の導電体６０が順次積層された構成とされている。そして、キャパシタ構造体２０の静電容量は、キャパシタ構造体２０のうち貫通穴３０に位置する部位の容量と表面１１に位置する部位の容量との合計とされている。

次に、図６を参照して、本実施形態の電子装置の製造方法について述べる。まず、図６（ａ）、（ｂ）に示されるように、半導体基板１０を用意し、これを研磨やエッチングにより所望の厚さまで薄肉化する。そして、図６（ｃ）に示されるように、半導体基板１０にトレンチエッチングにより貫通穴３０を形成する。

次に、図６（ｄ）に示されるように、半導体基板１０の表面１１側から当該表面１１および貫通穴３０の内部に、第１の導電体４０を成膜し、次に、図６（ｅ）に示されるように、同じく表面１１側から当該表面１１および貫通穴３０の内部に、絶縁体５０を成膜する。

ここで、本製造方法における上記第１の導電体４０および絶縁体５０の成膜は、上記表面反応を主体とした成膜手法でもよいが、それ以外にも蒸着などの一般的な成膜手法により行える。

その後は、図６（ｆ）に示されるように、第２の導電体６０の形成を行う。この成膜については、蒸着などによりシード層を形成した後、電気メッキを行うことにより、絶縁体５０の中空部の全体に充填された第２の導電体６０が形成される。

こうして、半導体基板１０の表面１１および貫通穴３０の内部に、第２の導電体６０が形成され、本実施形態のキャパシタ構造体２０ができあがる。

つまり、本実施形態の電子装置は、上記第１実施形態において半導体基板１０の裏面１２側のキャパシタ構造体２０を省略した構成であり、第１の導電体４０および絶縁体５０の成膜においても、当該裏面１２への回り込みを考慮しなくてもよいから、回り込み性に優れた成膜手法を用いなくてもよい。

なお、本実施形態においては、半導体基板１０の片方の主面のみにキャパシタ構造体２０が形成されたものとしているが、当該片方の主面とは、図６のように半導体基板の表面１１でもよいし、それとは逆に裏面１２でもよい。

そして、この場合も、キャパシタ構造体２０は、貫通穴３０の内部だけでなく、半導体基板１０の片方の主面まで形成されたものとなっているから、貫通穴３０の径を大きくすることなく、その容量を大きくできる。よって、本実施形態によっても、２つの導電体４０、６０間の容量を大きくするのに適した構成を実現することができる。

なお、本実施形態においても、上記第１実施形態と同様に、キャパシタ構造体２０の静電容量においては、キャパシタ構造体２０のうち貫通穴３０内に位置する部位の容量と、半導体基板１０の表面１１に位置する部位の容量とを比べた場合、前者の方が後者よりも大きいものであってもよいし、前者よりも後者の方が小さいものであってもよい。

（第４実施形態）
図７は、本発明の第４実施形態に係る電子装置の製造方法を示す工程図であり、各工程におけるワークの概略断面構成を示す図であり、最終的に図７（ｃ）に示される構造を有する電子装置を形成するものである。本実施形態は上記第３実施形態を変形したものであり、上記第３実施形態との相違点を中心に述べることとする。

上記第３実施形態の電子装置では、上記図６に示したように、キャパシタ構造体２０を、半導体基板１０の貫通穴３０の内部から半導体基板１０の表面１１のみにまで連続して形成しており、さらに、貫通穴３０において、キャパシタ構造体２０を、貫通穴３０の深さ方向の全体に亘って形成していた。

それに対して、本実施形態では、図７（ｃ）に示されるように、貫通穴３０において、キャパシタ構造体２０は、貫通穴３０における表面１１側の開口部から貫通穴３０の深さ方向の途中までに形成されている。

本実施形態のような構成は、たとえば各膜４０〜６０の成膜手法や貫通穴３０の構成により、貫通穴３０における半導体基板１０の裏面１２寄りの部位や半導体基板１０の裏面１２まで、膜形成が成されない場合などに発生する。

しかし、このような場合でも、キャパシタ構造体２０は貫通穴３０だけでなく、半導体基板１０の表面１１にも形成されるから、貫通穴３０の径を大きくすることなく、２つの導電体４０、６０間の容量を大きくするのに適した構成を実現することができる。

次に、図７を参照して、本実施形態の電子装置の製造方法について述べる。まず、図示しないが、上記同様に、半導体基板１０を研磨やエッチングにより所望の厚さまで薄肉化し、半導体基板１０にトレンチエッチングにより貫通穴３０を形成する。

次に、図７（ａ）に示されるように、半導体基板１０の表面１１側から当該表面１１および貫通穴３０の途中まで、第１の導電体４０を成膜し、次に、図７（ｂ）に示されるように、同じく表面１１側から当該表面１１および貫通穴３０の途中まで、絶縁体５０を成膜する。

その後は、図７（ｃ）に示されるように、第２の導電体６０の形成を行う。これら各膜４０〜６０の成膜については、上記第３実施形態と同様である。こうして、第２の導電体６０が形成され、本実施形態のキャパシタ構造体２０ができあがる。

なお、本実施形態においても、貫通穴３０および半導体基板１０の表面１１のみにキャパシタ構造体２０が形成されたものとしているが、貫通穴３０および半導体基板１０の裏面１２のみにキャパシタ構造体２０が形成されたものでもよい。この場合、キャパシタ構造体２０は、半導体基板１０の裏面１２から貫通穴３０に入り込み貫通穴３０の途中まで形成されたものとなる。

また、本実施形態においても、キャパシタ構造体２０の静電容量においては、キャパシタ構造体２０のうち貫通穴３０内に位置する部位の容量と、半導体基板１０の表面１１に位置する部位の容量とを比べた場合、前者の方が後者よりも大きいものであってもよいし、前者よりも後者の方が小さいものであってもよい。

（第５実施形態）
図８は、本発明の第５実施形態に係る電子装置の一部断面斜視図である。この図８においては、半導体基板１０の厚さ方向の断面とともに第１の主面である表面１１を示している。

また、図９は、本実施形態の電子装置における各キャパシタ構造体２０の電気的な配線構成を模式的に示す図である。ここでは、本第５実施形態について、上記第１実施形態との相違点を中心に述べる。

本実施形態の電子装置においても、上記第１実施形態と同様に、図８および図９に示されるように、貫通穴３０は複数個設けられており、各々の貫通穴３０についてキャパシタ構造体２０が貫通穴３０の内部から半導体基板１０の両主面１１、１２にまで連続して形成されている。

ここで、上記第１実施形態では、各々のキャパシタ構造体２０は、さらに互いに連続して形成されることで一体に電気的に接続されたものとなっている。具体的には、上記図１に示したように、半導体基板１０の各主面１１、１２の全面に形成されているキャパシタ構造体２０によって、各貫通穴３０におけるキャパシタ構造体２０同士が一体に電気的に接続されている。

それに対して、本実施形態の電子装置では、図８および図９に示されるように、各々のキャパシタ構造体２０は、互いに電気的に分離されて並列に接続されたものとなっている。

具体的には、図９に示されるように、個々のキャパシタ構造体２０について、第１の導電体４０、第２の導電体６０はそれぞれ、半導体基板１０の各主面１１、１２に引き出され、各主面１１、１２にてワイヤボンディングなどにより外部と電気的に接続されるようになっている。

本実施形態では、図８に示されるように、半導体基板１０の各主面１１、１２にて、キャパシタ構造体２０が形成されずに分断されている部位、すなわち分断部７０が設けられている。この分断部７０では、各主面１１、１２が露出した状態となっており、この分断部７０によって、各キャパシタ構造体２０の隣り合う同士が、互いに電気的に分離されている。

図８に示される例では、格子状に配置された貫通穴３０のうち隣り合う貫通穴３０の間のすべてに分断部７０が設けられている。ここでは、分断部７０は碁盤のマス目状に設けられ、１個の貫通穴３０は１個のマス目を構成する矩形の分断部７０に囲まれている。そして、この矩形の分断部７０に囲まれた部分が、電気的に分離された１個のキャパシタ構造体２０とされている。

また、本実施形態においても、電気的に独立した個々のキャパシタ構造体２０の静電容量においては、キャパシタ構造体２０のうち貫通穴３０内に位置する部位の容量と、半導体基板１０の表裏両主面１１、１２に位置する部位の容量とを比べた場合に、前者の方が後者よりも大きいものであってもよいし、前者よりも後者の方が小さいものであってもよい。

また、図８に示される例では、分断部７０は、格子状に配列された貫通穴３０の間にて縦横に碁盤の目状に設けられていたが、当該基板の面のうち縦方向だけ、あるいは横方向だけに分断部７０を設けてもよい。

この場合、たとえば縦方向または横方向にて一直線上に並んでいる複数個のキャパシタ構造体２０が、一体に電気的に接続されたものとなる。また、たとえば、分断部７０は、キャパシタ構造体２０を隣り合う複数個毎（たとえば４個毎あるいは２個毎）の群に分断するものであってもかまわない。

また、本実施形態は、上記第３実施形態のように、キャパシタ構造体２０を貫通穴３０から半導体基板１０の一方の主面のみに形成した構成のもの、あるいは、上記第４実施形態のように、キャパシタ構造体２０を貫通穴３０の深さ方向の途中までに形成した構成のものに対しても、組み合わせて適用することが可能であることは明らかである。

（第６実施形態）
図１０は、本発明の第６実施形態に係る電子装置におけるキャパシタ構造体の概略断面構成を示す図である。ここでは、本実施形態について、主として上記第１実施形態との相違点を述べることとする。

上記第１実施形態では、上記図１、図２に示したように、貫通穴３０の内部にて、第２の導電体６０は絶縁体５０の中空部の全体に充填されていたが、本実施形態では、図１０に示されるように、貫通穴３０の内部にて、第２の導電体６０は絶縁体５０の中空部の内面を被覆する筒状のものとされている。

本実施形態の場合も、キャパシタ構造体２０は、貫通穴３０の内部だけでなく、半導体基板１０の両方の主面つまり表裏両主面１１、１２まで形成されたものにされているから、貫通穴３０の径を大きくすることなく、２つの導電体４０、６０間の容量を大きくするのに適した構成を実現することができる。

また、本実施形態のような筒状の第２の導電体６０は、蒸着やＡＬＤ法などにより形成することができる。そして、本実施形態の構成は、上記第１実施形態のように、電気メッキによって絶縁体５０の中空部全体に第２の導電体６０を埋め込むことが難しいサイズの貫通穴２０に対しても、有効に適用できる。

また、本実施形態は、絶縁体５０の中空部全体に第２の導電体６０を埋め込むものではないことが特徴点であるから、この特徴点を有する構成であれば、上記第１実施形態以外にも、上記すべての実施形態と組み合わせて適用することが可能である。

１０ 半導体基板
１１ 半導体基板の第１の主面としての表面
１２ 半導体基板の第２の主面としての裏面
２０ キャパシタ構造体
３０ 貫通穴
４０ 第１の導電体
５０ 絶縁体
６０ 第２の導電体

Claims (8)

1. 第１の主面（１１）と第２の主面（１２）とが表裏の関係にある半導体基板（１０）を備え、
   前記半導体基板（１０）には前記両主面（１１、１２）間を貫通する貫通穴（３０）が設けられており、
   前記貫通穴（３０）には、当該穴の内面側に位置し当該内面を被覆する筒状の第１の導電体（４０）と、前記第１の導電体（４０）の中空部に位置し前記第１の導電体（４０）の内面を被覆する筒状の絶縁体（５０）と、前記絶縁体（５０）の中空部に位置し前記絶縁体（５０）の内面を被覆する第２の導電体（６０）とが充填されて、前記両導電体（４０、６０）間に前記絶縁体（５０）が介在してなるキャパシタ構造体（２０）が形成されており、
   前記キャパシタ構造体（２０）は、前記貫通穴（３０）の内部から前記半導体基板（１０）の前記両主面（１１、１２）にまで連続して形成され、当該両主面（１１、１２）のそれぞれにおいては、前記キャパシタ構造体（２０）は、当該主面側から前記第１の導電体（４０）、前記絶縁体（５０）、前記第２の導電体（６０）が順次積層された構成とされており、
   前記キャパシタ構造体（２０）の静電容量は、前記キャパシタ構造体（２０）のうち前記貫通穴（３０）に位置する部位の容量と前記両主面に位置する部位の容量との合計とされている電子装置の製造方法であって、
   前記半導体基板（１０）に前記貫通穴（３０）を形成した後、
   前記半導体基板（１０）の前記両主面（１１、１２）の一方の主面側から当該一方の主面および前記貫通穴（３０）の内部に、前記第１の導電体（４０）を成膜し、
   次に、前記半導体基板（１０）の前記両主面（１１、１２）の一方の主面側から当該一方の主面および前記貫通穴（３０）の内部に、前記絶縁体（５０）を成膜し、
   続いて、前記半導体基板（１０）の他方の主面側から当該他方の主面に、前記第１の導電体（４０）を成膜し、
   次に、前記半導体基板（１０）の他方の主面側から当該他方の主面に、前記絶縁体（５０）を成膜し、
   その後、前記半導体基板（１０）の前記両主面（１１、１２）の一方の主面側からと、他方の主面側からとで分けて、前記第２の導電体（６０）の成膜を行うことにより、当該両主面および前記貫通穴（３０）の内部に、前記第２の導電体（６０）を形成することを特徴とする電子装置の製造方法。
2. 前記キャパシタ構造体（２０）のうち前記貫通穴（３０）に位置する部位の容量よりも前記両主面に位置する部位の容量の方を大きいものとすることを特徴とする請求項１に記載の電子装置の製造方法。
3. 前記キャパシタ構造体（２０）のうち前記貫通穴（３０）に位置する部位の容量よりも前記両主面に位置する部位の容量の方を小さいものとすることを特徴とする請求項１に記載の電子装置の製造方法。
4. 前記貫通穴（３０）を複数個形成し、各々の前記貫通穴（３０）について前記キャパシタ構造体（２０）を前記貫通穴（３０）の内部から前記半導体基板（１０）の前記両主面（１１、１２）にまで連続して形成し、
   各々の前記キャパシタ構造体（２０）を、互いに電気的に分離されて並列に接続されたものとすることを特徴とする請求項１ないし３のいずれか１つに記載の電子装置の製造方法。
5. 前記貫通穴（３０）を複数個形成し、各々の前記貫通穴（３０）について前記キャパシタ構造体（２０）を前記貫通穴（３０）の内部から前記半導体基板（１０）の前記両主面（１１、１２）にまで連続して形成し、
   各々の前記キャパシタ構造体（２０）を、さらに互いに連続して形成することで一体に電気的に接続されたものとすることを特徴とする請求項１ないし３のいずれか１つに記載の電子装置の製造方法。
6. 前記貫通穴（３０）の内部にて、前記第２の導電体（６０）を前記絶縁体（５０）の中空部の全体に充填することを特徴とする請求項１ないし５のいずれか１つに記載の電子装置の製造方法。
7. 前記貫通穴（３０）の内部にて、前記第２の導電体（６０）を前記絶縁体（５０）の中空部の内面を被覆する筒状のものとすることを特徴とする請求項１ないし５のいずれか１つに記載の電子装置の製造方法。
8. 前記貫通穴（３０）において、キャパシタ構造体（２０）を、前記貫通穴（３０）の深さ方向の全体に亘って形成することを特徴とする請求項１ないし７のいずれか１つに記載の電子装置の製造方法。

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