JP6375207B2 - 半導体レーザおよび半導体レーザの製造方法 - Google Patents
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Description
以下、図面を参照しながら本実施の形態の半導体レーザ(半導体装置)について詳細に説明する。図1は、本実施の形態の半導体レーザの構成を示す断面図である。
図1に示すように、本実施の形態の半導体レーザは、基板としてp型基板(p型の半導体基板)PSを用い、その上にメサ型の半導体部(リッジストライプ部、凸部ともいう)Mを有する。具体的には、メサ型の半導体部Mは、p型クラッド層PCLD、活性層MQWおよびn型クラッド層NCLDよりなり、これらの層が下から順に配置されている。このように、本実施の形態の半導体レーザは、活性層MQWが上層および下層に配置された逆導電型の半導体層により挟まれた構造を有している。メサ型の半導体部は、紙面に交差する方向に、ライン状に加工されている。メサ型の半導体部Mは、化合物半導体よりなる。化合物半導体は、2種類以上の元素からなる半導体であり、例えば、III族元素とV族元素を用いた半導体(III−V族半導体)がある。
次いで、図2〜図6を参照しながら、本実施の形態の半導体レーザの製造方法を説明するとともに、当該半導体レーザの構成をより明確にする。図2〜図6は、本実施の形態の半導体レーザの製造工程を示す断面図である。
しかしながら、p型ブロック層(p型InP層)PBLを厚くしすぎると閾値が上昇してしまう。これは、メサ型の半導体部Mの側面のp型ブロック層(p型InP層)PBLを介して流れる漏れ電流が増大したためである(前述の図8参照)。
実施の形態1においては、p型基板PSの全面に、p型クラッド層PCLD、活性層MQWおよびn型クラッド層NCLDを成長させ、これらの積層部をパターニングすることにより、メサ型の半導体部Mを形成したが、p型基板PS上の一部の領域にp型クラッド層PCLD、活性層MQWおよびn型クラッド層NCLDを選択的に成長させることによりメサ型の半導体部Mを形成してもよい。
図13に示すように、本実施の形態の半導体レーザは、基板としてp型基板PSを用い、その上にメサ型の半導体部(リッジストライプ部、凸部ともいう)Mを有する。具体的には、メサ型の半導体部Mは、p型クラッド層PCLD、活性層MQWおよびn型クラッド層NCLDよりなり、これらの層が下から順に配置されている。そして、n型クラッド層NCLDは、p型クラッド層PCLDおよび活性層MQWの側面を覆うように配置されている。このように、本実施の形態の半導体レーザは、活性層MQWが上層および下層に配置された逆導電型の半導体層により挟まれた構造を有している。メサ型の半導体部は、紙面に交差する方向に、ライン状に加工されている。
次いで、図14〜図21を参照しながら、本実施の形態の半導体レーザの製造方法を説明するとともに、当該半導体レーザの構成をより明確にする。図14〜図21は、本実施の形態の半導体レーザの製造工程を示す断面図である。
上記実施の形態1および2において説明した半導体レーザの適用箇所に制限はないが、上記実施の形態1および2において説明した半導体レーザは、例えば、以下に示すシステムに組み込むことができる。
2 電気−光変換回路
3 光−電気変換回路
4 受信検出回路
5 タイマ回路
6 アラーム回路
7 アラーム復帰回路
8 電源遮断回路
ALARM アラーム信号
BL ブロック層
DTE9 データ端末装置
HM1 ハードマスク
HM2 ハードマスク
HM3 ハードマスク
HR1 高抵抗層
HR2 高抵抗層
IL 絶縁層
L1 通信信号
L2 通信信号
M メサ型の半導体部
MQW 活性層
NBL n型ブロック層
NCLD n型クラッド層
NCLDC n型クラッド保護層
NCNT n型コンタクト層
NEL n側電極
OA 開口部
PBL p型ブロック層
PCLD p型クラッド層
PEL p側電極
PHY 信号処理回路
P−OFF 電源遮断信号
PR フォトレジスト膜
PS p型基板
PTS 光トランシーバシステム
RXD 受信電気信号
S 光信号
SW イーサスイッチ
T1 膜厚
T−OUT タイムアウト信号
TXD 受信電気信号
Claims (14)
- p型の半導体基板と、
前記半導体基板上に設けられた凸部と、
前記凸部の両側に設けられたブロック層と、
を有し、
前記凸部は、
前記半導体基板上に形成されたp型の化合物半導体層と、
前記p型の化合物半導体層上に形成された活性層と、
前記活性層上に形成されたn型の化合物半導体層と、
を有し、
前記ブロック層は、
前記凸部の側面および前記半導体基板上に形成されたp型の化合物半導体よりなるp型ブロック層と、
前記p型ブロック層上に形成された第1抵抗層と、
前記第1抵抗層上に形成されたn型の化合物半導体よりなるn型ブロック層と、
を有し、
前記第1抵抗層は、前記p型ブロック層より抵抗が大きく、
前記n型の化合物半導体層は、前記活性層の側面を覆う、半導体レーザ。 - 請求項1記載の半導体レーザにおいて、
前記第1抵抗層は、Fe(鉄)が導入された化合物半導体である、半導体レーザ。 - 請求項1記載の半導体レーザにおいて、
前記n型ブロック層上に形成された第2抵抗層を有する、半導体レーザ。 - 請求項3記載の半導体レーザにおいて、
前記第2抵抗層は、Fe(鉄)が導入された化合物半導体である、半導体レーザ。 - 請求項1記載の半導体レーザにおいて、
前記p型ブロック層の膜厚は、0.2μm以下である、半導体レーザ。 - 請求項1記載の半導体レーザにおいて、
前記p型ブロック層の膜厚は、0.1μm以下である、半導体レーザ。 - 請求項1記載の半導体レーザにおいて、
前記p型の化合物半導体層および前記p型ブロック層は、p型不純物を含有するInPであり、
前記n型の化合物半導体層および前記n型ブロック層は、n型不純物を含有するInPであり、
前記第1抵抗層は、Fe(鉄)が導入されたInPである、半導体レーザ。 - 請求項1記載の半導体レーザにおいて、
前記凸部および前記ブロック層上に形成されたn型の化合物半導体よりなる層を有し、
前記層の上方には、第1電極が形成され、
前記半導体基板の裏面には、第2電極が形成されている、半導体レーザ。 - (a)p型の半導体基板上に、p型の化合物半導体層、活性層およびn型の化合物半導体層が下から順に積層された凸部を形成する工程、
(b)前記凸部の両側の前記半導体基板上にブロック層を形成する工程、
を有し、
前記(a)工程は、
(a1)前記半導体基板上に、第1領域に開口部を有するマスクを形成する工程、
(a2)前記開口部から露出した前記半導体基板上に前記p型の化合物半導体層、前記活性層および前記n型の化合物半導体層を下から順に形成する工程、
(a3)前記マスクを除去する工程、
を有し、
前記(b)工程は、
(b1)前記凸部の側面および前記半導体基板上にp型の化合物半導体よりなるp型ブロック層を形成する工程、
(b2)前記p型ブロック層上に、前記p型ブロック層より抵抗が大きい第1抵抗層を形成する工程、
(b3)前記第1抵抗層上に、n型の化合物半導体よりなるn型ブロック層を形成する工程、
を有し、
前記(a2)工程は、前記n型の化合物半導体層を、前記活性層の側面を覆うように形成する工程である、半導体レーザの製造方法。 - 請求項9記載の半導体レーザの製造方法において、
前記(a2)工程は、
前記開口部から露出した前記半導体基板上に前記p型の化合物半導体層および前記活性層を下から順に形成した後、前記活性層の上面および側面上に前記n型の化合物半導体層を形成する工程である、半導体レーザの製造方法。 - 請求項9記載の半導体レーザの製造方法において、
前記p型の化合物半導体層および前記p型ブロック層は、p型不純物を含有するInPであり、
前記n型の化合物半導体層および前記n型ブロック層は、n型不純物を含有するInPであり、
前記第1抵抗層は、Fe(鉄)が導入されたInPである、半導体レーザの製造方法。 - 請求項10記載の半導体レーザの製造方法において、
前記(b)工程の後、
(c)前記n型ブロック層上に、前記p型ブロック層より抵抗が大きい第2抵抗層を形成する工程、
(d)前記凸部および前記ブロック層上にn型の化合物半導体よりなる層を形成する工程、
(e)前記層の上方に第1電極を形成し、前記半導体基板の裏面に第2電極を形成する工程、
を有する、半導体レーザの製造方法。 - 請求項12記載の半導体レーザの製造方法において、
前記p型の化合物半導体層および前記p型ブロック層は、p型不純物を含有するInPであり、
前記n型の化合物半導体層および前記n型ブロック層は、n型不純物を含有するInPであり、
前記第1抵抗層および前記第2抵抗層は、Fe(鉄)が導入されたInPであり、
前記p型ブロック層の膜厚は、0.1μm以下である、半導体レーザの製造方法。 - 請求項9記載の半導体レーザの製造方法において、
前記ブロック層は、前記半導体基板上に選択的に成長された半導体層よりなる、半導体レーザの製造方法。
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