JP6340137B2 - 高電子移動度トランジスタ - Google Patents

高電子移動度トランジスタ Download PDF

Info

Publication number
JP6340137B2
JP6340137B2 JP2017510338A JP2017510338A JP6340137B2 JP 6340137 B2 JP6340137 B2 JP 6340137B2 JP 2017510338 A JP2017510338 A JP 2017510338A JP 2017510338 A JP2017510338 A JP 2017510338A JP 6340137 B2 JP6340137 B2 JP 6340137B2
Authority
JP
Japan
Prior art keywords
field limiting
semiconductor field
limiting ring
barrier layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017510338A
Other languages
English (en)
Other versions
JP2017528912A (ja
Inventor
軼 裴
軼 裴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Gpower Semiconductor Inc
Original Assignee
Gpower Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gpower Semiconductor Inc filed Critical Gpower Semiconductor Inc
Publication of JP2017528912A publication Critical patent/JP2017528912A/ja
Application granted granted Critical
Publication of JP6340137B2 publication Critical patent/JP6340137B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本出願は、「蘇州捷芯威半導体有限公司」を出願人とする、「高電子移動度トランジスタ」と題する、２０１４年０９月１９日に出願された中国特許出願第２０１４１０４７９６５９．Ｘ号の優先権を主張し、当該出願の内容は参照により本明細書に組み込まれる。
本発明は、半導体の技術分野に関し、特に高電子移動度トランジスタに関する。
ＧａＮ系高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、「ＨＥＭＴ」という。）は、高い二次元電子ガス（Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ、「２ＤＥＧ」という。）濃度及び大きな破壊電圧を有し、研究機構及び企業に広く注目されている。低導通抵抗を保持する場合、できるだけ破壊電圧を高めることは、現在のＧａＮ系ＨＥＭＴに対する研究の最大挑戦の１つである。
ＧａＮ系ＨＥＭＴデバイスは、一般的にプレーナー型の構造である。ＨＥＭＴがオフ状態にある場合、ゲートに負バイアス電圧を印加し、ドレインに正バイアス電圧を印加し、ソースが接地されることで、ゲートのドレインに隣接する一側の縁部に電界線を集中させ、電界ピークを形成することになっている。ゲート及びドレインに印加されている電圧が次第に増加するとき、ゲート縁部の電界ピークをさらに増加させる。ＧａＮの絶縁破壊電界強度よりも大きいとき、デバイスが破壊される。
フィールドリミッティングリング技術は、現在のパワーデバイスにおいて広く利用されている端末技術である。ＳｉのＰＮ接合又はショットキー接合に対して、主接合に印加された逆方向電圧が破壊電圧よりも依然として低いとき、主接合の空間電荷ゾーンが既にフィールドリミッティングリング接合に広がっており、それによって、パンチスルーを起こす。パンチスルーされた後、フィールドリミッティングリング接合の電位が高まる。逆電圧をさらに増加すると、空間電荷ゾーンは、フィールドリミッティングリング接合付近に広がる。フィールドリミッティングリング接合は、前記増加された電圧を負荷し、分圧器に相当する。したがって、一般的にフィールドリミッティングリング技術を用いて半導体デバイスの破壊電圧を向上させている。
ＧａＮのＨＥＭＴデバイスに対して、伝統的なＳｉ半導体フィールドリミッティングリング技術の応用は難しい。主としてｐ型ＧａＮのドーピングが難しいため、Ｓｉ集積回路のイオン注入工程は、ＧａＮの結晶構造に大きな損傷を与える。また、高温高圧での活性化が必要であり、工程難度が高い。したがって、ＧａＮのｐ型ドーピングは、一般的に、材料成長時に実施されている。ＧａＮのＨＥＭＴにおいてＳｉのＰＮ接合に類似の半導体フィールドリミッティングリング構造を取得するために、ＡｌＧａＮ障壁層をエッチングし、エッチングされたチャネルに再びｐ型ＧａＮを成長させ、ＧａＮの成長極性及び結晶品質を厳しく制御しなければならない。工程に対する要求が非常に高い。同時に、ＧａＮのｐ型ドーピングは一般的にＭｇを用いている。しかし、Ｍｇの活性化エネルギーが高いので、ドーピング効率が低く、空孔濃度が高くない。また、Ｍｇは深刻な記憶効果を有するので、障壁層への広がりはデバイスの性能を低下させることがある。したがって、伝統的なフィールドリミッティングリングの構造及び工程は、ＧａＮ系ＨＥＭＴに応用されにくい。
このため、本発明は、高電子移動度トランジスタを提供し、フィールドリミッティングリング技術を高電子移動度トランジスタに応用する難度を低下させ、その破壊電圧を高めることができる。
本発明は、高電子移動度トランジスタを提供する。当該高電子移動度トランジスタは、
基板と、
前記基板上に位置するチャネル層と、
前記チャネル層上に位置する障壁層と、
前記障壁層上に位置するソース、ドレイン、及びソースとドレインとの間に位置するショットキーゲートと、
前記障壁層上のショットキーゲートとドレインとの間に位置する少なくとも１つの半導体フィールドリミッティングリングと
を備える。
さらに、前記少なくとも１つの半導体フィールドリミッティングリングと前記障壁層との間には、圧電効果が存在し、前記少なくとも１つの半導体フィールドリミッティングリングの表面準位は、フェルミ準位に対してピンニング効果を有し、前記少なくとも１つの半導体フィールドリミッティングリングは、前記チャネル層と障壁層との界面に形成された二次元電子ガスを部分的に消耗させることに用いられる。
さらに、前記少なくとも１つの半導体フィールドリミッティングリングは、成分が均一な構造であり、あるいは、
前記少なくとも１つの半導体フィールドリミッティングリングの各層の金属元素の含有量は、前記半導体フィールドリミッティングリングと前記障壁層との接触界面から半導体フィールドリミッティングリングの表面まで、次第に変化する。
さらに、前記半導体フィールドリミッティングリングの数は、少なくとも２つであり、少なくとも２つの前記半導体フィールドリミッティングリングの間の距離を調節することで、作動時に各前記半導体フィールドリミッティングリングの電界強度が同じになる。
さらに、前記半導体フィールドリミッティングリングの数は、少なくとも２つであり、少なくとも２つの前記半導体フィールドリミッティングリングの成分は、均一で同じであり、少なくとも２つの前記半導体フィールドリミッティングリングの厚さは、ショットキーゲート付近からドレイン付近まで次第に減少し、あるいは、
前記半導体フィールドリミッティングリングの数は、少なくとも２つであり、少なくとも２つの前記半導体フィールドリミッティングリングは、その成分の含有量により複数の層に分けられ、ショットキーゲート付近からドレイン付近まで最上層の１層を順に除去して少なくとも２つの前記半導体フィールドリミッティングリングの厚さを減少することにより、階段状のフィールドリミッティングリング構造を形成する。
さらに、前記障壁層及び前記半導体フィールドリミッティングリングの材料は、ＩＩＩ−Ｖ族化合物の半導体材料である。
さらに、前記チャネル層の材料はＧａＮであり、前記障壁層の材料はＡｌＧａＮであり、前記半導体フィールドリミッティングリングの材料はＡｌＧａＮ、ｎ型ＧａＮ又はｐ型ＧａＮのいずれか１種であり、あるいは、前記チャネル層の材料はＧａＮであり、前記障壁層の材料はＩｎＡｌＮであり、前記半導体フィールドリミッティングリングの材料はＩｎＡｌＮ、ｎ型ＧａＮ又はｐ型ＧａＮのいずれか１種である。
さらに、前記半導体フィールドリミッティングリングの材料がＡｌＧａＮの場合、前記半導体フィールドリミッティングリングと前記障壁層との接触界面から半導体フィールドリミッティングリングの表面まで、前記半導体フィールドリミッティングリングのＡｌ成分の含有量は次第に減少し、Ｇａ元素の含有量は次第に増加し、あるいは、
前記半導体フィールドリミッティングリングの材料がＩｎＡｌＮの場合、前記半導体フィールドリミッティングリングと前記障壁層との接触界面から半導体フィールドリミッティングリングの表面まで、前記半導体フィールドリミッティングリングのＡｌ成分の含有量は次第に減少し、Ｉｎ元素の含有量は次第に増加する。
さらに、前記障壁層の材料及び前記半導体フィールドリミッティングリングの材料がＡｌＧａＮの場合、ＡｌＧａＮの前記障壁層のＡｌ成分の含有量は、ＡｌＧａＮの半導体フィールドリミッティングリングのＡｌ成分の最大含有量よりも多く、あるいは、
前記障壁層の材料及び前記半導体フィールドリミッティングリングの材料がＩｎＡｌＮの場合、ＩｎＡｌＮの前記障壁層のＡｌ成分の含有量は、ＩｎＡｌＮの半導体フィールドリミッティングリングのＡｌ成分の最大含有量よりも多い。
さらに、前記半導体デバイスは、前記ソース、ドレイン、ショットキーゲート、少なくとも１つの半導体フィールドリミッティングリング及び障壁層の表面に位置するパッシベーション層をさらに備える。
さらに、前記パッシベーション層の材料は、ＳｉＮｘ、ＳｉＯ２、ＡｌＮ又はＡｌ２Ｏ３の任意の１種又は任意の複数種の組み合わせである。
本発明の実施例による高電子移動度トランジスタは、基板上にチャネル層を形成し、チャネル層上に障壁層を形成し、障壁層上にソース、ドレイン、及びソースとドレインとの間のショットキーゲートを形成し、障壁層上のショットキーゲートとドレインとの間に少なくとも１つの半導体フィールドリミッティングリングを形成することにより、障壁層とチャネル層との界面における二次元電子ガスの濃度を調節し、ゲート縁部における電界の集中効果を効果的に改善し、高電子移動度トランジスタの破壊電圧を高めることができる。
当業者は、具体的な実施形態を読み、添付の図面を見ることにより、追加の特徴および利点を認識するであろう。
以下、図面を参照しながら実施例について説明する。図面は、基本原理を説明するものであり、基本原理の理解に必要な点のみを示す。図面は、必ずしも一定の比率の縮尺で描かれてはいない。図面では、同一の符号で類似の特徴を表す。
図１は、本発明の第１実施例による高電子移動度トランジスタの構成図を示す。 図２は、本発明の第１実施例による高電子移動度トランジスタの図１のＡＡ１方向に沿うエネルギーバンドを示す。 図３は、本発明の第１実施例による高電子移動度トランジスタのオフ状態時にチャネルの電界が位置変化と共に変化することを示す模式図である。 図４は、本発明の第２実施例による高電子移動度トランジスタの構成図を示す。 図５は、本発明の第３実施例による高電子移動度トランジスタの構成図を示す。 図６は、本発明の第４実施例による高電子移動度トランジスタの構成図を示す。 図７Ａ〜図７Ｆは、本発明の第４実施例による高電子移動度トランジスタの製造方法の各ステップに対応する断面図を示す。
以下、図面及び具体的な実施形態を参照しながら、本発明の技術案についてさらに説明する。「下面」や「下方」、「〜下」、「より低い」、「上方」、「〜上」、「より高い」などの空間関係用語は、説明の都合上、一方の要素が他方の要素に対する位置を説明するが、これらの用語は、図面に示された配向と異なる配向も表し、デバイスの異なる配向を含むことが意図される。なお、例えば、「一方の要素が他方の要素の上／下に位置する」は、この２つの要素が直接接触してもよく、２つの要素の間に介在する他の要素があってもよいことを意味する。なお、「第１」や「第２」などの用語は、個々の要素、領域又は部分などを説明するために使用されるが、これらを制限するように使用されるべきではない。明細書を通して同様の要素は同様の用語で示される
＜第１実施例＞
図１は、本発明の第１実施例による高電子移動度トランジスタの構成図を示す。図２は、本発明の第１実施例による高電子移動度トランジスタの図１のＡＡ１方向に沿うエネルギーバンドを示す。以下、図１と図２を参照しながら本発明の第１実施例について説明する。
図１に示すように、前記高電子移動度トランジスタは、基板１１と、基板１１上に位置するチャネル層１２と、チャネル層１２上に位置する障壁層１３と、障壁層１３上に位置するソース１４及びドレイン１５と、ソース１４とドレイン１５との間に位置するショットキーゲート１６と、障壁層１３上のショットキーゲート１６とドレイン１５との間に位置する１つの半導体フィールドリミッティングリング１７とを備える。
本実施例において、基板１１の材料は、窒化ガリウム、シリコン、サファイア、炭化ケイ素、窒化アルミニウム又は他の半導体材料であってもよい。
基板１１上に位置するチャネル層１２の材料はＧａＮであってもよく、チャネル層１２上に位置する障壁層１３の材料はＡｌＧａＮであってもよい。前記チャネル層１２及び障壁層１３はヘテロ接合構造を形成する。ヘテロ界面において、２ＤＥＧ（図１に破線で示すように）が形成される。前記ソース１４及びドレイン１５は、それぞれ障壁層１３と共にオーミック接触を形成する。
前記ソース１４及びドレイン１５は単層金属又は多層金属の積層であることが好ましい。前記金属の材料は、Ｔｉ、Ａｌ、Ｎｉ、Ａｕ又はＭｏの任意の１種又は任意の複数種の組み合わせであることが好ましい。
前記ショットキーゲート１６は単層金属又は多層金属の積層であることが好ましい。前記金属の材料は、Ｎｉ、Ｐｔ又はＡｕの任意の１種又は任意の複数種の組み合わせであることが好ましい。
前記半導体フィールドリミッティングリング１７は、ショットキーゲート１６とドレイン１５との間の障壁層１３上に位置する。前記半導体フィールドリミッティングリングの成分は均一である。障壁層１３及び半導体フィールドリミッティングリング１７の材料は、ＩＩＩ−Ｖ族化合物の半導体材料であり、好ましくは、障壁層１３の材料がＡｌＧａＮの場合、前記半導体フィールドリミッティングリング１７の材料もＡｌＧａＮである。ＡｌＧａＮ障壁層１３のＡｌ元素の含有量は、ＡｌＧａＮ半導体フィールドリミッティングリング１７のＡｌ元素の含有量よりも多い。ＡｌＮ材料の格子定数がＧａＮ材料の格子定数よりも小さく、且つＡｌＧａＮ半導体フィールドリミッティングリング１７のＡｌ元素の含有量がＡｌＧａＮ障壁層１３のＡｌ元素の含有量よりも少ないため、ＡｌＧａＮ半導体フィールドリミッティングリング１７の格子定数はその下のＡｌＧａＮ障壁層１３の格子定数よりも大きい。それによって、ＡｌＧａＮ半導体フィールドリミッティングリング１７とＡｌＧａＮ障壁層１３との接触界面にはひずみが発生し、ＡｌＧａＮ半導体フィールドリミッティングリング１７は圧縮応力を受ける。ＡｌＧａＮ半導体フィールドリミッティングリング１７とＡｌＧａＮ障壁層１３との間に存在している圧電効果により、ＡｌＧａＮ半導体フィールドリミッティングリング１７とＡｌＧａＮ障壁層１３との接触界面において圧電負電荷が導入され、前記圧電負電荷は、ＡｌＧａＮ半導体フィールドリミッティングリング１７の下の２ＤＥＧに対して空乏の役割を果たす。同時に、ＡｌＧａＮ半導体フィールドリミッティングリング１７の表面準位のピンニング効果により、フェルミレベルピンニングがＡｌＧａＮ半導体フィールドリミッティングリング１７の表面伝導帯の下に位置する。圧電負電荷が生成した電界及びフェルミレベルピンニングの二重の作用で、ＡｌＧａＮ障壁層１３及びＧａＮチャネル層１２における伝導帯を上へ移動させる（図２を参照すると、図２は本発明の第１実施例による高電子移動度トランジスタの図１のＡＡ１方向に沿うエネルギーバンド図である。）。それによって、ＡｌＧａＮ半導体フィールドリミッティングリング１７の下方にＡｌＧａＮ障壁層１３及びＧａＮチャネル層１２における２ＤＥＧの濃度を低下させ、２ＤＥＧを部分的に空乏化させ、ゲートの縁部電界強度を低下させ、ＨＥＭＴデバイスの耐圧性能を向上させる。
本発明の実施例において、ＨＥＭＴデバイスにＡｌＧａＮ半導体フィールドリミッティングリング１７が設けられないと、ＨＥＭＴデバイスがオフ状態にある場合、ショットキーゲート１６に負バイアス電圧を印加し、ドレイン１５に正バイアス電圧を印加し、ショットキーゲート１６の下の２ＤＥＧが空乏化され、電界線密度はショットキーゲート１６がドレイン１５に隣接する一側の縁部において急に増加され、ショットキー接合のリーク電流も迅速に増加され、最終的にＨＥＭＴデバイスが破壊される。しかし、ＡｌＧａＮ半導体フィールドリミッティングリング１７が設けられた後に、図１に示すように、ＡｌＧａＮ半導体フィールドリミッティングリング１７の下方に対応するＡｌＧａＮ障壁層１３及びＧａＮチャネル層１２で形成したヘテロ接合界面における２ＤＥＧは部分的に空乏化された状態にある。したがって、そのとき、電界線密度は、空乏領域に沿って再び分布し、電界線の一部は、ＡｌＧａＮ半導体フィールドリミッティングリング１７の下の空乏領域に指向する。これによって、ドレイン１５側のショットキーゲート１６縁部の電界密度を低下させ、電界ピーク値を低下させ、ゲートショットキー接合の逆方向リーク電流流を抑制し、破壊電圧を高める。
図３は、本発明の第１実施例による高電子移動度トランジスタのオフ状態時にチャネルの電界が位置変化と共に変化することを示す模式図である。図３を参照すると、実線は、半導体フィールドリミッティングリングがない場合にＨＥＭＴのオフ状態のチャネルの電界が位置変化と共に変化する模式図を表し、断線は、本発明の第１実施例により単一の半導体フィールドリミッティングリングがある場合にＨＥＭＴのオフ状態のチャネルの電界が位置変化と共に変化する模式図を表す。ＨＥＭＴのソースとドレインとの間の電圧は２００Ｖであり、ゲートの電圧は―６Ｖである。図３に示すように、半導体フィールドリミッティングリングを用いて、ゲートのドレインに隣接する一端（対応する横座標が０であるとき）における電界強度のピーク値を顕著に低下させ、ＨＥＭＴデバイスの破壊電圧を高めることができる。
以下、本発明の実施例が上述の高電子移動度トランジスタを実現する製造方法について説明する。
まず、基板１１上にチャネル層１２及び障壁層１３を順に形成し、チャネル層１２の材料はＧａＮであり、障壁層１３の材料はＡｌＧａＮであり、チャネル層１２及び障壁層１３はヘテロ接合構造を形成し、ヘテロ界面に２ＤＥＧを形成する。続いて、障壁層１３上に半導体フィールドリミッティングリング層を形成し、前記半導体フィールドリミッティングリング層の材料はＡｌＧａＮであり、ＡｌＧａＮ半導体フィールドリミッティングリング１７のＡｌ元素の含有量はＡｌＧａＮ障壁層１３のＡｌ元素の含有量よりも少ない。フォトエッチング工程によりマスクを形成してから、エッチングにより残りの部分を除去し、ＡｌＧａＮ半導体フィールドリミッティングリング１７を形成する。最後に、障壁層１３上に、ＡｌＧａＮ半導体フィールドリミッティングリング１７の両側にソース１４及びドレイン１５をそれぞれ形成し、ソース１４とＡｌＧａＮ半導体フィールドリミッティングリング１７との間の障壁層１３上にショットキーゲートを形成する。ソース１４及びドレイン１５の形成工程は、高温アニール方法、高濃度ドーピング方法又はイオン注入方法を含んでもよい。
好ましくは、前記高電子移動度トランジスタは、基板１１とチャネル層１２との間に順に位置する核形成層１８及びバッファ層１９をさらに備える。前記核形成層１８の材料は、ＡｌＮ又はＧａＮであってもよい。当該核形成層１８は、その上に位置するチャネル層１２と障壁層１３とにより形成されたヘテロ接合材料の結晶品質、表面モルフォロジー及び電気特性などのパラメーターに影響を与え、基板材料及びヘテロ接合構造における半導体材料層を合わせる役割を果たす。バッファ層１９は、核形成層１８とチャネル層１２との間に位置する。前記バッファ層の材料はＡｌＧａＮ又はＧａＮなどであってもよい。当該バッファ層は、その上に位置するチャネル層１２及び障壁層１３の材料の結晶品質、表面モルフォロジー及び電気特性などのパラメーターを最適化することができる。
好ましくは、前記高電子移動度トランジスタは、ソース、ドレイン、ショットキーゲート、少なくとも１つの半導体フィールドリミッティングリング及び障壁層の表面に位置するパッシベーション層（図１に示さず）をさらに備える。前記パッシベーション層の材料は、ＳｉＮ、ＳｉＯ２、ＡｌＮ又はＡｌ２Ｏ３の任意の１種又は任意の複数種の組み合わせであることが好ましい。
好ましくは、前記チャネル層の材料はＧａＮであり、前記障壁層１３の材料はＩｎＡｌＮであり、前記半導体フィールドリミッティングリング１７の材料は成分が均一なＩｎＡｌＮである。前記半導体フィールドリミッティングリング１７の材料は成分が均一なＩｎＡｌＮである場合、当該半導体フィールドリミッティングリング１７がＨＥＭＴデバイスの耐圧性能を向上させる原理は、半導体フィールドリミッティングリング１７の材料がＡｌＧａＮであり且つ障壁層１３の材料がＡｌＧａＮである場合にＨＥＭＴデバイスの耐圧性能を向上させるときの原理と同じであり、製造方法は類似している。ここでは説明を省略する。
好ましくは、障壁層の材料がＡｌＧａＮ又はＩｎＡｌＮである場合、半導体フィールドリミッティングリングの材料はｎ型ＧａＮ又はｐ型ＧａＮであってもよい。ｎ型ＧａＮ及び障壁層の格子定数の差は大きく、圧電効果は、ＡｌＧａＮ又はＩｎＧａＮを用いる場合と比較するとより明らかであり、その下の２ＤＥＧに対する空乏効果はより顕著である。 他方、ｐ型ＧａＮの中には、イオン化アクセプターである負電荷が存在し、同時に圧電効果により生成された負電荷も存在する。したがって、生成された電界は、ｎ型ＧａＮを用いる半導体フィールドリミッティングリングにより生成された電界よりもはるかに大きい。それによって、２ＤＥＧに対する空乏程度がより大きく、より広い範囲においてゲート縁部の電界強度を調節することができる。
好ましくは、前記半導体フィールドリミッティングリング１７の金属元素の含有量は、前記半導体フィールドリミッティングリング１７と前記障壁層１３との接触界面から、半導体フィールドリミッティングリングの表面まで、次第に変化する。
具体的には、前記チャネル層の材料はＧａＮであり、前記障壁層の材料はＡｌＧａＮであり、前記半導体フィールドリミッティングリング１７の材料は成分が次第に変化するＡｌＧａＮであってもよい。ＡｌＧａＮ半導体フィールドリミッティングリング１７とＡｌＧａＮ障壁層１３との接触界面からＡｌＧａＮ半導体フィールドリミッティングリング１７の表面まで、前記ＡｌＧａＮ半導体フィールドリミッティングリング１７のＡｌ元素の含有量は次第に少なくなり、Ｇａ元素の含有量は次第に多くなる。ＡｌＧａＮ障壁層１３のＡｌ元素の含有量は、ＡｌＧａＮ半導体フィールドリミッティングリング１７のＡｌ元素の最大含有量よりも多い。
ＡｌＮ材料の格子定数がＧａＮ材料の格子定数よりも小さいため、ＡｌＧａＮ材料のＡｌ元素の含有量が少ないほど、その格子定数が大きくなる。ＡｌＧａＮ半導体フィールドリミッティングリング１７のＡｌ元素の含有量はＡｌＧａＮ半導体フィールドリミッティングリング１７とＡｌＧａＮ障壁層１３との接触界面からＡｌＧａＮ半導体フィールドリミッティングリング１７の表面まで次第に少なくなるため、ＡｌＧａＮ半導体フィールドリミッティングリング１７の格子定数は、ＡｌＧａＮ半導体フィールドリミッティングリング１７とＡｌＧａＮ障壁層１３との接触界面からＡｌＧａＮ半導体フィールドリミッティングリング１７の表面まで増大する。このような格子定数の段階的変化は、水平方向の圧力ひずみを徐々に導入する。ＡｌＧａＮの圧電分極定数が非常に大きいので、生成された分極電界は非常に大きい。したがって、その構造のＡｌＧａＮ半導体フィールドリミッティングリング１７は、ＡｌＧａＮ障壁層１３との接触面に圧電負電荷を形成するだけではなく、ＡｌＧａＮ半導体フィールドリミッティングリング１７全体にも負電荷が分布する。各層の成分が同じである半導体フィールドリミッティングリングと比較すると、その構造の金属元素の含有量は、前記半導体フィールドリミッティングリングと前記障壁層との接触界面から、半導体フィールドリミッティングリングの表面まで次第に変化する。それによって、半導体フィールドリミッティングリング構造の圧電電荷の密度をより高め、より強い圧電分極電界を生成することができ、同じ厚さで２ＤＥＧに対して当該ＡｌＧａＮフィールドリミッティングリング１７の空乏効果がより大きくなる。ＨＥＭＴがピンチオフされた場合、ショットキーゲート１６の縁部における電界線密度をさらに低下させることができ、この箇所の電界ピークをさらに低下させ、それによって、ＨＥＭＴはより高い電圧に耐えることができ、破壊されない。
具体的には、障壁層１３の材料がＩｎＡｌＮであり、且つ半導体フィールドリミッティングリング１７の材料が成分の次第に変化するＩｎＡｌＮである場合、ＩｎＡｌＮ半導体フィールドリミッティングリング１７のＩｎ元素の含有量は、半導体フィールドリミッティングリング１７と障壁層１３との接触界面から、半導体フィールドリミッティングリング１７の表面まで次第に多くなり、Ａｌ元素の含有量は次第に少なくなる。ＩｎＡｌＮ障壁層１３のＡｌ元素の含有量は、ＩｎＡｌＮ半導体フィールドリミッティングリング１７のＡｌ元素の最大含有量よりも多い。半導体フィールドリミッティングリング１７及び障壁層１３の材料がＩｎＡｌＮである場合、当該半導体フィールドリミッティングリング１７は、ＨＥＭＴデバイスの耐圧性能を向上させることができる。その原理は、半導体フィールドリミッティングリング１７と障壁層１３の材料がＡｌＧａＮであり、且つＡｌＧａＮ半導体フィールドリミッティングリング１７のＡｌ元素の含有量が半導体フィールドリミッティングリング１７と障壁層１３との接触面から半導体フィールドリミッティングリング１７の表面まで次第に少なくなり、ＨＥＭＴデバイスの耐圧性能を向上させるときの原理と同じであり、製造方法は類似している。ここでは説明を省略する。
＜第２実施例＞
図４は、本発明の第２実施例による高電子移動度トランジスタの構成図を示す。図４に示すように、前記高電子移動度トランジスタは、基板１１と、基板１１上に位置する核形成層１８と、核形成層１８上に位置するバッファ層１９と、バッファ層１９上に位置するチャネル層１２と、チャネル層１２上に位置する障壁層１３と、障壁層１３上に位置するソース１４及びドレイン１５と、ソース１４とドレイン１５との間の位置するショットキーゲート１６と、障壁層１３上のショットキーゲート１６とドレイン１５との間に位置する少なくとも２つの半導体フィールドリミッティングリングとを備える。
第２実施例は、上述の第１実施例に基づき、第１実施例との相違は、第２実施例による高電子移動度トランジスタが、障壁層１３上のショットキーゲート１６とドレイン１５との間に位置する少なくとも２つの半導体フィールドリミッティングリングを備えることである。この実施例において、第１半導体フィールドリミッティングリング１７１及び第２半導体フィールドリミッティングリング１７２を例として説明する。
前記第１半導体フィールドリミッティングリング１７１及び第２半導体フィールドリミッティングリング１７２は、均一な成分を有し、あるいは、当該第１半導体フィールドリミッティングリング１７１及び第２半導体フィールドリミッティングリング１７２の金属元素の含有量は、それぞれが障壁層１３との接触界面からその表面まで次第に変化する。
チャネル層１２、障壁層１３及び半導体フィールドリミッティングリング１７の材料は、ＩＩＩ−Ｖ族化合物の半導体材料である。好ましくは、チャネル層１２はＧａＮであり、障壁層１３の材料はＡｌＧａＮであり、第１半導体フィールドリミッティングリング１７１及び第２半導体フィールドリミッティングリング１７２の材料は、成分が均一であるＡｌＧａＮ、成分が次第に変化するＡｌＧａＮ、ｎ型ＧａＮ又はｐ型ＧａＮのいずれか１種であり、あるいは、チャネル層１２はＧａＮであり、障壁層１３の材料はＩｎＡｌＮであり、第１半導体フィールドリミッティングリング１７１及び第２半導体フィールドリミッティングリング１７２の材料は、成分が均一であるＩｎＡｌＮ、成分が次第に変化するＩｎＡｌＮ、ｎ型ＧａＮ又はｐ型ＧａＮのいずれか１種である。
具体的には、第１半導体フィールドリミッティングリング１７１及び第２半導体フィールドリミッティングリング１７２の材料が成分の次第に変化するＡｌＧａＮである場合、半導体フィールドリミッティングリングと障壁層１３との接触界面から、第１半導体フィールドリミッティングリング１７１及び第２半導体フィールドリミッティングリング１７２の表面まで、第１半導体フィールドリミッティングリング１７１及び第２半導体フィールドリミッティングリング１７２のＡｌ元素の含有量は次第に少なくなり、Ｇａ元素の含有量は次第に多くなり、ＡｌＧａＮ障壁層１３のＡｌ元素の含有量はＡｌＧａＮ第１半導体フィールドリミッティングリング１７１及び第２半導体フィールドリミッティングリング１７２のＡｌ元素の含有量よりも多い。第１半導体フィールドリミッティングリング１７１及び第２半導体フィールドリミッティングリング１７２の材料は成分がＩｎＡｌＮである場合、第１半導体フィールドリミッティングリング１７１及び第２半導体フィールドリミッティングリング１７２と障壁層１３との接触界面から、第１半導体フィールドリミッティングリング１７１及び第２半導体フィールドリミッティングリング１７２の表面まで、第１半導体フィールドリミッティングリング１７１及び第２半導体フィールドリミッティングリング１７２のＩｎ元素の含有量は次第に多くなり、Ａｌ元素の含有量は次第に少なくなり、ＩｎＡｌＮ障壁層１３のＡｌ元素の含有量はＩｎＡｌＮ第１半導体フィールドリミッティングリング１７１及び第２半導体フィールドリミッティングリング１７２のＡｌ元素の最大含有量よりも多い。
本発明の第２実施例による半導体フィールドリミッティングリングの製造方法は、第１実施例による半導体フィールドリミッティングリングの製造方法と類似しており、障壁層上にフォトエッチングを行ってマスク層を形成してから、且つエッチング工程で少なくとも２つの半導体フィールドリミッティングリングを形成する。
第１実施例によるＨＥＭＴにおける単一の半導体フィールドリミッティングリングと比較すると、第２実施例による少なくとも２つの半導体フィールドリミッティングリングは、一方で、前の１つの半導体フィールドリミッティングリングによりドレインに隣接する縁部に導入された電界ピークを除去することができ、ＨＥＭＴデバイスの耐圧性能をさらに向上し、他方で、前記少なくとも２つの半導体フィールドリミッティングリングの距離を調節することにより、作動時に各半導体フィールドリミッティングリングにかけた電界強度が同じになり、ショットキーゲートとドレインとの障壁層における電界が一致する傾向にあり、それによって、ＨＥＭＴデバイスの耐圧性能をさらに向上させる。
＜第３実施例＞
図５は、本発明の第３実施例による高電子移動度トランジスタの構成図を示す。図５に示すように、前記高電子移動度トランジスタは、基板１１と、基板１１上に位置する核形成層１８と、核形成層１８上に位置するバッファ層１９と、バッファ層１９上に位置するチャネル層１２と、チャネル層１２上に位置する障壁層１３と、障壁層１３上に位置するソース１４及びドレイン１５と、ソース１４とドレイン１５との間の位置するショットキーゲート１６と、障壁層１３上のショットキーゲート１６とドレイン１５との間に位置する少なくとも２つの半導体フィールドリミッティングリングとを備える。前記少なくとも２つの半導体フィールドリミッティングリングは、成分が均一であり、厚さがショットキーゲート１６付近からドレイン１５付近まで次第に減少する。
この実施形態において、第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２及び第３半導体フィールドリミッティングリング１７３を例として本発明を説明する。
チャネル層１２、障壁層１３及び半導体フィールドリミッティングリング１７の材料は、ＩＩＩ−Ｖ族化合物の半導体材料である。好ましくは、第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２及び第３半導体フィールドリミッティングリング１７３の材料は、ＡｌＧａＮ、ｎ型ＧａＮ又はｐ型ＧａＮであってもよく、障壁層１３の材料は、ＡｌＧａＮであってもよい。障壁層１３及びフィールドリミッティングリング１７の材料がＡｌＧａＮである場合、フィールドリミッティングリング１７のＡｌ含有量は、障壁層のＡｌ含有量よりも少ない。あるいは、第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２及び第３半導体フィールドリミッティングリング１７３の材料は、ＡｌＧａＮ、ｎ型ＧａＮ又はｐ型ＧａＮのいずれか１種であり、障壁層１３の材料は、ＩｎＡｌＮである。障壁層１３及びフィールドリミッティングリング１７の材料がＩｎＡｌＮである場合、フィールドリミッティングリング１７のＡｌ含有量は、障壁層のＡｌ含有量よりも少ない。
本実施例において、第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２及び第３半導体フィールドリミッティングリング１７３の厚さは、ショットキーゲート１６付近からドレイン１５付近まで次第に小さくなり、各半導体フィールドリミッティングリングが受ける電界強度は同等である。したがって、半導体フィールドリミッティングリングがドレイン１５に隣接する縁部は、同時に絶縁破壊電界強度に達し、チャネル抵抗が顕著に増加しない場合、ＨＥＭＴデバイスの破壊電圧を大きく向上させることができる。
半導体フィールドリミッティングリングの厚さが次第に減少することに伴って、各半導体フィールドリミッティングリングにおける圧電負電荷の数は減少し、生成された分極電界は弱くなり、したがって、二次元電子ガスに対する空乏効果も減少する。ＨＥＭＴデバイスに対しては、ショットキーゲート１６の縁部の電界強度は、最高値であり、ドレインに向かう方向に次第に低下し、したがって、ドレイン１５に隣接する箇所では、電界強度の低下要求は高くない。したがって、少なくとも２つの半導体フィールドリミッティングリングを用いてショットキーゲート１６からドレイン１５への方向に厚さが次第に減少する構造を形成することは、ショットキーゲート１６からドレイン１５まで２ＤＥＧに対して異なる程度の空乏化を行うことができる。少なくとも２つの半導体フィールドリミッティングリングを用いて障壁層１３における電界に対して異なる程度の調節を行うことは、ショットキーゲート１６の縁部における電界ピーク値を一番大きく減少させ、ショットキーゲート１６からドレイン１５までの電界減少程度を次第に減少させる。それによって、ソース１４とドレイン１５との間にほぼ一定の電界強度を取得する。本実施例は、第２実施例と比較すると、ショットキーゲートとドレイン電極との電界を調節してＨＥＭＴの破壊電圧を向上させると同時に、低導通抵抗を保持する。また、デバイスの電力消費量をさらに低下させ、高電圧高周波のＨＥＭＴにさらに適用する。本実施例においてフィールドリミッティングリングの製造方法は、第１実施例と類似し、複数のフォトエッチングによりマスク層を形成して次のエッチングで、異なる厚さのフィールドリミッティングリングを完成する。
＜第４実施例＞
図６は、本発明の第４実施例による高電子移動度トランジスタの構成図を示す。図６に示すように、前記高電子移動度トランジスタは、基板１１と、基板１１上に位置する核形成層１８と、核形成層１８上に位置するバッファ層１９と、バッファ層１９上に位置するチャネル層１２と、チャネル層１２上に位置する障壁層１３と、障壁層１３上に位置するソース１４及びドレイン１５と、ソース１４とドレイン１５との間の位置するショットキーゲート１６と、障壁層１３上のショットキーゲート１６とドレイン１５との間に位置する少なくとも２つの半導体フィールドリミッティングリングとを備える。前記少なくとも２つの半導体フィールドリミッティングリングは、その成分の含有量により複数の層に分けられる。前記少なくとも２つの半導体フィールドリミッティングリングは、金属元素の含有量が半導体フィールドリミッティングリングと障壁層１３との接触界面から半導体フィールドリミッティングリングの表面まで次第に変化する。ショットキーゲート１６付近からドレイン１５付近まで最上層の１層を除去して前記少なくとも２つの半導体フィールドリミッティングリングの厚さを減少することにより、階段状のフィールドリミッティングリング構造を形成する。
この実施形態において、第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２及び第３半導体フィールドリミッティングリング１７３を例として本発明を説明する。
チャネル層１２、障壁層１３及び半導体フィールドリミッティングリング１７の材料は、ＩＩＩ−Ｖ族化合物の半導体材料である。好ましくは、チャネル層の材料はＧａＮであり、障壁層１３の材料はＡｌＧａＮであり、第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２及び第３半導体フィールドリミッティングリング１７３の材料はＡｌＧａＮであってもよく、あるいは、チャネル層の材料はＧａＮであり、障壁層１３の材料はＩｎＡｌＮであり、第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２及び第３半導体フィールドリミッティングリング１７３の材料はＩｎＡｌＮであってもよい。
第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２、第３半導体フィールドリミッティングリング１７３及び障壁層１３の材料がＡｌＧａＮである場合、第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２及び第３半導体フィールドリミッティングリング１７３と障壁層１３との接触界面から、第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２及び第３半導体フィールドリミッティングリング１７３の表面まで、Ａｌ元素の含有量は次第に減少し、Ｇａ元素の含有量は次第に減少し、ＡｌＧａＮ障壁層１３のＡｌ元素の含有量は、ＡｌＧａＮ第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２、第３半導体フィールドリミッティングリング１７３のＡｌ元素の含有量よりも多い。第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２、第３半導体フィールドリミッティングリング１７３及び障壁層１３の材料がＩｎＡｌＮである場合、第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２及び第３半導体フィールドリミッティングリング１７３と障壁層１３との接触界面から、第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２及び第３半導体フィールドリミッティングリング１７３の表面まで、この３つの半導体フィールドリミッティングリングのＩｎ元素の含有量は次第に増加し、Ａｌ元素の含有量は次第に減少し、ＩｎＡｌＮ障壁層１３のＡｌ元素の含有量は、ＩｎＡｌＮ第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２及び第３半導体フィールドリミッティングリング１７３のＡｌ元素の最大含有量よりも多い。
第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２、第３半導体フィールドリミッティングリング１７３及び障壁層１３の材料がＡｌＧａＮである場合を例とすると、第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２及び第３半導体フィールドリミッティングリング１７３のＡｌ成分の含有量は３層に分けられる。図６を参照すると、障壁層１３はＡｌ０．４Ｇａ０．６Ｎであり、ショットキーゲート１６から、第１半導体フィールドリミッティングリング１７の各層の金属元素の含有量は、第１半導体フィールドリミッティングリング１７１と障壁層１３との接触界面から第１半導体フィールドリミッティングリング１７１の表面までそれぞれＡｌ０．３Ｇａ０．７Ｎ、Ａｌ０．２Ｇａ０．８Ｎ及びＡｌ０．１Ｇａ０．９Ｎであり、第２半導体フィールドリミッティングリング１７２の各層の金属元素の含有量は、第２半導体フィールドリミッティングリング１７２と障壁層１３との接触界面から第２半導体フィールドリミッティングリング１７２の表面までそれぞれＡｌ０．３Ｇａ０．７Ｎ及びＡｌ０．２Ｇａ０．８Ｎであり、第３半導体フィールドリミッティングリング１７３の金属元素の含有量は、第３半導体フィールドリミッティングリング１７３と障壁層１３との接触界面から第３半導体フィールドリミッティングリング１７３の表面までＡｌ０．３Ｇａ０．７Ｎである。前の半導体フィールドリミッティングリングに対して、各半導体フィールドリミッティングリングは最正面の１層が減少する。したがって、それらの厚さは、ショットキーゲート１６付近からドレイン１５付近まで次第に減少する。
ショットキーゲート１６に隣接する第１半導体フィールドリミッティングリング１７１は、異なる成分の３層のＡｌＧａＮからなる。異なる成分のＡｌＧａＮ層の間にはひずみが存在する。それによって、第１半導体フィールドリミッティングリング１７１全体中には圧電負電荷を導入する。また、第１半導体フィールドリミッティングリング１７１の厚さは最大であるので、３つのフィールドリミッティングリングの中で２ＤＥＧに対する空乏性能が最大であり、したがって、ゲートの縁部の電界ピークを低下させることができる。ドレインに隣接する第３半導体フィールドリミッティングリングの厚さは次第に減少し、その圧電負電荷の濃度も次第に低下する。この箇所の電界強度が小さいことを考えると、厚さの小さい半導体フィールドリミッティングリングを用いて、ショットキーゲートとドレインとの間の電界を調節し、ＨＥＭＴの破壊電圧を高め、同時に低導通抵抗を保持することもできる。デバイスの電力消費量をさらに低下させ、高電圧高周波のＨＥＭＴにさらに適用する。
図７Ａ〜図７Ｆは、本発明の第４実施例による高電子移動度トランジスタの製造方法の各ステップに対応する断面図を示す。以下、図７Ａ〜図７Ｆを参照し、本発明の実施例が上述の高電子移動度トランジスタの製造方法を実現することを説明する。
図７Ａを参照すると、まず、基板１１上に核形成層１８、バッファ層１９、チャネル層１２及び障壁層１３を順に形成する。
チャネル層１２の材料はＧａＮ，障壁層１３の材料はＡｌ０．４Ｇａ０．６Ｎ，チャネル層１２及び障壁層１３はヘテロ接合構造を形成し、ヘテロ接合界面に２ＤＥＧを形成する。
図７Ｂを参照すると、障壁層１３上に３層の階段状構造を有する半導体フィールドリミッティングリング層を順に形成し、前記半導体フィールドリミッティングリング層と障壁層１３との接触界面から半導体フィールドリミッティングリングの最上階層まで、各層の金属元素の含有量はそれぞれＡｌ０．３Ｇａ０．７Ｎ、Ａｌ０．２Ｇａ０．８Ｎ及びＡｌ０．１Ｇａ０．９Ｎである。
図７Ｃを参照すると、半導体フィールドリミッティングリング層にフォトエッチングによりマスク層を形成し、エッチングによりショットキーゲートに隣接する第１半導体フィールドリミッティングリング層の階層Ａｌ０．１Ｇａ０．９Ｎのみを残し、第１半導体フィールドリミッティングリング層の階層構造の両側のＡｌ０．１Ｇａ０．９Ｎ半導体フィールドリミッティングリング層を除去し、Ａｌ０．１Ｇａ０．９Ｎ半導体フィールドリミッティングリング層の下のＡｌ０．２Ｇａ０．８Ｎ半導体フィールドリミッティングリング層を露出させる。
図７Ｄを参照すると、前記階層構造Ａｌ０．１Ｇａ０．９Ｎに隣接する、露出したＡｌ０．２Ｇａ０．８Ｎ半導体フィールドリミッティングリング層をフォトエッチングしてマスク層を形成し、露出したＡｌ０．２Ｇａ０．８Ｎ半導体フィールドリミッティングリング層をエッチングして、第１半導体フィールドリミッティングリング１７１の階層構造Ａｌ０．１Ｇａ０．９Ｎの下のＡｌ０．２Ｇａ０．８Ｎ階層構造、及び第１半導体フィールドリミッティングリング１７１の階層構造Ａｌ０．１Ｇａ０．９Ｎ側の第２半導体フィールドリミッティングリング１７２のＡｌ０．２Ｇａ０．８Ｎ階層構造を形成し、Ａｌ０．２Ｇａ０．８Ｎ半導体フィールドリミッティングリング層の下のＡｌ０．３Ｇａ０．７Ｎ半導体フィールドリミッティングリング層を露出させる。
図７Ｅを参照すると、前記第２半導体フィールドリミッティングリング１７２のＡｌ０．２Ｇａ０．８Ｎ階層構造に隣接する、露出したＡｌ０．３Ｇａ０．７Ｎ半導体フィールドリミッティングリング層をフォトエッチングしてマスク層を形成し、露出したＡｌ０．３Ｇａ０．７Ｎ半導体フィールドリミッティングリング層をエッチングして、第１半導体フィールドリミッティングリング１７１の階層構造Ａｌ０．１Ｇａ０．９Ｎ及び第１半導体フィールドリミッティングリング１７１のＡｌ０．２Ｇａ０．８Ｎ階層構造の下のＡｌ０．３Ｇａ０．７Ｎ階層構造、第２半導体フィールドリミッティングリング１７２のＡｌ０．２Ｇａ０．８Ｎ階層構造の下のＡｌ０．３Ｇａ０．７Ｎ階層構造、及び第３半導体フィールドリミッティングリング１７３のＡｌ０．３Ｇａ０．７Ｎ階層構造を形成する。
フィールドリミッティングリングの各層のＡｌ成分が異なるので、隣り合う２種の材料は異なるエッチング選択比を有する。したがって、工程面で各フィールドリミッティングリングの高さを精確に制御し、デバイス性能の一致性を保持することができる。この構造のフィールドリミッティングリングは、ＢＣｌ３／ＳＦ６ドライエッチングを用いることができ、ＳＦ６とＢＣｌ３との混合は、エッチング液のＣｌ遊離基及び阻止剤のＦ原子の数を増加させ、Ａｌ成分が異なるＡｌＧａＮのエッチング速度を相違させる。Ａｌ成分が多いＡｌＧａＮは、ＢＣｌ３／ＳＦ６が混合してエッチングするときのエッチング速度が遅い。その原因は、ＡｌＧａＮ表面に不揮発性のＡｌＦ３を形成して、Ｃｌのエッチング効率を低下させることにある。Ａｌ成分が多いほど、より多いＡｌＦ３を形成し、対応するエッチング速度が遅くなる。次のプラズマスパッタリングにより、ＡｌＦ３を除去することができる。
図７Ｆを参照すると、障壁層１３上の第１半導体フィールドリミッティングリング１７１、第２半導体フィールドリミッティングリング１７２及び第３半導体フィールドリミッティングリング１７３の両側にソース１４及びドレイン１５をそれぞれ形成し、障壁層１３上に及びソース１４と第１半導体フィールドリミッティングリング１７１との間にショットキーゲート１６を形成する。
この実施例において、各半導体フィールドリミッティングリングの各層のＡｌ成分が異なるので、触れ合う金属含有量が異なる２種のＡｌＧａＮ材料は異なるエッチング選択比を有する。したがって、工程面で各半導体フィールドリミッティングリングの高さを精確に制御し、ＨＥＭＴデバイスの性能の一致性を保持することができる。
以上、本発明の好ましい実施形態のみを記載したに過ぎず、本発明を限定するものではない。当業者にとって、本発明に対して様々な変更及び変化を行うことができる。本発明の各実施例は、論理を否定しない場合に、お互いに組み合わせられることができる。本発明の精神および原則内における、あらゆる修正、同等の置き換え、改良等は、すべて本発明の保護範囲内に包含されるものとする。

Claims (10)

  1. 基板と、
    前記基板上に位置するチャネル層と、
    前記チャネル層上に位置する障壁層と、
    前記障壁層上に位置するソース、ドレイン、及びソースとドレインとの間に位置するショットキーゲートと、
    前記障壁層上のショットキーゲートとドレインとの間に位置する少なくとも２つの半導体フィールドリミッティングリングと
    を備え、
    前記半導体フィールドリミッティングリングの成分は、均一で同じであり、少なくとも２つの前記半導体フィールドリミッティングリングの厚さは、ショットキーゲート付近からドレイン付近まで次第に減少し、あるいは、
    前記半導体フィールドリミッティングリングは、その成分の含有量により複数の層に分けられ、ショットキーゲート付近からドレイン付近まで最上層の１層が順に除去されて少なくとも２つの前記半導体フィールドリミッティングリングの厚さが減少することにより、階段状のフィールドリミッティングリング構造が形成されている、
    ことを特徴とする高電子移動度トランジスタ。
  2. 前記半導体フィールドリミッティングリングと前記障壁層との間には、圧電効果が存在し、
    前記半導体フィールドリミッティングリングの表面準位は、フェルミ準位に対してピンニング効果を有し、
    前記半導体フィールドリミッティングリングは、前記チャネル層と障壁層との界面に形成された二次元電子ガスを部分的に消耗させることに用いられる、ことを特徴とする請求項１に記載の高電子移動度トランジスタ。
  3. 前記半導体フィールドリミッティングリングは、成分が均一な構造であり、あるいは、
    前記半導体フィールドリミッティングリングの各層の金属元素の含有量は、前記半導体フィールドリミッティングリングと前記障壁層との接触界面から半導体フィールドリミッティングリングの表面まで、次第に変化する、ことを特徴とする請求項１又は２に記載の高電子移動度トランジスタ。
  4. 少なくとも２つの前記半導体フィールドリミッティングリングの間の距離を調節することで、作動時に各前記半導体フィールドリミッティングリングの電界強度が同じになる、ことを特徴とする請求項３に記載の高電子移動度トランジスタ。
  5. 前記障壁層及び前記半導体フィールドリミッティングリングの材料は、ＩＩＩ−Ｖ族化合物の半導体材料である、ことを特徴とする請求項３に記載の高電子移動度トランジスタ。
  6. 前記チャネル層の材料はＧａＮであり、前記障壁層の材料はＡｌＧａＮであり、前記半導体フィールドリミッティングリングの材料はＡｌＧａＮ、ｎ型ＧａＮ又はｐ型ＧａＮのいずれか１種であり、あるいは、
    前記チャネル層の材料はＧａＮであり、前記障壁層の材料はＩｎＡｌＮであり、前記半導体フィールドリミッティングリングの材料はＩｎＡｌＮ、ｎ型ＧａＮ又はｐ型ＧａＮのいずれか１種である、ことを特徴とする請求項５に記載の高電子移動度トランジスタ。
  7. 前記半導体フィールドリミッティングリングの材料がＡｌＧａＮの場合、前記半導体フィールドリミッティングリングと前記障壁層との接触界面から半導体フィールドリミッティングリングの表面まで、前記半導体フィールドリミッティングリングのＡｌ成分の含有量は次第に減少し、Ｇａ元素の含有量が次第に増加し、あるいは、
    前記半導体フィールドリミッティングリングの材料がＩｎＡｌＮの場合、前記半導体フィールドリミッティングリングと前記障壁層との接触界面から半導体フィールドリミッティングリングの表面まで、前記半導体フィールドリミッティングリングのＡｌ成分の含有量は次第に減少し、Ｉｎ元素の含有量が次第に増加する、ことを特徴とする請求項６に記載の高電子移動度トランジスタ。
  8. 前記障壁層の材料及び前記半導体フィールドリミッティングリングの材料がＡｌＧａＮの場合、ＡｌＧａＮの前記障壁層のＡｌ成分の含有量は、ＡｌＧａＮの半導体フィールドリミッティングリングのＡｌ成分の最大含有量よりも多く、あるいは、
    前記障壁層の材料及び前記半導体フィールドリミッティングリングの材料がＩｎＡｌＮの場合、ＩｎＡｌＮの前記障壁層のＡｌ成分の含有量は、ＩｎＡｌＮの半導体フィールドリミッティングリングのＡｌ成分の最大含有量よりも多い、ことを特徴とする請求項６に記載の高電子移動度トランジスタ。
  9. 前記トランジスタは、前記ソース、ドレイン、ショットキーゲート、前記半導体フィールドリミッティングリング及び障壁層の表面に位置するパッシベーション層をさらに備える、ことを特徴とする請求項１又は２に記載の高電子移動度トランジスタ。
  10. 前記パッシベーション層の材料は、ＳｉＮｘ、ＳｉＯ２、ＡｌＮ又はＡｌ２Ｏ３の任意の１種又は任意の複数種の組み合わせである、ことを特徴とする請求項９に記載の高電子移動度トランジスタ。
JP2017510338A 2014-09-19 2015-02-12 高電子移動度トランジスタ Active JP6340137B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201410479659.XA CN104269434B (zh) 2014-09-19 2014-09-19 一种高电子迁移率晶体管
CN201410479659.X 2014-09-19
PCT/CN2015/072945 WO2016041321A1 (zh) 2014-09-19 2015-02-12 一种高电子迁移率晶体管

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2018092356A Division JP6660975B2 (ja) 2014-09-19 2018-05-11 高電子移動度トランジスタ

Publications (2)

Publication Number Publication Date
JP2017528912A JP2017528912A (ja) 2017-09-28
JP6340137B2 true JP6340137B2 (ja) 2018-06-06

Family

ID=52160941

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2017510338A Active JP6340137B2 (ja) 2014-09-19 2015-02-12 高電子移動度トランジスタ
JP2018092356A Active JP6660975B2 (ja) 2014-09-19 2018-05-11 高電子移動度トランジスタ

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2018092356A Active JP6660975B2 (ja) 2014-09-19 2018-05-11 高電子移動度トランジスタ

Country Status (4)

Country Link
US (1) US10256333B2 (ja)
JP (2) JP6340137B2 (ja)
CN (1) CN104269434B (ja)
WO (1) WO2016041321A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104269434B (zh) * 2014-09-19 2018-01-05 苏州捷芯威半导体有限公司 一种高电子迁移率晶体管
CN105261643B (zh) * 2015-09-22 2018-04-24 宁波大学 一种高击穿电压氮化镓基高电子迁移率晶体管
CN106558606B (zh) * 2015-09-25 2023-04-14 湖南三安半导体有限责任公司 一种具有多重栅极结构的晶体管及其制备方法
US10741644B2 (en) * 2016-11-22 2020-08-11 Delta Electronics, Inc. Semiconductor devices with via structure and package structures comprising the same
TWI613814B (zh) * 2016-11-29 2018-02-01 新唐科技股份有限公司 增強型高電子遷移率電晶體元件
CN107644915B (zh) * 2017-09-28 2019-09-13 英诺赛科(苏州)半导体有限公司 具有局部p型帽层的晶体管器件
KR102060383B1 (ko) 2018-02-23 2019-12-30 한국과학기술연구원 3족-5족 화합물 반도체 장치
CN110444597B (zh) * 2018-05-03 2021-03-19 苏州捷芯威半导体有限公司 半导体器件及其制造方法
CN110137253A (zh) * 2019-04-25 2019-08-16 芜湖启迪半导体有限公司 一种耐高压的hemt器件及制备方法
CN112018176A (zh) * 2019-05-30 2020-12-01 苏州捷芯威半导体有限公司 一种半导体器件及其制造方法
CN111640671B (zh) * 2020-06-03 2023-04-18 上海新傲科技股份有限公司 氮化镓基高电子迁移率晶体管及其制备方法
CN113178485A (zh) * 2020-10-22 2021-07-27 西南交通大学 一种P型槽栅结合极化层结构的GaN HEMT器件
CN114509480B (zh) * 2020-11-16 2024-05-14 北京中医药大学 人工智能生物传感器在检测5-o-甲基维斯阿米醇苷抗过敏活性中的应用
CN113594236B (zh) * 2021-07-28 2024-04-26 西安电子科技大学 一种提高抗单粒子烧毁能力的增强型氮化镓高电子迁移率晶体管

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6933544B2 (en) * 2003-01-29 2005-08-23 Kabushiki Kaisha Toshiba Power semiconductor device
JP4568118B2 (ja) * 2003-01-29 2010-10-27 株式会社東芝 パワー半導体素子
JP3940699B2 (ja) * 2003-05-16 2007-07-04 株式会社東芝 電力用半導体素子
US7456443B2 (en) * 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
US9640649B2 (en) * 2004-12-30 2017-05-02 Infineon Technologies Americas Corp. III-nitride power semiconductor with a field relaxation feature
US20070221932A1 (en) * 2006-03-22 2007-09-27 Sanyo Electric Co., Ltd. Method of fabricating nitride-based semiconductor light-emitting device and nitride-based semiconductor light-emitting device
JP5186661B2 (ja) * 2007-09-28 2013-04-17 富士通株式会社 化合物半導体装置
JP5300514B2 (ja) * 2009-02-05 2013-09-25 三菱電機株式会社 半導体装置
KR101259126B1 (ko) * 2011-07-25 2013-04-26 엘지전자 주식회사 질화물계 반도체 이종접합 반도체 소자 및 그 제조방법
US8921893B2 (en) * 2011-12-01 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit structure having islands between source and drain
KR101285598B1 (ko) * 2012-02-06 2013-07-15 삼성전자주식회사 질화물계 이종접합 반도체 소자 및 그 제조 방법
US9099433B2 (en) * 2012-04-23 2015-08-04 Freescale Semiconductor, Inc. High speed gallium nitride transistor devices
JP2013229486A (ja) * 2012-04-26 2013-11-07 Mitsubishi Electric Corp ヘテロ接合電界効果トランジスタ及びその製造方法
JP5764543B2 (ja) * 2012-10-26 2015-08-19 古河電気工業株式会社 半導体装置
JP2014157993A (ja) * 2013-02-18 2014-08-28 Furukawa Electric Co Ltd:The 半導体装置
JP2014160761A (ja) * 2013-02-20 2014-09-04 Furukawa Electric Co Ltd:The 半導体装置
CN103779411B (zh) * 2014-01-22 2017-01-25 西安电子科技大学 基于超结槽栅的高压器件及其制作方法
CN104167444A (zh) * 2014-08-27 2014-11-26 电子科技大学 一种具有局部帽层的氮化镓基异质结场效应晶体管
CN104269434B (zh) * 2014-09-19 2018-01-05 苏州捷芯威半导体有限公司 一种高电子迁移率晶体管
CN104377241B (zh) * 2014-09-30 2017-05-03 苏州捷芯威半导体有限公司 功率半导体器件及其制造方法

Also Published As

Publication number Publication date
US20170194471A1 (en) 2017-07-06
CN104269434A (zh) 2015-01-07
WO2016041321A1 (zh) 2016-03-24
US10256333B2 (en) 2019-04-09
JP2018152583A (ja) 2018-09-27
CN104269434B (zh) 2018-01-05
JP2017528912A (ja) 2017-09-28
JP6660975B2 (ja) 2020-03-11

Similar Documents

Publication Publication Date Title
JP6660975B2 (ja) 高電子移動度トランジスタ
US20210320199A1 (en) Enhancement-mode semiconductor device and preparation method therefor
KR101813177B1 (ko) 고전자이동도 트랜지스터 및 그 제조방법
JP6066933B2 (ja) 半導体デバイスの電極構造
KR101620987B1 (ko) 갈륨 나이트라이드 완충층에서의 도펀트 확산 변조
US9064847B2 (en) Heterojunction semiconductor device with conductive barrier portion and manufacturing method
US8933446B2 (en) High electron mobility transistors and methods of manufacturing the same
JP2017529697A (ja) パワー半導体デバイス及びその製造方法
JP2009141244A (ja) 窒化物半導体トランジスタ及びその製造方法
WO2016141762A1 (zh) Iii族氮化物增强型hemt及其制备方法
JP2010135641A (ja) 電界効果トランジスタ及びその製造方法
JP2010225765A (ja) 半導体装置及びその製造方法
US20150263155A1 (en) Semiconductor device
JP2010166027A (ja) ＧａＮ系電界効果トランジスタおよびその製造方法
JP2013089973A (ja) しきい電圧の変動を減らした高電子移動度トランジスタ及びその製造方法
KR20190112526A (ko) 이종접합 전계효과 트랜지스터 및 그 제조 방법
US20240105812A1 (en) Nitride-based semiconductor device and method for manufacturing the same
CN111584628B (zh) 增强型GaN HEMT器件及其制备方法
KR20140112272A (ko) 고전자 이동도 트랜지스터 및 그 제조방법
JP2008053436A (ja) 半導体素子
JP6639260B2 (ja) 半導体装置
JP2011210785A (ja) 電界効果トランジスタ、およびその製造方法
JP2015156454A (ja) 電界効果トランジスタ
TW202109739A (zh) 半導體裝置及其製造方法
KR20190112523A (ko) 이종접합 전계효과 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180508

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180511

R150 Certificate of patent or registration of utility model

Ref document number: 6340137

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250