JP6316620B2 - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法 Download PDF

Info

Publication number
JP6316620B2
JP6316620B2 JP2014042126A JP2014042126A JP6316620B2 JP 6316620 B2 JP6316620 B2 JP 6316620B2 JP 2014042126 A JP2014042126 A JP 2014042126A JP 2014042126 A JP2014042126 A JP 2014042126A JP 6316620 B2 JP6316620 B2 JP 6316620B2
Authority
JP
Japan
Prior art keywords
semiconductor substrate
circuit
transistor
semiconductor
peripheral
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014042126A
Other languages
English (en)
Other versions
JP2014170940A5 (ja
JP2014170940A (ja
Inventor
志 永 金
志 永 金
大 益 金
大 益 金
岡 ウック 金
岡 ウック 金
那 羅 金
那 羅 金
済 民 朴
済 民 朴
圭 現 李
圭 現 李
鉉 雨 鄭
鉉 雨 鄭
ギョ 英 秦
ギョ 英 秦
亨 善 洪
亨 善 洪
黄　有　商
有 商 黄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2014170940A publication Critical patent/JP2014170940A/ja
Publication of JP2014170940A5 publication Critical patent/JP2014170940A5/ja
Application granted granted Critical
Publication of JP6316620B2 publication Critical patent/JP6316620B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は半導体に係り、より詳しくは半導体素子及びその製造方法に関する。
半導体製造技術の発展と共に、半導体素子の微細化及び高集積化が要求されている。
米国特許第８、２８８、８１６号公報 米国特許第８、２７８、１６７号公報
本発明は従来技術における要求に応じるためになされたものであって、本発明の目的は単純な工程により高集積化を成し得る半導体素子及びその製造方法を提供することにある。
本発明の他の目的はチップ面積を減らすことができる半導体素子及びその製造方法を提供することにある。
本発明のその他の目的は熱的負担を軽減できる半導体素子及びその製造方法を提供することにある。
上記目的を達成するためになされた本発明による半導体素子は、上面とその反対面である下面とを有する半導体基板と、前記半導体基板の上面上に配置された上部回路と、前記半導体基板の下面上に配置された下部回路と、前記半導体基板を貫通して前記上部回路と前記下部回路とを電気的に連結する垂直な連結コンタクトと、前記半導体基板を貫通して前記上部回路と前記下部回路とを垂直整列させる整列キーと、を含み、前記半導体基板は、前記上部回路と前記下部回路との間に配置された絶縁膜を含み、前記整列キーは、前記絶縁膜を垂直貫通することを特徴とする。
一実施形態の素子において、前記上部回路は、セルトランジスターを有するセルアレイを含み、前記下部回路は、周辺トランジスターを有する周辺回路を包含することができる。前記セルトランジスターは、前記半導体基板を中心に前記周辺トランジスターと反対方向を向く垂直対称であり得る。
一実施形態の素子において、前記セルアレイは、前記セルトランジスターと電気的に連結されたビットラインをさらに含み、前記下部回路は、前記周辺トランジスターと電気的に連結された金属配線をさらに包含することができる。前記連結コンタクトは前記ビットラインと前記金属配線とを電気的に連結することができる。
一実施形態の素子において、前記下部回路上に付着された支持基板と、前記支持基板を貫通して前記金属配線と連結されたビアと、前記支持基板上に配置されて前記ビアと連結されたパッドと、をさらに包含することができる。前記金属配線は、前記半導体基板と前記支持基板との間に配置され得る。
本発明の他の実施形態による半導体素子の製造方法は、第１面とその反対面である第２面とを有する半導体基板を提供し、前記半導体基板を貫通して前記第１面から前記第２面に向かって延長され、前記第２面に至らない絶縁領域を形成する段階と、前記絶縁領域を貫通して前記第１面から前記第２面に向かって延長され、前記第２面に至らない整列キーと連結コンタクトとを形成する段階と、前記半導体基板の第１面上に前記連結コンタクトと電気的に連結される第１回路を形成する段階と、前記第１回路上に支持基板を形成し、前記半導体基板の第２面をリセスして前記絶縁領域と前記整列キーと前記連結コンタクトとを露出させる第３面を形成する段階と、前記半導体基板の第３面上に前記連結コンタクトと電気的に連結される第２回路を形成する段階とを包含する。
本発明の他の実施形態による半導体素子は、上面とその反対面である下面とを有する半導体基板と、前記半導体基板の下面上に提供された、セルトランジスターを有するセルアレイと、前記半導体基板の上面上に提供された、周辺トランジスターを有する周辺回路と、前記上面から前記下面まで延長されて前記セルアレイを前記周辺回路に垂直整列させる整列キーと、前記第１面から前記第２面まで延長されて前記セルアレイを前記周辺回路に電気的に連結する連結コンタクトと、を含み、前記セルトランジスターと前記周辺トランジスターとは、前記半導体基板を中心に反対方向を向く垂直対称である。
他の実施形態の素子において、前記セルアレイは、前記セルトランジスターに電気的に連結されたビットラインをさらに含み、前記周辺回路は、前記周辺トランジスターに電気的に連結された金属配線をさらに含み、前記連結コンタクトは、前記ビットラインを前記金属配線に電気的に連結することができる。
他の実施形態の素子において、前記セルアレイは、前記セルトランジスター上に提供されたキャパシターをさらに含み、前記キャパシターは、前記セルトランジスターに電気的に連結され得る。
本発明のその他の実施形態による半導体素子は、上面とその反対面である下面とを有する半導体基板と、前記半導体基板を貫通して前記上面から前記下面まで延長された絶縁領域と、前記絶縁領域を貫通して前記上面から前記下面まで延長された絶縁性整列キーと、前記絶縁領域を貫通して前記上面から前記下面まで延長された導電性連結コンタクトと、前記半導体基板の上面上に提供されて前記連結コンタクトと電気的に連結された第１回路と、前記半導体基板の下面上に提供されて前記連結コンタクトと電気的に連結された第２回路と、を含み、前記整列キーは、前記第１回路を前記第２回路に垂直整列させる。
その他の実施形態の素子において、前記第１回路と前記第２回路との中の、いずれか１つは、セルトランジスターを有するセルアレイを含み、その他の１つは、周辺トランジスターを有する周辺回路を含み、前記セルトランジスターと前記周辺トランジスターとは、前記半導体基板を中心に反対方向を向く垂直対称であり得る。
本発明によると、セルアレイと周辺回路とが半導体基板の両面に分離配置されることによって集積度を向上させるか、或いはチップ面積を減らす効果がある。さらに、セルアレイと周辺回路とを精密に垂直整列でき、熱的負担を軽減でき、各々の特性を最大化できるので、電気的な特性を向上させる。
本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 図５の一部を示した断面図である。 図５の変形形態を示した断面図である。 図５の変形形態を示した断面図である。 比較のため本実施形態と異なる半導体素子を示した断面図である。 比較のため本実施形態と異なる半導体素子を示した断面図である。 比較のため本実施形態と異なる半導体素子を示した断面図である。 図１１の一部を示した断面図である。 本発明の他の実施形態による半導体素子の製造方法を示した断面図である。 本発明の他の実施形態による半導体素子の製造方法を示した断面図である。 本発明の他の実施形態による半導体素子の製造方法を示した断面図である。 本発明の他の実施形態による半導体素子の製造方法を示した断面図である。 本発明の他の実施形態による半導体素子の製造方法を示した断面図である。 本発明の他の実施形態による半導体素子の製造方法を示した断面図である。 本発明の他の実施形態による半導体素子の製造方法を示した断面図である。 本発明のその他の実施形態による半導体素子の製造方法を示した断面図である。 本発明のその他の実施形態による半導体素子の製造方法を示した断面図である。 本発明のその他の実施形態による半導体素子の製造方法を示した断面図である。 本発明のその他の実施形態による半導体素子の製造方法を示した断面図である。 本発明のその他の実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。 本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。 図２９の変形形態を示した断面図である。 図２９の変形形態を示した断面図である。 本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。 本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。 本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。 本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。 本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。 本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。 本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。 図３８の変形形態を示した断面図である。 図３８の変形形態を示した断面図である。 本発明のその他の実施形態による半導体メモリ素子の製造方法を示した断面図である。 本発明のその他の実施形態による半導体メモリ素子の製造方法を示した断面図である。 本発明のその他の実施形態による半導体メモリ素子の製造方法を示した断面図である。 本発明のその他の実施形態による半導体メモリ素子の製造方法を示した断面図である。 本発明のその他の実施形態による半導体メモリ素子の製造方法を示した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示した断面図である。 図５０の変形形態を示した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示した断面図である。 本発明の実施形態による半導体素子を具備するメモリカードを示したブロック図である。 本発明の実施形態による半導体素子を応用した情報処理システムを示したブロック図である。 本発明の実施形態によるイメージセンサーを応用した情報処理システムを示したブロック図である。
以下、本発明による半導体素子及びその製造方法を添付した図面を参照して詳細に説明する。
本発明の従来技術と比較した長所は添付した図面を参照した詳細な説明と特許請求の範囲とを通じて明確になる。特に、本発明は特許請求の範囲において明確になる。また、本発明は添付された図面と関連して次の詳細な説明を参照することによって最も良く理解できる。図面において、同一の参照符号は多様な図面を通じて同一の構成要素を示す。
＜実施形態１＞
図１乃至図５は本発明の一実施形態による半導体素子の製造方法を示した断面図である。図６は図５の一部を示した断面図である。図７及び図８は図５の変形形態を示した断面図である。
図１を参照すれば、第１面１００ａとその反対面である第２面１００ｂとを有する半導体基板１００を提供し、その半導体基板１００にフィールド領域１０３を形成する。半導体基板１００はシリコンを含む基板である。フィールド領域１０３は第１面１００ａから第２面１００ｂに向かい、第２面１００ｂに至らない絶縁体により満たされたトレンチ形態を有する。
図２を参照すれば、半導体基板１００の第１面１００ａ上に周辺回路３００を形成する。周辺回路３００は金属配線３０６を包含する。周辺回路３００を形成する時、フィールド領域１０３を互いに平行に離隔して垂直貫通する整列キー１１０と連結コンタクト１０７とを形成する。整列キー１１０と連結コンタクト１０７とは第１面１００ａから第２面１００ｂに向かって延長される。整列キー１１０と連結コンタクト１０７とは第２面１００ｂに至らないことがあり得る。連結コンタクト１０７は金属配線３０６と連結されて周辺回路３００と電気的に連結される。整列キー１１０は、例えば絶縁体を含み、周辺回路３００と電気的に連結されないことがあり得る。
図３を参照すれば、周辺回路３００上に支持基板８０を付着し、半導体基板１００を反転させる。周辺回路３００と半導体基板１００とは支持基板８０上に反転された形態に順次積層されている。したがって、周辺回路３００の金属配線３０６は支持基板８０に隣接し、半導体基板１００の第２面１００ｂは上を向く。支持基板８０はその種類を問わない。例えば、支持基板８０はシリコン基板であるか、或いは非シリコン基板（例：ガラス或いは樹脂基板）である。
図４を参照すれば、半導体基板１００の第２面１００ｂをリセスして第３面１００ｃが露出される。一例として、支持基板８０によって半導体基板１００が支持された状態において化学機械的な研磨、グラインディング、エッチバック等により第２面１００ｂをリセスする。整列キー１１０と連結コンタクト１０７とは第３面１００ｃにより露出される。フィールド領域１０３は第３面１００ｃを通じて露出されるか，或いは露出されないこともあり得る。
図５を参照すれば、半導体基板１００の第３面１００ｃ上に連結コンタクト１０７と電気的に連結されるセルアレイ２００を形成する。セルアレイ２００はＤＲＡＭやフラッシュなどのメモリ回路、中央処理装置ＣＰＵやアプリケーションプロセッサＡＰなどのロジック回路、ＣＭＯＳイメージセンサー（ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ）のフォトダイオード等を包含する。セルアレイ２００は整列キー１１０によって周辺回路３００と垂直整列され、連結コンタクト１０７によって周辺回路３００と電気的に連結される。前記一連の工程を通じて半導体基板１００の第１面１００ａの下には周辺回路３００が配置され、第３面１００ｃの上にはセルアレイ２００が配置された半導体素子１が製造される。半導体素子１は支持基板８０上において周辺回路３００上にセルアレイ２００が積層されたＣＯＰ（Ｃｅｌｌ Ｏｎ Ｐｅｒｉｐｈｅｒａｌ）構造を成す。
金属配線３０６は支持基板８０と半導体基板１００との間に配置されて、例えば支持基板８０に隣接して配置される。半導体素子１において発生した熱はセルアレイ２００の方の方向Ａに比べて金属配線３０６を通じて支持基板８０の方の方向Ｂに多く排出される。支持基板８０はヒートシンク（ｈｅａｔ ｓｉｎｋ）の役割を果たす。したがって、半導体素子１において発生した大部分の熱は支持基板８０の方に排出され、これによってセルアレイ２００及び周辺回路３００は熱的ストレスに伴う誤作動が無くなるか、或いは最小になる。
本実施形態によれば、セルアレイ２００の形成工程と周辺回路３００の形成工程とが分離される。したがって、セルアレイ２００及び周辺回路３００各々の特性、例えばデザインルール（ｄｅｓｉｇｎ ｒｕｌｅ）、ヒートバジェット（ｈｅａｔ ｂｕｄｇｅｔ、熱的負担）、蒸着条件等に合うように工程レシピを適切に調節できる。
図６を参照すれば、セルアレイ２００は絶縁膜２０８により覆われているセルトランジスター２０５を包含でき、周辺回路３００は絶縁膜３０８により覆われている周辺トランジスター３０５を包含する。セルトランジスター２０５は周辺トランジスター３０５と上下逆転配置された構造を有する。半導体基板１００の第３面１００ｃ上に配置されたセルトランジスター２０５は上に向き、半導体基板１００の第１面１００ａ上に配置された周辺トランジスター３０５は下に向く。セルトランジスター２０５と周辺トランジスター３０５とは垂直対称（ｖｅｒｔｉｃａｌｌｙ ｓｙｍｍｅｔｒｉｃ）であり得る。本明細書において“垂直対称”というのは背中合わせ（ｂａｃｋ−ｔｏ−ｂａｃｋ）配置を示す。例えば、“垂直対称”というのは形成方向によって定義されるセルアレイ２００と周辺回路３００の下部領域とは半導体基板１００の第３面１００ｃと第１面１００ａ上において互いに対向することを示し、形成方向によって定義されるセルアレイ２００と周辺回路３００の上部領域とが互いに反対方向に向かうことを示す。
図７を参照すれば、支持基板８０を貫通して金属配線３０６と連結されるビア９２、及び支持基板８０上にビア９２と連結されたパッド９４をさらに含む半導体素子１ａを製造できる。この場合、熱は支持基板８０の方にさらに容易に排出される。印刷回路基板や他の半導体素子のような外部装置がパッド９４に接続されることによって、半導体素子１ａと電気的に連結される。
図８を参照すれば、支持基板８０を除去する。そして、周辺回路３００を構成する絶縁膜（図６の３０８）を貫通して金属配線３０６と連結されるビア９２とその絶縁膜３０８上にビア９２と連結されるパッド９４を形成して半導体素子１ｂを製造できる。
＜実施形態１と一般例との比較＞
図９乃至図１１は比較のため本実施形態と異なる半導体素子を示した断面図である。図１２は図１１の一部を示した断面図である。
図９を参照すれば、半導体素子９ａは半導体基板１０のいずれか一面、例えば第１面１０ａ上に配置されたセルアレイ２０と周辺回路３０とを包含する。これと異なり、本実施形態によれば、図５に示したように半導体基板１００の第１面１００ａ上に周辺回路３００が配置され、第３面１００ｃ上にセルアレイ２００が配置され得る。図５に示したように、セルアレイ２００及び周辺回路３００は図９のセルアレイ２０及び周辺回路３０に比べて増加されたネットダイ（ｎｅｔ ｄｉｅ）数と集積度とを有するか、及び／或いは縮小された面積を有する。
本発明をこれに限定しようとする意図ではなく、単なる一例として、本実施形態のセルアレイ２００は一般的なセルアレイ２０に比べて２倍の集積度を有するか、２倍のネットダイ数を有するか、或いは１／２倍の面積を占める。同様に、本実施形態の周辺回路３００は一般的な周辺回路３０に比べて２倍の集積度を有するか、２倍のネットダイ数を有するか、或いは１／２倍の面積を占める。
図１０を参照すれば、半導体素子９ｂは半導体基板１０の第１面１０ａ上に水平的に配置された第１セルアレイ２１と第１周辺回路３１、第１セルアレイ２１及び第１周辺回路３１上に垂直積層された第２セルアレイ２２及び第２周辺回路３２を包含することができる。この場合、第２セルアレイ２２及び第２周辺回路３２を形成するために単結晶半導体膜を形成するか、或いは付着する工程をさらに必要とする。さらに上下積層された第１セルアレイ２１と第２セルアレイ２２とを電気的に連結するための複数個の貫通電極２１ａ、２２ａ及び／又は上下積層された第１周辺回路３１と第２周辺回路３２とを電気的に連結するための複数個の貫通電極３１ａ、３２ａを形成する工程をさらに必要とする。これとは異なり、本実施形態は図５に示したように半導体基板１００の両面１００ａ、１００ｃ上に周辺回路３００とセルアレイ２００とを各々形成する。したがって、単結晶半導体膜を別に形成するか、或いは付着する工程及び貫通電極を形成する工程が不要となる。
図１１を参照すれば、半導体素子９ｃは半導体基板１０の第１面１０ａ上に順次に、或いはその逆順に垂直積層された周辺回路３０とセルアレイ２０とを包含する。この場合、図１２に示したようにセルアレイ２０を形成するための単結晶半導体膜１２を周辺回路３０上に形成するか、或いは付着しなければならない。その上に、単結晶半導体膜１２を形成するか、或いは付着した後、整列キー１１を形成するための工程が必要となる。これとは異なり、本実施形態は図５に示したように半導体基板１００の両面１００ａ、１００ｃ上に周辺回路３００とセルアレイ２００とを各々形成する。したがって、単結晶半導体膜を別に形成するか、或いは付着することが不要となる。図１１に示したように、金属配線３６は周辺回路３０とセルアレイ２０との間に配置されることによって、熱はセルアレイ方向Ａと周辺回路方向Ｂとに排出される。これによって、半導体素子９ｃは支持基板８０がヒートシンク役割を果たす本実施形態の半導体素子１に比べてセルアレイ２０と周辺回路３０とに加えられる熱的ストレスが大きくなる。
半導体素子９ｃにおいて、図１２に示したように、周辺回路３０は絶縁膜３８により覆われている周辺トランジスター３５を、セルアレイ２０は絶縁膜２８に覆われているセルトランジスター２５を包含する。周辺回路３０上にセルアレイ２０が垂直積層されているので、周辺トランジスター３５は半導体基板１０上において上に向き、セルトランジスター２５は単結晶半導体膜１２上において上に向く。言い換えれば、セルトランジスター２５と周辺トランジスター３５とは本実施形態の背中合わせ（ｂａｃｋ−ｔｏ−ｂａｃｋ）配置と異なり後ろ前（ｂａｃｋ−ｔｏ−ｆｒｏｎｔ）形態に配置される。
＜実施形態２＞
図１３乃至図１９は本発明の他の実施形態による半導体素子の製造方法を示した断面図である。
図１３を参照すれば、第１面１００ａとその反対面である第２面１００ｂとを有する半導体基板１００を提供し、その半導体基板１００にフィールド領域１０３を形成する。
図１４を参照すれば、半導体基板１００の第１面１００ａ上にセルトランジスターを含むセルトランジスター層２１０を形成する。セルトランジスター層２１０を形成する時、フィールド領域１０３を互いに平行に離隔して垂直貫通する整列キー１１０と連結コンタクト１０７とを形成する。整列キー１１０と連結コンタクト１０７とは第１面１００ａから第２面１００ｂに向かって垂直であり、第２面１００ｂに至らないことがあり得る。連結コンタクト１０７はセルトランジスター層２１０と電気的に連結される。
図１５を参照すれば、セルトランジスター層２１０上に第１支持基板８１を付着し、半導体基板１００を反転させる。セルトランジスター層２１０と半導体基板１００とは第１支持基板８１上において反転された形態に順次に積層されている。第１支持基板８１は適切な物質を包含する。例えば、第１支持基板８１はシリコン基板であるか、或いは非シリコン基板（例：ガラス基板）であり得る。
図１６を参照すれば、半導体基板１００の第２面１００ｂをリセスして第３面１００ｃが露出される。一例として、第１支持基板８１によって半導体基板１００が支持された状態において第２面１００ｂをリセスする。整列キー１１０と連結コンタクト１０７とは第３面１００ｃにより露出される。
図１７を参照すれば、半導体基板１００の第３面１００ｃ上に連結コンタクト１０７と電気的に連結される周辺トランジスターを含む周辺回路３００を形成する。周辺回路３００は整列キー１１０によってセルトランジスター層２１０と整列され得る。周辺回路３００は連結コンタクト１０７と連結される金属配線３０６をさらに包含する。周辺回路３００は連結コンタクト１０７によってセルトランジスター層２１０と電気的に連結される。
図１８を参照すれば、周辺回路３００上に第２支持基板８２を付着し、半導体基板１００を再反転させる。金属配線３０６は第２支持基板８２と半導体基板１００との間に配置される。第２支持基板８２は適切な物質を包含。例えば、第２支持基板８２はシリコン基板であるか、或いは非シリコン基板（例：ガラス或いは樹脂基板）であり得る。第１支持基板８１は除去される。
図１９を参照すれば、セルトランジスター層２１０上にセルトランジスターと電気的に連結されるキャパシターを含むキャパシター層２２０を形成する。半導体基板１００の第１面１００ａの上にはセルトランジスター層２１０とキャパシター層２２０が含まれたセルアレイ２００が形成される。前記一連の工程を通じて半導体基板１００の第１面１００ａの上にはセルアレイ２００が第３面１００ｃの上には周辺回路３００が配置された半導体素子２が製造される。半導体素子２は第２支持基板８２上において周辺回路３００上にセルアレイ２００が積層されたＣＯＰ（Ｃｅｌｌ Ｏｎ Ｐｅｒｉｐｈｅｒａｌ）構造を成す。
本実施形態によれば、トランジスター工程とキャパシター工程とを分離することによって、熱的負担（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）を軽減できる。例えば、低温工程であるキャパシター層２２０を形成する工程を高温工程であるセルトランジスター層２１０及び周辺回路３００を形成する工程の以後に行うことによって、キャパシターに加えられる熱的負担を抑制するか、或いは最小化できる。
さらに、図６を参照して説明したように、セルアレイ２００のセルトランジスターと周辺回路３００の周辺トランジスターとは背中合わせ（ｂａｃｋ−ｔｏ−ｂａｃｋ）形態に配置され、図７又は図８を参照して説明したように、金属配線３０６と電気的に連結されるビア９２とパッド９４とをさらに形成できる。
＜実施形態３＞
図２０乃至図２４は本発明のその他の実施形態による半導体素子の製造方法を示した断面図である。
図２０を参照すれば、第１面１００ａとその反対面である第２面１００ｂとを有する半導体基板１００を提供し、その半導体基板１００にフィールド領域１０３を形成する。
図２１を参照すれば、半導体基板１００の第１面１００ａ上にセルアレイ２００を形成する。セルアレイ２００を形成する時、フィールド領域１０３を互いに平行に離隔して垂直貫通する整列キー１１０と連結コンタクト１０７とを形成する。整列キー１１０と連結コンタクト１０７とは第１面１００ａから第２面１００ｂに向かって垂直であり、第２面１００ｂに至らないことがあり得る。連結コンタクト１０７はセルアレイ２００と電気的に連結される。
図２２を参照すれば、セルアレイ２００上に支持基板８０を付着し、半導体基板１００を反転させる。セルアレイ２００と半導体基板１００とは支持基板８０上において反転された形態に順次積層されている。
図２３を参照すれば、半導体基板１００の第２面１００ｂをリセスして第３面１００ｃが露出される。一例として、支持基板８０によって半導体基板１００が支持された状態において第２面１００ｂを研磨する。整列キー１１０と連結コンタクト１０７とは第３面１００ｃにより露出される。
図２４を参照すれば、半導体基板１００の第３面１００ｃ上に連結コンタクト１０７と電気的に連結される周辺回路３００を形成する。周辺回路３００は整列キー１１０によってセルアレイ２００と整列される。周辺回路３００は連結コンタクト１０７と連結される金属配線３０６を包含する。周辺回路３００は連結コンタクト１０７によってセルアレイ２００と電気的に連結される。前記一連の工程を通じて半導体基板１００の第１面１００ａの下にはセルアレイ２００が第２面１００ｂの上には周辺回路３００が配置された半導体素子３が製造される。半導体素子３は支持基板８０上においてセルアレイ２００上に周辺回路３００が積層されたＰＯＣ（Ｐｅｒｉｐｈｅｒａｌ ｏｎ Ｃｅｌｌ）構造を成す。
本実施形態によれば、金属配線３０６は半導体素子３の最上層に配置され、これによって半導体素子３において発生した熱は半導体素子３の外へ排出される。半導体素子３において発生する熱の大部分が外方へ排出される。したがってセルアレイ２００及び周辺回路３００は熱的ストレスに伴う誤作動が無くなるか、或いは最小になり得る。
＜半導体メモリ素子の製造例１＞
図２５乃至図２９は本発明の一実施形態による半導体メモリ素子の製造方法を示した断面図である。図３０及び図３１は図２９の変形形態を示した断面図である。
図２５を参照すれば、第１面１００ａとその反対面である第２面１００ｂとを有する半導体基板１００を提供し、その半導体基板１００にフィールド領域１０３を形成する。半導体基板１００はシリコン基板、不純物（例：ｐ形ドーパント）によりドーピングされた単結晶シリコン基板、或いはＳＯＩ基板であり得る。フィールド領域１０３を形成すると共に素子分離膜３０２をさらに形成する。フィールド領域１０３と素子分離膜３０２とは第１面１００ａから第２面１００ｂに向かい、第２面１００ｂに至らない絶縁体により満たされたトレンチ形態を有する。フィールド領域１０３は素子分離膜３０２に比べてさらに深い深さを有する。
図２６を参照すれば、半導体基板１００の第１面１００ａ上に周辺回路３００を形成する。周辺回路３００を形成することは第１面１００ａ上にゲート３０４を含む周辺トランジスター３０５、周辺トランジスター３０５と電気的に連結される金属配線３０６、及び周辺トランジスター３０５と金属配線３０６とを覆う絶縁膜３０８を形成することを包含する。周辺回路３００を形成する時、整列キー１１０と連結コンタクト１０７とを形成する。整列キー１１０と連結コンタクト１０７とはフィールド領域１０３を互いに平行に離隔して垂直貫通して第１面１００ａから第２面１００ｂに向かって延長される。連結コンタクト１０７は周辺トランジスター３０５或いは金属配線３０６と連結されることによって、周辺回路３００と電気的に連結される。一例によれば、連結コンタクト１０７は金属配線３０６と同時に形成できる。整列キー１１０は絶縁体により構成できる。
図２７を参照すれば、周辺回路３００上に支持基板８０を付着し、半導体基板１００を反転させる。周辺回路３００と半導体基板１００は支持基板８０上に反転された形態に順次積層されている。金属配線３０６は支持基板８０に隣接して下に向かい、半導体基板１００の第２面１００ｂが上に向かう。
図２８を参照すれば、半導体基板１００の第２面１００ｂをリセスして第３面１００ｃが露出される。一例として、支持基板８０によって半導体基板１００が支持された状態においてエッチバックや化学機械的研磨、グラインディング等によって第２面１００ｂをリセスする。整列キー１１０と連結コンタクト１０７とは第３面１００ｃにより露出される。
図２９を参照すれば、半導体基板１００の第３面１００ｃ上にセルアレイ２００を形成する。セルアレイ２００を形成することは第３面１００ｃの下にリセスされたゲート２０４を含むセルトランジスター２０５、セルトランジスター２０５と電気的に連結されるビットライン２０６とキャパシター２０９、及びセルトランジスター２０５と、ビットライン２０６と、キャパシター２０９とを覆う絶縁膜２０８を形成することを包含する。セルアレイ２００はメモリセルアレイであり得る。セルアレイ２００は整列キー１１０によって周辺回路３００と整列されて形成される。ビットライン２０６が連結コンタクト１０７と接続されることによって、セルアレイ２００と周辺回路３００とが電気的に連結される。本実施形態によれば、周辺トランジスター３０５は半導体基板１００の第１面１００ａに、セルトランジスター２０５は第３面１００ｃに形成される。周辺トランジスター３０５とセルトランジスター２０５とは図６に図示したように背中合わせ形態に配置される。
本実施形態によれば、図１乃至図５において説明したことと同一又は類似に支持基板８０上に周辺回路３００上にセルアレイ２００が積層されたＣＯＰ（Ｃｅｌｌ Ｏｎ Ｐｅｒｉｐｈｅｒａｌ）形態の半導体素子１０００が形成される。金属配線３０６は支持基板８０に隣接配置されることによって、支持基板８０がヒートシンク役割を果たし得る。
変形形態として、図３０に示したように、支持基板８０を貫通して金属配線３０６と連結されるビア９２と、ビア９２と連結されたパッド９４とがさらに含まれた半導体素子１０００ａを製造できる。熱はビア９２を通じて支持基板８０方へさらに容易に排出される。
他の変形形態として、図３１に図示したように、支持基板８０を除去し、絶縁膜３０８を一部貫通して金属配線３０６と連結されたビア９２と絶縁膜３０８上にビア９２と連結されたパッド９４を形成して半導体素子１０００ｂを製造できる。
＜半導体メモリ素子の製造例２＞
図３２乃至図３８は本発明の他の実施形態による半導体メモリ素子の製造方法を示した断面図である。図３９及び図４０は図３８の変形形態を示した断面図である。
図３２を参照すれば、第１面１００ａとその反対面である第２面１００ｂとを有する半導体基板１００を提供し、その半導体基板１００に深い深さのフィールド領域１０３と浅い深さの素子分離膜２０２とを形成する。
図３３を参照すれば、半導体基板１００の第１面１００ａ上にセルトランジスター層２１０を形成する。セルトランジスター層２１０を形成することは第１面１００ａの下にリセスされたゲート２０４を含むセルトランジスター２０５、セルトランジスター２０５と電気的に連結されるビットライン２０６、及びセルトランジスター２０５とビットライン２０６とを覆う絶縁膜２０８を形成することを包含する。セルトランジスター層２１０を形成する時、フィールド領域１０３を互いに平行に離隔して垂直貫通する整列キー１１０と連結コンタクト１０７とを形成する。連結コンタクト１０７はビットライン２０６と接続されてセルトランジスター層２１０と電気的に連結される。一例によれば、連結コンタクト１０７はビットライン２０６と同時に形成できる。
図３４を参照すれば、セルトランジスター層２１０上に第１支持基板８１を付着し、半導体基板１００を反転させる。セルトランジスター層２１０と半導体基板１００とは第１支持基板８１上において反転された形態に順次積層されている。
図３５を参照すれば、半導体基板１００の第２面１００ｂをリセスして第３面１００ｃが露出される。一例として、第１支持基板８１によって半導体基板１００が支持された状態において第２面１００ｂをリセスする。整列キー１１０と連結コンタクト１０７とは第３面１００ｃにより露出される。
図３６を参照すれば、半導体基板１００の第３面１００ｃ上に連結コンタクト１０７と電気的に連結される周辺回路３００を形成する。周辺回路３００を形成することは半導体基板１００の第３面１００ｃ上にゲート３０４を含む周辺トランジスター３０５、周辺トランジスター３０５と電気的に連結される金属配線３０６、及び周辺トランジスター３０５と金属配線３０６とを覆う絶縁膜３０８を形成することを包含する。周辺回路３００は整列キー１１０によってセルトランジスター層２１０と整列される。金属配線３０６は連結コンタクト１０７と接続されてセルトランジスター２０５と電気的に連結される。周辺回路３００は連結コンタクト１０７によってセルトランジスター層２１０と電気的に連結される。
図３７を参照すれば、周辺回路３００上に第２支持基板８２を付着し、半導体基板１００を再反転させる。金属配線３０６は半導体基板１００と第２支持基板８２との間に配置される。第１支持基板８１は除去される。
図３８を参照すれば、セルトランジスター２０５と電気的に連結されるキャパシター２０９を形成する。半導体基板１００の第１面１００ａの上にはセルトランジスター２０５とビットライン２０６及びキャパシター２０９が含まれたセルアレイ２００、即ちメモリセルアレイが形成される。前記一連の工程によれば、図１３乃至図１９において説明したことと同一又は類似に半導体基板１００の第１面１００ａの上にはセルアレイ２００が第３面１００ｃの上には周辺回路３００が配置される半導体素子２０００が製造される。半導体素子２０００は第２支持基板８２上に周辺回路３００上にセルアレイ２００が積層されたＣＯＰ（Ｃｅｌｌ Ｏｎ Ｐｅｒｉｐｈｅｒａｌ）構造を成す。半導体素子２０００は図２９の半導体素子１０００と実質的に同一である。
本実施形態によれば、高温工程であるセルトランジスター２０５及び周辺トランジスター３０５を形成する工程の以後に低温工程であるキャパシター２０９を形成する工程を行うことによって、キャパシター２０９に加えられる熱的負担を軽減できる。セルトランジスター２０５は半導体基板１００の第１面１００ａに、周辺トランジスター３０５は第３面１００ｃに形成される。セルトランジスター２０５と周辺トランジスター３０５とは図６に図示したように背中合わせ形態に配置される。
変形形態として、図３９に示したように、第２支持基板８２を貫通して金属配線３０６と連結されるビア９２と、ビア９２と連結されたパッド９４とをさらに含む半導体素子２０００ａを製造できる。熱はビア９２を通じて第２支持基板８２の方へさらに容易に排出される。
他の変形形態として、図４０に図示したように、第２支持基板８２が除去され、ビア９２が絶縁膜３０８を一部貫通して金属配線３０６と連結される半導体素子２０００ｂを製造できる。
＜半導体メモリ素子の製造例３＞
図４１乃至図４５は本発明のその他の実施形態による半導体メモリ素子の製造方法を示した断面図である。
図４１を参照すれば、第１面１００ａとその反対面である第２面１００ｂとを有する半導体基板１００を提供し、その半導体基板１００に深い深さのフィールド領域１０３と浅い深さの素子分離膜２０２とを形成する。
図４２を参照すれば、半導体基板１００の第１面１００ａ上にセルアレイ２００を形成する。セルアレイ２００を形成することは第１面１００ａの下にリセスされたゲート２０４を含むセルトランジスター２０５、セルトランジスター２０５と電気的に連結されるビットライン２０６、及びセルトランジスター２０５とビットライン２０６を覆う絶縁膜２０８を形成することを包含する。セルアレイ２００を形成する時、フィールド領域１０３を互いに平行に離隔して垂直貫通する整列キー１１０と連結コンタクト１０７とを形成する。連結コンタクト１０７はセルトランジスター２０５と電気的に連結される。一例によれば、連結コンタクト１０７はビットライン２０６と同時に形成する。
図４３を参照すれば、セルアレイ２００上に支持基板８０を付着し、半導体基板１００を反転させる。セルアレイ２００と半導体基板１００とは支持基板８０上に反転された形態に順次積層されている。
図４４を参照すれば、半導体基板１００の第２面１００ｂをリセスして第３面１００ｃが露出される。一例として、支持基板８０によって半導体基板１００が支持された状態においてエッチバックや化学機械的研磨、グラインディング等により第２面１００ｂをリセスする。整列キー１１０と連結コンタクト１０７とは第３面１００ｃにより露出される。
図４５を参照すれば、半導体基板１００の第３面１００ｃ上に周辺回路３００を形成する。周辺回路３００を形成することは第３面１００ｃ上のゲート３０４を含む周辺トランジスター３０５、周辺トランジスター３０５と電気的に連結される金属配線３０６、及び周辺トランジスター３０５と金属配線３０６とを覆う絶縁膜３０８を形成することを包含する。周辺回路３００は整列キー１１０によってセルアレイ２００と整列されて形成される。金属配線３０６は連結コンタクト１０７と接続されてビットライン２０６或いはセルトランジスター２０５と電気的に連結される。周辺回路３００は連結コンタクト１０７によってセルアレイ２００と電気的に連結される。周辺回路３００の形成の時、低温工程を採択するか、或いは工程レシピを適切に調節してキャパシター２０９に加えられる熱的負担（ｈｅａｔ ｂｕｄｇｅｔ）を最小化できる。
前記一連の工程を通じて周辺トランジスター３０５は半導体基板１００の第３面１００ｃにセルトランジスター２０５は第１面１００ａに配置される半導体素子３０００が製造される。半導体素子３０００は支持基板８０上においてセルアレイ２００上に周辺回路３００が積層されたＰＯＣ（Ｐｅｒｉｐｈｅｒａｌ Ｏｎ Ｃｅｌｌ）構造を成す。周辺トランジスター３０５とセルトランジスター２０５は図６に図示したように背中合わせ形態に配置される。
本実施形態によれば金属配線３０６は半導体素子３０００の最上層に配置されるので、放熱が容易に行われる。セルアレイ２００及び周辺回路３００は熱的ストレスに伴う誤作動が無くなるか、或いは最小になり得る。
＜イメージセンサーの製造例１＞
図４６乃至図５０は本発明の一実施形態によるイメージセンサーの製造方法を示した断面図である。図５１は図５０の変形形態を示した断面図である。
図４６を参照すれば、第１面１００ａとその反対面である第２面１００ｂとを有する半導体基板１００を提供し、その半導体基板１００に深い深さのフィールド領域１０３と浅い深さの素子分離膜３０２とを形成する。半導体基板１００は例えば不純物（例：ｐ形ドーパント）によりドーピングされたシリコン基板である。
図４７を参照すれば、半導体基板１００の第１面１００ａ上にゲート３０４を含む周辺トランジスター３０５、周辺トランジスター３０５と電気的に連結される金属配線３０６、及び周辺トランジスター３０５と金属配線３０６とを覆う絶縁膜３０８を含む周辺回路３００を形成する。周辺回路３００を形成する時、フィールド領域１０３を互いに平行に離隔して垂直貫通して第１面１００ａから第２面１００ｂに向かって延長される整列キー１１０と連結コンタクト１０７とを形成する。連結コンタクト１０７は周辺トランジスター３０５或いは金属配線３０６と連結されることによって、周辺回路３００と電気的に連結される。一例によれば、連結コンタクト１０７は金属配線３０６と同時に形成できる。
図４８を参照すれば、周辺回路３００上に支持基板８０を付着し、半導体基板１００を反転させる。周辺回路３００と半導体基板１００とは支持基板８０上において反転された形態に順次積層されている。支持基板８０はシリコン基板であるか、或いは非シリコン基板（例：ガラス或いは樹脂基板）であり、その種類を問わない。
図４９を参照すれば、半導体基板１００の第２面１００ｂをリセスして第３面１００ｃが露出される。一例として、支持基板８０によって半導体基板１００が支持された状態においてエッチバックや化学機械的研磨、グラインディング等によって第２面１００ｂをリセスする。整列キー１１０と連結コンタクト１０７は第３面１００ｃにより露出される。
図５０を参照すれば、半導体基板１００の第３面１００ｃ上にピクセルアレイ５００を形成する。ピクセルアレイ５００を形成することは素子分離膜５０２、ピクセルトランジスター５０５、フォトダイオード５０９、連結配線５０６、及び絶縁膜５０８を形成することを包含する。ピクセルトランジスター５０５は移送トランジスター５０４ａ、リセットトランジスター５０４ｂ、ソースフォロワートランジスター５０４ｃ、及び選択トランジスター５０４ｄを包含することができる。ピクセルアレイ５００は整列キー１１０によって周辺回路３００と整列される。フォトダイオード５０９は半導体基板１００に第１導電形不純物（例：ｎ形ドーパント）が注入されて形成された第１ドーピング領域５０９ａ、及び第１ドーピング領域５０９ａに第２導電形不純物（例：ｐ形ドーパント）が注入されて形成された第２ドーピング領域５０９ｂを包含する。連結配線５０６はピクセルトランジスター５０５と連結コンタクト１０７とを電気的に連結する。ピクセルアレイ５００は連結コンタクト１０７を通じて周辺回路３００と電気的に連結される。
本実施形態によれば、図１乃至図５において説明したことと同一又は類似に支持基板８０上において周辺回路３００上にピクセルアレイ５００が積層されたＣＯＰ（Ｃｅｌｌ Ｏｎ Ｐｅｒｉｐｈｅｒａｌ）構造を有するＣＭＯＳイメージセンサー４０００が形成される。周辺トランジスター３０５は半導体基板１００の第１面１００ａ上にピクセルトランジスター５０５は第３面１００ｃ上に形成される。これによって、周辺トランジスター３０５とピクセルトランジスター５０５とは図６に図示したように背中合わせ形態に配置される。
他の例として、図５１に示したように、移送トランジスター５０４ａは半導体基板１００の第３面１００ｃ上に形成し、リセットトランジスター５０４ｂ、ソースフォロワートランジスター５０４ｃ、及び選択トランジスター５０４ｄは半導体基板１００の第１面１００ａ上に形成して、ＣＭＯＳイメージセンサー４０００ａを製造する。例えば、図４７において説明したように周辺回路３００を形成する時、リセットトランジスター５０４ｂ、ソースフォロワートランジスター５０４ｃ、選択トランジスター５０４ｄ、及び連結配線５０６を形成する。そして、図５０において説明したようにピクセルアレイ５００を形成する時、移送トランジスター５０４ａ、フォトダイオード５０９、及び連結コンタクト１０７及び移送トランジスター５０４ａと電気的に連結される第２連結配線５０７を形成する。
＜イメージセンサーの製造例２＞
図５２乃至図５７は本発明の一実施形態によるイメージセンサーの製造方法を示した断面図である。
図５２を参照すれば、第１面１００ａとその反対面である第２面１００ｂとを有する半導体基板１００を提供し、その半導体基板１００に深い深さのフィールド領域１０３と浅い深さの素子分離膜５０２とを形成する。半導体基板１００は例えば不純物（例：ｐ形ドーパント）によりドーピングされたシリコン基板である。
図５３を参照すれば、半導体基板１００の第１面１００ａ上にピクセルアレイ５００を形成する。ピクセルアレイ５００を形成することはピクセルトランジスター５０５、フォトダイオード５０９、連結配線５０６、及び絶縁膜５０８を形成することを包含する。ピクセルアレイ５００を形成する時、フィールド領域１０３を互いに平行に離隔して垂直貫通して第１面１００ａから第２面１００ｂに向かって延長される整列キー１１０と連結コンタクト１０７とを形成する。連結コンタクト１０７はピクセルトランジスター５０５或いは連結配線５０６と連結されることによって、ピクセルアレイ５００と電気的に連結される。一例によれば、連結コンタクト１０７は連結配線５０６と同時に形成する。ピクセルトランジスター５０５は移送トランジスター５０４ａ、リセットトランジスター５０４ｂ、ソースフォローワートランジスター５０４ｃ、及び選択トランジスター５０４ｄを包含する。フォトダイオード５０９は第１導電形不純物（例：ｎ形ドーパント）によりドーピングされた第１ドーピング領域５０９ａ、及び第２導電形不純物（例：ｐ形ドーパント）によりドーピングされた第２ドーピング領域５０９ｂを包含する。連結配線５０６はピクセルトランジスター５０５と連結コンタクト１０７を電気的に連結する。
図５４を参照すれば、ピクセルアレイ５００上に第１支持基板８１を付着し、半導体基板１００を反転させる。ピクセルアレイ５００と半導体基板１００とは第１支持基板８１上において反転された形態に順次積層されている。
図５５を参照すれば、半導体基板１００の第２面１００ｂをリセスして第３面１００ｃが露出される。一例として、第１支持基板８１によって半導体基板１００が支持された状態においてエッチバックや化学機械的研磨、グラインディング等によって第２面１００ｂをリセスする。整列キー１１０と連結コンタクト１０７は第３面１００ｃにより露出される。
図５６を参照すれば、半導体基板１００の第１面１００ａ上にゲート３０４を含む周辺トランジスター３０５、周辺トランジスター３０５と電気的に連結される金属配線３０６、及び周辺トランジスター３０５と金属配線３０６を覆う絶縁膜３０８を含む周辺回路３００を形成する。周辺回路３００は整列キー１１０によってピクセルアレイ５００と整列される。金属配線３０６は連結コンタクト１０７と接続されて連結配線５０６と電気的にされる。周辺回路３００は連結コンタクト１０７によってピクセルアレイ５００と電気的に連結される。本実施形態によれば、図２０乃至図２４において説明したことと同一又は類似に第１支持基板８１上においてピクセルアレイ５００上に周辺回路３００が積層されたＰＯＣ（Ｐｅｒｉｐｈｅｒａｌ Ｏｎ Ｃｅｌｌ）構造を得られる。
図５７を参照すれば、第１支持基板８１を除去すれば、ＣＭＯＳイメージセンサー５０００が製造される。選択的に、周辺回路３００上に第２支持基板８２を付着する。ＣＭＯＳイメージセンサー５０００は図５０のＣＭＯＳイメージセンサー４０００と実質的に同一である。図５１のＣＭＯＳイメージセンサー４０００ａと同一又は類似に、移送トランジスター５０４ａは半導体基板１００の第１面１００ａ上に形成し、リセットトランジスター５０４ｂ、ソースフォロワートランジスター５０４ｃ、及び選択トランジスター５０４ｄは半導体基板１００の第３面１００ｃ上に形成する。
＜応用例＞
図５８は本発明の実施形態による半導体素子を具備するメモリカードを示したブロック図である。
図５８を参照すれば、上述した本発明の実施形態による半導体素子１乃至３０００ａの中の少なくともいずれか１つを含むメモリ１２１０はメモリカード１２００に応用される。一例として、メモリカード１２００はホスト１２３０とメモリ１２１０との間の諸般データ交換を制御するメモリコントローラ１２２０を包含する。ＳＲＡＭ１２２１は中央処理装置１２２２の動作メモリとして使用され得る。ホストインターフェイス１２２３はメモリカード１２００と接続されるホスト１２３０のデータ交換プロトコルを具備する。誤謬修正コード１２２４はメモリ１２１０から読出されたデータに含まれる誤謬を検出及び訂正できる。メモリインターフェイス１２２５はメモリ１２１０とインターフェイシングする。中央処理装置１２２２はメモリコントローラ１２２０のデータを交換するための諸般制御動作を遂行する。
図５９は本発明の実施形態による半導体素子を応用した情報処理システムを示したブロック図である。
図５９を参照すれば、情報処理システム１３００は本発明の実施形態による半導体素子１乃至３０００ａの中の少なくともいずれか１つを具備するメモリシステム１３１０を包含する。情報処理システム１３００はモバイル機器やコンピューター等を包含する。一例として、情報処理システム１３００はメモリシステム１３１０と各々システムバス１３６０に電気的に連結されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を包含する。メモリシステム１３１０はメモリ１３１１とメモリコントローラ１３１２を含み、図５８のメモリカード１２００と実質的に同様に構成される。このようなメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納される。情報処理システム１３００はメモリカード、半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）、カメライメージセンサー（Ｃａｍｅｒａ Ｉｍａｇｅ Ｓｅｎｓｏｒ）及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）として提供される。一例として、メモリシステム１３１０は半導体ディスク装置ＳＳＤにより構成され、この場合、情報処理システム１３００は大容量のデータをメモリシステム１３１０に安定的に、そして信頼性あるように格納する。
図６０は本発明の実施形態によるイメージセンサーを応用した情報処理システムを示したブロック図である。
図６０を参照すれば、情報処理システム１４００は中央処理装置１４２０、バス１４７０を通じて中央処理装置１４２０と通信するイメージセンサー１４１０、入出力装置１４３０、ＲＡＭ１４４０、コンパクトディスクドライブ１４５０、及びハードディスクドライブ１４６０を包含する。イメージセンサー１４１０は本発明の実施形態によるＣＭＯＳイメージセンサー４０００、４０００ａ、５０００の中の少なくともいずれか１つを包含する。イメージセンサー１４１０は中央処理装置１４２０或いは情報処理システム１４００の他の装置１４４０乃至１４６０から制御信号又はデータ信号を受信する。イメージセンサー１４１０は制御信号又はデータ信号に基づいてイメージを定義する信号を中央処理装置１４２０に提供し、中央処理装置１４２０はイメージセンサー１４１０から受信した信号を処理する。
要約すれば、高集積度を得るために半導体素子を３次元構造に形成する。３次元構造の半導体素子を製造するために半導体基板上に他の半導体素子を積層するか半導体基板上に単結晶半導体膜を形成することが一般的である。しかし、積層された半導体素子の間に電気的連結部を形成することは電気的連結部形成の複雑性、微細な整列の困難性、熱的負担（ｈｅａｔ ｂｕｄｇｅｔ）下における工程進行等の問題が発生する。例えば、従来の積層構造においてセルアレイ上に単結晶半導体膜を付着するにはセルアレイ上に周辺回路の形成が必要である。その上に、セルアレイに周辺回路を電気的に連結するために深い垂直コンタクトの形成が必要であり、セルアレイと周辺回路との間の整列を確保することが難しい。
本実施形態はセルアレイと周辺回路とが半導体基板の両面に分離配置されることを提供する。したがって、集積度が向上し、チップ面積が減少する。さらに、セルアレイと周辺回路とを精密に垂直整列でき、熱的負担を軽減でき、セルアレイと周辺回路との各々の特性を最大化できるので、半導体素子の電気的特性が向上する。
以上の発明の詳細な説明は開示した実施状態に本発明を制限しようとする意図ではなく、本発明の要旨を逸脱しない範囲内において多様な他の組合、変更及び環境で使用することができる。添付した請求の範囲は他の実施状態も含むと理解しなければならない。
１、２、３、１０００、１０００ａ、１０００ｂ、２０００、２０００ａ、２０００ｂ、３０００ 半導体素子
２０、２００ セルアレイ
３０、３００ 周辺回路
８０ 支持基板
８１ 第１支持基板
８２ 第２支持基板
９２ ビア
９４ パッド
１００ 半導体基板
１００ａ 第１面
１００ｂ 第２面
１００ｃ 第３面
１０３ フィールド領域
１０７ 連結コンタクト
１１０ 整列キー
２０５ セルトランジスター
２０６ ビットライン
２０８、３０８、５０８ 絶縁膜
２０９ キャパシター
２１０ セルトランジスター層
２２０ キャパシター層
２０２、３０２、５０２ 素子分離膜
３０５ 周辺トランジスター
３０６ 金属配線
５００ ピクセルアレイ
５０４ａ 移送トランジスター
５０４ｂ リセットトランジスター
５０４ｃ ソースフォロワートランジスター
５０４ｄ 選択トランジスター
５０５ ピクセルトランジスター
５０６ 連結配線
５０９ フォトダイオード
１２００ メモリカード
１２１０、１３１１ メモリ
１２２０、１３１２ メモリコントローラ
１２２１ ＳＲＡＭ
１２２２、１３３０、１４２０ 中央処理装置
１２２３ ホストインターフェイス
１２２４ 誤謬修正コード
１２２５ メモリインターフェイス
１２３０ ホスト
１３００、１４００ 情報処理システム
１３１０ メモリシステム
１３２０ モデム
１３４０、１４４０ ＲＡＭ
１３５０ ユーザーインターフェイス
１３６０ システムバス
１４１０ イメージセンサー
１４３０ 入出力装置
１４５０ コンパクトディスクドライブ
１４６０ ハードディスクドライブ
１４７０ バス
４０００、４０００ａ、５０００ ＣＭＯＳイメージセンサー

Claims (10)

  1. 上面とその反対面である下面とを有する半導体基板と、
    前記半導体基板の上面上に配置された上部回路と、
    前記半導体基板の下面上に配置された下部回路と、
    前記半導体基板を貫通して前記上部回路と前記下部回路とを電気的に連結する垂直な連結コンタクトと、
    前記半導体基板を貫通して前記上部回路と前記下部回路とを垂直整列させる整列キーと、を含み、
    前記半導体基板は、前記上部回路と前記下部回路との間に配置された絶縁膜を含み、前記整列キーは、前記絶縁膜を垂直貫通し、
    前記整列キーは、絶縁体を含むことを特徴とする半導体素子。
  2. 前記上部回路は、セルトランジスターを有するセルアレイを含み、
    前記下部回路は、周辺トランジスターを有する周辺回路を含み、
    前記セルトランジスターは、前記半導体基板を中心に前記周辺トランジスターと反対方向を向く垂直対称（ｖｅｒｔｉｃａｌｌｙ ｓｙｍｍｅｔｒｉｃ）であることを特徴とする請求項１に記載の半導体素子。
  3. 前記セルアレイは、前記セルトランジスターと電気的に連結されたビットラインをさらに含み、
    前記下部回路は、前記周辺トランジスターと電気的に連結された金属配線をさらに含み、
    前記連結コンタクトは、前記ビットラインと前記金属配線とを電気的に連結することを特徴とする請求項２に記載の半導体素子。
  4. 前記下部回路上に付着された支持基板と、
    前記支持基板を貫通して前記金属配線と連結されたビアと、
    前記支持基板上に配置されて前記ビアと連結されたパッドと、をさらに含み、
    前記金属配線は、前記半導体基板と前記支持基板との間に配置され、
    前記金属配線は、前記支持基板に隣接して配置されることを特徴とする請求項３に記載の半導体素子。
  5. 第１面とその反対面である第２面とを有する半導体基板を提供し、
    前記半導体基板を貫通して前記第１面から前記第２面に向かって延長され、前記第２面に至らない絶縁領域を形成する段階と、
    互いに平行に離隔して前記絶縁領域を貫通して前記第１面から前記第２面に向かって延長され、前記第２面に至らない整列キーと連結コンタクトとを形成する段階と、
    前記半導体基板の第１面上に前記連結コンタクトと電気的に連結される第１回路を形成する段階と、
    前記第１回路上に支持基板を形成し、
    前記半導体基板の第２面をリセスして前記絶縁領域と前記整列キーと前記連結コンタクトとを露出させる第３面を形成する段階と、
    前記半導体基板の第３面上に前記連結コンタクトと電気的に連結される第２回路を形成する段階とを含み、
    前記整列キーは、絶縁体を含むことを特徴とする半導体素子の製造方法。
  6. 上面とその反対面である下面とを有する半導体基板と、
    前記半導体基板の下面上に提供された、セルトランジスターを有するセルアレイと、
    前記半導体基板の上面上に提供された、周辺トランジスターを有する周辺回路と、
    前記上面から前記下面まで延長されて前記セルアレイを前記周辺回路に垂直整列させる整列キーと、
    前記上面から前記下面まで延長されて前記セルアレイを前記周辺回路に電気的に連結する連結コンタクトと、を含み、
    前記セルトランジスターと前記周辺トランジスターとは、前記半導体基板を中心に反対方向を向く垂直対称（ｖｅｒｔｉｃａｌｌｙ ｓｙｍｍｅｔｒｉｃ）であり、
    前記整列キーは、絶縁体を含むことを特徴とする半導体素子。
  7. 前記セルアレイは、前記セルトランジスターに電気的に連結されたビットラインをさらに含み、
    前記周辺回路は、前記周辺トランジスターに電気的に連結された金属配線をさらに含み、
    前記連結コンタクトは、前記ビットラインを前記金属配線に電気的に連結することを特徴とする請求項６に記載の半導体素子。
  8. 前記セルアレイは、前記セルトランジスター上に提供されたキャパシターをさらに含み、
    前記キャパシターは、前記セルトランジスターに電気的に連結されたことを特徴とする請求項６に記載の半導体素子。
  9. 上面とその反対面である下面とを有する半導体基板と、
    前記半導体基板を貫通して前記上面から前記下面まで延長された絶縁領域と、
    前記絶縁領域を貫通して前記上面から前記下面まで延長された絶縁性の整列キーと、
    前記絶縁領域を貫通して前記上面から前記下面まで延長された導電性の連結コンタクトと、
    前記半導体基板の上面上に提供されて前記連結コンタクトと電気的に連結された第１回路と、
    前記半導体基板の下面上に提供されて前記連結コンタクトと電気的に連結された第２回路と、を含み、
    前記整列キーは、前記第１回路を前記第２回路に垂直整列させることを特徴とする半導体素子。
  10. 前記第１回路と前記第２回路との中の、
    いずれか１つは、セルトランジスターを有するセルアレイを含み、
    その他の１つは、周辺トランジスターを有する周辺回路を含み、
    前記セルトランジスターと前記周辺トランジスターとは、前記半導体基板を中心に反対方向を向く垂直対称（ｖｅｒｔｉｃａｌｌｙ ｓｙｍｍｅｔｒｉｃ）であることを特徴とする請求項９に記載の半導体素子。
JP2014042126A 2013-03-04 2014-03-04 半導体素子及びその製造方法 Active JP6316620B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2013-0022848 2013-03-04
KR1020130022848A KR102056867B1 (ko) 2013-03-04 2013-03-04 반도체 소자 및 그 제조방법

Publications (3)

Publication Number Publication Date
JP2014170940A JP2014170940A (ja) 2014-09-18
JP2014170940A5 JP2014170940A5 (ja) 2017-03-02
JP6316620B2 true JP6316620B2 (ja) 2018-04-25

Family

ID=51420588

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014042126A Active JP6316620B2 (ja) 2013-03-04 2014-03-04 半導体素子及びその製造方法

Country Status (4)

Country Link
US (1) US9184136B2 (ja)
JP (1) JP6316620B2 (ja)
KR (1) KR102056867B1 (ja)
CN (1) CN104037125B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102398665B1 (ko) * 2015-05-07 2022-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법
US10014333B2 (en) * 2015-08-26 2018-07-03 Semiconductor Components Industries, Llc Back-side illuminated pixels with interconnect layers
KR102589594B1 (ko) * 2016-03-02 2023-10-17 삼성전자주식회사 반도체 메모리 소자
EP3440705A4 (en) 2016-04-01 2019-11-13 INTEL Corporation TRANSISTOR CELLS COMPRISING A DEEP INTERCONNECTION HOLE COVERED WITH DIELECTRIC MATERIAL
BR112019001313A2 (pt) 2016-08-26 2019-04-30 Intel Corporation estruturas de dispositivo de circuito integrado e técnicas de fabricação de frente e verso
DE112017008080T5 (de) 2017-12-26 2020-07-09 Intel Corporation Gestapelte transistoren mit zuletzt ausgebildetem kontakt
US11430814B2 (en) 2018-03-05 2022-08-30 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
US11688780B2 (en) 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization
CN112768446A (zh) * 2019-10-21 2021-05-07 珠海零边界集成电路有限公司 一种集成芯片及其制备方法
KR20210090426A (ko) 2020-01-10 2021-07-20 에스케이하이닉스 주식회사 반도체 장치
KR20220026654A (ko) 2020-08-25 2022-03-07 삼성전자주식회사 3차원 반도체 메모리 장치
US20230187314A1 (en) * 2021-12-15 2023-06-15 International Business Machines Corporation Memory cell in wafer backside
US20240107737A1 (en) * 2022-09-23 2024-03-28 Apple Inc. Stacked SRAM Cell Architecture

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62272556A (ja) * 1986-05-20 1987-11-26 Fujitsu Ltd 三次元半導体集積回路装置及びその製造方法
JPH01214040A (ja) * 1988-02-22 1989-08-28 Nec Corp 半導体集積回路の製造方法
US5502667A (en) 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
JP2555965B2 (ja) 1993-12-13 1996-11-20 日本電気株式会社 半導体装置の製造方法
JP4187808B2 (ja) * 1997-08-25 2008-11-26 株式会社ルネサステクノロジ 半導体装置の製造方法
US6303460B1 (en) * 2000-02-07 2001-10-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
JP3230512B2 (ja) 1999-02-04 2001-11-19 日本電気株式会社 Ｃｏｂ構造のｄｒａｍ及びその製造方法
JP3915868B2 (ja) 2000-07-07 2007-05-16 セイコーエプソン株式会社 強誘電体メモリ装置およびその製造方法
KR100537552B1 (ko) 2000-07-31 2005-12-16 매그나칩 반도체 유한회사 반도체 소자 및 그의 제조 방법
JP4008651B2 (ja) 2000-10-31 2007-11-14 株式会社東芝 半導体装置とその製造方法
US7046522B2 (en) 2002-03-21 2006-05-16 Raymond Jit-Hung Sung Method for scalable architectures in stackable three-dimensional integrated circuits and electronics
KR100975332B1 (ko) 2008-05-30 2010-08-12 이상윤 반도체 장치 및 그 제조 방법
KR100505690B1 (ko) * 2003-06-13 2005-08-03 삼성전자주식회사 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자및 그 제조방법
WO2005008982A1 (en) 2003-07-03 2005-01-27 Sinett Corporation Method of stacking multiple devices to create the equivalent of a single device with a larger port count
KR100672936B1 (ko) * 2004-07-01 2007-01-24 삼성전자주식회사 상변환 기억소자 및 그 제조방법
JP4466853B2 (ja) 2005-03-15 2010-05-26 セイコーエプソン株式会社 有機強誘電体メモリ及びその製造方法
EP1934668B1 (en) 2005-09-06 2016-03-16 Beyond Blades Ltd. 3-dimensional multi-layered modular computer architecture
US20070126085A1 (en) * 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
KR100833194B1 (ko) * 2006-12-19 2008-05-28 삼성전자주식회사 반도체 칩의 배선층이 기판에 직접 연결된 반도체 패키지및 그 제조방법
KR100854925B1 (ko) 2006-12-21 2008-08-27 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US7485508B2 (en) * 2007-01-26 2009-02-03 International Business Machines Corporation Two-sided semiconductor-on-insulator structures and methods of manufacturing the same
KR20080099170A (ko) 2007-05-07 2008-11-12 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그의 제조 방법
KR100949890B1 (ko) 2007-12-11 2010-03-25 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100962229B1 (ko) 2008-03-03 2010-06-11 오춘식 반도체 장치 및 그 제조 방법
US8278167B2 (en) 2008-12-18 2012-10-02 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
US8299583B2 (en) * 2009-03-05 2012-10-30 International Business Machines Corporation Two-sided semiconductor structure
JP5518879B2 (ja) * 2009-09-21 2014-06-11 株式会社東芝 ３次元集積回路製造方法、及び装置
JP5697898B2 (ja) * 2009-10-09 2015-04-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
JP5144698B2 (ja) 2010-03-05 2013-02-13 株式会社東芝 半導体記憶装置及びその製造方法
JP6034095B2 (ja) * 2012-08-21 2016-11-30 株式会社東芝 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN104037125A (zh) 2014-09-10
US20140246782A1 (en) 2014-09-04
KR102056867B1 (ko) 2020-01-22
KR20140108935A (ko) 2014-09-15
US9184136B2 (en) 2015-11-10
CN104037125B (zh) 2018-09-11
JP2014170940A (ja) 2014-09-18

Similar Documents

Publication Publication Date Title
JP6316620B2 (ja) 半導体素子及びその製造方法
US10903216B2 (en) Semiconductor memory device and method of fabricating the same
US9761593B2 (en) Semiconductor device
EP4379812A2 (en) Semiconductor structure with buried power rail and integrated circuit
JP6399887B2 (ja) Ｔｓｖ構造を具備した集積回路素子及びその製造方法
US9449970B2 (en) Semiconductor devices and methods of forming the same
KR102142366B1 (ko) 반도체 집적 회로 소자 및 그 제조 방법, 반도체 패키지
US9455284B2 (en) Stack type image sensor
TWI685110B (zh) 具有非主動鰭片之半導體裝置及其製造方法
US8710650B2 (en) Semiconductor devices having through electrodes and methods of fabricating the same
JP2012089566A (ja) 半導体装置及びその製造方法、並びにデータ処理システム
KR20140005479A (ko) 수직채널트랜지스터를 구비한 반도체장치 및 그 제조 방법
KR101814576B1 (ko) 반도체 소자
US20220223500A1 (en) Memory device and method of manufacturing the same
KR101227339B1 (ko) 반도체 소자 및 그 형성 방법
US20220130855A1 (en) Semiconductor device and manufacturing method of a semiconductor device
JP2013098532A (ja) 半導体素子及びその形成方法
JP6040035B2 (ja) 半導体装置およびその製造方法
TWI809513B (zh) 具有多襯墊的半導體元件結構及其製備方法
WO2019132890A1 (en) Ferroelectric memory devices with integrated capacitors and methods of manufacturing the same
US11640943B2 (en) Semiconductor wafer and method for fabricating the same
TW202245220A (zh) 具有多襯墊的半導體元件結構及其製備方法
JP2014011194A (ja) 半導体装置及びその製造方法
JP2014175647A (ja) 半導体装置およびその製造方法
KR20120034990A (ko) 반도체 소자 및 그 형성 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170125

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180313

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180328

R150 Certificate of patent or registration of utility model

Ref document number: 6316620

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250