JP6173548B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6173548B2
JP6173548B2 JP2016174210A JP2016174210A JP6173548B2 JP 6173548 B2 JP6173548 B2 JP 6173548B2 JP 2016174210 A JP2016174210 A JP 2016174210A JP 2016174210 A JP2016174210 A JP 2016174210A JP 6173548 B2 JP6173548 B2 JP 6173548B2
Authority
JP
Japan
Prior art keywords
layer
transistor
circuit
voltage
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016174210A
Other languages
English (en)
Other versions
JP2017022397A (ja
Inventor
齋藤　利彦
利彦 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017022397A publication Critical patent/JP2017022397A/ja
Application granted granted Critical
Publication of JP6173548B2 publication Critical patent/JP6173548B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1233—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different thicknesses of the active layer in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Description

本発明の一態様は、パルス変換回路に関する。
信号のパルスを所定の回路に入力するタイミングを制御するために、入力される信号に応
じて、入力された信号のパルス幅が変化した信号を生成して出力する回路（パルス変換回
路ともいう）が知られている。
従来のパルス変換回路としては、例えばインバータを用いた回路などが挙げられる（例え
ば特許文献１）。
特開平７−２０２６７７号公報
従来のパルス変換回路は、インバータを構成する複数のトランジスタのサイズを異ならせ
ること又はインバータを構成するトランジスタの数を増やすことにより、パルス幅を変え
ているため、インバータの回路面積が大きくなり、該パルス変換回路を具備する装置の小
型化を阻害してしまうという問題があった。
本発明の一態様では、回路面積を低減することを課題の一つとする。
本発明の一態様は、Ｐ型トランジスタ及びＮ型トランジスタを備える論理回路を具備する
パルス変換回路において、Ｐ型トランジスタのチャネルが形成される層（チャネル形成層
ともいう）の材料とＮ型トランジスタのチャネル形成層の材料を異ならせることにより、
入力信号に対する出力信号のパルスの立ち上がりの際の遅延時間と、立ち下がりの際の遅
延時間とを異ならせるものである。
本発明の一態様は、第１の信号が入力され、第２の信号を出力する論理回路を具備し、論
理回路は、ゲートに第１の信号が入力され、ゲートの電圧に応じて第２の信号の電圧を第
１の電圧に設定するか否かを制御するＰ型トランジスタと、エンハンスメント型であり、
閾値電圧の絶対値がＰ型トランジスタより大きく、ゲートに第１の信号が入力され、ゲー
トの電圧に応じて第２の信号の電圧を第１の電圧より高い第２の電圧に設定するか否かを
制御するＮ型トランジスタと、を備え、Ｐ型トランジスタは、チャネルが形成され、第１
４族の元素を含有する半導体層を含み、Ｎ型トランジスタは、チャネルが形成され、キャ
リア濃度が１×１０１４／ｃｍ３未満である酸化物半導体層を含むパルス変換回路である
。
本発明の一態様は、第１の信号が入力され、第２の信号を出力する第１のインバータと、
第２の信号が入力され、第３の信号を出力する第２のインバータと、を具備し、第１のイ
ンバータは、ゲートに第１の信号が入力され、ゲートの電圧に応じて第２の信号の電圧を
第１の電圧に設定するか否かを制御するＰ型トランジスタと、エンハンスメント型であり
、閾値電圧の絶対値がＰ型トランジスタより大きく、ゲートに第１の信号が入力され、ゲ
ートの電圧に応じて第２の信号の電圧を第１の電圧より低い第２の電圧に設定するか否か
を制御するＮ型トランジスタと、を備え、Ｐ型トランジスタは、チャネルが形成され、第
１４族の元素を含有する半導体層を含み、Ｎ型トランジスタは、チャネルが形成され、キ
ャリア濃度が１×１０１４／ｃｍ３未満である酸化物半導体層を含むパルス変換回路であ
る。
本発明の一態様は、第１の信号が入力され、第２の信号を出力する第１のインバータと、
第２の信号が入力され、第３の信号を出力する第２のインバータと、を具備し、第２のイ
ンバータは、ゲートに第２の信号が入力され、ゲートの電圧に応じて第３の信号の電圧を
第１の電圧に設定するか否かを制御するＰ型トランジスタと、エンハンスメント型であり
、閾値電圧の絶対値がＰ型トランジスタより大きく、ゲートに第２の信号が入力され、ゲ
ートの電圧に応じて第３の信号の電圧を第１の電圧より低い第２の電圧に設定するか否か
を制御するＮ型トランジスタと、を備え、Ｐ型トランジスタは、チャネルが形成され、第
１４族の元素を含有する半導体層を含み、Ｎ型トランジスタは、チャネルが形成され、キ
ャリア濃度が１×１０１４／ｃｍ３未満である酸化物半導体層を含むパルス変換回路であ
る。
なお、本明細書において、立ち上がりとは、信号において、ある電圧から該電圧より高い
値の電圧に変化することをいい、立ち下がりとは、ある電圧から該電圧より低い値の電圧
に変化することをいう。
本発明の一態様により、チャネル形成層の材料が異なり、極性の異なる少なくとも２つの
トランジスタを用いてパルス変換回路を構成することができるため、パルス変換回路の面
積を低減することができる。
実施の形態１におけるパルス変換回路を説明するための図。 実施の形態２におけるパルス変換回路を説明するための図。 図２（Ａ）に示すパルス変換回路の動作検証結果を示す図。 実施の形態３における電子回路の構成例を示すブロック図。 実施の形態３における記憶回路を説明するための図。 実施の形態４における半導体装置の構成例を示すブロック図。 実施の形態５におけるトランジスタの構造例を示す断面模式図。 図７（Ａ）に示すトランジスタの作製方法を説明するための断面模式図。 トランジスタの初期特性を示す図。 特性評価回路の構成を示す回路図。 図１０に示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャート。 条件４、条件５、及び条件６における測定に係る経過時間Ｔｉｍｅと、出力電圧Ｖｏｕｔとの関係を示す図。 測定に係る経過時間Ｔｉｍｅと、該測定によって算出されたリーク電流との関係を示す図。 測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。 測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。 測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。 測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。 実施の形態６における記憶回路の構造例を示す図。 実施の形態６における記憶回路の構造例を示す図。 実施の形態７における情報媒体の構成例を示す図。
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。但し
、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくそ
の形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本
発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態
の内容を互いに置き換えることができる。
（実施の形態１）
本実施の形態では、入力信号に対する出力信号の遅延時間が立ち上がりと立ち下がりで異
なるパルス変換回路について説明する。
本実施の形態のパルス変換回路の一例について、図１を用いて説明する。図１は、本実施
の形態におけるパルス変換回路の一例を説明するための図である。
まず、本実施の形態のパルス変換回路の構成例について、図１（Ａ）を用いて説明する。
図１（Ａ）は、本実施の形態のパルス変換回路の構成例を示す回路図である。
図１（Ａ）に示すパルス変換回路は、論理回路１００を具備する。
論理回路１００には、信号Ｓ１１が入力される。また、論理回路１００は、信号Ｓ１２を
出力する。
さらに、論理回路１００は、トランジスタ１０１と、トランジスタ１０２と、を備える。
なお、パルス変換回路において、トランジスタは、特に指定する場合を除き、ソース、ド
レイン、及びゲートを少なくとも有する。
ソースとは、ソース領域、ソース電極の一部若しくは全部、又はソース配線の一部若しく
は全部のことをいう。また、ソース電極とソース配線とを区別せずにソース電極及びソー
ス配線の両方の機能を有する導電層をソースという場合がある。
ドレインとは、ドレイン領域、ドレイン電極の一部若しくは全部、又はドレイン配線の一
部若しくは全部のことをいう。また、ドレイン電極とドレイン配線とを区別せずにドレイ
ン電極及びドレイン配線の両方の機能を有する導電層をドレインという場合がある。
ゲートとは、ゲート電極の一部若しくは全部、又はゲート配線の一部若しくは全部のこと
をいう。また、ゲート電極とゲート配線とを区別せずにゲート電極及びゲート配線の両方
の機能を有する導電層をゲートという場合がある。
また、トランジスタの構造や動作条件などによって、トランジスタのソースとドレインは
、互いに入れ替わる場合がある。
トランジスタ１０１のソース及びドレインの一方には、電圧Ｖａが入力され、トランジス
タ１０１のゲートには、信号Ｓ１１が入力される。なお、トランジスタ１０１は、Ｐ型ト
ランジスタである。トランジスタ１０１は、ゲートの電圧に応じて信号Ｓ１２の電圧を電
圧Ｖ１１に設定するか否かを制御する機能を有する。
トランジスタ１０１としては、例えばチャネルが形成され、元素周期表における第１４族
の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いることができる
。
トランジスタ１０２のソース及びドレインの一方は、トランジスタ１０１のソース及びド
レインの他方に電気的に接続され、トランジスタ１０２のソース及びドレインの他方には
、電圧Ｖｂが入力され、トランジスタ１０２のゲートには、信号Ｓ１１が入力される。な
お、トランジスタ１０２は、Ｎ型トランジスタである。トランジスタ１０２は、ゲートの
電圧に応じて信号Ｓ１２の電圧を電圧Ｖ１２に設定するか否かを制御する機能を有する。
トランジスタ１０２としては、エンハンスメント型トランジスタであり、閾値電圧の絶対
値がトランジスタ１０１より大きいトランジスタを用いることができ、例えば酸化物半導
体層を含むトランジスタを用いることができる。上記酸化物半導体層は、チャネルが形成
される層（チャネル形成層ともいう）としての機能を有する。また、上記酸化物半導体層
は、真性（Ｉ型ともいう）、又は実質的に真性である半導体層であり、キャリアの数が極
めて少なく、キャリア濃度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃ
ｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。
また、チャネル形成層としての機能を有する上記酸化物半導体層を含むトランジスタのオ
フ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくは１ａ
Ａ（１×１０−１８Ａ）以下、さらには好ましくは１０ｚＡ（１×１０−２０Ａ）以下、
さらに好ましくは１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくは１００ｙＡ（１×
１０−２２Ａ）以下である。
また、上記酸化物半導体層は、キャリア濃度が低いため、該酸化物半導体層を含むトラン
ジスタは、温度が変化した場合であっても、オフ電流が上記の値の範囲内である。例えば
トランジスタの温度が１５０℃であっても、オフ電流は、１００ｚＡ／μｍ以下であるこ
とが好ましい。
なお、トランジスタ１０２のソース及びドレインの一方と、トランジスタ１０１のソース
及びドレインの他方との電気的接続箇所をノードＮ１１ともいう。
また、図１（Ａ）に示すパルス変換回路は、ノードＮ１１の電圧を信号Ｓ１２として出力
する。つまり、トランジスタ１０２のソース及びドレインの一方の電圧は、信号Ｓ１２の
電圧である。
なお、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう
。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されるこ
とがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、あ
る一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として
用いる場合がある。
また、電圧Ｖａ及び電圧Ｖｂの一方は、高電源電圧Ｖｄｄであり、電圧Ｖａ及び電圧Ｖｂ
の他方は、低電源電圧Ｖｓｓである。高電源電圧Ｖｄｄは、相対的に低電源電圧Ｖｓｓよ
り高い値の電圧であり、低電源電圧Ｖｓｓは、相対的に高電源電圧Ｖｄｄより低い値の電
圧である。電圧Ｖａ及び電圧Ｖｂの値は、例えばトランジスタの極性などにより互いに入
れ替わる場合がある。また、電圧Ｖａ及び電圧Ｖｂの差が電源電圧となる。
次に、図１（Ａ）に示すパルス変換回路の動作例について、図１（Ｂ）を用いて説明する
。図１（Ｂ）は、図１（Ａ）に示すパルス変換回路の動作例を説明するためのタイミング
チャートである。なお、ここでは、一例として電圧Ｖａとして低電源電圧Ｖｓｓが入力さ
れ、電圧Ｖｂとして高電源電圧Ｖｄｄが入力されるとする。
例えば、図１（Ｂ）に示すように、時刻Ｔ１１に信号Ｓ１１が立ち上がると、トランジス
タ１０１がオフ状態になり、トランジスタ１０２がオン状態になる。
このとき、トランジスタ１０２により遅延が生じ、信号Ｓ１２は、時刻Ｔ１１より遅い時
刻Ｔ１２で立ち上がる。
その後、時刻Ｔ１３に信号Ｓ１１が立ち下がると、トランジスタ１０１がオン状態になり
、トランジスタ１０２がオフ状態になる。
このとき、トランジスタ１０１により遅延が生じ、信号Ｓ１２は、時刻Ｔ１３よりも遅い
時刻で立ち下がる。なお、立ち上がりのときにおける信号Ｓ１２の遅延時間は、立ち下が
りのときにおける信号Ｓ１２の遅延時間より長い。この理由について、以下に説明する。
トランジスタ１０２がエンハンスメント型トランジスタであり、トランジスタ１０２の閾
値電圧の絶対値がトランジスタ１０１の閾値電圧の絶対値より大きく、トランジスタ１０
２のキャリア濃度がトランジスタ１０１のキャリア濃度より極めて低い場合、パルス変換
回路において、トランジスタ１０２がオフ状態からオン状態になる時間が、トランジスタ
１０１がオフ状態からオン状態になるまでの時間より長くなる。よって、立ち上がりのと
きにおける信号Ｓ１２の遅延時間は、立ち下がりのときにおける信号Ｓ１２の遅延時間よ
り長くなる。
図１を用いて説明したように、本実施の形態のパルス変換回路の一例は、ゲートに入力さ
れる信号に応じて出力信号の電圧を第１の電圧に設定するか否かを制御するＰ型トランジ
スタと、チャネル形成層の材料がＰ型トランジスタと異なり、エンハンスメント型であり
、Ｐ型トランジスタより閾値電圧の絶対値が大きく、ゲートに入力される信号に応じて出
力信号の電圧を第２の電圧に設定するか否かを制御するＮ型トランジスタと、を備える構
成である。上記構成により、２つのトランジスタのみを用いた場合であってもパルス変換
回路を構成することができ、また、同じサイズのトランジスタを用いてパルス変換回路を
構成することもできるため、パルス変換回路の回路面積を低減することができる。
（実施の形態２）
本実施の形態では、複数のインバータを用いたパルス変換回路について説明する。
本実施の形態のパルス変換回路の一例について、図２を用いて説明する。図２は、本実施
の形態におけるパルス変換回路の一例を説明するための図である。
まず、本実施の形態のパルス変換回路の構成例について、図２（Ａ）を用いて説明する。
図２（Ａ）は、本実施の形態のパルス変換回路の構成例を示す回路図である。
図２（Ａ）に示すパルス変換回路は、インバータ１５１と、インバータ１５２と、を備え
る。なお、これに限定されず、インバータの数は、複数であればよい。
インバータ１５１には、信号Ｓ２１が入力される。また、インバータ１５１は、入力され
る信号Ｓ２１に応じて設定される電圧を信号Ｓ２２として出力する。
インバータ１５２には、信号Ｓ２２が入力される。また、インバータ１５２は、入力され
る信号Ｓ２２に応じて設定される電圧を信号Ｓ２３として出力する。なお、インバータ１
５２には、必ずしも信号Ｓ２２が直接入力されなくてもよい。例えば、別の回路を用いて
信号Ｓ２２に応じて設定される、別の電圧の信号を生成し、該信号がインバータ１５２に
入力される構成としてもよい。この場合、信号Ｓ２３の電圧は、信号Ｓ２２に応じて設定
される電圧とみなすことができる。
インバータ１５１及びインバータ１５２の構成を、例えば上記実施の形態１に示す論理回
路の構成にすることができる。なお、インバータ１５１及びインバータ１５２の一方のみ
の構成を上記実施の形態１に示す論理回路の構成にし、他方の構成を従来のインバータの
構成にすることもできる。このとき、電圧Ｖａが高電源電圧Ｖｄｄであり、電圧Ｖｂが低
電源電圧Ｖｓｓである。
次に、図２（Ａ）に示すパルス変換回路の動作例について、図２（Ｂ）を用いて説明する
。図２（Ｂ）は、図２（Ａ）に示すパルス変換回路の動作例を説明するためのタイミング
チャートである。なお、図２（Ｂ）では、一例としてインバータ１５１が図１（Ａ）に示
す論理回路の構成であり、インバータ１５２が従来のインバータの構成である場合につい
て示す。
例えば、図２（Ｂ）に示すように、信号Ｓ２１が時刻Ｔ２１に立ち上がると、インバータ
１５１におけるＮ型トランジスタにより遅延が生じ、信号Ｓ２２は、時刻Ｔ２１よりも遅
い時刻Ｔ２２で立ち下がる。また、信号Ｓ２２が時刻Ｔ２２で立ち下がると、インバータ
１５２におけるＰ型トランジスタにより遅延が生じ、信号Ｓ２３は、時刻Ｔ２２よりも遅
い時刻で立ち上がる。
その後、時刻Ｔ２３に信号Ｓ２１が立ち下がると、インバータ１５１におけるＰ型トラン
ジスタにより遅延が生じ、信号Ｓ２２は、時刻Ｔ２３より遅い時刻で立ち上がる。また、
信号Ｓ２２が立ち上がると、インバータ１５２におけるＮ型トランジスタにより遅延が生
じ、信号Ｓ２３は、時刻Ｔ２３より遅い時刻で立ち下がる。なお、信号Ｓ２１に対する信
号Ｓ２３の遅延時間は、立ち上がり時の方が立ち下がり時より長い。この理由については
、上記実施の形態１にて述べた理由と同じである。
さらに、図２（Ａ）に示すパルス変換回路の動作例について、動作検証を行った。なお、
計算ソフトとしてＧａｔｅｗａｙＶｅｒ．２．６．１２．Ｒを用いて動作検証を行った。
なお、ここでは、インバータ１５１及びインバータ１５２の構成が従来のインバータの構
成である場合（構成１ともいう）、インバータ１５１の構成が図１（Ａ）に示す論理回路
１００の構成であり、インバータ１５２の構成が従来のインバータの構成である場合（構
成２ともいう）、及びインバータ１５１の構成が従来のインバータ構成であり、インバー
タ１５２の構成が図１（Ａ）に示す論理回路１００の構成である場合（構成３ともいう）
について、それぞれ動作検証を行った。また、従来のインバータとして、チャネルが形成
されるシリコン半導体層を含むＮ型トランジスタ及びＰ型トランジスタにより構成される
ＣＭＯＳインバータを用いる。また、動作検証では、パルス変換回路における酸化物半導
体層を含むＮ型トランジスタにおいて、チャネル幅を１μｍとし、チャネル長を１μｍと
し、閾値電圧を１．５８Ｖとし、Ｓ値を１００ｍＶ／ｄｅｃとし、オフ電流（ゲート及び
ソース間の電圧が０Ｖのときのソース及びドレイン間の電流）を２．０×１０−２４Ａと
し、オン電流（ゲート及びソース間の電圧が２Ｖのときのソース及びドレイン間の電流）
を７．８×１０−７Ａとし、従来のインバータのＮ型トランジスタにおいて、チャネル幅
を１μｍとし、チャネル長を１μｍとし、閾値電圧を０．４２Ｖとし、Ｓ値を６０ｍＶ／
ｄｅｃとし、オフ電流（ゲート及びソース間の電圧が０Ｖのときのソース及びドレイン間
の電流）を３．９×１０−１２Ａとし、オン電流（ゲート及びソース間の電圧が２Ｖのと
きのソース及びドレイン間の電流）を７．４×１０−５Ａとし、Ｐ型トランジスタにおい
て、チャネル幅を１μｍとし、チャネル長を１μｍとし、閾値電圧を−０．５２Ｖとし、
Ｓ値を９０ｍＶ／ｄｅｃとし、オフ電流（ゲート及びソース間の電圧が０Ｖのときのソー
ス及びドレイン間の電流）を８．２×１０−１２Ａとし、オン電流（ゲート及びソース間
の電圧が−２Ｖのときのソース及びドレイン間の電流）を７．３×１０−５Ａとした。ま
た、動作検証では、信号Ｓ２１の振幅を０Ｖ〜２Ｖとし、電源電圧を２Ｖとした。
検証結果について、図３を用いて説明する。図３は、図２（Ａ）に示すパルス変換回路の
動作検証結果を示す図である。
図３（Ａ）は、構成１の信号Ｓ２１及び信号Ｓ２３の電圧波形を示しており、図３（Ｂ）
は、構成２の信号Ｓ２１及び信号Ｓ２３の電圧波形を示しており、図３（Ｃ）は、構成３
の信号Ｓ２１及び信号Ｓ２３の電圧波形を示している。図３（Ａ）乃至図３（Ｃ）に示す
ように、構成１では、信号Ｓ２３の立ち上がり及び立ち下がりにおいて遅延時間は短い。
これに対し、構成２では、信号Ｓ２３の立ち上がりの遅延時間が立ち下がりの遅延時間よ
り長く、構成３では、信号Ｓ２３の立ち下がりの遅延時間が立ち上がり時間の遅延時間よ
り長いことがわかる。
図２及び図３を用いて説明したように、本実施の形態のパルス変換回路の一例は、第１の
インバータ及び第２のインバータを少なくとも備え、第１のインバータ及び第２のインバ
ータの一方が、ゲートに入力される信号に応じて出力信号の電圧を第１の電圧に設定する
か否かを制御するＰ型トランジスタと、チャネル形成層の材料がＰ型トランジスタと異な
り、エンハンスメント型であり、Ｐ型トランジスタより閾値電圧の絶対値が大きく、ゲー
トに入力される信号に応じて出力信号の電圧を第２の電圧に設定するか否かを制御するＮ
型トランジスタと、を備える構成である。上記構成により、少なくとも２つのインバータ
を用いてパルス変換回路を構成することができるため、出力信号の電圧を電源電圧以上に
することができ、且つ同じサイズのトランジスタを用いてパルス変換回路を構成すること
もできるため、パルス変換回路の回路面積を低減することができる。
（実施の形態３）
本実施の形態では、上記実施の形態のパルス変換回路を用いた電子回路について説明する
。
本実施の形態の電子回路の一例について、図４を用いて説明する。図４は、本実施の形態
における電子回路の構成例を示すブロック図である。
図４に示す電子回路は、パルス変換回路（ＰＬＳＣともいう）２０１と、機能回路（ＥＣ
ともいう）２０２と、を具備する。
パルス変換回路２０１には、信号Ｓ３１が入力される。パルス変換回路２０１は、入力さ
れる信号Ｓ３１に応じて設定される電圧を信号Ｓ３２として出力する機能を有する。
パルス変換回路２０１としては、上記実施の形態１又は実施の形態２に示す構成のパルス
変換回路を用いることができる。
機能回路２０２には、信号Ｓ３２及び信号Ｓ３３が入力される。機能回路２０２は、入力
される信号Ｓ３２及び信号Ｓ３３に応じて動作することにより、特定の機能を有する回路
である。
機能回路２０２としては、例えば論理回路、表示回路、又は記憶回路などを用いることが
できる。
なお、信号Ｓ３１及び信号Ｓ３３は、同一のクロック信号に同期した信号であってもよい
。
また、図４では、信号Ｓ３３が機能回路２０２に直接入力される場合について示している
が、これに限定されず、信号Ｓ３３が入力されるバッファ回路などを設け、信号Ｓ３３に
応じて設定されるバッファ回路の出力信号が機能回路２０２に入力される構成としてもよ
い。
さらに、本実施の形態の電子回路の一例として、記憶回路について図５を用いて説明する
。図５は、本実施の形態における記憶回路を説明するための図である。
まず、本実施の形態の記憶回路の構成例について、図５（Ａ）を用いて説明する。図５（
Ａ）は、本実施の形態における記憶回路の構成例を示すブロック図である。
図５（Ａ）に示す記憶回路は、複数の単位記憶回路（ＭＣともいう）２１１と、第１の駆
動回路（ＸＤＲＶともいう）２１３ｘと、第２の駆動回路（ＹＤＲＶともいう）２１３ｙ
と、複数のパルス変換回路２１３ｗと、駆動制御回路（ＤＣＴＬともいう）２１３ｖと、
を具備する。
複数の単位記憶回路２１１は、行列方向に配置される。なお、単位記憶回路２１１が設け
られる領域を記憶部（ＭＣＡともいう）２１２という。
第１の駆動回路２１３ｘには、行アドレス信号（信号ＸＳＥＬともいう）が入力される。
第１の駆動回路２１３ｘは、入力された行アドレス信号に従って１行以上の単位記憶回路
２１１を選択し、選択した単位記憶回路２１１に選択信号を出力する機能を有する。第１
の駆動回路２１３ｘは、例えばデコーダを用いて構成される。デコーダは、行毎に単位記
憶回路２１１を選択する機能を有する。
第２の駆動回路２１３ｙには、データ信号及び列アドレス信号（信号ＹＳＥＬともいう）
が入力される。第２の駆動回路２１３ｙは、入力される列アドレス信号に従って１列以上
の単位記憶回路２１１を選択し、選択した単位記憶回路２１１にデータ信号を出力する機
能を有する。また、第２の駆動回路２１３ｙは、読み出し信号（信号ＲＥＡＤともいう）
を出力し、読み出し信号により選択した単位記憶回路２１１に記憶されたデータを読み出
す機能を有する。第２の駆動回路２１３ｙは、例えばデコーダ、複数のアナログスイッチ
、読み出し信号出力回路、及び読み出し回路を用いて構成される。デコーダは、列毎に単
位記憶回路２１１を選択する機能を有し、複数のアナログスイッチは、デコーダから入力
される信号に応じてデータ信号を出力するか否かを制御する機能を有し、読み出し信号出
力回路は、読み出し信号を生成して出力する機能を有し、読み出し回路は、読み出し信号
により選択した単位記憶回路２１１に記憶されたデータを読み出す機能を有する。なお、
読み出し信号の電圧は、書き込み信号の電圧より低くすることができる。
駆動制御回路２１３ｖには、書き込み制御信号、読み出し制御信号、及びアドレス信号が
入力される。駆動制御回路２１３ｖは、入力される書き込み制御信号、読み出し制御信号
、及びアドレス信号に応じて、第１の駆動回路２１３ｘ及び第２の駆動回路２１３ｙの動
作を制御する信号を生成して出力する機能を有する。例えば、駆動制御回路２１３ｖは、
アドレス信号に応じて複数の行アドレス信号を第１の駆動回路２１３ｘに出力し、複数の
列アドレス信号を第２の駆動回路２１３ｙに出力する機能を有する。
複数のパルス変換回路２１３ｗには、行アドレス信号又は列アドレス信号が入力される。
なお、複数のパルス変換回路２１３ｗの数は、入力される行アドレス信号又は列アドレス
信号と同じ数である。また、複数のパルス変換回路２１３ｗのそれぞれに入力される行ア
ドレス信号又は列アドレス信号は、互いに異なる信号である。パルス変換回路２１３ｗは
、入力される信号のパルス幅を変換する機能を有する。パルス変換回路２１３ｗとして上
記実施の形態のパルス変換回路を用いることができる。例えば、行アドレス信号のパルス
幅を変換する場合には、上記実施の形態２における構成２のパルス変換回路を用いること
ができ、列アドレス信号のパルス幅を変換する場合には、上記実施の形態２における構成
３のパルス変換回路を用いることができる。
さらに、単位記憶回路２１１の構成例について、図５（Ｂ）を用いて説明する。図５（Ｂ
）は、単位記憶回路の構成例を示す回路図である。
図５（Ｂ）に示す単位記憶回路は、トランジスタ２３１と、容量素子２３２と、トランジ
スタ２３３と、を備える。
トランジスタ２３１のソース及びドレインの一方には、データ信号が入力され、トランジ
スタ２３１のゲートには、選択信号が入力される。トランジスタ２３１は、選択用トラン
ジスタとしての機能を有する。
トランジスタ２３１としては、例えば上記実施の形態１に示すパルス変換回路における論
理回路のＮ型トランジスタに適用可能なトランジスタを用いることができる。
容量素子２３２は、第１の電極及び第２の電極を有し、容量素子２３２の第１の電極には
、読み出し信号が入力され、容量素子２３２の第２の電極は、トランジスタ２３１のソー
ス及びドレインの他方に電気的に接続される。容量素子２３２は、保持容量としての機能
を有する。
トランジスタ２３３のソース及びドレインの一方には、電圧Ｖｃが入力され、トランジス
タ２３３のソース及びドレインの他方の電圧が読み出されるデータ信号の電圧となり、ト
ランジスタ２３３のゲートは、トランジスタ２３１のソース及びドレインの他方に電気的
に接続される。なお、トランジスタ２３３のゲートと、容量素子２３２の第２の電極及び
トランジスタ２３１のソース及びドレインの他方との電気的接続箇所をノードＮ４１とも
いう。また、電圧Ｖｃは、所定の値の電圧である。また、トランジスタ２３３は、出力用
トランジスタとしての機能を有する。
トランジスタ２３３としては、例えばチャネルが形成され、元素周期表における第１４族
の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いることができる
。
次に、図５（Ｂ）に示す単位記憶回路の動作例について、図５（Ｃ）を用いて説明する。
図５（Ｃ）は、図５（Ｂ）に示す単位記憶回路の動作例を説明するためのタイミングチャ
ートである。
データ書き込み動作を行う場合、例えば図５（Ｃ）の期間２５１に示すように、行アドレ
ス信号のパルスに従って選択信号がトランジスタ２３１のゲートに入力され、選択信号に
従ってトランジスタ２３１がオン状態になり、列アドレス信号のパルスに従ってデータ信
号が単位記憶回路に入力される。このとき、ノードＮ４１の電圧がデータ信号に応じた値
になり、単位記憶回路は、書き込み状態になる（状態ＷＲＴともいう）。
なお、行アドレス信号のパルスと列アドレス信号のパルスの幅は異なり、列アドレス信号
が変化し始めた後に行アドレス信号が変化し始める。よって、単位記憶回路が選択される
前に、選択される単位記憶回路に書き込むためのデータ信号を設定することができる。
その後、書き込んだデータの読み出し動作を行う場合、例えば図５（Ｃ）の期間２５２に
示すように、読み出し信号のパルスに従って、ノードＮ４１の電圧が変化する。さらに、
変化後のノードＮ４１の電圧に応じてトランジスタ２３３がオン状態又はオフ状態になり
、トランジスタ２３３のソース及びドレインの他方の電圧をデータ信号として読み出す。
このとき、単位記憶回路は、読み出し状態（状態ＲＤともいう）になる。以上が図５（Ｂ
）に示す単位記憶回路の動作例である。
図５を用いて説明したように、本実施の形態の記憶回路の一例は、行アドレス信号及び列
アドレス信号の一方の信号のパルス幅をパルス変換回路により変化させる構成である。上
記構成にすることにより、回路面積を小さくすることができる。また、上記構成にするこ
とにより、行アドレス信号が変化する前に列アドレス信号を変化させることができるため
、所望のデータ以外のデータが単位記憶回路に書き込まれてしまうといった動作不良を抑
制することができる。
（実施の形態４）
本実施の形態では、上記実施の形態３の記憶回路を備えた半導体装置の一例として、無線
通信によりデータ通信が可能な半導体装置について説明する。
本実施の形態における半導体装置の構成例について、図６を用いて説明する。図６は、本
実施の形態における半導体装置の構成例を示すブロック図である。
図６に示す半導体装置は、アンテナ回路（ＡＮＴともいう）３０１と、電源回路（ＰＷＲ
Ｇともいう）３０２と、復調回路（ＤＭＯＤともいう）３０３と、記憶制御回路（ＭＣＴ
Ｌともいう）３０４と、記憶回路（ＭＥＭＯＲＹともいう）３０５と、符号化回路（ＥＮ
ＣＤともいう）３０６と、変調回路（ＭＯＤともいう）３０７と、を具備する。図６に示
す半導体装置は、無線通信装置（リーダライタ、または質問器など、無線により通信が可
能なもの）などの外部の回路とアンテナ回路３０１を介して無線信号の送受信を行う。
アンテナ回路３０１は、搬送波の送受信を行う機能を有する。
電源回路３０２は、アンテナ回路３０１が受信した搬送波に基づく電圧を用いて電源電圧
を生成する機能を有する。
復調回路３０３は、アンテナ回路３０１が受信した搬送波を復調し、データ信号を抽出す
る機能を有する。
記憶制御回路３０４は、復調されたデータ信号を元に書き込み制御信号、読み出し制御信
号、及びアドレス信号などのアクセス信号を生成する機能を有する。
記憶回路３０５には、データが記憶される。記憶回路３０５としては、例えばＲＯＭ（Ｒ
ｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）及びＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）の一つ又は複数を用いることができる。
符号化回路３０６は、記憶回路３０５から読み出されたデータ信号を符号化する機能を有
する。
変調回路３０７は、符号化されたデータ信号を変調し、アンテナ回路３０１から搬送波と
して送信するためのデータ信号を生成する機能を有する。
次に、図６に示す半導体装置の動作例について説明する。
まず、アンテナ回路３０１が搬送波を受信すると、アンテナ回路３０１により受信した搬
送波に応じて電圧が生成される。
アンテナ回路３０１にて生成された電圧は、電源回路３０２及び復調回路３０３に入力さ
れる。
電源回路３０２は、アンテナ回路３０１にて生成された電圧を元に電源電圧を生成し、生
成した電源電圧を、復調回路３０３、記憶制御回路３０４、記憶回路３０５、符号化回路
３０６、及び変調回路３０７に出力する。
また、復調回路３０３は、アンテナ回路３０１から入力された電圧の信号を復調し、デー
タ信号を抽出し、抽出したデータ信号を記憶制御回路３０４に出力する。
記憶制御回路３０４は、データ信号に従って、アクセス信号を生成する。
さらに、アクセス信号に従って、記憶回路３０５は、データの書き込み又はデータの読み
出しを行う。
さらに、記憶回路３０５から読み出されたデータ信号を符号化回路３０６により符号化す
る。
さらに、符号化されたデータ信号に応じて変調回路３０７によりアンテナ回路３０１から
送信する搬送波を変調する。以上が図６に示す半導体装置の動作の一例である。
図６を用いて説明したように、本実施の形態の半導体装置は、無線によりデータの送受信
が可能な半導体装置である。上記半導体装置に上記実施の形態の記憶回路を用いることに
より、回路面積が小さく、信頼性の高い半導体装置を提供することができる。
（実施の形態５）
本実施の形態では、上記実施の形態に示すパルス変換回路、記憶回路、又は半導体装置に
おける酸化物半導体層を含むトランジスタに適用可能なトランジスタについて説明する。
本実施の形態に示す酸化物半導体層を含むトランジスタは、高純度化することにより、真
性（Ｉ型ともいう）、又は実質的に真性にさせた酸化物半導体層を有するトランジスタで
ある。高純度化とは、酸化物半導体層中の水素を極力排除すること、及び酸化物半導体層
に酸素を供給して酸化物半導体層中の酸素欠乏に起因する欠陥を低減することの少なくと
も一方を含む概念である。
本実施の形態のトランジスタの構造例について、図７を用いて説明する。図７は、本実施
の形態におけるトランジスタの構造例を示す断面模式図である。
図７（Ａ）に示すトランジスタは、ボトムゲート構造のトランジスタの一つであり、逆ス
タガ型トランジスタともいう。
図７（Ａ）に示すトランジスタは、導電層４０１ａと、絶縁層４０２ａと、酸化物半導体
層４０３ａと、導電層４０５ａと、導電層４０６ａと、を含む。
導電層４０１ａは、基板４００ａの上に設けられ、絶縁層４０２ａは、導電層４０１ａの
上に設けられ、酸化物半導体層４０３ａは、絶縁層４０２ａを介して導電層４０１ａの上
に設けられ、導電層４０５ａ及び導電層４０６ａは、酸化物半導体層４０３ａの一部の上
にそれぞれ設けられる。
さらに、図７（Ａ）において、トランジスタの酸化物半導体層４０３ａの上面の一部（上
面に導電層４０５ａ及び導電層４０６ａが設けられていない部分）は、酸化物絶縁層４０
７ａに接する。
図７（Ｂ）に示すトランジスタは、ボトムゲート構造の一つであるチャネル保護型（チャ
ネルストップ型ともいう）トランジスタであり、逆スタガ型トランジスタともいう。
図７（Ｂ）に示すトランジスタは、導電層４０１ｂと、絶縁層４０２ｂと、酸化物半導体
層４０３ｂと、絶縁層４２７と、導電層４０５ｂと、導電層４０６ｂと、を含む。
導電層４０１ｂは、基板４００ｂの上に設けられ、絶縁層４０２ｂは、導電層４０１ｂの
上に設けられ、酸化物半導体層４０３ｂは、絶縁層４０２ｂを介して導電層４０１ｂの上
に設けられ、絶縁層４２７は、絶縁層４０２ｂ及び酸化物半導体層４０３ｂを介して導電
層４０１ｂの上に設けられ、導電層４０５ｂ及び導電層４０６ｂは、絶縁層４２７を介し
て酸化物半導体層４０３ｂの一部の上にそれぞれ設けられる。また、導電層４０１ｂを酸
化物半導体層４０３ｂの全てと重なる構造にすることもできる。導電層４０１ｂを酸化物
半導体層４０３ｂの全てと重なる構造にすることにより、酸化物半導体層４０３ｂへの光
の入射を抑制することができる。また、これに限定されず、導電層４０１ｂを酸化物半導
体層４０３ｂの一部と重なる構造にすることもできる。
図７（Ｃ）に示すトランジスタは、ボトムゲート構造のトランジスタの一つである。
図７（Ｃ）に示すトランジスタは、導電層４０１ｃと、絶縁層４０２ｃと、酸化物半導体
層４０３ｃと、導電層４０５ｃと、導電層４０６ｃと、を含む。
導電層４０１ｃは、基板４００ｃの上に設けられ、絶縁層４０２ｃは、導電層４０１ｃの
上に設けられ、導電層４０５ｃ及び導電層４０６ｃは、絶縁層４０２ｃの一部の上に設け
られ、酸化物半導体層４０３ｃは、絶縁層４０２ｃ、導電層４０５ｃ、及び導電層４０６
ｃを介して導電層４０１ｃの上に設けられる。また、導電層４０１ｃを酸化物半導体層４
０３ｃの全てと重なる構造にすることもできる。導電層４０１ｃを酸化物半導体層４０３
ｃの全てと重なる構造にすることにより、酸化物半導体層４０３ｃへの光の入射を抑制す
ることができる。また、これに限定されず、導電層４０１ｃを酸化物半導体層４０３ｃの
一部と重なる構造にすることもできる。
さらに、図７（Ｃ）において、トランジスタにおける酸化物半導体層４０３ｃの上面及び
側面は、酸化物絶縁層４０７ｃに接する。
なお、図７（Ａ）乃至図７（Ｃ）において、酸化物絶縁層の上に保護絶縁層を設けてもよ
い。
図７（Ｄ）に示すトランジスタは、トップゲート構造のトランジスタの一つである。
図７（Ｄ）に示すトランジスタは、導電層４０１ｄと、絶縁層４０２ｄと、酸化物半導体
層４０３ｄと、導電層４０５ｄ及び導電層４０６ｄと、を含む。
酸化物半導体層４０３ｄは、絶縁層４４７を介して基板４００ｄの上に設けられ、導電層
４０５ｄ及び導電層４０６ｄは、それぞれ酸化物半導体層４０３ｄの一部の上に設けられ
、絶縁層４０２ｄは、酸化物半導体層４０３ｄ、導電層４０５ｄ、及び導電層４０６ｄの
上に設けられ、導電層４０１ｄは、絶縁層４０２ｄを介して酸化物半導体層４０３ｄの上
に設けられる。
基板４００ａ乃至基板４００ｄとしては、例えばバリウムホウケイ酸ガラスやアルミノホ
ウケイ酸ガラスなどのガラス基板を用いることができる。
また、基板４００ａ乃至基板４００ｄとして、セラミック基板、石英基板、又はサファイ
ア基板などの絶縁体でなる基板を用いることもできる。また、基板４００ａ乃至基板４０
０ｄとして、結晶化ガラスを用いることもできる。また、基板４００ａ乃至基板４００ｄ
として、プラスチック基板を用いることもできる。また、基板４００ａ乃至基板４００ｄ
として、シリコンなどの半導体基板を用いることもできる。
図７（Ｄ）に示す絶縁層４４７は、基板４００ｄからの不純物元素の拡散を防止する下地
層としての機能を有する。絶縁層４４７としては、例えば窒化シリコン層、酸化シリコン
層、窒化酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、又は酸化窒化アル
ミニウム層を用いることができる。また、絶縁層４４７に適用可能な材料の層の積層によ
り絶縁層４４７を構成することもできる。また、絶縁層４４７として、遮光性を有する材
料の層と、上記絶縁層４４７に適用可能な材料の層との積層を用いることもできる。また
、遮光性を有する材料の層を用いて絶縁層４４７を構成することにより、酸化物半導体層
４０３ｄへの光の入射を抑制することができる。
なお、図７（Ａ）乃至図７（Ｃ）に示すトランジスタにおいて、図７（Ｄ）に示すトラン
ジスタと同様に、基板とゲート電極としての機能を有する導電層の間に絶縁層を設けても
よい。
さらに、図７（Ａ）乃至図７（Ｄ）に示すトランジスタの各構成要素ついて説明する。
導電層４０１ａ乃至導電層４０１ｄのそれぞれは、トランジスタのゲート電極としての機
能を有する。導電層４０１ａ乃至導電層４０１ｄとしては、例えばモリブデン、チタン、
クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウム
などの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、
導電層４０１ａ乃至導電層４０１ｄの形成に適用可能な材料の層の積層により、導電層４
０１ａ乃至導電層４０１ｄを構成することもできる。
絶縁層４０２ａ乃至絶縁層４０２ｄのそれぞれは、トランジスタのゲート絶縁層としての
機能を有する。絶縁層４０２ａ乃至絶縁層４０２ｄとしては、例えば酸化シリコン層、窒
化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化ア
ルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム
層を用いることができる。また、絶縁層４０２ａ乃至絶縁層４０２ｄに適用可能な材料の
層の積層により絶縁層４０２ａ乃至絶縁層４０２ｄを構成することもできる。絶縁層４０
２ａ乃至絶縁層４０２ｄに適用可能な材料の層は、例えばプラズマＣＶＤ法又はスパッタ
リング法などを用いて形成される。例えば、プラズマＣＶＤ法により窒化シリコン層を形
成し、プラズマＣＶＤ法により窒化シリコン層の上に酸化シリコン層を形成することによ
り絶縁層４０２ａ乃至絶縁層４０２ｄを構成することができる。
酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｄのそれぞれは、トランジスタのチャ
ネル形成層としての機能を有する。酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｄ
に適用可能な酸化物半導体としては、例えば四元系金属酸化物、三元系金属酸化物、又は
二元系金属酸化物などを用いることができる。四元系金属酸化物としては、例えばＩｎ−
Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。三元系金属酸化物として
は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉ
ｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚ
ｎ−Ｏ系金属酸化物、又はＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などを用いることができる
。二元系金属酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金
属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ
系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、又はＩｎ−Ｓｎ−Ｏ系金属酸化物などを用
いることができる。また、酸化物半導体としては、例えばＩｎ−Ｏ系金属酸化物、Ｓｎ−
Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物などを用いることもできる。また、酸化物半
導体としては、上記酸化物半導体として適用可能な金属酸化物にＳｉＯ２を含む酸化物を
用いることもできる。
Ｉｎ−Ｚｎ−Ｏ系金属酸化物を用いる場合、例えば、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚ
ｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：Ｚｎ
Ｏ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換
算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ま
しくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２
Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲ
ットを用いてＩｎ−Ｚｎ−Ｏ系金属酸化物の半導体層を形成することができる。例えば、
Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ
＝Ｐ：Ｑ：Ｒのとき、Ｒ＞１．５Ｐ＋Ｑとする。Ｉｎの量を多くすることにより、トラン
ジスタの移動度を向上させることができる。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記され
る材料を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた
一つ又は複数の金属元素を示す。例えばＭとしては、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ
、又はＧａ及びＣｏなどが挙げられる。
導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄのそれぞれは
、トランジスタのソース電極又はトランジスタのドレイン電極としての機能を有する。導
電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄとしては、例え
ばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンな
どの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる
。また、導電層４０５ａ乃至導電層４０５ｄ、及び導電層４０６ａ乃至導電層４０６ｄに
適用可能な材料の層の積層により導電層４０５ａ乃至導電層４０５ｄ、及び導電層４０６
ａ乃至導電層４０６ｄのそれぞれを構成することができる。
例えば、アルミニウム又は銅の金属層と、チタン、モリブデン、又はタングステンなどの
高融点金属層との積層により導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至
導電層４０６ｄを構成することができる。また、複数の高融点金属層の間にアルミニウム
又は銅の金属層が設けられた積層により導電層４０５ａ乃至導電層４０５ｄ、及び導電層
４０６ａ乃至導電層４０６ｄを構成することもできる。また、ヒロックやウィスカーの発
生を防止する元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているアルミニウム層を用いて導
電層４０５ａ乃至導電層４０５ｄ、及び導電層４０６ａ乃至導電層４０６ｄを構成するこ
とにより、耐熱性を向上させることができる。
また、導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄとして
、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例
えば酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、若しくは酸化イ
ンジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、又はこれらの金属酸化物に酸化シリコン
を含むものを用いることができる。
さらに導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄの形成
に用いられる材料を用いて他の配線を形成してもよい。
絶縁層４２７は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう
）としての機能を有する。絶縁層４２７としては、例えば絶縁層４４７に適用可能な材料
の層を用いることができる。また、絶縁層４２７に適用可能な材料の層の積層により絶縁
層４２７を構成することもできる。
酸化物絶縁層４０７ａ及び酸化物絶縁層４０７ｃとしては、酸化物絶縁層を用いることが
でき、例えば酸化シリコン層などを用いることができる。また、酸化物絶縁層４０７ａ及
び酸化物絶縁層４０７ｃに適用可能な材料の層の積層により酸化物絶縁層４０７ａ及び酸
化物絶縁層４０７ｃを構成することもできる。
さらに、本実施の形態のトランジスタの作製方法の一例として、図７（Ａ）に示すトラン
ジスタの作製方法例について、図８（Ａ）乃至図８（Ｄ）を用いて説明する。図８（Ａ）
乃至図８（Ｄ）は、図７（Ａ）に示すトランジスタの作製方法例を説明するための断面模
式図である。
まず、基板４００ａを準備し、基板４００ａの上に第１の導電膜を形成し、第１の導電膜
を選択的にエッチングすることにより導電層４０１ａを形成する（図８（Ａ）参照）。
例えば、第１のフォトリソグラフィ工程により第１の導電膜の一部の上に第１のレジスト
マスクを形成し、第１のレジストマスクを用いて第１の導電膜をエッチングすることによ
り導電層４０１ａを形成することができる。なお、この場合、導電層４０１ａの形成後に
第１のレジストマスクを除去する。
例えば、導電層４０１ａに適用可能な材料の膜を用いて第１の導電膜を形成することがで
きる。また、第１の導電膜に適用可能な材料の膜を積層させ、第１の導電膜を形成するこ
ともできる。
なお、インクジェット法を用いてレジストマスクを形成してもよい。インクジェット法を
用いることにより、フォトマスクが不要になるため、製造コストを低減することができる
。また、多階調マスクを用いてレジストマスクを形成してもよい。多階調マスクは、透過
した光が複数の強度となる露光マスクである。多階調マスクを用いることにより、膜厚の
異なる部分を有するレジストマスクを形成することができるため、一つのレジストマスク
を用いて複数種のエッチングを連続して行うことができるため、製造コストを低減するこ
とができる。
次に、導電層４０１ａの上に第１の絶縁膜を形成することにより絶縁層４０２ａを形成し
、絶縁層４０２ａの上に酸化物半導体膜を形成し、その後酸化物半導体膜のエッチング及
び第１の加熱処理を行うことにより酸化物半導体層４０３ａを形成する（図８（Ｂ）参照
）。
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて第１の絶縁膜を形成すること
ができる。例えば、高密度プラズマＣＶＤ法（例えばμ波（例えば、周波数２．４５ＧＨ
ｚのμ波）を用いた高密度プラズマＣＶＤ法）を用いて第１の絶縁膜を形成することによ
り、絶縁層４０２ａを緻密にすることができ、絶縁層４０２ａの絶縁耐圧を向上させるこ
とができる。
また、絶縁層４０２ａに適用可能な材料の膜を用いて第１の絶縁膜を形成することができ
る。また、第１の絶縁膜に適用可能な材料の膜を積層させ、第１の絶縁膜を形成すること
もできる。
また、スパッタリング法を用いて酸化物半導体膜を形成することができる。なお、このと
き、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜
を形成してもよい。
また、酸化物半導体層４０３ａに適用可能な酸化物半導体材料を用いて酸化物半導体膜を
形成することができる。
例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸
化物ターゲットを用いて酸化物半導体膜を形成することができる。また、例えば、Ｉｎ２
Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である酸化物ターゲット
を用いて酸化物半導体膜を形成してもよい。なお、用いられる酸化物ターゲットにおける
、全体の体積に対して全体の体積から空隙などが占める空間を除いた部分の体積の割合（
充填率ともいう）は、９０％以上１００％以下、さらには９５％以上９９．９％以下であ
ることが好ましい。充填率の高いターゲットを用いることにより、緻密な酸化物半導体膜
を形成することができる。
また、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物
が除去された高純度ガスを用いて酸化物半導体膜を形成することが好ましい。
また、酸化物半導体膜を形成する前に、予備加熱を行ってもよい。上記予備加熱を行うこ
とにより、絶縁層４０２ａ及び酸化物半導体膜の水素、水分などの不純物を脱離すること
ができる。また、予備加熱室にて上記予備加熱を行う場合、予備加熱室に設ける排気手段
として例えばクライオポンプを用いることが好ましい。
また、基板４００ａを減圧状態にし、基板４００ａの温度を１００℃以上６００℃以下、
好ましくは２００℃以上４００℃以下として酸化物半導体膜を形成してもよい。基板４０
０ａを加熱することにより、酸化物半導体膜の不純物濃度を低減することができ、また、
スパッタリング法による酸化物半導体膜の損傷を軽減することができる。
また、例えば吸着型の真空ポンプなどを用いて酸化物半導体膜を形成する成膜室内の残留
水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イ
オンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、ター
ボポンプにコールドトラップを加えたものを用いて成膜室内の残留水分を除去することも
できる。
また、酸化物半導体膜を形成する前に、逆スパッタを行うことにより、絶縁層４０２ａの
表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい
。逆スパッタとは、アルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電
圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して基板の表
面を改質する方法である。
また、例えば、第２のフォトリソグラフィ工程により酸化物半導体膜の一部の上に第２の
レジストマスクを形成し、第２のレジストマスクを用いて酸化物半導体膜をエッチングす
ることができる。なお、この場合酸化物半導体膜のエッチング後に第２のレジストマスク
を除去する。
このとき、例えばドライエッチング、ウェットエッチング、又はドライエッチング及びウ
ェットエッチングの両方を用いて酸化物半導体膜をエッチングすることができる。また、
例えば燐酸と酢酸と硝酸を混ぜた溶液などをエッチング液として用いることにより酸化物
半導体膜をエッチングすることができる。また、エッチング液としてＩＴＯ０７Ｎ（関東
化学社製）を用いて酸化物半導体膜をエッチングしてもよい。
また、例えば４００℃以上７５０℃以下、又は４００℃以上基板の歪み点未満の温度で第
１の加熱処理を行う。第１の加熱処理により脱水化又は脱水素化を行うことができる。
なお、加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体から
の熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ
（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンラ
ンプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナト
リウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、
被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を
行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と
反応しない不活性気体（例えば窒素）を用いることができる。
例えば、第１の加熱処理として、６５０℃〜７００℃に加熱した不活性ガス中で数分間加
熱する方式のＧＲＴＡを行ってもよい。
なお、第１の加熱処理に用いるガスに水、水素などが含まれないことが好ましい。例えば
ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）
以上、すなわち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好
ましい。
また、第１の加熱処理で酸化物半導体層を加熱した後、その加熱温度を維持しながら又は
その加熱温度から降温する過程で、第１の加熱処理を行った炉と同じ炉に高純度の酸素ガ
ス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以
下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを
含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度
を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度
を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２
Ｏガスの作用により、酸化物半導体層４０３ａに酸素が供給され、酸化物半導体層４０３
ａを高純度化させることができる。
なお、酸化物半導体膜を形成し、酸化物半導体膜のエッチングを行った後に第１の加熱処
理を行ってもよい。また、酸化物半導体膜を形成し、第１の加熱処理を行った後に酸化物
半導体膜のエッチングを行ってもよい。
また、上記以外にも、酸化物半導体層形成後であれば、酸化物半導体層４０３ａの上に導
電層４０５ａ及び導電層４０６ａを形成した後、又は導電層４０５ａ及び導電層４０６ａ
の上に酸化物絶縁層４０７ａを形成した後に第１の加熱処理を行ってもよい。
また、酸化物半導体膜を２回に分けて成膜し、それぞれの酸化物半導体膜を成膜した後に
加熱処理を行うことにより、膜表面に対して垂直にｃ軸配向した結晶領域を有する酸化物
半導体膜を形成してもよい。例えば、膜厚が３ｎｍ以上１５ｎｍ以下の第１の酸化物半導
体膜を成膜し、さらに第１の加熱処理として、窒素、酸素、希ガス、又は乾燥エアの雰囲
気下で４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の加熱処理を行
い、表面を含む領域に結晶領域（板状結晶を含む）を有する第１の酸化物半導体膜を形成
する。そして、第１の酸化物半導体膜よりも厚い第２の酸化物半導体膜を形成する。さら
に第２の加熱処理として、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃
以下の加熱処理を行い、第１の酸化物半導体膜を結晶成長の種として、第１の酸化物半導
体膜から第２の酸化物半導体膜にかけて上方に向かって結晶成長させ、第２の酸化物半導
体膜の全体を結晶化させることにより、膜表面に対して垂直にｃ軸配向した結晶領域を有
する酸化物半導体膜を形成することができる。上記酸化物半導体膜は、１層のみの酸化物
半導体膜を形成する場合と比較して膜厚が厚い。
次に、絶縁層４０２ａ及び酸化物半導体層４０３ａの上に第２の導電膜を形成し、第２の
導電膜を選択的にエッチングすることにより導電層４０５ａ及び導電層４０６ａを形成す
る（図８（Ｃ）参照）。
例えば、第３のフォトリソグラフィ工程により第２の導電膜の一部の上に第３のレジスト
マスクを形成し、第３のレジストマスクを用いて第２の導電膜をエッチングすることによ
り導電層４０５ａ及び導電層４０６ａを形成することができる。なお、この場合導電層４
０５ａ及び導電層４０６ａの形成後に第３のレジストマスクを除去する。
例えば、導電層４０５ａ及び導電層４０６ａに適用可能な材料の膜を用いて第２の導電膜
を形成することができる。また、第２の導電膜に適用可能な材料の膜を積層させ、第２の
導電膜を形成することもできる。
第２の導電膜としては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材
料の膜を用いることができる。また、第２の導電膜に適用可能な膜の積層膜により第２の
導電膜を形成することができる。
なお、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いた露光処理により第３のレジスト
マスクを形成することが好ましい。酸化物半導体層４０３ａの上で隣り合う導電層４０５
ａの下端部と導電層４０６ａの下端部との間隔幅により、後に形成されるトランジスタの
チャネル長Ｌが決定される。なお、第３のレジストマスクの形成の際にチャネル長Ｌ＝２
５ｎｍ未満となるように露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超
紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて露光を行うとよい。超紫外
線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタ
のチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることができる。
また、導電層４０５ａ及び導電層４０６ａを形成した後の工程で予備加熱を行ってもよい
。上記予備加熱は、上記予備加熱と同様に行うことができる。
次に、酸化物半導体層４０３ａに接するように酸化物絶縁層４０７ａを形成する。
例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混
合雰囲気下で、水又は水素などの不純物が混入しない方法（例えばスパッタリング法など
）を用いて酸化物半導体層４０３ａ、導電層４０５ａ、及び導電層４０６ａの上に第２の
絶縁膜を形成することにより酸化物絶縁層４０７ａを形成することができる。水又は水素
などの不純物が混入しない方法を用いて酸化物絶縁層４０７ａを形成することにより、酸
化物半導体層のバックチャネルの抵抗の低下を抑制することができる。また、酸化物絶縁
層４０７ａ形成時の基板温度は、室温以上３００℃以下であることが好ましい。
また、例えば酸化シリコンターゲット又はシリコンターゲットなどを用いて第２の絶縁膜
を形成することができる。例えば、シリコンターゲットを用い、酸素を含む雰囲気下でス
パッタリング法により、第２の絶縁膜として酸化シリコン膜を形成することができる。
また、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物
が除去された高純度ガスを用いて第２の絶縁膜を形成することが好ましい。
また、酸化物絶縁層４０７ａを形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いた
プラズマ処理を行い、露出している酸化物半導体層４０３ａの表面に付着した吸着水など
を除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、酸化物
絶縁層４０７ａを形成することが好ましい。
さらに、酸化物絶縁層４０７ａを形成した後に不活性ガス雰囲気下、又は酸素ガス雰囲気
下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０
℃以下）を行ってもよい。例えば、第２の加熱処理として、窒素雰囲気下で２５０℃、１
時間の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層４０３ａの上面の一部
が酸化物絶縁層４０７ａと接した状態で加熱される。
以上の工程を経ることによって、水素、水分、水酸基、又は水素化物（水素化合物ともい
う）などの不純物を酸化物半導体層から意図的に排除し、且つ酸素を酸化物半導体層に供
給することができる。よって、酸化物半導体層は高純度化する。
以上の工程でトランジスタが作製される（図８（Ｄ）参照）。
また、酸化物絶縁層４０７ａとして欠陥を多く含む酸化シリコン層を用いると、酸化シリ
コン層形成後の第２の加熱処理によって酸化物半導体層４０３ａ中に含まれる水素、水分
、水酸基、又は水素化物などの不純物を酸化物絶縁層４０７ａに拡散させ、酸化物半導体
層４０３ａ中に含まれる該不純物をより低減させる効果を奏する。
また、酸化物絶縁層４０７ａの上にさらに保護絶縁層を形成してもよい。例えば、ＲＦス
パッタリング法を用いて絶縁膜を形成することにより保護絶縁層を形成する。ＲＦスパッ
タリング法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。以上が図７（
Ａ）に示すトランジスタの作製方法の一例である。
なお、本実施の形態のトランジスタの作製方法では、酸素プラズマによる酸素ドーピング
処理を行ってもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理
を行ってもよい。なお、ゲート絶縁層としての機能を有する絶縁層形成後、酸化物半導体
膜成膜後、第１の加熱処理後、ソース電極又はドレイン電極としての機能を有する導電層
形成後、又は酸化物絶縁層形成後に酸素ドーピング処理を行うことができる。酸素ドーピ
ング処理を行うことにより作製されるトランジスタの電気特性のばらつきを低減すること
ができる。
なお、図７（Ａ）に示すトランジスタの作製方法の一例を示したが、これに限定されず、
例えば図７（Ｂ）乃至図７（Ｄ）に示す各構成要素において、名称が図７（Ａ）に示す各
構成要素と同じであり且つ機能の少なくとも一部が図７（Ａ）に示す各構成要素と同じで
あれば、図７（Ａ）に示すトランジスタの作製方法の一例の説明を適宜援用することがで
きる。
図７及び図８を用いて説明したように、本実施の形態のトランジスタは、ゲート電極とし
ての機能を有する第１の導電層と、ゲート絶縁層としての機能を有する絶縁層と、絶縁層
を介して第１の導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体
層に電気的に接続され、ソース電極及びドレイン電極の一方としての機能を有する第２の
導電層と、酸化物半導体層に電気的に接続され、ソース電極及びドレイン電極の他方とし
ての機能を有する第３の導電層と、を含み、該酸化物半導体層は、酸化物絶縁層に接する
構造である。
また、チャネルが形成される酸化物半導体層は、高純度化させることによりＩ型又は実質
的にＩ型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、
酸化物半導体層のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／
ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができ、温度変化に
よる特性変化を抑制することができる。また、上記構造にすることにより、チャネル幅１
μｍあたりのオフ電流を１０ａＡ（１×１０−１７Ａ）以下にすること、さらにはチャネ
ル幅１μｍあたりのオフ電流を１ａＡ（１×１０−１８Ａ）以下、さらにはチャネル幅１
μｍあたりのオフ電流を１０ｚＡ（１×１０−２０Ａ）以下、さらにはチャネル幅１μｍ
あたりのオフ電流を１ｚＡ（１×１０−２１Ａ）以下、さらには１００ｙＡ（１×１０−
２２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが
、本実施の形態のトランジスタのオフ電流の下限値は、約１０−３０Ａ／μｍであると見
積もられる。
さらに、特性評価用素子でのオフ電流の測定値について以下に説明する。
特性評価用素子として用いるＬ／Ｗ＝３μｍ／１００００μｍのトランジスタの初期特性
（ゲート及びソースの間の電圧（電圧ＶＧともいう）とソース及びドレインの間の電流（
電流ＩＤ）との関係）を図９に示す。なお、測定において、基板温度を室温とし、ソース
−ドレイン間電圧（以下、ドレイン電圧または電圧ＶＤという）を１Ｖ又は１０Ｖとし、
ゲート及びソースの間の電圧を−２０Ｖ〜＋２０Ｖとした。
図９に示すように、Ｌ／Ｗ＝３μｍ／１００００μｍのトランジスタは、エンハンスメン
ト型になり、該トランジスタでは、ドレイン電圧が１Ｖ及び１０Ｖにおけるオフ電流が１
×１０−１３［Ａ］以下であり、測定機（半導体パラメータ・アナライザ、Ａｇｉｌｅｎ
ｔ ４１５６Ｃ；Ａｇｉｌｅｎｔ社製）の分解能（１００ｆＡ）以下となっている。
さらに、別の特性評価用回路によるリーク電流測定を用いた、本実施の形態のトランジス
タの一例のオフ電流の値の算出例について以下に説明する。
まず、特性評価用回路の構成について、図１０を用いて説明する。図１０は、特性評価用
回路の構成を示す回路図である。
図１０に示す特性評価用回路は、複数の測定系８０１を備える。複数の測定系８０１は、
互いに並列に接続される。ここでは、一例として８個の測定系８０１が並列に接続される
構成とする。
測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、ト
ランジスタ８１４と、トランジスタ８１５と、を含む。
トランジスタ８１１のソース及びドレインの一方には、電圧Ｖ１が入力され、トランジス
タ８１１のゲートには、電圧Ｖｅｘｔ＿ａが入力される。トランジスタ８１１は、電荷注
入用のトランジスタである。
トランジスタ８１２のソース及びドレインの一方は、トランジスタ８１１のソース及びド
レインの他方に接続され、トランジスタ８１２のソース及びドレインの他方には、電圧Ｖ
２が入力され、トランジスタ８１２のゲートには、電圧Ｖｅｘｔ＿ｂが入力される。トラ
ンジスタ８１２は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流
とは、トランジスタのオフ電流を含むリーク電流である。
容量素子８１３の第１の電極は、トランジスタ８１１のソース及びドレインの他方に接続
され、容量素子８１３の第２の電極には、電圧Ｖ２が入力される。ここでは、電圧Ｖ２と
して０Ｖが入力される。
トランジスタ８１４のソース及びドレインの一方には、電圧Ｖ３が入力され、トランジス
タ８１４のゲートは、トランジスタ８１１のソース及びドレインの他方に接続される。な
お、トランジスタ８１４のゲートと、トランジスタ８１１のソース及びドレインの他方、
トランジスタ８１２のソース及びドレインの一方、並びに容量素子８１３の第１の電極と
の接続箇所をノードＡともいう。
トランジスタ８１５のソース及びドレインの一方は、トランジスタ８１４のソース及びド
レインの他方に接続され、トランジスタ８１５のソース及びドレインの他方には、電圧Ｖ
４が入力され、トランジスタ８１５のゲートには、電圧Ｖｅｘｔ＿ｃが入力される。なお
、ここでは、電圧Ｖｅｘｔ＿ｃとして０．５Ｖが入力される。
さらに、測定系８０１は、トランジスタ８１４のソース及びドレインの他方と、トランジ
スタ８１５のソース及びドレインの一方との接続箇所の電圧を出力電圧Ｖｏｕｔとして出
力する。
ここでは、トランジスタ８１１の一例として、酸化物半導体層を含み、チャネル長Ｌ＝１
０μｍ、チャネル幅Ｗ＝１０μｍのトランジスタを用いる。また、トランジスタ８１４及
びトランジスタ８１５の一例として、酸化物半導体層を含み、チャネル長Ｌ＝３μｍ、チ
ャネル幅Ｗ＝１００μｍのトランジスタを用いる。また、トランジスタ８１２の一例とし
て、酸化物半導体層を含み、酸化物半導体層の上部にソース電極及びドレイン電極が接し
、ソース電極及びドレイン電極と、ゲート電極とのオーバーラップ領域を設けず、幅１μ
ｍのオフセット領域を有するボトムゲート構造のトランジスタを用いる。オフセット領域
を設けることにより、寄生容量を低減することができる。さらにトランジスタ８１２とし
ては、チャネル長Ｌ及びチャネル幅Ｗの異なる６条件のトランジスタを用いる（表１参照
）。
Figure 0006173548
図１０に示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタと
を別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオ
フ状態に保つことができる。電荷注入用のトランジスタを設けない場合には、電荷注入の
際に、リーク電流評価用トランジスタを一度オン状態にする必要があるが、オン状態から
オフ状態の定常状態に到るまでに時間を要するような素子では、測定に時間を要してしま
う。
また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設ける
ことにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク
電流評価用トランジスタのチャネル幅Ｗを、電荷注入用のトランジスタのチャネル幅Ｗよ
りも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価
回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用
トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に
、リーク電流評価用トランジスタを一度オン状態とする必要がないため、リーク電流評価
用トランジスタのチャネル形成領域の電荷の一部がノードＡに流れ込むことによるノード
Ａの電圧変動の影響もない。
一方、電荷注入用トランジスタのチャネル幅Ｗを、リーク電流評価用トランジスタのチャ
ネル幅Ｗよりも小さくすることにより、電荷注入用トランジスタのリーク電流を相対的に
小さくすることができる。また、電荷注入の際に、電荷注入用トランジスタのチャネル形
成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電圧変動の影響も小さい
。
また、図１０に示すように、複数の測定系を並列接続させた構造にすることにより、より
正確に特性評価回路のリーク電流を算出することができる。
次に、図１０に示す特性評価回路を用いた、本実施の形態のトランジスタの一例のオフ電
流の値の算出方法について説明する。
まず、図１０に示す特性評価回路のリーク電流測定方法について、図１１を用いて説明す
る。図１１は、図１０に示す特性評価回路を用いたリーク電流測定方法を説明するための
タイミングチャートである。
図１０に示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に
分けられる。それぞれの期間における動作について、以下に説明する。
まず、書き込み期間において、電圧Ｖｅｘｔ＿ｂとして、トランジスタ８１２がオフ状態
となるような電圧ＶＬ（−３Ｖ）を入力する。また、電圧Ｖ１として、書き込み電圧Ｖｗ
を入力した後、電圧Ｖｅｘｔ＿ａとして、一定期間トランジスタ８１１がオン状態となる
ような電圧ＶＨ（５Ｖ）を入力する。これによって、ノードＡに電荷が蓄積され、ノード
Ａの電圧は、書き込み電圧Ｖｗと同等の値になる。その後、電圧Ｖｅｘｔ＿ａとして、ト
ランジスタ８１１がオフ状態となるような電圧ＶＬを入力する。その後、電圧Ｖ１として
、電圧ＶＳＳ（０Ｖ）を入力する。
その後、保持期間において、ノードＡが保持する電荷量の変化に起因して生じるノードＡ
の電圧の変化量の測定を行う。電圧の変化量から、トランジスタ８１２のソース電極とド
レイン電極との間を流れる電流値を算出することができる。以上により、ノードＡの電荷
の蓄積とノードＡの電圧の変化量の測定とを行うことができる。
このとき、ノードＡの電荷の蓄積及びノードＡの電圧の変化量の測定（蓄積及び測定動作
ともいう）を繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行う。第１
の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして５Ｖの電圧を入力し、
保持期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。第
２の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして３．５Ｖの電圧を入
力し、保持期間に５０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。第
３の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして４．５Ｖの電圧を入
力し、保持期間に１０時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、
測定した電流値が、定常状態における値であることを確認することができる。言い換える
と、ノードＡを流れる電流ＩＡのうち、過渡電流（測定開始後から時間経過とともに減少
していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定す
ることができる。
一般に、ノードＡの電圧ＶＡは、出力電圧Ｖｏｕｔの関数として式（１）のように表され
る。
Figure 0006173548
また、ノードＡの電荷ＱＡは、ノードＡの電圧ＶＡ、ノードＡに接続される容量ＣＡ、定
数（ｃｏｎｓｔ）を用いて、式（２）のように表される。ここで、ノードＡに接続される
容量ＣＡは、容量素子８１３の容量と容量素子８１３以外の容量成分の和である。
Figure 0006173548
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の
時間微分であるから、ノードＡの電流ＩＡは、式（３）のように表される。
Figure 0006173548
なお、ここでは、一例として、Δｔを約５４０００ｓｅｃとする。このように、ノードＡ
に接続される容量ＣＡと、出力電圧Ｖｏｕｔから、リーク電流であるノードＡの電流ＩＡ
を求めることができるため、特性評価回路のリーク電流を求めることができる。
次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より
算出した特性評価回路のリーク電流の値を示す。
図１２に、一例として、条件４、条件５、及び条件６における上記測定（第１の蓄積及び
測定動作）に係る経過時間Ｔｉｍｅと、出力電圧Ｖｏｕｔとの関係を示す。図１３に、上
記測定に係る経過時間Ｔｉｍｅと、該測定によって算出された電流ＩＡとの関係を示す。
測定開始後から出力電圧Ｖｏｕｔが変動しており、定常状態に到るためには１０時間以上
必要であることがわかる。
また、図１４に、上記測定により得られた値から見積もられた条件１乃至条件６における
ノードＡの電圧とリーク電流の関係を示す。図１４では、例えば条件４において、ノード
Ａの電圧が３．０Ｖの場合、リーク電流は２８ｙＡ／μｍである。リーク電流にはトラン
ジスタ８１２のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ／μ
ｍ以下とみなすことができる。
また、図１５乃至図１７に、８５℃、１２５℃、及び１５０℃における上記測定により見
積もられた条件１乃至条件６におけるノードＡの電圧とリーク電流の関係を示す。図１５
乃至図１７に示すように、１５０℃の場合であっても、リーク電流は、１００ｚＡ／μｍ
以下であることがわかる。
以上のように、チャネル形成層としての機能を有し、高純度化された酸化物半導体層を含
むトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、上記ト
ランジスタのオフ電流が十分に小さいことがわかる。また、上記トランジスタのオフ電流
は、温度が上昇した場合であっても十分に低いことがわかる。
（実施の形態６）
本実施の形態では、上記実施の形態の記憶回路の構造例について説明する。
本実施の形態における記憶回路の構造例について、図１８及び図１９を用いて説明する。
図１８及び図１９は、本実施の形態における記憶回路の構造例を示す図であり、図１８（
Ａ）は、パルス変換回路の平面模式図であり、図１８（Ｂ）は、図１８（Ａ）における線
分Ａ−Ｂの断面模式図であり、図１９（Ａ）は、単位記憶回路の平面模式図であり、図１
９（Ｂ）は、図１９（Ａ）における線分Ｃ−Ｄの断面模式図であり、図１９（Ｃ）は、図
１９（Ａ）における線分Ｅ−Ｆの断面模式図である。なお、図１８及び図１９では、酸化
物半導体層を含むトランジスタの一例として、上記実施の形態における、図７（Ａ）を用
いて説明した構造のトランジスタを用いる場合を示す。
図１８及び図１９に示す記憶回路は、半導体層５０２ａ乃至半導体層５０２ｃと、絶縁層
５０５と、導電層５０６ａと、導電層５０６ｂと、絶縁層５０７と、導電層５０８ａ乃至
導電層５０８ｃと、絶縁層５０９と、半導体層５１０ａと、半導体層５１０ｂと、導電層
５１１ａ乃至導電層５１１ｈと、絶縁層５１２と、導電層５１３ａ乃至導電層５１３ｃと
、を含む。
半導体層５０２ａ乃至半導体層５０２ｃのそれぞれは、絶縁層５０１を介して基板５００
の一平面に設けられる。
半導体層５０２ａは、互いに離間して設けられた不純物領域５０３ａ及び不純物領域５０
４ａを含む。半導体層５０２ａは、パルス変換回路におけるＰ型トランジスタのチャネル
形成層としての機能を有する。また、不純物領域５０３ａは、パルス変換回路におけるＰ
型トランジスタのソース領域及びドレイン領域の一方としての機能を有する。また、不純
物領域５０４ａは、パルス変換回路におけるＰ型トランジスタのソース領域及びドレイン
領域の他方としての機能を有する。
半導体層５０２ｂは、単位記憶回路における保持容量の第１の電極としての機能を有する
。
半導体層５０２ｃは、互いに離間して設けられた不純物領域５０３ｂ及び不純物領域５０
４ｂを有する。半導体層５０２ｃは、単位記憶回路における出力用トランジスタのチャネ
ル形成層としての機能を有する。また、不純物領域５０３ｂは、単位記憶回路における出
力用トランジスタのソース領域及びドレイン領域の一方としての機能を有する。また、不
純物領域５０４ｂは、単位記憶回路における出力用トランジスタのソース領域及びドレイ
ン領域の他方としての機能を有する。
絶縁層５０５は、半導体層５０２ａ乃至半導体層５０２ｃ及び絶縁層５０１を介して基板
５００の一平面に設けられる。絶縁層５０５は、パルス変換回路におけるＰ型トランジス
タのゲート絶縁層、単位記憶回路における保持容量の誘電体層、及び単位記憶回路におけ
る出力用トランジスタのゲート絶縁層としての機能を有する。
導電層５０６ａは、絶縁層５０５を介して半導体層５０２ａに重畳する。導電層５０６ａ
は、パルス変換回路におけるＰ型トランジスタのゲート電極としての機能を有する。
導電層５０６ｂは、絶縁層５０５を介して半導体層５０２ｃに重畳する。導電層５０６ｂ
は、単位記憶回路における出力用トランジスタのゲート電極としての機能を有する。
絶縁層５０７は、絶縁層５０５、導電層５０６ａ、及び導電層５０６ｂに積層される。絶
縁層５０７は、平坦化絶縁層としての機能を有する。
導電層５０８ａ及び導電層５０８ｂは、絶縁層５０７に積層される。
導電層５０８ａは、パルス変換回路におけるＮ型トランジスタのゲート電極としての機能
を有する。
導電層５０８ｂは、単位記憶回路における選択用トランジスタのゲート電極としての機能
を有する。
導電層５０８ｃは、絶縁層５０５及び絶縁層５０７を介して半導体層５０２ｂに重畳する
。また、導電層５０８ｃは、単位記憶回路における保持容量の第２の電極としての機能を
有する。
絶縁層５０９は、絶縁層５０７及び導電層５０８ａ乃至導電層５０８ｃに積層される。絶
縁層５０９は、パルス変換回路におけるＮ型トランジスタのゲート絶縁層及び単位記憶回
路における選択用トランジスタのゲート絶縁層としての機能を有する。
半導体層５１０ａは、絶縁層５０９を介して導電層５０８ａに重畳する。半導体層５１０
ａは、パルス変換回路におけるＮ型トランジスタのチャネル形成層としての機能を有する
。
半導体層５１０ｂは、絶縁層５０９を介して導電層５０８ｂに重畳する。半導体層５１０
ｂは、単位記憶回路における選択用トランジスタのチャネル形成層としての機能を有する
。
導電層５１１ａは、半導体層５０２ａにおける不純物領域５０３ａに電気的に接続される
。導電層５１１ａは、パルス変換回路におけるＰ型トランジスタのソース電極及びドレイ
ン電極の一方としての機能を有する。
導電層５１１ｂは、半導体層５０２ｂにおける不純物領域５０４ａ及び半導体層５１０ａ
に電気的に接続される。導電層５１１ｂは、パルス変換回路におけるＰ型トランジスタの
ソース電極及びドレイン電極の他方、並びにパルス変換回路におけるＮ型トランジスタの
ソース電極及びドレイン電極の一方としての機能を有する。
導電層５１１ｃは、半導体層５１０ａに電気的に接続される。導電層５１１ｃは、パルス
変換回路におけるＮ型トランジスタのソース電極及びドレイン電極の他方としての機能を
有する。
導電層５１１ｄは、半導体層５１０ｂに電気的に接続される。導電層５１１ｄは、単位記
憶回路における選択用トランジスタのソース電極及びドレイン電極の一方としての機能を
有する。
導電層５１１ｅは、半導体層５１０ｂに電気的に接続される。導電層５１１ｅは、単位記
憶回路における選択用トランジスタのソース電極及びドレイン電極の他方としての機能を
有する。
導電層５１１ｆは、半導体層５０２ｃにおける不純物領域５０３ｂに電気的に接続される
。導電層５１１ｆは、単位記憶回路における出力用トランジスタのソース電極及びドレイ
ン電極の一方としての機能を有する。
導電層５１１ｇは、半導体層５０２ｃにおける不純物領域５０４ｂに電気的に接続される
。導電層５１１ｇは、単位記憶回路における出力用トランジスタのソース電極及びドレイ
ン電極の他方としての機能を有する。
導電層５１１ｈは、絶縁層５０９に積層される。また、導電層５１１ｈは、単位記憶回路
においてデータ信号が入力されるビット線としての機能を有する。
絶縁層５１２は、絶縁層５０９、半導体層５１０ａ、半導体層５１０ｂ、及び導電層５１
１ａ乃至導電層５１１ｈに接する。
導電層５１３ａは、導電層５０８ｂに電気的に接続される。導電層５１３ａは、単位記憶
回路において行アドレス信号が入力されるワード線としての機能を有する。なお、導電層
５１３ａを必ずしも設けなくてもよく、導電層５０８ｂがワード線としての機能を有する
構成にしてもよい。
導電層５１３ｂは、導電層５０８ｃに電気的に接続される。導電層５１３ｂは、単位記憶
回路において読み出し信号が入力される読み出し線としての機能を有する。なお、導電層
５１３ｂを必ずしも設けなくてもよく、導電層５０８ｃが読み出し線としての機能を有す
る構成にしてもよい。
導電層５１３ｃは、導電層５１１ｄ及び導電層５１１ｈに電気的に接続される。
基板５００としては、図７（Ａ）における基板４００ａに適用可能な基板を用いることが
できる。
絶縁層５０１としては、図７（Ｄ）における絶縁層４４７に適用可能な材料の層を用いる
ことができる。また、絶縁層５０１に適用可能な材料の層を積層して絶縁層５０１を構成
してもよい。
半導体層５０２ａ乃至半導体層５０２ｃとしては、元素周期表における第１４族の半導体
（シリコンなど）を含有する半導体層を用いることができる。
不純物領域５０３ａ及び不純物領域５０４ａは、Ｐ型の導電性を付与する不純物元素を添
加することにより形成される。また、不純物領域５０３ｂ及び不純物領域５０４ｂは、Ｐ
型又はＮ型の導電性を付与する不純物元素を添加することにより形成される。Ｐ型の導電
性を付与する不純物元素としては、例えばボロンなどを用いることができ、Ｎ型の導電性
を付与する不純物元素としては、例えばリンなどを用いることができる。
絶縁層５０５及び絶縁層５０９としては、図７（Ａ）における絶縁層４０２ａに適用可能
な材料の層を用いることができる。また、絶縁層５０５及び絶縁層５０９に適用可能な材
料の層を積層して絶縁層５０５及び絶縁層５０９を構成してもよい。
導電層５０６ａ、導電層５０６ｂ、及び導電層５０８ａ乃至導電層５０８ｃとしては、例
えば図７（Ａ）における導電層４０１ａに適用可能な材料の層を用いることができる。ま
た、導電層５０６ａ、導電層５０６ｂ、及び導電層５０８ａ乃至導電層５０８ｃに適用可
能な材料の層を積層して導電層５０６ａ、導電層５０６ｂ、及び導電層５０８ａ乃至導電
層５０８ｃを構成してもよい。
絶縁層５０７としては、例えばポリイミド、アクリル、ベンゾシクロブテン、などの有機
材料の層を用いることができる。また平坦化絶縁層としては、低誘電率材料（ｌｏｗ−ｋ
材料ともいう）の層を用いることもできる。また、絶縁層５０７に適用可能な材料の層の
積層により絶縁層５０７を構成することもできる。
半導体層５１０ａ及び半導体層５１０ｂとしては、図７（Ａ）に示す酸化物半導体層４０
３ａに適用可能な材料の層を用いることができる。
導電層５１１ａ乃至導電層５１１ｈ、及び導電層５１３ａ乃至導電層５１３ｃとしては、
図７（Ａ）における導電層４０５ａ又は導電層４０６ａに適用可能な材料の層を用いるこ
とができる。また、導電層５１１ａ乃至導電層５１１ｈ及び導電層５１３ａ乃至導電層５
１３ｃに適用可能な材料の層を積層して導電層５１１ａ乃至導電層５１１ｈ及び導電層５
１３ａ乃至導電層５１３ｃを構成してもよい。
絶縁層５１２としては、図７（Ａ）における酸化物絶縁層４０７ａに適用可能な材料の層
を用いることができる。また、絶縁層５１２に適用可能な層を積層して絶縁層５１２を構
成してもよい。
図１８及び図１９を用いて説明したように、本実施の形態の記憶回路は、同一基板上にパ
ルス変換回路及び単位記憶回路を備える構造である。上記構造にすることにより同一工程
でパルス変換回路及び単位記憶回路を作製することができるため、製造コストを低減する
ことができる。なお、本実施の形態の記憶回路を、パルス変換回路及び単位記憶回路と、
他の回路（第１の駆動回路、第２の駆動回路、及び制御回路の一つ又は複数）と、を同一
基板上に備える構造としてもよい。
（実施の形態７）
本実施の形態では、上記実施の形態の無線通信により信号の送受信が可能な半導体装置を
備えた情報媒体について説明する。
本実施の形態における情報媒体の構成例について、図２０を用いて説明する。図２０は、
本実施の形態における情報媒体の構成例を示す図である。
図２０（Ａ）に示す情報媒体は、個人情報が記載されたカード型証明書である。図２０（
Ａ）に示すカード型証明書は、チップ９００を有する。図２０（Ａ）に示すカード型証明
書は、チップ９００を設けることにより、偽造防止など、セキュリティ機能を向上させる
ことができる。カード型証明書としては、例えば、免許証又は住民票などが挙げられる。
チップ９００は、信頼性が高いため、上記カード型証明書などの長い期間使用するものに
好適である。
図２０（Ｂ）に示す情報媒体は、チケット型情報媒体である。図２０（Ｂ）に示すチケッ
ト型情報媒体は、チップ９０１を有する。図２０（Ｂ）に示すチケット型情報媒体は、チ
ップ９０１を設けることにより、チケット型情報媒体に記載された情報以外の情報をチッ
プ９０１に記録しておくことができる。また、図２０（Ｂ）に示すチケット型情報媒体は
、チップ９０１を設けることにより、偽造防止など、セキュリティ機能を向上させること
ができる。なお、チップ９０１は、信頼性が高いため、例えばチケットの一部に切り取り
部を設け、チケット型情報媒体が不要になった際に、該切り取り部によりチップ９０１の
みを切り取って回収し、チップ９０１のみを再利用することもできる。チケット型情報媒
体としては、例えば紙幣又は乗車券、有価証券、若しくはその他の券などが挙げられる。
図２０（Ｃ）に示す情報媒体は、コイン型情報媒体である。コイン型情報媒体は、チップ
９０２を有する。図２０（Ｃ）に示すコイン型情報媒体は、チップ９０２を設けることに
より、コイン型情報媒体に記載された情報以外の情報をチップ９０２に記録しておくこと
ができる。また、図２０（Ｃ）に示すコイン型情報媒体は、チップ９０２を設けることに
より、偽造防止など、セキュリティ機能を向上させることができる。コイン型情報媒体と
しては、例えば硬貨又は乗車券、有価証券、若しくはその他の券などが挙げられる。
図２０（Ｄ）に示す情報媒体は、物品である。物品は、チップ９０３を有する。図２０（
Ｄ）に示す物品は、チップ９０３を設けることにより、物品に記載された情報以外の情報
をチップ９０３に記録しておくことができる。また、図２０（Ｄ）に示す物品は、チップ
９０３を設けることにより、偽造防止など、セキュリティ機能を向上させることができる
。なお、物品としては、特に限定されず、例えば電化製品又は生活用品など様々なものが
挙げられる。
チップ９００乃至チップ９０３としては、例えば上記実施の形態に示す無線通信が可能な
半導体装置を適用することができる。
図２０を用いて説明したように、本実施の形態の情報媒体の一例は、無線通信可能なチッ
プを有する構成である。上記構成にすることにより、回路面積を小さくすることができる
。また、上記構成にすることにより、無線通信によりチップが設けられた情報媒体の固有
情報を読み出し、読み出した固有情報を利用することができる。これにより、情報媒体の
管理が容易になり、また、セキュリティ性を向上させることができる。
１０１ トランジスタ
１０２ トランジスタ
１５１ インバータ
１５２ インバータ
２０１ パルス変換回路
２０２ 機能回路
２１１ 単位記憶回路
２１３ｖ 駆動制御回路
２１３ｗ パルス変換回路
２１３ｘ 第１の駆動回路
２１３ｙ 第２の駆動回路
２３１ トランジスタ
２３２ 容量素子
２３３ トランジスタ
３０１ アンテナ回路
３０２ 電源回路
３０３ 復調回路
３０４ 記憶制御回路
３０５ 記憶回路
３０６ 符号化回路
３０７ 変調回路
４００ａ 基板
４００ｂ 基板
４００ｃ 基板
４００ｄ 基板
４０１ａ 導電層
４０１ｂ 導電層
４０１ｃ 導電層
４０１ｄ 導電層
４０２ａ 絶縁層
４０２ｂ 絶縁層
４０２ｃ 絶縁層
４０２ｄ 絶縁層
４０３ａ 酸化物半導体層
４０３ｂ 酸化物半導体層
４０３ｃ 酸化物半導体層
４０３ｄ 酸化物半導体層
４０５ａ 導電層
４０５ｂ 導電層
４０５ｃ 導電層
４０５ｄ 導電層
４０６ａ 導電層
４０６ｂ 導電層
４０６ｃ 導電層
４０６ｄ 導電層
４０７ａ 酸化物絶縁層
４０７ｃ 酸化物絶縁層
４２７ 絶縁層
４４７ 絶縁層
５００ 基板
５０１ 絶縁層
５０２ａ 半導体層
５０２ｂ 半導体層
５０２ｃ 半導体層
５０３ａ 不純物領域
５０３ｂ 不純物領域
５０４ａ 不純物領域
５０４ｂ 不純物領域
５０５ 絶縁層
５０６ａ 導電層
５０６ｂ 導電層
５０７ 絶縁層
５０８ａ 導電層
５０８ｂ 導電層
５０８ｃ 導電層
５０９ 絶縁層
５１０ａ 半導体層
５１０ｂ 半導体層
５１１ａ 導電層
５１１ｂ 導電層
５１１ｃ 導電層
５１１ｄ 導電層
５１１ｅ 導電層
５１１ｆ 導電層
５１１ｇ 導電層
５１１ｈ 導電層
５１２ 絶縁層
５１３ａ 導電層
５１３ｂ 導電層
５１３ｃ 導電層
８０１ 測定系
８１１ トランジスタ
８１２ トランジスタ
８１３ 容量素子
８１４ トランジスタ
８１５ トランジスタ
９００ チップ
９０１ チップ
９０２ チップ
９０３ チップ

Claims (2)

  1. 基板上の第１乃至第３の半導体層と、
    前記第１乃至第３の半導体層上の第１の絶縁層と、
    前記第１の絶縁層上の、前記第１の半導体層と重なる第１の導電層と、
    前記第１の絶縁層上の、前記第３の半導体層と重なる第２の導電層と、
    前記第１の絶縁層、前記第１の導電層、及び前記第２の導電層上の第２の絶縁層と、
    前記第２の絶縁層上の第３の導電層と、
    前記第２の絶縁層上の第４の導電層と、
    前記第２の絶縁層上の、前記第２の半導体層と重なる第５の導電層と、
    前記第２の絶縁層、前記第３の導電層、前記第４の導電層、及び前記第５の導電層上の第３の絶縁層と、
    前記第３の絶縁層上の、前記第３の導電層と重なる第４の半導体層と、
    前記第３の絶縁層上の、前記第４の導電層と重なる第５の半導体層と、
    前記第３の絶縁層上の、前記第１の半導体層と電気的に接続された第６の導電層と、
    前記第３の絶縁層上の、前記第１の半導体層及び前記第４の半導体層と電気的に接続された第７の導電層と、
    前記第３の絶縁層上の、前記第４の半導体層と電気的に接続された第８の導電層と、
    前記第３の絶縁層上の、前記第５の半導体層と電気的に接続された第９の導電層と、
    前記第３の絶縁層上の、前記第２の半導体層及び前記第５の半導体層と電気的に接続された第１０の導電層と、
    前記第３の絶縁層上の、前記第３の半導体層と電気的に接続された第１１の導電層と、
    前記第３の絶縁層上の、前記第３の半導体層と電気的に接続された第１２の導電層と、を有し、
    前記第１の半導体層は、パルス変換回路におけるＰ型トランジスタのチャネル形成層としての機能を有し、
    前記第２の半導体層は、単位記憶回路における保持容量の第１の電極としての機能を有し、
    前記第３の半導体層は、前記単位記憶回路における出力用トランジスタのチャネル形成層としての機能を有し、
    前記第４の半導体層は、前記パルス変換回路におけるＮ型トランジスタのチャネル形成層としての機能を有し、
    前記第５の半導体層は、前記単位記憶回路における選択用トランジスタのチャネル形成層としての機能を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第４の半導体層及び前記第５の半導体層は、酸化物半導体を有することを特徴とする半導体装置。
JP2016174210A 2010-05-21 2016-09-07 半導体装置 Expired - Fee Related JP6173548B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010116861 2010-05-21
JP2010116861 2010-05-21

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015049476A Division JP2015146606A (ja) 2010-05-21 2015-03-12 半導体装置

Publications (2)

Publication Number Publication Date
JP2017022397A JP2017022397A (ja) 2017-01-26
JP6173548B2 true JP6173548B2 (ja) 2017-08-02

Family

ID=44972009

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2011105042A Expired - Fee Related JP5714973B2 (ja) 2010-05-21 2011-05-10 半導体装置
JP2015049476A Withdrawn JP2015146606A (ja) 2010-05-21 2015-03-12 半導体装置
JP2016174210A Expired - Fee Related JP6173548B2 (ja) 2010-05-21 2016-09-07 半導体装置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2011105042A Expired - Fee Related JP5714973B2 (ja) 2010-05-21 2011-05-10 半導体装置
JP2015049476A Withdrawn JP2015146606A (ja) 2010-05-21 2015-03-12 半導体装置

Country Status (3)

Country Link
US (2) US9209206B2 (ja)
JP (3) JP5714973B2 (ja)
CN (1) CN102355252B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9850702B2 (en) 2003-08-20 2017-12-26 Hunter Douglas Inc Method for making a window covering having operable vanes
US10030438B2 (en) 2003-08-20 2018-07-24 Hunter Douglas Inc. Retractable shade with collapsible vanes

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101874144B1 (ko) 2011-05-06 2018-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
TWI568181B (zh) 2011-05-06 2017-01-21 半導體能源研究所股份有限公司 邏輯電路及半導體裝置
TWI536502B (zh) 2011-05-13 2016-06-01 半導體能源研究所股份有限公司 記憶體電路及電子裝置
JP5947099B2 (ja) 2011-05-20 2016-07-06 株式会社半導体エネルギー研究所 半導体装置
JP5951351B2 (ja) 2011-05-20 2016-07-13 株式会社半導体エネルギー研究所 加算器及び全加算器
US8508256B2 (en) 2011-05-20 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
JP2013016243A (ja) 2011-06-09 2013-01-24 Semiconductor Energy Lab Co Ltd 記憶装置
US8736315B2 (en) 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6099372B2 (ja) 2011-12-05 2017-03-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP2013232548A (ja) * 2012-04-27 2013-11-14 Panasonic Corp 薄膜トランジスタ装置の製造方法、薄膜トランジスタ装置および表示装置
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
US9515661B2 (en) * 2014-05-09 2016-12-06 Semiconductor Energy Laboratory Co., Ltd. Circuit, semiconductor device, and clock tree
US10056497B2 (en) 2015-04-15 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10559696B2 (en) * 2017-10-11 2020-02-11 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Hybrid CMOS device and manufacturing method thereof
JP6448743B2 (ja) * 2017-10-30 2019-01-09 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2655053B2 (ja) 1993-11-01 1997-09-17 日本電気株式会社 半導体集積回路装置
EP0653843A3 (en) 1993-11-17 1996-05-01 Hewlett Packard Co CMOS circuits with adaptive voltage threshold.
JPH07202677A (ja) 1993-12-27 1995-08-04 Nippon Telegr & Teleph Corp <Ntt> Ｃｍｏｓ出力バッファ回路
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3333429B2 (ja) 1997-06-30 2002-10-15 株式会社東芝 半導体集積回路
JPH11233789A (ja) 1998-02-12 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2003188266A (ja) 2001-12-19 2003-07-04 Sony Corp 遅延回路
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004200426A (ja) 2002-12-19 2004-07-15 Nec Electronics Corp 半導体集積回路装置
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP2005311624A (ja) 2004-04-20 2005-11-04 Sanyo Electric Co Ltd 遅延回路
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7180363B2 (en) * 2004-07-28 2007-02-20 United Memories, Inc. Powergating method and apparatus
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5053537B2 (ja) * 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
JP5126729B2 (ja) * 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7098694B2 (en) * 2004-11-12 2006-08-29 Agere Systems Inc. Overvoltage tolerant input buffer
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
JP2006269473A (ja) * 2005-03-22 2006-10-05 Seiko Epson Corp 半導体装置および昇圧回路
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7414877B2 (en) * 2006-01-23 2008-08-19 Freescale Semiconductor, Inc. Electronic device including a static-random-access memory cell and a process of forming the electronic device
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5060738B2 (ja) 2006-04-28 2012-10-31 株式会社ジャパンディスプレイイースト 画像表示装置
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5294651B2 (ja) 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
EP2294607A2 (en) * 2008-05-17 2011-03-16 Astrowatt, Inc. Method of forming an electronic device using a separation technique
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
EP2172977A1 (en) * 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101631454B1 (ko) 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
WO2011062029A1 (en) 2009-11-18 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR101899375B1 (ko) 2011-01-28 2018-09-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9850702B2 (en) 2003-08-20 2017-12-26 Hunter Douglas Inc Method for making a window covering having operable vanes
US10030438B2 (en) 2003-08-20 2018-07-24 Hunter Douglas Inc. Retractable shade with collapsible vanes

Also Published As

Publication number Publication date
JP2012009832A (ja) 2012-01-12
JP2017022397A (ja) 2017-01-26
JP2015146606A (ja) 2015-08-13
CN102355252A (zh) 2012-02-15
US20160065191A1 (en) 2016-03-03
US9209206B2 (en) 2015-12-08
JP5714973B2 (ja) 2015-05-07
US20110285442A1 (en) 2011-11-24
CN102355252B (zh) 2016-05-04
US9787294B2 (en) 2017-10-10

Similar Documents

Publication Publication Date Title
JP6173548B2 (ja) 半導体装置
JP6753913B2 (ja) 半導体装置
JP5961289B2 (ja) 半導体装置の作製方法
JP6267766B2 (ja) 半導体装置の駆動方法
JP6162776B2 (ja) 半導体装置の作製方法
KR101299256B1 (ko) 반도체 기억 장치
US9320111B2 (en) Light-emitting device
CN106298794B (zh) 存储器件及半导体器件
TWI571062B (zh) 半導體裝置
US8472235B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170615

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170620

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170704

R150 Certificate of patent or registration of utility model

Ref document number: 6173548

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees