JP6153002B2 - 分配器、合成器、並びに分配器及び合成器を備えた電子装置 - Google Patents

Description

本発明は、分配器、合成器、並びに分配器及び合成器を備えた電子装置に関する。

高周波信号の増幅回路では、入力信号を分配器により分割し、並列に配置された複数のＦＥＴ（Field Effect Transistor）にて増幅した後、再び合成器により合成することで、増幅された入力信号を得ることのできる構成が知られている。また、信号の分配・合成の過程で生じる信号の位相分散を抑制するために、ＦＥＴを一方向だけでなくこれと直交する方向にも配置し、ＦＥＴの配列方向のチップ長さを低減した構成が知られている（例えば、特許文献１を参照）

特開平３−２８９７０１号公報

上記のようにＦＥＴを並列に配置すると、ＦＥＴの配列方向におけるチップの長さが増大し、それに合わせて分配器及び合成器における同方向の長さも増大するため、信号の位相分散が生じやすくなってしまう。その結果、位相差により合成信号に損失が生じ、出力が小さくなってしまうという課題がある。特許文献１の方法では、ＦＥＴの配列方向におけるチップ長さを抑制することで、位相分散を一定程度抑制することが可能であるが、当該方法でも位相差を低減するには不十分な場合があった。

本発明は上記課題に鑑みなされたものであり、位相分散による合成信号の損失を低減することのできる分配器、合成器、並びに当該分配器及び合成器を備えた電子装置を提供することを目的とする。

本発明は、第１伝送線路に接続される基部と、前記基部から２つに分岐し、それぞれが複数の第２伝送線路に接続される分岐部と、を備え、前記分岐部には、前記基部及び前記第２伝送線路と接続されていない辺のうち外側の辺から、内側に向かう切り込み部が形成されていることを特徴とする分配器または合成器である。

上記構成において、前記切り込み部は、前記分岐部のそれぞれに形成されている構成とすることができる。

上記構成において、前記第１伝送線路から伝送される信号の周波数をλ、前記切り込み部の切り込み深さをａ、前記切り込み部の開口部の長さをｂ、前記分岐部のうち前記第２伝送線路と接続される辺から前記切り込み部の形成位置までの距離をｃとした場合に、λ／４０≦ａ、ｂ、ｃ≦３λ／４０の関係をそれぞれ充足する構成とすることができる。

上記構成において、前記切り込み部の平面形状は、矩形である構成とすることができる。

上記構成において、前記切り込み部の平面形状は、三角形である構成とすることができる。

上記構成において、前記切り込み部の平面形状は、略半円形である構成とすることができる。

上記構成において、前記基部の平面形状は、略半円形である構成とすることができる。

上記構成において、前記基部の平面形状は、略台形である構成とすることができる。

上記構成において、前記基部の平面形状は、矩形である構成とすることができる。

本発明は、入力伝送線路に接続される分配器と、出力伝送線路に接続される合成器と、前記分配器及び前記合成器の間に接続され、増幅用の複数のトランジスタを含む半導体チップと、を備え、前記分配器及び前記合成器の少なくとも一方は、前記入力伝送線路または前記出力伝送線路に接続される基部と、前記基部から２つに分岐し、それぞれが前記半導体チップと接続された複数の中間伝送線路に接続される分岐部と、を備え、前記分岐部には、前記基部及び前記中間伝送線路と接続されていない辺のうち外側の辺から、内側に向かう切り込み部が形成されていることを特徴とする電子装置である。

上記構成において、前記切り込み部は、前記分岐部のそれぞれに形成されている構成とすることができる。

上記構成において、前記分配器及び前記半導体チップ間、並びに前記合成器及び前記半導体チップ間のうち、少なくとも一方の間に接続された整合回路を有する構成とすることができる。

上記構成において、前記整合回路は、前記複数の中間伝送線路のそれぞれに対応して形成されたキャパシタを含む基板と、前記基板及び前記半導体チップ間に形成されたボンディングワイヤを含む構成とすることができる。

本発明に係る分配器、合成器、及び電子装置によれば、位相分散による合成信号の損失を低減することができる。

実施例１に係る電子装置の外観斜視図である。 実施例１に係る電子装置の上面図である。 位相分散による合成信号の損失を説明するための図である。 第１比較例に係る分配器の上面模式図である。 第１比較例に係る分配器のシミュレーション結果を示すグラフである。 実施例１に係る分配器の上面模式図である。 実施例１に係る分配器のシミュレーション結果を示すグラフである。 第２比較例に係る分配器の上面模式図である。 第２比較例に係る分配器のシミュレーション結果を示すグラフである。 切り込み部の切り込み深さを変化させた場合の位相の変化を示すグラフである。 切り込み部の切り込み長さを変化させた場合の位相の変化を示すグラフである。 切り込み部の切り込み位置を変化させた場合の位相の変化を示すグラフである。 実施例２に係る分配器の上面模式図である。 実施例２に係る分配器のシミュレーション結果を示すグラフである。 実施例３に係る分配器の上面模式図である。 実施例３に係る分配器のシミュレーション結果を示すグラフである。 実施例３に係る分配器の上面模式図である。 実施例３の変形例に係る分配器の上面模式図である。

図１は、実施例１に係る電子装置の外観斜視図である。電子装置１００は、高周波回路の増幅器１０を含む装置である。増幅器１０は、筐体１２に内蔵されており、図１は筐体１２を透視した図となっている。増幅器１０は、入力伝送線路（不図示）と接続された分配器１４と、出力伝送線路（不図示）と接続された合成器１６とを有する。分配器１４と合成器１６との間には、増幅用のＦＥＴ（不図示）が内蔵された半導体チップ１８が設けられている。分配器１４及び半導体チップ１８、合成器１６及び半導体チップ１８は、それぞれ複数のボンディングワイヤ１９により接続されている。

図２は、図１に示す増幅器１０の上面模式図である。分配器１４及び合成器１６は、それぞれ中央に凹部を有する略Ｕ字形状となっている。分配器１４は入力伝送線路２０に、合成器１６は出力伝送線路２２に、それぞれ接続されている。分配器１４のうち、入力伝送線路２０が接続された側と反対側には、複数のボンディングワイヤ１９ａが接続されている。同様に、合成器１６のうち、出力伝送線路２２が接続された側と反対側には、複数のボンディングワイヤ１９ｂが接続されている。

合成器１６側にある複数のボンディングワイヤ１９ｂは、半導体チップ１８に接続されている。半導体チップ１８内には、複数の増幅用のＦＥＴ２４が並列（縦方向）に配列されており、それぞれのＦＥＴ２４が各ボンディングワイヤ１９ｂと接続された構成となっている。また、図１では図示を省略したが、半導体チップ１８と分配器１４との間には、キャパシタ基板２６が接続されている。キャパシタ基板２６には、ボンディングワイヤ１９ａ及び１９ｃが接続される第１の金属層と、これと対向して接地された第２の金属層とで、キャパシタ２８が形成されている。半導体チップ１８内の複数のＦＥＴ２４と、キャパシタ基板２６のキャパシタ２８とは、複数のボンディングワイヤ１９ｃのそれぞれにより接続されている。

入力伝送線路２０から入力された信号は、分配器１４において複数の伝送線路へと分配される。そして、各伝送線路上の信号は、半導体チップ１８内のＦＥＴ２４により増幅された後、合成器１６へと出力される。合成器１６では、増幅済みの各信号を１つに合成し、出力伝送線路２２を介して出力する。これにより、増幅器１０では、高周波信号の増幅を行うことができる。

なお、図中の符号３０ａで示す半導体チップ１８の前段部分には、回路に直列に接続されたインダクタ（Ｌ）としてのボンディングワイヤ１９ａ及び１９ｂと、２つのインダクタの間のノードを接地するキャパシタ２８（Ｃ）とにより、整合回路３０ａが形成されている。また、符号３０ｂで示す半導体チップ１８の後段部分には、回路に直列に接続されたインダクタ（Ｌ）としてのボンディングワイヤ１９ｃにより、整合回路３０ｂが形成されている。このように、実施例１に係る増幅器１０は、分配器１４と合成器１６との間に整合回路３０を備える構成としてもよいし、当該整合回路３０を備えない構成としてもよい。また、整合回路の構成についても、上記の例以外のものを用いてもよい。

ここで、ＦＥＴ２４を並列に配置することで半導体チップ１８の縦方向のサイズ（ｙ）が大きくなると、分配器１４の縦方向のサイズ（ｗ）もこれに伴い大きくなる。その結果、分配された信号の間で位相分散（Δφ）が生じてしまう場合がある。合成器１６においても、半導体チップ１８の縦方向のサイズ（ｙ）の拡大に伴い、同様の位相分散の問題が生じうる。

図３は、位相分散による合成信号の損失を説明するための図である。図３（ａ）は位相分散がない状態を、図３（ｂ）は位相分散がある状態をそれぞれ示す。ここでは、２つの信号（ＯＱ、ＯＲ）を１つの信号（ＯＰ）に合成する例について説明する。２つの信号の合成信号（ＯＰ）は、各信号のベクトルの和（ＯＱ＋ＯＲ）で表される。

図３（ａ）の場合、２つの信号（ＯＱ、ＯＲ）の位相は揃っているため、両者の合成信号（ＯＰ）の絶対値は、各信号の絶対値の合計と等しくなっており、信号の損失は生じていない。これに対し、図３（ｂ）の場合、２つの信号（ＯＱ、ＯＲ）の位相にはΔφの開きがある。このため、両者の合成信号（ＯＰ）の絶対値は、各信号の絶対値の合計より小さくなり、信号の損失が生じている。このように、分配器１４または合成器１６において位相分散が生じると、合成信号に損失が生じてしまう。

ここで、電磁シミュレーターを用いたシミュレーションの結果、位相分散の発生には、分配器１４及び合成器１６の形状が大きく関係していることが判明した。以下、当該シミュレーションから得られた各種知見について説明する。

図４は、シミュレーションに用いた第１比較例に係る分配器の上面模式図である。分配器１４は、略Ｕ字形状を有する分配器であり、Ｕ字の底部側に入力端子４０が、反対側に出力端子４４が、それぞれ形成されている。入力端子４０と分配器１４との間には第１伝送線路４２が、出力端子４４と分配器１４との間には第２伝送線路４６が、それぞれ接続されている。本シミュレーションでは、計算上の便宜のため、図２のボンディングワイヤ１９ａに代わる構成として第２伝送線路４６を採用した。

本シミュレーションでは、入力端子４０の数を１とし、これに１の番号を付した。また、出力端子４４の数を１０とし、これらに２〜１１の番号を付した。分配器１４は、入力端子４０から出力端子４４に至る途中で２つに分岐しており、一方の分岐には番号２〜６の出力端子４４が、他方の分岐には番号７〜１１の出力端子４４が、それぞれ接続されている。

本シミュレーションでは、分配器１４の縦方向の長さ（Ａ）は１３６０μｍ、Ｕ字の分岐の先端部分（第２伝送線路４６が接続される部分）の長さ（Ｂ）は各６４０μｍとした。また、第２伝送線路４６の長さ（Ｃ）は５３０μｍ、分配器１４の横方向の長さ（Ｄ）は１２００μｍ、第１伝送線路４２の幅（Ｅ）は４４０μｍとした。また、分配器に用いる基板は、比誘電率３９、厚み２００μｍとして計算した。

図５は、第１比較例に係る分配器のシミュレーション結果を示すグラフである。グラフの横軸は周波数を示し、左側の縦軸は信号出力のマグニチュード［ｄＢ］を、右側の縦軸は信号の位相［°］をそれぞれ示す。本グラフでは、出力端子４４のうち番号が７〜１１の信号については不図示とし、出力端子４４のうち番号が２〜６の端子と入力端子４０（番号１）の間の信号のみを図示している。比較例に係る分配器１４は左右対称のＵ字形状となっており、２つの分岐先である番号２〜６の信号と番号７〜１１の信号の性質は、互いに変わらないと考えられるためである。信号のうち、例えば「Ｓ２１」と表記したものは、端子番号が１番（入力端子４０）と２番（出力端子４４）との間の信号を示したものであり、以下出力端子４４の番号が変わった場合も同様の表記とする。

図５に示すように、信号Ｓ１１（入力端子４０から入力され、第１伝送線路４２の端部で反射される信号）のマグニチュードは、周波数が１０ＧＨｚ〜１２ＧＨｚの付近で大きく落ち込んでおり、リターンロスが最小化されている。一方、信号Ｓ２１（入力端子４０から入力され、出力端子４４のうち番号２の端子に出力される信号）のマグニチュードは、周波数１０ＧＨｚ〜１２ＧＨｚの付近で約−１０ｄＢとなっている。これは、分配器１４が、１０ＧＨｚ〜１２ＧＨｚの周波数帯の信号を通過させることを示している。本比較例では出力端子４４の数が１０であるため、分配後の信号のマグニチュードは約１０分の１（−１０ｄＢ）となっている。

また、図５に示すように、出力端子４４のうち最も外側に位置する端子（番号２）との間の信号（Ｓ２１）は、出力端子４４のうち最も内側に位置する端子（番号６）との間の信号（Ｓ６１）に比べ、位相遅延が小さいことが分かる。また、その他の端子（番号３〜５）との間の信号の位相は、上記２つの信号の位相の間にあり、内側（番号５）から外側（番号３）に向かうにつれて位相遅延が小さくなる傾向にあった。このように、第１比較例に係る分配器では、信号の位相分散が生じている。その結果、図３（ｂ）に示すような信号合成の際の損失が生じうる。

図６は、実施例１に係る分配器の上面模式図である。分配器１４は、比較例と同様に略Ｕ字形状を有する分配器であり、Ｕ字の底部側に入力端子４０が、反対側に出力端子４４が、それぞれ形成されている。入力端子４０と分配器１４との間には第１伝送線路４２が、出力端子４４と分配器１４との間には第２伝送線路４６が、それぞれ接続されている。本シミュレーションにおいても、計算上の便宜のため、図２のボンディングワイヤ１９ａに代わる構成として第２伝送線路４６を採用した。

ここで、分配器１４のうち、第１伝送線路４２が接続される側を基部５０と称し、当該基部５０から分岐して第２伝送線路４６に接続される側を分岐部５２と称することとする。分岐部５２は、Ｕ字形状の中央に形成された凹部５４の長さにより、その範囲が決定されている。

実施例１に係る分配器１４では、第１比較例と異なり、分岐部５２に切り込み部６０が形成されている。切り込み部６０は、分岐部５２において、基部５０及び第２伝送線路４６に接続された辺を除く辺のうち、外側の辺から内側に向かって形成されている。実施例１では、切り込み部６０の形状は矩形状となっており、切り込み深さをａ、開口部の長さをｂ、切り込みの形成位置（分岐部５２のうち、第２伝送線路４６と接続された辺から切り込み部６０の形成位置までの距離）をｃとして、それぞれ図示している。

本シミュレーションにおいても、第１比較例と同様に、入力端子４０の数を１とし、これに１の番号を付した。また、出力端子４４の数を１０とし、これらに２〜１１の番号を付した。分配器１４における分岐部５２のうち、一方の分岐には番号２〜６の出力端子４４を、他方の分岐には番号７〜１１の出力端子４４を、それぞれ接続した。

本シミュレーションにおいても、第１比較例と同様に、分配器１４の縦方向の長さ（Ａ）は１３６０μｍ、Ｕ字の分岐の先端部分（第２伝送線路４６が接続される部分）の長さ（Ｂ）は各６４０μｍとした。また、第２伝送線路４６の長さ（Ｃ）は５３０μｍ、分配器１４の横方向の長さ（Ｄ）は１２００μｍ、第１伝送線路４２の幅（Ｅ）は４４０μｍとした。

図７は、実施例１に係る分配器のシミュレーション結果を示すグラフである。図５と同様に、グラフの横軸は周波数を示し、左側の縦軸は信号の大きさであるマグニチュード［ｄＢ］を、右側の縦軸は信号の位相［°］をそれぞれ示す。また、出力端子４４のうち番号が７〜１１の信号については不図示とし、出力端子４４のうち番号が２〜６の端子と入力端子４０（番号１）の間の信号のみを、信号Ｓ２１〜Ｓ６１として図示している。

図７に示すように、信号Ｓ１１（入力端子４０から入力され、第１伝送線路４２の端部で反射される信号）のマグニチュードは、周波数が１０ＧＨｚ〜１２ＧＨｚの付近で大きく落ち込んでいる。一方、信号Ｓ２１（入力端子４０から入力され、出力端子４４のうち番号２の端子に出力される信号）のマグニチュードは、周波数１０ＧＨｚ〜１２ＧＨｚの付近で約−１０ｄＢとなっている。これは、分配器１４が、第１比較例と同様に、１０ＧＨｚ〜１２ＧＨｚの周波数帯の信号を通過させることを示している。実施例１では出力端子４４の数が１０であるため、分配後の信号のマグニチュードは約１０分の１（−１０ｄＢ）となっている。

また、図７に示すように、実施例１では、出力端子４４のうち最も外側に位置する端子（番号２）との間の信号（Ｓ２１）と、出力端子４４のうち最も内側に位置する端子（番号６）との間の信号（Ｓ６１）とを比較した場合に、位相遅延の差がほとんど生じていないことが分かる。このため、実施例１に係る分配器では、信号の位相分散が抑制され、図３（ｂ）に示すような信号合成の際の損失も抑制されることとなる。

図５及び図７のシミュレーション結果から判明した点は、以下の通りである。まず、分配器１４において信号を分配する場合、分岐部５２の最も外側を通る信号（Ｓ２１）の位相遅延が最も小さくなり、最も内側を通る信号（Ｓ６１）の位相遅延が最も大きくなる。一見すると、最も内側を通る信号（Ｓ６１）の方が、入力端子４０から出力端子４４までの到達距離が短いため、位相が早くなる（位相遅延が小さくなる）とも考えられるが、実際には上記の通り逆の結果となっている。これは、例えば川の流れと同様に、分岐部５２の外側の方が信号の流れが速く、内側の方が信号の流れが遅いためではないかと推測されるが、正確な要因は不明である。

そこで、実施例１では、上記のうち分岐部５２の外側を通る信号（Ｓ２１）の流れを妨げるために、分岐部５２の一部に切り込み部６０を設けた。これにより、分岐部５２の外側を通る信号は、分岐部５２の周囲を迂回しないと出力端子４４に到達することができないため、その伝送距離が増大する。このため、外側の信号（Ｓ２１）の位相遅延が大きくなり、元々位相遅延が大きかった内側の信号（Ｓ６１）の位相に近づく。その結果、図７のように、内側と外側の信号で、ほとんど位相分散が生じない結果になった。

以上のように、実施例１に係る分配器１４によれば、分岐部５２の外側に切り込み部６０を設けることにより、第１比較例に比べ、信号の位相遅延差に基づく位相分散を抑制することができる。その結果、信号合成の際の損失を低減することが可能となる。

上記切り込み部６０は、形成箇所によりその効果が異なる。以下、この点について説明する。

図８は、第２比較例に係る分配器の上面模式図である。第２比較例では、切り込み部６０が、分岐部５２ではなく、基部５０における第１伝送路４２付近に形成されている。

図９は、第２比較例に係る分配器のシミュレーション結果を示すグラフである。図示するように、第２比較例では、第１比較例（図５）の場合と同じように、分配器１４の外側を通る信号（Ｓ２１）の位相遅延が、内側を通る信号（Ｓ６１）の位相遅延より小さくなっており、信号間で位相分散が生じていることが分かる。この場合、 図３（ｂ）に示すように、信号合成の際の損失が生じうる。従って、切り込み部６０は、基部５０に形成したとしてもあまり効果はなく、実施例１（図６）のように分岐部５２に形成することが好ましい。

次に、位相分散を抑制するために好ましいと考えられる、切り込み部６０の各パラメータについて説明する。切り込み部６０のパラメータとしては、図６で説明したように、切り込み深さ（ａ）、開口部の長さ（ｂ）、切り込みの形成位置（ｃ）がある。

図１０〜図１２は、切り込み部６０の各パラメータ（ａ、ｂ、ｃ）を様々に変化させたシミュレーション結果を示すグラフである。横軸は各パラメータの値を、縦軸は信号の位相［°］をそれぞれ示し、最も外側（Ｓ２１）と最も内側（Ｓ６１）の信号についてのみ図示する。

図１０は、開口部の長さｂ及び切り込みの形成位置ｃをそれぞれ２００μｍ、信号の周波数を１２ＧＨｚで固定し、切り込み深さａを０〜３００μｍの範囲で変化させたものである。この場合、図示するように、ａ＝１００μｍ付近でＳ２１とＳ６１の位相遅延が一致した。

図１１は、切込み深さａを１５０μｍ、切り込みの形成位置ｃを２００μｍ、信号の周波数を１２ＧＨｚで固定し、開口部の長さｂを６０〜４００μｍの範囲で変化させたものである。この場合、図示するように、ｂ＝２１０μｍ付近でＳ２１とＳ６１の位相遅延が一致した。

図１２は、 切込み深さａを１５０μｍ、 開口部の長さｂを２００μｍ、信号の周波数を１２ＧＨｚで固定し、切り込みの形成位置ｃを０〜３００μｍの範囲で変化させたものである。この場合、図示するように、ｃ＝１８０μｍ付近でＳ２１とＳ６１の位相遅延が一致した。

以上のように、実施例１に係る分配器１４（図６）を用いた場合、各パラメータａ〜ｃについて、０μｍ〜３００μｍの範囲で、外側の信号（Ｓ２１）と内側の信号（Ｓ６１）が一致する条件を確定することができる。これを信号の波長（λ）で規格化すると、各パラメータａ、ｂ、ｃの値は、「λ／４０≦ａ、ｂ、ｃ≦３λ／４０」の関係を充足することが好ましい。

実施例２は、切り込み部の形状を様々に変化させた例である。

図１３は、実施例２に係る分配器の構成を示す上面模式図である。実施例１と同様に、分配器１４全体の形状は略Ｕ字形であり、基部５０と分岐部５２に分かれている。分岐部５２には切り込み部６０が形成されているが、その形状は略三角形となっている。実施例２では、切り込み深さａ（開口部から三角形の頂点までの距離）の値を２５０μｍ、開口部の長さｂの値を２００μｍ、切り込みの形成位置ｃの値を２００μｍとした。

図１４は、実施例２の分配器に係るシミュレーション結果を示すグラフであり、実施例１の図７に対応するものである。図示するように、分岐部５２の最も外側を通る信号（Ｓ２１）と、最も内側を通る信号（Ｓ６１）とで、位相遅延がほぼ同じになっており、他の信号（Ｓ３１〜Ｓ５１）についても位相遅延が揃っている。このように、実施例２に係る分配器１４のような三角形の切り込み形状でも、実施例１と同様に信号の位相分散を抑制し、合成信号の損失を低減することができる。これは、三角形状の切り込み部６０を分岐部５２に形成することで、実施例１と同様に、分岐部５２の外側を通る信号の伝送距離が増加し、位相遅延が大きくなり、内側の信号と位相が揃ったためと考えられる。

図１５は、実施例２の変形例に係る分配器の構成を示す図である。図１３と異なり、切り込み部６０の形状は略半円形となっている。本変形例では、切り込み深さａ（開口部から半円の最も深い位置までの距離）の値を１８０μｍ、開口部の長さｂの値を２００μｍ、切り込みの形成位置ｃの値を２００μｍとした。

図１６は、上記変形例に係るシミュレーション結果を示すグラフである。図示するように、分岐部５２の最も外側を通る信号（Ｓ２１）と、最も内側を通る信号（Ｓ６１）とで、位相遅延がほぼ同じになっており、他の信号（Ｓ３１〜Ｓ５１）についても位相遅延が揃っている。このように、本変形例のような略半円形の切り込み形状でも、実施例１及び２と同様に信号の位相分散を抑制し、合成信号の損失を低減することができる。これは、略半円形状の切り込み部６０を分岐部５２に形成することで、分岐部５２の外側を通る信号の伝送距離が増加し、位相遅延が大きくなり、内側の信号と位相が揃ったためと考えられる。

実施例３は、分配器の形状を様々に変更した例である。

図１７は、実施例３に係る分配器の上面模式図である。実施例１〜２と共通の部材については同一の符号を付し、詳細な説明を省略する。実施例１〜２では、図６のように基部５０の形状が略半円形で、分配器１４全体の形状は略Ｕ字形状となっていたが、実施例３では図１７のように、分配器１４のうち基部５０の形状が略台形状となっている。その結果、第１伝送路４２側から分岐部に向かう基部５０の外周部分は、実施例１〜２とは異なり直線となっている。

実施例３に係る分配器１４においても、実施例１〜２と同様に、分岐部５２の外側に切り込み部６０が形成されている。これにより、実施例１〜２の場合と同様に、信号間の位相分散を抑制し、合成信号の損失を低減することができる。

図１８は、実施例３の変形例に係る分配器の上面模式図である。本変形例では、基部５０の形状が矩形状であり、分配器１４全体としても矩形に凹部５４による切り込みが入った形状となっている。また、他の実施例と同様に、分岐部５２には切り込み部６０が形成されている。これにより、実施例１〜２の場合と同様に、信号間の位相分散を抑制し、合成信号の損失を低減することができる。

実施例１〜２のように分配器１４の形状を略Ｕ字にした場合と、実施例３のように基部５０を略台形とした場合には、入力端子４０と各出力端子４２間の特性インピーダンスを揃えやすいという利点がある。一方、上記変形例のように基部５０を矩形状とした場合は、特性インピーダンスの値を小さくし、端子間の距離を小さくすることで、装置の小型化を図ることができるという利点がある。いずれの形状においても、分岐部５２に切り込み部６０を形成することにより、位相分散に基づく合成信号の損失を低減することができる点は共通である。

実施例１〜３では、分配器１４を例に説明を行ったが、切り込み部６０を合成器１６に形成した場合も、同様の効果を得ることができると考えられる。従って、実施例１〜３に係る構成は、合成器１６に対しても適用可能である。実施例１〜３に係る増幅器１０及び電子装置１００としては、分配器１４及び合成器１６のうち、少なくとも一方が上記切り込み部６０の構成を備えていればよいが、分配器１４と合成器１６の両方が切り込み部６０を備える構成とすることがより好ましい。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 増幅器
１２ 筐体
１４ 分配器
１６ 合成器
１８ ＦＥＴチップ
１９ ボンディングワイヤ
２０ 入力伝送線路
２２ 出力伝送線路
２４ ＦＥＴ
２６ キャパシタ基板
２８ キャパシタ
３０ 整合回路
４０ 入力端子
４２ 第１伝送線路
４４ 出力端子
４６ 第２伝送線路
５０ 基部
５２ 分岐部
５４ 凹部
６０ 切り込み部
１００ 電子装置

Claims (13)

1. 第１伝送線路に接続される基部と、
   前記基部から２つに分岐し、それぞれが複数の第２伝送線路に接続される分岐部と、を備え、
   前記分岐部には、前記基部及び前記第２伝送線路と接続されていない辺のうち外側の辺から、内側に向かう切り込み部が形成され、
   前記切り込み部の開口部の長さは、前記切り込み部の切り込み深さより大きいことを特徴とする分配器または合成器。
2. 前記切り込み部は、前記分岐部のそれぞれに形成されていることを特長とする請求項１に記載の分配器または合成器。
3. 前記第１伝送線路から伝送される信号の周波数をλ、前記切り込み部の切り込み深さをａ、前記切り込み部の開口部の長さをｂ、前記分岐部のうち前記第２伝送線路と接続される辺から前記切り込み部の形成位置までの距離をｃとした場合に、
   λ／４０≦ａ＜ｂ≦３λ／４０かつλ／４０≦ｃ≦３λ／４０
   の関係を充足することを特徴とする請求項１または２に記載の分配器または合成器。
4. 前記切り込み部の平面形状は、矩形であることを特徴とする請求項１〜３のいずれか１項に記載の分配器または合成器。
5. 前記切り込み部の平面形状は、三角形であることを特徴とする請求項１〜３のいずれか１項に記載の分配器または合成器。
6. 前記切り込み部の平面形状は、略半円形であることを特徴とする請求項１〜３のいずれか１項に記載の分配器または合成器。
7. 前記基部の平面形状は、略半円形であることを特徴とする請求項１〜６のいずれか１項に記載の分配器または合成器。
8. 前記基部の平面形状は、略台形であることを特徴とする請求項１〜６のいずれか１項に記載の分配器または合成器。
9. 前記基部の平面形状は、矩形であることを特徴とする請求項１〜６のいずれか１項に記載の分配器または合成器。
10. 入力伝送線路に接続される分配器と、
    出力伝送線路に接続される合成器と、
    前記分配器及び前記合成器の間に接続され、増幅用の複数のトランジスタを含む半導体チップと、を備え、
    前記分配器及び前記合成器の少なくとも一方は、
    前記入力伝送線路または前記出力伝送線路に接続される基部と、
    前記基部から２つに分岐し、それぞれが前記半導体チップと接続された複数の中間伝送線路に接続される分岐部と、を備え、
    前記分岐部には、前記基部及び前記中間伝送線路と接続されていない辺のうち外側の辺から、内側に向かう切り込み部が形成され、
    前記切り込み部の開口部の長さは、前記切り込み部の切り込み深さより大きいことを特徴とする電子装置。
11. 前記切り込み部は、前記分岐部のそれぞれに形成されていることを特長とする請求項１０に記載の電子装置。
12. 前記分配器及び前記半導体チップ間、並びに前記合成器及び前記半導体チップ間のうち、少なくとも一方の間に接続された整合回路を有することを特徴とする請求項１０または１１に記載の電子装置。
13. 前記整合回路は、前記複数の中間伝送線路のそれぞれに対応して形成されたキャパシタを含む基板と、前記基板及び前記半導体チップ間に形成されたボンディングワイヤを含むことを特徴とする請求項１２に記載の電子装置。
    

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