JP2014175792A - 分配器、合成器、並びに分配器及び合成器を備えた電子装置 - Google Patents
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Abstract
【解決手段】 第1伝送線路42に接続される基部50と、基部50から2つに分岐し、それぞれが複数の第2伝送線路46に接続される分岐部52と、を備え、分岐部52には、基部50及び第2伝送線路46と接続されていない辺のうち外側の辺から、内側に向かう切り込み部60が形成されていることを特徴とする分配器14または合成器16。切り込み部60により、分岐部52の内側を通る信号と外側を通る信号の位相遅延を揃え、位相分散を抑制することで、合成信号の損失を低減することができる。
【選択図】 図6
Description
12 筐体
14 分配器
16 合成器
18 FETチップ
19 ボンディングワイヤ
20 入力伝送線路
22 出力伝送線路
24 FET
26 キャパシタ基板
28 キャパシタ
30 整合回路
40 入力端子
42 第1伝送線路
44 出力端子
46 第2伝送線路
50 基部
52 分岐部
54 凹部
60 切り込み部
100 電子装置
Claims (13)
- 第1伝送線路に接続される基部と、
前記基部から2つに分岐し、それぞれが複数の第2伝送線路に接続される分岐部と、を備え、
前記分岐部には、前記基部及び前記第2伝送線路と接続されていない辺のうち外側の辺から、内側に向かう切り込み部が形成されていることを特徴とする分配器または合成器。 - 前記切り込み部は、前記分岐部のそれぞれに形成されていることを特長とする請求項1に記載の分配器または合成器。
- 前記第1伝送線路から伝送される信号の周波数をλ、前記切り込み部の切り込み深さをa、前記切り込み部の開口部の長さをb、前記分岐部のうち前記第2伝送線路と接続される辺から前記切り込み部の形成位置までの距離をcとした場合に、
λ/40≦a、b、c≦3λ/40
の関係をそれぞれ充足することを特徴とする請求項1または2に記載の分配器または合成器。 - 前記切り込み部の平面形状は、矩形であることを特徴とする請求項1〜3のいずれか1項に記載の分配器または合成器。
- 前記切り込み部の平面形状は、三角形であることを特徴とする請求項1〜3のいずれか1項に記載の分配器または合成器。
- 前記切り込み部の平面形状は、略半円形であることを特徴とする請求項1〜3のいずれか1項に記載の分配器または合成器。
- 前記基部の平面形状は、略半円形であることを特徴とする請求項1〜6のいずれか1項に記載の分配器または合成器。
- 前記基部の平面形状は、略台形であることを特徴とする請求項1〜6のいずれか1項に記載の分配器または合成器。
- 前記基部の平面形状は、矩形であることを特徴とする請求項1〜6のいずれか1項に記載の分配器または合成器。
- 入力伝送線路に接続される分配器と、
出力伝送線路に接続される合成器と、
前記分配器及び前記合成器の間に接続され、増幅用の複数のトランジスタを含む半導体チップと、を備え、
前記分配器及び前記合成器の少なくとも一方は、
前記入力伝送線路または前記出力伝送線路に接続される基部と、
前記基部から2つに分岐し、それぞれが前記半導体チップと接続された複数の中間伝送線路に接続される分岐部と、を備え、
前記分岐部には、前記基部及び前記中間伝送線路と接続されていない辺のうち外側の辺から、内側に向かう切り込み部が形成されていることを特徴とする電子装置。 - 前記切り込み部は、前記分岐部のそれぞれに形成されていることを特長とする請求項10に記載の電子装置。
- 前記分配器及び前記半導体チップ間、並びに前記合成器及び前記半導体チップ間のうち、少なくとも一方の間に接続された整合回路を有することを特徴とする請求項10または11に記載の電子装置。
- 前記整合回路は、前記複数の中間伝送線路のそれぞれに対応して形成されたキャパシタを含む基板と、前記基板及び前記半導体チップ間に形成されたボンディングワイヤを含むことを特徴とする請求項10〜13のいずれか1項に記載の電子装置。
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