JP6105918B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明は、トランジスタに代表される半導体装置およびその作製方法に関する。
絶縁表面を有する基板上に半導体材料を堆積して、その半導体材料を活性層として用いるトランジスタ（以下、堆積膜トランジスタと呼ぶ）が研究されてきた。従来は、活性層としてアモルファスシリコンなどのシリコン系半導体材料が用いられてきたが、近年、活性層に酸化物半導体材料を用いるトランジスタの研究が注目を集めている。なぜならば、酸化物半導体材料を活性層に用いたトランジスタ（以下、酸化物半導体トランジスタと呼ぶ）は、アモルファスシリコンを活性層に用いたトランジスタに比べ、オン電流が大きく、オフ電流が小さいという特徴を有するからである。
また、上記のような特徴を有する酸化物半導体トランジスタを、単結晶シリコンを用いたトランジスタ等が形成されている階層とは別の階層に形成して、メモリ機能等を有する半導体装置を開発する試みがなされている（特許文献１、非特許文献１）。このような半導体装置の構成では、上の階層に作製するトランジスタは、ボトムゲート型トランジスタが好ましい。なぜならば、下層に形成したトランジスタを電気的につなげている配線を、上層に形成するトランジスタのゲート電極に流用できるからである。
上述した複数の階層に複数のトランジスタを有する半導体装置のうち、上層に形成されるボトムゲート型トランジスタは、堆積膜トランジスタが好ましい。堆積膜により容易に活性層を形成できるからであり、当該半導体装置の作製も容易になるからである。
ボトムゲート型トランジスタを上層に形成した従来の複数の階層に複数のトランジスタを有する半導体装置は作製が容易であるが、半導体装置の性能として十分ではない。上層に形成したボトムゲート型トランジスタの電気特性が十分でないからである。たとえば、複数の階層に複数のトランジスタを有する半導体装置を用いたメモリにおいて、メモリの書き込みを行うトランジスタを堆積膜トランジスタで構成すると、メモリの書き込み能力等が十分ではない。なぜならば、上層に形成されるボトムゲート型トランジスタの電気特性が十分でなく、特にオン電流がバルクシリコンを活性層に用いたトランジスタに比べ小さいためである。そのため、堆積膜トランジスタのオン電流を大きくする必要がある。その方法のひとつとして、当該ボトムゲート型トランジスタのチャネル長を短くした（たとえば３０ｎｍ程度まで）トランジスタを用いる方法がある。なお、チャネル長を３０ｎｍ未満まで微細化するには電子線を用いたフォトリソグラフィ工程が必要である。
フォトリソグラフィ工程を用いて、一の導電層を分断してソース電極とドレイン電極を形成するボトムゲート型のトランジスタにおいて、そのチャネル長を短くするには、レジストの厚さをそのチャネル長以下とする必要がある。また、一の導電層のエッチング工程においてレジストの厚さは減少する。そのため、一の導電層の厚さを、当該エッチング工程でレジストが消失しない条件で分断できる厚さとしなければならない。
一方、トランジスタのソース電極とドレイン電極の電気抵抗は低い方が好ましく、その厚さはどこまでも薄くできるものではない。
以上のことから、ボトムゲート型のトランジスタのソース電極とドレイン電極の電気抵抗を抑制しつつ、そのチャネル長を短くすることは難しい。
本発明は、チャネル長の短いボトムゲート型のトランジスタを提供することを課題の一とする。または、チャネル長の短いボトムゲート型のトランジスタの作製方法を提供することを課題の一とする。
ボトムゲート型のトランジスタのソース電極およびドレイン電極の構成に着目した。そして、ソース電極およびドレイン電極のチャネル形成領域に近接する部分の厚さが、他の部分より薄い構成に想到した。
また、ソース電極およびドレイン電極のチャネル形成領域に近接する部分を、他の部分より後の工程で形成する方法に想到した。
また、ソース電極およびドレイン電極の上記他の部分（言い換えるとチャネル形成領域に近接する部分以外の部分）を形成した後に、チャネル形成領域に近接する部分と当該他の部分の間に生じる段差が、ソース電極およびドレイン電極のチャネル形成領域に近接する部分を形成する際に、レジストで被覆できない現象に着目した。そして、当該段差を絶縁層で覆い、当該絶縁層を平坦化し、当該平坦化された絶縁層上にハードマスク層を形成し、当該ハードマスク層を用いて、チャネル形成領域に近接する部分を分断して、チャネル長の短いボトムゲート型のトランジスタを作製する方法に想到した。
すなわち、本発明に係る半導体装置の作製方法の一態様は、絶縁表面上にゲート電極層を形成する工程と、ゲート電極層の上に接するようにゲート絶縁層を形成する工程と、ゲート絶縁層の上に接して、かつゲート電極層と重なるように、酸化物半導体層を形成する工程と、酸化物半導体層の上に接して、かつ酸化物半導体層を覆うように、導電層を形成する工程と、導電層の上に接しゲート電極層を挟んで離間する、第１低抵抗材料層と第２低抵抗材料層を形成する工程と、第１低抵抗材料層および第２低抵抗材料層ならびに導電層の上に接するように、第１保護層を形成する工程と、第１保護層を平坦化する工程と、平坦化した第１保護層の上に接するように、ハードマスク層を形成する工程と、ハードマスク層の表面において、第１低抵抗材料層と第２低抵抗材料層の間で、かつ酸化物半導体層と重なる領域に、開口パターン部を有するレジストパターンを形成する工程と、レジストパターンを用いて、ハードマスク層をエッチングして開口パターンを形成する工程と、開口パターンを有するハードマスク層をマスクとして用いて、第１保護層を導電層が露出するまでエッチングする工程と、開口パターンを有するハードマスク層と第１保護層をマスクとして用いて、導電層をエッチングして、第１導電層と第２導電層に分離して形成する工程と、第１保護層の開口部を第２保護層で充填する工程と、を有する半導体装置の作製方法である。
ソース電極およびドレイン電極の、チャネル形成領域に近接する部分と他の部分の間に生じる段差を絶縁層で平坦化した後に、ハードマスク層を形成し、当該ハードマスク層に開口部を形成するレジストを塗布する。当該レジストを塗布する面が平坦であるため、レジストを均一に形成できるので、被覆されない領域が生じにくい。また、薄いレジストを均一に形成できる。よって、ハードマスク層の上に線幅が微細なレジストの開口パターンを形成することができる。
上記のように、ハードマスク層を用いて導電層を加工して、微細なチャネル長のトランジスタを形成することができる。ハードマスク層があるので、加工中にレジストが消失しても、その後の工程で加工ができないという問題は生じない。なぜならば、ハードマスク層は、第１保護層および導電層の加工の際のマスクとなるからである。なお、ハードマスク層は、第１保護層および導電層をエッチングする条件でエッチングされにくい膜で構成することができる。
以上の工程により、ソース電極、ドレイン電極となる導電層を、微細なパターンに開口することができる。よって、ボトムゲート型のトランジスタにおいて、チャネル長が微細なトランジスタを作製することができる。
本発明に係る半導体装置の作製方法の一態様は、絶縁表面上にゲート電極層を形成する工程と、ゲート電極層の上に接するようにゲート絶縁層を形成する工程と、ゲート絶縁層の上に接してかつゲート電極層と重なるように酸化物半導体層を形成する工程と、酸化物半導体層の上に接してかつ酸化物半導体層を覆うように導電層を形成する工程と、導電層の上に接して低抵抗材料層を形成する工程と、低抵抗材料層の上に接して配線保護層を形成する工程と、配線保護層を加工することにより、ゲート電極層を挟んで離間する第１配線保護層と第２配線保護層を形成する工程と、低抵抗材料層を加工することにより、ゲート電極層を挟んで離間する第１配線保護層と接した第１低抵抗材料層と第２配線保護層と接した第２低抵抗材料層を形成する工程と、第１低抵抗材料層と第２低抵抗材料層の間でかつ酸化物半導体層と重なる領域に開口パターン部を有するレジストパターンを形成する工程と、レジストパターンを用いて導電層をエッチングして第１導電層と第２導電層に分離して形成する工程と、導電層の開口部を保護層で充填する工程と、を有する半導体装置の作製方法である。
以上の工程により、ソース電極、ドレイン電極となる導電層の加工時に、低抵抗材料層を消失させないで、導電層を微細なパターンに開口することができる。よって、微細なチャネル長を有するボトムゲート型のトランジスタを作製することができる。
本発明の半導体装置の作製方法では、ソース電極およびドレイン電極となる導電層加工中に、低抵抗材料層の膜厚は減少せず、低抵抗材料層の表面は損傷しない。そのため、低抵抗材料層の配線抵抗が高くならない。低抵抗材料層はトランジスタとその他の半導体素子を電気的に接続する配線として用いることができる。よって、当該作製方法で作製した半導体装置で構成する集積回路は、配線抵抗が高いことにより生じる配線遅延を生じにくいので、高速動作をすることができる。
また、本発明の一態様は、ゲート電極層と、ゲート電極層の上に接するゲート絶縁層と、ゲート絶縁層の上に接し、かつゲート電極層と重なるように設けられた酸化物半導体層と、酸化物半導体層の上に接しゲート電極層を挟んで離間する、第１導電層および第２導電層と、第１導電層の上に接する第１低抵抗材料層と、第２導電層の上に接する第２低抵抗材料層と、第１導電層および第１低抵抗材料層ならびに第２導電層および第２低抵抗材料層の上に接するように設けられた第１保護層と、酸化物半導体層と一部に接するように設けられた第２保護層と、を有し、第１導電層と第２導電層の間隔は、第１低抵抗材料層と第２低抵抗材料層の間隔よりも狭く、第１導電層および第１低抵抗材料層はソース電極であり、第２導電層および第２低抵抗材料層はドレイン電極であることを特徴とする半導体装置である。
酸化物半導体層を用いたボトムゲート型トランジスタに上記構造を採用すると、チャネル長を微細にすることができるので、オン電流の大きいトランジスタを得ることが出来る。また、酸化物半導体はアモルファスシリコンより電子移動度が高いため、オン電流の大きい半導体装置を得ることができる。
また、本発明の一態様は、ゲート電極層と、ゲート電極層の上に接するゲート絶縁層と、ゲート絶縁層の上に接し、かつゲート電極層と重なるように設けられた酸化物半導体層と、酸化物半導体層の上に接しゲート電極層を挟んで離間する、第１導電層および第２導電層と、第１導電層の上に接する第１低抵抗材料層と、第２導電層の上に接する第２低抵抗材料層と、第１低抵抗材料層の上に接する第１配線保護層と、第２低抵抗材料層の上に接する第２配線保護層と、第１導電層および第１配線保護層ならびに第２導電層および第２配線保護層の上に接し、かつ酸化物半導体層と一部接するように設けられた保護層と、を有し、第１導電層と第２導電層の間隔は、第１低抵抗材料層と第２低抵抗材料層の間隔よりも狭く、第１導電層および第１低抵抗材料層はソース電極であり、第２導電層および第２低抵抗材料層はドレイン電極であることを特徴とする半導体装置である。
酸化物半導体層を用いたボトムゲート型トランジスタに上記構造を採用すると、チャネル長を微細にすることができるので、オン電流の大きいトランジスタを得ることが出来る。また、酸化物半導体はアモルファスシリコンより電子移動度が高いため、オン電流の大きい半導体装置を得ることができる。
導電層の加工後にチャネル側の配線保護層の端は、角が取れる場合がある。その角が取れない場合に比べ、保護層の被覆性を良くすることができる。保護層はパッシベーション膜として機能しており、保護層の被覆性が高まるとより外部からの水分等の侵入を防ぐことが出来る。外部から侵入する水分等により電気特性に影響を受けやすい酸化物半導体を用いたトランジスタには、特に有効である。
また、ゲート絶縁層が、平坦である半導体装置が好ましい。
下地絶縁層およびゲート電極層を平坦にすると、酸化物半導体層がゲート電極層により生じる段差により、被覆されないことを防止することができる。とくに、酸化物半導体の膜厚が５ｎｍ以上３０ｎｍ以下であるときに、平坦化するメリットがある。
また、酸化物半導体層のチャネル長方向の幅は、ゲート電極層のチャネル長方向の幅よりも広いことを特徴とする半導体装置であることが好ましい。
酸化物半導体層とゲート電極層の重なる面積が大きくなるので、酸化物半導体層よりも下方に設けられている絶縁層からの酸素を酸化物半導体層に供給しやすくできる。その結果、トランジスタの初期の電気特性（閾値など）および電気特性（閾値など）の信頼性を向上させることができる。
また、島状の酸化物半導体層の端は酸素欠陥を生じやすく、キャリアをその他の領域より発生しやすい。活性層である酸化物半導体層において、局所的にキャリアが発生するとトランジスタの電気特性（閾値など）を劣化させる。
仮に、酸化物半導体層のチャネル長方向の幅が、ゲート電極層のチャネル長方向の幅よりも狭い場合、すなわち、島状の酸化物半導体層の端がゲート電極層の端の内側にある場合、ゲート電極層とソース電極間に電圧を印加したとき、島状の酸化物半導体層の端に電界が集中する。キャリアを発生しやすい島状の酸化物半導体層の端に電界が集中すると、トランジスタの電気特性（閾値など）を劣化させる。一方、本発明の一態様のように、酸化物半導体層のチャネル長方向の幅を、ゲート電極層のチャネル長方向の幅よりも広くすると、島状の酸化物半導体層の端がゲート電極層の端の外側に位置するので、ゲート電極層とソース電極間に電圧を印加したとき、酸化物半導体層の端に電界は集中しない。そのため、トランジスタの電気特性（閾値等）を劣化させにくくできる。
本発明の一態様により、チャネル長が微細な（たとえば３０ｎｍ）、酸化物半導体層を活性層に用いたボトムゲート型トランジスタを作製することができる。また、当該トランジスタを構成要素の一つとした半導体装置を実現できる。
本発明の一態様を示す断面図および平面図である。 本発明の一態様を示す断面図および平面図である。 本発明の一態様を示す断面図および平面図である。 本発明の一態様を示す断面図および平面図である。 本発明の一態様を示す断面図および平面図である。 本発明の一態様を示す断面図および平面図である。 本発明の一態様を示す断面図および平面図である。 本発明の一態様を示す回路図である。 本発明の一態様を示す断面図および平面図である。 本発明の一態様を示す断面図および平面図である。 本発明の一態様を示す断面図および平面図である。 本発明の一態様を示す断面図および平面図である。 本発明の一態様を示す断面図および平面図である。 記憶装置の例を説明するための図である。 記憶装置の例を説明するための図である。 記憶装置の例を説明するための図である。 電子機器の例を説明するための図である。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、本発明で作製することのできる半導体装置の一態様を図１（Ａ）から（Ｃ）を用いて説明する。図１（Ａ）は、トランジスタ４４０の平面図であり、図１（Ｂ）は、図１（Ａ）のＡ−Ａ’における断面図、図１（Ｃ）は、図１（Ａ）のＢ−Ｂ’における断面図である。図１（Ａ）から（Ｃ）に示すトランジスタ４４０のチャネル長Ｌは、２０ｎｍ以上１００ｎｍ以下とし、好ましくは２０ｎｍ以上５０ｎｍ以下とし、さらに好ましくは２０ｎｍ以上３０ｎｍ以下とする。本実施の形態では、チャネル長Ｌは３０ｎｍ前後とする。
図１に示すトランジスタ４４０は、ボトムゲート型のトランジスタである。図１に示すトランジスタ４４０は、基板４００表面に形成された下地絶縁層４３６上に、絶縁層４３２に埋め込まれるようにして設けられたゲート電極層４０１と、ゲート電極層４０１上にゲート絶縁層４０２と、ゲート絶縁層４０２の上に酸化物半導体層４０３と、酸化物半導体層４０３の上に第１導電層４５４ａおよび第２導電層４５４ｂと、第１導電層４５４ａの上に接する第１低抵抗材料層４０５ａと、第２導電層４５４ｂの上に接する第２低抵抗材料層４０５ｂと、第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂならびに第１導電層４５４ａおよび第２導電層４５４ｂと接するように設けられた第１保護層４０６と、第１保護層４０６に接するハードマスク層４９５と、ハードマスク層４９５の上に第２保護層４０７、を有する。
まず、各構成要素について説明する。
＜当該半導体装置の構成要素＞
（基板と下地絶縁層）
基板４００としては、絶縁表面を有する基板を用いることができ、少なくとも、後の熱処理に耐えうる程度の耐熱性を有する基板を用いることが好ましい。基板４００としては、例えばガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。なお、基板４００中の水素または水などの不純物濃度は、低いことが好ましい。酸化物半導体層４０３に水素または水が拡散し、当該半導体装置の電気特性を劣化させないようにするためである。
下地絶縁層４３６としては、例えば酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウムなどの酸化物絶縁層、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁層を用いることができる。
（ゲート電極層）
ゲート電極層４０１としては、例えばモリブデン、チタン、タングステン、アルミニウム、銅等の金属材料を用いることができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン層に代表される半導体層、ニッケルシリサイドなどのシリサイド層を用いてもよい。また、ゲート電極層４０１を単層構造としてもよいし、積層構造としてもよい。
（ゲート絶縁層）
ゲート絶縁層４０２は、酸化シリコン、酸窒化シリコン、窒化シリコン等を用いることができる。ゲート絶縁層４０２は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化シリコン層が好ましい。ゲート絶縁層４０２は、上記に示した膜を単層で形成しても良いし、２層で構成しても良い。たとえば、窒化シリコンと酸窒化シリコン、窒化シリコンと酸化シリコンを用いることができる。
（ソース電極層およびドレイン電極層）
ソース電極層またはドレイン電極層のいずれか一方は、第１導電層４５４ａと第１低抵抗材料層４０５ａで構成され、他方は、第２導電層４５４ｂと第２低抵抗材料層４０５ｂで構成されている。第１導電層４５４ａおよび第２導電層４５４ｂは、タングステン、モリブデン等の金属を用いることができる。特にタングステンが好ましい。第１保護層４０６とエッチングレートの比を高くすることができるからである。第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂは、アルミニウムとチタンの積層構造、または銅などを用いることができる。アルミニウムとチタンの積層構造は、チタン／アルミニウム／チタンを用いてもよい。第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂに銅を用いる場合、銅が隣接する層に拡散しないように窒化チタン等を設けることが好ましい。
（半導体層）
本発明の一態様のトランジスタの半導体層には、少なくとも禁制帯幅がシリコンの１．１ｅＶよりも大きい半導体を用いることができ、酸化物半導体を用いることが好ましい。本実施の形態では、半導体層として、酸化物半導体層４０３を適用する場合について説明する。
酸化物半導体層４０３の膜厚は、５ｎｍ以上１００ｎｍ以下とし、好ましくは５ｎｍ以上３０ｎｍ以下とする。なぜならば、ショートチャネル効果を抑えながら、トランジスタのチャネル長を微細化するためである。
酸化物半導体として用いることのできる材料は、少なくともインジウム（Ｉｎ）を含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、当該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
また、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
また、酸化物半導体として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする半導体特性（移動度、閾値等の電気特性とそれらのばらつき）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
また、酸化物半導体層４０３は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
また、酸化物半導体層４０３に、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物が混入または酸化物半導体層４０３の表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体層４０３の表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体層４０３の表面の不純物を除去することが好ましい。具体的には、酸化物半導体中の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体中のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体中の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。
酸化物半導体は、水素などの不純物が十分に除去され、その酸化物半導体に十分な酸素が供給されて酸素が過飽和の状態となっていることが望ましい。具体的には、酸化物半導体の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
（保護層）
第１保護層４０６は、酸化物半導体層４０３を、外部から侵入する水分等から守る役割を有する。第１保護層４０６は、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜を用いることができる。第１保護層４０６は、膜中に酸素を多く含ませた酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜を用いることが好ましい。また、多くの過剰酸素を第１保護層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって、第１保護層に酸素を適宜添加すればよい。
第２保護層４０７は、酸化物半導体層４０３を、外部から侵入する水分等から守る役割を有する。第２保護層４０７は、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜を用いることができる。第２保護層４０７は、膜中に酸素を多く含ませた酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜を用いることが好ましい。また、第２保護層４０７は、第３保護層４０７ａと第４保護層４０７ｂの２層で構成しても良い。第３保護層４０７ａは、酸化物半導体に接して形成すればよい。第３保護層４０７ａは、成膜条件を適宜設定して膜中に酸素を多く含ませたガリウム（Ｇａ）を有する酸化物半導体膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜を用いることができる。第４保護層４０７ｂは、第３保護層４０７ａに接して形成すればよい。第４保護層４０７ｂは、膜中に酸素を多く含ませた酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜を用いることができる。また、多くの過剰酸素を第２保護層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって、第２保護層に酸素を適宜添加すればよい。
（ハードマスク層）
ハードマスク層４９５は、第１保護層４０６をエッチングする条件でエッチングされにくい膜であることが好ましい。なぜならば、第１保護層４０６をエッチングするときに、ハードマスク層４９５をマスクとして利用するためである。ハードマスク層４９５には、アモルファスシリコンを用いることが好ましく、アモルファスシリコンは、ＰＣＶＤ法または、スパッタリング法で成膜することができる。
＜半導体装置の作製方法＞
本発明の一態様である半導体装置の作製方法について、図２から図６を用いて説明する。
図２にゲート電極層４０１の形成工程から、酸化物半導体層４０３への酸素ドーピング工程までを示す。
まず、基板４００を準備し、基板４００の上に下地絶縁層４３６を形成し、下地絶縁層４３６の上にゲート電極層４０１を形成する（図２（Ａ−１）から（Ａ−３）参照）。
ゲート電極層４０１は、ゲート電極として使用できる材料をたとえばスパッタリング成膜し、一部を選択的にエッチングして形成する。なお、エッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。また、ゲート電極層４０１形成後に、基板４００、およびゲート電極層４０１に熱処理を行ってもよい。
次に、下地絶縁層４３６およびゲート電極層４０１の上に絶縁層４３２を形成する。絶縁層４３２を平坦化して、ゲート電極層４０１を露出させ、絶縁層４３２およびゲート電極層４０１を平坦にすることが好ましい。（図２（Ｂ−１）から（Ｂ−３）参照）。平坦化処理としては、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理などを行えばよい。
後述する酸化物半導体層４０３が、ゲート電極層４０１により生じる段差により、被覆されないことを防止することができるため、絶縁層４３２およびゲート電極層４０１を平坦化することが好ましい。
次に、ゲート電極層４０１上にゲート絶縁層４０２を形成し、ゲート絶縁層４０２上に酸化物半導体層４０３を形成する（図２（Ｃ−１）から（Ｃ−３）参照）。
例えば、ＰＣＶＤ法を用いてゲート絶縁層４０２に適用可能な材料の膜を成膜してゲート絶縁層４０２を形成できる。
なお、酸化物半導体層４０３を形成する前に熱処理を行い、ゲート絶縁層４０２の脱水化または脱水素化を行ってもよい。例えば３５０℃以上４５０℃以下の熱処理を行ってもよい。
また、脱水化または脱水素化されたゲート絶縁層４０２に酸素を供給してもよい。酸素は、ゲート絶縁層４０２中、またはゲート絶縁層４０２中および該界面近傍に含有させてもよい。脱水化または脱水素化した後にゲート絶縁層４０２に酸素を供給することにより、酸素の放出を抑制でき、ゲート絶縁層４０２の酸素濃度を高くできる。酸素の供給は酸素ドープ処理等により行うことができる。
なお、ゲート絶縁層４０２から酸化物半導体への酸素の供給のための熱処理を行う場合、酸化物半導体が島状に加工される前に行うと、ゲート絶縁層４０２に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
例えば、３５０℃以上基板の歪み点未満の温度、好ましくは、３５０℃以上４５０℃以下で熱処理を行う。さらに、その後の工程において熱処理を行ってもよい。このとき、上記熱処理を行う熱処理装置としては、例えば電気炉、または抵抗発熱体などの発熱体からの熱伝導または熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置またはＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。
また、上記熱処理を行った後、その加熱温度を維持しながらまたはその加熱温度から降温する過程で該熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガスまたはＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、熱処理装置に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガスまたはＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガスまたはＮ２Ｏガスの作用により、酸化物半導体に酸素が供給され、酸化物半導体中の酸素欠乏に起因する欠陥を低減できる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エアの導入は、上記熱処理時に行ってもよい。
さらに、酸化物半導体に酸素ドーピング４５１を行う（図２（Ｃ−１）から（Ｃ−３）参照）。酸化物半導体へ酸素を供給することにより、酸化物半導体中の酸素欠損を補填するためである。酸素欠損を補填することにより、当該半導体装置は、初期の電気特性（閾値など）に異常値が生じにくくなり、電気特性（閾値など）の信頼性も向上する。
酸素ドーピング４５１は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。これら方法により、酸素（酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）および／または酸素クラスタイオン）を酸化物半導体にドープすることができる。
図３に酸化物半導体層４０３を島状に形成する工程から、第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂの形成するための、レジスト４５３の形成工程までを示す。
酸化物半導体層４０３をフォトリソグラフィ工程により加工して、島状の酸化物半導体層４０３を形成する（図３（Ａ−１）から（Ａ−３）参照）。
酸化物半導体層４０３のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
なお、酸化物半導体層のチャネル長方向の幅は、ゲート電極層のチャネル長方向の幅よりも広いことが好ましい。酸化物半導体層とゲート電極層の重なる面積が大きくなるので、酸化物半導体層よりも下方に設けられている絶縁層からの酸素を酸化物半導体層に供給しやすくできる。その結果、トランジスタの初期の電気特性（閾値など）および電気特性（閾値など）の信頼性を向上させることができるからである。
次に、導電層４５４を、酸化物半導体層４０３に接するように形成する。導電層４５４は、スパッタリング法などを用いて形成すればよい。（図３（Ｂ−１）から（Ｂ−３）参照）。
次に、導電層４５４に接するように、低抵抗材料層４０５を、形成する。低抵抗材料層４０５は、スパッタリング法などを用いて形成すればよい。
次に、フォトリソグラフィ工程によりレジスト４５３を形成する（図３（Ｃ−１）から（Ｃ−３）参照）。
図４に低抵抗材料層４０５の加工工程から、第１保護層４０６の平坦化工程までを示す。
レジスト４５３をマスクとして低抵抗材料層４０５を選択的にエッチングし、第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂを形成する（図４（Ａ−１）から（Ａ−３）参照）。低抵抗材料層４０５をエッチングする条件は、導電層４５４がエッチングされにくい条件で行う。後にハードマスク層４９５をマスクとして用いて、導電層４５４を開口するためである。
次に、酸化物半導体層４０３と接していない領域の導電層４５４をエッチングする（図４（Ｂ−１）から（Ｂ−３）参照）。
次に、第１保護層４０６を形成した後、ＣＭＰで平坦化を行う。（図４（Ｃ−１）から（Ｃ−３）参照）。第１保護層４０６の表面を平坦化して、膜厚３０ｎｍ前後の薄膜レジストを塗布しても、レジストを塗布する面にある段差により、レジストが被覆されない領域を生じさせないためである。
図５にハードマスク層４９５の形成工程を示す。
平坦化した第１保護層４０６の上に、ハードマスク層４９５を形成する（図５（Ａ−１）から（Ａ−３）参照）。ハードマスク層４９５は、第１保護層４０６をエッチングする条件でエッチングされにくい膜であることが好ましい。ハードマスク層４９５を、第１保護層４０６をエッチングするときにマスクとして使用するためである。
次に、ハードマスク層４９５上にレジストを形成し、該レジストに対して電子ビームを用いた露光を行い、レジスト４５５を形成する（図５（Ｂ−１）から（Ｂ−３）参照）。
このときのレジストの膜厚は、作製するパターンの幅と１：１〜１：２の関係になることが好ましい。例えば、パターンの幅が３０ｎｍの場合には、レジストの厚さを３０ｎｍから６０ｎｍとする。
また、ハードマスク層４９５の表面は、平坦である。そのため、レジストの厚さが３０ｎｍ前後であっても、レジストを塗布する面にレジストを均一に塗布することができる。
次に、ハードマスク層４９５のエッチングを行う（図５（Ｃ−１）から（Ｃ−３）参照）。エッチング方法はドライエッチングが好ましい。ハードマスク層４９５をエッチングしたのち、レジスト剥離を行ってもよい。本実施の形態では、ハードマスク層４９５は酸化物半導体層４０３のチャネル領域のみ開口している。
図６に第１保護層４０６の開口工程から、導電層４５４の開口工程までを示す。
第１保護層４０６のエッチングを行う（図６（Ａ−１）から（Ａ−３）参照）。第１保護層４０６のエッチングの条件は、第１保護層４０６のエッチングレートとハードマスク層４９５のエッチングレートの比が大きいエッチング条件であることが好ましい。ハードマスク層４９５をマスクとして、第１保護層４０６を３０ｎｍ前後の幅（チャネル長方向の幅）に開口するためである。
次に、導電層４５４のエッチングを行い、第１導電層４５４ａと第２導電層４５４ｂを形成する。第１導電層４５４ａと第２導電層４５４ｂの間はチャネルが形成される領域になる（図６（Ｂ−１）から（Ｂ−３）参照）。導電層４５４をエッチングする条件は、導電層４５４のエッチングレートと酸化物半導体層４０３のエッチングレートの比が大きい条件であることが好ましい。酸化物半導体層４０３の表面にエッチングダメージを与えないためである。
３０ｎｍ前後の幅（チャネル長方向の幅）の開口を行う場合、レジスト４５５の膜厚は３０ｎｍから６０ｎｍと薄い。そのため、第１保護層４０６と、導電層４５４とのエッチングを行っている途中にレジスト４５５が消失する。しかし、ハードマスク層４９５がマスクとして機能するため、レジスト４５５が消失しても、導電層４５４に３０ｎｍ前後の幅の開口部を設けることができる。
次に、上記の工程で開口した導電層４５４の開口部を、第２保護層４０７で覆う（図６（Ｃ−１）から（Ｃ−３）参照）。第２保護層４０７は、酸化物半導体層４０３に、水分、水素等の侵入を防止する膜が好ましい。たとえば、酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜等を用いることができる。
また、第２保護層４０７は、酸素を過剰に含む膜であることが好ましい。そのため、成膜段階で酸素を過剰に含む膜でもよい。また、第２保護層４０７に酸素ドーピングを行ってもよい。例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いて酸素（酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）および／または酸素クラスタイオン）をドープできる。また、イオン注入法としてガスクラスタイオンビームを用いてもよい。
さらに、第２保護層４０７を成膜した後に熱処理を行ってもよい。例えば、窒素雰囲気下、２５０℃で１時間熱処理を行う。
以上により、トランジスタ４４０が作製できる。このとき、作製されるトランジスタ４４０のチャネル長Ｌは、３０ｎｍ前後と短い。そのため、トランジスタ４４０はオン電流の大きいトランジスタとすることができる。
以上が本発明の一態様である半導体装置の作製方法である。
上記の半導体装置の作製方法により、酸化物半導体層４０３を活性層に用いたボトムゲート型トランジスタにおいて、チャネル長が３０ｎｍ前後であるトランジスタを作製することができる。
（実施の形態２）
本実施の形態では、半導体装置の一態様を図７（Ａ）および図７（Ｂ）を用いて説明する。図７（Ａ）は、トランジスタ４２０の平面図であり、図７（Ｂ）は、図７（Ａ）のＸ−Ｙにおける断面図である。なお、図７（Ａ）では、煩雑になることを避けるため、トランジスタ４２０の構成要素の一部（例えば、ゲート絶縁層４０２等）を省略して図示している。図７（Ａ）および図７（Ｂ）に示すトランジスタ４２０のチャネル長Ｌは、２０ｎｍ以上１００ｎｍ以下とし、好ましくは２０ｎｍ以上５０ｎｍ以下とし、さらに好ましくは２０ｎｍ以上３０ｎｍ以下とする。本実施の形態では、チャネル長Ｌは３０ｎｍ前後とする。
図７（Ａ）および図７（Ｂ）に示すトランジスタ４２０は、基板４００表面に形成された下地絶縁層４３６上に、絶縁層４３２に埋め込まれるようにして設けられたゲート電極層４０１と、ゲート電極層４０１上にゲート絶縁層４０２と、ゲート絶縁層４０２の上に酸化物半導体層４０３と、酸化物半導体層４０３の上に第１導電層４５４ａおよび第２導電層４５４ｂと、第１導電層４５４ａの上に接する第１低抵抗材料層４０５ａと、第２導電層４５４ｂの上に接する第２低抵抗材料層４０５ｂと、第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂならびに第１導電層４５４ａおよび第２導電層４５４ｂと接するように設けられた第１保護層４０６と、第１保護層４０６に接するハードマスク層４９５と、ハードマスク層４９５の上に第２保護層４０７と、を有する。
本実施の形態で示す半導体装置の構成、作製方法は、実施の形態１を参酌することができる。
（基板４００に設けることができる回路について）
基板４００には半導体素子が設けられているが、ここでは簡略化のため省略している。また、基板４００上には、配線層４７４ａ、４７４ｂと、配線層４７４ａ、４７４ｂを覆う下地絶縁層４３６が設けられており、その一部が図８に示すメモリ構成の一つとなっている。図８にトランジスタ４２０と基板４００に設けられているトランジスタ４３１との接続を示す等価回路の一例を示す。
また、容量４３０は、積層からなるソース電極層またはドレイン電極層と、配線層４７４ａとを一対の電極とし、下地絶縁層４３６および積層からなるゲート絶縁層４０２を誘電体とする容量である。
図８に示すメモリ構成において、メモリの書き込みは容量４３０に電荷を注入することにより行われる。本実施の形態で示すトランジスタは、チャネル長が３０ｎｍ前後と短いので、オン電流が大きい。そのためメモリの書き込みを早くすることができる。
図８に示すメモリ構成は、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無いというメリットを有している。なぜならば、本実施の形態で示すトランジスタは、オフ電流が小さいため、容量４３０に蓄えられた電荷を逃しにくいからである。
（実施の形態３）
本実施の形態では、本発明で作製することのできる半導体装置の一態様を図９（Ａ）から（Ｃ）を用いて説明する。図９（Ａ）は、トランジスタ４４１の平面図であり、図９（Ｂ）は、図９（Ａ）のＡ−Ａ’における断面図、図９（Ｃ）は、図９（Ａ）のＢ−Ｂ’における断面図である。なお、図９（Ａ）では、煩雑になることを避けるため、トランジスタ４４１の構成要素の一部（例えば、ゲート絶縁層４０２等）を省略して図示している。図９（Ａ）から（Ｃ）に示すトランジスタ４４１のチャネル長Ｌは、２０ｎｍ以上１００ｎｍ以下とし、好ましくは２０ｎｍ以上５０ｎｍ以下とし、さらに好ましくは２０ｎｍ以上３０ｎｍ以下とする。本実施の形態では、チャネル長Ｌは３０ｎｍ前後とする。
図９に示すトランジスタ４４１は、ボトムゲート型のトランジスタである。図９に示すトランジスタ４４１は、基板４００と、下地絶縁層４３６と、絶縁層４３２と、ゲート電極層４０１と、ゲート絶縁層４０２と、酸化物半導体層４０３と、第１導電層４５４ａおよび第２導電層４５４ｂと、第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂと、第１配線保護層４８５ａおよび第２配線保護層４８５ｂと、第１保護層４０６と、を有する。
下地絶縁層４３６は、基板４００表面に接するように設ける。絶縁層４３２は、下地絶縁層４３６に接している。ゲート電極層４０１は、絶縁層４３２に埋め込まれている。ゲート絶縁層４０２はゲート電極層４０１上に接するように設ける。酸化物半導体層４０３は、ゲート絶縁層４０２の上に接するように設ける。第１導電層４５４ａおよび第２導電層４５４ｂは、酸化物半導体層４０３の上に接するように設ける。第１低抵抗材料層４０５ａは、第１導電層４５４ａの上に接するように設ける。第２低抵抗材料層４０５ｂは、第２導電層４５４ｂの上に接するように設ける。第１配線保護層４８５ａは、第１低抵抗材料層４０５ａの上に接するように設ける。第２配線保護層４８５ｂは、第２低抵抗材料層４０５ｂの上に接するように設ける。第１保護層４０６は、第１導電層４５４ａおよび第２導電層４５４ｂ、ならびに第１配線保護層４８５ａおよび第２配線保護層４８５ｂ、ならびに酸化物半導体層４０３と接するように設ける。
まず、各構成要素について説明する。
＜当該半導体装置の構成要素＞
基板、下地絶縁層、ゲート電極層、ゲート絶縁層、ソース電極層およびドレイン電極層、酸化物半導体層、ならびに保護層は、実施の形態１を参酌することができる。
（配線保護層）
配線保護層４８５は、導電層４５４をエッチングする条件でエッチングされにくい膜であることが好ましい。第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂは、トランジスタ同士を連結する引き回し配線として使用するため、低抵抗材料層４０５の膜厚は、１００ｎｍ以上の膜厚がある。よって、低抵抗材料層４０５の表面と、導電層４５４の表面との高さの差は、少なくとも１００ｎｍ以上になる。仮に配線保護層４８５を設けない場合、低抵抗材料層４０５の端はレジストが被覆されないか、または被覆されていてもレジストの膜厚は薄くなる。そのため、導電層４５４の加工で低抵抗材料層４０５はエッチングダメージを受ける。そのダメージを防止するため、導電層４５４をエッチングする条件でエッチングされにくい配線保護層４８５を低抵抗材料層４０５の上に設け、低抵抗材料層４０５がエッチングされないようにする。配線保護層４８５には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウムを用いることが好ましい。酸化シリコン、窒化シリコン、酸窒化シリコンは、ＰＣＶＤ法、または、スパッタリング法で成膜することができる。酸化アルミニウムは、スパッタリング法で成膜することができる。
＜半導体装置の作製方法＞
本発明の一態様である半導体装置の作製方法について、図２、および図１０から図１２を用いて説明する。
図２にゲート電極層４０１の形成工程から、酸化物半導体層４０３への酸素ドーピング工程までを示す。これらの工程は、実施の形態１を参酌することができる。
図１０に酸化物半導体層４０３を島状に形成する工程から、低抵抗材料層４０５および配線保護層４８５を形成するためのレジスト４５３の形成工程までを示す。
酸化物半導体層４０３をフォトリソグラフィ工程により加工して、島状の酸化物半導体層４０３を形成する（図１０（Ａ−１）から（Ａ−３）参照）。詳細は実施の形態１を参酌することができる。
次に、導電層４５４を、酸化物半導体層４０３に接するように形成する。導電層４５４は、スパッタリング法などを用いて形成すればよい。次に、低抵抗材料層４０５を、導電層４５４に接するように形成する。低抵抗材料層４０５は、スパッタリング法などを用いて形成すればよい。次に、配線保護層４８５を、低抵抗材料層４０５に接するように形成する。配線保護層４８５は、スパッタリング法などを用いて形成すればよい。（図１０（Ｂ−１）から（Ｂ−３）参照）。
次に、フォトリソグラフィ工程によりレジスト４５３を形成する（図１０（Ｃ−１）から（Ｃ−３）参照）。
図１１に、配線保護層４８５と低抵抗材料層４０５の加工工程から、第１導電層４５４ａおよび第２導電層４５４ｂを形成するためのレジスト４５５の形成工程までを示す。
レジスト４５３をマスクとして、配線保護層４８５および低抵抗材料層４０５を選択的にエッチングし、第１配線保護層４８５ａおよび第２配線保護層４８５ｂならびに第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂを形成する（図１１（Ａ−１）から（Ａ−３）参照）。配線保護層４８５と低抵抗材料層４０５の加工は、同じレジストパターンを用いて行ってもよいし、配線保護層４８５の加工と低抵抗材料層４０５の加工とで、それぞれレジストパターンを形成して、加工を行っても良い。配線保護層４８５および低抵抗材料層４０５をエッチングする条件は、導電層４５４がエッチングされにくい条件で行うことが好ましい。
次に、酸化物半導体層４０３と接していない領域の導電層４５４をエッチングする（図１１（Ｂ−１）から（Ｂ−３）参照）。
次に、導電層４５４ならびに第１配線保護層４８５ａおよび第２配線保護層４８５ｂの上にレジストを形成する。このときのレジストの膜厚は、作製するパターンの幅と１：１〜１：２の関係になることが好ましい。例えば、パターンの幅が３０ｎｍの場合には、レジストの厚さを３０ｎｍから６０ｎｍとする。該レジストに対して電子ビームを用いた露光を行い、レジスト４５５を形成する。（図１１（Ｃ−１）から（Ｃ−３）参照）。
第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂはトランジスタ同士を連結する引き回し配線として使用することができる。引き回し配線の配線抵抗が高いと集積回路において配線遅延の問題が生じるので、配線抵抗を下げる必要がある。そのため、一般的に低抵抗材料層４０５の膜厚は１００ｎｍ以上の膜厚が必要となる。よって、低抵抗材料層４０５の表面と導電層４５４の表面との高さの差は、少なくとも１００ｎｍ以上になる。配線保護層４８５を低抵抗材料層４０５の上に設けない場合、第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂの端はレジストが被覆されないか、または被覆されていてもレジストの膜厚は薄くなる。そのため、導電層４５４の加工において、第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂがエッチングされてしまう。しかし、本発明の一態様の作製方法は、導電層４５４をエッチングする条件でエッチングされにくい配線保護層４８５を低抵抗材料層４０５の上に接するように設けるので、導電層加工中に第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂの膜厚が減少せず、第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂの表面は損傷を受けないため、配線抵抗が高くならない。よって、当該作製方法で作製した半導体装置で構成する集積回路は、配線遅延を生じにくくすることができる。
図１２に導電層４５４の加工から、第１保護層４０６の形成工程までを示す。
レジスト４５５をマスクとして、導電層４５４のエッチングを行い、第１導電層４５４ａと第２導電層４５４ｂを形成する。第１導電層４５４ａと第２導電層４５４ｂの間はチャネルが形成される領域になる（図１２（Ａ−１）から（Ａ−３）参照）。
導電層４５４をエッチングする条件は、導電層４５４のエッチングレートと酸化物半導体層４０３のエッチングレートの比が大きい条件であることが好ましい。なぜならば、酸化物半導体層４０３の表面にエッチングダメージを与えないためである。
３０ｎｍ前後の幅の開口を行う場合、レジスト４５５の膜厚は３０ｎｍから６０ｎｍと薄く、たとえば、第１配線保護層４８５ａおよび第２配線保護層４８５ｂの端で、レジストが、被覆されていない領域も生じうる。そのため、導電層４５４とのエッチングを行っている途中にレジスト４５５が消失する領域、または、レジストが被覆されずエッチングされる領域もある。しかし、レジストが被覆されにくい領域、たとえば、第１配線保護層４８５ａおよび第２配線保護層４８５ｂの端は、第１配線保護層４８５ａおよび第２配線保護層４８５ｂが低抵抗材料層を保護するので、レジスト４５５が消失しても、第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂがエッチングされることはない。
次に、上記の工程で開口した導電層４５４の開口部を、第１保護層４０６で覆う（図１２（Ｂ−１）から（Ｂ−３）参照）。第１保護層４０６は、酸化物半導体層４０３に、水分、水素等の侵入を防止する膜が好ましい。たとえば、酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜等を用いることができる。
また、第１保護層４０６は、酸素を過剰に含む膜であることが好ましい。たとえば、膜中に酸素を多く含ませた酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜を用いることが好ましい。また、第１保護層４０６は、２層で構成しても良い。酸化物半導体に接して設ける第１の層は、成膜条件を適宜設定して膜中に酸素を多く含ませたガリウム（Ｇａ）を有する酸化物半導体膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜を用いることができる。第２の層は、膜中に酸素を多く含ませた酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜を用いることができる。また、多くの過剰酸素を第１保護層４０６に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって、第１保護層４０６に酸素を適宜添加すればよい。
さらに、第１保護層４０６を成膜した後に熱処理を行ってもよい。例えば、窒素雰囲気下２５０℃で１時間熱処理を行う。
以上により、トランジスタ４４１が作製できる。このとき、作製されるトランジスタ４４１のチャネル長Ｌは、３０ｎｍ前後と短い。そのため、トランジスタ４４１はオン電流の大きいトランジスタとすることができる。
以上が本実施の一態様である半導体装置の作製方法である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、半導体装置の一態様を図１３（Ａ）および図１３（Ｂ）を用いて説明する。図１３（Ａ）は、トランジスタ４２１の平面図であり、図１３（Ｂ）は、図１３（Ａ）のＸ−Ｙにおける断面図である。なお、図１３（Ａ）では、煩雑になることを避けるため、トランジスタ４２１の構成要素の一部（例えば、ゲート絶縁層４０２等）を省略して図示している。図１３（Ａ）及び図１３（Ｂ）に示すトランジスタ４２１のチャネル長Ｌは、２０ｎｍ以上１００ｎｍ以下とし、好ましくは２０ｎｍ以上５０ｎｍ以下とし、さらに好ましくは２０ｎｍ以上３０ｎｍ以下とする。本実施の形態では、チャネル長Ｌは３０ｎｍ前後とする。
図１３（Ａ）および図１３（Ｂ）に示すトランジスタ４２１は、基板４００と、下地絶縁層４３６と、絶縁層４３２と、ゲート電極層４０１と、ゲート絶縁層４０２と、酸化物半導体層４０３と、第１導電層４５４ａおよび第２導電層４５４ｂと、第１低抵抗材料層４０５ａおよび第２低抵抗材料層４０５ｂと、第１配線保護層４８５ａおよび第２配線保護層４８５ｂと、第１保護層４０６を有する。
下地絶縁層４３６は、基板４００表面に接するように設ける。絶縁層４３２は、下地絶縁層４３６に接している。ゲート電極層４０１は、絶縁層４３２に埋め込まれている。ゲート絶縁層４０２はゲート電極層４０１上に接するように設ける。酸化物半導体層４０３は、ゲート絶縁層４０２の上に接するように設ける。第１導電層４５４ａおよび第２導電層４５４ｂは、酸化物半導体層４０３の上に接するように設ける。第１低抵抗材料層４０５ａは、第１導電層４５４ａの上に接するように設ける。第２低抵抗材料層４０５ｂは、第２導電層４５４ｂの上に接するように設ける。第１配線保護層４８５ａは、第１低抵抗材料層４０５ａの上に接するように設ける。第２配線保護層４８５ｂは、第２低抵抗材料層４０５ｂの上に接するように設ける。第１保護層４０６は、第１導電層４５４ａおよび第２導電層４５４ｂ、ならびに第１配線保護層４８５ａおよび第２配線保護層４８５ｂ、ならびに酸化物半導体層４０３と接するように設ける。
本実施の形態で示す半導体装置の構成、作製方法は、実施の形態３を参酌することができる。
（実施の形態５）
本実施の形態では、実施の形態１および３で例示した酸化物半導体層４０３に用いることができる、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜について説明する。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書等において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面または表面に垂直な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。ただし、トランジスタ４４０は、ボトムゲート型であるため、上記平坦な表面を得るためにゲート電極層４０１および下地絶縁層４３６を形成した後、ＣＭＰ処理などの平坦化処理を行うことにより、酸化物半導体層４０３の被形成面の平坦性を向上させることができる。
ＣＡＡＣ−ＯＳ膜を酸化物半導体層４０３として用いたトランジスタは、可視光や紫外光の照射によるトランジスタの電気特性（閾値など）の変動を低減させることが可能である。よって、当該トランジスタは信頼性が高い。
（実施の形態６）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
図１４は、半導体装置の構成の一例である。図１４（Ａ）に、半導体装置の断面図を、図１４（Ｂ）に半導体装置の回路図をそれぞれ示す。
図１４（Ａ）および図１４（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３２０２を有するものである。トランジスタ３２０２としては、実施の形態１で示すトランジスタ４４０の構造を適用する例である。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料をワイドバンドギャップ半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料をワイドバンドギャップ半導体とすることができる。ワイドバンドギャップ半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、ワイドバンドギャップ半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するためにワイドバンドギャップ半導体を用いた実施の形態１ないし実施の形態４のいずれかに示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１４（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられたゲート電極層と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１０６が設けられており、トランジスタ３２００を覆うように絶縁層３２２０が設けられている。
単結晶半導体基板を用いたトランジスタ３２００は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ３２０２および容量素子３２０４の形成前の処理として、トランジスタ３２００を覆う絶縁層３２２０にＣＭＰ処理を施して、絶縁層３２２０を平坦化すると同時にトランジスタ３２００のゲート電極層の上面を露出させる。
図１４（Ａ）に示すトランジスタ３２０２は、ワイドバンドギャップ半導体をチャネル形成領域に用いたボトムゲート型トランジスタである。ここで、トランジスタ３２０２に含まれる酸化物半導体層は、高純度化されたものであることが望ましい。高純度化された酸化物半導体層を用いることで、極めて優れたオフ特性のトランジスタ３２０２を得ることができる。
図１４（Ｂ）は、トランジスタ３２０２を用いた半導体記憶装置の一例である。トランジスタ３２０２にオフ電流が小さいトランジスタを用いると、当該半導体記憶装置は長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
トランジスタ３２０２のソース電極層またはドレイン電極層の一方は、ゲート絶縁層に設けられた開口を介して、電極３２０８と電気的に接続され、電極３２０８を介してトランジスタ３２００のゲート電極層と電気的に接続されている。電極３２０８は、トランジスタ３２０２のゲート電極層と同様の工程で作製することができる。
また、トランジスタ３２０２上には、絶縁層３２２２と絶縁層３２２３と絶縁層３２２３ａが設けられている。そして、絶縁層３２２２と絶縁層３２２３と絶縁層３２２３ａを介してトランジスタ３２０２のソース電極層またはドレイン電極層の一方と重畳する領域には、導電層３２１０ａが設けられており、トランジスタ３２０２のソース電極層またはドレイン電極層の一方と、絶縁層３２２２と導電層３２１０ａとによって、容量素子３２０４が構成される。すなわち、トランジスタ３２０２のソース電極層またはドレイン電極層の一方は、容量素子３２０４の一方の電極として機能し、導電層３２１０ａは、容量素子３２０４の他方の電極として機能する。なお、容量が不要の場合には、容量素子３２０４を設けない構成とすることもできる。また、容量素子３２０４は、別途、トランジスタ３２０２の上方に設けてもよい。
容量素子３２０４上には絶縁層３２２４が設けられている。そして、絶縁層３２２４上には配線３２１６が設けられ、その配線３２１６は、トランジスタ３２０２と、他のトランジスタを接続するために設けられている。配線３２１６は、絶縁層３２２４に形成された開口に設けられた電極３２１４、導電層３２１０ａと同じ層に設けられた導電層３２１０ｂ、および、絶縁層３２２２に形成された開口に設けられた電極３２１２を介して、トランジスタ３２０２のソース電極層またはドレイン電極層の他方と電気的に接続される。
図１４（Ａ）および図１４（Ｂ）において、トランジスタ３２００と、トランジスタ３２０２とは、少なくとも一部が重畳するように設けられており、トランジスタ３２００のソース領域またはドレイン領域と、トランジスタ３２０２に含まれる酸化物半導体層の一部が重畳するように設けられているのが好ましい。また、トランジスタ３２０２および容量素子３２０４が、トランジスタ３２００の少なくとも一部と重畳するように設けられている。例えば、容量素子３２０４の導電層３２１０ａは、トランジスタ３２００のゲート電極層と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
次に、図１４（Ａ）に対応する回路構成の一例を図１４（Ｂ）に示す。
図１４（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３２００のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３２００のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ３２０２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３２０２のゲート電極層とは、電気的に接続されている。そして、トランジスタ３２００のゲート電極層と、トランジスタ３２０２のソース電極層またはドレイン電極層の他方は、容量素子３２０４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３２０４の電極の他方は電気的に接続されている。
図１４（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ３２０２がオン状態となる電位にして、トランジスタ３２０２をオン状態とする。これにより、第３の配線の電位が、トランジスタ３２００のゲート電極層、および容量素子３２０４に与えられる。すなわち、トランジスタ３２００のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ３２０２がオフ状態となる電位にして、トランジスタ３２０２をオフ状態とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ３２０２のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけの閾値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけの閾値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけの閾値とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域にワイドバンドギャップ半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、実施の形態６と異なる構成の記憶装置の構造の一形態について説明する。
図１５は、記憶装置の斜視図である。図１５に示す記憶装置は上部に記憶回路としてメモリセルを複数含む、メモリセルアレイ（メモリセルアレイ３４００（１）からメモリセルアレイ３４００（ｎ）（ｎは２以上の整数））を複数層有し、下部にメモリセルアレイ３４００（１）からメモリセルアレイ３４００（ｎ）を動作させるために必要な論理回路３００４を有する。
図１６に、図１５に示した記憶装置の部分拡大図を示す。図１６では、論理回路３００４、メモリセルアレイ３４００（１）およびメモリセルアレイ３４００（２）を図示しており、メモリセルアレイ３４００（１）またはメモリセルアレイ３４００（２）に含まれる複数のメモリセルのうち、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で示す。メモリセル３１７０ａおよびメモリセル３１７０ｂとしては、例えば、上記に実施の形態において説明した回路構成と同様の構成とすることもできる。
なお、メモリセル３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。メモリセル３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ａおよびトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、その他の実施の形態において説明した構成と同様であるため、説明は省略する。
トランジスタ３１７１ａのゲート電極層と同じ層に形成された導電層３５０１ａは、電極３５０２ａによって、電極３００３ａと電気的に接続されている。トランジスタ３１７１ｂのゲート電極層と同じ層に形成された、導電層３５０１ｃは、電極３５０２ｃによって、電極３００３ｃと電気的に接続されている。
また、論理回路３００４は、ワイドバンドギャップ半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、シリコンなど）を含む基板３０００に素子分離絶縁層３１０６を設け、素子分離絶縁層３１０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成されたシリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用いることが可能であるため、説明は省略する。
トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａおよび配線３１００ｂが形成されている。配線３１００ａとトランジスタ３００１が形成された層との間には、絶縁膜３１４０ａが設けられ、配線３１００ａと配線３１００ｂとの間には、絶縁膜３１４１ａが設けられ、配線３１００ｂとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４２ａが設けられている。
同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃおよび配線３１００ｄが形成されている。配線３１００ｃとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４０ｂが設けられ、配線３１００ｃと配線３１００ｄとの間には、絶縁膜３１４１ｂが設けられ、配線３１００ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁膜３１４２ｂが設けられている。
絶縁膜３１４０ａ、絶縁膜３１４１ａ、絶縁膜３１４２ａ、絶縁膜３１４０ｂ、絶縁膜３１４１ｂ、絶縁膜３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構成とすることができる。
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、メモリセル間の電気的接続や、論理回路３００４とメモリセルとの電気的接続等を行うことができる。
論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続することができる。
例えば、図１６に示すように、電極３５０５によって電極３３０３は配線３１００ａと電気的に接続することができる。配線３１００ａは、電極３５０３ａによって、トランジスタ３１７１ａのゲート電極層と同じ層に形成された、導電層３５０１ｂと電気的に接続することができる。こうして、配線３１００ａおよび電極３３０３を、トランジスタ３１７１ａのソースまたはドレインと電気的に接続することができる。また、導電層３５０１ｂは、トランジスタ３１７１ａのソースまたはドレインと、電極３５０２ｂとによって、電極３００３ｂと電気的に接続することができる。電極３００３ｂは、電極３５０３ｂによって配線３１００ｃと電気的に接続することができる。
図１６では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａを介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配線３１００ｂの両方を介して行われてもよい。または、配線３１００ａも配線３１００ｂも介さず、他の電極を用いて行われてもよい。
また、図１６では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
また、図１６では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態８）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の具体例を図１７に示す。
図１７（Ａ）および図１７（Ｂ）は２つ折り可能なタブレット型端末である。図１７（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
実施の形態１乃至３のいずれかに示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図１７（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図１７（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１７（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１７（Ａ）および図１７（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面または両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図１７（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図１７（Ｃ）にブロック図を示し説明する。図１７（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１からＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１からＳＷ３が、図１７（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池９６３３で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、スイッチＳＷ１をオフにし、スイッチＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０５ 低抵抗材料層
４０５ａ 低抵抗材料層
４０５ｂ 低抵抗材料層
４０６ 第１保護層
４０７ 第２保護層
４０７ａ 第３保護層
４０７ｂ 第４保護層
４２０ トランジスタ
４２１ トランジスタ
４３０ 容量
４３１ トランジスタ
４３２ 絶縁層
４３６ 下地絶縁層
４４０ トランジスタ
４４１ トランジスタ
４５１ 酸素ドーピング
４５３ レジスト
４５４ 導電層
４５４ａ 第１導電層
４５４ｂ 第２導電層
４５５ レジスト
４７４ａ 配線層
４７４ｂ 配線層
４８５ 配線保護層
４８５ａ 第１配線保護層
４８５ｂ 第２配線保護層
４９５ ハードマスク層
３０００ 基板
３００１ トランジスタ
３００３ａ 電極
３００３ｂ 電極
３００３ｃ 電極
３００４ 論理回路
３１００ａ 配線
３１００ｂ 配線
３１００ｃ 配線
３１００ｄ 配線
３１０６ 素子分離絶縁層
３１４０ａ 絶縁膜
３１４０ｂ 絶縁膜
３１４１ａ 絶縁膜
３１４１ｂ 絶縁膜
３１４２ａ 絶縁膜
３１４２ｂ 絶縁膜
３１７０ａ メモリセル
３１７０ｂ メモリセル
３１７１ａ トランジスタ
３１７１ｂ トランジスタ
３２００ トランジスタ
３２０２ トランジスタ
３２０４ 容量素子
３２０８ 電極
３２１０ａ 導電層
３２１０ｂ 導電層
３２１２ 電極
３２１４ 電極
３２１６ 配線
３２２０ 絶縁層
３２２２ 絶縁層
３２２３ 絶縁層
３２２３ａ 絶縁層
３２２４ 絶縁層
３３０３ 電極
３４００（１） メモリセルアレイ
３４００（２） メモリセルアレイ
３４００（ｎ） メモリセルアレイ
３５０１ａ 導電層
３５０１ｂ 導電層
３５０１ｃ 導電層
３５０２ａ 電極
３５０２ｂ 電極
３５０２ｃ 電極
３５０３ａ 電極
３５０３ｂ 電極
３５０５ 電極
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (3)

  1. ゲート電極と、ゲート絶縁層と、酸化物半導体層と、ソース電極と、ドレイン電極と、を有する半導体装置の作製方法であって、
    前記酸化物半導体層上に、前記ソース電極及び前記ドレイン電極となる、導電層を形成し、
    前記導電層上に、絶縁層を形成し、
    前記絶縁層上に、ハードマスク層を形成し、
    前記ハードマスク層上に、レジストを形成し、
    前記レジストに、電子ビームを照射して、前記酸化物半導体層のチャネル形成領域と重なる領域に第１の開口を形成し、
    前記第１の開口を有するレジストを用いて、前記ハードマスク層に第２の開口を形成し、
    前記ハードマスク層を用いて、前記絶縁層をエッチングし、かつ前記導電層をエッチングして、前記ソース電極及び前記ドレイン電極を形成することを特徴とする半導体装置の作製方法。
  2. 請求項１において、
    前記絶縁層の表面を、ＣＭＰ法を用いて平坦化し、
    平坦化された前記絶縁層の表面上に、前記ハードマスク層を形成することを特徴とする半導体装置の作製方法。
  3. 請求項１又は請求項２において、
    前記ハードマスク層は、アモルファスシリコンを有することを特徴とする半導体装置の作製方法。
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