JP6095816B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、薄膜トランジスタ（ＴＦＴ）などの半導体素子を形成した基板、ＴＦＴを利
用し駆動する液晶表示装置、ＴＦＴを利用し駆動するエレクトロルミネッセンス（ＥＬ）
表示装置、及び、半導体回路及び電子機器は全て半導体装置である。
近年、半導体装置作製技術の発展はめざましく、装置の小型化や軽量化に加え、可撓性や
耐衝撃性を図れることからフレキシブル基板の採用が検討されている。
フレキシブル半導体装置の作製方法としては、ガラス基板や石英基板といった基板上に薄
膜トランジスタなどの半導体素子を作製した後、基板から他の基材（例えばフレキシブル
な基材）へと半導体素子を転置する技術が開発されている。半導体素子を他の基材へ転置
するためには、半導体素子を作製する際に用いた基材から半導体素子を分離する工程が必
要である。
例えば、特許文献１には次のようなレーザーアブレーションを用いた剥離技術が記載され
ている。基板上に、非晶質シリコンなどからなる分離層、分離層上に薄膜素子からなる被
剥離層を設け、被剥離層を接着層により転写体に接着させる。レーザー光の照射により分
離層をアブレーションさせることで、分離層に剥離を生じさせている。
また、特許文献２には人の手などの物理的な力で剥離を行う技術が記載されている。特許
文献２では、基板と酸化物層との間に金属層を形成し、酸化物層と金属層との界面の結合
が弱いことを利用して、酸化物層と金属層との界面で剥離を生じさせることで、被剥離層
と基板とを分離している。
人の手などの物理的な力によって剥離を行う場合、剥離層を起点として被剥離層を基材か
ら引き剥がすために、被剥離層をわん曲させる必要がある。剥離層に接して形成された被
剥離層は、薄膜トランジスタ（ＴＦＴ）、配線、層間膜などを含む半導体素子が形成され
た薄膜であり、厚さ１０μｍ程度の非常に脆いものである。半導体素子に曲げストレスが
かかると、被剥離層には膜割れやひび（以下、クラックと呼ぶ）が発生しやすく、これが
原因で半導体装置が破壊されるという不具合が発生している。
剥離工程で発生するクラックは、基板周辺から発生することが多く、クラックが発生する
と、樹脂やフィルムなどの応力により時間と共に基板周辺から内部へとクラックが進行（
成長）する。
特開平１０−１２５９３１号公報 特開２００３−１７４１５３号公報
本発明は、半導体装置のクラックに起因する特性不良を低減した半導体装置の作製方法を
提供することを目的の一つとする。
本発明は、基板上から半導体素子を分離する際（すなわち、剥離工程時）に発生するクラ
ック、及びフレキシブル基板に半導体素子を転置する際に発生するクラックに起因する特
性不良を低減した半導体装置の作製方法を提供することを目的の一つとする。
本明細書で開示する発明の構成の一形態は、第１の基板上に剥離層を形成し、剥離層上に
バッファ層を形成し、バッファ層上にトランジスタにより構成された半導体素子を形成し
、半導体素子の形成される周辺にクラック抑止層を形成することを特徴とする半導体装置
の作製方法である。
本明細書で開示する発明の構成の一形態は、第１の基板上に剥離層を形成し、剥離層上に
バッファ層を形成し、バッファ層上にトランジスタにより構成された半導体素子を形成し
、半導体素子の形成される周辺に金属膜のクラック抑止層を形成し、トランジスタは、ゲ
ート電極層と、ソース電極層と、ドレイン電極層とを含み、金属膜のクラック抑止層は、
ゲート電極層と、ソース電極層と、ドレイン電極層の少なくともいずれか一つと同一の工
程にて形成されることを特徴とする半導体装置の作製方法である。
本明細書で開示する発明の構成の一形態は、第１の基板上に剥離層を形成し、剥離層上に
バッファ層を形成し、バッファ層上にトランジスタにより構成された半導体素子を形成し
、半導体素子の形成される周辺に金属膜のクラック抑止層を形成し、トランジスタは、ゲ
ート電極層と、ソース電極層と、ドレイン電極層とを含み、金属膜のクラック抑止層は、
ゲート電極層と、ソース電極層と、ドレイン電極層の少なくともいずれか一つと同一の工
程により形成し、剥離層をきっかけとして、第１の基板と半導体素子とを剥離、若しくは
分離することを特徴とする半導体装置の作製方法である。
本明細書で開示する発明の構成の一形態は、第１の基板上に剥離層を形成し、剥離層上に
バッファ層を形成し、バッファ層上にトランジスタにより構成された半導体素子を形成し
、半導体素子の形成される周辺に樹脂膜のクラック抑止層を形成し、トランジスタは、ゲ
ート電極層と、ソース電極層と、ドレイン電極層と、絶縁層と、保護絶縁層と、隔壁と、
を含み、樹脂膜のクラック抑止層は、絶縁層、保護絶縁層、隔壁の少なくともいずれか一
つと同一の材料により形成し、剥離層をきっかけとして、第１の基板と半導体素子とを剥
離、若しくは分離することを特徴とする半導体装置の作製方法である。
上記構成において、金属膜のクラック抑止層は、アルミニウム、クロム、タンタル、チタ
ン、モリブデン、タングステン、銀、銅、金、白金、ニッケル、パラジウムから選ばれた
元素を主成分とする膜、もしくはそれらの積層膜、若しくはそれらの合金膜、若しくはそ
れらの金属を主成分とする膜と前記合金膜とを組み合わせた積層膜にて形成された半導体
装置の作製方法である。
上記構成において、樹脂膜のクラック抑止層は、ポリイミド、アクリル、ポリアミド、エ
ポキシ等の有機樹脂膜、無機絶縁膜またはシロキサン系樹脂から選ばれた材料、若しくは
それらの積層膜にて形成された半導体装置の作製方法である。
上記構成において、金属膜のクラック抑止層は、厚さ３００ｎｍ以上５０００ｎｍ以下で
形成された半導体装置の作製方法である。
上記構成において、樹脂膜のクラック抑止層は、厚さ７００ｎｍ以上２００００ｎｍ以下
で形成された半導体装置の作製方法である。
上記構成において、金属膜のクラック抑止層、及び樹脂膜のクラック抑止層は、幅１００
μｍ以上１００００μｍ以下であることを特徴とする半導体装置の作製方法である。
上記構成において、金属膜のクラック抑止層は、トランジスタと電気的に接続されている
ことを特徴とする半導体装置の作製方法である。
所望する半導体素子の形成される周辺の領域は、後に半導体素子を個別に分離するとき余
白となる領域であり、この領域に発生するクラックは歩留まりに影響することは無い。
また、トランジスタは静電気などにより破壊されやすいため、画素部のトランジスタの保
護回路を同一基板上に設けることが好ましい。保護回路は、酸化物半導体層を用いた非線
形素子を用いて構成することが好ましい。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
本発明によれば、金属膜のクラック抑止層、及び樹脂膜のクラック抑止層を形成すること
で、基板から半導体素子を分離する際に、該半導体素子自体へのクラックを抑制すること
ができる。よって、半導体素子の製造歩留まりを向上することができる。
本発明によれば、金属膜のクラック抑止層は、半導体素子のゲート電極層、ソース電極層
、ドレイン電極層の少なくともいずれか一つと同一の材料を使用することができるため、
製造プロセスを増加させることなく、容易に形成することが可能である。
本発明によれば、樹脂膜のクラック抑止層は、半導体素子の絶縁層、保護絶縁層、隔壁の
少なくともいずれか一つと同一の材料を使用することができるため、製造プロセスを増加
させることなく、容易に形成することが可能である。
本発明によれば、剥離工程で発生するクラックは、基板周辺から発生することが多く、ま
た、機械的強度が弱い層である樹脂膜に発生しやすい。よって、機械的強度の強い金属膜
により、クラックを抑止することが可能である。また、樹脂膜であっても、平面上にて連
続した樹脂膜であると、発生したクラックは成長するが、樹脂膜が非連続で且つ、クラッ
クが発生した樹脂膜よりも機械的強度が高ければ、クラックを抑止することが可能である
。
従って、剥離工程で発生するクラックが避けられない状況においても、所望する半導体素
子周辺に金属膜のクラック抑止層、または樹脂膜のクラック抑止層を形成することで、該
クラック抑止層により進行（成長）するクラックを抑止し、半導体素子の製造歩留まりを
向上することができる。
半導体装置の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様
々に変更しうることは当業者であれば容易に理解される。従って、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、半導体装置の作製工程について図１乃至９を用いて説明する。
図１（Ａ）は半導体装置の平面図であり、図１（Ｂ）は図１（Ａ）の一点破線Ａ−Ｂの断
面図である。なお、図１は半導体素子形成工程が終了し、第１の基板から半導体素子を分
離する前の平面図、及び断面図を示している。
図１に示す半導体装置２００は、第１の基板１００上に、剥離層１０１が形成され、剥離
層１０１上に第１の絶縁層１１１が形成され、第１の絶縁層１１１上に画素回路部２０２
が有するトランジスタ１３４と、駆動回路部２０１が有するトランジスタ１３３が形成さ
れており、さらに駆動回路部２０１、及び画素回路部２０２の外側に金属膜により形成さ
れたクラック抑止層１２４を有したクラック抑止領域２０５が配置されている。また、ト
ランジスタ１３４及びトランジスタ１３３には絶縁層１２５が形成されており、絶縁層１
２５上には保護絶縁層１３２が形成されている。なお、駆動回路部２０１と画素回路部２
０２により、半導体素子２０３が形成されている。
画素回路部２０２において、保護絶縁層１３２上にはカラーフィルタ層１３６が形成され
、カラーフィルタ層１３６はオーバーコート層１３７、及び保護絶縁層１３８で覆われて
いる。第１の電極層１４３はコンタクトホール１４０を介してソース電極層１２０ａまた
はドレイン電極層１２０ｂと電気的に繋がっている。また、各発光素子の間を隔てる隔壁
１４５がトランジスタ１３４上に形成されている。また、画素回路部２０２は、容量配線
層１０５と、ゲート絶縁層１０７からなる容量１３５が形成されている。また、第２の端
子１２３と端子電極１４４とが電気的に接続されている。
駆動回路部２０１において、トランジスタ１３３はソース電極層１１９ａ、ドレイン電極
層１１９ｂが形成されている。また、ドレイン電極層１１９ｂは導電層１０４と電気的に
接続している。また、ゲート電極層１０３と同じ工程で形成された第１の端子１０２は、
ソース電極層１１９ａ、ドレイン電極層１１９ｂと同じ工程で形成された接続電極１２２
を介して、端子電極１４２と電気的に接続されている。
本実施の形態に示すトランジスタ（すなわち駆動回路部のトランジスタ１３３、及び画素
回路部のトランジスタ１３４）は、ボトムゲート構造の逆スタガ型を用いる。また、駆動
回路部のトランジスタ１３３、及び画素回路部のトランジスタ１３４はソース電極層及び
ドレイン電極層との間に露呈した酸化物半導体層が形成されたチャネルエッチ型トランジ
スタである。
なお、トランジスタ（すなわち駆動回路部のトランジスタ１３３、及び画素回路部のトラ
ンジスタ１３４）の構造は、特に限定されず、例えばトップゲート構造、又はボトムゲー
ト構造の逆スタガ型及びプレーナ型など用いることができる。また、トランジスタはチャ
ネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構
造もしくは３つ形成されるトリプルゲート構造であっても良い。また、チャネル領域の上
下にゲート絶縁層を介して配置された２つのゲート電極層を有する、デュアルゲート型で
もよい。
また、本実施の形態においては、チャネルエッチ型のトランジスタが記されているが、こ
れに限定されず、チャネル保護型（チャネルストッパー型ともいう）などの構造を適宜用
いても良い。
図１（Ｂ）に示す、クラック抑止領域２０５において、クラック抑止層１２４はトランジ
スタ１３３のソース電極層１１９ａ、ドレイン電極層１１９ｂ、及びトランジスタ１３４
のソース電極層１２０ａ、ドレイン電極層１２０ｂと同一の工程で形成される。また、本
実施の形態では、クラック抑止層１２４の単層構造としているが、ゲート電極工程、すな
わち、ゲート電極層１０３、及びゲート電極層１０６を形成する際に、クラック抑止領域
２０５に金属膜を設けて、異なる工程で作製した金属膜の積層構造としてもよい。また、
金属膜の積層構造の間に、ゲート絶縁層１０７等を介していてもよい。
なお、図１（Ｂ）に示す断面図は、トランジスタ１３４、及びトランジスタ１３３は幅１
０〜１００μｍ程度であるのに対し、クラック抑止層の幅は１００〜１００００μｍ程度
と１０倍以上の差があるが、実際の縮尺とは異なって図示している。
ここで、図１（Ｂ）に示した半導体装置２００の作製方法の一例を図２乃至図５を用いて
詳細に説明する。なお、以下に説明する部分には同一の符号を異なる図面間で共通して用
い、その繰り返しの説明は省略する。
第１の基板１００上に剥離層１０１を形成し、剥離層１０１上に第１の絶縁層１１１を形
成する。好ましくは、形成された剥離層１０１を大気に曝すことなく、第１の絶縁層１１
１を連続して形成する。連続して形成することにより、剥離層１０１と第１の絶縁層１１
１の間にゴミや、不純物の混入を防ぐことができる（図２（Ａ）参照。）。
第１の基板１００としては、ガラス基板、石英基板、サファイア基板、セラミック基板、
金属基板などを用いることができる。半導体装置の作製工程において、その行う工程に合
わせて作製基板を適宜選択することができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得ら
れる。他にも、結晶化ガラスなどを用いることができる。
なお、本工程では、剥離層１０１を第１の基板１００の全面に設ける場合を示しているが
、必要に応じ第１の基板１００の全面に剥離層１０１を設けた後に当該剥離層１０１を選
択的に除去し、所望の領域にのみ剥離層を設けてもよい。
また、図２では、第１の基板１００に接して剥離層１０１を形成しているが、第１の基板
１００にガラス基板を用いる場合に、第１の基板１００と剥離層１０１の間に酸化珪素膜
、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素膜等の絶縁層を形成することにより、ガラ
ス基板からの汚染を防止できるので、より好ましい。
剥離層１０１は、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コ
バルト、ジルコニウム、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、
珪素から選択された元素、又は前記元素を含む合金材料、又は前記元素を含む化合物材料
からなり、単層又は積層された層である。珪素を含む層の結晶構造は、非晶質、微結晶、
多結晶のいずれの場合でもよい。
剥離層１０１は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法等により形成で
きる。なお、塗布法はスピンコーティング法、液滴吐出法、ディスペンス法を含む。
剥離層１０１が単層構造の場合、好ましくは、タングステン層、モリブデン層、又はタン
グステンとモリブデンの混合物を含む層を形成する。又は、タングステンの酸化物若しく
は酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングス
テンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タン
グステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当す
る。
剥離層１０１が積層構造の場合、好ましくは、第１の基板１００側から１層目としてタン
グステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成し、
２層目として、タングステン、モリブデン又はタングステンとモリブデンの混合物の酸化
物、窒化物、酸化窒化物又は窒化酸化物を形成する。
剥離層１０１として、タングステンを含む層とタングステンの酸化物を含む層の積層構造
を形成する場合、タングステンを含む層を形成し、その上層に酸化物で形成される絶縁層
を形成することで、タングステン層と絶縁層との界面に、タングステンの酸化物を含む層
が形成されることを活用してもよい。
また、剥離層を形成した後に、半導体素子として、酸化物半導体層を形成する場合、酸化
物半導体層の脱水化、脱水素化の加熱処理によって剥離層も加熱され、後の工程で作製基
板より剥離を行う際に剥離層界面での剥離が容易になる。
また、タングステンを含む層の表面を、熱酸化処理、酸素プラズマ処理、オゾン水等の酸
化力の強い溶液での処理等を行ってタングステンの酸化物を含む層を形成してもよい。ま
たプラズマ処理や加熱処理は、酸素、窒素、亜酸化窒素単体、あるいは前記ガスとその他
のガスとの混合気体雰囲気下で行ってもよい。これは、タングステンの窒化物、酸化窒化
物及び窒化酸化物を含む層を形成する場合も同様であり、タングステンを含む層を形成後
、その上層に窒化珪素層、酸化窒化珪素層、窒化酸化珪素層を形成するとよい。
次に、第１の絶縁層１１１を剥離層１０１上に形成する。第１の絶縁層１１１は、窒化珪
素や酸化窒化珪素、窒化酸化珪素等、窒素と珪素を含む絶縁膜を単層または多層で形成す
るのが好ましい。
第１の絶縁層１１１は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法等を用い
て形成することが可能であり、例えば、プラズマＣＶＤ法によって成膜温度を２５０℃以
上４００℃以下として形成することで、緻密で非常に透水性の低い膜とすることができる
。なお、第１の絶縁層１１１の厚さは１０ｎｍ以上３０００ｎｍ以下、さらには２００ｎ
ｍ以上１５００ｎｍ以下が好ましい。
第１の絶縁層１１１を設けることで、後の剥離工程において剥離層１０１との界面での剥
離が容易になる。また、第１の絶縁層１１１は、第１の基板１００から被剥離層３００を
分離後に被剥離層３００の保護層として機能する。
次に、ゲート電極層１０３、導電層１０４、容量配線層１０５、ゲート電極層１０６及び
第１の端子１０２を形成する。ゲート電極層１０３、導電層１０４、容量配線層１０５、
ゲート電極層１０６及び第１の端子１０２の材料は、アルミニウム、クロム、タンタル、
チタン、モリブデン、タングステン、銀、銅、金、白金、ニッケル、パラジウム等の金属
材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することがで
きる。
例えば、ゲート電極層１０３、導電層１０４、容量配線層１０５、ゲート電極層１０６、
及び第１の端子１０２の積層構造としては、アルミニウム層上にモリブデン層が積層され
た２層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒
化チタン層若しくは窒化タンタルを積層した二層構造、窒化チタン層とモリブデン層とを
積層した二層構造とすることが好ましい。３層の積層構造としては、タングステン層また
は窒化タングステン層と、アルミニウムと珪素の合金またはアルミニウムとチタンの合金
と、窒化チタンまたはチタン層とを積層した積層とすることが好ましい。
次いで、ゲート電極層１０３、導電層１０４、容量配線層１０５、ゲート電極層１０６、
及び第１の端子１０２上にゲート絶縁層１０７を形成する（図２（Ａ）参照。）。
ゲート絶縁層１０７は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層
、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、又は酸化アルミニウム層を単層で又は
積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用
いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。ゲート絶縁層１０７の膜
厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ以上２
００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎ
ｍ以下の第２のゲート絶縁層の積層とする。
本実施の形態では、ゲート絶縁層１０７としてプラズマＣＶＤ法により膜厚１００ｎｍの
酸化珪素層を形成する。
次いで、ゲート絶縁層１０７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体層１０
８を形成する（図２（Ｂ）参照。）。
なお、酸化物半導体層１０８をスパッタリング法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタリングを行い、ゲート絶縁層１０７の表面に付着
しているゴミ等を除去することが好ましい。逆スパッタリングとは、アルゴン雰囲気下で
基板側にＲＦ電源を用いて電圧を印加し、基板をプラズマに曝して表面を改質する方法で
ある。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴ
ン雰囲気に酸素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣ
ｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。
酸化物半導体層１０８は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系
、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−
Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚ
ｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。また、酸化
物半導体層１０８は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガ
ス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリング法により形成するこ
とができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％
以下含むターゲットを用いて成膜を行い、酸化物半導体層１０８に結晶化を阻害するＳｉ
Ｏｘ（ｘ＞０）を含ませ、後の工程で行う脱水化または脱水素化のための加熱処理の際に
結晶化してしまうのを抑制することが好ましい。
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ％
］）を用いて、基板とターゲットの間との距離を９０ｍｍ、基板温度２００℃、圧力０．
６Ｐａ、直流（ＤＣ）電源５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：
２０ｓｃｃｍ、酸素流量比率４０％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電
源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ系非単結晶膜の膜厚は、５ｎｍ以上２００ｎｍ以下とする。本実施の形態では、酸
化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリ
ング法により膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜する。また、Ｉｎ
、Ｇａ、及びＺｎを含む金属酸化物ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［
ａｔｏｍ％］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ％］の組成比を有するター
ゲットを用いることができる。
スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法
と、ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッ
タリング法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣ
スパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタリング装置もある。多元ス
パッタリング装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャン
バーで複数種類の材料を同時に成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タリング装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥ
ＣＲスパッタリング法を用いるスパッタリング装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタリ
ングガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリ
ング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
次に、酸化物半導体層１０８上にフォトリソグラフィ工程を行い、レジストマスク１１０
ａ、１１０ｂ、１１０ｃを形成し、酸化物半導体層１０８及びゲート絶縁層１０７の不要
な部分をエッチングにより除去して、第１の端子１０２に達するコンタクトホール１０９
ａと、導電層１０４に達するコンタクトホール１０９ｂを形成する（図２（Ｃ）参照）。
このように、酸化物半導体層１０８をゲート絶縁層１０７全面に積層した状態で、ゲート
絶縁層１０７にコンタクトホールを形成する工程を行うと、ゲート絶縁層１０７表面にレ
ジストマスクが直接接しないため、ゲート絶縁層１０７表面の汚染（不純物等の付着など
）を防ぐことができる。よって、ゲート絶縁層１０７と酸化物半導体層１０８との界面状
態を良好とすることができるため、信頼性向上につながる。
ゲート絶縁層１０７に直接レジストパターンを形成してコンタクトホールの開口を行って
も良い。その場合には、レジストを剥離した後で加熱処理を行い、ゲート絶縁層表面の脱
水化、脱水素化の処理を行うことが好ましい。例えば、不活性ガス雰囲気（窒素、または
ヘリウム、ネオン、アルゴン等）下、酸素雰囲気下において加熱処理（４００℃以上７５
０℃以下）を行い、ゲート絶縁層１０７内に含まれる水素及び水などの不純物を除去すれ
ばよい。
次に、レジストマスク１１０ａ、レジストマスク１１０ｂ、レジストマスク１１０ｃを除
去し、フォトリソグラフィ工程により形成したレジストマスク１１２、レジストマスク１
１３を用いてエッチングを行い、島状の酸化物半導体層１１４、酸化物半導体層１１５を
形成する（図３（Ａ）参照）。また、島状の酸化物半導体層を形成するためのレジストマ
スク１１２、レジストマスク１１３をインクジェット法で形成してもよい。レジストマス
クをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減で
きる。
次に、酸化物半導体層１１４、及び酸化物半導体層１１５の脱水化または脱水素化を行い
、脱水化または脱水素化された酸化物半導体層１１６、及び酸化物半導体層１１７を形成
する（図３（Ｂ）参照。）。脱水化または脱水素化を行う第１の加熱処理の温度は、４０
０℃以上７５０℃以下、好ましくは４２５℃以上７５０℃以下とする。なお、４２５℃以
上であれば加熱処理時間は１時間以下でよいが、４２５℃未満であれば加熱処理時間は、
１時間よりも長時間行うこととする。ここでは、加熱処理装置の一つである電気炉に基板
を導入し、酸化物半導体層１１４、及び酸化物半導体層１１５に対して窒素雰囲気下にお
いて加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入
を防ぎ、酸化物半導体層１１６、及び酸化物半導体層１１７を得る。本実施の形態では、
酸化物半導体層の脱水化または脱水素化を行う加熱温度Ｔから、再び水が入らないような
十分な温度に下がるまで同じ炉を用い、具体的には加熱温度Ｔよりも１００℃以上下がる
まで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定されず、ヘリウム、ネオン、アル
ゴン等の希ガス雰囲気下において脱水化または脱水素化を行う。
酸化物半導体層１１４、及び酸化物半導体層１１５を４００℃から７００℃の温度で加熱
処理することで、酸化物半導体層１１４、及び酸化物半導体層１１５の脱水化、脱水素化
が図られ、その後の水（Ｈ２Ｏ）の再進入を防ぐことができる。
なお、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用
いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノン
アークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのラ
ンプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＬＲ
ＴＡ装置、ランプだけでなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によっ
て、被処理物を加熱する装置を備えていてもよい。ＧＲＴＡとは高温のガスを用いて加熱
処理を行う方法である。ガスには、アルゴンなどの希ガス、または窒素のような、加熱処
理によって被処理物と反応しない不活性気体が用いられる。ＲＴＡ法を用いて、６００℃
〜７５０℃で数分間加熱処理を行ってもよい。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。特に酸化物半導体層１１４、及び酸化物
半導体層１１５に対して、４００℃〜７５０℃で行われる脱水化、脱水素化の加熱処理は
、Ｈ２Ｏが２０ｐｐｍ以下の窒素雰囲気で行うことが好ましい。または、加熱処理装置に
導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９
９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐ
ｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層１１４、酸化物半導体層１１５の材
料によっては、結晶化し、微結晶膜または多結晶膜となる場合もある。例えば、結晶化率
が９０％以上、または８０％以上の微結晶の酸化物半導体層１１６、酸化物半導体層１１
７となる場合もある。また、第１の加熱処理の条件、または酸化物半導体層１１４、酸化
物半導体層１１５の材料によっては、結晶成分を含まない非晶質の酸化物半導体層１１６
、酸化物半導体層１１７となる場合もある。また、非晶質の酸化物半導体の中に微結晶部
（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物
半導体層１１６、酸化物半導体層１１７となる場合もある。また、ＲＴＡ（ＧＲＴＡ、Ｌ
ＲＴＡ）を用いて高温の加熱処理を行うと、酸化物半導体層１１６、酸化物半導体層１１
７表面側に縦方向（膜厚方向）の針状結晶が生じる場合もある。
また、酸化物半導体層１１４、酸化物半導体層１１５に行う第１の加熱処理は、島状の酸
化物半導体層１１４、及び酸化物半導体層１１５に加工する前の酸化物半導体層１０８に
行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、
フォトリソグラフィ工程を行う。
酸化物半導体層１１４、及び酸化物半導体層１１５に対する脱水化、脱水素化の加熱処理
は、酸化物半導体層成膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させ
た後、ソース電極及びドレイン電極上にパッシベーション膜を形成した後、のいずれで行
っても良い。
なお、ここでの酸化物半導体層１１４、及び酸化物半導体層１１５のエッチングは、ウェ
ットエッチングに限定されずドライエッチングを用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（
ＣＣｌ４）など）が好ましい。
また、ドライエッチングに用いるその他のエッチングガスとして、フッ素を含むガス（フ
ッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３
）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これ
らのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用
いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液など
を用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。本実施の
形態では、エッチング液としてＩＴＯ０７Ｎ（関東化学社製）を用いる。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる
。
また、所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッ
チング液、エッチング時間、温度等）を適宜調節する。
次に、酸化物半導体層１１６、１１７上に金属材料からなる金属導電膜をスパッタリング
法や真空蒸着法で形成する。
金属導電膜の材料としては、アルミニウム、クロム、タンタル、チタン、モリブデン、タ
ングステン、銀、銅、金、白金、ニッケル、パラジウムから選ばれた元素、または上述し
た元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、
金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含
むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン
膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜
する３層構造などが挙げられる。
金属導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を金属導電膜
に持たせることが好ましい。
次に、フォトリソグラフィ工程を行い、レジストマスク１１８ａ、レジストマスク１１８
ｂ、レジストマスク１１８ｃ、レジストマスク１１８ｄ、レジストマスク１１８ｅ、レジ
ストマスク１１８ｆ、レジストマスク１１８ｇ、レジストマスク１１８ｈ、レジストマス
ク１１８ｉを形成し、エッチングにより金属導電膜の不要な部分を除去してソース電極層
１１９ａ、ドレイン電極層１１９ｂ、ソース電極層１２０ａ、ドレイン電極層１２０ｂ、
容量電極層１２１、接続電極１２２、第２の端子１２３、及び金属膜のクラック抑止層１
２４を形成する（図３（Ｃ）参照）。
本実施の形態では、金属導電膜としてはアルミニウムを３００ｎｍ形成し、アルミニウム
の上下にチタンを１００ｎｍずつ設ける構成としている。なお、金属導電膜の厚さとして
は、トランジスタのソース電極層、ドレイン電極層、容量電極層、接続電極と兼ねて金属
膜のクラック抑止層も形成するため、低抵抗で且つ、機械的強度が保持できる膜厚を選択
する必要がある。具体的には、金属導電膜として、厚さ３００ｎｍ以上５０００ｎｍ以下
で形成し、更に好ましくは５００ｎｍ以上１５００ｎｍ以下で形成する。
また、金属膜のクラック抑止層１２４としては、クラックの進行（成長）を抑止できる幅
が必要である。ただし、クラック抑止層の幅を大きくすることで、一つの基板から所望の
半導体装置が取れる個数（取り数ともいう）が減少する可能性もある。従って、金属膜の
クラック抑止層は、幅１００μｍ以上１００００μｍ以下で形成し、更に好ましくは幅１
０００μｍ以上５０００μｍ以下で形成する。
このフォトリソグラフィ工程において、接続電極１２２、第２の端子１２３をそれぞれ端
子部に形成する。なお、第２の端子１２３はソース電極層（すなわち、ソース電極層１１
９ａ、ソース電極層１２０ａを含むソース電極層）と電気的に接続されている。
また、金属膜のクラック抑止層１２４はソース電極層（すなわち、ソース電極層１１９ａ
、ソース電極層１２０ａを含むソース電極層）と別工程で形成しても良い。例えば、ゲー
ト電極層（すなわち、ゲート電極層１０３、ゲート電極層１０６を含むゲート電極層）と
同じ工程で形成しても良い。ゲート電極層、若しくはソース電極層と同一工程で形成する
ことにより、製造プロセスを増加させずに、該金属膜のクラック抑止層を形成できるので
、好ましい。
なお、金属膜のクラック抑止層１２４の平面上での形状は、正方形、長方形、円、楕円な
どのいずれの形状でもよく、半導体素子の周辺に形成する。また、該クラック抑止層は該
半導体素子の周辺を、連続的に形成、島状（アイランド状）に形成、若しくは連続的に形
成したクラック抑止層と島状に形成したクラック抑止層を組み合わせて形成、連続的に形
成したクラック抑止層を複数形成しても良い。なお、連続的に形成するほうが、該半導体
素子へ進行するクラックの抑止確率が高まるため、好ましい。
本実施の形態では、図１（Ａ）に示した通り、クラック抑止層１２４は半導体素子２０３
の周辺に長方形にて連続的に幅１２００μｍで形成している。
また、ソース電極層１１９ａ、ソース電極層１２０ａ、ドレイン電極層１１９ｂ、ドレイ
ン電極層１２０ｂ、接続電極１２２、第２の端子１２３、及びクラック抑止層１２４を形
成するためのレジストマスク１１８ａ、レジストマスク１１８ｂ、レジストマスク１１８
ｃ、レジストマスク１１８ｄ、レジストマスク１１８ｅ、レジストマスク１１８ｆ、レジ
ストマスク１１８ｇ、レジストマスク１１８ｈ、レジストマスク１１８ｉをインクジェッ
ト法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを
使用しないため、製造コストを低減できる。
次に、レジストマスク１１８ａ、レジストマスク１１８ｂ、レジストマスク１１８ｃ、レ
ジストマスク１１８ｄ、レジストマスク１１８ｅ、レジストマスク１１８ｆ、レジストマ
スク１１８ｇ、レジストマスク１１８ｈ、レジストマスク１１８ｉを除去し、酸化物半導
体層１１６、酸化物半導体層１１７に接する保護絶縁膜となる絶縁層１２５を形成する（
図４（Ａ）参照）。
この段階で、酸化物半導体層１１６、酸化物半導体層１１７は、絶縁層１２５と接する領
域が形成され、この領域のうち、ゲート電極層とゲート絶縁層と重なる領域がチャネル形
成領域１２６、チャネル形成領域１２８となる。
絶縁層１２５は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、絶縁層１２
５に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。本実施
の形態では、絶縁層１２５として膜厚３００ｎｍの酸化珪素膜をスパッタリング法を用い
て成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態で
は室温とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴ
ン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下に
おいて行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲ
ットを用いることができる。例えば、珪素ターゲットを用いて、酸素雰囲気下でスパッタ
リング法により酸化珪素膜を形成することができる。低抵抗化した酸化物半導体層に接し
て形成する絶縁層１２５は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これ
らが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化珪素膜、窒
化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。
次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、絶縁層１２
５と重なる酸化物半導体層１１６、酸化物半導体層１１７の一部が絶縁層１２５と接した
状態で加熱される。
第２の加熱処理により、ソース領域とドレイン領域の間の酸化物半導体層の露出部分（チ
ャネル形成領域１２６、及びチャネル形成領域１２８）より、酸化物半導体層中へ酸素の
導入、拡散を行う。スパッタリング法で酸化珪素膜を作製することで、当該酸化珪素膜中
に過剰な酸素を含ませることができ、その酸素を第２の加熱処理により、さらに酸化物半
導体層中に導入、拡散させることができる。酸化物半導体層中への酸素の導入、拡散によ
りチャネル領域を高抵抗化（Ｉ型化）を図ることができる。それにより、ノーマリーオフ
となるトランジスタを得ることができる。よって半導体装置の信頼性を向上できる。
具体的には、酸化物半導体層１１６のゲート電極層１０３と重なるチャネル形成領域１２
６は、Ｉ型となり、ソース電極層１１９ａに重なる高抵抗ソース領域１２７ａと、ドレイ
ン電極層１１９ｂに重なる高抵抗ドレイン領域１２７ｂとが自己整合的に形成される。同
様に、酸化物半導体層１１７は、ゲート電極層１０６と重なるチャネル形成領域１２８は
、Ｉ型となり、ソース電極層１２０ａに重なる高抵抗ソース領域１２９ａと、ドレイン電
極層１２０ｂに重なる高抵抗ドレイン領域１２９ｂとが自己整合的に形成される（図４（
Ａ）参照。）。
なお、ドレイン電極層１１９ｂ、ドレイン電極層１２０ｂ（及びソース電極層１１９ａ、
ソース電極層１２０ａ）と重畳した酸化物半導体層１１６、酸化物半導体層１１７におい
て高抵抗ドレイン領域１２７ｂ、高抵抗ドレイン領域１２９ｂ（又は高抵抗ソース領域１
２７ａ、高抵抗ソース領域１２９ａ）を形成することにより、回路を形成した際の信頼性
の向上を図ることができる。具体的には、高抵抗ドレイン領域１２７ｂ、高抵抗ドレイン
領域１２９ｂを形成することで、ドレイン電極層１１９ｂ、ドレイン電極層１２０ｂから
高抵抗ドレイン領域１２７ｂ、高抵抗ドレイン領域１２９ｂ、チャネル形成領域１２６、
チャネル形成領域１２８にかけて、導電性を段階的に変化させうるような構造とすること
ができる。そのため、ドレイン電極層１１９ｂ、ドレイン電極層１２０ｂに高電源電位Ｖ
ＤＤを供給する配線に接続して動作させる場合、ゲート電極層１０３、ゲート電極層１０
６とドレイン電極層１１９ｂ、ドレイン電極層１２０ｂとの間に高電界が印加されても高
抵抗ドレイン領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を
向上させた構成とすることができる。
また、ドレイン電極層１１９ｂ、ドレイン電極層１２０ｂ（及びソース電極層１１９ａ、
ソース電極層１２０ａ）と重畳した酸化物半導体層において高抵抗ドレイン領域１２７ｂ
、高抵抗ドレイン領域１２９ｂ（又は高抵抗ソース領域１２７ａ、高抵抗ソース領域１２
９ａ）を形成することにより、回路を形成した際のチャネル形成領域１２６、チャネル形
成領域１２８でのリーク電流の低減を図ることができる。
また、酸化物半導体層における高抵抗ソース領域又は高抵抗ドレイン領域は、酸化物半導
体層の膜厚が１５ｎｍ以下と薄い場合は膜厚方向全体にわたって形成されるが、酸化物半
導体層の膜厚が３０ｎｍ以上５０ｎｍ以下とより厚い場合は、酸化物半導体層の一部、ソ
ース電極層又はドレイン電極層と接する領域及びその近傍が低抵抗化し高抵抗ソース領域
又は高抵抗ドレイン領域が形成され、酸化物半導体層においてゲート絶縁層に近い領域は
Ｉ型とすることもできる。
絶縁層１２５上にさらに保護絶縁層１３２を形成してもよい。例えば、ＲＦスパッタリン
グ法を用いて窒化珪素膜を形成する。ＲＦスパッタリング法は、量産性がよいため、保護
絶縁層の成膜方法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ−などの
不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化
珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウム膜などを用いる。
本実施の形態では、保護絶縁層１３２として窒化珪素膜を用いて形成する（図４（Ａ）参
照）。
以上の工程により、同一基板上において、駆動回路部にトランジスタ１３３、画素回路部
にトランジスタ１３４、及び容量１３５を作製することができる。トランジスタ１３３、
トランジスタ１３４は、高抵抗ソース領域、高抵抗ドレイン領域、及びチャネル形成領域
を含む酸化物半導体層を含むボトムゲート型トランジスタである。よって、トランジスタ
１３３、トランジスタ１３４は、高電界が印加されても高抵抗ドレイン領域または高抵抗
ソース領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上さ
せた構成となっている。また、同一基板上に駆動回路部と画素回路部を形成することによ
って、接続配線が短縮でき、半導体装置（発光装置）の小型化、低コスト化が可能である
。
また、容量１３５は、容量部におけるゲート絶縁層１０７を誘電体として、容量配線層１
０５と容量電極層１２１とで形成される。
次に、保護絶縁層１３２上にカラーフィルタ層１３６を形成する。カラーフィルタ層１３
６としては緑色のカラーフィルタ層、青色のカラーフィルタ層、赤色のカラーフィルタ層
などを用いることができ、緑色のカラーフィルタ層、青色のカラーフィルタ層、赤色のカ
ラーフィルタ層を順次形成する。各カラーフィルタ層は、印刷法、インクジェット法、フ
ォトリソグラフィ技術を用いたエッチング方法などでそれぞれ形成する。カラーフィルタ
層１３６を設けることによって、封止基板の貼り合わせ精度に依存することなくカラーフ
ィルタ層１３６と発光素子の発光領域との位置合わせを行うことができる。本実施の形態
ではフォトリソグラフィ工程にて、緑色のカラーフィルタ層、青色のカラーフィルタ層、
赤色のカラーフィルタ層を形成する（図４（Ｂ）参照）。
次に、カラーフィルタ層（緑色のカラーフィルタ層、青色のカラーフィルタ層、及び赤色
のカラーフィルタ層）を覆うオーバーコート層１３７を形成する。オーバーコート層１３
７は透光性を有する樹脂を用いる。
なお、ここではＲＧＢの３色を用いてフルカラー表示する例を示したが、特に限定されず
、ＲＧＢＷの４色を用いてフルカラー表示を行ってもよい。
次に、オーバーコート層１３７及び保護絶縁層１３２を覆う保護絶縁層１３８を形成する
（図４（Ｂ）参照）。保護絶縁層１３８は、無機絶縁膜を用い、窒化珪素膜、窒化アルミ
ニウム膜、窒化酸化珪素膜、酸化窒化アルミニウム膜などを用いる。保護絶縁層１３８と
しては、保護絶縁層１３２と同じ組成の絶縁膜とすると、後のコンタクトホール形成の際
に１回の工程でエッチングすることができるため、好ましい。
次に、フォトリソグラフィ工程によりレジストマスクを形成し、保護絶縁層１３８、保護
絶縁層１３２、絶縁層１２５をエッチングし、ドレイン電極層１２０ｂに達するコンタク
トホール１４０を形成し、レジストマスクを除去する（図５（Ａ）参照）。また、ここで
のエッチングにより第２の端子１２３に達するコンタクトホール１４１、接続電極１２２
に達するコンタクトホール１３９も形成する。また、該コンタクトホールを形成するため
のレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェッ
ト法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次に、透光性を有する導電膜を成膜する。透光性を有する導電膜の材料としては、酸化イ
ンジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯ
と略記する）などをスパッタリング法や真空蒸着法などを用いて形成する。透光性を有す
る導電膜の他の材料として、窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜、窒素を含ませ
たＺｎ−Ｏ系非単結晶膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ系非単結晶膜を用いてもよい
。なお、窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜の亜鉛の組成比（原子％）は、４７
原子％以下とし、非単結晶膜中のアルミニウムの組成比（原子％）より大きく、非単結晶
膜中のアルミニウムの組成比（原子％）は、非単結晶膜中の窒素の組成比（原子％）より
大きい。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴ
Ｏのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化イン
ジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー
（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ
）を用いた分析により評価するものとする。
次に、フォトリソグラフィ工程にてレジストマスクを形成し、エッチングにより透光性を
有する導電膜の不要な部分を除去して第１の電極層１４３、端子電極１４２、端子電極１
４４を形成し、レジストマスクを除去する（図５（Ｂ）参照）。
なお、ゲート絶縁層１０７を誘電体とし容量配線層１０５と容量電極層１２１とで形成さ
れる容量１３５も同一基板上に形成することができる。また、半導体装置２００において
、容量電極層１２１は、電源供給線の一部であり、容量配線層１０５は、駆動ＴＦＴのゲ
ート電極層の一部としても機能する。
また、端子部に形成された端子電極１４２、１４４はＦＰＣとの接続に用いられる電極ま
たは配線となる。第１の端子１０２上に接続電極１２２を介して形成された端子電極１４
２は、ゲート配線の入力端子として機能する接続用の端子電極となる。第２の端子１２３
上に形成された端子電極１４４は、ソース配線の入力端子として機能する接続用の端子電
極である。
次に、第１の電極層１４３の周縁部を覆うように隔壁１４５を形成する。隔壁１４５は、
ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜またはシロキ
サン系樹脂を用いて形成する。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基、アリール基、及びフルオロ基）を用いても良い。
隔壁１４５としては、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等も用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、隔壁１
４５を形成してもよい。
隔壁１４５の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ
法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリー
ン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナ
イフコーター等を用いることができる。また、半導体装置（発光装置）に用いる他の絶縁
層として隔壁１４５の例として示した上記材料及び方法を用いてもよい。
隔壁１４５は、特に感光性の樹脂材料を用い、第１の電極層１４３上に開口部を形成し、
その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成するとよい
。隔壁１４５として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省
略することができる。
以上の工程により、図１（Ａ）に示す金属膜のクラック抑止層を含む、半導体素子形成工
程が終了した半導体装置２００を作製することができる。
ここで、図６乃至図９を用いて、第１の基板１００から半導体装置２００を分離する方法
の詳細を説明する。
まず、除去可能な接着層３０１を用いて、第２の基板３０２を一時的に被剥離層３００に
貼り合わせる。第２の基板３０２を被剥離層３００に貼り合わせることにより、被剥離層
３００を剥離層１０１から容易に剥離できる。また、除去可能な接着層３０１を使用する
ことで、被剥離層３００に加わる応力が緩和され、トランジスタを保護できる。また、除
去可能な接着層３０１を用いるため、第２の基板３０２が不要になれば、容易に取り除く
ことができる（図６参照）。
除去可能な接着層３０１としては、例えば水溶性樹脂をその例に挙げることができる。塗
布した水溶性樹脂は被剥離層３００の凹凸を緩和し、第２の基板３０２との貼り合わせを
容易にする。また、除去可能な接着層３０１として、光または熱により剥離可能な粘着剤
を水溶性樹脂に積層したものを用いてもよい。
第２の基板３０２としては、機械的強度が高い材質を使用することで、被剥離層３００に
対して、物理的損傷を与えず、剥離することが可能となるため好ましい。本実施の形態で
は、第２の基板３０２として、石英基板を使用する。
次に、被剥離層３００を第１の基板１００から剥離（分離）する（図６参照）。剥離方法
には様々な方法を用いることができる。
剥離層１０１に第１の絶縁層１１１を形成した場合には、剥離層１０１と第１の絶縁層１
１１が半導体素子形成工程中の加熱により、剥離層１０１と絶縁層１１１の界面に金属酸
化膜が形成されており、前記剥離層１０１に達した溝をきっかけとして、該金属酸化膜が
脆弱化し、剥離層１０１と第１の絶縁層１１１との界面で剥離が生じる。
剥離方法としては、例えば、機械的な力を加えること（人間の手や治具で引き剥がす処理
や、ローラーを回転させながら分離する処理等）を用いて行えばよい。また、溝に液体を
滴下し、剥離層１０１及び第１の絶縁層１１１の界面に液体を浸透させて剥離層１０１か
ら被剥離層３００を剥離してもよい。また、溝にＮＦ３、ＢｒＦ３、ＣｌＦ３等のフッ化
ガスを導入し、剥離層１０１をフッ化ガスでエッチングし除去して、絶縁表面を有する第
１の基板１００から被剥離層３００を剥離する方法を用いてもよい。また、剥離を行う際
に剥離層１０１と被剥離層３００の間に水などの液体を添加して剥離してもよい。
その他の剥離方法としては、剥離層１０１をタングステンで形成した場合は、アンモニア
水と過酸化水素水の混合溶液により剥離層１０１をエッチングしながら剥離を行うことが
できる。
また、剥離層１０１として、窒素、酸素や水素等を含む膜（例えば、水素を含む非晶質珪
素膜、水素含有合金膜、酸素含有合金膜など）を用い、第１の基板１００として透光性を
有する基板を用いた場合には、第１の基板１００から剥離層１０１にレーザー光を照射し
て、剥離層内に含有する窒素、酸素や水素を気化させて、第１の基板１００と剥離層１０
１との間で剥離する方法を用いることができる。
次に、被剥離層３００に薄くかつ透光性を有する軽量な第３の基板１１００を、樹脂層１
１０１を用いて接着する（図７（Ａ）参照）。
薄くかつ透光性を有する軽量な第３の基板１１００としては、可撓性及び可視光に対する
透光性を有する基板を用いることができ、例えばポリエチレンテレフタレート（ＰＥＴ）
、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリルニトリル樹
脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート樹脂（ＰＣ）、
ポリエーテルスルフォン樹脂（ＰＥＳ）、ポリアミド樹脂、シクロオレフィン樹脂、ポリ
スチレン樹脂、ポリアミドイミド樹脂、ポリ塩化ビニル樹脂、などを好適に用いることが
できる。また、第３の基板１１００には予め窒化珪素や酸化窒化珪素等の窒素と珪素を含
む膜や窒化アルミニウム等の窒素とアルミニウムを含む膜のような透水性の低い保護膜を
成膜しておいても良い。なお、第３の基板１１００として有機樹脂に繊維体が含まれた構
造体（いわゆるプリプレグ）を用いてもよい。
本実施の形態で示す半導体装置は第３の基板１１００側の面から発光を取り出す下面射出
型の発光装置であるので、第３の基板１１００としては透光性を有する基板を用いるが、
第３の基板１１００とは逆側の面から発光を取り出す上面射出型である場合は第３の基板
１１００として非透光性の可撓性を有する程度に薄くフィルム化した金属基板を用いても
よい。金属基板は光を取り出さない側に設ける。金属基板を構成する材料としては特に限
定はないが、アルミニウム、銅、ニッケルやアルミニウム合金若しくはステンレスなどの
金属の合金などを好適に用いることができる。
第３の基板１１００の材料中に繊維体が含まれている場合、繊維体は有機化合物または無
機化合物の高強度繊維を用いる。高強度繊維とは、具体的には引張弾性率またはヤング率
の高い繊維のことを言い、代表例としては、ポリビニルアルコール系繊維、ポリエステル
系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレン
ベンゾビスオキサゾール繊維、ガラス繊維、または炭素繊維が挙げられる。ガラス繊維と
しては、Ｅガラス、Ｓガラス、Ｄガラス、Ｑガラス等を用いたガラス繊維が挙げられる。
これらは、織布または不織布の状態で用い、この繊維体を有機樹脂に含ませ、この有機樹
脂を硬化させた構造体を第３の基板１１００として用いても良い。第３の基板１１００と
して繊維体と有機樹脂からなる構造体を用いると、曲げや局所的押圧による破損に対する
信頼性が向上するため、好ましい構成である。
なお、第３の基板１１００中に上述のような繊維体が含まれる場合、発光素子からの光が
外部に出るのを妨げることを低減するために、当該繊維体を１００ｎｍ以下のナノファイ
バーとすることが好ましい。また、繊維体と有機樹脂や接着剤の屈折率を合わせることが
好ましい。
樹脂層１１０１としては、紫外線硬化型接着剤など光硬化型の接着剤、反応硬化型接着剤
、熱硬化型接着剤、または嫌気型接着剤など各種硬化型接着剤を用いることができる。こ
れらの接着剤の材質としてはエポキシ樹脂やアクリル樹脂、シリコーン樹脂、フェノール
樹脂などを用いることができる。
なお、第３の基板１１００としてプリプレグを用いた場合には、接着剤を用いず直接被剥
離層３００と第３の基板１１００とを圧着して貼り合わせる。この際、当該構造体の有機
樹脂としては、反応硬化型、熱硬化型、紫外線硬化型など追加処理を施すことによって硬
化が進行するものを用いると良い。
第３の基板１１００を設けた後、第２の基板３０２及び除去可能な接着層３０１を除去し
て、第１の電極層１４３を露出させる（図７（Ｂ）参照）。
なお、本実施の形態では、接着層３０１を除去可能な接着層を用いたため、除去する場合
を例示するが、第３の基板１１００として、プリプレグを用いた場合等には、除去しなく
ても良い。
以上の工程により、第３の基板１１００上に駆動回路部２０１、トランジスタ１３４及び
発光素子の第１の電極層１４３までが形成された被剥離層３００を形成できる。
次に、第１の電極層１４３、及び隔壁１４５上にＥＬ層１９３を形成する。ＥＬ層１９３
には、低分子材料および高分子材料のいずれを用いることもできる。なお、ＥＬ層１９３
を形成する材料には、有機化合物材料のみから成るものだけでなく、無機化合物を一部に
含む構成も含めるものとする。ＥＬ層１９３は、少なくとも発光層を有し、発光層一層で
なる単層構造であっても、各々異なる機能を有する層からなる積層構造であっても良い。
例えば、発光層の他に、正孔注入層、正孔輸送層、キャリアブロッキング層、電子輸送層
、電子注入層等、各々の機能を有する機能層を適宜組み合わせて構成する。なお、それぞ
れの層の有する機能を２つ以上同時に有する層を含んでいても良い（図８（Ａ）参照）。
また、ＥＬ層１９３の形成には、蒸着法、インクジェット法、スピンコート法、ディップ
コート法、ノズルプリンティング法など、湿式、乾式を問わず、用いることができる。
次いで、ＥＬ層１９３上に、第２の電極層１９４を形成する。なお、第１の電極層１４３
を陽極とした場合は、第２の電極層１９４は陰極となり、第１の電極層１４３を陰極とし
た場合は、第２の電極層１９４は陽極になるため、好ましくは第１の電極層１４３及び第
２の電極層１９４のそれぞれの極性に応じた仕事関数を有する材料を選択して形成する。
本実施の形態においては、第１の電極層１４３を陽極として用い、ＥＬ層１９３は、第１
の電極層１４３側から順に、正孔注入層、正孔輸送層、発光層、電子注入層が積層された
構造とする。発光層としては種々の材料を用いることができる。例えば、蛍光を発光する
蛍光性化合物や燐光を発光する燐光性化合物を用いることができる。また、第２の電極層
１９４は仕事関数の小さい材料を用いる。また、第１の電極層１４３側から発光を取り出
すため、第２の電極層１９４は反射率の高い材料を選択する。
また第２の電極層１９４上に保護層を設けてもよい。例えば、保護層として、スパッタリ
ング法やプラズマＣＶＤ法、塗布法、印刷法等により、例えば、窒化珪素、窒化酸化珪素
、酸化窒化珪素等の窒素と珪素を含む材料、または酸化アルミニウム等を用いて単層又は
多層で形成する。または、上述の無機絶縁膜と、樹脂膜等の有機絶縁膜を積層させて保護
層を形成しても良い。保護層を設けることで水分や、酸素等の気体が素子部へ侵入するこ
とを防止することができる。保護層の厚さは１０ｎｍ以上１０００ｎｍ以下、さらには１
００ｎｍ以上７００ｎｍ以下が好ましい。
次に、駆動回路部２０１、画素回路部２０２、クラック抑止領域２０５を覆って、樹脂層
１２０１を用いて第４の基板１２００を貼り合わせる（図８（Ｂ）参照）。
樹脂層１２０１は密着性の良好な材料を用いるのが好ましい。例えば、アクリル樹脂、ポ
リイミド樹脂、メラミン樹脂、ポリエステル樹脂、ポリカーボネート樹脂、フェノール樹
脂、エポキシ樹脂、ポリアセタール、ポリエーテル、ポリウレタン、ポリアミド（ナイロ
ン）、フラン樹脂、ジアリルフタレート樹脂等の有機化合物、シリカガラスに代表される
シロキサンポリマー系材料を出発材料として形成された珪素、酸素、水素からなる化合物
のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサンポリマー、又はアルキルシロキサンポリ
マー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素
化アルキルシルセスキオキサンポリマーに代表される珪素に結合される水素がメチルやフ
ェニルのような有機基によって置換された有機シロキサンポリマー等を用いることができ
る。また、樹脂層１２０１には、これらの材料中に繊維体が含まれていても良い。
樹脂層１２０１は、例えば、塗布法を用いて組成物を塗布し、乾燥加熱して形成すること
ができる。また、樹脂層１２０１として繊維体を有機樹脂に含ませた構造体を用いること
もできる。
第４の基板１２００として、薄くかつ透水性の低い基板を用いる。例えば、金属基板を用
いることができる。金属基板を構成する材料としては特に限定はないが、アルミニウム、
銅、ニッケルやアルミニウム合金若しくはステンレスなどの金属の合金などを好適にもち
いることができる。なお、第４の基板１２００を接着する前に、真空中でのベークやプラ
ズマ処理を行うことによって、金属基板表面に付着した水を取り除いておくことが好まし
い。なお、第４の基板１２００表面にも樹脂膜を設け、第４の基板１２００の保護を図っ
てもよい。
第４の基板１２００の接着は、ラミネーターを用いて行うこともできる。例えば、ラミネ
ーターを用いて金属基板にシート状の接着剤を貼り合わせておき、それをさらに画素回路
部２０２及び駆動回路部２０１上にラミネーターを用いて接着してもよい。また、スクリ
ーン印刷などで第４の基板１２００に樹脂層１２０１を印刷しておき、それを発光素子上
にラミネーターを用いて接着する方法などがある。なお、減圧下でこの工程を行うと、気
泡が入り難く好ましい。
以上の工程を経て、駆動回路部２０１、画素回路部２０２、クラック抑止領域２０５をフ
レキシブル基板である第３の基板１１００とフレキシブル基板である第４の基板１２００
との間に挟持される。
以上のように、第１の基板１００から、被剥離層３００を分離し、フレキシブル基板であ
る第３の基板１１００とフレキシブル基板である第４の基板１２００の間に被剥離層３０
０を挟持させるまでには複数の工程を有する。従って、半導体装置２００の周辺にクラッ
ク抑止領域２０５を設けることで、基板外周部から発生するクラックより半導体装置２０
０にダメージが入ることなく、歩留まり良く半導体装置２００を分離し、フレキシブル基
板へ転置することができる。
次に、クラック抑止領域２０５を除去し、駆動回路部２０１、画素回路部２０２を含む半
導体素子をフレキシブル基板上に作製する（図９参照）。
クラック抑止領域２０５の除去方法としては、第３の基板１１００と第４の基板１２００
の材料に合わせて適宜選択することができる。代表的にはカッターナイフやレーザーを使
用し除去することができる。本実施の形態では、レーザー光の照射による分断を適用する
。
上記分断工程に用いるレーザー光の波長や強度、ビームサイズなどの条件については特に
限定されない。少なくとも、半導体装置を分断できる条件であればよい。レーザー光の発
振器としては、例えば、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー、ＹＡＧレーザー
、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２
Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザ
ー、ヘリウムカドミウムレーザー等の連続発振レーザー、Ａｒレーザー、Ｋｒレーザー、
エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザー、ＣＯ２レーザー、ＹＡＧレーザー、Ｙ
ＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３
レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、
銅蒸気レーザー、金蒸気レーザー等のパルス発振レーザーを用いることができる。
本実施の形態では、クラック抑止領域２０５を除去する場合を例示したが、これに限定さ
れず、クラック抑止領域を除去せずに、そのまま半導体装置の一部として機能させても良
い。
本実施の形態では、被剥離層３００にトランジスタ１３３、及びトランジスタ１３４と、
発光素子の第１の電極層１４３までを設ける方法を例示したが、本明細書中で開示する発
明はこれに限らず、発光素子まで形成してから（すなわち、発光素子の第２の電極層１９
４を形成後）剥離及び転置を行ってもよい。また、第１の絶縁層１１１と第１の電極層１
４３を形成した被剥離層３００を剥離、転置し、転置後にトランジスタや発光素子を作製
しても良い。また、第１の絶縁層１１１のみ作製基板に形成し、基板に剥離、転置した後
、トランジスタや発光素子を作製しても良い。
本実施の形態では、半導体装置の一つとして、アクティブマトリクス型発光装置について
説明したが、パッシブマトリクス型発光装置の作製方法に適用することも可能である。
また、本実施の形態では、半導体装置の一つとして発光装置について説明したが、液晶表
示装置、半導体回路、電子機器など、半導体特性を利用することで機能しうる半導体装置
、及び全ての半導体装置の作製方法に適用することができる。
本実施の形態によれば、耐熱性の高い基板を利用して作製したトランジスタを、薄くかつ
透光性を有する軽量な第３の基板に転置できる。従って、第３の基板の耐熱性に縛られる
ことなく、信頼性が高く、良好な電気特性を有するトランジスタを形成できる。このよう
なトランジスタを同一基板上の画素部及び駆動回路部に作り込んだ半導体装置は、信頼性
に優れ、動作特性に優れている。
以上のように、半導体素子の形成される周辺に金属膜のクラック抑止層を設けることによ
り、基板外周部からのクラックを抑止し半導体素子へのダメージを低減することができる
。また、剥離、転置する際に該半導体装置に外周部から物理的な力が加わったとしても、
クラック抑止層により、該半導体装置まで進行（成長）するクラックを防止することがで
きる。
（実施の形態２）
本実施の形態では、実施の形態１に示した金属膜のクラック抑止層とは異なり、樹脂層の
クラック抑止層を形成する例を図１４乃至図１６を用いて説明を行う。従って、他は実施
の形態１と同様に行うことができ、実施の形態１と同一部分又は、同様な機能を有する部
分、工程の繰り返しの説明は省略する。また、図１４乃至図１６は、図１乃至図９と工程
が一部異なる点以外は同じであるため、同じ箇所に同じ符号を用い、同じ箇所の詳細な説
明は省略する。
まず、実施の形態１に従って、基板１００上に剥離層１０１、第１の絶縁層１１１、ゲー
ト電極層１０３、導電層１０４、容量配線層１０５、ゲート電極層１０６、第１の端子１
０２、ゲート絶縁層１０７、コンタクトホール１０９ａ、コンタクトホール１０９ｂ、酸
化物半導体層１１６、酸化物半導体層１１７を形成する（図１４（Ａ）参照）。
次に、酸化物半導体層１１６、酸化物半導体層１１７、及びゲート絶縁層１０７上に金属
材料からなる金属導電膜をスパッタリング法や真空蒸着法で形成する。
金属導電膜の材料としては、アルミニウム、クロム、タンタル、チタン、モリブデン、タ
ングステン、銀、銅、金、白金、ニッケル、パラジウムから選ばれた元素、または上述し
た元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、
金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含
むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン
膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜
する３層構造などが挙げられる。
金属導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を金属導電膜
に持たせることが好ましい。
次に、フォトリソグラフィ工程を行い、レジストマスク１５０ａ、レジストマスク１５０
ｂ、レジストマスク１５０ｃ、レジストマスク１５０ｄ、レジストマスク１５０ｅ、レジ
ストマスク１５０ｆ、レジストマスク１５０ｇを形成し、金属導電膜をエッチングにより
不要な部分を除去してソース電極層１１９ａ、ドレイン電極層１１９ｂ、ソース電極層１
２０ａ、ドレイン電極層１２０ｂ、容量電極層１２１、接続電極１２２、第２の端子１２
３を形成する（図１４（Ｂ）参照）。
本実施の形態では、金属導電膜としてはアルミニウムを３００ｎｍ形成し、アルミニウム
の上下にチタンを１００ｎｍずつ設ける構成としている。
なお、ソース電極層１１９ａ、ソース電極層１２０ａ、ドレイン電極層１１９ｂ、ドレイ
ン電極層１２０ｂ、接続電極１２２、及び第２の端子１２３を形成するためのレジストマ
スク１５０ａ、レジストマスク１５０ｂ、レジストマスク１５０ｃ、レジストマスク１５
０ｄ、レジストマスク１５０ｅ、レジストマスク１５０ｆ、レジストマスク１５０ｇをイ
ンクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォ
トマスクを使用しないため、製造コストを低減できる。
次に、レジストマスク１５０ａ、レジストマスク１５０ｂ、レジストマスク１５０ｃ、レ
ジストマスク１５０ｄ、レジストマスク１５０ｅ、レジストマスク１５０ｆ、レジストマ
スク１５０ｇを除去し、酸化物半導体層１１６、酸化物半導体層１１７に接する保護絶縁
膜となる絶縁層１２５を形成する（図１５（Ａ））。
この段階で、酸化物半導体層１１６、酸化物半導体層１１７は、絶縁層１２５と接する領
域が形成され、この領域のうち、ゲート電極層とゲート絶縁層と重なる領域がチャネル形
成領域１２６、及びチャネル形成領域１２８となる。
絶縁層１２５は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、絶縁層１２
５に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。本実施
の形態では、絶縁層１２５として膜厚３００ｎｍの酸化珪素膜をスパッタリング法を用い
て成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態で
は室温とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴ
ン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下に
おいて行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲ
ットを用いることができる。例えば、珪素ターゲットを用いて、酸素雰囲気下でスパッタ
リング法により酸化珪素を形成することができる。低抵抗化した酸化物半導体層に接して
形成する絶縁層１２５は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これら
が外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化
酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。
次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、絶縁層１２
５と重なる酸化物半導体層１１６、１１７の一部が絶縁層１２５と接した状態で加熱され
る。
第２の加熱処理により、ソース領域とドレイン領域の間の酸化物半導体層の露出部分（チ
ャネル形成領域１２６、及びチャネル形成領域１２８）へ酸素を導入、拡散を行う。スパ
ッタリング法で酸化珪素膜を作製することで、当該酸化珪素膜中に過剰な酸素を含ませる
ことができ、その酸素を第２の加熱処理により、さらに酸化物半導体層中に導入、拡散さ
せることができる。酸化物半導体層中への酸素の導入、拡散によりチャネル形成領域１２
６、及びチャネル形成領域１２８を高抵抗化（Ｉ型化）を図ることができる。それにより
、ノーマリーオフとなるトランジスタを得ることができる。よって半導体装置の信頼性を
向上できる。
具体的には、酸化物半導体層１１６のゲート電極層１０３と重なるチャネル形成領域１２
６は、Ｉ型となり、ソース電極層１１９ａに重なる高抵抗ソース領域１２７ａと、ドレイ
ン電極層１１９ｂに重なる高抵抗ドレイン領域１２７ｂとが自己整合的に形成される。同
様に、酸化物半導体層１１７のゲート電極層１０６と重なるチャネル形成領域１２８は、
Ｉ型となり、ソース電極層１２０ａに重なる高抵抗ソース領域１２９ａと、ドレイン電極
層１２０ｂに重なる高抵抗ドレイン領域１２９ｂとが自己整合的に形成される（図１５（
Ａ）参照）。
なお、ドレイン電極層１１９ｂ、ドレイン電極層１２０ｂ（及びソース電極層１１９ａ、
ソース電極層１２０ａ）と重畳した酸化物半導体層１１６、酸化物半導体層１１７におい
て高抵抗ドレイン領域１２７ｂ、高抵抗ドレイン領域１２９ｂ（又は高抵抗ソース領域１
２７ａ、高抵抗ソース領域１２９ａ）を形成することにより、回路を形成した際の信頼性
の向上を図ることができる。具体的には、高抵抗ドレイン領域１２７ｂ、１２９ｂを形成
することで、ドレイン電極層１１９ｂ、ドレイン電極層１２０ｂから高抵抗ドレイン領域
１２７ｂ、高抵抗ドレイン領域１２９ｂ、チャネル形成領域１２６、チャネル形成領域１
２８にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため
、ドレイン電極層１１９ｂ、ドレイン電極層１２０ｂに高電源電位ＶＤＤを供給する配線
に接続して動作させる場合、ゲート電極層１０３、ゲート電極層１０６とドレイン電極層
１１９ｂ、ドレイン電極層１２０ｂとの間に高電界が印加されても高抵抗ドレイン領域が
バッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とす
ることができる。
また、ドレイン電極層１１９ｂ、ドレイン電極層１２０ｂ（及びソース電極層１１９ａ、
ソース電極層１２０ａ）と重畳した酸化物半導体層において高抵抗ドレイン領域１２７ｂ
、高抵抗ドレイン領域１２９ｂ（又は高抵抗ソース領域１２７ａ、高抵抗ソース領域１２
９ａ）を形成することにより、回路を形成した際のチャネル形成領域１２６、チャネル形
成領域１２８でのリーク電流の低減を図ることができる。
また、酸化物半導体層における高抵抗ソース領域又は高抵抗ドレイン領域は、酸化物半導
体層の膜厚が１５ｎｍ以下と薄い場合は膜厚方向全体にわたって形成されるが、酸化物半
導体層の膜厚が３０ｎｍ以上５０ｎｍ以下とより厚い場合は、酸化物半導体層の一部、ソ
ース電極層又はドレイン電極層と接する領域及びその近傍が低抵抗化し高抵抗ソース領域
又は高抵抗ドレイン領域が形成され、酸化物半導体層においてゲート絶縁層に近い領域は
Ｉ型とすることもできる。
絶縁層１２５上にさらに保護絶縁層１３２を形成してもよい。例えば、ＲＦスパッタリン
グ法を用いて窒化珪素膜を形成する。ＲＦスパッタリング法は、量産性がよいため、保護
絶縁層の成膜方法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ−などの
不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化
珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウム膜などを用いる。
本実施の形態では、保護絶縁層として保護絶縁層１３２を窒化珪素膜を用いて形成する（
図１５（Ａ）参照）。
以上の工程により、同一基板上において、駆動回路部にトランジスタ１３３、画素回路部
にトランジスタ１３４、容量１３５を作製することができる。トランジスタ１３３、トラ
ンジスタ１３４は、高抵抗ソース領域、高抵抗ドレイン領域、及びチャネル形成領域を含
む酸化物半導体層を含むボトムゲート型トランジスタである。よって、トランジスタ１３
３、トランジスタ１３４は、高電界が印加されても高抵抗ドレイン領域または高抵抗ソー
ス領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた
構成となっている。また、同一基板上に駆動回路部と画素回路部を形成することによって
、駆動回路と外部信号との接続配線が短縮でき、半導体装置（発光装置）の小型化、低コ
スト化が可能である。
また、容量１３５は、容量部におけるゲート絶縁層１０７を誘電体として、容量配線層１
０５と容量電極層１２１とで形成される。
次に、保護絶縁層１３２上にカラーフィルタ層１３６を形成する。カラーフィルタ層１３
６としては緑色のカラーフィルタ層、青色のカラーフィルタ層、赤色のカラーフィルタ層
などを用いることができ、緑色のカラーフィルタ層、青色のカラーフィルタ層、赤色のカ
ラーフィルタ層を順次形成する。各カラーフィルタ層は、印刷法、インクジェット法、フ
ォトリソグラフィ技術を用いたエッチング方法などでそれぞれ形成する。カラーフィルタ
層１３６を設けることによって、封止基板の貼り合わせ精度に依存することなくカラーフ
ィルタ層１３６と発光素子の発光領域との位置合わせを行うことができる。本実施の形態
ではフォトリソグラフィ工程にて、緑色のカラーフィルタ層、青色のカラーフィルタ層、
赤色のカラーフィルタ層を形成する（図１５（Ｂ）参照）。
次に、カラーフィルタ層（緑色のカラーフィルタ層、青色のカラーフィルタ層、及び赤色
のカラーフィルタ層）を覆うオーバーコート層１３７を形成する。オーバーコート層１３
７は透光性を有する樹脂を用いる。
なお、ここではＲＧＢの３色を用いてフルカラー表示する例を示したが、特に限定されず
、ＲＧＢＷの４色を用いてフルカラー表示を行ってもよい。
次に、オーバーコート層１３７及び保護絶縁層１３２を覆う保護絶縁層１３８を形成する
（図１５（Ｂ）参照）。保護絶縁層１３８は、無機絶縁膜を用い、窒化珪素膜、窒化アル
ミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウムなどを用いる。保護絶縁層１３８と
しては、保護絶縁層１３２と同じ組成の絶縁膜とすると、後のコンタクトホール形成の際
に１回の工程でエッチングすることができるため、好ましい。
次に、フォトリソグラフィ工程によりレジストマスクを形成し、保護絶縁層１３８、保護
絶縁層１３２、絶縁層１２５をエッチングし、ドレイン電極層１２０ｂに達するコンタク
トホール１４０を形成し、レジストマスクを除去する（図１６（Ａ）参照）。また、ここ
でのエッチングにより第２の端子１２３に達するコンタクトホール１４１、接続電極１２
２に達するコンタクトホール１３９も形成する。また、該コンタクトホールを形成するた
めのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェ
ット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次に、透光性を有する導電膜を成膜する。透光性を有する導電膜の材料としては、酸化イ
ンジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯ
と略記する）などをスパッタリング法や真空蒸着法などを用いて形成する。透光性を有す
る導電膜の他の材料として、窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜、窒素を含ませ
たＺｎ−Ｏ系非単結晶膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ系非単結晶膜を用いてもよい
。なお、窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜の亜鉛の組成比（原子％）は、４７
原子％以下とし、非単結晶膜中のアルミニウムの組成比（原子％）より大きく、非単結晶
膜中のアルミニウムの組成比（原子％）は、非単結晶膜中の窒素の組成比（原子％）より
大きい。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴ
Ｏのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化イン
ジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー
（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ
）を用いた分析により評価するものとする。
次に、フォトリソグラフィ工程にてレジストマスクを形成し、エッチングにより透光性を
有する導電膜の不要な部分を除去して第１の電極層１４３、端子電極１４２、端子電極１
４４を形成し、レジストマスクを除去する（図１６（Ｂ）参照）。
ゲート絶縁層１０７を誘電体とし容量配線層１０５と容量電極層１２１とで形成される容
量１３５も同一基板上に形成することができる。また、半導体装置４００において、容量
電極層１２１は、電源供給線の一部であり、容量配線層１０５は、駆動ＴＦＴのゲート電
極層の一部としても機能する。
端子部に形成された端子電極１４２、１４４はＦＰＣとの接続に用いられる電極または配
線となる。第１の端子１０２上に接続電極１２２を介して形成された端子電極１４２は、
ゲート配線の入力端子として機能する接続用の端子電極となる。第２の端子１２３上に形
成された端子電極１４４は、ソース配線の入力端子として機能する接続用の端子電極であ
る。
次に、第１の電極層１４３の周縁部を覆うように隔壁１４５を形成する。また、隔壁１４
５と同時にクラック抑止領域２０５に樹脂膜のクラック抑止層１５１を形成する。隔壁１
４５、及び樹脂膜のクラック抑止層１５１は、ポリイミド、アクリル、ポリアミド、エポ
キシ等の有機樹脂膜、無機絶縁膜またはシロキサン系樹脂を用いて形成する。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基、アリール基、及びフルオロ基）を用いても良い。
隔壁１４５、樹脂層のクラック抑止層１５１としては、ＰＳＧ（リンガラス）、ＢＰＳＧ
（リンボロンガラス）等も用いることができる。なお、これらの材料で形成される絶縁膜
を複数積層させることで、隔壁１４５を形成してもよい。
隔壁１４５、樹脂層のクラック抑止層１５１の形成法は、特に限定されず、その材料に応
じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出
法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロール
コーター、カーテンコーター、ナイフコーター等を用いることができる。また、半導体装
置（発光装置）に用いる他の絶縁層として隔壁１４５の例として示した上記材料及び方法
を用いてもよい。
隔壁１４５、樹脂層のクラック抑止層１５１は、特に感光性の樹脂材料を用い、第１の電
極層１４３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾
斜面となるように形成するとよい。隔壁１４５、樹脂層のクラック抑止層１５１として感
光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
樹脂層のクラック抑止層１５１は、クラックの進行（成長）を抑止できる膜厚、及び幅が
必要である。また、樹脂層のクラック抑止層の幅を大きくすることで、一つの基板から所
望の半導体装置が取れる個数（取り数ともいう）が減少する可能性がある。従って、樹脂
層のクラック抑止層として、厚さ７００ｎｍ以上２００００ｎｍ以下、幅１００μｍ以上
１００００μｍ以下で形成する。
以上の工程により、図１６（Ｂ）に示す樹脂層のクラック抑止層を含む、半導体素子形成
工程が終了した半導体装置４００を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
上記実施の形態と異なる半導体装置の作成方法について、他の例を図１０乃至１３を用い
て説明する。実施の形態１、及び実施の形態２においては、駆動回路部と画素回路部を構
成するトランジスタを有する半導体装置の一つである表示装置の作製方法について説明を
行ったが、本実施の形態では他の一形態である半導体集積回路チップ（ＩＣチップともい
う）の作製方法について、説明を行う。
図１０（Ａ）は半導体装置の平面図であり、図１０（Ｂ）は図１０（Ａ）の半導体装置で
ある半導体集積回路チップの一部の拡大平面図を示しており、図１０（Ｃ）は図１０（Ｂ
）の破線ＣＤの断面図である。なお、図１０は半導体装置形成工程が終了し、第１の基板
から半導体装置を分離する前の平面図、及び断面図を示している。
図１０（Ａ）は半導体装置である半導体集積回路チップ（ＩＣチップともいう。以下ＩＣ
チップと略）を複数隣接して形成しており、複数の半導体集積回路の周辺に金属膜のクラ
ック抑止層７５０を形成している。
本実施の形態においては、図１０（Ａ）に示す、複数の半導体装置であるＩＣチップをま
とめて剥離することができる。
本実施の形態のように、複数の半導体装置に金属膜のクラック抑止層を形成することもで
きる。すなわち、クラック抑止層の平面上の大きさは、特に限定されず、基板から半導体
装置を分離するサイズの大きさに合わせて適宜変更することができる。
図１０に示す本実施の形態に係わる半導体装置は、基板７０１上に剥離層７０２を有し、
剥離層７０２上に第１の絶縁層７０３を有し、第１の絶縁層７０３上に、集積回路７５１
を有している。集積回路７５１はトランジスタ７３０ａ、トランジスタ７３０ｂにより形
成されている。また、トランジスタ７３０ａ、トランジスタ７３０ｂの上方には、アンテ
ナ７２０を有しており、トランジスタ７３０ａはアンテナ７２０と電気的に接合している
。
ここで、図１０（Ｃ）に示した半導体装置７００の作製方法の一例を図１１乃至１４を用
いて詳細に説明する。なお、以下に説明する部分には同一の符号を異なる図面間で共通し
て用い、その繰り返しの説明は省略する。
まず、基板７０１の表面に剥離層７０２を形成し、続けて第１の絶縁層７０３および半導
体層７０４（例えば、非晶質珪素を含む膜）を形成する（図１１（Ａ）参照）。剥離層７
０２、第１の絶縁層７０３および半導体層７０４は、連続して形成することができる。連
続して形成することにより、剥離層７０２または第１の絶縁層７０３が大気に曝されない
ため不純物の混入を防ぐことができる。
なお、剥離層７０２は実施の形態１で示した剥離層１０１、第１の絶縁層７０３は実施の
形態１で示した第１の絶縁層１１１と同様の手法により形成することができる。
半導体層７０４は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成す
ることができる。本実施の形態では、プラズマＣＶＤ法により非晶質珪素膜を６６ｎｍの
厚さで形成する。なお、半導体層として、非晶質珪素膜を用いる場合、２５ｎｍ以上３０
０ｎｍ以下、好ましくは５０ｎｍ以上７０ｎｍ以下で形成する。
次に、半導体層７０４にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と
、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用
いる熱結晶化法とを組み合わせた方法等により半導体層７０４の結晶化を行ってもよい。
その後、得られた結晶質半導体膜を所望の形状にエッチングして、半導体層７０４ａ、半
導体層７０４ｂを形成し、これらを覆うようにゲート絶縁層７０５を形成する（図１１（
Ｂ）参照）。
半導体層７０４ａ、半導体層７０４ｂの作製工程の一例を以下に簡単に説明する。まず、
プラズマＣＶＤ法を用いて、非晶質半導体膜（例えば、非晶質珪素膜）を形成する。次に
、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた
後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０
℃、４時間）を行って結晶質半導体膜を形成する。その後、結晶化の程度に基づき、必要
に応じて、レーザー発振器からレーザー光を照射し、フォトリソグラフィ法を用いること
よって半導体層７０４ａ、半導体層７０４ｂを形成する。なお、結晶化を助長する金属元
素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行っ
てもよい。
また、半導体膜に対し、連続発振レーザー光又は１０ＭＨｚ以上の周波数で発振するレー
ザー光を照射しながら一方向に走査して結晶化させて得られた半導体層７０４ａ、半導体
層７０４ｂを形成することができる。このような結晶化の場合、そのレーザー光の走査方
向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形
成されたときにキャリアが流れる方向）に合わせてトランジスタを配置するとよい。
次に、半導体層７０４ａ、半導体層７０４ｂを覆うゲート絶縁層７０５を形成する。ゲー
ト絶縁層７０５は、プラズマＣＶＤ法やスパッタリング法等により、珪素の酸化物又は珪
素の窒化物を含む膜を、単層構造又は積層構造で形成する。具体的には、酸化珪素膜、酸
化窒化珪素膜、窒化酸化珪素膜を、単層構造又は積層構造で形成する。
また、ゲート絶縁層７０５は、半導体層７０４ａ、半導体層７０４ｂに対しプラズマ処理
を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガスと、酸素、二酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガ
スを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波を用い
て行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマ
で生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジ
カルを含む場合もある）によって、半導体層の表面を酸化又は窒化することができる。
このような高密度プラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下程度、代表的に
は５ｎｍ以上１０ｎｍ以下の絶縁膜が半導体層に形成される。この場合の反応は、固相反
応であるため、当該絶縁層と半導体層との界面準位密度をきわめて低くすることができる
。このような、プラズマ処理は、半導体層（結晶性シリコン、或いは多結晶シリコン）を
直接酸化（又は窒化）するため、形成される絶縁層の膜厚のばらつきをきわめて小さくす
ることができる。加えて、結晶性シリコンの結晶粒界でも酸化が進行するということがな
いため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体
層の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく
、均一性が良く、界面準位密度が低い絶縁層を形成することができる。
ゲート絶縁層７０５は、プラズマ処理によって形成される絶縁層のみを用いても良いし、
それに加えてプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒
化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、プラズマ処理に
より形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、
特性のばらつきを小さくすることができ、好ましい。
また、半導体膜に対し、連続発振レーザー光又は１０ＭＨｚ以上の周波数で発振するレー
ザー光を照射しながら一方向に走査して結晶化させて得られた半導体層７０４ａ、半導体
層７０４ｂを形成する場合は、上記プラズマ処理を行ったゲート絶縁層を組み合わせるこ
とで、特性ばらつきが小さく、しかも電界効果移動度が高いトランジスタを得ることがで
きる。
次に、ゲート絶縁層７０５上に、導電層を形成する。本実施の形態では、１００ｎｍ以上
５００ｎｍ以下の厚さの導電層を形成する。用いる材料としては、アルミニウム、クロム
、タンタル、チタン、モリブデン、タングステン、銀、銅、金、白金、ニッケル、パラジ
ウム等から選択された元素を含む材料、これらの元素を主成分とする合金材料、又はこれ
らの元素を主成分とする化合物材料を用いることができる。導電層を積層構造で形成する
場合には、例えば、窒化タンタル膜とタングステン膜の積層構造、窒化タングステン膜と
タングステン膜の積層構造、窒化モリブデン膜とモリブデン膜の積層構造を用いることが
できる。例えば、窒化タンタル３０ｎｍと、タングステン１５０ｎｍとの積層構造を用い
ることができる。タングステンや窒化タンタルは、耐熱性が高いため、導電層を形成した
後に、熱活性化を目的とした加熱処理を行うことができる。また、導電層を３層以上の積
層構造としても良く、例えば、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造
を採用することができる。
次に、上記の導電層上に、フォトリソグラフィ法を用いてレジストからなるマスクを形成
し、ゲート電極とゲート配線を形成するためのエッチング処理を行って、半導体層７０４
ａ、半導体層７０４ｂの上方にゲート電極層７０７を形成する（図１１（Ｃ）参照）。
次に、フォトリソグラフィ法により、レジストからなるマスクを形成して、半導体層７０
４ａ、半導体層７０４ｂに、イオンドープ法またはイオン注入法により、ｎ型又はｐ型を
付与する不純物元素を低濃度に添加する。本実施の形態においては、半導体層７０４ａ、
半導体層７０４ｂに、ｎ型を付与する不純物元素を低濃度に添加する。ｎ型を付与する不
純物元素は、１５族に属する元素を用いれば良く、リン（Ｐ）、砒素（Ａｓ）などを用い
ることができる。また、ｐ型を付与する不純物元素としては、１３族に属する元素を用い
れば良く、硼素（Ｂ）などを用いることができる。
なお、本実施の形態においては、ｎ型ＴＦＴについてのみ示しているが、本発明はこれに
限定して解釈されない。ｐ型ＴＦＴのみを用いる構成としても良い。また、ｎ型ＴＦＴと
ｐ型ＴＦＴを併せて形成しても良い。ｎ型ＴＦＴとｐ型ＴＦＴを併せて形成する場合、後
にｐ型ＴＦＴとなる半導体層を覆うマスクを形成してｎ型を付与する不純物元素を添加し
、後にｎ型ＴＦＴとなる半導体層を覆うマスクを形成してｐ型を付与する不純物元素を添
加することで、ｎ型を付与する不純物元素とｐ型を付与する不純物元素を選択的に添加す
ることができる。
次に、ゲート絶縁層７０５とゲート電極層７０７を覆うように、絶縁層を形成する。これ
ら絶縁層は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪
素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層し
て形成する。絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチン
グして、ゲート電極層７０７の側面に接する絶縁層７０８（サイドウォールともよばれる
）を形成する。絶縁層７０８は、後にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）領域を形成する際の不純物元素を添加するためのマスクとして用いる。
次に、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極層７
０７および絶縁層７０８をマスクとして用いて、半導体層７０４ａ、半導体層７０４ｂに
ｎ型を付与する不純物元素を添加する。これにより、チャネル形成領域７０６ａ、第１の
不純物領域７０６ｂ、第２の不純物領域７０６ｃが形成される（図１１（Ｃ）参照）。第
１の不純物領域７０６ｂはトランジスタのソース領域又はドレイン領域として機能し、第
２の不純物領域７０６ｃはＬＤＤ領域として機能する。第２の不純物領域７０６ｃが含む
不純物元素の濃度は、第１の不純物領域７０６ｂが含む不純物元素の濃度よりも低い。
続いて、ゲート電極層７０７、絶縁層７０８等を覆うように、絶縁層を単層構造又は積層
構造で形成する。本実施の形態では、絶縁層７０９、絶縁層７１０、絶縁層７１１を３層
構造とする場合を例示する（図１２（Ａ）参照）。これら絶縁層はプラズマＣＶＤ法によ
り形成することができ、絶縁層７０９は酸化窒化珪素膜５０ｎｍ、絶縁層７１０は窒化酸
化珪素膜２００ｎｍ、絶縁層７１１は酸化窒化珪素膜４００ｎｍとして形成することがで
きる。これら絶縁膜の表面は、その膜厚にもよるが、下層に設けられた層の表面形状に沿
って形成される。すなわち、絶縁層７０９は膜厚が薄いため、その表面はゲート電極層７
０７、及び絶縁層７０８の表面形状に大きく沿っている。膜厚が厚くなるにつれ表面形状
は平坦に近づくため、３層構造のうち膜厚が最も厚い絶縁層７１１の表面形状は平坦に近
い。しかしながら、有機材料とは異なるため、平坦な表面形状とは異なっている。すなわ
ち、表面形状を平坦にしたいのであれば、ポリイミド、ポリアミド、ベンゾシクロブテン
、アクリル、エポキシ等の有機材料やシロキサン材料等を用いればよい。またこれら絶縁
層の作製方法は、プラズマＣＶＤ法以外に、スパッタリング法、ＳＯＧ法、液滴吐出法、
スクリーン印刷法等を採用することができる。
そして、フォトリソグラフィ法を用いて絶縁層７０９、絶縁層７１０、絶縁層７１１等を
エッチングして、第１の不純物領域７０６ｂに達するコンタクトホールを形成した後、ト
ランジスタのソース電極又はドレイン電極として機能する導電層７３１ａ、導電層７３１
ｂ、導電層７３１ｃ、導電層７３１ｄ、接続配線として機能する導電層７３１ｅ、及び金
属膜のクラック抑止層７５０を形成する。導電層７３１ａ、導電層７３１ｂ、導電層７３
１ｃ、導電層７３１ｄは、コンタクトホールを充填するように導電層を形成し、当該導電
層を選択的にエッチングすることで形成することができる。なお、導電層を形成する前に
、コンタクトホールにおいて露出した半導体層７０４ａ、半導体層７０４ｂの表面にシリ
サイドを形成して、抵抗を低くしてもよい。
導電層７３１ａ、導電層７３１ｂ、導電層７３１ｃ、導電層７３１ｄは、低抵抗材料を用
いて形成すると信号遅延を生じることがなく、好ましい。低抵抗材料は耐熱性が低い場合
も多くあるため、低抵抗材料の上下には耐熱性の高い材料を設けるとよい。例えば、低抵
抗材料としてアルミニウムを３００ｎｍ形成し、アルミニウムの上下にチタンを１００ｎ
ｍずつ設ける構成がよい。また導電層７３１ｅは、接続配線として機能しているが、導電
層７３１ａと同じ積層構造で形成することで、接続配線の低抵抗化と耐熱性の向上を図る
ことができる。
また、金属膜のクラック抑止層７５０は、機械的強度が保持できる膜厚を選択する必要が
ある。具体的には、金属導電膜として、厚さ３００ｎｍ以上５０００ｎｍ以下で形成し、
更に好ましくは５００ｎｍ以上１５００ｎｍ以下で形成する。
また、金属膜のクラック抑止層７５０としては、クラックの進行（成長）を抑止できる幅
が必要である。ただし、クラック抑止層の幅を大きくすることで、一つの基板から所望の
半導体装置が取れる個数（取り数ともいう）が減少する可能性がある。従って、クラック
抑止層は、幅１００μｍ以上１００００μｍ以下で形成し、更に好ましくは幅１０００μ
ｍ以上５０００μｍ以下で形成する。
また、導電層７３１ａ、導電層７３１ｂ、導電層７３１ｃ、導電層７３１ｄ、導電層７３
１ｅ、及びクラック抑止層７５０は、その他の導電性材料、例えば、アルミニウム、クロ
ム、タンタル、チタン、モリブデン、タングステン、銀、銅、金、白金、ニッケル、パラ
ジウムから選択された元素を含む材料、これらの元素を主成分とする合金材料、これらの
元素を主成分とする化合物材料を用いて、単層構造又は積層構造で形成することができる
。また、導電層７３１ａ、導電層７３１ｂ、導電層７３１ｃ、導電層７３１ｄ、導電層７
３１ｅ、及びクラック抑止層７５０は、スパッタリング法等により形成することができる
。
以上により、トランジスタ７３０ａ、トランジスタ７３０ｂ、及びクラック抑止層７５０
を含む素子層７４９が得られる（図１２（Ａ）参照）。
なお、絶縁層７０９、絶縁層７１０、絶縁層７１１を形成する前、または絶縁層７０９を
形成した後、又は絶縁層７０９、絶縁層７１０を形成した後に、半導体層７０４ａ、半導
体層７０４ｂの結晶性の回復や半導体層７０４ａ、半導体層７０４ｂに添加された不純物
元素の活性化、半導体層７０４ａ、半導体層７０４ｂの水素化を目的とした加熱処理を行
うとよい。加熱処理には、熱アニール法、レーザーアニール法、ＲＴＡ法などを適用する
とよい。
次に、導電層７３１ａ、導電層７３１ｂ、導電層７３１ｃ、導電層７３１ｄ、導電層７３
１ｅ、及びクラック抑止層７５０を覆うように、絶縁層７１２、絶縁層７１３を形成する
（図１２（Ｂ）参照）。本実施の形態では、絶縁層７１２には１００ｎｍの膜厚を有する
窒化珪素膜を形成し、絶縁層７１３には１５００ｎｍの膜厚を有するポリイミドを用いて
形成する。絶縁層７１３の表面形状は平坦性が高いと好ましい。そのため、ポリイミドで
ある有機材料の特徴に加えて、厚膜化する構成、例えば７５０ｎｍ以上３０００ｎｍ以下
の膜厚によって、絶縁層７１３の平面形状の平坦性を高めている。また、当該絶縁層７１
２、絶縁層７１３に対しては、開口部を形成する。本実施の形態では、導電層７３１ｅが
露出する開口部７１４を形成する場合を例示する。このような開口部７１４において（詳
しくは点線で囲まれた領域７１５において）、絶縁層７１２の端部は、絶縁層７１３で覆
われている。上層の絶縁層７１３で下層の絶縁層７１２の端部を覆うことで、その後開口
部７１４に形成される配線の段切れを防止することができる。本実施の形態では、絶縁層
７１３が有機材料であるポリイミドを用いているため、開口部７１４において、絶縁層７
１３はなだらかなテーパを有することができ、効率的に段切れを防止することができる。
このような段切れ防止効果を得ることのできる絶縁層７１３の材料は、ポリイミド以外に
、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料
等が挙げられる。また絶縁層７１２には、窒化珪素膜の代わりに、酸化窒化珪素膜や窒化
酸化珪素膜を用いてもよい。また絶縁層７１２、絶縁層７１３の作製方法は、プラズマＣ
ＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法またはスクリーン印刷法等を用いるこ
とができる。
次に、絶縁層７１２、絶縁層７１３、及び導電層７３１ｅ上に導電層７１７を形成し、当
該導電層７１７上に絶縁層７１８を形成する（図１２（Ｃ）参照）。導電層７１７は、導
電層７３１ａ、導電層７３１ｂ、導電層７３１ｃ、導電層７３１ｄ、導電層７３１ｅと同
じ材料で形成することができ、例えばチタン１００ｎｍ、アルミニウム２００ｎｍ、チタ
ン１００ｎｍの積層構造を採用することができる。導電層７１７は、開口部７１４で導電
層７３１ｅと接続するため、チタン同士が接触することでコンタクト抵抗を抑えることが
できる。また導電層７１７は、トランジスタと、アンテナ（おって形成される）と電気的
に接合されるため、配線抵抗が低い方が好ましい。そのため、アルミニウム等の低抵抗材
料を用いるとよい。絶縁層７１８は、その表面形状に平坦性を要求されるため、有機材料
で形成するとよく、２０００ｎｍのポリイミドを用いる場合を例示する。絶縁層７１８は
、１５００ｎｍの膜厚で形成された絶縁層７１３の開口部７１４、及び開口部７１４に形
成された導電層７１７の表面の凹凸を平坦にする必要があり、絶縁層７１３の膜厚よりも
厚い２０００ｎｍの膜厚で形成されている。そのため、絶縁層７１８は絶縁層７１３の１
．１倍〜２倍以上、好ましくは１．２〜１．５倍の膜厚を有するとよく、絶縁層７１３が
７５０ｎｍ以上３０００ｎｍ以下の膜厚を有するのであれば、９００ｎｍ以上４５００ｎ
ｍ以下の膜厚とすると好ましい。絶縁層７１８には、膜厚を考慮しつつ、さらに平坦性の
高い材料を用いるとよい。平坦性の高い材料として絶縁層７１８に用いられる材料は、ポ
リイミド以外に、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料や
シロキサン材料等が挙げられる。絶縁層７１８上にアンテナを形成する場合、このように
絶縁層７１８の表面形状の平坦性を考慮する必要がある。
次に、絶縁層７１８上にアンテナ７２０を形成する（図１３参照）。そして、アンテナ７
２０と導電層７１７とを開口部を介して接続させる。開口部はアンテナ７２０の下方に設
け、集積化を図る。なおアンテナ７２０は、導電層７３１ａに直接接続させてもよいが、
本実施の形態のように導電層７１７を設けることにより、アンテナ７２０との接続のため
の開口部の形成にマージンを持たせることができ、高集積化を図ることができ好ましい。
そのため、導電層７１７の上にさらなる導電層を設けて、アンテナ７２０を接続してもよ
い。すなわちアンテナ７２０は、トランジスタを構成する導電層７３１ａと電気的に接続
されればよく、複数の導電層を介した接続構造によって高集積化を図ることができる。こ
のような導電層７１７をはじめとする複数の導電層は、膜厚が厚くなると半導体装置にも
厚みが出てしまうため、薄い方が好ましい。そのため、導電層７３１ａと比較すると、導
電層７１７等はその膜厚を薄くすることが好ましい。
アンテナ７２０は、第１の導電層７２１、第２の導電層７２２の積層構造を採用すること
ができ、本実施の形態では第１の導電層７２１としては、チタン１００ｎｍ、第２の導電
層７２２としては、アルミニウム２０００ｎｍの積層構造の場合を例示する。第１の導電
層７２１として用いるチタンは、アンテナの耐湿性を高めることができ、絶縁層７１８と
アンテナ７２０との密着性を高めることもできる。さらにチタンは、導電層７１７との接
触抵抗を低くすることができる。これは導電層７１７の最上層には、チタンが形成されて
いるため、アンテナのチタンと同一材料同士が接触していることによる。このようなチタ
ンはドライエッチングを用いて形成されるため、端部が切り立った状態となることが多い
。第２の導電層７２２として用いるアルミニウムは低抵抗材料であるため、アンテナに好
適である。アルミニウムを厚膜化していることにより、抵抗をより低くすることができる
。アンテナの抵抗が低くなることで、通信距離を伸ばすことができ、好ましい。このよう
なアルミニウムはウェットエッチングを用いて形成されるため、端部における側面にテー
パが付くことが多い。本実施の形態におけるテーパは、アルミニウム側に凸部が形成され
た、つまり内側に凹んだ形で形成されている。チタン端部がアルミニウム端部より突出し
ていることで、その後に形成される絶縁層の段切れを防止することができ、アンテナの耐
性を高めることができる。
アンテナはチタンやアルミニウム以外に、アルミニウム、クロム、タンタル、チタン、モ
リブデン、タングステン、銀、銅、金、白金、ニッケル、パラジウム等の金属元素を含む
材料、当該金属元素を含む合金材料、当該金属元素を含む化合物材料を導電性材料として
用いることができ、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴
吐出法、ディスペンサ法、メッキ法等を用いて形成することができる。また本実施の形態
では、積層構造を例示したが、上述したいずれの材料の単層構造で形成してもよい。
アンテナ７２０を覆って、絶縁層７２３を形成する。本実施の形態では、絶縁層７２３を
２００ｎｍの窒化珪素膜で形成する。絶縁層７２３により、アンテナの耐湿性をより高め
ることができ、好ましい。絶縁層７２３はチタン端部がアルミニウム端部より突出してい
るため、段切れすることなく形成できる。このような絶縁層７２３は窒化珪素膜以外に、
酸化窒化珪素膜、窒化酸化珪素膜、その他の無機材料から形成することができる。
また、半導体装置の周辺部として、周辺部７５２を例示している。絶縁層７１８は、回路
部におけるアンテナの外側（具体的には領域７４０）で、絶縁層７１３の端部を覆うと好
ましい。絶縁層７１３を覆う際、絶縁層７１８は、絶縁層７１３の膜厚と、絶縁層７１８
の膜厚との合計より、２倍以上の外側（距離ｄ）から覆うとよい。本実施の形態では、絶
縁層７１３は１５００ｎｍ、絶縁層７１８は２０００ｎｍで形成したため、絶縁層７１３
の端から距離ｄ＝７０００ｎｍの外側から、絶縁層７１８は絶縁層７１３の端部を覆う。
このような構成によって、プロセスのマージンを確保することができ、また水分や酸素の
侵入を防止することができる。
また、絶縁層７２３と、絶縁層７１２とは、絶縁層７１８の外側、つまり回路部における
アンテナの外側（具体的には領域７４１）で接していると好ましい。本実施の形態では、
絶縁層７１２、７２３はともに窒化珪素膜で形成するため、同一材料同士が密着する構成
となり、密着性が高く、水分や酸素の侵入を防止することができる。また窒化珪素膜は、
酸化珪素膜と比較して緻密性が高いため、水分や酸素の侵入防止を効果的に防止すること
ができる。
本実施の形態では、クラック抑止領域７５３は、金属膜のクラック抑止層として、トラン
ジスタのソース電極又はドレイン電極として機能する導電層７３１ａ、導電層７３１ｂ、
導電層７３１ｃ、導電層７３１ｄ、接続配線として機能する導電層７３１ｅと同一の工程
で形成したが、これに限定されず、アンテナ７２０を形成する工程、若しくは接続電極と
して機能する導電層７１７と同一の工程で形成することもできる。
以上の工程により、図１０（Ｃ）に示すクラック抑止層を含む、半導体素子形成工程が終
了した半導体装置７００を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
上記実施の形態１乃至３において、トランジスタの半導体層に用いることのできる他の材
料の例を説明する。
半導体素子が有する半導体層を形成する材料は、シランやゲルマンに代表される半導体材
料ガスを用いて気相成長法やスパッタリング法で作製される非晶質（アモルファス）半導
体、該非晶質半導体を光エネルギーや熱エネルギーを利用して結晶化させた多結晶半導体
、或いは微結晶半導体などを用いることができる。半導体層はスパッタリング法、ＬＰＣ
ＶＤ法、またはプラズマＣＶＤ法等により成膜することができる。
微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または
周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代
表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ
４などの珪素化合物を水素で希釈して形成することができる。また、これらの珪素化合物
を、水素、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希
ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの珪素化合物
に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更
に好ましくは１００倍とする。
アモルファス半導体としては、代表的には水素化アモルファスシリコン、結晶性半導体と
しては代表的にはポリシリコンなどがあげられる。ポリシリコン（多結晶シリコン）には
、８００℃以上のプロセス温度を経て形成されるポリシリコンを主材料として用いた所謂
高温ポリシリコンや、６００℃以下のプロセス温度で形成されるポリシリコンを主材料と
して用いた所謂低温ポリシリコン、また結晶化を促進する元素などを用いて、非晶質シリ
コンを結晶化させたポリシリコンなどを含んでいる。もちろん、前述したように、微結晶
半導体又は半導体層の一部に結晶相を含む半導体を用いることもできる。
半導体層に、結晶性半導体膜を用いる場合、その結晶性半導体膜の作製方法は、種々の方
法（レーザー結晶化法、熱結晶化法、またはニッケルなどの結晶化を助長する元素を用い
た熱結晶化法等）を用いれば良い。また、ＳＡＳ（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）である微結晶半導体をレーザー照射して結晶化し、結晶性を高
めることもできる。結晶化を助長する元素を導入しない場合は、非晶質珪素膜にレーザー
光を照射する前に、窒素雰囲気下５００℃で１時間加熱することによって非晶質珪素膜の
含有水素濃度を１×１０２０ａｔｏｍｓ／ｃｍ３以下にまで放出させる。これは水素を多
く含んだ非晶質珪素膜にレーザー光を照射すると非晶質珪素膜が破壊されてしまうからで
ある。
非晶質半導体層への金属元素の導入の仕方としては、当該金属元素を非晶質半導体膜の表
面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタリング法、
ＣＶＤ法、プラズマ処理法（プラズマＣＶＤ法も含む）、吸着法、金属塩の溶液を塗布す
る方法を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃
度調整が容易であるという点で有用である。また、このとき非晶質半導体膜の表面の濡れ
性を改善し、非晶質半導体膜の表面全体に水溶液を行き渡らせるため、酸素雰囲気中での
ＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理
等により、酸化膜を成膜することが望ましい。
また、非晶質半導体膜を結晶化し、結晶性半導体膜を形成する結晶化工程で、非晶質半導
体膜に結晶化を促進する元素（触媒元素、金属元素とも示す）を添加し、熱処理（５５０
℃〜７５０℃で３分〜２４時間）により結晶化を行ってもよい。結晶化を助長（促進）す
る元素としては、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ
）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）
、白金（Ｐｔ）、銅（Ｃｕ）及び金（Ａｕ）から選ばれた一種又は複数種類を用いること
ができる。
結晶化を助長する元素を結晶性半導体膜から除去、又は軽減するため、結晶性半導体膜に
接して、不純物元素を含む半導体膜を形成し、ゲッタリングシンクとして機能させる。不
純物元素としては、ｎ型を付与する不純物元素、ｐ型を付与する不純物元素や希ガス元素
などを用いることができ、例えばリン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）、アンチモン（
Ｓｂ）、ビスマス（Ｂｉ）、ボロン（Ｂ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴ
ン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用
いることができる。結晶化を促進する元素を含む結晶性半導体膜に、希ガス元素を含む半
導体膜を形成し、熱処理（５５０℃〜７５０℃で３分〜２４時間）を行う。結晶性半導体
膜中に含まれる結晶化を促進する元素は、希ガス元素を含む半導体膜中に移動し、結晶性
半導体膜中の結晶化を促進する元素は除去、又は軽減される。その後、ゲッタリングシン
クとなった希ガス元素を含む半導体膜を除去する。
非晶質半導体膜の結晶化は、熱処理とレーザー光照射による結晶化を組み合わせてもよく
、熱処理やレーザー光照射を単独で、複数回行っても良い。
また、結晶性半導体膜を、直接基板にプラズマ法により形成しても良い。また、プラズマ
法を用いて、結晶性半導体膜を選択的に基板に形成してもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
１００ 基板
１０１ 剥離層
１０２ 端子
１０３ ゲート電極層
１０４ 導電層
１０５ 容量配線層
１０６ ゲート電極層
１０７ ゲート絶縁層
１０８ 酸化物半導体層
１０９ａ コンタクトホール
１０９ｂ コンタクトホール
１１０ａ レジストマスク
１１０ｂ レジストマスク
１１０ｃ レジストマスク
１１１ 絶縁層
１１２ レジストマスク
１１３ レジストマスク
１１４ 酸化物半導体層
１１５ 酸化物半導体層
１１６ 酸化物半導体層
１１７ 酸化物半導体層
１１８ａ レジストマスク
１１８ｂ レジストマスク
１１８ｃ レジストマスク
１１８ｄ レジストマスク
１１８ｅ レジストマスク
１１８ｆ レジストマスク
１１８ｇ レジストマスク
１１８ｈ レジストマスク
１１８ｉ レジストマスク
１１９ａ ソース電極層
１１９ｂ ドレイン電極層
１２０ａ ソース電極層
１２０ｂ ドレイン電極層
１２１ 容量電極層
１２２ 接続電極
１２３ 端子
１２４ クラック抑止層
１２５ 絶縁層
１２６ チャネル形成領域
１２７ａ 高抵抗ソース領域
１２７ｂ 高抵抗ドレイン領域
１２８ チャネル形成領域
１２９ａ 高抵抗ソース領域
１２９ｂ 高抵抗ドレイン領域
１３２ 保護絶縁層
１３３ トランジスタ
１３４ トランジスタ
１３５ 容量
１３６ カラーフィルタ層
１３７ オーバーコート層
１３８ 保護絶縁層
１３９ コンタクトホール
１４０ コンタクトホール
１４１ コンタクトホール
１４２ 端子電極
１４３ 電極層
１４４ 端子電極
１４５ 隔壁
１５０ａ レジストマスク
１５０ｂ レジストマスク
１５０ｃ レジストマスク
１５０ｄ レジストマスク
１５０ｅ レジストマスク
１５０ｆ レジストマスク
１５０ｇ レジストマスク
１５１ クラック抑止層
１９３ ＥＬ層
１９４ 電極層
２００ 半導体装置
２０１ 駆動回路部
２０２ 画素回路部
２０３ 半導体素子
２０５ クラック抑止領域
３００ 被剥離層
３０１ 接着層
３０２ 基板
４００ 半導体装置
７００ 半導体装置
７０１ 基板
７０２ 剥離層
７０３ 絶縁層
７０４ 半導体層
７０４ａ 半導体層
７０４ｂ 半導体層
７０５ ゲート絶縁層
７０６ａ チャネル形成領域
７０６ｂ 不純物領域
７０６ｃ 不純物領域
７０７ ゲート電極層
７０８ 絶縁層
７０９ 絶縁層
７１０ 絶縁層
７１１ 絶縁層
７１２ 絶縁層
７１３ 絶縁層
７１４ 開口部
７１５ 領域
７１７ 導電層
７１８ 絶縁層
７２０ アンテナ
７２１ 導電層
７２２ 導電層
７２３ 絶縁層
７３０ａ トランジスタ
７３０ｂ トランジスタ
７３１ａ 導電層
７３１ｂ 導電層
７３１ｃ 導電層
７３１ｄ 導電層
７３１ｅ 導電層
７４０ 領域
７４１ 領域
７４９ 素子層
７５０ クラック抑止層
７５１ 集積回路
７５２ 周辺部
７５３ クラック抑止領域
１１００ 基板
１１０１ 樹脂層
１２００ 基板
１２０１ 樹脂層

Claims (4)

  1. 可撓性を有する半導体装置であって、
    前記半導体装置は、第１の基板と第２の基板とを有し、
    前記半導体装置は、半導体素子が設けられた第１の領域を有し、
    前記第１の領域の外周部に、金属層を有し、
    前記金属層は、前記半導体素子と電気的に絶縁されており、
    前記第１の基板と前記第２の基板との間に、樹脂層を有し、
    前記金属層は、前記樹脂層に覆われていることを特徴とする半導体装置。
  2. 可撓性を有する半導体装置であって、
    前記半導体装置は、第１の基板と第２の基板とを有し、
    前記半導体装置は、半導体素子が設けられた第１の領域を有し、
    前記第１の領域の外周部に、金属層を有し、
    前記金属層は、絶縁層に覆われており、
    前記第１の基板と前記第２の基板との間に、樹脂層を有し、
    前記絶縁層は、前記樹脂層に覆われていることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記半導体素子は、酸化物半導体を有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記金属層は、前記半導体素子が有する金属層と同じ材料を有することを特徴とする半導体装置。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101845480B1 (ko) * 2010-06-25 2018-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
DE102012022136B4 (de) * 2011-11-21 2014-01-23 Micronas Gmbh Halbleiter-Gassensor und Verfahren zur Messung eines Restgasanteils mit einem Halbleiter-Gassensor
KR101879831B1 (ko) 2012-03-21 2018-07-20 삼성디스플레이 주식회사 플렉시블 표시 장치, 유기 발광 표시 장치 및 플렉시블 표시 장치용 원장 기판
KR102091687B1 (ko) 2012-07-05 2020-03-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치의 제작 방법
KR102481056B1 (ko) 2012-08-10 2022-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 장치
KR102282105B1 (ko) 2012-09-03 2021-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
JP6127425B2 (ja) * 2012-09-26 2017-05-17 凸版印刷株式会社 積層構造体、薄膜トランジスタアレイおよびそれらの製造方法
KR102032962B1 (ko) 2012-10-26 2019-10-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US20150277168A1 (en) * 2012-11-21 2015-10-01 Sharp Kabushiki Kaisha Display device
US8981374B2 (en) * 2013-01-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6108898B2 (ja) * 2013-03-19 2017-04-05 株式会社東芝 表示装置、薄膜トランジスタ、表示装置の製造方法及び薄膜トランジスタの製造方法
TWI611582B (zh) * 2013-04-10 2018-01-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR20150086969A (ko) * 2014-01-21 2015-07-29 삼성디스플레이 주식회사 액정 표시 장치 및 이의 제조 방법
DE112015001124T5 (de) 2014-03-06 2016-11-17 Semiconductor Energy Laboratory Co., Ltd. Lichtemittierende Vorrichtung
JP6468686B2 (ja) 2014-04-25 2019-02-13 株式会社半導体エネルギー研究所 入出力装置
WO2016020808A1 (ja) 2014-08-07 2016-02-11 株式会社半導体エネルギー研究所 表示装置、および運転支援システム
US9911756B2 (en) * 2015-08-31 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and electronic device surrounded by layer having assigned band gap to prevent electrostatic discharge damage
WO2017085591A1 (ja) * 2015-11-20 2017-05-26 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を有する表示装置、及び該半導体装置を有する電子機器
JP6456317B2 (ja) 2016-02-26 2019-01-23 株式会社ジャパンディスプレイ 表示装置、および可撓性表示装置
US10279576B2 (en) * 2016-04-26 2019-05-07 Semiconductor Energy Laboratory Co., Ltd. Peeling method and manufacturing method of flexible device
US10191345B2 (en) * 2016-11-01 2019-01-29 Innolux Corporation Display device
KR102169298B1 (ko) * 2016-12-08 2020-10-26 한국전자통신연구원 유연 기판의 제조 방법 및 이에 의해 제조된 유연 기판
CN107768530B (zh) * 2017-11-15 2020-01-17 武汉华星光电半导体显示技术有限公司 柔性基板及其制作方法
WO2019186836A1 (ja) * 2018-03-28 2019-10-03 シャープ株式会社 表示デバイス及び表示デバイスの製造方法
US20220052292A1 (en) * 2018-09-26 2022-02-17 Sharp Kabushiki Kaisha Display device and method for manufacturing display device
JP6742049B1 (ja) * 2020-06-10 2020-08-19 エー・アンド・エイチ・ジャパン株式会社 有価物の回収方法

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3216379B2 (ja) * 1993-12-07 2001-10-09 ソニー株式会社 液晶表示装置
TW318261B (ja) 1995-09-21 1997-10-21 Handotai Energy Kenkyusho Kk
JP3477301B2 (ja) 1995-12-19 2003-12-10 株式会社半導体エネルギー研究所 アクティブマトリクス型液晶表示装置及びその製造方法
JPH09171190A (ja) 1995-12-19 1997-06-30 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP3737176B2 (ja) 1995-12-21 2006-01-18 株式会社半導体エネルギー研究所 液晶表示装置
JP4179483B2 (ja) 1996-02-13 2008-11-12 株式会社半導体エネルギー研究所 表示装置の作製方法
JP3747336B2 (ja) 1996-05-08 2006-02-22 株式会社半導体エネルギー研究所 液晶表示装置の製造方法および液晶パネル
JP4619462B2 (ja) 1996-08-27 2011-01-26 セイコーエプソン株式会社 薄膜素子の転写方法
EP1758169A3 (en) 1996-08-27 2007-05-23 Seiko Epson Corporation Exfoliating method, transferring method of thin film device, and thin film device, thin film integrated circuit device, and liquid crystal display device produced by the same
JP3883641B2 (ja) 1997-03-27 2007-02-21 株式会社半導体エネルギー研究所 コンタクト構造およびアクティブマトリクス型表示装置
JP2001266654A (ja) * 2000-01-11 2001-09-28 Sanyo Electric Co Ltd 透明電極及び透明電極のパターニング方法及びそれを用いた半導体素子の製造方法
TWM244584U (en) 2000-01-17 2004-09-21 Semiconductor Energy Lab Display system and electrical appliance
TW564471B (en) 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
JP4027740B2 (ja) 2001-07-16 2007-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003149665A (ja) * 2001-11-08 2003-05-21 Hitachi Ltd 液晶表示装置
US7038377B2 (en) 2002-01-16 2006-05-02 Seiko Epson Corporation Display device with a narrow frame
US6853052B2 (en) * 2002-03-26 2005-02-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a buffer layer against stress
JP4072422B2 (ja) * 2002-11-22 2008-04-09 三星エスディアイ株式会社 蒸着用マスク構造体とその製造方法、及びこれを用いた有機ｅｌ素子の製造方法
AU2003292609A1 (en) * 2003-01-15 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Separating method and method for manufacturing display device using the separating method
US7973313B2 (en) 2003-02-24 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit device, IC label, container comprising the thin film integrated circuit, manufacturing method of the thin film integrated circuit device, manufacturing method of the container, and management method of product having the container
JP4566578B2 (ja) 2003-02-24 2010-10-20 株式会社半導体エネルギー研究所 薄膜集積回路の作製方法
US7495644B2 (en) * 2003-12-26 2009-02-24 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
JP4801347B2 (ja) * 2003-12-26 2011-10-26 株式会社半導体エネルギー研究所 表示装置
KR100553366B1 (ko) * 2004-05-14 2006-02-20 엘지전자 주식회사 질화물 반도체 소자 제조 방법
US7902002B2 (en) * 2004-07-30 2011-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2006073794A (ja) 2004-09-02 2006-03-16 Victor Co Of Japan Ltd 電界効果トランジスタ及びその製造方法
US8350466B2 (en) * 2004-09-17 2013-01-08 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP2006128099A (ja) * 2004-10-01 2006-05-18 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
US8148895B2 (en) * 2004-10-01 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the same
JP5105769B2 (ja) 2005-05-13 2012-12-26 株式会社半導体エネルギー研究所 半導体装置
US8101990B2 (en) 2005-05-31 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5121183B2 (ja) * 2005-08-31 2013-01-16 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
TWI460851B (zh) * 2005-10-17 2014-11-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2007141821A (ja) * 2005-10-17 2007-06-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR100749252B1 (ko) * 2005-11-28 2007-08-13 매그나칩 반도체 유한회사 시모스 이미지 센서
JP5344360B2 (ja) 2006-01-24 2013-11-20 セイコーエプソン株式会社 薄膜回路装置、電子機器及び製造方法
JP2007287354A (ja) * 2006-04-12 2007-11-01 Hitachi Displays Ltd 有機ｅｌ表示装置
JP2007288080A (ja) 2006-04-20 2007-11-01 Seiko Epson Corp フレキシブル電子デバイス
TW200802843A (en) 2006-05-10 2008-01-01 Casio Computer Co Ltd Display device and manufacturing method thereof
US7781768B2 (en) * 2006-06-29 2010-08-24 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing the same, and electronic device having the same
JP4415977B2 (ja) * 2006-07-14 2010-02-17 セイコーエプソン株式会社 半導体装置の製造方法、及び転写用の基板
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
KR101457656B1 (ko) * 2007-05-17 2014-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법, 표시장치의 제조방법, 반도체장치,표시장치 및 전자기기
KR101376073B1 (ko) * 2007-06-14 2014-03-21 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조방법
CN102646698B (zh) 2007-09-14 2015-09-16 株式会社半导体能源研究所 半导体装置及电子设备
JP5119865B2 (ja) 2007-11-02 2013-01-16 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置、電子機器
JP5455299B2 (ja) 2007-11-08 2014-03-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4978438B2 (ja) * 2007-11-21 2012-07-18 セイコーエプソン株式会社 成膜方法
JP5050884B2 (ja) 2008-02-01 2012-10-17 セイコーエプソン株式会社 電気光学装置用基板、電気光学装置および電子機器
JP5386852B2 (ja) * 2008-05-07 2014-01-15 株式会社リコー 積層構造体、半導体装置、積層構造体の製造方法及び半導体装置の製造方法
KR102040563B1 (ko) 2008-07-10 2019-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광장치 및 전자기기
CN102881696A (zh) 2008-09-19 2013-01-16 株式会社半导体能源研究所 显示装置
JP5157825B2 (ja) * 2008-10-29 2013-03-06 ソニー株式会社 有機ｅｌディスプレイの製造方法
JP5587592B2 (ja) * 2008-11-07 2014-09-10 株式会社半導体エネルギー研究所 半導体装置
KR101432764B1 (ko) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
JP5547901B2 (ja) * 2009-03-25 2014-07-16 株式会社ジャパンディスプレイ 表示装置
JP5300640B2 (ja) * 2009-07-27 2013-09-25 株式会社ジャパンディスプレイウェスト 静電容量型入力装置および入力装置付き電気光学装置
KR101845480B1 (ko) 2010-06-25 2018-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법

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