KR102021439B1 - 반도체 장치의 제작 방법 - Google Patents

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Abstract

본 발명은 크랙에 기인하는 반도체 장치의 특성 불량을 저감한 반도체 장치의 제작 방법을 제공하는 것을 목적 중 하나로 한다.
반도체 소자가 형성되는 주변에 크랙 억지층을 제공함으로써 기판 외주부로부터 크랙이 발생하는 것을 억지하고 반도체 소자에 가해지는 대미지를 저감할 수 있다. 또한, 박리 및 전치할 때, 상기 반도체 장치에 외주부로부터 물리적인 힘이 가해진 경우라도 크랙 억지층에 의하여 상기 반도체 장치까지 크랙이 진행(성장)하는 것을 방지할 수 있다.

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란 반도체 특성을 이용함으로써 기능될 수 있는 장치 전반을 가리키고, 박막 트랜지스터(TFT) 등의 반도체 소자를 형성한 기판, TFT를 이용하여 구동하는 액정 표시 장치, TFT를 이용하여 구동하는 일렉트로 루미네선스(EL) 표시 장치, 및, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
근년에 들어 반도체 장치 제작 기술의 발전은 놀랍고, 장치의 소형화나 경량화를 도모할 수 있고 가요성이나 내충격성(impact resistance)을 얻을 수 있기 때문에 플렉시블 기판의 채용이 검토되고 있다.
플렉시블 반도체 장치의 제작 방법으로서는, 유리 기판이나 석영 기판 등의 기판 위에 박막 트랜지스터 등의 반도체 소자를 제작한 후, 기판으로부터 다른 기재(예를 들어, 플렉시블 기재)로 반도체 소자를 전치(轉置)하는 기술이 개발되어 있다. 반도체 소자를 다른 기재로 전치하기 위해서는 반도체 소자를 제작할 때 사용한 기재로부터 반도체 소자를 분리하는 공정이 필요하다.
예를 들어, 특허 문헌 1에는 다음과 같은 레이저 어블레이션(laser ablation)을 사용한 박리 기술이 기재된다. 기판 위에 비정질 실리콘 등으로 이루어진 박리층, 박리층 위에 박막 소자로 이루어진 피박리층을 제공하고, 피박리층을 접착층에 의하여 전사체(轉寫體)에 접착시킨다. 레이저 광을 조사하여 분리층을 어블레이션시킴으로써 분리층에 박리를 발생시킨다.
또한, 특허 문헌 2에는 사람의 손 등의 물리적인 힘을 사용하여 박리하는 기술이 기재되어 있다. 특허 문헌 2에서는 기판과 산화물층 사이에 금속층을 형성하고, 산화물층과 금속층의 계면의 결합이 약한 것을 이용하여 산화물층과 금속층의 계면에서 박리를 발생시킴으로써 피박리층과 기판을 분리한다.
사람의 손 등의 물리적인 힘을 사용하여 박리하는 경우에는, 박리층을 기점으로 하여 피박리층을 기재로부터 박리하기 위하여 피박리층을 만곡시킬 필요가 있다. 박리층과 접촉되어 형성된 피박리층은 박막 트랜지스터(TFT), 배선, 층간막 등을 포함하는 반도체 소자가 형성된 박막이고, 두께가 10㎛ 정도로 매우 부서지기 쉬운 것이다. 반도체 소자에 만곡 스트레스가 가해지면, 피박리층이 깨지거나 피박리층에 금(이하, 크랙(crack)이라고 부름)이 발생하기 쉽고, 이것이 원인이 되어 반도체 장치가 파괴되는 문제가 발생하고 있다.
박리 공정에서 발생하는 크랙은 기판 주변으로부터 발생하는 일이 많아 크랙이 발생하면 수지나 필름 등의 응력에 의하여 시간 경과에 따라 기판 주변으로부터 내부로 크랙이 진행(성장)한다.
일본국 특개평10-125931호 공보 일본국 특개2003-174153호 공보
본 발명은 반도체 장치의 크랙에 기인하는 특성 불량을 저감한 반도체 장치의 제작 방법을 제공하는 것을 목적 중 하나로 한다.
본 발명은 기판 위로부터 반도체 소자를 분리할 때(즉, 박리 공정시) 발생하는 크랙 및 플렉시블 기판에 반도체 소자를 전치할 때 발생하는 크랙에 기인하는 특성 불량을 저감한 반도체 장치의 제작 방법을 제공하는 것을 목적 중 하나로 한다.
본 명세서에 개시하는 발명의 구성의 일 형태는 제 1 기판 위에 박리층을 형성하고, 박리층 위에 버퍼층을 형성하고, 버퍼층 위에 박막 트랜지스터로 구성된 반도체 소자를 형성하고, 반도체 소자가 형성되는 주변에 크랙 억지(抑止)층을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
본 명세서에 개시하는 발명의 구성의 일 형태는 제 1 기판 위에 박리층을 형성하고, 박리층 위에 버퍼층을 형성하고, 버퍼층 위에 박막 트랜지스터로 구성된 반도체 소자를 형성하고, 반도체 소자가 형성되는 주변에 금속막의 크랙 억지층을 형성하고, 박막 트랜지스터는 게이트 전극층과 소스 전극층과 드레인 전극층을 포함하고, 금속막의 크랙 억지층은 게이트 전극층과 소스 전극층과 드레인 전극층 중 적어도 어느 하나와 동일 공정에서 형성되는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
본 명세서에 개시하는 발명의 구성의 일 형태는 제 1 기판 위에 박리층을 형성하고, 박리층 위에 버퍼층을 형성하고, 버퍼층 위에 박막 트랜지스터로 구성된 반도체 소자를 형성하고, 반도체 소자가 형성되는 주변에 금속막의 크랙 억지층을 형성하고, 박막 트랜지스터는 게이트 전극층과 소스 전극층과 드레인 전극층을 포함하고, 금속막의 크랙 억지층은 게이트 전극층, 소스 전극층, 드레인 전극층 중 적어도 어느 하나와 동일 공정에서 형성하고, 박리층을 시점으로 하여 제 1 기판과 반도체 소자를 박리 또는 분리하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
본 명세서에 개시하는 발명의 구성의 일 형태는 제 1 기판 위에 박리층을 형성하고, 박리층 위에 버퍼층을 형성하고, 버퍼층 위에 박막 트랜지스터로 구성된 반도체 소자를 형성하고, 반도체 소자가 형성되는 주변에 수지막의 크랙 억지층을 형성하고, 박막 트랜지스터는 게이트 전극층과 소스 전극층과 드레인 전극층과 절연층과 보호 절연층과 격벽을 포함하고, 수지막의 크랙 억지층은 절연층, 보호 절연층, 격벽 중 적어도 어느 하나와 동일 재료로 형성하고, 박리층을 시점으로 하여 제 1 기판과 반도체 소자를 박리 또는 분리하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
상기 구성에서 금속막의 크랙 억지층은 알루미늄, 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐, 은, 구리, 금, 백금, 니켈, 팔라듐 중에서 선택된 원소를 주성분으로 하는 막, 또는 이들의 적층막, 또는 이들의 합금막, 또는 이들 금속을 주성분으로 하는 막과 상기 합금막을 조합한 적층막으로 형성된 반도체 장치의 제작 방법이다.
상기 구성에서 수지막의 크랙 억지층은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 실록산계 수지 중에서 선택된 재료, 또는 이들의 적층막으로 형성된 반도체 장치의 제작 방법이다.
상기 구성에서 금속막의 크랙 억지층은 두께가 300nm 이상 5,000nm 이하가 되도록 형성된 반도체 장치의 제작 방법이다.
상기 구성에서 수지막의 크랙 억지층은 두께가 700nm 이상 20,000nm 이하가 되도록 형성된 반도체 장치의 제작 방법이다.
상기 구성에서 금속막의 크랙 억지층 및 수지막의 크랙 억지층은 폭이 100μm 이상 10,000㎛ 이하인 것을 특징으로 하는 반도체 장치의 제작 방법이다.
상기 구성에서 금속막의 크랙 억지층은 박막 트랜지스터와 전기적으로 접속되는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
원하는 반도체 소자가 형성되는 주변의 영역은 이후 반도체 소자를 개별로 분리할 때 남는 영역이고, 이 영역에 발생하는 크랙은 수율에 영향을 주지 않는다.
또한, 박막 트랜지스터는 정전기 등으로 파괴되기 쉬우므로 화소부의 박막 트랜지스터의 보호 회로를 동일 기판 위에 제공하는 것이 바람직하다. 보호 회로는 산화물 반도체층을 사용한 비선형 소자를 사용하여 구성하는 것이 바람직하다.
또한, "제 1" 또는 "제 2" 등의 서수사는 편의상 사용하는 것이고, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
본 발명에 따르면, 금속막의 크랙 억지층 및 수지막의 크랙 억지층을 형성함으로써, 기판으로부터 반도체 소자를 분리할 때 상기 반도체 소자 자체에 크랙이 발생하는 것을 억제할 수 있다. 따라서, 반도체 소자의 제작 수율을 향상시킬 수 있다.
본 발명에 따르면, 금속막의 크랙 억지층은 반도체 소자의 게이트 전극층, 소스 전극층, 드레인 전극층 중 적어도 어느 하나와 동일 재료를 사용할 수 있으므로 제작 프로세스를 증가시키지 않고 용이하게 형성할 수 있다.
본 발명에 따르면, 수지막의 크랙 억지층은 반도체 소자의 절연층, 보호 절연층, 격벽 중 적어도 어느 하나와 동일 재료를 사용할 수 있으므로 제작 프로세스를 증가시키지 않고 용이하게 형성할 수 있다.
본 발명에 따르면, 박리 공정에서 발생하는 크랙은 기판 주변으로부터 발생하는 일이 많고, 또한, 기계적 강도가 약한 층인 수지막에 발생하기 쉽다. 따라서, 기계적 강도가 강한 금속막에 의하여 크랙을 억지할 수 있다. 또한, 평면 위에서 연속적인 수지막이라면 발생한 크랙이 성장하지만, 수지막이 연속적이지 않고 또 크랙이 발생한 수지막보다 기계적 강도가 높은 경우에는 수지막에 의하여 크랙을 억지할 수 있다.
따라서, 박리 공정에서 발생하는 크랙을 회피할 수 없는 상황에서도 원하는 반도체 소자 주변에 금속막의 크랙 억지층, 또는 수지막의 크랙 억지층을 형성함으로써, 상기 크랙 억지층에 의하여 크랙이 진행(성장)하는 것을 억지하여 반도체 소자의 제작 수율을 향상시킬 수 있다.
도 1(A) 및 도 1(B)는 반도체 장치의 일 형태를 설명하기 위한 도면.
도 2(A) 내지 도 2(C)는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 3(A) 내지 도 3(C)는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 4(A) 및 도 4(B)는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 5(A) 및 도 5(B)는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 6은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 7(A) 및 도 7(B)는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 8(A) 및 도 8(B)는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 9는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 10(A) 내지 도 10(C)는 반도체 장치의 일 형태를 설명하기 위한 도면.
도 11(A) 내지 도 11(C)는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 12(A) 내지 도 12(C)는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 13은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 14(A) 및 도 14(B)는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 15(A) 및 도 15(B)는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 16(A) 및 도 16(B)는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 그 자세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재하는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
본 실시형태에서는 반도체 장치의 제작 공정에 대하여 도 1(A) 내지 도 9를 사용하여 설명한다.
도 1(A)는 반도체 장치의 평면도이고, 도 1(B)는 도 1(A)의 일점쇄선 A-B로 절단한 단면도이다. 또한, 도 1(A) 및 도 1(B)는 반도체 소자의 형성 공정이 끝나고, 제 1 기판으로부터 반도체 소자를 분리하기 전의 평면도 및 단면도를 도시한 것이다.
도 1(A) 및 도 1(B)에 도시한 반도체 장치(200)는 제 1 기판(100) 위에 박리층(101)이 형성되고, 박리층(101) 위에 제 1 절연층(111)이 형성되고, 제 1 절연층(111) 위에 화소 회로부(202)가 갖는 박막 트랜지스터(134)와 구동 회로부(201)가 갖는 박막 트랜지스터(133)가 형성되고, 그리고, 구동 회로부(201) 및 화소 회로부(202) 외측에 금속막으로 형성된 크랙 억지층(124)을 갖는 크랙 억지 영역(205)이 배치된다. 또한, 박막 트랜지스터(134) 및 박막 트랜지스터(133)에 절연층(125)이 형성되고, 절연층(125) 위에 보호 절연층(132)이 형성된다. 또한, 구동 회로부(201)와 화소 회로부(202)로 반도체 소자(203)가 형성된다.
화소 회로부(202)에서 보호 절연층(132) 위에 컬러 필터층(136)이 형성되고, 컬러 필터층(136)은 오버 코트층(137) 및 보호 절연층(138)으로 덮인다. 제 1 전극층(143)은 콘택트 홀(140)을 통하여 소스 전극층(120a) 또는 드레인 전극층(120b)과 전기적으로 접속된다. 또한, 각 발광 소자 사이를 구획하는 격벽(145)이 박막 트랜지스터(134) 위에 형성된다. 또한, 화소 회로부(202)에는 용량 배선층(105)과 게이트 절연층(107)으로 이루어진 용량(135)이 형성된다. 또한, 제 2 단자(123)와 단자 전극(144)이 전기적으로 접속된다.
구동 회로부(201)에서 박막 트랜지스터(133)에는 소스 전극층(119a) 및 드레인 전극층(119b)이 형성된다. 또한, 드레인 전극층(119b)은 도전층(104)과 전기적으로 접속된다. 또한, 게이트 전극층(103)을 형성하는 공정과 같은 공정에서 형성된 제 1 단자(102)는 소스 전극층(119a) 및 드레인 전극층(119b)을 형성하는 공정과 같은 공정에서 형성된 접속 전극(122)을 통하여 단자 전극(142)과 전기적으로 접속된다.
본 실시형태에 기재하는 박막 트랜지스터(즉, 구동 회로부의 박막 트랜지스터(133) 및 화소 회로부의 박막 트랜지스터(134))는 보텀 게이트 구조의 역 스태거형을 사용한다. 또한, 구동 회로부의 박막 트랜지스터(133) 및 화소 회로부의 박막 트랜지스터(134)는 소스 전극층 및 드레인 전극층 사이에 노출된 산화물 반도체층이 형성된 채널 에치형 박막 트랜지스터다.
또한, 박막 트랜지스터(즉, 구동 회로부의 박막 트랜지스터(133) 및 화소 회로부의 박막 트랜지스터(134))의 구조는 특별히 한정되지 않고, 예를 들어, 톱 게이트 구조, 또는 보텀 게이트 구조의 스태거형 및 플래너형 등을 사용할 수 있다. 또한, 트랜지스터는 채널 형성 영역이 하나 형성되는 싱글 게이트 구조라도 좋고, 2개 형성되는 더블 게이트 구조, 또는 3개 형성되는 트리플 게이트 구조라도 좋다. 또한, 채널 영역 상하에 게이트 절연층을 사이에 두고 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트형이라도 좋다.
또한, 본 실시형태에서 채널 에치형 박막 트랜지스터가 기재되어 있지만, 이것에 한정되지 안고, 채널 보호형(채널 스토퍼형이라고도 함) 등의 구조를 적절히 사용하여도 좋다.
도 1(B)에 도시한 크랙 억지 영역(205)에서 크랙 억지층(124)은 박막 트랜지스터(133)의 소스 전극층(119a) 및 드레인 전극층(119b), 및 박막 트랜지스터(134)의 소스 전극층(120a) 및 드레인 전극층(120b)을 형성하는 공정과 동일 공정에서 형성된다. 또한, 본 실시형태에서는 크랙 억지층(124)은 단층 구조를 갖지만, 게이트 전극의 형성 공정, 즉, 게이트 전극층(103) 및 게이트 전극층(106)을 형성할 때, 크랙 억지 영역(205)에 금속막을 제공함으로써, 상이한 공정에서 제작된 금속막으로 이루어진 적층 구조를 가져도 좋다. 또한, 게이트 절연층(107) 등을 금속막의 적층 구조 사이에 두어도 좋다.
또한, 박막 트랜지스터(134) 및 박막 트랜지스터(133)의 폭이 10㎛ 내지 100㎛ 정도인 한편, 크랙 억지층(124)의 폭은 100㎛ 내지 10,000㎛ 정도로 10배 이상의 차이가 있지만, 도 1(B)에 도시한 단면도는 실제의 축척과 상이한 축척으로 도시되어 있다.
여기서, 도 1(B)에 도시한 반도체 장치(200)의 제작 방법의 일례를 도 2(A) 내지 도 5(B)를 사용하여 자세히 설명한다. 또한, 이하에 설명하는 구성에서 동일 부분 또는 같은 기능을 갖는 부분에 동일 부호를 상이한 도면간에서 공통적으로 사용하고, 그 반복 설명은 생략한다.
제 1 기판(100) 위에 박리층(101)을 형성하고, 박리층(101) 위에 제 1 절연층(111)을 형성한다. 바람직하게는, 형성된 박리층(101)을 대기에 노출하지 않고, 제 1 절연층(111)을 연속적으로 형성한다. 연속적으로 형성함으로써 박리층(101)과 제 1 절연층(111) 사이에 먼지나 불순물이 혼입되는 것을 방지할 수 있다(도 2(A) 참조).
제 1 기판(100)은 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 금속 기판 등을 사용할 수 있다. 반도체 장치의 제작 공정에 맞추어 제작 기판을 적절히 선택할 수 있다.
또한, 유리 기판은 이후의 가열 처리의 온도가 높은 경우에는 변형점(strain point)이 730℃ 이상인 것을 사용하면 좋다. 또한, 유리 기판에는, 예를 들어, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리 등의 유리 재료가 사용된다. 또한, 산화바륨(BaO)을 많이 함유시킴으로써 더 실용적인 내열 유리를 얻을 수 있다. 그 외, 결정화 유리 등을 사용할 수 있다.
또한, 본 공정에서는 박리층(101)을 제 1 기판(100)의 전체 면에 제공하는 경우를 기재하였지만, 필요에 따라 제 1 기판(100)의 전체 면에 박리층(101)을 제공한 후에 상기 박리층(101)을 선택적으로 제거함으로써 원하는 영역에만 박리층을 제공하여도 좋다.
또한, 도 2(A) 내지 도 2(C)에서는 제 1 기판(100)과 접촉되어 박리층(101)을 형성하지만, 제 1 기판(100)에 유리 기판을 사용하는 경우에는, 제 1 기판(100)과 박리층(101) 사이에 산화실리콘막, 산화질화실리콘막, 질화실리콘막, 질화산화실리콘막 등의 절연층을 형성하면 유리 기판으로 인하여 오염되는 것을 방지할 수 있어 더 바람직하다.
박리층(101)은 텅스텐, 몰리브덴, 티타늄, 탄탈, 니오븀, 니켈, 코발트, 지르코늄, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐, 실리콘 중에서 선택된 원소, 또는 상기 원소를 함유한 합금 재료, 또는 상기 원소를 함유한 화합물 재료로 이루어진 단층 또는 적층이다. 실리콘을 함유한 층의 결정 구조는 비정질 구조, 미결정 구조, 다결정 구조 중 어느 경우라도 좋다.
박리층(101)은 스퍼터링법, 플라즈마 CVD법, 도포법, 인쇄법 등을 사용하여 형성할 수 있다. 또한, 도포법은 스핀 코팅법, 액적 토출법, 디스펜서법을 포함한다.
박리층(101)이 단층 구조인 경우에는, 텅스텐층, 몰리브덴층, 또는 텅스텐과 몰리브덴의 혼합물을 함유한 층을 형성하는 것이 바람직하다. 또는, 텅스텐의 산화물 또는 산화질화물을 함유한 층, 몰리브덴의 산화물 또는 산화질화물을 함유한 층, 또는 텅스텐과 몰리브덴의 혼합물의 산화물 또는 산화질화물을 함유한 층을 형성하는 것이 바람직하다. 또한, 텅스텐과 몰리브덴의 혼합물이란, 예를 들어, 텅스텐과 몰리브덴의 합금에 상당한다.
박리층(101)이 적층 구조인 경우에는, 제 1 기판(100) 측에서 1층째로서 텅스텐층, 몰리브덴층, 또는 텅스텐과 몰리브덴의 혼합물을 함유한 층을 형성하고, 2층째로서 텅스텐, 몰리브덴, 또는 텅스텐과 몰리브덴의 혼합물의 산화물, 질화물, 산화질화물, 또는 질화산화물을 형성하는 것이 바람직하다.
박리층(101)으로서 텅스텐을 함유한 층과 텅스텐의 산화물을 함유한 층의 적층 구조를 형성하는 경우에는, 텅스텐을 함유한 층을 형성하고 그 상층에 산화물로 형성되는 절연층을 형성함으로써 텅스텐층과 절연층의 계면에 텅스텐의 산화물을 함유한 층이 형성되는 것을 활용하여도 좋다.
또한, 박리층을 형성한 후에 반도체 소자로서 산화물 반도체층을 형성하는 경우에는, 산화물 반도체층을 탈수화나 탈수소화하기 위한 가열 처리에 의하여 박리층도 가열되므로, 이후의 공정에서 제작 기판으로부터 박리할 때, 박리층 계면에서 박리하기 용이해진다.
또한, 텅스텐을 함유한 층의 표면을 열 산화 처리, 산소 플라즈마 처리, 오존수 등의 산화력이 강한 용액을 사용한 처리 등을 행하여 텅스텐의 산화물을 함유한 층을 형성하여도 좋다. 또한, 플라즈마 처리나 가열 처리는 산소, 질소, 아산화질소 단체, 또는 상기 가스와 그 외의 가스의 혼합 기체 분위기하에서 행하여도 좋다. 이것은 텅스텐의 질화물, 산화질화물, 및 질화산화물을 함유한 층을 형성하는 경우도 마찬가지고, 텅스텐을 함유한 층을 형성한 후, 그 상층에 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층을 형성하면 좋다.
다음에, 제 1 절연층(111)을 박리층(101) 위에 형성한다. 제 1 절연층(111)은 질화실리콘, 산화질화실리콘, 질화산화실리콘 등, 질소와 실리콘을 함유한 절연막을 단층 또는 다층으로 형성하는 것이 바람직하다.
제 1 절연층(111)은 스퍼터링법, 플라즈마 CVD법, 도포법, 인쇄법 등을 사용하여 형성할 수 있고, 예를 들어, 플라즈마 CVD법에 의하여 성막 온도를 250℃ 이상 400℃ 이하로 하여 형성함으로써 치밀하고 투수성이 매우 낮은 막으로 할 수 있다. 또한, 제 1 절연층(111)의 두께는 10nm 이상 3,000nm 이하가 바람직하고, 더 바람직하게는, 200nm 이상 1,500nm 이하다.
제 1 절연층(111)을 제공함으로써 이후의 박리 공정에서 박리층(101)과의 계면에서 박리하기 용이해진다. 또한, 제 1 절연층(111)은 제 1 기판(100)으로부터 피박리층(300)을 분리한 후에 피박리층(300)의 보호층으로서 기능한다.
다음에, 게이트 전극층(103), 도전층(104), 용량 배선층(105), 게이트 전극층(106), 및 제 1 단자(102)를 형성한다. 게이트 전극층(103), 도전층(104), 용량 배선층(105), 게이트 전극층(106), 및 제 1 단자(102)의 재료는 알루미늄, 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐, 은, 구리, 금, 백금, 니켈, 파라듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층으로 형성하거나 또는 적층하여 형성할 수 있다.
예를 들어, 게이트 전극층(103), 도전층(104), 용량 배선층(105), 게이트 전극층(106), 및 제 1 단자(102)의 2층 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층 적층 구조, 또는 구리층 위에 몰리브덴층이 적층된 2층 적층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층이 적층된 2층 적층 구조, 질화티타늄층과 몰리브덴층이 적층된 2층 적층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층과, 질화티타늄층 또는 티타늄층을 적층한 적층으로 하는 것이 바람직하다.
다음에, 게이트 전극층(103), 도전층(104), 용량 배선층(105), 게이트 전극층(106), 및 제 1 단자(102) 위에 게이트 절연층(107)을 형성한다(도 2(A) 참조).
게이트 절연층(107)은 플라즈마 CVD법, 스퍼터링법 등을 사용하여 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 또는 산화알루미늄층을 단층으로 형성하거나 또는 적층하여 형성할 수 있다. 예를 들어, 성막 가스로서, SiH4, 산소, 및 질소를 사용하여 플라즈마 CVD법에 의하여 산화질화실리콘층을 형성하면 좋다. 게이트 절연층(107)의 막 두께는 100nm 이상 500nm 이하로 하고, 적층하는 경우에는, 예를 들어, 막 두께가 50nm 이상 200nm 이하인 제 1 게이트 절연층과, 제 1 게이트 절연층 위의 막 두께가 5nm 이상 300nm 이하인 제 2 게이트 절연층으로 이루어지는 적층으로 한다.
본 실시형태에서는 게이트 절연층(107)으로서 플라즈마 CVD법에 의하여 막 두께가 100nm인 질화실리콘층을 형성한다.
다음에, 게이트 절연층(107) 위에 막 두께가 2nm 이상 200nm 이하인 산화물 반도체층(108)을 형성한다(도 2(B) 참조).
또한, 산화물 반도체층(108)을 스퍼터링법을 사용하여 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행하여 게이트 절연층(107) 표면에 부착된 먼지를 제거하는 것이 바람직하다. 역 스퍼터링이란, 아르곤 분위기하에서 기판 측에 RF전원을 사용하여 전압을 인가함으로써 기판을 플라즈마에 노출하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용하여도 좋다. 또한, 아르곤 분위기에 산소, N2O 등을 첨가한 분위기하에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 첨가한 분위기하에서 행하여도 좋다.
산화물 반도체층(108)은 In-Ga-Zn-O계 비단결정막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Ga-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, Zn-O계 산화물 반도체막을 사용한다. 또한, 산화물 반도체층(108)은 희 가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희 가스(대표적으로는 아르곤) 및 산소 분위기하에서 스퍼터링법을 사용하여 형성할 수 있다. 또한, 스퍼터링법을 사용하는 경우에는, SiO2를 2wt% 이상 10wt% 이하 함유한 타깃을 사용하여 성막하여 산화물 반도체층(108)에 결정화를 저해하는 SiOx(x>0)를 함유시킴으로써, 이후의 공정에서 행하는 탈수화 또는 탈수소화를 위한 가열 처리를 행할 때 결정화해 버리는 것을 억제하는 것이 바람직하다.
여기서는, In, Ga, 및 Zn을 함유한 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1[mol%], In:Ga:Zn= 1:1:0.5[atom%])을 사용하여 기판과 타깃 사이의 거리를 90mm, 기판 온도 200℃, 압력 0.6Pa, 직류(DC) 전원 5kW, 아르곤 및 산소(아르곤:산소=30sccm:20sccm, 산소 유량 비율 40%) 분위기하에서 성막한다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. In-Ga-Zn-O계 비단결정막의 막 두께는 5nm 이상 200nm 이하로 한다. 본 실시형태에서는 산화물 반도체막으로서 In-Ga-Zn-O계 금속 산화물 타깃을 사용하여 스퍼터링법을 사용하여 막 두께가 30nm인 In-Ga-Zn-O계 비단결정막을 형성한다. 또한, In, Ga, 및 Zn를 함유한 금속 산화물 타깃으로서 In:Ga:Zn=1:1:1[atom%] 또는 In:Ga:Zn=1:1:2[atom%]의 조성 비율을 갖는 타깃을 사용할 수 있다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법과, DC 스퍼터링법이 있고, 그리고, 펄스적으로 바이어스를 인가하는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 형성하는 경우에 사용되고, DC 스퍼터링법은 주로 금속막을 형성하는 경우에 사용된다.
또한, 재료가 상이한 복수의 타깃을 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는 동일 챔버에서 상이한 재료막을 적층 성막할 수도 있고, 동일 챔버에서 복수 종류의 재료를 동시에 성막할 수도 있다.
또한, 챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 사용하는 스퍼터링 장치나, 글로우 방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법을 사용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 사용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터링 가스 성분을 화학 반응시켜 이들의 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
다음에, 포토리소그래피 공정을 행하여 산화물 반도체층(108) 위에 레지스트 마스크(110a, 110b, 110c)를 형성하고, 산화물 반도체층(108) 및 게이트 절연층(107)의 불필요한 부분을 에칭에 의하여 제거함으로써, 제 1 단자(102)에 도달되는 콘택트 홀(109a)과 도전층(104)에 도달되는 콘택트 홀(109b)을 형성한다(도 2(C) 참조).
상술한 바와 같이, 산화물 반도체층(108)을 게이트 절연층(107) 전체 면에 적층한 상태에서 게이트 절연층(107)에 콘택트 홀을 형성하는 공정을 행하면, 게이트 절연층(107) 표면에 레지스트 마스크가 직접 접촉되지 않기 때문에 게이트 절연층(107) 표면의 오염(불순물 등의 부착 등)을 막을 수 있다. 따라서, 게이트 절연층(107)과 산화물 반도체층(108)의 계면 상태를 양호하게 할 수 있으므로 신뢰성 향상에 이어진다.
게이트 절연층(107)에 레지스트 패턴을 직접 형성하여 콘택트 홀을 개구하여도 좋다. 그 경우에는, 레지스트를 박리한 후에 가열 처리를 행하여 게이트 절연층 표면의 탈수화 처리, 탈수소화 처리를 행하는 것이 바람직하다. 예를 들어, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하, 산소 분위기하에서 가열 처리(400℃ 이상 750℃ 이하)하여 게이트 절연층(107) 내에 함유된 수소 및 물 등의 불순물을 제거하면 좋다.
다음에, 레지스트 마스크(110a, 110b, 110c)를 제거하고, 포토리소그래피 공정을 행하여 형성한 레지스트 마스크(112, 113)를 사용하여 에칭하여 섬 형상의 산화물 반도체층(114, 115)을 형성한다(도 3(A) 참조). 또한, 섬 형상의 산화물 반도체층을 형성하기 위한 레지스트 마스크(112, 113)를 잉크젯법으로 형성하여도 좋다. 잉크젯법으로 레지스트 마스크를 형성하면 포토마스크를 사용할 필요가 없으므로 제조 비용을 저감할 수 있다.
다음에, 산화물 반도체층(114) 및 산화물 반도체층(115)을 탈수화 또는 탈수소화함으로써, 탈수화 또는 탈수소화된 산화물 반도체층(116) 및 산화물 반도체층(117)을 형성한다(도 3(B) 참조). 탈수화 또는 탈수소화를 행하는 제 1 가열 처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 425℃ 이상 750℃ 이하로 한다. 또한, 425℃ 이상이면 가열 처리 시간은 1시간 이하라도 좋지만, 425℃ 미만이면 가열 처리 시간은 1시간 넘게 행하는 것으로 한다. 여기서는, 가열 처리 장치 중 하나인 전기로에 기판을 반입하고, 질소 분위기하에서 산화물 반도체층(114) 및 산화물 반도체층(115)에 가열 처리를 행한 후, 대기에 노출시키지 않음으로써 산화물 반도체층에 물이나 수소가 다시 혼입되는 것을 막아 산화물 반도체층(116) 및 산화물 반도체층(117)을 얻는다. 본 실시형태에서는 산화물 반도체층을 탈수화 또는 탈수소화하는 가열 온도 T로부터 물이 다시 혼입되지 않기에 충분한 온도로 낮아질 때까지 같은 노를 사용하고, 구체적으로는 가열 온도 T보다 100℃ 이상 낮은 온도가 될 때까지 질소 분위기하에서 서냉한다. 또한, 질소 분위기에 한정되지 않고, 헬륨, 네온, 아르곤 등의 희 가스 분위기하에서 탈수화 또는 탈수소화한다.
산화물 반도체층(114) 및 산화물 반도체층(115)을 400℃ 내지 700℃의 온도로 가열 처리함으로써 산화물 반도체층(114) 및 산화물 반도체층(115)의 탈수화 또는 탈수소화가 도모되고, 그 후에 물(H2O)이 다시 혼입하는 것을 방지할 수 있다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 빛(전자파)의 복사(輻射)에 의하여 피처리물을 가열하는 장치이다. 또한, LRTA 장치는 램프뿐만 아니라 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 구비하여도 좋다. GRTA란 고온 가스를 사용하여 가열 처리하는 방법이다. 기체에는 아르곤 등의 희 가스 또는 질소 등 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다. RTA법을 사용하여 600℃ 내지 750℃로 몇 분 동안 가열 처리하여도 좋다.
또한, 제 1 가열 처리에서는 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스에 물, 수소 등이 함유되지 않는 것이 바람직하다. 특히, 산화물 반도체층(114) 및 산화물 반도체층(115)에 400℃ 내지 750℃로 행해지는 탈수화, 탈수소화의 가열 처리는 H2O가 20ppm 이하의 질소 분위기하에서 행하는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제 1 가열 처리의 조건, 또는 산화물 반도체층(114) 및 산화물 반도체층(115)의 재료에 따라서는 결정화하여 미결정막 또는 다결정막이 되는 경우도 있다. 예를 들어, 결정화율이 90% 이상 또는 80% 이상인 미결정 산화물 반도체층(116) 및 산화물 반도체층(117)이 될 경우도 있다. 또한, 제 1 가열 처리의 조건, 또는 산화물 반도체층(114) 및 산화물 반도체층(115)의 재료에 따라서는 결정 성분을 함유하지 않는 비정질 산화물 반도체층(116) 및 산화물 반도체층(117)이 될 경우도 있다. 또한, 비정질 산화물 반도체 중에 미결정부(입자 직경이 1nm 이상 20nm 이하(대표적으로는, 2nm 이상 4nm 이하))가 혼재하는 산화물 반도체층(116) 및 산화물 반도체층(117)이 될 경우도 있다. 또한, RTA(GRTA, LRTA)를 사용하여 고온 가열 처리를 행하면, 산화물 반도체층(116) 및 산화물 반도체층(117) 표면 측에 종 방향(막 두께 방향)의 침 형상 결정이 생길 경우도 있다.
또한, 산화물 반도체층(114) 및 산화물 반도체층(115)에 행하는 제 1 가열 처리는 섬 형상의 산화물 반도체층(114) 및 산화물 반도체층(115)으로 가공하기 전의 산화물 반도체층(108)에 행할 수도 있다. 이 경우에는, 제 1 가열 처리 후에 가열 장치에서 기판을 꺼내고 포토리소그래피 공정을 행한다.
산화물 반도체층(114) 및 산화물 반도체층(115)을 탈수화나 탈수소화하기 위한 가열 처리는 산화물 반도체층을 성막한 후, 산화물 반도체층 위에 소스 전극 및 드레인 전극을 적층시킨 후, 및 소스 전극 및 드레인 전극 위에 패시베이션막을 형성한 후 중 어느 타이밍으로 행하여도 좋다.
또한, 여기서의 산화물 반도체층(114) 및 산화물 반도체층(115)의 에칭은 웨트 에칭에 한정되지 않고 드라이 에칭을 사용하여도 좋다.
드라이 에칭에 사용하는 에칭 가스로서는 염소를 함유한 가스(염소계 가스, 예를 들어, 염소(Cl2), 삼염화붕소(BCl3), 사염화실리콘(SiCl4), 사염화탄소(CCl4) 등이 바람직하다.
또한, 드라이 에칭에 사용하는 그 외의 에칭 가스로서는 불소를 함유한 가스(불소계 가스, 예를 들어, 사불화탄소(CF4), 육불화유황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3)등), 브롬화수소(HBr), 산소(O2), 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희 가스를 첨가한 가스 등을 사용할 수 있다.
드라이 에칭법으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록 에칭 조건(코일형 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 사용하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO07N(KANTO CHEMICAL CO.INC 제)를 사용하여도 좋다. 본 실시형태에서는 에칭액으로서 ITO07N(KANTO CHEMICAL CO.INC 제)를 사용한다.
또한, 에칭액은 웨트 에칭 후에 에칭된 재료와 함께 세정되어 제거된다. 그 제거된 에칭액의 폐액을 정제하여 함유된 재료를 재이용하여도 좋다. 상기 에칭 후의 폐액으로부터 산화물 반도체층에 함유되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효적으로 활용하고 저비용화할 수 있다.
또한, 원하는 가공 형상으로 에칭할 수 있도록 재료에 따라 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
다음에, 산화물 반도체층(116) 및 산화물 반도체층(117) 위에 금속 재료로 이루어진 금속 도전막을 스퍼터링법이나 진공 증착법으로 형성한다.
금속 도전막의 재료로서는 알루미늄, 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐, 은, 구리, 금, 백금, 니켈, 팔라듐 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금, 또는 상술한 원소를 조합한 금속막 등을 들 수 있다. 또한, 금속 도전막은 단층 구조라도 좋고, 2층 이상의 적층 구조라도 좋다. 예를 들어, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 티타늄막과 그 티타늄막 위에 겹쳐 알루미늄막을 적층하고 그 위에 티타늄막을 더 형성하는 3층 구조 등을 들 수 있다.
금속 도전막을 형성한 후에 가열 처리를 행하는 경우에는, 금속 도전막이 그 가열 처리에 견딜 수 있는 내열성을 갖는 것이 바람직하다.
다음에, 포토리소그래피 공정을 행하여 레지스트 마스크(118a), 레지스트 마스크(118b), 레지스트 마스크(118c), 레지스트 마스크(118d), 레지스트 마스크(118e), 레지스트 마스크(118f), 레지스트 마스크(118g), 레지스트 마스크(118h), 레지스트 마스크(118i)를 형성하고, 금속 도전막의 불필요한 부분을 에칭에 의하여 제거하여 소스 전극층(119a), 드레인 전극층(119b), 소스 전극층(120a), 드레인 전극층(120b), 용량 전극층(121), 접속 전극(122), 제 2 단자(123), 및 금속막의 크랙 억지층(124)을 형성한다(도 3(C) 참조).
본 실시형태에서는 금속 도전막으로서 알루미늄을 300nm 형성하고, 알루미늄 상하에 티타늄을 100nm씩 제공하는 구성으로 한다. 또한, 금속 도전막의 두께는 박막 트랜지스터의 소스 전극층, 드레인 전극층, 용량 전극층, 접속 전극과 아울러 금속막의 크랙 억지층도 형성하기 때문에 저정항이고 또 기계적 강도를 유지할 수 있는 막 두께를 선택할 필요가 있다. 구체적으로는, 금속 도전막으로서 두께 300nm 이상 5,000nm 이하로 형성하고, 더 바람직하게는 500nm 이상 1,500nm 이하로 형성한다.
또한, 금속막의 크랙 억지층(124)으로서는 크랙의 진행(성장)을 억지할 수 있는 폭을 가질 필요가 있다. 다만, 크랙 억지층의 폭을 크게 하면 하나의 기판으로부터 원하는 반도체 장치를 얻을 수 있는 개수가 감소될 가능성도 있다. 따라서, 금속막의 크랙 억지층은 폭 100㎛ 이상 10,000㎛ 이하로 형성하고, 더 바람직하게는 폭 1000㎛ 이상 5,000㎛ 이하로 형성한다.
이 포토리소그래피 공정에서 접속 전극(122), 제 2 단자(123)를 각각 단자부에 형성한다. 또한, 제 2 단자(123)는 소스 전극층(즉, 소스 전극층(119a), 소스 전극층(120a)을 포함하는 소스 전극층)과 전기적으로 접속된다.
또한, 금속막의 크랙 억지층(124)은 소스 전극층(즉, 소스 전극층(119a), 소스 전극층(120a)을 포함하는 소스 전극층)과 다른 공정에서 형성하여도 좋다. 예를 들어, 게이트 전극층(즉, 게이트 전극층(103), 게이트 전극층(106)을 포함하는 게이트 전극층)과 같은 공정에서 형성하여도 좋다. 게이트 전극층 또는 소스 전극층과 동일 공정에서 형성함으로써 제조 프로세스를 증가시키지 않고 상기 금속막의 크랙 억지층을 형성할 수 있어 바람직하다.
또한, 금속막의 크랙 억지층(124)의 평면 형상은 정방형, 장방형, 원형, 타원형 등 어느 형상이라도 좋고, 반도체 소자의 주변에 형성한다. 또한, 상기 크랙 억지층은 상기 반도체 소자의 주변에 연속적으로 형성, 섬 형상(아일랜드 형상)으로 형성, 연속적으로 형성한 크랙 억지층과 섬 형상으로 형성한 크랙 억지층을 조합하여 형성, 또는 연속적으로 형성한 복수의 크랙 억지층을 형성하여도 좋다. 또한, 연속적으로 형성하는 것이 상기 반도체 소자로 진행되는 크랙의 억지 확률이 더 높아지므로 바람직하다.
본 실시형태에서는 도 1(A)에 도시한 바와 같이, 크랙 억지층(124)을 반도체 소자(203) 주변에 장방형으로 연속적으로 폭 1200㎛로 형성한다.
또한, 소스 전극층(119a), 소스 전극층(120a), 드레인 전극층(119b), 드레인 전극층(120b), 접속 전극(122), 제 2 단자(123), 및 크랙 억지층(124)을 형성하기 위한 레지스트 마스크(118a), 레지스트 마스크(118b), 레지스트 마스크(118c), 레지스트 마스크(118d), 레지스트 마스크(118e), 레지스트 마스크(118f), 레지스트 마스크(118g), 레지스트 마스크(118h), 레지스트 마스크(118i)를 잉크젯법으로 형성하여도 좋다. 잉크젯법으로 레지스트 마스크를 형성하면 포토마스크를 사용할 필요가 없으므로 제조 비용을 저감할 수 있다.
다음에, 레지스트 마스크(118a), 레지스트 마스크(118b), 레지스트 마스크(118c), 레지스트 마스크(118d), 레지스트 마스크(118e), 레지스트 마스크(118f), 레지스트 마스크(118g), 레지스트 마스크(118h), 레지스트 마스크(118i)를 제거하고, 산화물 반도체층(116) 및 산화물 반도체층(117)과 접촉되는 보호 절연막으로서 기능하는 산화물 절연층(125)을 형성한다(도 4(A) 참조).
이 단계에서 산화물 반도체층(116) 및 산화물 반도체층(117)은 산화물 절연층(125)과 접촉되는 영역이 형성되고, 그 영역 중 게이트 전극층 및 게이트 절연층과 중첩되는 영역이 채널 형성 영역(126) 및 채널 형성 영역(128)이 된다.
산화물 절연층(125)은 막 두께가 적어도 1nm 이상이고, 산화물 절연층(125)에 물, 수소 등의 불순물을 혼입시키지 않는 방법, 예를 들어, 스퍼터링법 등의 방법을 적절히 사용하여 형성할 수 있다. 본 실시형태에서는 산화물 절연층(125)으로서 막 두께가 300nm인 산화실리콘막을 스퍼터링법을 사용하여 형성한다. 성막시의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 실온으로 한다. 스퍼터링법에 의한 산화실리콘막의 형성은 희 가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희 가스(대표적으로는 아르곤) 및 산소 분위기하에서 행할 수 있다. 또한, 타깃으로서 산화실리콘 타깃 또는 실리콘 타깃을 사용할 수 있다. 예를 들어, 실리콘 타깃을 사용하여 산소 분위기하에서 스퍼터링법으로 산화실리콘막을 형성할 수 있다. 저저항화된 산화물 반도체층과 접촉되어 형성하는 산화물 절연층(125)은 수분, 수소 이온, OH- 등의 불순물을 함유하지 않고, 이들이 외부로부터 침입하는 것을 막는 무기 절연막, 대표적으로는, 산화실리콘막, 질화산화실리콘막, 산화알루미늄막, 또는 산화질화알루미늄막 등을 사용한다.
다음에, 불활성 가스 분위기하 또는 질소 가스 분위기하에서 제 2 가열 처리(바람직하게는, 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하)를 행한다. 예를 들어, 질소 분위기하에서 250℃로 1시간의 제 2 가열 처리를 행한다. 제 2 가열 처리를 행하면, 산화물 절연층(125)과 중첩되는 산화물 반도체층(116) 및 산화물 반도체층(117)의 일부분이 산화물 절연층(125)과 접촉된 상태에서 가열된다.
제 2 가열 처리에 의하여 소스 영역과 드레인 영역 사이의 산화물 반도체층의 노출 부분(채널 형성 영역(126) 및 채널 형성 영역(128))으로부터 산화물 반도체층 내에 산소를 도입하고 확산시킨다. 스퍼터링법으로 산화실리콘막을 제작함으로써, 상기 산화실리콘막 중에 산소를 과잉으로 함유시킬 수 있고, 제 2 가열 처리에 의하여 산화물 반도체층 내로의 그 산소의 도입 및 확산을 촉진시킬 수 있다. 산화물 반도체층 중에 산소를 도입하고 확산시킴으로써 채널 형성 영역의 고저항화(I형화)를 도모할 수 있다. 이로써, 노멀리 오프의 박막 트랜지스터를 얻을 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
구체적으로는, 산화물 반도체층(116)의 게이트 전극층(103)과 중첩되는 채널 형성 영역(126)은 I형이 되고, 소스 전극층(119a)과 중첩되는 고저항 소스 영역(127a)과, 드레인 전극층(119b)과 중첩되는 고저항 드레인 영역(127b)이 자기 정합적으로 형성된다. 마찬가지로, 산화물 반도체층(117)의 게이트 전극층(106)과 중첩되는 채널 형성 영역(128)은 I형이 되고, 소스 전극층(120a)과 중첩되는 고저항 소스 영역(129a)과, 드레인 전극층(120b)과 중첩되는 고저항 드레인 영역(129b)이 자기 정합적으로 형성된다(도 4(A) 참조).
또한, 드레인 전극층(119b) 및 드레인 전극층(120b)(및 소스 전극층(119a) 및 소스 전극층(120a))과 중첩되는 산화물 반도체층(116) 및 산화물 반도체층(117)에서 고저항 드레인 영역(127b) 및 고저항 드레인 영역(129b)(또는 고저항 소스 영역(127a) 및 고저항 소스 영역(129a))을 형성함으로써 회로를 형성할 때, 신뢰성 향상을 도모할 수 있다. 구체적으로는, 고저항 드레인 영역(127b) 및 고저항 드레인 영역(129b)을 형성함으로써 드레인 전극층(119b) 및 드레인 전극층(120b)에서 고저항 드레인 영역(127b) 및 고저항 드레인 영역(129b), 채널 형성 영역(126) 및 채널 형성 영역(128)에 걸쳐 도전성을 단계적으로 변화시킬 수 있는 구조로 할 수 있다. 따라서, 드레인 전극층(119b) 및 드레인 전극층(120b)에 고전원 전위 VDD를 공급하는 배선에 접속시켜 동작시키는 경우에는, 게이트 전극층(103) 및 게이트 전극층(106)과 드레인 전극층(119b) 및 드레인 전극층(120b) 사이에 고전계가 인가되어도 고저항 드레인 영역이 버퍼로서 기능하여 고전계가 국소적으로 인가되지 않고 트랜지스터의 내압을 향상시킨 구성으로 할 수 있다.
또한, 드레인 전극층(119b) 및 드레인 전극층(120b)(및 소스 전극층(119a) 및 소스 전극층(120a))과 중첩되는 산화물 반도체층에서 고저항 드레인 영역(127b) 및 고저항 드레인 영역(129b)(또는 고저항 소스 영역(127a) 및 고저항 소스 영역(129a))을 형성함으로써 회로를 형성할 때, 채널 형성 영역(126) 및 채널 형성 영역(128)에서 누설 전류의 저감을 도모할 수 있다.
또한, 산화물 반도체층에서 고저항 소스 영역 또는 고저항 드레인 영역은 산화물 반도체층의 막 두께가 15nm 이하로 얇은 경우에는 막 두께 방향 전체에 걸쳐 형성되지만, 산화물 반도체층의 막 두께가 30nm 이상 50nm 이하로 두꺼운 경우에는 산화물 반도체층의 일부분인 소스 전극층 또는 드레인 전극층과 접촉되는 영역 및 그 근방이 저저항화되고 고저항 소스 영역 또는 고저항 드레인 영역이 형성되고, 산화물 반도체층에서 게이트 절연층에 가까운 영역이 I형이 될 수도 있다.
산화물 절연층(125) 위에 보호 절연층(132)을 더 형성하여도 좋다. 예를 들어, RF 스퍼터링법을 사용하여 질화실리콘막을 형성한다. RF 스퍼터링법은 양산성이 좋으므로, 보호 절연층의 성막 방법으로서 바람직하다. 보호 절연층은 수분, 수소 이온, OH- 등의 불순물을 함유하지 않고, 이들이 외부로부터 침입되는 것을 막는 무기 절연막, 예를 들어, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 산화질화알루미늄막 등을 사용한다. 본 실시형태에서는 보호 절연층(132)으로서 질화실리콘막을 사용하여 형성한다(도 4(A) 참조).
상술한 공정에 의하여 동일 기판 위에서 구동 회로부에 박막 트랜지스터(133), 화소 회로부에 박막 트랜지스터(134) 및 용량(135)을 제작할 수 있다. 박막 트랜지스터(133) 및 박막 트랜지스터(134)는 고저항 소스 영역, 고저항 드레인 영역, 및 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는 보텀 게이트형 박막 트랜지스터이다. 따라서, 박막 트랜지스터(133) 및 박막 트랜지스터(134)는 고전계가 인가되어도 고저항 드레인 영역 또는 고저항 소스 영역이 버퍼로서 기능하여 고전계가 국소적으로 인가되지 않고 트랜지스터의 내압이 향상된 구성이 된다. 또한, 동일 기판 위에 구동 회로부와 화소 회로부를 형성함으로써, 접속 배선을 단축할 수 있어 반도체 장치(발광 장치)를 소형화 및 저비용화할 수 있다.
또한, 용량(135)은 유전체로서 사용되는 용량부에서의 게이트 절연층(107), 용량 배선층(105), 용량 전극층(121)으로 형성된다.
다음에, 보호 절연층(132) 위에 컬러 필터층(136)을 형성한다. 컬러 필터층(136)은 녹색 컬러 필터층, 청색 컬러 필터층, 적색 컬러 필터층 등을 사용할 수 있고, 녹색 컬러 필터층, 청색 컬러 필터층, 적색 컬러 필터층을 순차적으로 형성한다. 각 컬러 필터층을 인쇄법, 잉크젯법, 포토리소그래피 기술을 사용한 에칭법 등으로 각각 형성한다. 컬러 필터층(136)을 제공함으로써, 밀봉 기판의 접합 정밀도에 의존하지 않고 컬러 필터층(136)과 발광 소자의 발광 영역의 위치 맞춤을 행할 수 있다. 본 실시형태에서는 포토리소그래피 공정에서 녹색 컬러 필터층, 청색 컬러 필터층, 적색 컬러 필터층을 형성한다(도 4(B) 참조).
다음에, 컬러 필터층(녹색 컬러 필터층, 청색 컬러 필터층, 및 적색 컬러 필터층)을 덮는 오버 코트층(137)을 형성한다. 오버 코트층(137)으로서 투광성을 갖는 수지를 사용한다.
또한, 여기서는, RGB의 3색을 사용하여 풀 컬러 표시하는 예를 기재하였지만, 특별히 한정되지 않고, RGBW의 4색을 사용하여 풀 컬러 표시하여도 좋다.
다음에, 오버 코트층(137) 및 보호 절연층(132)을 덮는 보호 절연층(138)을 형성한다(도 4(B) 참조). 보호 절연층(138)은 무기 절연막, 예를 들어, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 산화질화알루미늄막 등을 사용한다. 보호 절연층(138)을 보호 절연층(132)과 같은 조성의 절연막으로 하면, 이후 콘택트 홀을 형성할 때 1번의 공정으로 에칭할 수 있어 바람직하다.
다음에, 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 보호 절연층(138), 보호 절연층(132), 산화물 절연층(125)을 에칭하여 드레인 전극층(120b)에 도달되는 콘택트 홀(140)을 형성하고, 레지스트 마스크를 제거한다(도 5(A) 참조). 또한, 여기서의 에칭에 의하여 제 2 단자(123)에 도달되는 콘택트 홀(141), 접속 전극(122)에 도달되는 콘택트 홀(139)도 형성한다. 또한, 상기 콘택트 홀을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 잉크젯법으로 레지스트 마스크를 형성하면 포토마스크를 사용할 필요가 없으므로 제조 비용을 저감할 수 있다.
다음에, 투광성을 갖는 도전막을 형성한다. 투광성을 갖는 도전막의 재료로서 산화인듐(In2O3)이나 산화인듐-산화주석 합금(In2O3-SnO2, ITO라고 약기함) 등을 사용하여 스퍼터링법이나 진공 증착법 등으로 형성한다. 투광성을 갖는 도전막의 다른 재료로서, 질소를 함유시킨 Al-Zn-O계 비단결정막, 질소를 함유시킨 Zn-O계 비단결정막, 질소를 함유시킨 Sn-Zn-O계 비단결정막을 사용하여도 좋다. 또한, 질소를 함유시킨 Al-Zn-O계 비단결정막의 아연의 조성 비율(at.%)는 47at.% 이하로 하고, 비단결정막 내의 알루미늄의 조성 비율(at.%)보다 크고, 비단결정막 내의 알루미늄의 조성 비율(at.%)는 비단결정막 내의 질소의 조성 비율(at.%)보다 크다. 이와 같은 재료는 염산계의 용액을 사용하여 에칭 처리한다. 그러나, 특히 ITO의 에칭은 잔사(殘渣)가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위하여 산화인듐산화아연 합금(In2O3-ZnO)을 사용하여도 좋다.
또한, 투광성을 갖는 도전막의 조성 비율의 단위는 at.%로 하고, 전자선 마이크로 애널라이저(EPMA: Electron Probe X-ray MicroAnalyzer)를 사용한 분석에 의하여 평가하는 것으로 한다.
다음에, 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 투광성을 갖는 도전막의 불필요한 부분을 제거하여 제 1 전극층(143), 단자 전극(142), 단자 전극(144)을 형성하고, 레지스트 마스크를 제거한다(도 5(B) 참조).
또한, 유전체로서 사용되는 게이트 절연층(107), 용량 배선층(105), 용량 전극층(121)으로 형성되는 용량(135)도 동일 기판 위에 형성할 수 있다. 또한, 반도체 장치(200)에서 용량 전극층(121)은 전원 공급선의 일부분이고, 용량 배선층(105)은 구동 TFT의 게이트 전극층의 일부분이다.
또한, 단자부에 형성된 단자 전극(142) 및 단자 전극(144)은 FPC과의 접속에 사용되는 전극 또는 배선이 된다. 제 1 단자(102) 위에 접속 전극(122)을 사이에 두고 형성된 단자 전극(142)은 게이트 배선의 입력 단자로서 기능하는 접속용 단자 전극이 된다. 제 2 단자(123) 위에 형성된 단자 전극(144)은 소스 배선의 입력 단자로서 기능하는 접속용 단자 전극이다.
다음에, 제 1 전극층(143)의 주연부를 덮도록 격벽(145)을 형성한다. 격벽(145)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막, 또는 실록산계 수지를 사용하여 형성한다.
또한, 실록산계 수지란 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서 유기기(예를 들어, 알킬기, 아릴기, 및 플루오로기)를 사용하여도 좋다.
격벽(145)으로서 PSG(인 유리), BPSG(인 붕소 유리) 등도 사용할 수 있다. 또한, 이들 재료로 형성된 복수의 절연막을 적층시켜 격벽(145)을 형성하여도 좋다.
격벽(145)의 형성법은 특별히 한정되지 않고, 그 재료에 따라 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 등) 등의 방법, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 도구(설비)를 사용할 수 있다. 또한, 격벽(145)의 예로서 기재한 상기 재료 및 방법을 사용하여 반도체 장치(발광 장치)에 사용하는 다른 절연층을 형성하여도 좋다.
격벽(145)은 특히 감광성 수지 재료를 사용하여 제 1 전극층(143) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 형성하면 좋다. 격벽(145)으로서 감광성 수지 재료를 사용하는 경우에는, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
상술한 공정에 의하여, 도 1(A)에 도시한 반도체 소자의 형성 공정이 끝나고 금속막의 크랙 억지층을 포함하는 반도체 장치(200)를 제작할 수 있다.
여기서, 제 1 기판(100)으로부터 반도체 장치(200)를 분리하는 방법의 상세한 내용을 도 6 내지 도 9를 사용하여 설명한다.
우선, 제거할 수 있는 접착층(301)을 사용하여 제 2 기판(302)을 일시적으로 피박리층(300)에 접착한다. 제 2 기판(302)을 피박리층(300)에 접착함으로써 피박리층(300)을 박리층(101)으로부터 용이하게 박리할 수 있다. 또한, 제거할 수 있는 접착층(301)을 사용함으로써 피박리층(300)에 가해지는 응력이 완화되어 박막 트랜지스터를 보호할 수 있다. 또한, 제거할 수 있는 접착층(301)을 사용하기 때문에 제 2 기판(302)이 불필요하게 되면 용이하게 제거할 수 있다(도 6 참조).
제거할 수 있는 접착층(301)으로서는, 예를 들어, 수용성 수지를 그 예로 들 수 있다. 도포한 수용성 수지는 피박리층(300)의 요철을 완화하고, 제 2 기판(302)과 용이하게 접착할 수 있다. 또한, 제거할 수 있는 접착층(301)으로서 빛 또는 열에 의하여 박리할 수 있는 첨착제를 수용성 수지에 적층한 것을 사용하여도 좋다.
제 2 기판(302)으로서는 기계적 강도가 높은 재질을 사용함으로써 피박리층(300)에 물리적 손상을 주지 않고 박리할 수 있어 바람직하다. 본 실시형태에서는 제 2 기판(302)으로서 석영 기판을 사용한다.
다음에, 피박리층(300)을 제 1 기판(100)으로부터 박리(분리)한다(도 6 참조). 박리 방법으로서 다양한 방법을 사용할 수 있다.
박리층(101)에 제 1 절연층(111)을 형성한 경우에는, 박리층(101)과 제 1 절연층(111)이 반도체 소자의 형성 공정에서 행해지는 가열에 의하여 박리층(101)과 제 1 절연층(111)의 계면에 금속 산화막이 형성되고, 상기 박리층(101)에 도달된 홈을 시점으로 하여 상기 금속 산화막이 취약화하고, 박리층(101)과 제 1 절연층(111)의 계면에서 박리가 생긴다.
박리 방법으로서는, 예를 들어, 기계적인 힘(사람의 손이나 치구(治具)로 벗기는 처리나, 롤러를 회전시키면서 분리하는 처리 등)을 사용하여 행하면 좋다. 또한, 홈에 액체를 적하하여 박리층(101) 및 제 1 절연층(111)의 계면에 액체를 침투시키고, 박리층(101)으로부터 피박리층(300)을 박리하여도 좋다. 또한, 홈에 NF3, BrF3, ClF3 등의 불화 가스를 도입하고 박리층(101)을 불화 가스로 에칭하여 제거함으로써 절연 표면을 갖는 제 1 기판(100)으로부터 피박리층(300)을 박리하는 방법을 사용하여도 좋다. 또한, 박리할 때 박리층(101)과 피박리층(300) 사이에 물 등의 액체를 첨가하여 박리하여도 좋다.
그 외의 박리 방법으로서, 박리층(101)을 텅스텐으로 형성한 경우에는 암모니아수와 과산화 수소수의 혼합 용액에 의하여 박리층(101)을 에칭하면서 박리할 수 있다.
또한, 박리층(101)으로서 질소, 산소나 수소 등을 함유한 막(예를 들어, 수소를 함유한 비정질 실리콘막, 수소 함유 합금막, 산소 함유 합금막 등)을 사용하고, 제 1 기판(100)으로서 투광성을 갖는 기판을 사용한 경우에는, 제 1 기판(100) 측으로부터 박리층(101)에 레이저 광을 조사하여 박리층 내에 함유된 질소, 산소나 수소를 기화시킴으로써 제 1 기판(100)과 박리층(101) 사이에서 박리하는 방법을 사용할 수 있다.
다음에, 얇고 또 투광성을 갖는 경량의 제 3 기판(1100)을 수지층(1101)을 사용하여 피박리층(300)에 접착한다(도 7(A) 참조).
얇고 또 투광성을 갖는 경량의 제 3 기판(1100)으로서, 가요성 및 가시광에 대한 투광성을 갖는 기판을 사용할 수 있고, 예를 들어, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN) 등의 폴리에스테르 수지, 폴리아크릴로니트릴 수지, 폴리이미드 수지, 폴리메틸메타크릴레이트 수지, 폴리카보네이트 수지(PC), 폴리에테르설폰 수지(PES), 폴리아미드 수지, 시클로올레핀 수지, 폴리스티렌 수지, 폴리아미드이미드 수지, 폴리염화비닐 수지 등을 적합하게 사용할 수 있다. 또한, 제 3 기판(1100)에는 질화실리콘, 산화질화실리콘 등 질소와 실리콘을 함유한 막이나, 질화알루미늄 등 질소와 알루미늄을 함유한 막과 같이 투수성이 낮은 보호막을 미리 형성해 두어도 좋다. 또한, 제 3 기판(1100)으로서 유기 수지에 섬유체가 함유된 구조체(스위 프리프레그)를 사용하여도 좋다.
본 실시형태에 기재하는 반도체 장치는 제 3 기판(1100) 측의 면으로부터 발광을 추출하는 하면 사출형 발광 장치이므로, 제 3 기판(1100)으로서 투광성을 갖는 기판을 사용하였지만, 제 3 기판(1100) 측의 면과 반대 측의 면으로부터 발광을 추출하는 상면 사출형인 경우에는 제 3 기판(1100)으로서 가요성을 갖는 정도로 얇게 필름화한 금속 기판을 사용하여도 좋다. 금속 기판은 빛을 추출하지 않는 측에 제공한다. 금속 기판을 구성하는 재료는 특별히 한정되지 않지만, 알루미늄, 구리, 니켈, 알루미늄 합금 또는 스테인리스 등의 금속 합금 등을 적합하게 사용할 수 있다.
제 3 기판(1100)의 재료 내에 섬유체가 함유되는 경우에는, 섬유체로서 유기 화합물 또는 무기 화합물의 고강도 섬유를 사용한다. 고강도 섬유란, 구체적으로는 인장 탄성률(tensile modulus of elasticity) 또는 영(Young)률이 높은 섬유를 말하고, 대표적인 예로서는, 폴리비닐알코올계 섬유, 폴리에스테르계 섬유, 폴리아미드계 섬유, 폴리에틸렌계 섬유, 아라미드계 섬유, 폴리파라페닐렌벤조비스옥사졸 섬유, 유리 섬유, 또는 탄소 섬유를 들 수 있다. 유리 섬유로서는, E유리, S유리, D유리, Q유리 등을 사용한 유리 섬유를 들 수 있다. 이들은 직포(織布) 또는 부직포(不織布) 상태로 사용하고, 이 섬유체를 유기 수지에 함유시키고 이 유기 수지를 경화시킨 구조체를 제 3 기판(1100)으로서 사용하여도 좋다. 제 3 기판(1100)으로서 섬유체와 유기 수지로 이루어진 구조체를 사용하면 굴곡이나 국소적인 압력으로 인한 파손에 대한 신뢰성이 향상되기 때문에 바람직한 구성이다.
또한, 제 3 기판(1100) 내에 상술한 바와 같은 섬유체가 함유되는 경우에는, 발광 소자로부터 외부로의 빛의 방출이 막아지는 것을 저감하기 위하여 상기 섬유체가 직경 100nm 이하의 나노 파이버인 것이 바람직하다. 또한, 섬유체와 유기 수지나 접착제의 굴절률을 일치시키는 것이 바람직하다.
수지층(1101)으로서, 자외선 경화형 접착제 등 광 경화형 접착제, 반응 경화형 접착제, 열 경화형 접착제, 또는 혐기형 접착제 등 각종 경화형 접착제를 사용할 수 있다. 이들의 접착제의 재질로서는 에폭시 수지, 아크릴 수지, 실리콘(silicone) 수지, 페놀 수지 등을 사용할 수 있다.
또한, 제 3 기판(1100)으로서 프리프레그를 사용한 경우에는, 접착제를 사용하지 않고 피박리층(300)과 제 3 기판(1100)을 직접 압착하여 접착한다. 이 때, 상기 구조체의 유기 수지로서, 반응 경화형, 열 경화형, 자외선 경화형 등 추가 처리를 실시함으로써 경화가 진행되는 것을 사용하면 좋다.
제 3 기판(1100)을 제공한 후, 제 2 기판(302) 및 제거할 수 있는 접착층(301)을 제거하여 제 1 전극층(143)을 노출시킨다(도 7(B) 참조).
또한, 본 실시형태에서는 접착층(301)으로서 제거할 수 있는 접착층을 사용하기 때문에 제거하는 경우를 예시하였지만, 제 3 기판(1100)으로서 프리프레그를 사용한 경우 등에는 제거하지 않아도 좋다.
상술한 공정에 의하여 제 3 기판(1100) 위에 구동 회로부(201), 박막 트랜지스터(134), 및 발광 소자의 제 1 전극층(143)까지가 형성된 피박리층(300)을 형성할 수 있다.
다음에, 제 1 전극층(143) 및 격벽(145) 위에 EL층(193)을 형성한다. EL층(193)에는 저분자 재료 및 고분자 재료 중 어느 쪽이나 사용할 수도 있다. 또한, EL층(193)을 형성하는 재료는 유기 화합물 재료만으로 이루어진 것뿐만 아니라, 무기 화합물을 일부에 함유한 구성도 포함하는 것으로 한다. EL층(193)은 적어도 발광층을 갖고, 1층의 발광층으로 이루어진 단층 구조라도 좋고, 각각 상이한 기능을 갖는 층으로 이루어진 적층 구조라도 좋다. 예를 들어, 발광층 외 정공 주입층, 정공 수송층, 캐리어 블로킹 층, 전자 수송층, 전자 주입층 등, 각각의 기능을 갖는 기능층을 적절히 조합하여 구성할 수 있다. 또한, 각각의 층이 갖는 기능을 2개 이상 아울러 갖는 층을 포함하여도 좋다(도 8(A) 참조).
또한, EL층(193)은 증착법, 잉크젯법, 스핀 코트법, 딥 코트법, 노즐 프린팅법 등 습식과 건식을 막론하고 사용하여 형성할 수 있다.
다음에, EL층(193) 위에 제 2 전극층(194)을 형성한다. 또한, 제 1 전극층(143)을 양극으로 한 경우에는 제 2 전극층(194)은 음극이 되고, 제 1 전극층(143)을 음극으로 한 경우에는 제 2 전극층(194)은 양극이 되므로, 제 1 전극층(143) 및 제 2 전극층(194) 각각의 극성에 따른 일 함수를 갖는 재료를 선택하여 형성하는 것이 바람직하다.
본 실시형태에서는 제 1 전극층(143)을 양극으로서 사용하고, EL층(193)은 제 1 전극층(143) 측에서 순서로 정공 주입층, 정공 수송층, 발광층, 전자 주입층이 적층된 구조로 한다. 발광층으로서는 각종 재료를 사용할 수 있다. 예를 들어, 형광을 발광하는 형광성 화합물이나 인광을 발광하는 인광성 화합물을 사용할 수 있다. 또한, 제 2 전극층(194)은 일 함수가 작은 재료를 사용한다. 또한, 제 1 전극층(143) 측에서 발광을 추출하기 때문에 제 2 전극층(194)은 반사율이 높은 재료를 선택한다.
또한, 제 2 전극층(194) 위에 보호층을 제공하여도 좋다. 예를 들어, 보호층으로서 스퍼터링법, 플라즈마 CVD법, 도포법, 인쇄법 등에 의하여, 예를 들어, 질화실리콘, 질화산화실리콘, 산화질화실리콘 등 질소와 실리콘을 함유한 재료 또는 산화알루미늄 등을 사용하여 단층으로 또는 적층하여 형성한다. 또는, 상술한 무기 절연막과, 수지막 등 유기 절연막을 적층시켜 보호층을 형성하여도 좋다. 보호층을 제공함으로써 수분이나 산소 등의 기체가 소자부에 침입되는 것을 방지할 수 있다. 보호층의 두께는 10nm 이상 1,000nm 이하가 바람직하고, 더 바람직하게는 100nm 이상 700nm 이하이다.
다음에, 수지층(1201)을 사용하여 구동 회로부(201), 화소 회로부(202), 크랙 억지 영역(205)을 덮어 제 4 기판(1200)을 접착한다(도 8(B) 참조).
수지층(1201)은 밀착성이 양호한 재료를 사용하여 형성하는 것이 바람직하다. 예를 들어, 아크릴 수지, 폴리이미드 수지, 멜라민 수지, 폴리에스테르 수지, 폴리카보네이트 수지, 페놀 수지, 에폭시 수지, 폴리아세탈, 폴리에테르, 폴리우레탄, 폴리아미드(나일론), 푸란 수지, 디아릴프탈레이트 수지 등의 유기 화합물, 실리카 유리로 대표되는 실록산 폴리머계 재료를 출발 재료로 하여 형성된 실리콘, 산소, 수소로 이루어진 화합물 중 Si-O-Si 결합을 포함하는 무기 실록산 폴리머, 또는 알킬실록산폴리머, 알킬실세스키옥산폴리머, 수소화실세스키옥산폴리머, 수소화알킬실세스키옥산폴리머로 대표되는 실리콘에 결합되는 수소가 메틸이나 페닐 등의 유기기에 의하여 치환된 유기 실록산폴리머 등을 사용할 수 있다. 또한, 수지층(1201)은 이들 재료 내에 섬유체가 함유되어도 좋다.
수지층(1201)은, 예를 들어, 도포법을 사용하여 조성물을 도포하고, 건조 가열하여 형성할 수 있다. 또한, 수지층(1201)으로서 섬유체를 유기 수지에 함유시킨 구조체를 사용할 수도 있다.
제 4 기판(1200)으로서 얇고 또 투수성이 낮은 기판을 사용한다. 예를 들어, 금속 기판을 사용할 수 있다. 금속 기판을 구성하는 재료는 특별히 한정되지 않지만, 알루미늄, 구리, 니켈, 알루미늄 합금 또는 스테인리스 등의 금속 합금 등을 적합하게 사용할 수 있다. 또한, 제 4 기판(1200)을 접착하기 전에 진공 중에서 베이크하거나 플라즈마 처리함으로써 금속 기판 표면에 부착된 물을 제거해 두는 것이 바람직하다. 또한, 제 4 기판(1200) 표면에도 수지막을 제공하여 제 4 기판(1200)의 보호를 도모하여도 좋다.
제 4 기판(1200)은 라미네이터를 사용하여 접착할 수도 있다. 예를 들어, 라미네이터를 사용하여 금속 기판에 시트 형상의 접착제를 접착시켜 두고, 그것을 화소 회로부(202) 및 구동 회로부(201) 위에 라미네이터를 사용하여 접착시켜도 좋다. 또한, 스크린 인쇄 등으로 제 4 기판(1200)에 수지층(1201)을 인쇄해 두고, 그것을 발광 소자 위에 라미네이터를 사용하여 접착하는 방법 등이 있다. 또한, 감압하에서 이 공정을 행하면 기포가 들어가기 어려워 바람직하다.
상술한 공정을 거쳐 구동 회로부(201), 화소 회로부(202), 크랙 억지 영역(205)이 플렉시블 기판인 제 3 기판(1100)과 플렉시블 기판인 제 4 기판(1200) 사이에 협지된다.
상술한 바와 같이, 제 1 기판(100)으로부터 피박리층(300)을 분리하고, 플렉시블 기판인 제 3 기판(1100)과 플렉시블 기판인 제 4 기판(1200) 사이에 피박리층(300)을 협지시킬 때까지 복수의 공정을 거친다. 따라서, 반도체 장치(200) 주변에 크랙 억지 영역(205)을 제공함으로써, 기판 외주부에 발생하는 크랙으로 인하여 반도체 장치(200)에 대미지가 들어가지 않고, 수율 좋게 반도체 장치(200)를 분리하고 플렉시블 기판에 전치할 수 있다.
다음에, 크랙 억지 영역(205)을 제거함으로써, 구동 회로부(201), 화소 회로부(202)를 포함하는 반도체 소자를 플렉시블 기판 위에 제작한다(도 9 참조).
크랙 억지 영역(205)의 제거 방법은 제 3 기판(1100)과 제 4 기판(1200)의 재료에 따라 적절히 선택할 수 있다. 대표적으로는, 커터 나이프나 레이저를 사용하여 제거할 수 있다. 본 실시형태에서는 레이저 광을 조사하여 분단하는 방법을 적용한다.
상기 분단 공정에 사용하는 레이저 광의 파장, 강도, 빔 크기 등의 조건은 특별히 한정되지 않는다. 적어도 반도체 장치를 분단할 수 있는 조건이면 좋다. 레이저 광의 발진기로서, 예를 들어, Ar 레이저, Kr 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti: 사파이어 레이저, 헬륨카드뮴 레이저 등의 연속 발진 레이저, Ar 레이저, Kr 레이저, 엑시머(ArF, KrF, XeCl)레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti: 사파이어 레이저, 구리 증기 레이저, 금 증기 레이저 등의 펄스 발진 레이저를 사용할 수 있다.
본 실시형태에서는 크랙 억지 영역(205)을 제거하는 경우를 예시하였지만, 이것에 한정되지 않고, 크랙 억지 영역을 제거하지 않고 그대로 반도체 장치의 일부분으로서 기능시켜도 좋다.
본 실시형태에서는 피박리층(300)에 트랜지스터(133), 트랜지스터(134), 발광 소자의 제 1 전극층(143)까지 제공하는 방법을 예시하였지만, 본 명세서에 개시하는 발명은 이것에 한정되지 않고, 발광 소자까지 형성하고 나서(즉, 발광 소자의 제 2 전극층(194)을 형성한 후), 박리 및 전치하여도 좋다. 또한, 제 1 절연층(111)과 제 1 전극층(143)을 형성한 피박리층(300)을 박리 및 전치하고, 전치 후에 트랜지스터나 발광 소자를 제작하여도 좋다. 또한, 제 1 절연층(111)만 제작 기판에 형성하고, 기판에 박리 및 전치한 후, 박막 트랜지스터나 발광 소자를 제작하여도 좋다.
본 실시형태에서는 반도체 장치 중 하나로서 액티브 매트릭스형 발광 장치에 대하여 설명하였지만 패시브 매트릭스형 발광 장치의 제작 방법에 적용할 수도 있다.
또한, 본 실시형태에서는 반도체 장치 중 하나로서 발광 장치에 대하여 설명하였지만, 액정 표시 장치, 반도체 회로, 전자 기기 등 반도체 특성을 이용함으로써 기능할 수 있는 반도체 장치 및 모든 반도체 장치의 제작 방법에 적용할 수 있다.
본 실시형태에 따르면, 내열성이 높은 기판을 이용하여 제작한 박막 트랜지스터를 얇고 또 투광성을 갖고 경량인 제 3 기판에 전치할 수 있다. 따라서, 제 3 기판의 내열성에 상관없이 신뢰성이 높고 전기 특성이 양호한 박막 트랜지스터를 형성할 수 있다. 이러한 박막 트랜지스터를 동일 기판 위의 화소 회로부 및 구동 회로부에 형성한 반도체 장치는 신뢰성이 뛰어나고 동작 특성이 뛰어나다.
상술한 바와 같이, 반도체 소자가 형성되는 주변에 금속막의 크랙 억지층을 제공함으로써 기판 외주부로부터 크랙이 발생하는 것을 억지하고 반도체 소자로의 대미지를 저감할 수 있다. 또한, 박리 및 전치할 때 상기 반도체 장치에 외주부로부터 물리적인 힘이 가해진 경우라도 크랙 억지층에 의하여 상기 반도체 장치까지 크랙이 진행(성장)하는 것을 방지할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 기재한 금속막의 크랙 억지층이 아니라 수지층의 크랙 억지층을 형성하는 예를 도 14(A) 내지 도 16(B)를 사용하여 설명한다. 따라서, 다른 부분은 실시형태 1과 같은 방법으로 행할 수 있고, 실시형태 1과 동일 부분 또는 같은 기능을 갖는 부분, 공정의 반복 설명은 생략한다. 또한, 도 14(A) 내지 도 16(B)는 도 1(A) 내지 도 9와 일부분의 공정이 상이한 점 외는 같으므로 같은 개소에는 같은 부호를 사용하고 같은 개소의 상세한 설명은 생략한다.
우선, 실시형태 1에 따라 기판(100) 위에 박리층(101), 제 1 절연층(111), 게이트 전극층(103), 도전층(104), 용량 배선층(105), 게이트 전극층(106), 제 1 단자(102), 게이트 절연층(107), 콘택트 홀(109a), 콘택트 홀(109b), 산화물 반도체층(116), 산화물 반도체층(117)을 형성한다(도 14(A) 참조).
다음에, 산화물 반도체층(116), 산화물 반도체층(117), 및 게이트 절연층(107) 위에 금속 재료로 이루어진 금속 도전막을 스퍼터링법이나 진공 증착법으로 형성한다.
금속 도전막의 재료로서는 알루미늄, 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐, 은, 구리, 금, 백금, 니켈, 팔라듐 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금, 또는 상술한 원소를 조합한 금속막 등을 들 수 있다. 또한, 금속 도전막은 단층 구조라도 좋고, 2층 이상의 적층 구조라도 좋다. 예를 들어, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 티타늄막과 그 티타늄막 위에 겹쳐 알루미늄막을 적층하고 그 위에 티타늄막을 더 형성하는 3층 구조 등을 들 수 있다.
금속 도전막을 형성한 후에 가열 처리를 행하는 경우에는, 금속 도전막이 그 가열 처리에 견딜 수 있는 내열성을 갖는 것이 바람직하다.
다음에, 포토리소그래피 공정을 행하여 레지스트 마스크(150a), 레지스트 마스크(150b), 레지스트 마스크(150c), 레지스트 마스크(150d), 레지스트 마스크(150e), 레지스트 마스크(150f), 레지스트 마스크(150g)를 형성하고, 금속 도전막의 불필요한 부분을 에칭에 의하여 제거하여 소스 전극층(119a), 드레인 전극층(119b), 소스 전극층(120a), 드레인 전극층(120b), 용량 전극층(121), 접속 전극(122), 제 2 단자(123)를 형성한다(도 14(B) 참조).
본 실시형태에서는 금속 도전막으로서 알루미늄을 300nm 형성하고, 알루미늄 상하에 티타늄을 100nm씩 제공하는 구성으로 한다.
또한, 소스 전극층(119a), 소스 전극층(120a), 드레인 전극층(119b), 드레인 전극층(120b), 접속 전극(122), 및 제 2 단자(123)를 형성하기 위한 레지스트 마스크(150a), 레지스트 마스크(150b), 레지스트 마스크(150c), 레지스트 마스크(150d), 레지스트 마스크(150e), 레지스트 마스크(150f), 레지스트 마스크(150g)를 잉크젯법으로 형성하여도 좋다. 잉크젯법으로 레지스트 마스크를 형성하면 포토마스크를 사용할 필요가 없으므로 제조 비용을 저감할 수 있다.
다음에, 레지스트 마스크(150a), 레지스트 마스크(150b), 레지스트 마스크(150c), 레지스트 마스크(150d), 레지스트 마스크(150e), 레지스트 마스크(150f), 레지스트 마스크(150g)를 제거하고, 산화물 반도체층(116) 및 산화물 반도체층(117)과 접촉되는 보호 절연막으로서 기능하는 산화물 절연층(125)을 형성한다(도 15(A) 참조).
이 단계에서 산화물 반도체층(116) 및 산화물 반도체층(117)에 산화물 절연층(125)과 접촉되는 영역이 형성되고, 그 영역 중 게이트 전극층과 게이트 절연층과 중첩되는 영역이 채널 형성 영역(126) 및 채널 형성 영역(128)이 된다.
산화물 절연층(125)은 막 두께가 적어도 1nm 이상이고, 산화물 절연층(125)에 물, 수소 등의 불순물을 혼입시키지 않는 방법, 예를 들어, 스퍼터링법 등의 방법을 적절히 사용하여 형성할 수 있다. 본 실시형태에서는 산화물 절연층(125)으로서 막 두께가 300nm인 산화실리콘막을 스퍼터링법을 사용하여 형성한다. 성막시의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 실온으로 한다. 스퍼터링법에 의한 산화실리콘막의 형성은 희 가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희 가스(대표적으로는 아르곤) 및 산소 분위기하에서 행할 수 있다. 또한, 타깃으로서 산화실리콘 타깃 또는 실리콘 타깃을 사용할 수 있다. 예를 들어, 실리콘 타깃을 사용하여 산소 분위기하에서 스퍼터링법으로 산화실리콘을 형성할 수 있다. 저저항화된 산화물 반도체층과 접촉되어 형성하는 산화물 절연층(125)은 수분, 수소 이온, OH- 등의 불순물을 함유하지 않고, 이들이 외부로부터 침입하는 것을 막는 무기 절연막, 대표적으로는, 산화실리콘막, 질화산화실리콘막, 산화알루미늄막, 또는 산화질화알루미늄막 등을 사용한다.
다음에, 불활성 가스 분위기하 또는 질소 가스 분위기하에서 제 2 가열 처리(바람직하게는, 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하)를 행한다. 예를 들어, 질소 분위기하에서 250℃로 1시간의 제 2 가열 처리를 행한다. 제 2 가열 처리를 행하면, 산화물 절연층(125)과 중첩되는 산화물 반도체층(116) 및 산화물 반도체층(117)의 일부분이 산화물 절연층(125)과 접촉된 상태에서 가열된다.
제 2 가열 처리에 의하여 소스 영역과 드레인 영역 사이의 산화물 반도체층의 노출 부분(채널 형성 영역(126) 및 채널 형성 영역(128))에 산소를 도입하고 확산시킨다. 스퍼터링법으로 산화실리콘막을 제작함으로써, 상기 산화실리콘막 중에 산소를 과잉으로 함유시킬 수 있고, 제 2 가열 처리에 의하여 산화물 반도체층 내로의 그 산소의 도입 및 확산을 촉진시킬 수 있다. 산화물 반도체층 중에 산소를 도입하고 확산시킴으로써 채널 형성 영역(126) 및 채널 형성 영역(128)의 고저항화(I형화)를 도모할 수 있다. 이로써, 노멀리 오프의 박막 트랜지스터를 얻을 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
구체적으로는, 산화물 반도체층(116)의 게이트 전극층(103)과 중첩되는 채널 형성 영역(126)은 I형이 되고, 소스 전극층(119a)과 중첩되는 고저항 소스 영역(127a)과, 드레인 전극층(119b)과 중첩되는 고저항 드레인 영역(127b)이 자기 정합적으로 형성된다. 마찬가지로, 산화물 반도체층(117)의 게이트 전극층(106)과 중첩되는 채널 형성 영역(128)은 I형이 되고, 소스 전극층(120a)과 중첩되는 고저항 소스 영역(129a)과, 드레인 전극층(120b)과 중첩되는 고저항 드레인 영역(129b)이 자기 정합적으로 형성된다(도 15(A) 참조).
또한, 드레인 전극층(119b) 및 드레인 전극층(120b)(및 소스 전극층(119a) 및 소스 전극층(120a))과 중첩되는 산화물 반도체층(116) 및 산화물 반도체층(117)에서 고저항 드레인 영역(127b) 및 고저항 드레인 영역(129b)(또는 고저항 소스 영역(127a) 및 고저항 소스 영역(129a))을 형성함으로써 회로를 형성할 때, 신뢰성 향상을 도모할 수 있다. 구체적으로는, 고저항 드레인 영역(127b) 및 고저항 드레인 영역(129b)을 형성함으로써 드레인 전극층(119b) 및 드레인 전극층(120b)에서 고저항 드레인 영역(127b) 및 고저항 드레인 영역(129b), 채널 형성 영역(126) 및 채널 형성 영역(128)에 걸쳐 도전성을 단계적으로 변화시킬 수 있는 구조로 할 수 있다. 따라서, 드레인 전극층(119b) 및 드레인 전극층(120b)에 고전원 전위 VDD를 공급하는 배선에 접속시켜 동작시키는 경우에는, 게이트 전극층(103) 및 게이트 전극층(106)과 드레인 전극층(119b) 및 드레인 전극층(120b) 사이에 고전계가 인가된 경우라도 고저항 드레인 영역이 버퍼로서 기능하여 고전계가 국소적으로 인가되지 않고 트랜지스터의 내압을 향상시킨 구성으로 할 수 있다.
또한, 드레인 전극층(119b) 및 드레인 전극층(120b)(및 소스 전극층(119a) 및 소스 전극층(120a))과 중첩되는 산화물 반도체층에서 고저항 드레인 영역(127b) 및 고저항 드레인 영역(129b)(또는 고저항 소스 영역(127a) 및 고저항 소스 영역(129a))을 형성함으로써 회로를 형성할 때 채널 형성 영역(126) 및 채널 형성 영역(128)에서 누설 전류의 저감을 도모할 수 있다.
또한, 산화물 반도체층에서 고저항 소스 영역 또는 고저항 드레인 영역은 산화물 반도체층의 막 두께가 15nm 이하로 얇은 경우에는 막 두께 방향 전체에 걸쳐 형성되지만, 산화물 반도체층의 막 두께가 30nm 이상 50nm 이하로 두꺼운 경우에는 산화물 반도체층의 일부분인 소스 전극층 또는 드레인 전극층과 접촉되는 영역 및 그 근방이 저저항화되고 고저항 소스 영역 또는 고저항 드레인 영역이 형성되고, 산화물 반도체층에서 게이트 절연층에 가까운 영역이 I형이 될 수도 있다.
산화물 절연층(125) 위에 보호 절연층(132)을 더 형성하여도 좋다. 예를 들어, RF 스퍼터링법을 사용하여 질화실리콘막을 형성한다. RF 스퍼터링법은 양산성이 좋으므로, 보호 절연층의 성막 방법으로서 바람직하다. 보호 절연층은 수분, 수소 이온, OH- 등의 불순물을 함유하지 않고, 이들이 외부로부터 침입되는 것을 막는 무기 절연막, 예를 들어, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 산화질화알루미늄막 등을 사용한다. 본 실시형태에서는 보호 절연층으로서 보호 절연층(132)을 질화실리콘막을 사용하여 형성한다(도 15(A) 참조).
상술한 공정에 의하여 동일 기판 위에서 구동 회로부에 박막 트랜지스터(133), 화소 회로부에 박막 트랜지스터(134) 및 용량(135)을 제작할 수 있다. 박막 트랜지스터(133) 및 박막 트랜지스터(134)는 고저항 소스 영역, 고저항 드레인 영역, 및 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는 보텀 게이트형 박막 트랜지스터이다. 따라서, 박막 트랜지스터(133) 및 박막 트랜지스터(134)는 고전계가 인가되어도 고저항 드레인 영역 또는 고저항 소스 영역이 버퍼로서 기능하여 고전계가 국소적으로 인가되지 않고 트랜지스터의 내압이 향상된 구성이 된다. 또한, 동일 기판 위에 구동 회로부와 화소 회로부를 형성함으로써, 구동 회로와 외부 신호의 접속 배선을 단축할 수 있어 반도체 장치(발광 장치)를 소형화 및 저비용화할 수 있다.
또한, 용량(135)은 유전체로서 사용되는 용량부에서의 게이트 절연층(107), 용량 배선층(105), 용량 전극층(121)으로 형성된다.
다음에, 보호 절연층(132) 위에 컬러 필터층(136)을 형성한다. 컬러 필터층(136)은 녹색 컬러 필터층, 청색 컬러 필터층, 적색 컬러 필터층 등을 사용할 수 있고, 녹색 컬러 필터층, 청색 컬러 필터층, 적색 컬러 필터층을 순차적으로 형성한다. 각 컬러 필터층을 인쇄법, 잉크젯법, 포토리소그래피 기술을 사용한 에칭법 등으로 각각 형성한다. 컬러 필터층(136)을 제공함으로써, 밀봉 기판의 접합 정밀도에 의존하지 않고 컬러 필터층(136)과 발광 소자의 발광 영역의 위치 맞춤을 행할 수 있다. 본 실시형태에서는 포토리소그래피 공정에서 녹색 컬러 필터층, 청색 컬러 필터층, 적색 컬러 필터층을 형성한다(도 15(B) 참조).
다음에, 컬러 필터층(녹색 컬러 필터층, 청색 컬러 필터층, 및 적색 컬러 필터층)을 덮는 오버 코트층(137)을 형성한다. 오버 코트층(137)으로서 투광성을 갖는 수지를 사용한다.
또한, 여기서는, RGB의 3색을 사용하여 풀 컬러 표시하는 예를 기재하였지만, 특별히 한정되지 않고, RGBW의 4색을 사용하여 풀 컬러 표시하여도 좋다.
다음에, 오버 코트층(137) 및 보호 절연층(132)을 덮는 보호 절연층(138)을 형성한다(도 15(B) 참조). 보호 절연층(138)은 무기 절연막, 예를 들어, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 산화질화알루미늄막 등을 사용한다. 보호 절연층(138)을 보호 절연층(132)과 같은 조성의 절연막으로 하면, 이후 콘택트 홀을 형성할 때 1번의 공정으로 에칭할 수 있어 바람직하다.
다음에, 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 보호 절연층(138), 보호 절연층(132), 산화물 절연층(125)을 에칭하여 드레인 전극층(120b)에 도달되는 콘택트 홀(140)을 형성하고, 레지스트 마스크를 제거한다(도 16(A) 참조). 또한, 여기서의 에칭에 의하여 제 2 단자(123)에 도달되는 콘택트 홀(141), 접속 전극(122)에 도달되는 콘택트 홀(139)도 형성한다. 또한, 상기 콘택트 홀을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 잉크젯법으로 레지스트 마스크를 형성하면 포토마스크를 사용할 필요가 없으므로 제조 비용을 저감할 수 있다.
다음에, 투광성을 갖는 도전막을 형성한다. 투광성을 갖는 도전막의 재료로서 산화인듐(In2O3)이나 산화인듐-산화주석 합금(In2O3-SnO2, ITO라고 약기함) 등을 사용하여 스퍼터링법이나 진공 증착법 등으로 형성한다. 투광성을 갖는 도전막의 다른 재료로서, 질소를 함유시킨 Al-Zn-O계 비단결정막, 질소를 함유시킨 Zn-O계 비단결정막, 질소를 함유시킨 Sn-Zn-O계 비단결정막을 사용하여도 좋다. 또한, 질소를 함유시킨 Al-Zn-O계 비단결정막의 아연의 조성 비율(at.%)은 47at.% 이하로 하고, 비단결정막 내의 알루미늄의 조성 비율(at.%)보다 크고, 비단결정막 내의 알루미늄의 조성 비율(at.%)은 비단결정막 내의 질소의 조성 비율(at.%)보다 크다. 이와 같은 재료는 염산계의 용액을 사용하여 에칭 처리한다. 그러나, 특히 ITO의 에칭은 잔사가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위하여 산화인듐-산화아연 합금(In2O3-ZnO)을 사용하여도 좋다.
또한, 투광성을 갖는 도전막의 조성 비율의 단위는 at.%로 하고, 전자선 마이크로 애널라이저(EPMA: Electron Probe X-ray MicroAnalyzer)를 사용한 분석에 의하여 평가하는 것으로 한다.
다음에, 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 투광성을 갖는 도전막의 불필요한 부분을 제거하여 제 1 전극층(143), 단자 전극(142), 단자 전극(144)을 형성하고, 레지스트 마스크를 제거한다(도 16(B) 참조).
유전체로서 사용되는 게이트 절연층(107), 용량 배선층(105), 용량 전극층(121)으로 형성되는 용량(135)도 동일 기판 위에 형성할 수 있다. 또한, 반도체 장치(400)에서 용량 전극층(121)은 전원 공급선의 일부분이고, 용량 배선층(105)은 구동 TFT의 게이트 전극층의 일부분이다.
단자부에 형성된 단자 전극(142) 및 단자 전극(144)은 FPC와의 접속에 사용되는 전극 또는 배선이 된다. 제 1 단자(102) 위에 접속 전극(122)을 사이에 두고 형성된 단자 전극(142)은 게이트 배선의 입력 단자로서 기능하는 접속용 단자 전극이 된다. 제 2 단자(123) 위에 형성된 단자 전극(144)은 소스 배선의 입력 단자로서 기능하는 접속용 단자 전극이다.
다음에, 제 1 전극층(143)의 주연부를 덮도록 격벽(145)을 형성한다. 또한, 격벽(145)과 동시에 크랙 억지 영역(205)에 수지막의 크랙 억지층(151)을 형성한다. 격벽(145) 및 수지막의 크랙 억지층(151)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막, 또는 실록산계 수지를 사용하여 형성한다.
또한, 실록산계 수지란 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서 유기기(예를 들어, 알킬기, 아릴기, 및 플루오로기)를 사용하여도 좋다.
격벽(145) 및 수지층의 크랙 억지층(151)으로서 PSG(인 유리), BPSG(인 붕소 유리) 등도 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시켜 격벽(145)을 형성하여도 좋다.
격벽(145) 및 수지층의 크랙 억지층(151)의 형성법은 특별히 한정되지 않고, 그 재료에 따라 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등) 등의 방법, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 도구(설비)를 사용할 수 있다. 또한, 반도체 장치(발광 장치)에 사용하는 다른 절연층으로서 격벽(145)의 예로서 기재한 상기 재료 및 방법을 사용하여도 좋다.
격벽(145) 및 수지층의 크랙 억지층(151)은 특히 감광성 수지 재료를 사용하여 제 1 전극층(143) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 형성하면 좋다. 격벽(145) 및 수지층의 크랙 억지층(151)으로서 감광성 수지 재료를 사용하는 경우에는, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
수지층의 크랙 억지층(151)으로서는 크랙의 진행(성장)을 억지할 수 있는 막 두께 및 폭을 가질 필요가 있다. 다만, 수지층의 크랙 억지층의 폭을 크게 하면 하나의 기판으로부터 원하는 반도체 장치를 얻을 수 있는 개수가 감소될 가능성도 있다. 따라서, 수지층의 크랙 억지층은 두께가 700nm 이상 20,000nm 이하로 형성하고, 폭 100㎛ 이상 10,000㎛ 이하로 형성한다.
상술한 공정에 의하여, 도 16(B)에 도시한 반도체 소자의 형성 공정이 끝나고 수지층의 크랙 억지층을 포함하는 반도체 장치(400)를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
상기 실시형태와 상이한 반도체 장치의 제작 방법에 대하여 다른 예를 도 10(A) 내지 도 13을 사용하여 설명한다. 실시형태 1 및 실시형태 2에서 구동 회로부와 화소 회로부를 구성하는 박막 트랜지스터를 갖는 반도체 장치 중 하나인 표시 장치의 제작 방법에 대하여 설명하지만, 본 실시형태에서는 다른 일 형태인 반도체 집적 회로 칩(IC 칩이라고도 함)의 제작 방법에 대하여 설명한다.
도 10(A)는 반도체 장치의 평면도이고, 도 10(B)는 도 10(A)의 반도체 장치인 반도체 집적 회로 칩의 일부분의 확대 평면도를 도시한 것이고, 도 10(C)는 도 10(B)의 파선 CD로 절단한 단면도이다. 또한, 도 10(A) 내지 도 10(C)는 반도체 장치의 형성 공정이 끝나고, 제 1 기판으로부터 반도체 장치를 분리하기 전의 평면도 및 단면도를 도시한 것이다.
도 10(A)는 반도체 장치인 반도체 집적 회로 칩(IC 칩이라고도 함)(이하, IC 칩이라고 약기함)을 복수 개 인접시켜 형성하고, 복수의 반도체 집적 회로의 주변에 금속막의 크랙 억지층(750)을 형성한다.
본 실시형태에서 도 10(A)에 도시한 복수의 반도체 장치인 IC 칩을 한꺼번에 박리할 수 있다.
본 실시형태와 같이, 복수의 반도체 장치에 금속막의 크랙 억지층을 형성할 수도 있다. 즉, 크랙 억지층의 평면상의 크기는 특별히 한정되지 않고 기판으로부터 반도체 장치를 분리하는 크기에 따라 적절히 변경할 수 있다.
도 10(A) 내지 도 10(C)에 도시한 본 실시형태에 따른 반도체 장치는 기판(701) 위에 박리층(702)을 갖고, 박리층(702) 위에 제 1 절연층(703)을 갖고, 제 1 절연층(703) 위에 집적 회로(751)를 갖는다. 집적 회로(751)는 박막 트랜지스터(730a) 및 박막 트랜지스터(730b)로 형성된다. 또한, 박막 트랜지스터(730a) 및 박막 트랜지스터(730b) 상방에 안테나(720)를 갖고, 박막 트랜지스터(730a)는 안테나(720)와 전기적으로 접합한다.
여기서, 도 10(C)에 도시한 반도체 장치(700)의 제작 방법의 일례를 도 11(A) 내지 도 14(B)를 사용하여 자세히 설명한다. 또한, 이하에 설명하는 구성에서 동일 부분 또는 같은 기능을 갖는 부분에 동일 부호를 상이한 도면간에서 공통적으로 사용하고, 그 반복 설명은 생략한다.
우선, 기판(701) 표면에 박리층(702)을 형성하고, 이어서 제 1 절연층(703) 및 반도체층(704)(예를 들어, 비정질 실리콘을 함유한 막)을 형성한다(도 11(A) 참조). 박리층(702), 제 1 절연층(703), 및 반도체층(704)은 연속적으로 형성할 수 있다. 연속적으로 형성함으로써 박리층(702) 또는 제 1 절연층(703)이 대기에 노출되지 않으므로 불순물이 혼입되는 것을 방지할 수 있다.
또한, 박리층(702)은 실시형태 1에 기재한 박리층(101), 제 1 절연층(703)은 실시형태 1에 기재한 제 1 절연층(111)과 같은 수법으로 형성할 수 있다.
반도체층(704)은 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등에 의하여 형성할 수 있다. 본 실시형태에서는 플라즈마 CVD법에 의하여 비정질 실리콘막을 두께가 66nm가 되도록 형성한다. 또한, 반도체층으로서 비정질 실리콘막을 사용하는 경우에는 25nm 이상 300nm 이하, 바람직하게는 50nm 이상 70nm 이하로 형성한다.
다음에, 반도체층(704)에 레이저 광을 조사하여 결정화를 행한다. 또한, 레이저 광의 조사와, RTA 또는 퍼니스 어닐로를 사용하는 열 결정화법, 결정화를 촉진시키는 금속 원소를 사용하는 열 결정화법을 조합한 방법 등에 의하여 반도체층(704)의 결정화를 행하여도 좋다. 그 후, 얻어진 결정질 반도체막을 원하는 형상으로 에칭하여 반도체층(704a) 및 반도체층(704b)을 형성하고, 반도체층(704a) 및 반도체층(704b)을 덮도록 게이트 절연층(705)을 형성한다(도 11(B) 참조).
반도체층(704a) 및 반도체층(704b)의 제작 공정의 일례를 이하에 간단하게 설명한다. 우선, 플라즈마 CVD법을 사용하여 비정질 반도체막(예를 들어, 비정질 실리콘막)을 형성한다. 다음에, 결정화를 촉진시키는 금속 원소인 니켈을 함유한 용액을 비정질 반도체막 위에 유지시킨 후, 비정질 반도체막에 탈수소화 처리(500℃로 1시간)와, 열 결정화의 처리(550℃로 4시간)를 행하여 결정질 반도체막을 형성한다. 그 후, 필요에 따라, 결정화의 정도에 의거하여 레이저 발진기로부터 레이저 광을 조사하고, 포토리소그래피법을 사용하여 반도체층(704a) 및 반도체층(704b)을 형성한다. 또한, 결정화를 촉진시키는 금속 원소를 사용하는 열 결정화 처리를 행하지 않고, 레이저 광의 조사만으로 비정질 반도체막을 결정화하여도 좋다.
또한, 반도체막에 연속 발진 레이저 광 또는 10MHz 이상의 주파수로 발진하는 레이저 광을 조사하면서 일 방향으로 주사하여 결정화시켜 얻어진 반도체층(704a) 및 반도체층(704b)을 형성할 수 있다. 이와 같이 결정화하는 경우에는, 그 레이저 광의 주사 방향으로 결정이 성장하는 특성이 있다. 그 주사 방향을 채널 길이 방향(채널 형성 영역이 형성되었을 때, 캐리어가 흐르는 방향)에 맞추어 트랜지스터를 배치하면 좋다.
다음에, 반도체층(704a) 및 반도체층(704b)을 덮는 게이트 절연층(705)을 형성한다. 게이트 절연층(705)은 CVD법이나 스퍼터링법 등에 의하여 실리콘의 산화물 또는 실리콘의 질화물을 함유한 막을 단층 구조 또는 적층 구조로 형성한다. 구체적으로는, 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막을 단층 구조 또는 적층 구조로 형성한다.
또한, 게이트 절연층(705)은 반도체층(704a) 및 반도체층(704b)에 플라즈마 처리를 행하여 표면을 산화 또는 질화함으로써 형성하여도 좋다. 예를 들어, He, Ar, Kr, Xe 등의 희 가스와, 산소, 이산화질소(NO2), 암모니아, 질소, 수소 등의 혼합 가스를 도입한 플라즈마 처리로 형성한다. 이 경우, 마이크로파를 사용하여 플라즈마를 여기하면, 저전자 온도로 고밀도 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 라디칼(OH라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH라디칼을 포함하는 경우도 있음)에 의하여 반도체층의 표면을 산화 또는 질화할 수 있다.
이러한 고밀도 플라즈마를 사용한 처리에 의하여 1nm 이상 20nm 이하 정도, 대표적으로는 5nm 이상 10nm 이하의 절연층이 반도체층에 형성된다. 이 경우의 반응은 고상 반응이기 때문에, 상기 절연층과 반도체층의 계면 준위 밀도를 극히 낮게 할 수 있다. 이러한 플라즈마 처리는 반도체층(결정성 실리콘 또는 다결정 실리콘)을 직접 산화(또는 질화)하기 때문에, 형성되는 절연층의 막 두께의 편차를 극히 작게 할 수 있다. 그리고, 결정성 실리콘의 결정립계에서도 산화가 진행되지 않기 때문에, 매우 바람직한 상태가 된다. 또한, 여기서 기재하는 고밀도 플라즈마 처리에 의하여 반도체층의 표면을 고상 산화함으로써, 결정립계에서 지나치게 산화 반응시키지 않고, 균일성이 좋고, 계면 준위 밀도가 낮은 절연층을 형성할 수 있다.
게이트 절연층(705)은 플라즈마 처리에 의하여 형성되는 절연막층만을 사용하여도 좋고, 그 위에 플라즈마나 열 반응을 이용한 CVD법을 사용하여 산화실리콘, 산화질화실리콘, 질화실리콘 등의 절연막을 퇴적하여 적층시켜도 좋다. 어쨌든, 플라즈마 처리에 의하여 형성한 절연막을 게이트 절연막의 일부분 또는 전부에 포함하여 형성되는 트랜지스터에서는 특성의 편차를 작게 할 수 있어 바람직하다.
또한, 반도체막에 연속 발진 레이저 광 또는 10MHz 이상의 주파수에서 발진하는 레이저 광을 조사하면서 일 방향으로 주사하여 결정화시켜 얻어진 반도체층(704a) 및 반도체층(704b)을 형성하는 경우에는, 상기 플라즈마 처리한 게이트 절연층을 조합함으로써 특성의 편차가 작고 게다가 전계 효과 이동도가 높은 트랜지스터를 얻을 수 있다.
다음에, 게이트 절연층(705) 위에 도전층을 형성한다. 본 실시형태에서는 100nm 이상 500nm 이하의 두께의 도전층을 형성한다. 사용하는 재료로서는, 알루미늄, 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐, 은, 구리, 금, 백금, 니켈, 파라듐 등 중에서 선택된 원소를 함유한 재료, 이들 원소를 주성분으로 하는 합금 재료, 또는 이들 원소를 주성분으로 하는 화합물 재료를 사용할 수 있다. 도전층을 적층 구조로 형성하는 경우에는, 예를 들어, 질화탄탈막과 텅스텐막의 적층 구조, 질화텅스텐막과 텅스텐막의 적층 구조, 질화몰리브덴막과 몰리브덴막의 적층 구조를 사용할 수 있다. 예를 들어, 질화탄탈 30nm와 텅스텐 150nm의 적층 구조를 사용할 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에 도전층을 형성한 후에 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 도전층을 3층 이상의 적층 구조로 하여도 좋고, 예를 들어, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용할 수 있다.
다음에, 상기 도전층 위에 포토리소그래피법을 사용하여 레지스트로 이루어지는 마스크를 형성하고, 게이트 전극과 게이트 배선을 형성하기 위한 에칭 처리를 행하여 반도체층(704a) 및 반도체층(704b) 상방에 게이트 전극층(707)을 형성한다(도 11(C) 참조).
다음에, 포토리소그래피법에 의하여 레지스트로 이루어지는 마스크를 형성하고, 반도체층(704a) 및 반도체층(704b)에 이온 도핑법 또는 이온 주입법에 의하여 n형 또는 p형을 부여하는 불순물 원소를 저농도로 첨가한다. 본 실시형태에서는 반도체층(704a) 및 반도체층(704b)에 n형을 부여하는 불순물 원소를 저농도로 첨가한다. n형을 부여하는 불순물 원소는 주기율표 15족에 속하는 원소를 사용하면 좋고, 인(P), 비소(As) 등을 사용할 수 있다. 또한, p형을 부여하는 불순물 원소는 13족에 속하는 원소를 사용하면 좋고, 붕소(B) 등을 사용할 수 있다.
또한, 본 실시형태에서는 n형 TFT에 대해서만 기재하였지만, 본 발명은 이것에 한정하여 해석되지 않는다. p형 TFT만을 사용하는 구성으로 하여도 좋다. 또한, n형 TFT와 p형 TFT를 아울러 형성하여도 좋다. n형 TFT와 p형 TFT를 아울러 형성하는 경우에는, 이후 p형 TFT가 되는 반도체층을 덮는 마스크를 형성하고 n형을 부여하는 불순물 원소를 첨가하고, 이후 n형 TFT가 되는 반도체층을 덮는 마스크를 형성하고 p형을 부여하는 불순물 원소를 첨가함으로써, n형을 부여하는 불순물 원소와 p형을 부여하는 불순물 원소를 선택적으로 첨가할 수 있다.
다음에, 게이트 절연층(705)과 게이트 전극층(707)을 덮도록 절연막을 형성한다. 게이트 이들 절연층은 플라즈마 CVD법이나 스퍼터링법 등에 의하여 실리콘, 실리콘의 산화물, 또는 실리콘의 질화물 등의 무기 재료를 함유한 막이나, 유기 수지 등의 유기 재료를 함유한 막을 단층 또는 적층하여 형성한다. 절연층을 수직 방향을 주체로 한 이방성 에칭에 의하여 선택적으로 에칭하여 게이트 전극층(707)의 측면에 접촉되는 절연층(708)(사이드 월이라고도 불림)을 형성한다. 절연층(708)은 LDD(Lightly Doped Drain) 영역을 형성하기 위하여 불순물 원소를 첨가할 때, 마스크로서 사용한다.
다음에, 포토리소그래피법에 의하여 형성한 레지스트로 이루어지는 마스크와, 게이트 전극층(707) 및 절연층(708)을 마스크로서 사용하여, 반도체층(704a) 및 반도체층(704b)에 n형을 부여하는 불순물 원소를 첨가한다. 이로써, 채널 형성 영역(706a), 제 1 불순물 영역(706b), 제 2 불순물 영역(706c)이 형성된다(도 11(C) 참조). 제 1 불순물 영역(706b)은 박막 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능하고, 제 2 불순물 영역(706c)은 LDD 영역으로서 기능한다. 제 2 불순물 영역(706c)이 함유한 불순물 원소의 농도는 제 1 불순물 영역(706b)이 함유한 불순물 원소의 농도보다 낮다.
이어서, 게이트 전극층(707), 절연층(708) 등을 덮어 절연층을 단층 구조 또는 적층 구조로 형성한다. 본 실시형태에서는 절연층(709), 절연층(710), 절연층(711)을 3층 구조로 형성하는 경우를 예시한다(도 12(A) 참조). 이들 절연층은 플라즈마 CVD법에 의하여 형성할 수 있고, 절연층(709)으로서 산화질화실리콘막을 50nm, 절연층(710)으로서 질화산화실리콘막을 200nm, 절연층(711)으로서 산화질화실리콘막을 400nm로 형성할 수 있다. 막 두께에 의존하지만, 이들 절연막의 표면은 아래층에 제공되는 층의 표면 형상을 따라 형성된다. 즉, 절연층(709)이 막 두께가 얇기 때문에 그 표면은 게이트 전극층(707) 및 절연층(708)의 표면 형상을 따른다. 막 두께가 두꺼워짐에 따라 표면 형상은 평탄하게 되기 때문에 3층 구조 중 막 두께가 가장 두꺼운 절연층(711)의 표면 형상은 거의 평탄하다. 그러나, 유기 재료와 달리 평탄한 표면 형상이 아니다. 즉, 표면 형상을 평탄하게 하고자 하면 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴 또는 에폭시 등의 유기 재료나 실록산 재료 등을 사용하면 좋다. 또한, 이들 절연층의 형성 방법으로서 플라즈마 CVD 방법 외 스퍼터링법, SOG법, 액적 토출법, 스크린 인쇄법 등을 채용할 수 있다.
그리고, 포토리소그래피법을 사용하여 절연층(709), 절연층(710), 절연층(711) 등을 에칭하여 제 1 불순물 영역(706b)에 도달되는 콘택트 홀을 형성한 후, 박막 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능하는 도전층(731a), 도전층(731b), 도전층(731c), 도전층(731d), 접속 배선으로서 기능하는 도전층(731e), 및 금속막의 크랙 억지층(750)을 형성한다. 도전층(731a), 도전층(731b), 도전층(731c), 도전층(731d)은 콘택트 홀을 충전하도록 도전층을 형성하고 상기 도전층을 선택적으로 에칭함으로써 형성할 수 있다. 또한, 도전층을 형성하기 전에 콘택트 홀에서 노출된 반도체층(704a) 및 반도체층(704b) 표면에 실리사이드를 형성하여 저항을 낮게 하여도 좋다.
도전층(731a), 도전층(731b), 도전층(731c), 도전층(731d)은 저저항 재료를 사용하여 형성하면 신호 지연이 생기지 않아 바람직하다. 저저항 재료는 내열성이 낮은 경우도 많기 때문에 저저항 재료의 상하에 내열성이 높은 재료를 제공하면 좋다. 예를 들어, 저저항 재료로서 알루미늄을 300nm 형성하고, 알루미늄의 상하에 티타늄을 100nm씩 제공하는 구성이 좋다. 또한, 도전층(731e)은 접속 배선으로서기능하지만, 도전층(731a)과 같은 적층 구조로 형성함으로써 접속 배선의 저저항화와 내열성의 향상을 도모할 수 있다.
또한, 금속막의 크랙 억지층(750)은 기계적 강도를 유지할 수 있는 막 두께를 선택할 필요가 있다. 구체적으로는, 금속 도전막으로서 두께 300nm 이상 5000nm 이하로 형성하고, 더 바람직하게는 500nm 이상 1500nm 이하로 형성한다.
또한, 금속막의 크랙 억지층(750)으로서는 크랙의 진행(성장)을 억지할 수 있는 폭을 가질 필요가 있다. 다만, 크랙 억지층의 폭을 크게 하면 하나의 기판으로부터 원하는 반도체 장치를 얻을 수 있는 개수가 감소될 가능성도 있다. 따라서, 크랙 억지층은 폭 100㎛ 이상 10,000㎛ 이하로 형성하고, 더 바람직하게는 폭 1000㎛ 이상 5,000㎛ 이하로 형성한다.
또한, 도전층(731a), 도전층(731b), 도전층(731c), 도전층(731d), 도전층(731e), 및 크랙 억지층(750)은 그 외 도전성 재료, 예를 들어, 알루미늄, 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐, 은, 구리, 금, 백금, 니켈, 팔라듐 중에서 선택된 원소를 함유한 재료, 이들 원소를 주성분으로 하는 합금 재료, 이들 원소를 주성분으로 하는 화합물 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다. 또한, 도전층(731a), 도전층(731b), 도전층(731c), 도전층(731d), 도전층(731e), 및 크랙 억지층(750)은 스퍼터링법 등에 의하여 형성할 수 있다.
상술한 바와 같이, 박막 트랜지스터(730a), 박막 트랜지스터(730b), 및 크랙 억지층(750)을 포함하는 소자층(749)이 얻어진다(도 12(A) 참조).
또한, 절연층(709), 절연층(710), 절연층(711)을 형성하기 전에, 또는 절연층(709)을 형성한 후에, 또는 절연층(709), 절연층(710)을 형성한 후에, 반도체층(704a) 및 반도체층(704b)의 결정성이 회복, 반도체층(704a) 및 반도체층(704b)에 첨가된 불순물 원소의 활성화, 반도체층(704a) 및 반도체층(704b)의 수소화를 목적으로 한 가열 처리를 행하면 좋다. 가열 처리로서 열 어닐링법, 레이저 어닐링법, RTA법 등을 적용하면 좋다.
다음에, 도전층(731a), 도전층(731b), 도전층(731c), 도전층(731d), 도전층(731e), 및 크랙 억지층(750)을 덮도록 절연층(712) 및 절연층(713)을 형성한다(도 12(B) 참조). 본 실시형태에서는 절연층(712)에 100nm의 막 두께를 갖는 질화실리콘막을 형성하고, 절연층(713)에 1,500nm의 막 두께를 갖는 폴리이미드를 사용하여 형성한다. 절연층(713)의 평면 형상은 평탄성이 높으면 바람직하다. 따라서, 유기 재료인 폴리이미드의 특징에 추가하여 후막화하는 구성, 예를 들어, 750nm 이상 3,000nm 이하의 막 두께로 함으로써 절연층(713)의 평면 형상의 평탄성을 높인다. 또한, 상기 절연층(712) 및 절연층(713)에 개구부를 형성한다. 본 실시형태에서는 도전층(731e)이 노출되는 개구부(714)를 형성하는 경우를 예시한다. 이러한 개구부(714)에서(자세히 말하면, 점선으로 둘러싸인 영역(715)에서) 절연층(712)의 단부는 절연층(713)으로 덮인다. 상층의 절연층(713)으로 아래 층의 절연층(712)의 단부를 덮음으로써 이후 개구부(714)에 형성되는 배선의 단선을 방지할 수 있다. 본 실시형태에서는 절연층(713)으로서 유기 재료인 폴리이미드를 사용하기 때문에 개구부(714)에서 절연층(713)은 완만한 테이퍼를 가질 수 있고, 효율적으로 단선을 방지할 수 있다. 이러한 단절 방지 효과를 얻을 수 있는 절연층(713)의 재료로서 폴리이미드 외 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시 등의 유기 재료나 실록산 재료 등을 들 수 있다. 또한, 절연층(712)으로서 질화실리콘막 대신에 산화질화실리콘막이나 질화산화실리콘막을 사용하여도 좋다. 또한, 절연층(712) 및 절연층(713)은 플라즈마 CVD법, 스퍼터링법, SOG법, 액적 토출법, 또는 스크린 인쇄법 등을 사용할 수 있다.
다음에, 절연층(712), 절연층(713), 및 도전층(731e) 위에 도전층(717)을 형성하고, 상기 도전층(717) 위에 절연층(718)을 형성한다(도 12(C) 참조). 도전층(717)은 도전층(731a), 도전층(731b), 도전층(731c), 도전층(731d), 도전층(731e)과 같은 재료로 형성할 수 있고, 예를 들어, 티타늄 100nm, 알루미늄 200nm, 티타늄 100nm의 적층 구조를 채용할 수 있다. 도전층(717)은 개구부(714)에서 도전층(731e)과 접속되기 때문에 티타늄과 티타늄이 접촉되어 콘택트 저항을 억제할 수 있다. 또한, 도전층(717)은 박막 트랜지스터와 안테나(이후 형성됨)와 전기적으로 접합되기 때문에 배선 저항이 낮은 것이 바람직하다. 따라서, 알루미늄 등의 저저항 재료를 사용하면 좋다. 절연층(718)은 그 표면 형상에 편탄성이 요구되기 때문에 유기 재료로 형성하면 좋고, 2,000nm의 폴리이미드를 사용하는 경우를 예시한다. 절연층(718)은 막 두께 1,500nm로 형성된 절연층(713)의 개구부(714), 및 개구부(714)에 형성된 도전층(717)의 표면의 요철을 평탄하게 할 필요가 있고, 절연층(713)의 막 두께보다 두꺼운 2,000nm의 막 두께로 형성된다. 따라서, 절연층(718)은 절연층(713)의 1.1배 내지 2배, 바람직하게는 1.2배 내지 1.5배의 막 두께를 가지면 좋고, 절연층(713)이 750nm 이상 3,000nm 이하의 막 두께를 갖는 경우에는, 900nm 이상 4,500nm 이하의 막 두께로 하는 것이 바람직하다. 절연층(718)에는 막 두께를 고려하면서 평탄성이 더 높은 재료를 사용하면 좋다. 평탄성이 높은 재료로서 절연층(718)에 사용되는 재료는 폴리이미드 외 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시 등의 유기 재료나 실록산 재료 등을 들 수 있다. 절연층(718) 위에 안테나를 형성하는 경우에는, 이와 같이 절연층(718)의 표면 형상의 평탄성을 고려할 필요가 있다.
다음에, 절연층(718) 위에 안테나(720)를 형성한다(도 13 참조). 그리고, 안테나(720)와 도전층(717)을 개구부를 통하여 접속시킨다. 개구부는 안테나(720)의 하방에 제공하여 집적화를 도모한다. 또한, 안테나(720)는 도전층(731a)에 직접 접속시켜도 좋지만, 본 실시형태와 같이 도전층(717)을 제공함으로써 안테나(720)와 접속하기 위한 개구부의 형성에 마진을 가질 수 있고 고직접화를 도모할 수 있어 바람직하다. 따라서, 도전층(717) 위에 또 다른 도전층을 제공하고, 안테나(720)를 접속시켜도 좋다. 즉, 안테나(720)는 박막 트랜지스터를 구성하는 도전층(731a)과 전기적으로 접속되면 좋고, 복수의 도전층을 통한 접속 구조에 의하여 고직접화를 도모할 수 있다. 도전층(717)을 비롯한 복수의 도전층은 막 두께가 두꺼워지면 반도체 장치도 두꺼워지기 때문에 얇은 것이 바람직하다. 따라서, 도전층(731a)과 비교하면 도전층(717) 등은 그 막 두께를 얇게 하는 것이 바람직하다.
안테나(720)는 제 1 도전층(721)과 제 2 도전층(722)의 적층 구조를 채용할 수 있고, 본 실시형태에서는 제 1 도전층(721)으로서 티타늄 100nm, 제 2 도전층(722)으로서 알루미늄 2,000nm을 사용한 적층 구조의 경우를 예시한다. 제 1 도전층(721)으로서 사용하는 티타늄은 안테나의 내습성을 높일 수 있고, 절연층(718)과 안테나(720)의 밀착성을 높일 수도 있다. 또한, 티타늄은 도전층(717)과의 접촉 저항을 낮게 할 수 있다. 그 이유는 도전층(717)의 가장 위에 위치하는 층에 티타늄이 형성되기 때문에 안테나의 티타늄과 동일 재료끼리 접촉되기 때문이다. 이러한 티타늄은 드라이 에칭을 사용하여 형성되기 때문에 단부가 경사진 상태가 되는 경우가 많다. 제 2 도전층(722)으로서 사용하는 알루미늄은 저저항 재료이므로 안테나에 적합하다. 알루미늄을 후막화함으로써 저항을 더 낮게 할 수 있다. 안테나의 저항이 낮아짐으로써 통신 거리를 늘릴 수 있어 바람직하다. 이러한 알루미늄은 웨트 에칭을 사용하여 형성되기 때문에 단부에서의 측면이 테이퍼를 갖는 경우가 많다. 본 실시형태에서의 테이퍼는 알루미늄 측으로 볼록부가 형성된 형상, 즉 안측으로 오목한 형상으로 형성된다. 티타늄 단부가 알루미늄 단부보다 돌출함으로써 그 후에 형성되는 절연층의 단절을 방지할 수 있어 안테나의 내성을 높일 수 있다.
안테나는 티타늄이나 알루미늄 외, 알루미늄, 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐, 은, 구리, 금, 백금, 니켈, 팔라듐 등의 금속 원소를 함유한 재료, 상기 금속 원소를 함유한 합금 재료, 상기 금속 원소를 함유한 화합물 재료를 도전성 재료로서 사용할 수 있고, 스퍼터링법, 스크린 인쇄법, 그라비아 인쇄 등의 인쇄법, 액적 토출법, 디스펜서법, 도금법 등을 사용하여 형성할 수 있다. 또한, 본 실시형태에서는 적층 구조를 예시하지만 상술한 어느 재료의 단층 구조로 형성하여도 좋다.
안테나(720)를 덮어 절연층(723)을 형성한다. 본 실시형태에서는 절연층(723)을 200nm의 질화실리콘막으로 형성한다. 절연층(723)에 의하여 안테나의 내습성을 더 높일 수 있어 바람직하다. 절연층(723)은 티타늄의 단부가 알루미늄의 단부보다 돌출되기 때문에 단절되지 않게 형성할 수 있다. 이러한 절연층(723)은 질화실리콘막 외 산화질화실리콘막, 질화산화실리콘막, 그 외 무기 절연 재료로 형성할 수 있다.
또한, 반도체 장치의 주변부로서 주변부(752)를 예시한다. 절연층(718)은 회로부에서의 안테나의 외측(구체적으로는 영역(740))에서 절연층(713)의 단부를 덮으면 바람직하다. 절연층(713)을 덮을 때 절연층(718)은 절연층(713)의 막 두께와 절연층(718)의 막 두께의 합계의 2배 이상 외측(거리 d)으로부터 덮으면 좋다. 본 실시형태에서는 절연층(713)은 1,500nm, 절연층(718)은 2,000nm로 형성하기 때문에 절연층(718)은 절연층(713)의 단부에서 거리 d=7,000nm 외측으로부터 절연층(713)의 단부를 덮는다. 이러한 구성으로 함으로써 프로세스의 마진을 확보할 수 있고, 또한 수분이나 산소의 침입을 방지할 수 있다.
또한, 절연층(723)과 절연층(712)은 절연층(718)의 외측, 즉 회로부에서의 안테나의 외측(구체적으로는 영역(741))에서 접촉되면 바람직하다. 본 실시형태에서는 절연층(712), 절연층(723)은 양쪽 모두 질화실리콘막으로 형성하기 때문에, 동일 재료끼리 밀착하는 구성이 되므로, 밀착성이 높고 수분이나 산소의 침입을 방지할 수 있다. 또한, 질화실리콘막은 산화실리콘막과 비교하여 치밀성이 높기 때문에, 수분이나 산소의 침입을 효과적으로 방지할 수 있다.
본 실시형태에서는 크랙 억지 영역(753)은 금속막의 크랙 억지층으로서 박막 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능하는 도전층(731a), 도전층(731b), 도전층(731c), 도전층(731d), 접속 배선으로서 기능하는 도전층(731e)을 형성하는 공정과 동일 공정에서 형성하였지만, 이것에 한정되지 않고, 안테나(720)를 형성하는 공정 또는 접속 전극으로서 기능하는 도전층(717)을 형성하는 공정과 동일 공정에서 형성할 수도 있다.
상술한 공정에 의하여 도 10(C)에 도시한 반도체 소자 형성 공정이 끝나고 크랙 억지층을 포함하는 반도체 장치(700)를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
실시형태 1 내지 실시형태 3에서 트랜지스터의 반도체층에 사용할 수 있는 다른 재료의 예를 설명한다.
반도체 소자가 갖는 반도체층을 형성하는 재료는 스퍼터링법이나 실란이나 게르만으로 대표되는 반도체 재료 가스를 사용한 기상 성장법으로 제작되는 비정질(아모퍼스) 반도체, 상기 비정질 반도체를 광 에너지나 열 에너지를 이용하여 결정화시킨 다결정 반도체, 또는 미결정 반도체 등을 사용할 수 있다. 반도체층은 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등에 의하여 형성할 수 있다.
미결정 반도체막은 주파수가 수십MHz 내지 수백MHz인 고주파 플라즈마 CVD법, 또는 주파수가 1GHz 이상인 마이크로파 플라즈마 CVD 장치에 의하여 형성할 수 있다. 대표적으로는, SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등의 실리콘 화합물을 수소로 희석하여 형성할 수 있다. 또한, 이들 실리콘 화합물을 수소, 헬륨, 아르곤, 크립톤, 네온 중에서 선택된 한 종류 또는 복수 종류의 희 가스 원소로 희석하여 미결정 반도체막을 형성할 수 있다. 이 때, 실리콘 화합물에 대하여 수소의 유량 비율을 5배 이상 200배 이하로 하고, 바람직하게는, 50배 이상 150배 이하로 하고, 더 바람직하게는, 100배로 한다.
비정질 반도체로서 대표적으로는 수소화 비정질 실리콘을 들 수 있고, 결정성 반도체로서 대표적으로는 폴리실리콘 등을 들 수 있다. 폴리실리콘(다결정 실리콘)은 800℃ 이상의 프로세스 온도를 거쳐 형성되는 폴리실리콘을 주재료로서 사용한 소위 고온 폴리실리콘이나, 600℃ 이하의 프로세스 온도로 형성되는 폴리실리콘을 주재료로서 사용한 소위 저온 폴리실리콘, 또한 결정화를 촉진시키는 원소 등을 사용하여 비정질 실리콘을 결정화시킨 폴리실리콘 등을 포함한다. 물론, 상술한 바와 같이, 미결정 반도체 또는 반도체의 일부분에 결정상을 포함하는 반도체를 사용할 수도 있다.
반도체층에 결정성 반도체막을 사용하는 경우에는, 그 결정성 반도체막의 제작 방법은 각종 방법(레이저 결정화법, 열 결정화법, 또는 니켈 등의 결정화를 촉진시키는 원소를 사용한 열 결정화법 등)을 사용하면 좋다. 또한, 미결정 반도체(SAS(Semi Amorphous Semiconductor))를 레이저 조사하여 결정화함으로써, 결정성을 높일 수도 있다. 결정화를 촉진시키는 원소를 도입하지 않는 경우에는, 비정질 실리콘막에 레이저 광을 조사하기 전에 질소 분위기하에서 500℃로 1시간 가열함으로써 비정질 실리콘막의 함유 수소 농도가 1×1020atoms/cm3 이하가 될 때까지 수소를 방출시킨다. 그 이유는 수소를 많이 함유한 비정질 실리콘막에 레이저 광을 조사하면 비정질 실리콘막이 파괴되기 때문이다.
비정질 반도체막으로 금속 원소를 도입하는 방법은 상기 금속 원소를 비정질 반도체막의 표면 또는 그 내부에 존재시킬 수 있는 방법이면 특별히 한정되지 않고, 예를 들어, 스퍼터링법, CVD법, 플라즈마 처리법(플라즈마 CVD법도 포함함), 흡착법, 금속염 용액을 도포하는 방법을 사용할 수 있다. 이들 방법 중 용액을 사용하는 방법이 간편하고 금속 원소의 농도를 조정하기 용이한 점에서 유용하다. 또한, 이 때 비정질 반도체막의 표면의 습윤성을 개선하며 비정질 반도체막의 표면 전체에 수용액을 고루 퍼지게 하기 위하여 산소 분위기하에서 행해지는 UV광 조사, 열 산화법, 하이드록시 라디칼을 포함하는 오존수 또는 과산화 수소를 사용한 처리 등으로 산화막을 형성하는 것이 바람직하다.
또한, 비정질 반도체막을 결정화하여 결정성 반도체막을 형성하는 결정화 공정에서 비정질 반도체막에 결정화를 촉진시키는 원소(촉매 원소, 금속 원소라고도 기재함)를 첨가하고 열 처리(550℃ 내지 750℃로 3분 내지 24시간)로 결정화시켜도 좋다. 결정화를 촉진시키는 원소로서는, 철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu), 및 금(Au) 중에서 선택된 한 종류 또는 복수 종류를 사용할 수 있다.
결정화를 촉진시키는 원소를 결정성 반도체막으로부터 제거 또는 경감하기 위하여, 결정성 반도체막과 접촉되며 불순물 원소를 함유한 반도체막을 형성함으로써 게터링 싱크(gettering sink)로서 기능시킨다. 불순물 원소로서는 n형을 부여하는 불순물 원소, p형을 부여하는 불순물 원소, 희 가스 원소 등을 사용할 수 있고, 예를 들어, 인(P), 질소(N), 비소(As), 안티몬(Sb), 비스무트(Bi), 붕소(B), 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe) 중에서 선택된 한 종류 또는 복수 종류를 사용할 수 있다. 결정화를 촉진시키는 원소를 함유하는 결정성 반도체막에 희 가스 원소를 함유한 반도체막을 형성하고, 열 처리(550℃ 내지 750℃로 3분 내지 24시간)를 행한다. 결정성 반도체막 내에 함유된 결정화를 촉진시키는 원소는 희 가스 원소를 함유한 반도체막 내로 이동하고, 결정성 반도체막 내의 결정화를 촉진시키는 원소는 제거 또는 경감된다. 그 후, 게터링 싱크가 된 희 가스 원소를 함유한 반도체막을 제거한다.
비정질 반도체막의 결정화는 열처리와 레이저 광 조사에 의한 결정화를 조합하여도 좋고, 열처리나 레이저 광 조사를 단독으로 복수 횟수 행하여도 좋다.
또한, 결정성 반도체막을 플라즈마법을 사용하여 기판에 직접 형성하여도 좋다. 또한, 플라즈마법을 사용하여 결정성 반도체막을 기판에 선택적으로 형성하여도 좋다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
100: 기판 101: 박리층
102: 단자 103: 게이트 전극층
104: 도전층 105: 용량 배선층
106: 게이트 전극층 107: 게이트 절연층
111: 절연층 119a: 소스 전극층
119b: 드레인 전극층 120a: 소스 전극층
120b: 드레인 전극층 124: 크랙 억지층
125: 절연층 132: 보호 절연층
133: 트랜지스터 134: 트랜지스터
135: 용량 136: 컬러 필터층
137: 오버 코트층 138: 보호 절연층
140: 콘택트 홀 142: 단자 전극
143: 전극 144: 단자 전극
145: 격벽 200: 반도체 장치
201: 구동 회로부 202: 화소 회로부
203: 반도체 소자 205: 크랙 억지 영역
300: 피박리층

Claims (24)

  1. 반도체 장치로서,
    화소 회로부와 구동 회로부;
    단자부; 및
    상기 화소 회로부와 상기 구동 회로부의 주변부에서의 금속층을 포함하고,
    상기 반도체 장치는 가요성을 가지고,
    상기 금속층은 상기 단자부보다 밖에 있고,
    상기 금속층은 상기 화소 회로부와 상기 구동 회로부로부터 전기적으로 절연되는, 반도체 장치.
  2. 반도체 장치로서,
    화소 회로부와 구동 회로부;
    단자부;
    상기 화소 회로부와 상기 구동 회로부의 주변부에서의 금속층; 및
    상기 금속층을 덮는 절연층을 포함하고,
    상기 반도체 장치는 가요성을 가지고,
    상기 금속층은 상기 단자부보다 밖에 있는, 반도체 장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 반도체 장치로서,
    화소 회로부와 구동 회로부; 및
    상기 화소 회로부와 상기 구동 회로부의 주변부에서의 금속층을 포함하고,
    상기 반도체 장치는 가요성을 가지고,
    상기 금속층은 상기 화소 회로부와 상기 구동 회로부를 둘러싸도록 연속적으로 형성되고,
    상기 금속층은 상기 화소 회로부와 상기 구동 회로부로부터 전기적으로 절연되는, 반도체 장치.
  14. 반도체 장치로서,
    화소 회로부와 구동 회로부;
    상기 화소 회로부와 상기 구동 회로부의 주변부에서의 금속층; 및
    상기 금속층을 덮는 절연층을 포함하고,
    상기 반도체 장치는 가요성을 가지고,
    상기 금속층은 상기 화소 회로부와 상기 구동 회로부를 둘러싸도록 연속적으로 형성되는, 반도체 장치.
  15. 반도체 장치로서,
    화소 회로부와 구동 회로부; 및
    상기 화소 회로부와 상기 구동 회로부의 주변부에서의 금속층을 포함하고,
    상기 반도체 장치는 가요성을 가지고,
    상기 금속층은 상기 화소 회로부와 상기 구동 회로부로부터 전기적으로 절연되고,
    상기 금속층은 300nm 이상 5000nm 이하인 두께를 가지는, 반도체 장치.
  16. 반도체 장치로서,
    화소 회로부와 구동 회로부;
    상기 화소 회로부와 상기 구동 회로부의 주변부에서의 금속층; 및
    상기 금속층을 덮는 절연층을 포함하고,
    상기 반도체 장치는 가요성을 가지고,
    상기 금속층은 300nm 이상 5000nm 이하인 두께를 가지는, 반도체 장치.
  17. 삭제
  18. 반도체 장치로서,
    화소 회로부와 구동 회로부;
    상기 화소 회로부와 상기 구동 회로부의 주변부에서의 금속층; 및
    상기 금속층을 덮는 절연층을 포함하고,
    상기 반도체 장치는 가요성을 가지고,
    상기 금속층은 크랙 억지층이고,
    상기 금속층은 상기 화소 회로부와 상기 구동 회로부로부터 전기적으로 절연되는, 반도체 장치.
  19. 제 2 항, 제 14 항, 및 제 16 항 중 어느 한 항에 있어서,
    상기 금속층은 상기 화소 회로부와 상기 구동 회로부로부터 전기적으로 절연되는, 반도체 장치.
  20. 제 1 항, 제 2 항, 제 13 항 내지 제 16 항, 및 제 18 항 중 어느 한 항에 있어서,
    상기 금속층은 섬 형상으로 되어 있는, 반도체 장치.
  21. 제 1 항, 제 2 항, 제 13 항 내지 제 16 항, 및 제 18 항 중 어느 한 항에 있어서,
    상기 금속층으로서 복수의 금속층이 형성되는, 반도체 장치.
  22. 제 1 항, 제 2 항, 제 13 항 내지 제 16 항, 및 제 18 항 중 어느 한 항에 있어서,
    상기 화소 회로부는 트랜지스터와, 상기 트랜지스터에 전기적으로 접속된 발광 소자를 포함하는, 반도체 장치.
  23. 제 1 항, 제 2 항, 제 13 항 내지 제 16 항, 및 제 18 항 중 어느 한 항에 있어서,
    상기 화소 회로부는 컬러 필터를 포함하는, 반도체 장치.
  24. 제 1 항, 제 2 항, 제 13 항 내지 제 16 항, 및 제 18 항 중 어느 한 항에 있어서,
    상기 화소 회로부와 상기 구동 회로부는 각각 게이트 전극, 소스 전극, 및 드레인 전극을 포함하는 트랜지스터를 포함하고,
    상기 금속층은 상기 게이트 전극, 상기 소스 전극, 또는 상기 드레인 전극과 동일한 배선으로부터 형성되는, 반도체 장치.
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