JP6076616B2 - 半導体装置 - Google Patents
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Description
トランジスタなどの半導体素子を含む論理回路に関する。また、該論理回路を有する半導体装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般をいい、該論理回路を含む半導体回路や、該半導体回路を含む電気光学装置および発光表示装置などの電子機器も全て半導体装置である。
一般的に、Ｓｉ−ｗａｆｅｒやＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて作製されたトランジスタを有する回路は、微細に形成されることで動作電圧が小さくなり、結果として、該回路（さらには該回路を有する半導体装置）における消費電力は小さくなる。
また、演算処理を行う各種論理回路は、電源を投入（オン）した状態で動作し、電源を切断（オフ）した状態で停止する。また、該各種論理回路において、電源をオフすると、オフする直前に行われていた処理内容が消去される。
例えば、レジスタ回路、ラッチ回路およびフリップフロップ回路などの論理状態を記憶しておくべき順序回路を含む論理回路として、仮想電源線および仮想接地線が真の電源線および真の接地線の間に設けられ、該真の電源線および該仮想電源線の間にｐチャネル型トランジスタが設けられ、該真の接地線および該仮想接地線の間にｎチャネル型トランジスタが設けられ、該仮想電源線および該仮想接地線の間に該順序回路が設けられた論理回路がある（特許文献１参照）。該論理回路は、該ｐチャネル型トランジスタおよび該ｎチャネル型トランジスタにおいて導通状態と非導通状態を周期的に繰り返すことで該論理回路が保持する情報を欠落させないように動作させることができる。
さらに、上記論理回路をｎチャネル型トランジスタおよびｐチャネル型トランジスタを含むＣＭＯＳ回路で構成することができるが、ＭＯＳトランジスタの微細化に伴ってオフ電流が増大するため、非動作時の消費電力（待機時の消費電力、以下、待機電力とも呼ぶ。）の増大が問題となっている。例えば、チャネル長が０．１μｍ以下程度に微細化されたシリコンＭＯＳトランジスタでは、ソースを基準としてゲートに印加される電圧（Ｖｇｓともいう。）をしきい値電圧より低くしても、ソースおよびドレイン間の電流をゼロとすることはできない。なお、本明細書においては、このようにトランジスタのＶｇｓが該トランジスタのしきい値電圧より低い場合に流れるソースおよびドレイン間の電流をオフ電流とする。
上述したオフ電流に起因する待機電力の増大を抑制するために、スイッチングトランジスタを用いる技術が提案されている（特許文献２参照）。特許文献２に開示の技術は、電源とＣＭＯＳ回路との間に、該ＣＭＯＳ回路と比較してオフ電流が小さいスイッチングトランジスタを設け、該ＣＭＯＳ回路が動作していないとき（非動作時）には該スイッチングトランジスタをオフすることで待機電力を低減しようとするものである。
しかし、特許文献１で開示される技術のように、真の電源線および真の接地線の他に仮想電源線および仮想接地線を設けることや、極性の異なるトランジスタを形成することは、論理回路の作製工程数を増加させ、該論理回路における該トランジスタの占有面積を拡大することになり、論理回路の微細化に適していない。
また、特許文献２で開示される技術のように、スイッチングトランジスタを設ける場合、ＣＭＯＳ回路に十分な電流を供給し、該ＣＭＯＳ回路の動作を確保するために、スイッチングトランジスタのチャネル幅を、該ＣＭＯＳ回路を構成するトランジスタのチャネル幅と同等、またはそれ以上とする必要が生じる。したがって、スイッチングトランジスタのチャネル幅を、集積回路を構成するトランジスタのチャネル幅より小さくして、スイッチングトランジスタ自体のオフ電流を抑制するという方法は、作製工程の観点から困難であるといえる。
そこで、本発明の一態様は、微細化に適し、且つ演算処理を実行中に電源をオフする場合でも、電源をオフする直前に入力された電位を保持できる論理回路を提供することを課題の一とする。また、該論理回路を有する半導体装置を提供することを課題とする。
本発明の一態様は、高電位側電源電位線および低電位側電源電位線の間に設けられた１以上の入力端子および１以上の出力端子を有する論理回路において、該論理回路に入力された電位、または演算処理後の電位を低下させる電流経路（リーク経路ともいう）に、極めてオフ電流の低いスイッチング素子（例えばトランジスタなど）を設けることで、論理回路の電源をオフした後も入力された電位、または演算処理後の電位が保持されることである。
本発明の一態様は、入力端子および出力端子と、入力端子および出力端子に電気的に接続された主要論理回路部と、入力端子および主要論理回路部に電気的に接続されたスイッチング素子とを有し、スイッチング素子の第１端子は入力端子と電気的に接続されており、スイッチング素子の第２端子は主要論理回路部を構成する１以上のトランジスタのゲートと電気的に接続されており、スイッチング素子は、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下のトランジスタとする論理回路である。
また、本発明の別の一態様は、上記論理回路において、入力端子は複数設けられていてもよく、その場合は、スイッチング素子も同数設け、各スイッチング素子の第１端子は、各入力端子と電気的に接続され、各スイッチング素子の第２端子は主要論理回路を構成する１以上のトランジスタのゲートと電気的に接続された論理回路である。
また、本発明の別の一態様は、入力端子および出力端子と、入力端子および出力端子、ならびに高電位側電源電位線および低電位側電源電位線に電気的に接続された主要論理回路部と、高電位側電源電位線および低電位側電源電位線、ならびに出力端子との間で構成される電流経路とにおいて、主要論理回路部内に第１のスイッチング素子および第２のスイッチング素子を有し、第１のスイッチング素子の第１端子は高電位側電源電位線と、第１のスイッチング素子の第２端子は出力端子と電気的に接続されており、第２のスイッチング素子の第１端子は低電位側電源電位線と、第２のスイッチング素子の第２端子は出力端子と電気的に接続されており、第１のスイッチング素子および第２のスイッチング素子は、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下のトランジスタとする論理回路である。つまり、第１のスイッチング素子および第２のスイッチング素子のそれぞれは、該電流経路において、該出力端子と電気的に接続されている。
また、本発明の別の一態様は、上記論理回路において、上記電流経路において、３以上のスイッチング素子を有し、３以上のスイッチング素子のうち、少なくとも１のスイッチング素子の第１端子は高電位側電源電位線と、少なくとも１のスイッチング素子の第２端子は出力端子と電気的に接続されており、３以上のスイッチング素子のうち、残りのスイッチング素子の第１端子は低電位側電源電位線と、残りのスイッチング素子の第２端子は出力端子と電気的に接続されている論理回路である。つまり、上記電流経路において、３以上のスイッチング素子を設けても、出力端子と電気的に接続されている。
上記した本発明の一態様の主要論理回路部としては、ＮＯＴ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＡＮＤ回路、ＯＲ回路、ＸＯＲ回路、ＸＮＯＲ回路が挙げられる。
上記した本発明の一態様の論理回路において、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下のトランジスタは、酸化物半導体などのワイドギャップ半導体をチャネル形成領域に用いることができる。特に、水素濃度が５×１０１９／ｃｍ３以下であり、且つ化学量論的組成比に対して酸素が過剰に含まれている酸化物半導体をチャネル形成領域に用いることが好ましい。また、本明細書における酸化物半導体とは、半導体特性を示す金属酸化物である。そして、該酸化物半導体は、インジウム、ガリウム、スズおよび亜鉛から選ばれた一種以上の元素を含む金属酸化物である。
また、本発明の別の一態様としては、上記本発明の一態様である論理回路を有する半導体装置である。
電源をオフにした場合でも、電源をオフする直前に入力された電位を保持することができ、再度電源をオンした後、電源をオフする直前の状態から演算処理を素早く再開できる論理回路を提供できる。
論理回路を構成するｎチャネル型トランジスタに酸化物半導体を用いることで、該論理回路におけるＣＭＯＳ回路を、重畳したｐチャネル型トランジスタおよびｎチャネル型トランジスタによって形成でき、該論理回路の微細化が可能となる。さらに、酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、微細化が可能であり、且つ消費電力が低減された該論理回路および該論理回路を有する半導体装置を提供できる。なお、本明細書において、消費電力とは、待機時の消費電力（待機電力）を含むものとする。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
本明細書において、「ＡはＢと電気的に接続される」または「ＡはＢに電気的に接続される」と記載する場合、Ａ、Ｂが直接接続されている場合と、ＡとＢとの間に対象物を介して接続されている場合を含む。なお、Ａ、Ｂおよび該対象物は、例えば、トランジスタなどのスイッチング素子、容量素子、抵抗素子、インダクタ、端子、回路、配線、電極、導電膜、などＡとＢとの間で電気信号の授受を可能とするものである。
本明細書において、「ソース」とは、ソース電極、およびソース電極と電気的に接続されている領域又は対象物（例えば、ソース領域またはソース端子）などを含むものとする。「ドレイン」とは、ドレイン電極、およびドレイン電極と電気的に接続されている領域または対象物（例えば、ドレイン領域またはドレイン端子）などを含むものとする。また、トランジスタのソースおよびドレインは、トランジスタの極性や動作条件等によって替わるため、いずれがソースまたはドレインであるかを特定することが困難である。そこで、ソース端子およびドレイン端子の一方を第１端子、ソース端子およびドレイン端子の他方を第２端子と表記し、区別することとする。なお、「ゲート」と記載する場合は、ゲート電極、およびゲート電極と電気的に接続されている領域または対象物（例えば、ゲート端子）などを含むものとする。
（実施の形態１）
本実施の形態では、本発明の一態様である論理回路の一例について説明する。はじめに、１以上の入力端子および１以上の出力端子を有する論理回路について説明する。なお、本明細書中において、論理回路に高電位側電源電位線および低電位側電源電位線は含まれないものとし、出力端子は定電位および接地電位などと、電気的に接続されておらずリークがないものとする。
本実施の形態では、本発明の一態様である論理回路の一例について説明する。はじめに、１以上の入力端子および１以上の出力端子を有する論理回路について説明する。なお、本明細書中において、論理回路に高電位側電源電位線および低電位側電源電位線は含まれないものとし、出力端子は定電位および接地電位などと、電気的に接続されておらずリークがないものとする。
図１（Ａ）に示す論理回路１０は、主要論理回路部１４と、入力電位信号（ＩＮ）が入力される入力端子１１と電気的に接続されたトランジスタ１５と、演算処理後の出力電位信号（ＯＵＴ）が出力される出力端子１３と、を有する。主要論理回路部１４は、高電位側電源電位線および低電位側電源電位線と電気的に接続されており、入力端子１１は、トランジスタ１５の第１端子と電気的に接続されており、トランジスタ１５の第２端子は、主要論理回路部１４を構成するトランジスタのゲートと電気的に接続されている。また、主要論理回路部１４は、他のトランジスタ、容量素子および抵抗素子などによって構成されていてもよい。
トランジスタ１５が導通状態のとき（トランジスタ１５のＶｇｓがしきい値電圧より高いとき）、主要論理回路部１４は入力電位信号に基づいて演算処理を行う。つまり、トランジスタ１５のゲートに高電位が入力されているとき、論理回路１０は、入力電位信号によって、高電位側電源電位線（図示せず）に対応して高電位側電源電位（ＶＤＤともいう）である高電位、または低電位側電源電位線（図示せず）に対応して低電位側電源電位（ＶＳＳともいう）である低電位を出力する。なお、本明細書において高電位側電源電位（ＶＤＤ）は任意の正電位とすることができる。また、低電位側電源電位（ＶＳＳ）は、高電位側電源電位よりも低い電位であり、例えば、接地電位または０Ｖとすることができる。
また、論理回路１０において、トランジスタ１５は極めてオフ電流が低いトランジスタで構成されている。例えば、極めてオフ電流が低いトランジスタの一例としては、室温（２５℃）における単位チャネル幅（１μｍ）あたりの値が、１０ａＡ／μｍ（１×１０−１７Ａ／μｍ）以下、さらには、１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、さらには１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下、さらには１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下となるトランジスタである。
このように、論理回路１０のトランジスタ１５は極めてオフ電流の低いトランジスタであるため、演算処理中に、トランジスタ１５を非導通状態（トランジスタ１５のＶｇｓがしきい値電圧より低い状態）にした後であれば、電源をオフにしても、論理回路１０は、トランジスタ１５の第２端子に電気的に接続された主要論理回路部１４を構成するトランジスタのゲートの間で構成されるノードの電位を保持することができる。そして、再度電源をオンした後、トランジスタ１５を導通状態にすることで、該ノードに保持された電位をもとに演算処理を再開できる。つまり、電源をオフする直前の状態から演算処理を再開できる。したがって、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路１０の消費電力を低減することができる。
なお、本明細書において、電源をオフするとは、高電位側電源電位線と低電位側電源電位線との間に電位差を生じていない状態にすることを意味する。また、電源をオンするとは、高電位側電源電位線と低電位側電源電位線との間に電位差が生じる状態にすることを意味する。
本発明の一態様である論理回路は、１の入力端子および１の出力端子を有する論理回路に限らず、複数の入力端子および複数の出力端子を有する論理回路であってもよい。例えば、該論理回路は、２の入力端子および１の出力端子を有する論理回路や、２の入力端子および２の出力端子を有する論理回路、複数の入力端子および１の出力端子を有する論理回路など、様々な回路構成とすることができる。その際、複数の入力端子の各入力端子と主要論理回路部を構成する１以上のトランジスタのゲートとの間に極めてオフ電流の低いトランジスタを電気的に接続すればよい。
次に論理回路１０の変形例について説明する。図１（Ｂ）に示した該変形例である論理回路２０は、２以上の極めてオフ電流の低いトランジスタを含む主要論理回路部１４と、入力端子１１と、出力端子１３とを有する。
主要論理回路部１４において、高電位側電源電位線および低電位側電源電位線ならびに出力端子１３間に構成される電流経路において、第１のトランジスタ１６および第２のトランジスタ１７が該出力端子と電気的に接続されている。
高電位側電源電位線と第１のトランジスタ１６の第１端子は電気的に接続されており、出力端子１３と第１のトランジスタ１６の第２端子は電気的に接続されている。低電位側電源電位線と第２のトランジスタ１７の第１端子は電気的に接続されており、出力端子１３と第２のトランジスタ１７の第２端子は電気的に接続されている。
なお、第１のトランジスタ１６の第１端子と高電位側電源電位線との間、第１のトランジスタ１６の第２端子と第２のトランジスタ１７の第２端子との間、および第２のトランジスタ１７の第１端子と低電位側電源電位線との間には、主要論理回路部１４は、他のトランジスタ、容量素子および抵抗素子などが電気的に接続されていてもよい。
論理回路２０は、第１のトランジスタ１６および第２のトランジスタ１７が導通状態であるとき演算処理を行う。
論理回路２０において、第１のトランジスタ１６および第２のトランジスタ１７は、トランジスタ１５と同様に極めてオフ電流が低いトランジスタである。なお、第１のトランジスタ１６および第２のトランジスタ１７の一例は、トランジスタ１５の一例と同じである。
このように、論理回路２０の第１のトランジスタ１６および第２のトランジスタ１７は極めてオフ電流の低いトランジスタであるため、演算処理中に、第１のトランジスタ１６および第２のトランジスタ１７を非導通状態（第１のトランジスタ１６および第２のトランジスタ１７のＶｇｓがしきい値電圧より低い状態）にした後であれば、電源をオフにしても、論理回路２０は、出力端子１３および第１のトランジスタ１６の第２端子ならびに第２のトランジスタ１７の第２端子の間で構成されるノードの電位を保持することができる。そして、再度電源をオンした後、第１のトランジスタ１６および第２のトランジスタ１７を導通状態（第１のトランジスタ１６および第２のトランジスタ１７のＶｇｓがしきい値電圧より高い状態）にすることで、電源をオフする直前の状態から演算処理を再開できる。したがって、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路２０の消費電力を低減することができる。
また、本発明の一態様である論理回路において、主要論理回路部の構成よっては、複数の入力端子および１の出力端子を有する論理回路に、極めてオフ電流の低いトランジスタを２以上設ける必要がある。
そこで、図２（Ａ）および図２（Ｂ）に、２の入力端子および１の出力端子を有する論理回路３０および論理回路４０について説明する。論理回路３０は、２の入力端子および１の出力端子を有する論理回路であって、２の入力端子と主要論理回路部１４の間に極めてオフ電流の低いトランジスタを設けた構成の論理回路である。
論理回路３０は、主要論理回路部１４と、入力電位信号（ＩＮ＿１）を供給する第１の入力端子１１と電気的に接続された第１のトランジスタ１８と、入力電位信号（ＩＮ＿２）を供給する第２の入力端子１２と電気的に接続された第２のトランジスタ１９と、演算処理後の出力電位信号（ＯＵＴ）が出力される出力端子１３とを有する。主要論理回路部１４は、高電位側電源電位線および低電位側電源電位線と電気的に接続されており、第１の入力端子１１は、第１のトランジスタ１８の第１端子と電気的に接続されており、第２の入力端子１２は、第２のトランジスタ１９の第１端子と電気的に接続されている。第１のトランジスタ１８の第２端子および第２のトランジスタ１９の第２端子は、主要論理回路部１４を構成するトランジスタのゲートと電気的に接続されている。また、主要論理回路部１４は、他のトランジスタ、容量素子および抵抗素子などによって構成されていてもよい。
論理回路３０は、第１のトランジスタ１８および第２のトランジスタ１９が導通状態であるとき演算処理を行う。
論理回路３０において、第１のトランジスタ１８および第２のトランジスタ１９は、論理回路１０におけるトランジスタ１５と同様に極めてオフ電流が低いトランジスタである。なお、第１のトランジスタ１８および第２のトランジスタ１９の一例は、トランジスタ１５の一例と同じである。
このように、論理回路３０の第１のトランジスタ１８および第２のトランジスタ１９を極めてオフ電流の低いトランジスタであるため、演算処理中に、第１のトランジスタ１８および第２のトランジスタ１９を非導通状態（第１のトランジスタ１８および第２のトランジスタ１９のＶｇｓがしきい値電圧より低い状態）にした後であれば、電源をオフにしても、論理回路３０は、第１のトランジスタ１８の第２端子に電気的に接続された主要論理回路部１４を構成するトランジスタのゲートの間で構成されるノードの電位、および第２のトランジスタ１９の第２端子に電気的に接続された主要論理回路部１４を構成するトランジスタのゲートの間で構成されるノードの電位を保持することができる。そして、再度電源をオンした後、第１のトランジスタ１８および第２のトランジスタ１９を導通状態（第１のトランジスタ１８および第２のトランジスタ１９のＶｇｓがしきい値電圧より高い状態）にすることで、該ノードに保持された電位をもとに演算処理を再開できる。つまり、電源をオフする直前の状態から演算処理を再開できる。したがって、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路３０の消費電力を低減することができる。
次に、図２（Ｂ）に示した論理回路３０の変形例である論理回路４０について説明する。論理回路４０は、２の入力端子および１の出力端子を有する論理回路であって、図１（Ｂ）に示した論理回路２０と同様に主要論理回路部に極めてオフ電流の低いトランジスタを含む構成の論理回路である。
図２（Ｂ）に示した論理回路４０は、２以上のトランジスタを含む主要論理回路部１４と、第１の入力端子１１と、第２の入力端子１２と、演算処理後の出力電位信号（ＯＵＴ）が出力される出力端子１３とを有する。
主要論理回路部１４において、高電位側電源電位線および低電位側電源電位線ならびに出力端子１３間に構成される電流経路において、第１のトランジスタ１６および第２のトランジスタ１７が該出力端子と電気的に接続されている。
高電位側電源線と第１のトランジスタ１６の第１端子は電気的に接続されており、出力端子１３と第１のトランジスタ１６の第２端子は電気的に接続されている。低電位側電源線と第２のトランジスタ１７の第１端子は電気的に接続されており、出力端子１３と第２のトランジスタ１７の第２端子は電気的に接続されている。
なお、第１のトランジスタ１６の第１端子と高電位側電源電位線との間、第１のトランジスタ１６の第２端子と第２のトランジスタ１７の第２端子との間、および第２のトランジスタ１７の第１端子と低電位側電源電位線との間には、主要論理回路部１４は、他のトランジスタ、容量素子および抵抗素子などが電気的に接続されていてもよい。
論理回路４０は、第１のトランジスタ１６および第２のトランジスタ１７が導通状態であるとき演算処理を行う。
論理回路４０において、第１のトランジスタ１６および第２のトランジスタ１７は、論理回路１０におけるトランジスタ１５と同様に極めてオフ電流が低いトランジスタである。なお、第１のトランジスタ１６および第２のトランジスタ１７の一例は、トランジスタ１５の一例と同じである。
論理回路４０の動作原理は、論理回路２０と同様である。つまり、保持されるノードの電位は、出力端子１３および第１のトランジスタ１６の第２端子ならびに第２のトランジスタ１７の第２端子の間で構成されるノードの電位である。したがって、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路４０の消費電力を低減することができる。
そして、論理回路１０乃至論理回路４０において、主要論理回路部１４を構成するトランジスタについても、論理回路１０のトランジスタ１５に適用できる極めてオフ電流の低いトランジスタとすることできる。これにより、保持されているノードの電位が、主要論理回路部１４を構成するトランジスタを介して低下することを抑制でき、さらに消費電力を低減することができる。
以上より、論理回路１０乃至論理回路４０の消費電力が低減されることで、論理回路１０乃至論理回路４０のうちいずれか１以上を有する半導体装置も消費電力を低減することができる。さらに、論理回路１０乃至論理回路４０の消費電力を低減することで、論理回路１０乃至論理回路４０を動作させる外部回路の負荷が低減できる。これにより、論理回路１０乃至論理回路４０のうちいずれか１以上および該外部回路を有する半導体装置の機能拡張が可能となる。
なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態２）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＮＯＴ回路（インバータ回路）について図３を用いて説明する。なお、回路図においては、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いたトランジスタであることを示すために、点線を用いた回路記号およびＯＳの符号を併せて付す場合がある。そして、本実施の形態で説明する論理回路は、実施の形態１で説明した論理回路の一例であるため、実施の形態１での説明に用いた符号を適宜使用する。
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＮＯＴ回路（インバータ回路）について図３を用いて説明する。なお、回路図においては、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いたトランジスタであることを示すために、点線を用いた回路記号およびＯＳの符号を併せて付す場合がある。そして、本実施の形態で説明する論理回路は、実施の形態１で説明した論理回路の一例であるため、実施の形態１での説明に用いた符号を適宜使用する。
〈論理回路の構成例および動作例〉
図３（Ａ）に示す論理回路５０はＮＯＴ回路に新たにｎチャネル型トランジスタを電気的に接続した論理回路である。本実施の形態では、該ＮＯＴ回路を微細化に好適なＣＭＯＳ回路による回路構成とするが、該ＮＯＴ回路を他の抵抗素子やダイオードなどを用いる回路構成としてもよい。
図３（Ａ）に示す論理回路５０はＮＯＴ回路に新たにｎチャネル型トランジスタを電気的に接続した論理回路である。本実施の形態では、該ＮＯＴ回路を微細化に好適なＣＭＯＳ回路による回路構成とするが、該ＮＯＴ回路を他の抵抗素子やダイオードなどを用いる回路構成としてもよい。
論理回路５０は、ｎチャネル型トランジスタ５１と、ｐチャネル型トランジスタ５８およびｎチャネル型トランジスタ５９と、を有する。特に、ｎチャネル型トランジスタ５１は極めてオフ電流の低いトランジスタである。
論理回路５０は、ｎチャネル型トランジスタ５１の第１端子と入力電位信号（ＩＮ）を供給する入力端子１１とが電気的に接続されており、ｎチャネル型トランジスタ５１の第２端子とｐチャネル型トランジスタ５８のゲートおよびｎチャネル型トランジスタ５９のゲートとが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｐチャネル型トランジスタ５８の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ５９の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ５８の第２端子およびｎチャネル型トランジスタ５９の第２端子と出力電位信号（ＯＵＴ）が出力される出力端子１３とが電気的に接続されている。
また、本発明の一態様である論理回路において、低電位側電源電位（ＶＳＳ）は高電位側電源電位（ＶＤＤ）より低ければどのような電位であってもよい。つまり、高電位側電源電位線と電気的に接続されるトランジスタの第１端子および低電位側電源電位線と電気的に接続されるトランジスタの第１端子の間に電位差を有すれば、低電位側電源電位はどのような電位であってもよい。例えば、該低電位側電源電位としては、接地電位または０Ｖとすることができる。なお、このことは、後述する本発明の一態様である他の論理回路においても適用される。
論理回路５０は、ｎチャネル型トランジスタ５１のゲートの電位φが高電位の場合（ｎチャネル型トランジスタ５１のＶｇｓがｎチャネル型トランジスタ５１のしきい値電圧より高い場合）において、従来のＮＯＴ回路と同様の演算処理を行う。例えば、高電位の入力電位信号が入力端子１１に入力されると、出力端子１３からは低電位側電源電位（ＶＳＳ）である低電位が出力される。また、低電位の入力電位信号が入力端子１１に入力されると、出力端子１３からは高電位側電源電位（ＶＤＤ）である高電位が出力される。
次に、論理回路５０の動作中に電源をオフした場合の回路動作について説明する。従来のＮＯＴ回路では、回路動作中に電源をオフした場合、高電位側電源電位（ＶＤＤ）と低電位側電源電位（ＶＳＳ）に電位差が無くなるため、演算処理中のデータは揮発する。
一方、論理回路５０では、ｎチャネル型トランジスタ５１が極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ５１のゲートの電位φを低電位（ｎチャネル型トランジスタ５１のＶｇｓをｎチャネル型トランジスタ５１のしきい値電圧より低い状態）とした後であれば、電源をオフしてもノードＮ＿１をフローティングとすることができるため、該ノードＮ＿１の電位を保持することができる。なお、ノードＮ＿１とは、図３（Ａ）において、「Ｎ＿１」で指し示す部分を含む太線部である。また、保持ノード（ノードＮ＿１）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ５１のゲートの電位φを高電位（ｎチャネル型トランジスタ５１のＶｇｓをｎチャネル型トランジスタ５１のしきい値電圧より高い状態）にすることで、ノードＮ＿１に保持された電位をもとに演算処理を再開することができる。したがって、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路５０の消費電力を低減することができる。
論理回路５０は、ｎチャネル型トランジスタ５１の第２端子と電気的に接続されたノードの電位が保持される形態であるが、論理回路５０の変形例として、出力端子１３と電気的に接続されたノードの電位が保持される形態としてもよい。そこで、図３（Ｂ）に論理回路５５を示す。なお、論理回路５５は、図３（Ａ）の論理回路５０に付した符号を適宜用いて説明する。
論理回路５５は、ｎチャネル型トランジスタ５１と、ｎチャネル型トランジスタ５４と、ｐチャネル型トランジスタ５８およびｎチャネル型トランジスタ５９と、を有する。特に、ｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４は極めてオフ電流の低いトランジスタである。
論理回路５５は、入力電位信号（ＩＮ）を供給する入力端子１１とｐチャネル型トランジスタ５８のゲートおよびｎチャネル型トランジスタ５９のゲートとが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｐチャネル型トランジスタ５８の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ５８の第２端子とｎチャネル型トランジスタ５１の第１端子と電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ５９の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ５９の第２端子とｎチャネル型トランジスタ５４の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４の第２端子と出力電位信号（ＯＵＴ）が出力される出力端子１３とが電気的に接続されている。なお、ｎチャネル型トランジスタ５１のゲートおよびｎチャネル型トランジスタ５４のゲートは同電位である。
論理回路５５は、論理回路５０と同様にｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４のゲートの電位φが高電位の場合において、従来のＮＯＴ回路と同様の演算処理を行う。
次に、論理回路５５の動作中に電源をオフした場合の回路動作について説明する。従来のＮＯＴ回路では、回路動作中に電源をオフした場合、演算処理中のデータは揮発する。
一方、論理回路５５では、ｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４のゲートの電位φを低電位（ｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４のＶｇｓをｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４のしきい値電圧より低い状態）とした後であれば、電源をオフしても、ノードＮ＿２をフローティングとすることができるため、該ノードＮ＿２の電位を保持することができる。なお、ノードＮ＿２とは、図３（Ｂ）において、「Ｎ＿２」で指し示す部分を含む太線部である。また、保持ノード（ノードＮ＿２）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４のゲートの電位φを高電位（ｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４のＶｇｓをｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４のしきい値電圧より高い状態）にすることで、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路５５の消費電力を低減することができる。
論理回路５０および論理回路５５において、ｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４は、上記した極めてオフ電流の低いトランジスタが適用できる。例えば、実施の形態１で説明したトランジスタ１５のように、室温（２５℃）における単位チャネル幅（１μｍ）あたりの値が１０ａＡ／μｍ（１×１０−１７Ａ／μｍ）以下、さらには、１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、さらには１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下、さらには１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下となるトランジスタである。
極めてオフ電流の低いトランジスタは、酸化物半導体などのワイドギャップ半導体をチャネル形成領域に適用することで実現できる。さらに、キャリアの供与体となる水素を極めて低濃度に低下させた酸化物半導体をチャネル形成領域に適用することが好ましい。したがって、チャネル形成領域における酸化物半導体の水素濃度が５×１０１９／ｃｍ３以下、さらに５×１０１８／ｃｍ３以下であり、且つ化学量論的組成比に対して酸素が過剰に含まれていることが好ましい。なお、チャネル形成領域を構成する酸化物半導体中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で行ったものである。
また、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含む金属酸化物で形成されていることが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
なお、酸化物半導体のキャリア濃度は１．０×１０１４／ｃｍ３未満まで小さくすることが好ましい。キャリア濃度を小さくすることで、トランジスタのオフ電流を低くすることができる。
論理回路５０および論理回路５５において、ｐチャネル型トランジスタ５８およびｎチャネル型トランジスタ５９には、特に制限はなく、半導体材料を含む基板を用いて形成されるトランジスタであればよい。
なお、ｎチャネル型トランジスタ５９についても、ｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４のように、上記水素濃度を有し、キャリアの供与体となる水素を極めて低濃度に低下させた酸化物半導体をチャネル形成領域に適用したトランジスタとすることで、論理回路５０および論理回路５５の消費電力をさらに低減させることができる。
本発明の一態様であるＮＯＴ回路において、論理回路５０のように、素子数をできる限り少なくなるように極めてオフ電流が低いトランジスタを配置する回路構成は、論理回路５５の回路構成より、素子数が少ないためにトランジスタの占有面積が小さく、微細化の観点から好ましい。また、本発明の一態様であるＮＯＴ回路において、論理回路５５のように出力端子と電気的に接続されたノードの電位が保持される回路構成、別言すると演算処理後の電位が保持される回路構成は、論理回路５０より、さらに高速に演算処理を再開させることができ、回路動作の高速化の観点から好ましい。
さらに、本発明の一態様であるＮＯＴ回路（論理回路５０および論理回路５５）において、極めてオフ電流の低いトランジスタ以外の構成（従来のＮＯＴ回路に相当する構成）は、ＣＭＯＳ回路に限定されない。例えば、該構成の一部であるｐチャネル型トランジスタをｎ型且つエンハンスメント型トランジスタとしてもよい。該ｎ型且つエンハンスメント型トランジスタは、トランジスタの第１端子とゲートとが接続されたｎチャネル型トランジスタであり、期間によらず導通状態（オン状態）を維持する。別言すれば、該ｎ型且つエンハンスメント型トランジスタは抵抗素子として機能する。したがって、該構成の一部であるｐチャネル型トランジスタに、ｎ型且つエンハンスメント型トランジスタを適用することで、論理回路５０および論理回路５５を構成するトランジスタの極性を同じにすることができる。これにより、作製プロセスを低減することができ、論理回路５０および論理回路５５の歩留まりを向上させ、製造コストを低減させることができる。なお、該ｎ型且つエンハンスメント型トランジスタにおいても、上記水素濃度を有する酸化物半導体でチャネル形成領域を構成するトランジスタとしてもよい。このように、ｎチャネル型トランジスタのみで構成される論理回路であっても、論理回路５０および論理回路５５を低消費電力化することができる。
以上より、論理回路５０および論理回路５５において、消費電力を低減することで、論理回路５０および論理回路５５の一方または双方を有する半導体装置の消費電力を低減することができる。さらに、論理回路５０および論理回路５５の消費電力を低減することで、論理回路５０および論理回路５５を動作させる外部回路の負荷が低減できる。これにより、論理回路５０および論理回路５５の一方または双方と、該外部回路とを有する半導体装置の機能拡張が可能となる。
なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態３）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＮＡＮＤ回路について図４を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、点線を用いた回路記号およびＯＳの符号を併せて付す場合がある。そして、本実施の形態で説明する論理回路は、実施の形態１での説明に用いた符号を適宜使用する。
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＮＡＮＤ回路について図４を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、点線を用いた回路記号およびＯＳの符号を併せて付す場合がある。そして、本実施の形態で説明する論理回路は、実施の形態１での説明に用いた符号を適宜使用する。
〈論理回路の構成例のおよび動作例〉
図４（Ａ）に示す論理回路１００はＮＡＮＤ回路に新たにｎチャネル型トランジスタを電気的に接続した論理回路である。本実施の形態では、該ＮＡＮＤ回路を微細化に好適なＣＭＯＳ回路による回路構成とするが、該ＮＡＮＤ回路を他の抵抗素子やダイオードなどを用いる回路構成としてもよい。なお、図４において、ＮＡＮＤ回路には入力端子が２つあるため、一方を第１の入力端子１１、もう一方を第２の入力端子１２と符号を付する。
図４（Ａ）に示す論理回路１００はＮＡＮＤ回路に新たにｎチャネル型トランジスタを電気的に接続した論理回路である。本実施の形態では、該ＮＡＮＤ回路を微細化に好適なＣＭＯＳ回路による回路構成とするが、該ＮＡＮＤ回路を他の抵抗素子やダイオードなどを用いる回路構成としてもよい。なお、図４において、ＮＡＮＤ回路には入力端子が２つあるため、一方を第１の入力端子１１、もう一方を第２の入力端子１２と符号を付する。
論理回路１００は、ｎチャネル型トランジスタ１０１、ｎチャネル型トランジスタ１０２、ｎチャネル型トランジスタ１０３、およびｎチャネル型トランジスタ１０４、ならびにｐチャネル型トランジスタ１０５およびｐチャネル型トランジスタ１０６と、を有する。特に、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２は極めてオフ電流の低いトランジスタである。
論理回路１００は、ｎチャネル型トランジスタ１０１の第１端子と入力電位信号（ＩＮ＿１）を供給する第１の入力端子１１とが電気的に接続されており、ｎチャネル型トランジスタ１０１の第２端子とｐチャネル型トランジスタ１０５のゲートおよびｎチャネル型トランジスタ１０３のゲートとが電気的に接続されており、ｎチャネル型トランジスタ１０２の第１端子と入力電位信号（ＩＮ＿２）を供給する第２の入力端子１２とが電気的に接続されており、ｎチャネル型トランジスタ１０２の第２端子とｐチャネル型トランジスタ１０６のゲートおよびｎチャネル型トランジスタ１０４のゲートとが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｐチャネル型トランジスタ１０５の第１端子およびｐチャネル型トランジスタ１０６の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ１０４の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ１０４の第２端子とｎチャネル型トランジスタ１０３の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ１０５の第２端子およびｐチャネル型トランジスタ１０６の第２端子ならびにｎチャネル型トランジスタ１０３の第２端子と出力電位信号（ＯＵＴ）が出力される出力端子１３とが電気的に接続されている。なお、ｎチャネル型トランジスタ１０１のゲートおよびｎチャネル型トランジスタ１０２のゲートは同電位である。
論理回路１００は、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のゲートの電位φが高電位の場合（ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のＶｇｓがｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のしきい値電圧より高い場合）において、従来のＮＡＮＤ回路と同様の演算処理を行う。例えば、高電位の入力電位信号が第１の入力端子１１および第２の入力端子１２に入力されると、出力端子１３からは低電位側電源電位（ＶＳＳ）である低電位が出力される。また、低電位の入力電位信号が第１の入力端子１１および第２の入力端子１２のいずれか一方に入力されると、出力端子１３からは高電位側電源電位（ＶＤＤ）である高電位が出力される。
次に、論理回路１００の動作中に電源をオフした場合の回路動作について説明する。従来のＮＡＮＤ回路では、回路動作中に電源をオフした場合、高電位側電源電位（ＶＤＤ）と低電位側電源電位（ＶＳＳ）に電位差が無くなるため、演算処理中のデータは揮発する。
一方、論理回路１００では、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のゲートの電位φを低電位（ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のＶｇｓをｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のしきい値電圧より低い状態）とした後、電源をオフした場合、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のゲートの電位φを低電位としている（ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のＶｇｓをｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のしきい値電圧より低くする）ことで、ノードＮ＿３およびノードＮ＿４をフローティングとすることができるため、該ノードＮ＿３および該ノードＮ＿４の電位を保持することができる。なお、ノードＮ＿３とは、図４（Ａ）において、「Ｎ＿３」で指し示す部分を含む太線部であり、ノードＮ＿４とは、図４（Ａ）において、「Ｎ＿４」で指し示す部分を含む太線部である。また、保持ノード（ノードＮ＿３およびノードＮ＿４）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のゲートの電位φを高電位にすることで、ノードＮ＿３およびノードＮ＿４に保持された電位をもとに演算処理を再開することができる。したがって、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路１００の消費電力を低減することができる。
論理回路１００は、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２の第２端子と電気的に接続されたノードの電位が保持される形態であるが、論理回路１００の変形例として、出力端子１３と電気的に接続されたノードの電位が保持される形態としてもよい。そこで、図４（Ｂ）に該形態に対応する論理回路１１０を示す。なお、論理回路１１０は、図４（Ａ）の論理回路１００に付した符号を適宜用いて説明する。
論理回路１１０は、ｎチャネル型トランジスタ１０１、ｎチャネル型トランジスタ１０２、ｎチャネル型トランジスタ１０３、およびｎチャネル型トランジスタ１０４、ならびにｐチャネル型トランジスタ１０５およびｐチャネル型トランジスタ１０６と、を有する。論理回路１１０は論理回路１００と比較して回路を構成するトランジスタの接続関係が異なる。なお、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２は極めてオフ電流の低いトランジスタである。
論理回路１１０は、第１の入力端子１１とｎチャネル型トランジスタ１０３のゲートおよびｐチャネル型トランジスタ１０５のゲートとが電気的に接続されており、第２の入力端子１２とｎチャネル型トランジスタ１０４のゲートおよびｐチャネル型トランジスタ１０６のゲートとが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｎチャネル型トランジスタ１０１の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ１０１の第２端子とｐチャネル型トランジスタ１０５の第１端子およびｐチャネル型トランジスタ１０６の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ１０４の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ１０４の第２端子とｎチャネル型トランジスタ１０３の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ１０３の第２端子とｎチャネル型トランジスタ１０２の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ１０５の第２端子およびｐチャネル型トランジスタ１０６の第２端子ならびにｎチャネル型トランジスタ１０２の第２端子と出力端子１３とが電気的に接続されている。なお、ｎチャネル型トランジスタ１０１のゲートおよびｎチャネル型トランジスタ１０２のゲートは同電位である。
論理回路１１０は、論理回路１００と同様にｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のゲートの電位φが高電位の場合において、従来のＮＡＮＤ回路と同様の演算処理を行う。
次に、論理回路１１０の動作中に電源をオフした場合の回路動作について説明する。従来のＮＡＮＤ回路では、回路動作中に電源をオフした場合、演算処理中のデータは揮発する。
一方、論理回路１１０では、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のゲートの電位φを低電位とした後、電源をオフした場合、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のゲートの電位φを低電位としていることで、少なくともノードＮ＿５をフローティングとすることができるため、該ノードＮ＿５の電位を保持することができる。なお、ノードＮ＿５とは、図４（Ｂ）において、「Ｎ＿５」で指し示す部分を含む太線部である。なお、保持ノード（ノードＮ＿５）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のゲートの電位φを高電位にすることで、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路１１０の消費電力を低減することができる。
また、本実施の形態において、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のように極めてオフ電流の低いトランジスタを配置する箇所は、電源をオフした際に、入力された保持すべき電位を低下させる電流経路（リーク経路）に配置すれば、論理回路１００および論理回路１１０に限定されない。そこで、図５に、論理回路１００および論理回路１１０とは、極めてオフ電流の低いトランジスタを配置する箇所が異なる論理回路の一例を示す。図５（Ａ）は、該一例である論理回路１２０を示す回路図であり、図５（Ｂ）は、該一例である論理回路１３０を示す回路図である。なお、論理回路１２０および論理回路１３０は、図４（Ａ）の論理回路１００に付した符号を適宜用いて説明する。
論理回路１２０は、ｎチャネル型トランジスタ１０１、ｎチャネル型トランジスタ１０２、ｎチャネル型トランジスタ１０３、およびｎチャネル型トランジスタ１０４、ならびにｐチャネル型トランジスタ１０５およびｐチャネル型トランジスタ１０６と、を有する。なお、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２は極めてオフ電流の低いトランジスタである。
論理回路１２０は、第１の入力端子１１とｎチャネル型トランジスタ１０３のゲートおよびｐチャネル型トランジスタ１０５のゲートとが電気的に接続されており、第２の入力端子１２とｎチャネル型トランジスタ１０４のゲートおよびｐチャネル型トランジスタ１０６のゲートとが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｎチャネル型トランジスタ１０１の第１端子と電気的に接続されており、ｎチャネル型トランジスタ１０１の第２端子とｐチャネル型トランジスタ１０５の第１端子およびｐチャネル型トランジスタ１０６の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ１０４の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ１０４の第２端子とｎチャネル型トランジスタ１０２の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ１０２の第２端子とｎチャネル型トランジスタ１０３の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ１０５の第２端子およびｐチャネル型トランジスタ１０６の第２端子ならびにｎチャネル型トランジスタ１０３の第２端子と出力端子１３とが電気的に接続されている。なお、ｎチャネル型トランジスタ１０１のゲートおよびｎチャネル型トランジスタ１０２のゲートは同電位である。
論理回路１２０は、論理回路１００と同様にｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のゲートの電位φが高電位の場合において、従来のＮＡＮＤ回路と同様の演算処理を行う。
次に、論理回路１２０の動作中に電源をオフした場合の回路動作について説明する。従来のＮＡＮＤ回路では、回路動作中に電源をオフした場合、演算処理中のデータは揮発する。
一方、論理回路１２０では、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のゲートの電位φを低電位とした後、電源をオフした場合、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のゲートの電位φを低電位としていることで、少なくともノードＮ＿５をフローティングとすることができるため、該ノードＮ＿５の電位を保持することができる。なお、保持ノード（ノードＮ＿５）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ１０１およびｎチャネル型トランジスタ１０２のゲートの電位φを高電位にすることで、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路１２０の消費電力を低減することができる。
論理回路１３０は、ｎチャネル型トランジスタ１０１、ｎチャネル型トランジスタ１０２、ｎチャネル型トランジスタ１０３、ｎチャネル型トランジスタ１０４、およびｎチャネル型トランジスタ１０７、ならびにｐチャネル型トランジスタ１０５およびｐチャネル型トランジスタ１０６を有する。特に、ｎチャネル型トランジスタ１０１、ｎチャネル型トランジスタ１０２およびｎチャネル型トランジスタ１０７は極めてオフ電流の低いトランジスタである。
論理回路１３０は、第１の入力端子１１とｎチャネル型トランジスタ１０３のゲートおよびｐチャネル型トランジスタ１０５のゲートとが電気的に接続されており、第２の入力端子１２とｎチャネル型トランジスタ１０４のゲートおよびｐチャネル型トランジスタ１０６のゲートとが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｐチャネル型トランジスタ１０５の第１端子およびｐチャネル型トランジスタ１０６の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ１０５の第２端子とｎチャネル型トランジスタ１０１の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ１０６の第２端子とｎチャネル型トランジスタ１０７の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ１０４の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ１０４の第２端子とｎチャネル型トランジスタ１０３の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ１０３の第２端子とｎチャネル型トランジスタ１０２の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ１０１の第２端子およびｎチャネル型トランジスタ１０２の第２端子ならびにｎチャネル型トランジスタ１０７の第２端子と出力端子１３とが電気的に接続されている。なお、ｎチャネル型トランジスタ１０１のゲート、ｎチャネル型トランジスタ１０２のゲートおよびｎチャネル型トランジスタ１０７のゲートは同電位である。
論理回路１３０は、ｎチャネル型トランジスタ１０１、ｎチャネル型トランジスタ１０２およびｎチャネル型トランジスタ１０７のゲートの電位φが高電位の場合において、従来のＮＡＮＤ回路と同様の演算処理を行う。
次に、論理回路１３０の動作中に電源をオフした場合の回路動作について説明する。従来のＮＡＮＤ回路では、回路動作中に電源をオフした場合、演算処理中のデータは揮発する。
一方、論理回路１３０では、ｎチャネル型トランジスタ１０１、ｎチャネル型トランジスタ１０２およびｎチャネル型トランジスタ１０７は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ１０１、ｎチャネル型トランジスタ１０２およびｎチャネル型トランジスタ１０７のゲートの電位φを低電位とした後、電源をオフした場合、ノードＮ＿５をフローティングとすることができるため、該ノードＮ＿５の電位を保持することができる。なお、保持ノード（ノードＮ＿５）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ１０１、ｎチャネル型トランジスタ１０２およびｎチャネル型トランジスタ１０７のゲートの電位φを高電位にすることで、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路１３０の消費電力を低減することができる。
論理回路１００乃至論理回路１３０において、ｎチャネル型トランジスタ１０１、ｎチャネル型トランジスタ１０２およびｎチャネル型トランジスタ１０７は、上記したように極めてオフ電流の低いトランジスタが適用される。該トランジスタは、例えば、実施の形態１で説明したトランジスタ１５乃至トランジスタ１９、実施の形態２で説明したｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４におけるオフ電流特性を有する。そして、ｎチャネル型トランジスタ１０１、ｎチャネル型トランジスタ１０２およびｎチャネル型トランジスタ１０７は、ｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４と同様に、酸化物半導体、特に上記水素濃度を有し、キャリアの供与体となる水素を極めて低濃度に低下させた酸化物半導体をチャネル形成領域に適用したトランジスタとすることができる。なお、酸化物半導体中のキャリア濃度についてもｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４と同様であることが好ましい。
論理回路１００乃至論理回路１３０において、ｎチャネル型トランジスタ１０３およびｎチャネル型トランジスタ１０４ならびにｐチャネル型トランジスタ１０５およびｐチャネル型トランジスタ１０６には、特に制限はなく、半導体材料を含む基板を用いて形成されるトランジスタであればよい。
なお、ｎチャネル型トランジスタ１０３およびｎチャネル型トランジスタ１０４についても、ｎチャネル型トランジスタ１０１、ｎチャネル型トランジスタ１０２およびｎチャネル型トランジスタ１０７のように、上記水素濃度を有し、キャリアの供与体となる水素を極めて低濃度に低下させた酸化物半導体をチャネル形成領域に適用したトランジスタとすることで、論理回路１００乃至論理回路１３０の消費電力をさらに低減させることができる。
また、本発明の一態様であるＮＡＮＤ回路において、論理回路１００乃至論理回路１２０のようにトランジスタの素子数をできる限り少なくなるように極めてオフ電流が低いトランジスタを配置する回路構成は、論理回路１３０の回路構成より、トランジスタの素子数が少ないためにトランジスタの占有面積が小さく、微細化の観点から好ましい。また、本発明の一態様であるＮＡＮＤ回路において、論理回路１１０乃至論理回路１３０のように出力端子と電気的に接続されたノードの電位が保持される回路構成、別言すると演算処理後の電位が保持される回路構成は、論理回路１００よりさらに高速に演算処理を再開させることができ、回路動作の高速化の観点から好ましい。
さらに、本発明の一態様であるＮＡＮＤ回路（論理回路１００乃至論理回路１３０）において、極めてオフ電流の低いトランジスタ以外の構成（従来のＮＡＮＤ回路に相当する構成）は、ＣＭＯＳ回路に限定されない。例えば、論理回路５０および論理回路５５のように、該構成の一部であるｐチャネル型トランジスタをｎ型且つエンハンスメント型トランジスタとしてもよい。該構成の一部であるｐチャネル型トランジスタに、ｎ型且つエンハンスメント型トランジスタを適用することで、論理回路１００乃至論理回路１３０を構成するトランジスタの極性を同じにすることができる。これにより、作製プロセスを低減することができ、論理回路１００乃至論理回路１３０の歩留まりを向上させ、製造コストを低減させることができる。なお、該ｎ型且つエンハンスメント型トランジスタにおいても、上記水素濃度を有する酸化物半導体でチャネル形成領域を構成するトランジスタとしてもよい。このように、ｎチャネル型トランジスタのみで構成される論理回路であっても、論理回路１００乃至論理回路１３０を低消費電力化することができる。
以上より、論理回路１００乃至論理回路１３０において、消費電力を低減することで、論理回路１００乃至論理回路１３０のうち１以上の論理回路を有する半導体装置の消費電力を低減することができる。さらに、論理回路１００乃至論理回路１３０の消費電力を低減することで、論理回路１００乃至論理回路１３０を動作させる外部回路の負荷が低減できる。これにより、論理回路１００乃至論理回路１３０のうち１以上の論理回路および該外部回路を有する半導体装置の機能拡張が可能となる。
なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態４）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＮＯＲ回路について図６を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、点線を用いた回路記号およびＯＳの符号を併せて付す場合がある。そして、本実施の形態で説明する論理回路は、実施の形態１での説明に用いた符号を適宜使用する。
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＮＯＲ回路について図６を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、点線を用いた回路記号およびＯＳの符号を併せて付す場合がある。そして、本実施の形態で説明する論理回路は、実施の形態１での説明に用いた符号を適宜使用する。
〈論理回路の構成例のおよび動作例〉
図６（Ａ）に示す論理回路２００はＮＯＲ回路に新たにｎチャネル型トランジスタを電気的に接続した論理回路である。本実施の形態では、該ＮＯＲ回路を微細化に好適なＣＭＯＳ回路による回路構成とするが、該ＮＯＲ回路を他の抵抗素子やダイオードなどを用いる回路構成としてもよい。なお、図６において、ＮＯＲ回路には入力端子が２つあるため、一方を第１の入力端子１１、もう一方を第２の入力端子１２と符号を付する。
図６（Ａ）に示す論理回路２００はＮＯＲ回路に新たにｎチャネル型トランジスタを電気的に接続した論理回路である。本実施の形態では、該ＮＯＲ回路を微細化に好適なＣＭＯＳ回路による回路構成とするが、該ＮＯＲ回路を他の抵抗素子やダイオードなどを用いる回路構成としてもよい。なお、図６において、ＮＯＲ回路には入力端子が２つあるため、一方を第１の入力端子１１、もう一方を第２の入力端子１２と符号を付する。
論理回路２００は、ｎチャネル型トランジスタ２０１、ｎチャネル型トランジスタ２０２、ｎチャネル型トランジスタ２０３、およびｎチャネル型トランジスタ２０４、ならびにｐチャネル型トランジスタ２０５およびｐチャネル型トランジスタ２０６を有する。特に、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２は極めてオフ電流の低いトランジスタである。
論理回路２００は、ｎチャネル型トランジスタ２０１の第１端子と第１の入力端子１１とが電気的に接続されており、ｎチャネル型トランジスタ２０１の第２端子とｎチャネル型トランジスタ２０３のゲートおよびｐチャネル型トランジスタ２０５のゲートとが電気的に接続されており、ｎチャネル型トランジスタ２０２の第１端子と第２の入力端子１２とが電気的に接続されており、ｎチャネル型トランジスタ２０２の第２端子とｎチャネル型トランジスタ２０４のゲートおよびｐチャネル型トランジスタ２０６のゲートとが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｐチャネル型トランジスタ２０６の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ２０６の第２端子とｐチャネル型トランジスタ２０５の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ２０３の第１端子およびｎチャネル型トランジスタ２０４の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ２０３の第２端子およびｎチャネル型トランジスタ２０４の第２端子ならびにｐチャネル型トランジスタ２０５の第２端子と出力端子１３とが電気的に接続されている。
論理回路２００は、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のゲートの電位φが高電位の場合（ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のＶｇｓがｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のしきい値電圧より高い場合）において、従来のＮＯＲ回路と同様の演算処理を行う。例えば、高電位の入力電位信号が第１の入力端子１１および第２の入力端子１２のいずれか一方に入力されると、出力端子１３からは低電位側電源電位（ＶＳＳ）である低電位が出力される。また、第１の入力端子１１および第２の入力端子１２に低電位の入力電位信号が入力されると、出力端子１３からは高電位側電源電位（ＶＤＤ）である高電位が出力される。
次に、論理回路２００の動作中に電源をオフした場合の回路動作について説明する。従来のＮＯＲ回路では、回路動作中に電源をオフした場合、高電位側電源電位（ＶＤＤ）と低電位側電源電位（ＶＳＳ）に電位差が無くなるため、演算処理中のデータは揮発する。
一方、論理回路２００では、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のゲートの電位φを低電位（ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のＶｇｓをｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のしきい値電圧より低い状態）とした後、電源をオフした場合、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のゲートの電位φを低電位としている（ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のＶｇｓをｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のしきい値電圧より低くする）ことで、ノードＮ＿６およびノードＮ＿７をフローティングとすることができるため、該ノードＮ＿６および該ノードＮ＿７の電位を保持することができる。なお、ノードＮ＿６とは、図６（Ａ）において、「Ｎ＿６」で指し示す部分を含む太線部であり、また、ノードＮ＿７とは、図６（Ａ）において、「Ｎ＿７」で指し示す部分を含む太線部である。なお、保持ノード（ノードＮ＿６およびノードＮ＿７）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のゲートの電位φを高電位（ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のＶｇｓをｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のしきい値電圧より高い状態）にすることで、ノードＮ＿６およびノードＮ＿７に保持された電位をもとに演算処理を再開することができる。したがって、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路２００の消費電力を低減することができる。
論理回路２００は、ｎチャネル型トランジスタ２０１の第２端子およびｎチャネル型トランジスタ２０２の第２端子と電気的に接続されたノードの電位が保持される形態であるが、論理回路２００の変形例として、出力端子１３と電気的に接続されたノードの電位が保持される形態としてもよい。そこで、図６（Ｂ）に該形態に対応する論理回路２１０を示す。なお、論理回路２１０は、図６（Ａ）の論理回路２００に付した符号を適宜用いて説明する。
論理回路２１０は、ｎチャネル型トランジスタ２０１、ｎチャネル型トランジスタ２０２、ｎチャネル型トランジスタ２０３、およびｎチャネル型トランジスタ２０４、ならびにｐチャネル型トランジスタ２０５およびｐチャネル型トランジスタ２０６を有する。論理回路２１０は論理回路２００と比較して回路を構成するトランジスタの接続関係が異なる。なお、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２は極めてオフ電流の低いトランジスタである。
論理回路２１０は、第１の入力端子１１とｎチャネル型トランジスタ２０３のゲートおよびｐチャネル型トランジスタ２０５のゲートとが電気的に接続されており、第２の入力端子１２とｎチャネル型トランジスタ２０４のゲートおよびｐチャネル型トランジスタ２０６のゲートとが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｎチャネル型トランジスタ２０１の第１端子と電気的に接続されており、ｎチャネル型トランジスタ２０１の第２端子とｐチャネル型トランジスタ２０６の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ２０６の第２端子とｐチャネル型トランジスタ２０５の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ２０２の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ２０２の第２端子とｎチャネル型トランジスタ２０３の第１端子およびｎチャネル型トランジスタ２０４の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ２０３の第２端子およびｎチャネル型トランジスタ２０４の第２端子ならびにｐチャネル型トランジスタ２０５の第２端子と出力端子１３とが電気的に接続されている。なお、ｎチャネル型トランジスタ２０１のゲートおよびｎチャネル型トランジスタ２０２のゲートは同電位である。
論理回路２１０は、論理回路２００と同様にｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のゲートの電位φが高電位の場合において、従来のＮＯＲ回路と同様の演算処理を行う。
次に、論理回路２１０の動作中に電源をオフした場合の回路動作について説明する。従来のＮＯＲ回路では、回路動作中に電源をオフした場合、演算処理中のデータは揮発する。
一方、論理回路２１０では、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のゲートの電位φを低電位とした後、電源をオフした場合、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のゲートの電位φを低電位としていることで、出力端子１３と電気的に接続された少なくともノードＮ＿８をフローティングとすることができるため、該ノードＮ＿８の電位を保持することができる。なお、ノードＮ＿８とは、図６（Ｂ）において、「Ｎ＿８」で指し示す部分を含む太線部である。なお、保持ノード（ノードＮ＿８）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のゲートの電位φを高電位にすることで、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路２１０の消費電力を低減することができる。
また、本実施の形態において、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のように極めてオフ電流の低いトランジスタを配置する箇所は、電源をオフした際に、入力された保持すべき電位を低下させる電流経路（リーク経路）に配置すれば、論理回路２００および論理回路２１０に限定されない。そこで、図７に、論理回路２００および論理回路２１０とは、極めてオフ電流の低いトランジスタを配置する箇所が異なる論理回路の一例を示す。図７（Ａ）は、該一例である論理回路２２０を示す回路図であり、図７（Ｂ）は、該一例である論理回路２３０を示す回路図である。なお、論理回路２２０および論理回路２３０は、図６（Ａ）の論理回路２００に付した符号を適宜用いて説明する。
論理回路２２０は、ｎチャネル型トランジスタ２０１、ｎチャネル型トランジスタ２０２、ｎチャネル型トランジスタ２０３、およびｎチャネル型トランジスタ２０４、ならびにｐチャネル型トランジスタ２０５およびｐチャネル型トランジスタ２０６を有する。特に、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２は極めてオフ電流の低いトランジスタである。
論理回路２２０は、第１の入力端子１１とｎチャネル型トランジスタ２０３のゲートおよびｐチャネル型トランジスタ２０５のゲートとが電気的に接続されており、第２の入力端子１２とｎチャネル型トランジスタ２０４のゲートおよびｐチャネル型トランジスタ２０６のゲートとが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｐチャネル型トランジスタ２０６の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ２０６の第２端子とｎチャネル型トランジスタ２０１の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ２０１の第２端子とｐチャネル型トランジスタ２０５の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ２０２の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ２０２の第２端子とｎチャネル型トランジスタ２０３の第１端子およびｎチャネル型トランジスタ２０４の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ２０３の第２端子およびｎチャネル型トランジスタ２０４の第２端子ならびにｐチャネル型トランジスタ２０５の第２端子と出力端子１３とが電気的に接続されている。なお、ｎチャネル型トランジスタ２０１のゲートおよびｎチャネル型トランジスタ２０２のゲートは同電位である。
論理回路２２０は、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のゲートの電位φが高電位の場合において、従来のＮＯＲ回路と同様の演算処理を行う。
次に、論理回路２２０の動作中に電源をオフした場合の回路動作について説明する。従来のＮＯＲ回路では、回路動作中に電源をオフした場合、演算処理中のデータは揮発する。
一方、論理回路２２０では、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のゲートの電位φを低電位とした後、電源をオフした場合、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のゲートの電位φを低電位としていることで、少なくともノードＮ＿８をフローティングとすることができるため、該ノードＮ＿８の電位を保持することができる。なお、保持ノード（ノードＮ＿８）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ２０１およびｎチャネル型トランジスタ２０２のゲートの電位φを高電位にすることで、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路２２０の消費電力を低減することができる。
論理回路２３０は、ｎチャネル型トランジスタ２０１、ｎチャネル型トランジスタ２０２、ｎチャネル型トランジスタ２０３、ｎチャネル型トランジスタ２０４、およびｎチャネル型トランジスタ２０７、ならびにｐチャネル型トランジスタ２０５およびｐチャネル型トランジスタ２０６を有する。なお、ｎチャネル型トランジスタ２０１、ｎチャネル型トランジスタ２０２およびｎチャネル型トランジスタ２０７は極めてオフ電流の低いトランジスタである。
論理回路２３０は、第１の入力端子１１とｎチャネル型トランジスタ２０３のゲートおよびｐチャネル型トランジスタ２０５のゲートとが電気的に接続されており、第２の入力端子１２とｎチャネル型トランジスタ２０４のゲートおよびｐチャネル型トランジスタ２０６のゲートとが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｎチャネル型トランジスタ２０１の第１端子と電気的に接続されており、ｎチャネル型トランジスタ２０１の第２端子とｐチャネル型トランジスタ２０６の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ２０６の第２端子とｐチャネル型トランジスタ２０５の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ２０４の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ２０４の第２端子とｎチャネル型トランジスタ２０２の第１端子およびｎチャネル型トランジスタ２０３の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ２０３の第２端子とｎチャネル型トランジスタ２０７の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ２０２の第２端子およびｎチャネル型トランジスタ２０７の第２端子ならびにｐチャネル型トランジスタ２０５の第２端子と出力端子１３とが電気的に接続されている。なお、ｎチャネル型トランジスタ２０１のゲート、ｎチャネル型トランジスタ２０２およびｎチャネル型トランジスタ２０７のゲートは同電位である。
論理回路２３０は、ｎチャネル型トランジスタ２０１のゲート、ｎチャネル型トランジスタ２０２およびｎチャネル型トランジスタ２０７のゲートの電位φが高電位の場合において、従来のＮＯＲ回路と同様の演算処理を行う。
次に、論理回路２３０の動作中に電源をオフした場合の回路動作について説明する。従来のＮＯＲ回路では、回路動作中に電源をオフした場合、演算処理中のデータは揮発する。
一方、論理回路２３０では、ｎチャネル型トランジスタ２０１のゲート、ｎチャネル型トランジスタ２０２およびｎチャネル型トランジスタ２０７は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ２０１、ｎチャネル型トランジスタ２０２およびｎチャネル型トランジスタ２０７のゲートの電位φを低電位とした後、電源をオフした場合、ｎチャネル型トランジスタ２０１のゲート、ｎチャネル型トランジスタ２０２およびｎチャネル型トランジスタ２０７のゲートの電位φを低電位としていることで、少なくともノードＮ＿８をフローティングとすることができるため、該ノードＮ＿８の電位を保持することができる。なお、保持ノード（ノードＮ＿８）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ２０１、ｎチャネル型トランジスタ２０２およびｎチャネル型トランジスタ２０７のゲートの電位φを高電位にすることで、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路２３０の消費電力を低減することができる。
論理回路２００乃至論理回路２３０において、ｎチャネル型トランジスタ２０１、ｎチャネル型トランジスタ２０２およびｎチャネル型トランジスタ２０７は、上記したように極めてオフ電流の低いトランジスタが適用される。該トランジスタは、例えば、実施の形態１で説明したトランジスタ１５乃至１９、実施の形態２で説明したｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４におけるオフ電流特性を有する。そして、ｎチャネル型トランジスタ２０１、ｎチャネル型トランジスタ２０２およびｎチャネル型トランジスタ２０７は、ｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４と同様に、酸化物半導体、特に上記水素濃度を有し、キャリアの供与体となる水素を極めて低濃度に低下させた酸化物半導体をチャネル形成領域に適用したトランジスタとすることができる。なお、酸化物半導体中のキャリア濃度についてもｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４と同様であることが好ましい。
論理回路２００乃至論理回路２３０において、ｎチャネル型トランジスタ２０３およびｎチャネル型トランジスタ２０４ならびにｐチャネル型トランジスタ２０５およびｐチャネル型トランジスタ２０６には、特に制限はなく、半導体材料を含む基板を用いて形成されるトランジスタであればよい。
なお、ｎチャネル型トランジスタ２０３およびｎチャネル型トランジスタ２０４についても、ｎチャネル型トランジスタ２０１、ｎチャネル型トランジスタ２０２およびｎチャネル型トランジスタ２０７のように、上記水素濃度を有し、キャリアの供与体となる水素を極めて低濃度に低下させた酸化物半導体をチャネル形成領域に適用したトランジスタとすることで、論理回路２００乃至論理回路２３０の消費電力をさらに低減させることができる。
本発明の一態様であるＮＯＲ回路において、論理回路２００乃至論理回路２２０のように、トランジスタの素子数をできる限り少なくなるように極めてオフ電流が低いトランジスタを配置する回路構成は、論理回路２３０の回路構成より、トランジスタの素子数が少ないためにトランジスタの占有面積が小さく、微細化の観点から好ましい。また、本発明の一態様であるＮＯＲ回路において、論理回路２１０乃至論理回路２３０のように、出力端子と電気的に接続されたノードの電位が保持される回路構成、別言すると演算処理後の電位が保持される回路構成は、論理回路２００よりさらに高速に演算処理を再開させることができ、回路動作の高速化の観点から好ましい。
さらに、本発明の一態様であるＮＯＲ回路（論理回路２００乃至論理回路２３０）において、極めてオフ電流の低いトランジスタ以外の構成（従来のＮＯＲ回路に相当する構成）は、ＣＭＯＳ回路に限定されない。例えば、論理回路５０および論理回路５５のように、該構成の一部であるｐチャネル型トランジスタをｎ型且つエンハンスメント型トランジスタとしてもよい。該構成の一部であるｐチャネル型トランジスタに、ｎ型且つエンハンスメント型トランジスタを適用することで、論理回路２００乃至論理回路２３０を構成するトランジスタの極性を同じにすることができる。これにより、作製プロセスを低減することができ、論理回路２００乃至論理回路２３０の歩留まりを向上させ、製造コストを低減させることができる。なお、該ｎ型且つエンハンスメント型トランジスタにおいても、上記水素濃度を有する酸化物半導体でチャネル形成領域を構成するトランジスタとしてもよい。このように、ｎチャネル型トランジスタのみで構成される論理回路であっても、論理回路２００乃至論理回路２３０を低消費電力化することができる。
以上より、論理回路２００乃至論理回路２３０において、消費電力を低減することで、論理回路２００乃至論理回路２３０のうち１以上の論理回路を有する半導体装置の消費電力を低減することができる。さらに、論理回路２００乃至論理回路２３０の消費電力を低減することで、論理回路２００乃至論理回路２３０を動作させる外部回路の負荷が低減できる。これにより、論理回路２００乃至論理回路２３０のうち１以上の論理回路および該外部回路を有する半導体装置の機能拡張が可能となる。
なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態５）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＡＮＤ回路について図８を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、点線を用いた回路記号およびＯＳの符号を併せて付す場合がある。そして、本実施の形態で説明する論理回路は、実施の形態１での説明に用いた符号を適宜使用する。
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＡＮＤ回路について図８を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、点線を用いた回路記号およびＯＳの符号を併せて付す場合がある。そして、本実施の形態で説明する論理回路は、実施の形態１での説明に用いた符号を適宜使用する。
〈論理回路の構成例のおよび動作例〉
図８に示す論理回路３００はＡＮＤ回路に新たにｎチャネル型トランジスタを電気的に接続した論理回路である。本実施の形態では、該ＡＮＤ回路を微細化に好適なＣＭＯＳ回路による回路構成とするが、該ＡＮＤ回路を他の抵抗素子やダイオードなどを用いる回路構成としてもよい。なお、図８において、ＡＮＤ回路には入力端子が２つあるため、一方を第１の入力端子１１、もう一方を第２の入力端子１２と符号を付する。
図８に示す論理回路３００はＡＮＤ回路に新たにｎチャネル型トランジスタを電気的に接続した論理回路である。本実施の形態では、該ＡＮＤ回路を微細化に好適なＣＭＯＳ回路による回路構成とするが、該ＡＮＤ回路を他の抵抗素子やダイオードなどを用いる回路構成としてもよい。なお、図８において、ＡＮＤ回路には入力端子が２つあるため、一方を第１の入力端子１１、もう一方を第２の入力端子１２と符号を付する。
論理回路３００は、ｎチャネル型トランジスタ３０１、ｎチャネル型トランジスタ３０２、ｎチャネル型トランジスタ３０３、ｎチャネル型トランジスタ３０４、およびｎチャネル型トランジスタ３０８、ならびにｐチャネル型トランジスタ３０５、ｐチャネル型トランジスタ３０６、およびｐチャネル型トランジスタ３０９を有する。特に、ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２は極めてオフ電流の低いトランジスタである。
ＡＮＤ回路は、実施の形態３で説明したＮＡＮＤ回路と実施の形態２で説明したＮＯＴ回路を電気的に接続した論理回路である。つまり、ＡＮＤ回路は、ＮＡＮＤ回路の出力端子を、ＮＯＴ回路の入力端子と見なすことができる。該ＡＮＤ回路は、ｎチャネル型トランジスタ３０３と、ｎチャネル型トランジスタ３０４と、ｐチャネル型トランジスタ３０５と、およびｐチャネル型トランジスタ３０６とでＮＡＮＤ回路を構成し、ｎチャネル型トランジスタ３０８と、およびｐチャネル型トランジスタ３０９とでＮＯＴ回路を構成する。さらに、極めてオフ電流の低いトランジスタであるｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２は、該ＮＡＮＤ回路内に配置することもできるし、該ＮＯＴ回路内に配置することもできる。なお、論理回路３００は、ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２を該ＮＡＮＤ回路内に配置する回路構成である。
論理回路３００を構成するトランジスタは、以下の接続関係を有する。はじめにＮＡＮＤ回路の接続関係を記載する。
第１の入力端子１１とｎチャネル型トランジスタ３０３のゲートおよびｐチャネル型トランジスタ３０５のゲートとが電気的に接続されており、第２の入力端子１２とｎチャネル型トランジスタ３０４のゲートおよびｐチャネル型トランジスタ３０６のゲートとが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｎチャネル型トランジスタ３０１の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ３０１の第２端子とｐチャネル型トランジスタ３０５の第１端子およびｐチャネル型トランジスタ３０６の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ３０４の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ３０４の第２端子とｎチャネル型トランジスタ３０３の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ３０３の第２端子とｎチャネル型トランジスタ３０２の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ３０５の第２端子とｐチャネル型トランジスタ３０６の第２端子とｎチャネル型トランジスタ３０２の第２端子とが電気的に接続されている。なお、ｎチャネル型トランジスタ３０１のゲートおよびｎチャネル型トランジスタ３０２のゲートは同電位である。
次いで、論理回路３００のＮＯＴ回路の接続関係を記載する。
ｎチャネル型トランジスタ３０８のゲートおよびｐチャネル型トランジスタ３０９のゲートと、ｐチャネル型トランジスタ３０５の第２端子およびｐチャネル型トランジスタ３０６の第２端子ならびにｎチャネル型トランジスタ３０２の第２端子とが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｐチャネル型トランジスタ３０９の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ３０８の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ３０９の第２端子およびｎチャネル型トランジスタ３０８の第２端子と出力端子１３とが電気的に接続されている。
論理回路３００は、ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２のゲート電位φが高電位の場合（ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２のＶｇｓがｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２のしきい値電圧より高い場合）において、従来のＡＮＤ回路と同様の演算処理を行う。例えば、高電位の入力電位信号が第１の入力端子１１および第２の入力端子１２に入力されると、出力端子１３からは高電位側電源電位（ＶＤＤ）である高電位が出力される。また、低電位の入力電位信号が第１の入力端子１１および第２の入力端子１２のいずれか一方に入力されると、出力端子１３からは低電位側電源電位（ＶＳＳ）である低電位が出力される。
次に、論理回路３００の動作中に電源をオフした場合の回路動作について説明する。従来のＡＮＤ回路では、回路動作中に電源をオフした場合、高電位側電源電位（ＶＤＤ）と低電位側電源電位（ＶＳＳ）に電位差が無くなるため、演算処理中のデータは揮発する。
一方、論理回路３００では、ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２のゲートの電位φを低電位（ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２のＶｇｓをｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２のしきい値電圧より低い状態）とした後、回路動作中に電源をオフした場合、ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２のゲートの電位φを低電位としている（ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２のＶｇｓをｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２のしきい値電圧より低くする）ことで、少なくともノードＮ＿９をフローティングとすることができるため、該ノードＮ＿９の電位を保持することができる。なお、ノードＮ＿９とは、図８において、「Ｎ＿９」で指し示す部分を含む太線部である。なお、保持ノード（ノードＮ＿９）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２のゲートの電位φを高電位にすることで、ノードＮ＿９に保持された電位をもとに演算処理を再開することができる。したがって、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路３００の消費電力を低減することができる。
論理回路３００は、ＮＡＮＤ回路にｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２を該ＮＡＮＤ回路内に配置する回路構成であるが、論理回路３００の変形例として、ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２をＮＯＴ回路内に配置し、出力端子１３と電気的に接続されたノードの電位が保持される形態としてもよい。そこで、図９に該形態に対応する論理回路３１０を示す。なお、論理回路３１０は、図８の論理回路３００に付した符号を適宜用いて説明する。
論理回路３１０は、論理回路３００と同様にｎチャネル型トランジスタ３０１、ｎチャネル型トランジスタ３０２、ｎチャネル型トランジスタ３０３、ｎチャネル型トランジスタ３０４、およびｎチャネル型トランジスタ３０８、ならびにｐチャネル型トランジスタ３０５、ｐチャネル型トランジスタ３０６、およびｐチャネル型トランジスタ３０９を有する。特に、ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２は極めてオフ電流の低いトランジスタである。
ｎチャネル型トランジスタ３０３と、ｎチャネル型トランジスタ３０４と、ｐチャネル型トランジスタ３０５と、およびｐチャネル型トランジスタ３０６とでＮＡＮＤ回路を構成し、ｎチャネル型トランジスタ３０８と、およびｐチャネル型トランジスタ３０９とでＮＯＴ回路を構成する。さらに、論理回路３１０は、ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２を該ＮＯＴ回路内に配置する回路構成である。
論理回路３１０を構成するトランジスタは、以下の接続関係を有する。はじめにＮＡＮＤ回路の接続関係を記載する。
第１の入力端子１１とｎチャネル型トランジスタ３０３のゲートおよびｐチャネル型トランジスタ３０５のゲートとが電気的に接続されており、第２の入力端子１２とｎチャネル型トランジスタ３０４のゲートおよびｐチャネル型トランジスタ３０６のゲートとが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｐチャネル型トランジスタ３０５の第１端子およびｐチャネル型トランジスタ３０６の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ３０４の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ３０４の第２端子とｎチャネル型トランジスタ３０３の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ３０５の第２端子とｐチャネル型トランジスタ３０６の第２端子とｎチャネル型トランジスタ３０３の第２端子とが電気的に接続されている。
次いで、論理回路３１０のＮＯＴ回路の接続関係を記載する。
ｎチャネル型トランジスタ３０８のゲートおよびｐチャネル型トランジスタ３０９のゲートと、ｐチャネル型トランジスタ３０５の第２端子およびｐチャネル型トランジスタ３０６の第２端子ならびにｎチャネル型トランジスタ３０３の第２端子とが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｐチャネル型トランジスタ３０９の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ３０９の第２端子とｎチャネル型トランジスタ３０１の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ３０８の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ３０８の第２端子とｎチャネル型トランジスタ３０２の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ３０１の第２端子およびｎチャネル型トランジスタ３０２の第２端子と出力端子１３とが電気的に接続されている。なお、ｎチャネル型トランジスタ３０１のゲートおよびｎチャネル型トランジスタ３０２のゲートは同電位である。
論理回路３１０は、論理回路３００と同様にｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２のゲート電位φが高電位の場合において、従来のＡＮＤ回路と同様の演算処理を行う。
次に、論理回路３１０の動作中に電源をオフした場合の回路動作について説明する。従来のＡＮＤ回路では、回路動作中に電源をオフした場合、演算処理中のデータは揮発する。
一方、論理回路３１０では、ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２のゲートの電位φを低電位とした後、電源をオフした場合、ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２のゲートの電位φを低電位としていることで、ノードＮ＿１０をフローティングとすることができるため、該ノードＮ＿１０の電位を保持することができる。なお、ノードＮ＿１０とは、図９において、「Ｎ＿１０」で指し示す部分を含む太線部である。また、保持ノード（ノードＮ＿１０）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ３０１およびｎチャネル型トランジスタ３０２のゲートの電位φを高電位にすることで、再度電源をオンした際に入力電位信号を供給する必要が無く、論理回路３１０の演算処理を行うための消費電力を低減することができる。
また、上記したようにＡＮＤ回路は、実施の形態３で説明したＮＡＮＤ回路に実施の形態２で説明したＮＯＴ回路を電気的に接続した論理回路であることから、実施の形態３で説明したＮＡＮＤ回路および実施の形態２で説明したＮＯＴ回路の様々な形態を適宜組み合わせて、ＡＮＤ回路を構成することができる。例えば、本発明の一態様のＡＮＤ回路は、実施の形態３で説明した論理回路１００乃至論理回路１３０のいずれか一と従来のＮＯＴ回路を電気的に接続したＡＮＤ回路、または従来のＮＡＮＤ回路と実施の形態２で説明した論理回路５０または論理回路５５の一方を電気的に接続したＡＮＤ回路とすることができる。
論理回路３００および論理回路３１０において、ｎチャネル型トランジスタ３０１、ｎチャネル型トランジスタ３０２は、上記したように極めてオフ電流の低いトランジスタが適用される。該トランジスタは、例えば、実施の形態１で説明したトランジスタ１５乃至１９、実施の形態２で説明したｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４におけるオフ電流特性を有する。そして、ｎチャネル型トランジスタ３０１、ｎチャネル型トランジスタ３０２は、ｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４と同様に、酸化物半導体、特に上記水素濃度を有し、キャリアの供与体となる水素を極めて低濃度に低下させた酸化物半導体をチャネル形成領域に適用したトランジスタとすることができる。なお、酸化物半導体中のキャリア濃度についても実施の形態２で説明したｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４と同様であることが好ましい。
論理回路３００および論理回路３１０において、ｎチャネル型トランジスタ３０３、ｎチャネル型トランジスタ３０４およびｎチャネル型トランジスタ３０８、ならびにｐチャネル型トランジスタ３０５、ｐチャネル型トランジスタ３０６およびｐチャネル型トランジスタ３０９には、特に制限はなく、半導体材料を含む基板を用いて形成されるトランジスタであればよい。
なお、ｎチャネル型トランジスタ３０３、ｎチャネル型トランジスタ３０４およびｎチャネル型トランジスタ３０８についても、ｎチャネル型トランジスタ３０１、ｎチャネル型トランジスタ３０２のように、上記水素濃度を有し、キャリアの供与体となる水素を極めて低濃度に低下させた酸化物半導体をチャネル形成領域に適用したトランジスタとすることで、論理回路３００および論理回路３１０の消費電力をさらに低減させる効果が大きくなる。
本発明の一態様であるＡＮＤ回路において、論理回路３００および論理回路３１０のように、トランジスタの素子数をできる限り少なくなるように極めてオフ電流が低いトランジスタを配置する回路構成は、トランジスタの占有面積の拡大を最小限にすることができ、微細化の観点から好ましい。また、本発明の一態様であるＡＮＤ回路において、論理回路３１０のように、出力端子１３と電気的に接続されたノードの電位が保持される回路構成、別言すると演算処理後の電位が保持される回路構成は、論理回路３００よりさらに高速に演算処理を再開させることができ、回路動作の高速化の観点から好ましい。
さらに、本発明の一態様であるＡＮＤ回路（論理回路３００および論理回路３１０）において、極めてオフ電流の低いトランジスタ以外の構成（従来のＡＮＤ回路に相当する構成）は、ＣＭＯＳ回路に限定されない。例えば、論理回路５０および論理回路５５のように、該構成の一部であるｐチャネル型トランジスタをｎ型且つエンハンスメント型トランジスタとしてもよい。該構成の一部であるｐチャネル型トランジスタに、ｎ型且つエンハンスメント型トランジスタを適用することで、論理回路３００および論理回路３１０を構成するトランジスタの極性を同じにすることができる。これにより、作製プロセスを低減することができ、論理回路３００および論理回路３１０の歩留まりを向上させ、製造コストを低減させることができる。なお、該ｎ型且つエンハンスメント型トランジスタにおいても、上記水素濃度を有する酸化物半導体でチャネル形成領域を構成するトランジスタとしてもよい。このように、ｎチャネル型トランジスタのみで構成される論理回路であっても、論理回路３００乃至論理回路３１０を低消費電力化することができる。
以上より、論理回路３００および論理回路３１０において、消費電力を低減することで、論理回路３００および論理回路３１０のすくなくとも一方の論理回路を有する半導体装置の消費電力を低減することができる。さらに、論理回路３００および論理回路３１０の消費電力を低減することで、論理回路３００および論理回路３１０を動作させる外部回路の負荷が低減できる。これにより、論理回路３００および論理回路３１０の少なくとも一方の論理回路および該外部回路を有する半導体装置の機能拡張が可能となる。
なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態６）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＯＲ回路について図１０を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、点線を用いた回路記号およびＯＳの符号を併せて付す場合がある。そして、本実施の形態で説明する論理回路は、実施の形態１での説明に用いた符号を適宜使用する。
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＯＲ回路について図１０を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、点線を用いた回路記号およびＯＳの符号を併せて付す場合がある。そして、本実施の形態で説明する論理回路は、実施の形態１での説明に用いた符号を適宜使用する。
〈論理回路の構成例のおよび動作例〉
図１０に示す論理回路４００はＯＲ回路に新たにｎチャネル型トランジスタを電気的に接続した論理回路である。本実施の形態では、該ＯＲ回路を微細化に好適なＣＭＯＳ回路による構成するが、該ＯＲ回路を他の抵抗素子やダイオードなどを用いる回路構成としてもよい。なお、図１０において、ＯＲ回路には入力端子が２つあるため、一方を第１の入力端子１１、もう一方を第２の入力端子１２と符号を付する。
図１０に示す論理回路４００はＯＲ回路に新たにｎチャネル型トランジスタを電気的に接続した論理回路である。本実施の形態では、該ＯＲ回路を微細化に好適なＣＭＯＳ回路による構成するが、該ＯＲ回路を他の抵抗素子やダイオードなどを用いる回路構成としてもよい。なお、図１０において、ＯＲ回路には入力端子が２つあるため、一方を第１の入力端子１１、もう一方を第２の入力端子１２と符号を付する。
論理回路４００は、ｎチャネル型トランジスタ４０１、ｎチャネル型トランジスタ４０２、ｎチャネル型トランジスタ４０３、ｎチャネル型トランジスタ４０４、およびｎチャネル型トランジスタ４０８、ならびにｐチャネル型トランジスタ４０５と、ｐチャネル型トランジスタ４０６と、およびｐチャネル型トランジスタ４０９を有する。特に、ｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２は極めてオフ電流の低いトランジスタである。
本実施の形態で説明するＯＲ回路は、実施の形態４で説明したＮＯＲ回路と実施の形態２で説明したＮＯＴ回路を電気的に接続した論理回路である。つまり、ＮＯＲ回路の出力端子を、ＮＯＴ回路の入力端子と見なすことができる。該ＯＲ回路は、ｎチャネル型トランジスタ４０３と、ｎチャネル型トランジスタ４０４と、ｐチャネル型トランジスタ４０５と、およびｐチャネル型トランジスタ４０６とでＮＯＲ回路を構成し、ｎチャネル型トランジスタ４０８と、およびｐチャネル型トランジスタ４０９とでＮＯＴ回路を構成する。さらに、極めてオフ電流の低いトランジスタであるｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２は、該ＮＯＲ回路内に配置することもできるし、該ＮＯＴ回路内に配置することもできる。論理回路４００は、ｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２を該ＮＯＲ回路内に配置する回路構成である。
論理回路４００を構成するトランジスタは、以下の接続関係を有する。はじめにＮＯＲ回路の接続関係を記載する。
第１の入力端子１１とｎチャネル型トランジスタ４０３のゲートおよびｐチャネル型トランジスタ４０５のゲートとが電気的に接続されており、第２の入力端子１２とｎチャネル型トランジスタ４０４のゲートおよびｐチャネル型トランジスタ４０６のゲートとが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｎチャネル型トランジスタ４０１の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ４０１の第２端子とｐチャネル型トランジスタ４０６の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ４０６の第２端子とｐチャネル型トランジスタ４０５の第１端子が電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ４０２の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ４０２の第２端子とｎチャネル型トランジスタ４０３の第１端子およびｎチャネル型トランジスタ４０４の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ４０３の第２端子とｎチャネル型トランジスタ４０４の第２端子とｐチャネル型トランジスタ４０５の第２端子とが電気的に接続されている。なお、ｎチャネル型トランジスタ４０１のゲートおよびｎチャネル型トランジスタ４０２のゲートは同電位である。
次いで、論理回路４００のＮＯＴ回路の接続関係を記載する。
ｎチャネル型トランジスタ４０８のゲートおよびｐチャネル型トランジスタ４０９のゲートと、ｎチャネル型トランジスタ４０３の第２端子およびｎチャネル型トランジスタ４０４の第２端子ならびにｐチャネル型トランジスタ４０５の第２端子とが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｐチャネル型トランジスタ４０９の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ４０８の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ４０８の第２端子およびｐチャネル型トランジスタ４０９の第２端子と出力端子１３とが電気的に接続されている。
論理回路４００は、ｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２のゲートの電位φが高電位の場合（ｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２のＶｇｓがｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２のしきい値電圧より高い場合）において、従来のＯＲ回路と同様の演算処理を行う。例えば、高電位の入力電位信号が第１の入力端子１１および第２の入力端子１２のいずれか一方に入力されると、出力端子１３からは高電位側電源電位（ＶＤＤ）である高電位が出力される。また、低電位の入力電位信号が第１の入力端子１１および第２の入力端子１２に入力されると、出力端子１３からは低電位側電源電位（ＶＳＳ）である低電位が出力される。
次に、論理回路４００の動作中に電源をオフした場合の回路動作について説明する。従来のＯＲ回路では、回路動作中に電源をオフした場合、高電位側電源電位（ＶＤＤ）と低電位側電源電位（ＶＳＳ）に電位差が無くなるため、演算処理中のデータは揮発する。
一方、論理回路４００では、ｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２のゲートの電位φを低電位（ｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２のＶｇｓをｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２のしきい値電圧より低い状態）とした後、電源をオフした場合、ｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２のゲートの電位φを低電位としていることで、少なくともノードＮ＿１１をフローティングとすることができるため、該ノードＮ＿１１の電位を保持することができる。なお、ノードＮ＿１１とは、図１０において、「Ｎ＿１１」で指し示す部分を含む太線部である。なお、保持ノード（ノードＮ＿１１）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２のゲートの電位φを高電位にすることで、ノードＮ＿１１に保持された電位をもとに演算処理を再開することができる。したがって、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路４００の消費電力を低減することができる。
論理回路４００は、ＮＯＲ回路にｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２を該ＮＯＲ回路内に配置する回路構成であるが、論理回路４００の変形例として、ｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２をＮＯＴ回路内に配置し、出力端子１３と電気的に接続されたノードの電位が保持される形態としてもよい。そこで、図１１に該形態に対応する論理回路４１０を示す。なお、論理回路４１０は、図１０の論理回路４００に付した符号を適宜用いて説明する。
論理回路４１０は、論理回路４００と同様にｎチャネル型トランジスタ４０１、ｎチャネル型トランジスタ４０２、ｎチャネル型トランジスタ４０３、ｎチャネル型トランジスタ４０４、およびｎチャネル型トランジスタ４０８、ならびにｐチャネル型トランジスタ４０５、ｐチャネル型トランジスタ４０６、およびｐチャネル型トランジスタ４０９を有する。特に、ｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２は極めてオフ電流の低いトランジスタである。
ｎチャネル型トランジスタ４０３と、ｎチャネル型トランジスタ４０４と、ｐチャネル型トランジスタ４０５と、およびｐチャネル型トランジスタ４０６とでＮＯＲ回路を構成し、ｎチャネル型トランジスタ４０８と、およびｐチャネル型トランジスタ４０９とでＮＯＴ回路を構成する。さらに、論理回路４１０は、極めてオフ電流の低いトランジスタであるｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２を該ＮＯＴ回路内に配置する回路構成である。
論理回路４１０を構成するトランジスタは、以下の接続関係を有する。はじめにＮＯＲ回路の接続関係を記載する。
第１の入力端子１１とｎチャネル型トランジスタ４０３のゲートおよびｐチャネル型トランジスタ４０５のゲートとが電気的に接続されており、第２の入力端子１２とｎチャネル型トランジスタ４０４のゲートおよびｐチャネル型トランジスタ４０６のゲートとが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｐチャネル型トランジスタ４０６の第１端子と電気的に接続されており、ｐチャネル型トランジスタ４０６の第２端子とｐチャネル型トランジスタ４０５の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ４０３の第１端子およびｎチャネル型トランジスタ４０４の第１の端子とが電気的に接続されており、ｎチャネル型トランジスタ４０３の第２端子とｎチャネル型トランジスタ４０４の第２端子とｐチャネル型トランジスタ４０５の第２端子とが電気的に接続されている。
次いで、論理回路４１０のＮＯＴ回路の接続関係を記載する。
ｎチャネル型トランジスタ４０８のゲートおよびｐチャネル型トランジスタ４０９のゲートと、ｎチャネル型トランジスタ４０３の第２端子およびｎチャネル型トランジスタ４０４の第２端子ならびにｐチャネル型トランジスタ４０５の第２端子とが電気的に接続されており、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線とｐチャネル型トランジスタ４０９の第１端子とが電気的に接続されており、ｐチャネル型トランジスタ４０９の第２端子とｎチャネル型トランジスタ４０１の第１端子とが電気的に接続されており、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線とｎチャネル型トランジスタ４０８の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ４０８の第２端子とｎチャネル型トランジスタ４０２の第１端子とが電気的に接続されており、ｎチャネル型トランジスタ４０１の第２端子およびｎチャネル型トランジスタ４０２の第２端子と出力電位信号（ＯＵＴ）が出力される出力端子１３とが電気的に接続されている。なお、ｎチャネル型トランジスタ４０１のゲートおよびｎチャネル型トランジスタ４０２のゲートは同電位である。
論理回路４１０は、論理回路４００と同様にｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２のゲートの電位φが高電位の場合において、従来のＯＲ回路と同様の演算処理を行う。
次に、論理回路４１０の動作中に電源をオフした場合の回路動作について説明する。従来のＯＲ回路では、回路動作中に電源をオフした場合、演算処理中のデータは揮発する。
一方、論理回路４１０では、ｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２のゲートの電位φを低電位とした後、電源をオフした場合、ｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２のゲートの電位φを低電位としていることで、ノードＮ＿１２をフローティングとすることができるため、該ノードＮ＿１２の電位を保持することができる。なお、ノードＮ＿１２とは、図１１において、「Ｎ＿１２」で指し示す部分を含む太線部である。また、保持ノード（ノードＮ＿１２）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ４０１およびｎチャネル型トランジスタ４０２のゲートの電位φを高電位にすることで、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路４１０の消費電力を低減することができる。
また、上記したようにＯＲ回路は、実施の形態４で説明したＮＯＲ回路に実施の形態２で説明したＮＯＴ回路を電気的に接続した論理回路であることから、実施の形態４で説明したＮＯＲ回路および実施の形態２で説明したＮＯＴ回路の様々な形態を適宜組み合わせて、ＯＲ回路を構成することができる。例えば、本発明の一態様のＯＲ回路は、実施の形態４で説明した論理回路２００乃至論理回路２３０のいずれか一と従来のＮＯＴ回路を電気的に接続したＯＲ回路、または従来のＮＯＲ回路と実施の形態２で説明した論理回路５０または論理回路５５の一方を電気的に接続したＯＲ回路とすることができる。
論理回路４００および論理回路４１０において、ｎチャネル型トランジスタ４０１、ｎチャネル型トランジスタ４０２は、上記したように極めてオフ電流の低いトランジスタが適用される。該トランジスタは、例えば、実施の形態１で説明したトランジスタ１５、実施の形態２で説明したｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４におけるオフ電流特性を有する。そして、ｎチャネル型トランジスタ４０１、ｎチャネル型トランジスタ４０２は、ｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４と同様に、酸化物半導体、特に上記水素濃度を有し、キャリアの供与体となる水素を極めて低濃度に低下させた酸化物半導体をチャネル形成領域に適用したトランジスタとすることができる。なお、酸化物半導体中のキャリア濃度についても実施の形態２で説明したｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４と同様であることが好ましい。
論理回路４００および論理回路４１０において、ｎチャネル型トランジスタ４０３、ｎチャネル型トランジスタ４０４およびｎチャネル型トランジスタ４０８、ならびにｐチャネル型トランジスタ４０５、ｐチャネル型トランジスタ４０６およびｐチャネル型トランジスタ４０９には、特に制限はなく、半導体材料を含む基板を用いて形成されるトランジスタであればよい。
なお、ｎチャネル型トランジスタ４０３、ｎチャネル型トランジスタ４０４およびｎチャネル型トランジスタ４０８についても、ｎチャネル型トランジスタ４０１、ｎチャネル型トランジスタ４０２のように、上記水素濃度を有し、キャリアの供与体となる水素を極めて低濃度に低下させた酸化物半導体をチャネル形成領域に適用したトランジスタとすることで、論理回路４００および論理回路４１０の演算処理を行うための消費電力を低減させる効果が大きくなる。
本発明の一態様であるＯＲ回路において、論理回路４００および論理回路４１０のように、トランジスタの素子数をできる限り少なくなるように極めてオフ電流が低いトランジスタを配置する回路構成は、トランジスタの占有面積の拡大を最小限にすることができ、微細化の観点から好ましい。また、本発明の一態様であるＯＲ回路において、論理回路４１０のように、出力端子１３と電気的に接続されたノードの電位が保持される回路構成、別言すると演算処理後の電位が保持される回路構成は、論理回路４００よりさらに高速に演算処理を再開させることができ、回路動作の高速化の観点から好ましい。
さらに、本発明の一態様であるＯＲ回路（論理回路４００および論理回路４１０）において、極めてオフ電流の低いトランジスタ以外の構成（従来のＯＲ回路に相当する構成）は、ＣＭＯＳ回路に限定されない。例えば、論理回路５０および論理回路５５のように、該構成の一部であるｐチャネル型トランジスタをｎ型且つエンハンスメント型トランジスタとしてもよい。該構成の一部であるｐチャネル型トランジスタに、ｎ型且つエンハンスメント型トランジスタを適用することで、論理回路４００および論理回路４１０を構成するトランジスタの極性を同じにすることができる。これにより、作製プロセスを低減することができ、論理回路４００および論理回路４１０の歩留まりを向上させ、製造コストを低減させることができる。なお、該ｎ型且つエンハンスメント型トランジスタにおいても、上記水素濃度を有する酸化物半導体でチャネル形成領域を構成するトランジスタとしてもよい。このように、ｎチャネル型トランジスタのみで構成される論理回路であっても、論理回路４００および論理回路４１０を低消費電力化することができる。
以上より、論理回路４００および論理回路４１０において、消費電力を低減することで、論理回路４００および論理回路４１０の少なくとも一方の論理回路を有する半導体装置の消費電力を低減することができる。さらに、論理回路４００および論理回路４１０の消費電力を低減することで、論理回路４００および論理回路４１０を動作させる外部回路の負荷が低減できる。これにより、論理回路４００および論理回路４１０の少なくとも一方の論理回路および該外部回路を有する半導体装置の機能拡張が可能となる。
なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態７）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＸＯＲ回路について図１２を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、点線を用いた回路記号およびＯＳの符号を併せて付す場合がある。そして、本実施の形態で説明する論理回路は、実施の形態１での説明に用いた符号を適宜使用する。
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＸＯＲ回路について図１２を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、点線を用いた回路記号およびＯＳの符号を併せて付す場合がある。そして、本実施の形態で説明する論理回路は、実施の形態１での説明に用いた符号を適宜使用する。
〈論理回路の構成例のおよび動作例〉
図１２に示す論理回路５００はＸＯＲ回路に新たにｎチャネル型トランジスタを電気的に接続した論理回路である。本実施の形態では、該ＸＯＲ回路を微細化に好適なＣＭＯＳ回路による回路構成とするが、該ＸＯＲ回路を他の抵抗素子やダイオードなどを用いた回路構成としてもよい。なお、図１２において、ＸＯＲ回路には入力端子が２つあるため、一方を第１の入力端子１１、もう一方を第２の入力端子１２と符号を付する。
図１２に示す論理回路５００はＸＯＲ回路に新たにｎチャネル型トランジスタを電気的に接続した論理回路である。本実施の形態では、該ＸＯＲ回路を微細化に好適なＣＭＯＳ回路による回路構成とするが、該ＸＯＲ回路を他の抵抗素子やダイオードなどを用いた回路構成としてもよい。なお、図１２において、ＸＯＲ回路には入力端子が２つあるため、一方を第１の入力端子１１、もう一方を第２の入力端子１２と符号を付する。
論理回路５００は、ｎチャネル型トランジスタ５０１、ｎチャネル型トランジスタ５０２、ｎチャネル型トランジスタ５０３、ｎチャネル型トランジスタ５０４、ｎチャネル型トランジスタ５０９、ｎチャネル型トランジスタ５１０、ｎチャネル型トランジスタ５１１、およびｎチャネル型トランジスタ５１２、ならびにｐチャネル型トランジスタ５０５、ｐチャネル型トランジスタ５０６、ｐチャネル型トランジスタ５０７、およびｐチャネル型トランジスタ５０８を有する。特に、ｎチャネル型トランジスタ５０１およびｎチャネル型トランジスタ５０２は極めてオフ電流の低いトランジスタである。
論理回路５００を構成するトランジスタは、以下の接続関係を有する。
第１の入力端子１１はｎチャネル型トランジスタ５０１の第１端子と電気的に接続されている。第２の入力端子１２はｎチャネル型トランジスタ５０２の第１端子と電気的に接続されている。
ｎチャネル型トランジスタ５０１の第２端子は、ｎチャネル型トランジスタ５０３のゲート、およびｎチャネル型トランジスタ５１１のゲート、ならびにｐチャネル型トランジスタ５０５のゲートと電気的に接続されており、ｎチャネル型トランジスタ５０２の第２端子は、ｎチャネル型トランジスタ５０４のゲート、およびｎチャネル型トランジスタ５１２のゲート、ならびにｐチャネル型トランジスタ５０６のゲートと電気的に接続されている。
ｐチャネル型トランジスタ５０５の第１端子およびｐチャネル型トランジスタ５０６の第１端子は、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線と電気的に接続されている。ｐチャネル型トランジスタ５０５の第２端子は、ｎチャネル型トランジスタ５０３の第１端子と電気的に接続されている。ｐチャネル型トランジスタ５０６の第２端子はｎチャネル型トランジスタ５０４の第１端子と電気的に接続されている。ｎチャネル型トランジスタ５０３の第２端子およびｎチャネル型トランジスタ５０４の第２端子は、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線と電気的に接続されている。
ｎチャネル型トランジスタ５０３の第１端子およびｐチャネル型トランジスタ５０５の第２端子は、ｐチャネル型トランジスタ５０８のゲート、およびｎチャネル型トランジスタ５１０のゲート、ならびにｐチャネル型トランジスタ５０７の第１端子と電気的に接続されている。
ｎチャネル型トランジスタ５０４の第１端子およびｐチャネル型トランジスタ５０６の第２端子は、ｐチャネル型トランジスタ５０７のゲート、およびｎチャネル型トランジスタ５０９のゲート、ならびにｐチャネル型トランジスタ５０８の第１端子と電気的に接続されている。
ｎチャネル型トランジスタ５１０の第１端子は、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線と電気的に接続されており、ｎチャネル型トランジスタ５１０の第２端子は、ｎチャネル型トランジスタ５０９の第１端子と電気的に接続されている。
ｎチャネル型トランジスタ５１２の第１端子は、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線と電気的に接続されており、ｎチャネル型トランジスタ５１２の第２端子は、ｎチャネル型トランジスタ５１１の第１端子と電気的に接続されている。
出力端子１３は、ｐチャネル型トランジスタ５０７の第２端子、およびｐチャネル型トランジスタ５０８の第２端子、ならびにｎチャネル型トランジスタ５０９の第２端子、およびｎチャネル型トランジスタ５１１の第２端子と電気的に接続されている。
なお、ｎチャネル型トランジスタ５０１のゲートおよびｎチャネル型トランジスタ５０２のゲートは同電位である。
論理回路５００は、ｎチャネル型トランジスタ５０１およびｎチャネル型トランジスタ５０２のゲートの電位φが高電位の場合（ｎチャネル型トランジスタ５０１およびｎチャネル型トランジスタ５０２のＶｇｓがｎチャネル型トランジスタ５０１およびｎチャネル型トランジスタ５０２のしきい値電圧より高い場合）において、従来のＸＯＲ回路と同様の演算処理を行う。例えば、高電位の入力電位信号が第１の入力端子１１および第２の入力端子１２に入力されると、出力端子１３からは低電位側電源電位（ＶＳＳ）である低電位が出力される。また、第１の入力端子１１および第２の入力端子１２のいずれか一方から高電位の入力電位信号が、他方から低電位の入力電位信号が入力されると、出力端子１３からは高電位側電源電位（ＶＤＤ）である高電位が出力される。また、低電位の入力電位信号が第１の入力端子１１および第２の入力端子１２に入力されると、出力端子１３からは低電位側電源電位（ＶＳＳ）である低電位が出力される。
次に、論理回路５００の動作中に電源をオフした場合の回路動作について説明する。従来のＸＯＲ回路では、回路動作中に電源をオフした場合、高電位側電源電位（ＶＤＤ）と低電位側電源電位（ＶＳＳ）に電位差が無くなるため、演算処理中のデータは揮発する。
一方、論理回路５００では、ｎチャネル型トランジスタ５０１およびｎチャネル型トランジスタ５０２は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ５０１およびｎチャネル型トランジスタ５０２のゲートの電位φを低電位（ｎチャネル型トランジスタ５０１およびｎチャネル型トランジスタ５０２のＶｇｓをｎチャネル型トランジスタ５０１およびｎチャネル型トランジスタ５０２のしきい値電圧より低い状態）とした後、電源をオフした場合、ｎチャネル型トランジスタ５０１およびｎチャネル型トランジスタ５０２のゲートの電位φを低電位としていることで、ノードＮ＿１３およびノードＮ＿１４をフローティングとすることができるため、該ノードＮ＿１３および該ノードＮ＿１４の電位を保持することができる。なお、ノードＮ＿１３とは、図１２において、「Ｎ＿１３」で示される部分を含む太線部であり、ノードＮ＿１４とは、図１２において、「Ｎ＿１４」で示される部分を含む太線部である。また、保持ノード（ノードＮ＿１３およびノードＮ＿１４）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ５０１およびｎチャネル型トランジスタ５０２のゲートの電位φを高電位にすることで、ノードＮ＿１３およびノードＮ＿１４に保持された電位をもとに演算処理を再開することができる。したがって、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路５００の消費電力を低減することができる。
また、本実施の形態において、ｎチャネル型トランジスタ５０１およびｎチャネル型トランジスタ５０２のように極めてオフ電流の低いトランジスタを配置する箇所は、電源をオフした際に、入力された保持すべき電位を低下させる電流経路（リーク経路）に配置すれば、論理回路５００に限定されない。そこで、図１３に、論理回路５００とは、極めてオフ電流の低いトランジスタを配置する箇所が異なる論理回路の一例を示す。図１３は、該一例である論理回路５２０を示す回路図である。なお、論理回路５２０は、図１２の論理回路５００に付した符号を適宜用いて説明する。
論理回路５２０は、ｎチャネル型トランジスタ５０１、ｎチャネル型トランジスタ５０２、ｎチャネル型トランジスタ５０３、ｎチャネル型トランジスタ５０４、ｎチャネル型トランジスタ５０９、ｎチャネル型トランジスタ５１０、ｎチャネル型トランジスタ５１１、ｎチャネル型トランジスタ５１２、ｎチャネル型トランジスタ５１３、およびｎチャネル型トランジスタ５１４、ならびにｐチャネル型トランジスタ５０５、ｐチャネル型トランジスタ５０６、ｐチャネル型トランジスタ５０７、およびｐチャネル型トランジスタ５０８、を有する。特に、ｎチャネル型トランジスタ５０１、ｎチャネル型トランジスタ５０２、ｎチャネル型トランジスタ５１３およびｎチャネル型トランジスタ５１４は極めてオフ電流の低いトランジスタである。
論理回路５２０を構成するトランジスタは、以下の接続関係を有する。
第１の入力端子１１は、ｎチャネル型トランジスタ５０３のゲート、およびｎチャネル型トランジスタ５１１のゲート、ならびにｐチャネル型トランジスタ５０５のゲートと電気的に接続されている。第２の入力端子１２は、ｎチャネル型トランジスタ５０４ゲート、およびｎチャネル型トランジスタ５１２のゲート、ならびにｐチャネル型トランジスタ５０６のゲートと電気的に接続されている。
ｐチャネル型トランジスタ５０５の第１端子およびｐチャネル型トランジスタ５０６の第１端子は、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線と電気的に接続されている。ｐチャネル型トランジスタ５０５の第２端子は、ｎチャネル型トランジスタ５０３の第１端子と電気的に接続されている。ｐチャネル型トランジスタ５０６の第２端子はｎチャネル型トランジスタ５０４の第１端子と電気的に接続されている。ｎチャネル型トランジスタ５０３の第２端子およびｎチャネル型トランジスタ５０４の第２端子は、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線と電気的に接続されている。
ｎチャネル型トランジスタ５０３の第１端子およびｐチャネル型トランジスタ５０５の第２端子は、ｐチャネル型トランジスタ５０８のゲート、およびｎチャネル型トランジスタ５１０のゲート、ならびにｐチャネル型トランジスタ５０７の第１端子と電気的に接続されている。
ｎチャネル型トランジスタ５０４の第１端子およびｐチャネル型トランジスタ５０６の第２端子は、ｐチャネル型トランジスタ５０７のゲート、およびｎチャネル型トランジスタ５０９のゲート、ならびにｐチャネル型トランジスタ５０８の第１端子と電気的に接続されている。
ｐチャネル型トランジスタ５０７の第２端子は、ｎチャネル型トランジスタ５０１の第１端子と電気的に接続されている。ｐチャネル型トランジスタ５０８の第２端子は、ｎチャネル型トランジスタ５０２の第１端子と電気的に接続されている。
ｎチャネル型トランジスタ５１０の第１端子は、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線と電気的に接続されており、ｎチャネル型トランジスタ５１０の第２端子は、ｎチャネル型トランジスタ５０９の第１端子と電気的に接続されている。ｎチャネル型トランジスタ５０９の第２端子は、ｎチャネル型トランジスタ５１３の第１端子と電気的に接続されている。
ｎチャネル型トランジスタ５１２の第１端子は、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線と電気的に接続されており、ｎチャネル型トランジスタ５１２の第２端子は、ｎチャネル型トランジスタ５１１の第１端子と電気的に接続されている。ｎチャネル型トランジスタ５１１の第２端子は、ｎチャネル型トランジスタ５１４の第１端子と電気的に接続されている。
出力端子１３は、ｎチャネル型トランジスタ５０１の第２端子、ｎチャネル型トランジスタ５０２の第２端子、ｎチャネル型トランジスタ５１３の第２端子、およびｎチャネル型トランジスタ５１４の第２端子と電気的に接続されている。
なお、ｎチャネル型トランジスタ５０１のゲート、ｎチャネル型トランジスタ５０２、ｎチャネル型トランジスタ５１３、およびｎチャネル型トランジスタ５１４のゲートは同電位である。
論理回路５２０は、論理回路５００と同様にｎチャネル型トランジスタ５０１のゲート、ｎチャネル型トランジスタ５０２、ｎチャネル型トランジスタ５１３、およびｎチャネル型トランジスタ５１４のゲートの電位φが高電位の場合において、従来のＸＯＲ回路と同様の演算処理を行う。
次に、論理回路５２０の動作中に電源をオフした場合の回路動作について説明する。従来のＸＯＲ回路では、回路動作中に電源をオフした場合、演算処理中のデータは揮発する。
一方、論理回路５２０では、ｎチャネル型トランジスタ５０１、ｎチャネル型トランジスタ５０２、ｎチャネル型トランジスタ５１３、およびｎチャネル型トランジスタ５１４は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ５０１、ｎチャネル型トランジスタ５０２、ｎチャネル型トランジスタ５１３およびｎチャネル型トランジスタ５１４のゲートの電位φを低電位とした後、電源をオフした場合、ｎチャネル型トランジスタ５０１のゲート、ｎチャネル型トランジスタ５０２、ｎチャネル型トランジスタ５１３、およびｎチャネル型トランジスタ５１４のゲートの電位φを低電位としていることで、ノードＮ＿１５をフローティングとすることができるため、該ノードＮ＿１５の電位を保持することができる。なお、ノードＮ＿１５とは、図１３において、「Ｎ＿１５」で指し示す部分を含む太線部である。また、保持ノード（ノードＮ＿１５）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ５０１、ｎチャネル型トランジスタ５０２、ｎチャネル型トランジスタ５１３およびｎチャネル型トランジスタ５１４のゲートの電位φを高電位にすることで、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路５２０の消費電力を低減することができる。
また、本発明の一態様であるＸＯＲ回路は、本発明の一態様である論理回路を適宜組み合わせた回路構成にすることができることから、本発明の一態様であるＸＯＲ回路は、論理回路５００および論理回路５２０に限定されない。
論理回路５００および論理回路５２０において、ｎチャネル型トランジスタ５０１のゲート、ｎチャネル型トランジスタ５０２、ｎチャネル型トランジスタ５１３、およびｎチャネル型トランジスタ５１４は、上記したように極めてオフ電流の低いトランジスタが適用される。該トランジスタは、例えば、実施の形態１で説明したトランジスタ１５乃至１９、実施の形態２で説明したｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４におけるオフ電流特性を有する。そして、ｎチャネル型トランジスタ５０１のゲート、ｎチャネル型トランジスタ５０２、ｎチャネル型トランジスタ５１３、およびｎチャネル型トランジスタ５１４は、ｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４と同様に、酸化物半導体、特に上記水素濃度を有し、キャリアの供与体となる水素を極めて低濃度に低下させた酸化物半導体をチャネル形成領域に適用したトランジスタとすることができる。なお、酸化物半導体中のキャリア濃度についても実施の形態２で説明したｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４と同様であることが好ましい。
論理回路５００および論理回路５２０において、ｎチャネル型トランジスタ５０３、ｎチャネル型トランジスタ５０４、ｎチャネル型トランジスタ５０９、ｎチャネル型トランジスタ５１０、ｎチャネル型トランジスタ５１１およびｎチャネル型トランジスタ５１２、ならびにｐチャネル型トランジスタ５０５、ｐチャネル型トランジスタ５０６、ｐチャネル型トランジスタ５０７およびｐチャネル型トランジスタ５０８には、特に制限はなく、半導体材料を含む基板を用いて形成されるトランジスタであればよい。
なお、ｎチャネル型トランジスタ５０３、ｎチャネル型トランジスタ５０４、ｎチャネル型トランジスタ５０９、ｎチャネル型トランジスタ５１０、ｎチャネル型トランジスタ５１１およびｎチャネル型トランジスタ５１２についても、ｎチャネル型トランジスタ５０１、ｎチャネル型トランジスタ５０２、ｎチャネル型トランジスタ５１３およびｎチャネル型トランジスタ５１４のように、上記水素濃度を有し、キャリアの供与体となる水素を極めて低濃度に低下させた酸化物半導体をチャネル形成領域に適用したトランジスタとすることで、論理回路５００および論理回路５２０の演算処理を行うための消費電力を低減させる効果が大きくなる。
本発明の一態様であるＸＯＲ回路において、論理回路５００のように、トランジスタの素子数をできる限り少なくなるように極めてオフ電流が低いトランジスタを配置する回路構成は、トランジスタの占有面積の拡大を最小限にすることができ、微細化の観点から好ましい。また、本発明の一態様であるＸＯＲ回路において、論理回路５２０のように、出力端子１３と電気的に接続されたノードの電位が保持される回路構成、別言すると演算処理後の電位が保持される回路構成は、論理回路５００よりもさらに高速に演算処理を再開させることができ、回路動作の高速化の観点から好ましい。
さらに、本発明の一態様であるＸＯＲ回路（論理回路５００および論理回路５２０）において、極めてオフ電流の低いトランジスタ以外の構成（従来のＸＯＲ回路に相当する構成）は、ＣＭＯＳ回路に限定されない。例えば、論理回路５０および論理回路５５のように、該構成の一部であるｐチャネル型トランジスタをｎ型且つエンハンスメント型トランジスタとしてもよい。該構成の一部であるｐチャネル型トランジスタに、ｎ型且つエンハンスメント型トランジスタを適用することで、論理回路５００および論理回路５２０を構成するトランジスタの極性を同じにすることができる。これにより、作製プロセスを低減することができ、論理回路５００および論理回路５２０の歩留まりを向上させ、製造コストを低減させることができる。なお、該ｎ型且つエンハンスメント型トランジスタにおいても、上記水素濃度を有する酸化物半導体でチャネル形成領域を構成するトランジスタとしてもよい。したがって、ｎチャネル型トランジスタのみで構成される論理回路でありながら、論理回路５００および論理回路５２０を低消費電力化することができる。
このように、論理回路５００および論理回路５２０において、消費電力を低減することで、論理回路５００および論理回路５２０の少なくとも一方の論理回路を有する半導体装置の消費電力を低減することができる。さらに、論理回路５００および論理回路５２０の消費電力を低減することで、論理回路５００および論理回路５２０を動作させる外部回路の負荷が低減できる。これにより、論理回路５００および論理回路５２０の少なくとも一方の論理回路および該外部回路を有する半導体装置の機能拡張が可能となる。
なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態８）
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＸＮＯＲ回路について図１４を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、点線を用いた回路記号およびＯＳの符号を併せて付す場合がある。そして、本実施の形態で説明する論理回路は、実施の形態１での説明に用いた符号を適宜使用する。
本実施の形態では、実施の形態１に示した論理回路の一例について説明する。具体的には、ＸＮＯＲ回路について図１４を用いて説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、点線を用いた回路記号およびＯＳの符号を併せて付す場合がある。そして、本実施の形態で説明する論理回路は、実施の形態１での説明に用いた符号を適宜使用する。
〈論理回路の構成例のおよび動作例〉
図１４に示す論理回路６００はＸＮＯＲ回路に新たにｎチャネル型トランジスタを電気的に接続した論理回路である。本実施の形態では、該ＸＮＯＲ回路を微細化に好適なＣＭＯＳ回路による回路構成とするが、該ＸＮＯＲ回路を他の抵抗素子やダイオードなど用いた回路構成としてもよい。なお、図１４において、ＸＮＯＲ回路には入力端子が２つあるため、一方を第１の入力端子１１、もう一方を第２の入力端子１２と符号を付する。
図１４に示す論理回路６００はＸＮＯＲ回路に新たにｎチャネル型トランジスタを電気的に接続した論理回路である。本実施の形態では、該ＸＮＯＲ回路を微細化に好適なＣＭＯＳ回路による回路構成とするが、該ＸＮＯＲ回路を他の抵抗素子やダイオードなど用いた回路構成としてもよい。なお、図１４において、ＸＮＯＲ回路には入力端子が２つあるため、一方を第１の入力端子１１、もう一方を第２の入力端子１２と符号を付する。
論理回路６００は、ｎチャネル型トランジスタ６０１、ｎチャネル型トランジスタ６０２、ｎチャネル型トランジスタ６０３、ｎチャネル型トランジスタ６０４、ｎチャネル型トランジスタ６０７、およびｎチャネル型トランジスタ６０８、ならびにｐチャネル型トランジスタ６０５、ｐチャネル型トランジスタ６０６、ｐチャネル型トランジスタ６０９、ｐチャネル型トランジスタ６１０、ｐチャネル型トランジスタ６１１およびｐチャネル型トランジスタ６１２を有する。特に、ｎチャネル型トランジスタ６０１およびｎチャネル型トランジスタ６０２は極めてオフ電流の低いトランジスタである。
論理回路６００を構成するトランジスタは、以下の接続関係を有する。
第１の入力端子１１はｎチャネル型トランジスタ６０１の第１端子と電気的に接続されている。第２の入力端子１２はｎチャネル型トランジスタ６０２の第１端子と電気的に接続されている。
ｎチャネル型トランジスタ６０１の第２端子は、ｐチャネル型トランジスタ６０５のゲート、およびｐチャネル型トランジスタ６１１のゲート、ならびにｎチャネル型トランジスタ６０３のゲートと電気的に接続されており、ｎチャネル型トランジスタ６０２の第２端子は、ｐチャネル型トランジスタ６０６のゲート、およびｐチャネル型トランジスタ６１２のゲート、ならびにｎチャネル型トランジスタ６０４のゲートと電気的に接続されている。
ｐチャネル型トランジスタ６０５の第１端子、およびｐチャネル型トランジスタ６０６の第１端子は、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線と電気的に接続されている。
ｐチャネル型トランジスタ６０５の第２端子は、ｎチャネル型トランジスタ６０３の第１端子と電気的に接続されている。ｐチャネル型トランジスタ６０６の第２端子はｎチャネル型トランジスタ６０４の第１端子と電気的に接続されている。ｎチャネル型トランジスタ６０３の第２端子およびｎチャネル型トランジスタ６０４の第２端子は、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線と電気的に接続されている。
ｎチャネル型トランジスタ６０３の第１端子およびｐチャネル型トランジスタ６０５の第２端子は、ｎチャネル型トランジスタ６０８のゲート、およびｎチャネル型トランジスタ６０７の第１端子、ならびにｐチャネル型トランジスタ６１０のゲートと電気的に接続されている。
ｎチャネル型トランジスタ６０４の第１端子およびｐチャネル型トランジスタ６０６の第２端子は、ｎチャネル型トランジスタ６０７のゲート、およびｎチャネル型トランジスタ６０８の第１端子、ならびにｐチャネル型トランジスタ６０９のゲートと電気的に接続されている。
また、ｐチャネル型トランジスタ６０９の第１端子およびｐチャネル型トランジスタ６１１の第１端子は、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線と電気的に接続されている。ｐチャネル型トランジスタ６０９の第２端子はｐチャネル型トランジスタ６１０の第１端子と電気的に接続されており、ｐチャネル型トランジスタ６１１の第２端子はｐチャネル型トランジスタ６１２の第１端子と電気的に接続されている。
出力端子１３は、ｎチャネル型トランジスタ６０７の第２端子、およびｎチャネル型トランジスタ６０８の第２端子、ならびにｐチャネル型トランジスタ６１０の第２端子、およびｐチャネル型トランジスタ６１２の第２端子と電気的に接続されている。
なお、ｎチャネル型トランジスタ６０１のゲートおよびｎチャネル型トランジスタ６０２のゲートは同電位である。
論理回路６００は、ｎチャネル型トランジスタ６０１およびｎチャネル型トランジスタ６０２のゲートの電位φが高電位の場合（ｎチャネル型トランジスタ６０１およびｎチャネル型トランジスタ６０２のＶｇｓがｎチャネル型トランジスタ６０１およびｎチャネル型トランジスタ６０２のしきい値電圧より高い場合）において、従来のＸＮＯＲ回路と同様の演算処理を行う。例えば、高電位の入力電位信号が第１の入力端子１１および第２の入力端子１２に入力されると、出力端子１３からは高電位側電源電位（ＶＤＤ）である高電位が出力される。また、第１の入力端子１１および第２の入力端子１２のいずれか一方から高電位の入力電位信号が、他方から低電位の入力電位信号が入力されると、出力端子１３からは低電位側電源電位（ＶＳＳ）である低電位が出力される。また、低電位の入力電位信号が第１の入力端子１１および第２の入力端子１２に入力されると、出力端子１３からは高電位側電源電位（ＶＤＤ）である高電位が出力される。
次に、論理回路６００の動作中に電源をオフした場合の回路動作について説明する。従来のＸＮＯＲ回路では、回路動作中に電源をオフした場合、高電位側電源電位（ＶＤＤ）と低電位側電源電位（ＶＳＳ）に電位差が無くなるため、演算処理中のデータは揮発する。
一方、論理回路６００では、ｎチャネル型トランジスタ６０１およびｎチャネル型トランジスタ６０２は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ６０１およびｎチャネル型トランジスタ６０２のゲートの電位φを低電位（ｎチャネル型トランジスタ６０１およびｎチャネル型トランジスタ６０２のＶｇｓをｎチャネル型トランジスタ６０１およびｎチャネル型トランジスタ６０２のしきい値電圧より低い状態）とした後、電源をオフした場合、ｎチャネル型トランジスタ６０１およびｎチャネル型トランジスタ６０２のゲートの電位φを低電位とすることで、ノードＮ＿１６およびノードＮ＿１７をフローティングとすることができるため、該ノードＮ＿１６および該ノードＮ＿１７の電位を保持することができる。なお、ノードＮ＿１６とは、図１４において、「Ｎ＿１６」で指し示す部分を含む太線部であり、ノードＮ＿１７とは、図１４において、「Ｎ＿１７」で指し示す部分を含む太線部である。また、保持ノード（ノードＮ＿１６およびノードＮ＿１７）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ６０１およびｎチャネル型トランジスタ６０２のゲートの電位φを高電位にすることで、ノードＮ＿１６およびノードＮ＿１７に保持された電位をもとに演算処理を再開することができる。したがって、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路６００の消費電力を低減することができる。
また、本実施の形態において、ｎチャネル型トランジスタ６０１およびｎチャネル型トランジスタ６０２のように極めてオフ電流の低いトランジスタを配置する箇所は、電源をオフした際に、入力された保持すべき電位を低下させる電流経路（リーク経路）に配置すれば、論理回路６００に限定されない。そこで、図１５に、論理回路６００とは、極めてオフ電流の低いトランジスタを配置する箇所が異なる論理回路の一例を示す。図１５は、該一例である論理回路６２０を示す回路図である。なお、論理回路６２０は、図１４の論理回路６００に付した符号を適宜用いて説明する。
論理回路６２０は、ｎチャネル型トランジスタ６０１、ｎチャネル型トランジスタ６０２、ｎチャネル型トランジスタ６０３、ｎチャネル型トランジスタ６０４、ｎチャネル型トランジスタ６０７、ｎチャネル型トランジスタ６０８、ｎチャネル型トランジスタ６１３、およびｎチャネル型トランジスタ６１４、ならびにｐチャネル型トランジスタ６０５、ｐチャネル型トランジスタ６０６、ｐチャネル型トランジスタ６０９、ｐチャネル型トランジスタ６１０、ｐチャネル型トランジスタ６１１、およびｐチャネル型トランジスタ６１２を有する。特に、ｎチャネル型トランジスタ６０１、ｎチャネル型トランジスタ６０２、ｎチャネル型トランジスタ６１３およびｎチャネル型トランジスタ６１４は極めてオフ電流の低いトランジスタである。
論理回路６２０を構成するトランジスタは、以下の接続関係を有する。
第１の入力端子１１は、ｐチャネル型トランジスタ６０５ゲート、およびｐチャネル型トランジスタ６１１のゲート、ならびにｎチャネル型トランジスタ６０３のゲートと電気的に接続されている。第２の入力端子１２は、ｐチャネル型トランジスタ６０６ゲート、およびｐチャネル型トランジスタ６１２のゲート、ならびにｎチャネル型トランジスタ６０４のゲートと電気的に接続されている。
ｐチャネル型トランジスタ６０５の第１端子およびｐチャネル型トランジスタ６０６の第１端子は、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線と電気的に接続されている。ｐチャネル型トランジスタ６０５の第２端子は、ｎチャネル型トランジスタ６０３の第１端子と電気的に接続されている。ｐチャネル型トランジスタ６０６の第２端子はｎチャネル型トランジスタ６０４の第１端子と電気的に接続されている。ｎチャネル型トランジスタ６０３の第２端子およびｎチャネル型トランジスタ６０４の第２端子は、低電位側電源電位（ＶＳＳ）を供給する低電位側電源電位線と電気的に接続されている。
ｎチャネル型トランジスタ６０３の第１端子およびｐチャネル型トランジスタ６０５の第２端子は、ｎチャネル型トランジスタ６０８のゲート、およびｎチャネル型トランジスタ６０７の第１端子、ならびにｐチャネル型トランジスタ６１０のゲートと電気的に接続されている。
ｎチャネル型トランジスタ６０４の第１端子およびｐチャネル型トランジスタ６０６の第２端子は、ｎチャネル型トランジスタ６０７のゲート、ｐチャネル型トランジスタ６０９のゲート、ｎチャネル型トランジスタ６０８の第１端子と電気的に接続されている。
ｎチャネル型トランジスタ６０７の第２端子は、ｎチャネル型トランジスタ６０１の第１端子と電気的に接続されている。ｎチャネル型トランジスタ６０８の第２端子は、ｎチャネル型トランジスタ６０２の第１端子と電気的に接続されている。
ｐチャネル型トランジスタ６０９の第１端子は、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線と電気的に接続されており、ｐチャネル型トランジスタ６０９の第２端子は、ｐチャネル型トランジスタ６１０の第１端子と電気的に接続されている。ｐチャネル型トランジスタ６１０の第２端子は、ｎチャネル型トランジスタ６１３の第１端子と電気的に接続されている。
ｐチャネル型トランジスタ６１１の第１端子は、高電位側電源電位（ＶＤＤ）を供給する高電位側電源電位線と電気的に接続されており、ｐチャネル型トランジスタ６１１の第２端子は、ｐチャネル型トランジスタ６１２の第１端子と電気的に接続されている。ｐチャネル型トランジスタ６１２の第２端子は、ｎチャネル型トランジスタ６１４の第１端子と電気的に接続されている。
出力端子１３は、ｎチャネル型トランジスタ６０１の第２端子、ｎチャネル型トランジスタ６０２の第２端子、ｎチャネル型トランジスタ６１３の第２端子、およびｎチャネル型トランジスタ６１４の第２端子と電気的に接続されている。
なお、ｎチャネル型トランジスタ６０１のゲート、ｎチャネル型トランジスタ６０２、ｎチャネル型トランジスタ６１３、およびｎチャネル型トランジスタ６１４のゲートは同電位である。
論理回路６２０は、論理回路６００と同様にｎチャネル型トランジスタ６０１のゲート、ｎチャネル型トランジスタ６０２、ｎチャネル型トランジスタ６１３、およびｎチャネル型トランジスタ６１４のゲートの電位φが高電位の場合において、従来のＸＮＯＲ回路と同様の演算処理を行う。
次に、論理回路６２０の動作中に電源をオフした場合の回路動作について説明する。従来のＸＮＯＲ回路では、回路動作中に電源をオフした場合、演算処理中のデータは揮発する。
一方、論理回路６２０では、ｎチャネル型トランジスタ６０１のゲート、ｎチャネル型トランジスタ６０２、ｎチャネル型トランジスタ６１３、およびｎチャネル型トランジスタ６１４は極めてオフ電流の低いトランジスタであることから、ｎチャネル型トランジスタ６０１、ｎチャネル型トランジスタ６０２、ｎチャネル型トランジスタ６１３およびｎチャネル型トランジスタ６１４のゲートの電位φを低電位とした後、電源をオフした場合、ｎチャネル型トランジスタ６０１のゲート、ｎチャネル型トランジスタ６０２、ｎチャネル型トランジスタ６１３、およびｎチャネル型トランジスタ６１４のゲートの電位φを低電位とすることで、ノードＮ＿１８をフローティングとすることができるため、該ノードＮ＿１８の電位を保持することができる。なお、ノードＮ＿１８とは、図１５において、「Ｎ＿１８」で指し示す部分を含む太線部である。なお、保持ノード（ノードＮ＿１８）に容量素子を設けずとも十分な期間、電位を保持できるが、さらなる保持期間を望む場合は、該保持ノードに一方の電極が電気的に接続され、且つ他方の電極が低電位側電源電位線に電気的に接続された容量素子を設けてもよい。
そして、再度電源をオンした後、ｎチャネル型トランジスタ６０１、ｎチャネル型トランジスタ６０２、ｎチャネル型トランジスタ６１３およびｎチャネル型トランジスタ６１４のゲートの電位φを高電位にすることで、再度電源をオンした際に入力電位信号を供給する必要が無く、素早く演算処理を再開することができる。また、論理回路６２０の消費電力を低減することができる。
また、本発明の一態様であるＸＮＯＲ回路は、本発明の一態様である論理回路を適宜組み合わせた回路構成にすることができることから、本発明の一態様であるＸＮＯＲ回路は、論理回路６００および論理回路６２０に限定されない。
論理回路６００および論理回路６２０において、ｎチャネル型トランジスタ６０１のゲート、ｎチャネル型トランジスタ６０２、ｎチャネル型トランジスタ６１３、およびｎチャネル型トランジスタ６１４は、上記したように極めてオフ電流の低いトランジスタが適用される。該トランジスタは、例えば、実施の形態１で説明したトランジスタ１５乃至１９、実施の形態２で説明したｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４におけるオフ電流特性を有する。そして、ｎチャネル型トランジスタ６０１のゲート、ｎチャネル型トランジスタ６０２、ｎチャネル型トランジスタ６１３、およびｎチャネル型トランジスタ６１４は、ｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４と同様に、酸化物半導体、特に上記水素濃度を有し、キャリアの供与体となる水素を極めて低濃度に低下させた酸化物半導体をチャネル形成領域に適用したトランジスタとすることができる。なお、酸化物半導体中のキャリア濃度についても実施の形態２で説明したｎチャネル型トランジスタ５１およびｎチャネル型トランジスタ５４と同様であることが好ましい。
論理回路６００および論理回路６２０において、ｎチャネル型トランジスタ６０３、ｎチャネル型トランジスタ６０４、ｎチャネル型トランジスタ６０７、およびｎチャネル型トランジスタ６０８、ならびにｐチャネル型トランジスタ６０５、ｐチャネル型トランジスタ６０６、ｐチャネル型トランジスタ６０９、ｐチャネル型トランジスタ６１０、ｐチャネル型トランジスタ６１１およびｐチャネル型トランジスタ６１２は、特に制限はなく、半導体材料を含む基板を用いて形成されるトランジスタであればよい。
なお、ｎチャネル型トランジスタ６０３、ｎチャネル型トランジスタ６０４、ｎチャネル型トランジスタ６０７、およびｎチャネル型トランジスタ６０８についても、ｎチャネル型トランジスタ６０１、ｎチャネル型トランジスタ６０２、ｎチャネル型トランジスタ６１３およびｎチャネル型トランジスタ６１４のように、上記水素濃度を有し、キャリアの供与体となる水素を極めて低濃度に低下させた酸化物半導体をチャネル形成領域に適用したトランジスタとすることで、論理回路６００および論理回路６２０の演算処理を行うための消費電力を低減させる効果が大きくなる。
本発明の一態様であるＸＮＯＲ回路において、論理回路６００のように、トランジスタの素子数をできる限り少なくなるように極めてオフ電流が低いトランジスタを配置する回路構成は、トランジスタの占有面積の拡大を最小限にすることができ、微細化の観点から好ましい。また、本発明の一態様であるＸＮＯＲ回路において、論理回路６２０のように、出力端子１３と電気的に接続されたノードの電位が保持される回路構成、別言すると演算処理後の電位が保持される回路構成は、論理回路６００よりさらに高速に演算処理を再開させることができ、回路動作の高速化の観点から好ましい。
さらに、本発明の一態様であるＸＮＯＲ回路（論理回路６００および論理回路６２０）において、極めてオフ電流の低いトランジスタ以外の構成（従来のＸＮＯＲ回路に相当する構成）は、ＣＭＯＳ回路に限定されない。例えば、論理回路５０および論理回路５５のように、該構成の一部であるｐチャネル型トランジスタをｎ型且つエンハンスメント型トランジスタとしてもよい。該構成の一部であるｐチャネル型トランジスタに、ｎ型且つエンハンスメント型トランジスタを適用することで、論理回路６００および論理回路６２０を構成するトランジスタの極性を同じにすることができる。これにより、作製プロセスを低減することができ、論理回路６００および論理回路６２０の歩留まりを向上させ、製造コストを低減させることができる。なお、該ｎ型且つエンハンスメント型トランジスタにおいても、上記水素濃度を有する酸化物半導体でチャネル形成領域を構成するトランジスタとしてもよい。このように、ｎチャネル型トランジスタのみで構成される論理回路であっても、論理回路６００および論理回路６２０を低消費電力化することができる。
以上より、論理回路６００および論理回路６２０において、消費電力を低減することで、論理回路６００および論理回路６２０の少なくとも一方の論理回路を有する半導体装置の消費電力を低減することができる。さらに、論理回路６００および論理回路６２０の消費電力を低減することで、論理回路６００および論理回路６２０を動作させる外部回路の負荷が低減できる。これにより、論理回路６００および論理回路６２０の少なくとも一方の論理回路および該外部回路を有する半導体装置の機能拡張が可能となる。
なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態９）
本実施の形態では、先の実施の形態で説明した論理回路を構成するトランジスタの作製方法について説明する。
本実施の形態では、先の実施の形態で説明した論理回路を構成するトランジスタの作製方法について説明する。
先の実施の形態で説明した論理回路において、ＣＭＯＳ回路を構成するｐチャネル型トランジスタおよびｎチャネル型トランジスタは、半導体材料を含む基板を用いて一般的な方法により形成すればよい。極めてオフ電流の低いトランジスタ（例えば、論理回路５０におけるｎチャネル型トランジスタ５１など）は、半導体材料を含む基板に設けられたｐチャネル型トランジスタおよびｎチャネル型トランジスタを形成した後に、これらの上に酸化物半導体をチャネル形成領域に適用したトランジスタを形成することで得られる。すなわち、ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板を被形成基板として、該基板上に酸化物半導体をチャネル形成領域に適用したトランジスタを設けることで、論理回路におけるトランジスタの専有面積を縮小することが可能であり、論理回路の微細化が可能となる。
なお、本実施の形態では、図面の明瞭化のため、半導体基板には一方の極性のトランジスタが形成されているものとする。ｐチャネル型トランジスタ又はｎチャネル型トランジスタが設けられた半導体基板７００は、ソースおよびドレインとして機能する高濃度不純物領域７０１、低濃度不純物領域７０２、ゲート絶縁膜７０３、ゲート電極７０４、層間絶縁膜７０５を有する（図１６参照）。また、半導体基板７００上に酸化物半導体をチャネル形成領域に適用したトランジスタ７１０が設けられている。
トランジスタ７１０は、ｐチャネル型トランジスタ又はｎチャネル型トランジスタが設けられた半導体基板７００上に設けられた酸化物半導体層７１１と、酸化物半導体層７１１に接して離間して設けられたソース電極７１２ａおよびドレイン電極７１２ｂと、少なくとも酸化物半導体層７１１のチャネル形成領域上に設けられたゲート絶縁膜７１３と、酸化物半導体層７１１に重畳してゲート絶縁膜７１３上に設けられたゲート電極７１４と、を有する（図１７（Ｄ）参照）。
層間絶縁膜７０５は、酸化物半導体層７１１の下地絶縁膜としても機能する。
層間絶縁膜７０５は、少なくとも表面に酸素を含み、酸素の一部が加熱処理により脱離する絶縁性酸化物により形成するとよい。酸素の一部が加熱処理により脱離する絶縁性酸化物としては、化学量論的組成比よりも酸素の組成比が高いものを用いることが好ましい。これは、該加熱処理により、層間絶縁膜７０５に接する酸化物半導体層７１１に酸素を供給することができるためである。
化学量論的組成比よりも酸素の組成比が高い絶縁性酸化物として、例えば、ＳｉＯｘ（ｘ＞２）で表される酸化シリコンが挙げられる。ただし、これに限定されず、層間絶縁膜７０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウムまたは酸化イットリウムなどで形成してもよい。
なお、層間絶縁膜７０５は、複数の膜が積層されて形成されていてもよい。層間絶縁膜７０５は、例えば、窒化シリコン膜上に酸化シリコン膜が設けられた積層構造であってもよい。
ところで、化学量論的組成比よりも酸素の組成比が高い絶縁性酸化物では、酸素の一部が加熱処理により脱離しやすい。酸素の一部が加熱処理により脱離しやすいときのＴＤＳ分析による酸素の脱離量（酸素原子に換算した値）は、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であるとよい。
ここで、ＴＤＳ分析の方法について説明する。ＴＤＳ分析における気体の脱離量は、放出ガスの積分値に比例する。このため、酸化物におけるＴＤＳスペクトルの積分値と標準試料の基準値から、気体の脱離量を計算することができる。標準試料の基準値は、ある特定の原子を含む試料（標準試料）におけるスペクトルの積分値に対する原子密度の割合である。
例えば、所定の密度の水素を含むシリコンウェハ（標準試料）のＴＤＳスペクトルと酸化物のＴＤＳスペクトルから、酸化物の酸素分子（Ｏ２）の脱離量（ＮＯ２）は、次式で求めることができる。
ＮＨ２は、標準試料から脱離した水素分子（Ｈ２）を密度に換算した値である。ＳＨ２は、標準試料の水素分子（Ｈ２）のＴＤＳスペクトルの積分値である。すなわち、ＮＨ２／ＳＨ２を標準試料の基準値とする。ＳＯ２は、絶縁性酸化物の酸素分子（Ｏ２）のＴＤＳスペクトルの積分値である。αは、ＴＤＳスペクトルの強度に影響する係数である。前記式（１）の詳細に関しては、特開平０６−２７５６９７号公報を参照されたい。
なお、ＴＤＳ分析による酸素の脱離量（酸素原子に換算した値）は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した場合の値を示している。
なお、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、前記係数αは酸素分子のイオン化率を含んでいるため、酸素分子の放出量を評価することで、酸素原子の放出量についても算出することができる。
なお、ＮＯ２は酸素分子（Ｏ２）の脱離量である。そのため、酸素原子で換算した酸素の脱離量は、酸素分子（Ｏ２）の脱離量の２倍である。
層間絶縁膜７０５は、スパッタリング法またはＣＶＤ法などにより形成すればよいが、好ましくはスパッタリング法を用いる。層間絶縁膜７０５として、酸化シリコン膜を形成する場合には、ターゲットとして石英（好ましくは合成石英）ターゲット、スパッタリングガスとしてアルゴンガスを用いればよい。または、ターゲットとしてシリコンターゲット、スパッタリングガスとして酸素を含むガスを用いてもよい。なお、酸素を含むガスとしては、アルゴンガスと酸素ガスの混合ガスでもよいし、酸素ガスのみであってもよい。
層間絶縁膜７０５を形成した後、酸化物半導体層７１１に加工される酸化物半導体膜を形成する前に第１の加熱処理を行う。第１の加熱処理は、層間絶縁膜７０５中に含まれる水および水素を除去するための工程である。それゆえ、第１の加熱処理の温度は、層間絶縁膜７０５中に含まれる水および水素が脱離する温度（脱離量のピークを有する温度）以上ｐチャネル型トランジスタまたはｎチャネル型トランジスタが設けられた半導体基板７００が変質または変形する温度未満とすることが好ましく、後に行う第２の加熱処理よりも低い温度とすることが好ましい。なお、本明細書において、半導体基板７００が変質または変形する温度を半導体基板７００の歪み点と記載する。
そして、酸化物半導体膜を形成した後、第２の加熱処理を行う。第２の加熱処理は、該酸化物半導体膜を形成した際に混入した水および水素を該酸化物半導体膜から除去するための工程であり、さらには層間絶縁膜７０５を酸素の供給源として該酸化物半導体膜に酸素を供給する工程である。第２の加熱処理は、例えば、２００℃以上半導体基板７００の歪み点未満とすることが好ましい。ただし、第２の加熱処理を行うタイミングはこれに限定されず、該酸化物半導体膜を加工して酸化物半導体層７１１を形成した後に行ってもよい。このように、酸化物半導体膜の水素濃度を低くすることで、トランジスタのしきい値電圧がマイナスにシフトすることを防止できる。
また、酸化物半導体膜に酸素を供給する工程として、酸素プラズマによる酸素ドーピング処理、またはイオンインプランテーション法もしくはイオンドーピング法による酸素ドーピング処理を行ってもよい。イオンインプランテーション法もしくはイオンドーピング法による酸素ドーピング処理によって、酸化物半導体膜に酸素を過剰に含ませることができる。第２の加熱処理、または第２の加熱処理後の酸素ドーピング処理によって、作製されるトランジスタ７１０の電気特性のばらつきを低減することができる。
なお、第２の加熱処理においては、窒素ガス、またはヘリウム、ネオン若しくはアルゴンなどの希ガスに、水素、水、水酸基または水素化物などが含まれないことが好ましい。または、加熱処理装置に導入する窒素ガス、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第２の加熱処理の条件、または酸化物半導体膜若しくは酸化物半導体層７１１の材料によっては、酸化物半導体膜若しくは酸化物半導体層７１１が結晶化し、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第２の加熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。また、非晶質の酸化物半導体層の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
なお、酸化物半導体膜または酸化物半導体層７１１の被形成面である層間絶縁膜７０５の平均面荒さ（Ｒａ）は、１ｎｍ以下、好ましくは０．３ｎｍ以下であることが好ましい。酸化物半導体膜が結晶性である場合に結晶方位を揃えることができるためである。また、酸化物半導体膜または酸化物半導体層７１１の被形成面である層間絶縁膜７０５の平坦性が向上することで、表面の平坦性が高い酸化物半導体膜または酸化物半導体層７１１を得ることができるため、より電界効果移動度が高いトランジスタを得ることができる。
なお、ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対して適用できるよう三次元に拡張したものをいう。平均面粗さ（Ｒａ）は、基準面から指定面までの偏差の絶対値を平均した値で表現される。
ここで、中心線平均粗さ（Ｒａ）は、粗さ曲線からその中心線の方向に測定長さＬの部分を抜き取り、この抜き取り部の中心線の方向をＸ軸、縦倍率の方向（Ｘ軸に垂直な方向）をＹ軸とし、粗さ曲線をＹ＝Ｆ（Ｘ）で表すとき、次の式（１）で与えられる。
そして、平均面粗さ（Ｒａ）は、測定データの示す面である測定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式（２）で与えられる。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。
また、基準面とは、指定面の平均の高さにおける、ＸＹ平面と平行な面のことである。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
平均面粗さ（Ｒａ）は、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
このように、層間絶縁膜７０５の平均面粗さを１ｎｍ以下、好ましくは０．３ｎｍ以下とするためには、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行えばよい。ＣＭＰ処理は、酸化物半導体膜の形成前に行えばよいが、第１の加熱処理の前に行うことが好ましい。
ここで、ＣＭＰ処理は、一回以上行えばよい。複数回に分けてＣＭＰ処理を行う場合には、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。
また、層間絶縁膜７０５を平坦化させるためには、ＣＭＰ処理に代えてドライエッチングなどを行ってもよい。ここで、エッチングガスとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。
また、層間絶縁膜７０５を平坦化させるためには、ＣＭＰ処理に代えてプラズマ処理などを行ってもよい。ここで、プラズマ処理には希ガスを用いればよい。このプラズマ処理により、被処理面に不活性ガスのイオンが照射され、スパッタリング効果により被処理面の微細な凹凸が平坦化される。このようなプラズマ処理は逆スパッタとも呼ばれる。
なお、層間絶縁膜７０５を平坦化するためには、上記処理の一種以上を適用すればよい。例えば、逆スパッタのみを行ってもよいし、ＣＭＰ処理を行った後にドライエッチングを行ってもよい。ただし、酸化物半導体膜の被形成面である層間絶縁膜７０５に水を混入させないためには、ドライエッチングまたは逆スパッタを用いることが好ましい。特に、第２の加熱処理を行った後に平坦化処理を行う場合にはドライエッチングまたは逆スパッタを用いることが好ましい。
酸化物半導体層７１１は、例えば、酸化物半導体膜を形成し、該酸化物半導体膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。
酸化物半導体膜は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系金属酸化物を用いることができる。または三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、または二元系金属の酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｇａ系金属酸化物、または、酸化インジウム、酸化スズ、酸化亜鉛などを用いて形成されていてもよい。なお、「ｎ元系金属酸化物」はｎ種類の金属酸化物で構成されるものである。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素が含まれていてもよい。
例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）またはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）であるＩｎ−Ｇａ−Ｚｎ系金属酸化物や、その組成の近傍の金属酸化物を用いることができる。また、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）であるＩｎ−Ｓｎ−Ｚｎ系金属酸化物や、その組成の近傍の金属酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である金属酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）である金属酸化物の組成のｒだけ近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。なお、他の金属酸化物においてもこの関係を満たす。
なお、上記金属酸化物には、これらの化学量論的組成比に対し、酸素を過剰に含ませることが好ましい。酸素を過剰に含ませると、形成される酸化物半導体膜の酸素欠損によるキャリアの生成を抑制することができる。
なお、酸化物半導体膜に適用することができる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、更に好ましくは３ｅＶ以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。
なお、酸化物半導体膜には、水素が含まれる。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。酸化物半導体膜に含まれる水素は、極力少ないことが好ましい。
なお、酸化物半導体膜のアルカリ金属およびアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、更に好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流を増大させる原因となるからである。
なお、酸化物半導体膜の形成方法および厚さは特に限定されず、作製するトランジスタのサイズなどに応じて決めればよい。酸化物半導体膜の形成方法としては、例えば、スパッタリング法、塗布法、印刷法、分子線エピタキシー法またはパルスレーザー蒸着法などが挙げられる。酸化物半導体膜の厚さは、３ｎｍ以上５０ｎｍ以下とすればよい。これは、酸化物半導体膜の厚さを５０ｎｍ以上に厚くすると作製するトランジスタの電気特性がノーマリーオンとなる可能性があるためである。また、トランジスタのチャネル長を３０μｍとしたときには、酸化物半導体膜の厚さは５ｎｍ以下とするとチャネル長を短くすることで生じるトランジスタのしきい値電圧の変動を抑制することができる。
一例として、スパッタリング法により、酸化物半導体膜をＩｎ−Ｚｎ系金属酸化物で形成する場合には、ターゲットの組成を原子数比で、Ｉｎ／Ｚｎ＝１〜１００、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎの原子数比を好ましい前記範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、化合物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。
また、スパッタリング法により、酸化物半導体膜をＩｎ−Ｓｎ−Ｚｎ系金属酸化物で形成する場合には、用いるターゲットの組成比を、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとする。なお、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物においても酸素を過剰に含ませることが好ましい。
本実施の形態では、好ましい一例として、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットを用いたスパッタリング法により酸化物半導体膜を形成する。ここで、スパッタリングガスとしては、希ガス（例えばアルゴン）、酸素ガスまたは希ガスと酸素ガスの混合ガスを用いればよい。
また、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットの一例としては、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットである。
なお、酸化物半導体膜を形成する際に用いるスパッタリングガスとしては、水素、水、水酸基または水素化物などが除去された高純度ガスを用いることが好ましい。スパッタリングガスを高純度ガスとするためには、処理室の内壁などに付着したガスを除去し、酸化物半導体膜を形成する前にｐチャネル型トランジスタまたはｎチャネル型トランジスタが設けられた半導体基板７００を加熱処理すればよい。また、処理室に導入するスパッタリングガスを高純度ガスとしてもよく、このとき、アルゴンガスの純度は９Ｎ（９９．９９９９９９９％）以上とし、露点を−１２１℃とし、水を０．１ｐｐｂとし、水素を０．５ｐｐｂとすればよい。酸素ガスの純度は８Ｎ（９９．９９９９９９％）以上とし、露点を−１１２℃とし、水を１ｐｐｂとし、水素を１ｐｐｂとすればよい。また、ｐチャネル型トランジスタまたはｎチャネル型トランジスタが設けられた半導体基板７００を高温に保持した状態で酸化物半導体膜を形成すると酸化物半導体膜に含まれる不純物濃度を低減することができる。ここで、ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板７００の温度は、１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下とすればよい。
なお、酸化物半導体膜は、単結晶構造または非単結晶構造のどちらでもよい。非単結晶構造とは、非晶質構造、結晶性を有している部分を含む非晶質構造、多結晶構造および微結晶構造などである。
非晶質構造の酸化物半導体膜は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶構造を有する酸化物半導体膜（単結晶構造、結晶性を有している部分を含む非晶質構造、多結晶構造および微結晶構造）では、よりバルク内欠陥を低減することができ、該酸化物半導体膜の表面の平坦性を高めれば非晶質構造の酸化物半導体膜以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上（本実施の形態では、層間絶縁膜７０５）に酸化物半導体膜を形成することが好ましく、上記したように、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下の表面上に形成するとよい。
酸化物半導体膜が結晶構造を有する場合には、ｃ軸方向に配向した結晶性の酸化物半導体（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＡＡＣ−ＯＳ）膜とすることが好ましい。酸化物半導体膜をＣＡＡＣ−ＯＳ膜とすることで、トランジスタの信頼性を高めることができる。
なお、ＣＡＡＣ−ＯＳ膜とは、結晶がｃ軸配向し、且つａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては、金属原子が層状に配列し、または金属原子と酸素原子が層状に配列し、ａｂ面（あるいは表面または界面）においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体膜をいう。
なお、広義には、ＣＡＡＣ−ＯＳ膜とは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形若しくは六角形、または正三角形若しくは正六角形の原子配列を有し、且つｃ軸に垂直な方向から見て、金属原子が層状に配列した相、または金属原子と酸素原子が層状に配列した相を含む酸化物半導体膜をいう。
なお、ＣＡＡＣ−ＯＳ膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳ膜は結晶部を含むが、一つの結晶部と他の結晶部の境界を明確に判別できなくてもよい。
また、ＣＡＡＣ−ＯＳ膜を構成する酸素の一部が窒素で置換されていてもよい。また、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳ膜が形成された基板面またはＣＡＡＣ−ＯＳ膜の表面、膜面若しくは界面などに垂直な方向）に揃えられていてもよい。または、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部のａｂ面の法線は一定の方向（例えば、基板面、表面、膜面若しくは界面などに垂直な方向）であってもよい。
なお、ＣＡＡＣ−ＯＳ膜は、その組成などに応じて、導体であってもよいし、半導体であってもよいし、絶縁体であってもよい。また、ＣＡＡＣ−ＯＳ膜は、その組成などに応じて、可視光に対して透明であってもよいし、不透明であってもよい。
このようなＣＡＡＣ−ＯＳ膜の例として、膜状に形成され、膜表面、基板面、または界面に垂直な方向から観察すると三角形または六角形の原子配列が確認され、且つその膜の断面に金属原子または金属原子と酸素原子（あるいは窒素原子）の層状配列が観察される材料などを挙げることができる。
このようなＣＡＡＣ−ＯＳ膜の結晶構造について詳細に説明する。なお、以下の説明では、原則として、図１８、図１９および図２０は上方向をｃ軸方向とし、ｃ軸方向と垂直な面をａｂ面とする。なお、単に上半分、下半分と表記する場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１８において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図１８（Ａ）には、１個の６配位のインジウム原子（以下、Ｉｎと記す。）と、Ｉｎに近接の６個の４配位の酸素原子（以下、４配位のＯと記す）と、を有する構造を示す。金属原子が１個に対して、近接の酸素原子のみ示した構造を、ここでは小グループと呼ぶ。図１８（Ａ）の構造は、八面体構造を採るが、簡単のため平面構造で示している。なお、図１８（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがあり、図１８（Ａ）に示す小グループは電荷が０である。
図１８（Ｂ）は、１個の５配位のガリウム原子（以下、Ｇａと記す。）と、Ｇａに近接の３個の３配位の酸素原子（以下、３配位のＯと記す。）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１８（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１８（Ｂ）に示す構造をとりうる。図１８（Ｂ）に示す小グループは電荷が０である。
図１８（Ｃ）は、１個の４配位の亜鉛原子（以下、Ｚｎと記す。）と、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１８（Ｃ）に示す小グループは電荷が０である。
図１８（Ｄ）に、１個の６配位のスズ原子（以下、Ｓｎと記す。）と、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１８（Ｄ）に示す小グループは電荷が＋１となる。
図１８（Ｅ）に、２個のＺｎを含む小グループを示す。図１８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１８（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１８（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１８（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１８（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位の近接Ｏの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。したがって、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する２種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように小グループ同士が結合して中グループを構成する。
図１９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１９（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１９（Ａ）において、簡略化のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１９（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図１９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介してＺｎが、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯでは、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
また、Ｉｎは５配位および６配位のいずれもとることができるものとする。具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）の組成式で表すことができる。
また、このほかにも、上記例示した四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物を用いた場合も同様である。
図２０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する一例として、中グループのモデル図を示す。
図２０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループを複数結合して大グループを構成する。
図２０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２０（Ｃ）は、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば、中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
ところで、酸化物半導体に限らず、本発明の一態様の論理回路を構成するトランジスタに適用可能な絶縁ゲート型トランジスタにおいて、実際に測定される電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、電界効果移動度μは式（３）で表現できる。Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁の高さＥは、式（４）で表現できる。
なお、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎはチャネルのキャリア面密度、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。
また、絶縁ゲート型トランジスタに用いる半導体層において、厚さ３０ｎｍ以下であれば、チャネル形成領域の厚さは半導体層の厚さと同一として差し支えない。そこで、線形領域におけるドレイン電流Ｉｄは、式（５）で表現できる。
なお、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、式（６）で表現できる。
式（６）の右辺はＶｇの関数である。式（６）からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としてインジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは、欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに式（３）および式（４）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、酸化物半導体膜内部に欠陥がなくても、チャネル形成領域とゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、式（７）で表現される。
なお、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（７）の第２項が増加するため、移動度μ１は低下することがわかる。
内部に欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタにおける電界移動度μ２の計算結果を図２１に示す。なお、計算結果は、シノプシス社製のＳｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅというソフトを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、３．１ｅＶ、４．６ｅＶ、１５、３０ｎｍとしている。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート電極、ソース電極、ドレイン電極の仕事関数をそれぞれ、５．５ｅＶ、４．６ｅＶ、４．６ｅＶとしている。また、ゲート絶縁膜の厚さは３０ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図２１で示されるように、ゲート電圧が１Ｖ強での電界効果移動度は、１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、電界効果移動度が低下する。
なお、界面散乱を低減するためには、酸化物半導体層の表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
なお、界面散乱を低減するためには、酸化物半導体層の表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の電気特性を計算した結果を図２２乃至図２４に示す。なお、該計算に用いたトランジスタの断面構造を図２５に示す。図２５に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１０３０ａおよび半導体領域１０３０ｃを有する。半導体領域１０３０ａおよび半導体領域１０３０ｃの抵抗率は２×１０−３Ωｃｍとする。
図２５（Ａ）に示すトランジスタは、下地絶縁物１０１０と、下地絶縁物１０１０に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１０２０の上に形成される。トランジスタは半導体領域１０３０ａ、半導体領域１０３０ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１０３０ｂと、ゲート１０５０を有する。ゲート１０５０の幅を３３ｎｍとする。
ゲート１０５０と半導体領域１０３０ｂの間には、ゲート絶縁物１０４０を有し、また、ゲート１０５０の両側面には側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂ、ゲート１０５０の上部には、ゲート１０５０と他の配線との短絡を防止するための絶縁物１０７０を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１０３０ａおよび半導体領域１０３０ｃに接して、ソース１０８０ａおよびドレイン１０８０ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図２５（Ｂ）に示すトランジスタは、下地絶縁物１０１０と、酸化アルミニウムよりなる埋め込み絶縁物１０２０の上に形成され、半導体領域１０３０ａ、半導体領域１０３０ｃと、それらに挟まれた真性の半導体領域１０３０ｂと、幅３３ｎｍのゲート１０５０とゲート絶縁物１０４０と側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂと絶縁物１０７０とソース１０８０ａおよびドレイン１０８０ｂを有する点で図２５（Ａ）に示すトランジスタと同じである。
図２５（Ａ）に示すトランジスタと図２５（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の半導体領域の導電型である。図２５（Ａ）に示すトランジスタでは、側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１０３０ａおよび半導体領域１０３０ｃであるが、図２５（Ｂ）に示すトランジスタでは、真性の半導体領域１０３０ｂである。すなわち、図２５（Ｂ）に示す半導体層において、半導体領域１０３０ａ（半導体領域１０３０ｃ）とゲート１０５０がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１０６０ａ（側壁絶縁物１０６０ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算には上記と同様のシノプシス社製のソフトを使用した。図２２は、図２５（Ａ）に示される構造のトランジスタのドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ（ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図２２（Ａ）はゲート絶縁物の厚さを１５ｎｍとしたものであり、図２２（Ｂ）は１０ｎｍとしたものであり、図２２（Ｃ）は５ｎｍとしたものである。ゲート絶縁物が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
図２３は、図２５（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２３（Ａ）はゲート絶縁物の厚さを１５ｎｍとしたものであり、図２３（Ｂ）は１０ｎｍとしたものであり、図２３（Ｃ）は５ｎｍとしたものである。
また、図２４は、図２５（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２４（Ａ）はゲート絶縁物の厚さを１５ｎｍとしたものであり、図２４（Ｂ）は１０ｎｍとしたものであり、図２４（Ｃ）は５ｎｍとしたものである。
いずれもゲート絶縁物が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図２２では８０ｃｍ２／Ｖｓ程度であるが、図２３では６０ｃｍ２／Ｖｓ程度、図２４では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
ここで、ＣＡＡＣ−ＯＳ膜の形成方法について説明する。
まず、酸化物半導体膜をスパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法によって形成する。なお、半導体基板７００を高温に保持しつつ酸化物半導体膜の形成を行うことで、非晶質部分よりも結晶部分の占める割合を大きくすることができる。このとき、半導体基板７００の温度は、例えば、１５０℃以上７００℃以下、好ましくは１５０℃以上４５０℃以下、より好ましくは２００℃以上３５０℃以下とする。
ここで、形成された酸化物半導体膜に対して加熱処理を行ってもよい。この加熱処理によって、非晶質部よりも結晶部の占める割合を大きくすることができる。この加熱処理において、ｐチャネル型トランジスタ又はｎチャネル型トランジスタが設けられた半導体基板７００に加える温度は、例えば、２００℃以上半導体基板７００の歪み点未満とすればよく、好ましくは２５０℃以上４５０℃以下とすればよい。この加熱処理の時間は３分以上とすればよく、２４時間以下とすることが好ましい。この加熱処理の時間を長くすると非晶質部よりも結晶部の占める割合を大きくすることができるが、生産性の低下を招くことになるからである。なお、この加熱処理は、酸化性雰囲気または不活性雰囲気で行えばよいが、これらに限定されるものではない。また、この加熱処理は減圧下で行われてもよい。
酸化性雰囲気は、酸化性ガスを含む雰囲気である。酸化性ガスとしては、例えば、酸素、オゾンまたは亜酸化窒素などを例示することができる。酸化性雰囲気からは、酸化物半導体膜に含まれないことが好ましい成分（例えば、水および水素）が極力除去されていることが好ましい。例えば、酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とすればよい。
なお、酸化性雰囲気には、希ガスなどの不活性ガスが含まれていてもよい。ただし、酸化性雰囲気には、１０ｐｐｍ以上の酸化性ガスが含まれているものとする。
なお、不活性雰囲気には、不活性ガス（窒素ガスまたは希ガスなど）が含まれ、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満で含まれているものとする。
なお、すべての加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いて行えばよい。ＲＴＡ装置を用いることで、短時間であれば、高い温度で熱処理を行うこともできる。そのため、非晶質部分よりも結晶部分の占める割合の大きい酸化物半導体膜を形成することができ、生産性の低下を抑制することができる。
ただし、すべての加熱処理に用いられる装置はＲＴＡ装置に限定されず、例えば、抵抗発熱体などからの熱伝導または熱輻射によって、被処理物を加熱する機構が備えられた装置を用いればよい。すべての加熱処理に用いられる加熱処理装置として、例えば、電気炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などを挙げることができる。なお、ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプまたは高圧水銀ランプなどのランプから発せられる光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを熱媒体として用いて被処理物を加熱する装置である。ここで、高温のガスは、被処理物の加熱温度よりも高いことが好ましい。
なお、窒素の濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下であるＩｎ−Ｇａ−Ｚｎ系金属酸化物を用いると、ｃ軸配向した六方晶の結晶構造を含む金属酸化物膜が形成され、一または複数のＧａおよびＺｎを有する層が、二層のＩｎ−Ｏの結晶面（インジウムと酸素を含む結晶面）の間に配される。
以上説明したようにＣＡＡＣ−ＯＳ膜を形成することができる。
ＣＡＡＣ−ＯＳ膜は、非晶質構造の酸化物半導体膜と比較して、金属と酸素の結合の秩序性が高い。すなわち、酸化物半導体膜が非晶質構造の場合には、隣接する金属によって金属原子に配位している酸素原子の配位数が異なるが、ＣＡＡＣ−ＯＳ膜では金属原子に配位している酸素原子の数はほぼ一定となる。そのため、微視的なレベルにおいても酸素欠損がほぼ見られず、水素原子（水素イオンを含む）やアルカリ金属原子などによる電荷の移動や電気伝導性の不安定さを抑制することができる。
従って、ＣＡＡＣ−ＯＳ膜を用いたチャネル形成領域によってトランジスタを作製すると、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化を抑制することができ、安定した電気的特性を有するトランジスタを作製することができる。
次に、酸化物半導体膜上にエッチングマスクを形成してエッチングを行うことにより、酸化物半導体層７１１を形成する（図１７（Ａ）参照）。
そして、酸化物半導体層７１１に接して離間して設けられたソース電極７１２ａおよびドレイン電極７１２ｂを形成する（図１７（Ｂ）参照）。
ソース電極７１２ａおよびドレイン電極７１２ｂは、例えば、スパッタリング法を用いて導電膜（例えば金属膜、または一導電型の不純物元素が添加されたシリコン膜など）を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。なお、ソース電極７１２ａおよびドレイン電極７１２ｂとなる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造とすればよい。なお、ソース電極７１２ａおよびドレイン電極７１２ｂは、信号線も構成する。
次に、少なくとも酸化物半導体層７１１のチャネル形成領域上にゲート絶縁膜７１３を形成する（図１７（Ｃ）参照）。
ゲート絶縁膜７１３は、例えば、スパッタリング法を用いて絶縁性材料（例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど）膜を形成すればよい。なお、ゲート絶縁膜７１３は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層された２層の積層構造とする。なお、ゲート絶縁膜７１３をスパッタリング法により形成すると、酸化物半導体層７１１に水素および水が混入することを防ぐことができる。また、ゲート絶縁膜７１３を絶縁性酸化物膜とすると、酸素を供給して酸素欠損を埋めることができるため好ましい。
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいう。なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
ここで、酸化物半導体膜の加工は、ドライエッチングにより行えばよい。ドライエッチングに用いるエッチングガスとしては、例えば塩素ガス、または三塩化ホウ素ガスと塩素ガスの混合ガスを用いればよい。ただし、これに限定されず、ウエットエッチングを用いてもよいし、酸化物半導体膜を加工することができる他の手段を用いてもよい。
ゲート絶縁膜７１３は、少なくとも酸化物半導体層７１１に接する部分に酸素を含み、酸素の一部が加熱により脱離する絶縁性酸化物により形成することが好ましい。すなわち、層間絶縁膜７０５の材料として例示列挙したものを用いることが好ましい。ゲート絶縁膜７１３の酸化物半導体層７１１と接する部分を酸化シリコンにより形成すると、酸化物半導体層７１１に酸素を供給することができ、トランジスタの低抵抗化を防止することができる。
なお、ゲート絶縁膜７１３として、ハフニウムシリケート（ＨｆＳｉＯｘ（ｘ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、酸化イットリウムまたは酸化ランタンなどのｈｉｇｈ−ｋ材料を用いると、ゲートリーク電流を低減することができる。ここで、ゲートリーク電流とは、ゲート電極とソース電極またはドレイン電極の間に流れるリーク電流をいう。さらには、前記ｈｉｇｈ−ｋ材料により形成される層と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウムおよび酸化ガリウムにより形成される層が積層されていてもよい。ただし、ゲート絶縁膜７１３を積層構造とする場合であっても、酸化物半導体層７１１に接する部分は、上記絶縁性酸化物であることが好ましい。さらに、酸化物半導体層７１１中の酸素を放出されないように該絶縁性酸化物上には、酸素を透過させにくい酸化アルミニウムなどを形成することが好ましい。例えば、ゲート絶縁膜７１３として、スパッタリング法で形成される酸化シリコンと、スパッタリング法で形成される酸化アルミニウムと、酸化窒化シリコンとをこの順に積層させればよい。
また、ゲート絶縁膜７１３の厚さは、１ｎｍ以上３００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とすればよい。ゲート絶縁膜７１３の厚さを５ｎｍ以上とすると、ゲートリーク電流を特に小さくすることができる。
ここで、更に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第３の加熱処理を行ってもよい。なお、第３の加熱処理は、第２の加熱処理と同じ条件で行うことができ、例えば、２００℃以上半導体基板７００の歪み点未満、好ましくは２００℃以上４００℃以下、さらに好ましくは２５０℃以上３５０℃以下として行えばよい。第３の加熱処理により、酸化物半導体層７１１中に残留する水素および水をゲート絶縁膜に拡散させることができる。さらには、第３の加熱処理を行うことで、ゲート絶縁膜７１３を供給源として酸化物半導体層７１１に酸素を供給することができる。
また、第３の加熱処理は、酸化物半導体層７１１上にゲート絶縁膜７１３を形成した後、および、ゲート電極７１４となる導電膜を形成した後の一方または双方で行うことができる。
なお、加熱処理などによって、酸化物半導体層７１１の水素濃度は５．０×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５．０×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
次に、ゲート絶縁膜７１３上に導電膜を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことにより、ゲート電極７１４を形成する。（図１７（Ｄ）参照）。なお、ゲート電極は少なくとも走査線を構成する。
ゲート電極７１４は、ソース電極７１２ａおよびドレイン電極７１２ｂと同様の材料および同様の方法により形成すればよい。
なお、図示していないが、ゲート電極７１４をマスクとして、酸化物半導体層７１１にドーパントを添加して、酸化物半導体層７１１にソース領域およびドレイン領域を形成することが好ましい。ドーパントの添加は、イオンインプランテーション法またはイオンドーピング法により行えばよい。または、ドーパントを含むガス雰囲気中でプラズマ処理を行うことでドーパントの添加を行ってもよい。また、添加するドーパントとしては、窒素、リンまたはボロンなどを用いればよい。
なお、図１７（Ｄ）に示したトランジスタ７１０を形成するにあたり、エッチングマスクがレジスト材料により形成されている場合には、当該エッチングマスクをアッシングで除去してもよい。
また、図示していないが、トランジスタ７１０を覆う保護絶縁膜を設けてもよい。該保護絶縁膜を単層とする場合は、酸素および水素ならびに水の透過性が低い絶縁膜によって形成することが好ましく、例えば、酸化アルミニウム膜で形成すればよい。該保護絶縁膜を積層とする場合は、化学量論的組成比よりも多くの酸素を含み、加熱により該酸素の一部を放出する絶縁性酸化物膜と、酸素および水素ならびに水の透過性が低い絶縁膜によって形成することが好ましく、例えば、層間絶縁膜７０５で例示列挙した絶縁性酸化物膜および酸化アルミニウム膜で形成すればよい。なお、該保護絶縁膜として酸化アルミニウム膜を用いることで、酸化物半導体層７１１の酸素が外部に放出されることを抑制し、外部から酸化物半導体層７１１に水素および水が入るのを抑制できるため、トランジスタ７１０の電気特性を良好にすることができる。
なお、保護絶縁膜を形成した後に、第２の加熱処理又は第３の加熱処理と同様の加熱処理を行ってもよい。
以上説明したように、図１６に示す、半導体基板に設けられたトランジスタ上に酸化物半導体層にチャネル形成領域を有するトランジスタを作製することができる。
なお、上記のように作製したトランジスタは、チャネル幅１μｍあたりのオフ電流値を室温下において１０ａＡ／μｍ（１×１０−１７Ａ／μｍ）以下にすること、さらには、１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、さらには１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下、さらには１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下にすることが可能である。
なお、走査線および信号線を構成する導電層の少なくとも一方を銅により形成すると、配線を低抵抗にすることができるため、好ましい。
また、ここで、酸化物半導体層にチャネル形成領域を有するトランジスタとして説明したトランジスタは一例であり、酸化物半導体層にチャネル形成領域を有するトランジスタはこれに限定されず、様々な形態とすることができる。
なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容若しくは該内容の一部と自由に組み合わせることが可能である。
（実施の形態１０）
本実施の形態では、本発明の一態様である論理回路において、極めてオフ電流の低いトランジスタを用いる利点について説明する。
本実施の形態では、本発明の一態様である論理回路において、極めてオフ電流の低いトランジスタを用いる利点について説明する。
本発明の一態様である論理回路は、極めてオフ電流の低いトランジスタが設けられているため、論理回路の電源をオフにした後も当該論理回路に入力された電位、または演算処理後の電位を保持することができる。これは、本発明の一態様である半導体装置は、酸化物半導体を用いたトランジスタによって、不揮発性を有するからである。
本発明の一態様のように、極めてオフ電流の低いトランジスタの代わりに、論理回路の電源をオフにした後も当該論理回路に入力された電位、または演算処理後の電位が低下させない素子を設ければ不揮発性を実現できる。例えば、当該電位を低下させない素子として、スピントロニクスを利用した磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いたメモリとは原理が全く異なっている。
ここで、不揮発性の各種論理回路を実施するにあたり、ＭＴＪ素子を用いて実施する場合と、極めてオフ電流の低いトランジスタである酸化物半導体を用いたトランジスタを用いて実施する場合について、表１に対比を示す。
表１からわかるように、ＭＴＪ素子は電流駆動であり、磁性のスピンの向きを変化させることで電位の入力または保持を行う。一方、酸化物半導体を用いたトランジスタは電圧駆動であり、当該トランジスタのオン状態とオフ状態の切り替えによって電位の入力または保持を行う。
なお、理論的には、ＭＴＪ素子を用いて実施する場合も、酸化物半導体を用いたトランジスタを用いて実施する場合も、無制限（回数的に）に不揮発性を発揮することができる。
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえ、集積化することによって消費電力が増大してしまうといった問題がある。
半導体装置の高集積化を実現するには、様々な素子を積層して立体的に集積化する方法が用いられる。ＭＴＪ素子を用いる半導体装置は立体的に集積化することが難しい。一方、酸化物半導体を用いたトランジスタを有する半導体装置は、積層して立体的に集積化するに好適である。
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子は１素子当たりの材料コストから見ても高価であると考えられる。
一方、酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、磁界による誤動作も生じ得ないといった特質を有する。このことから、本発明の一態様である半導体装置は、ＭＴＪ素子を用いて不揮発性を実現する半導体装置より磁界耐性に優れている。また、本発明の一態様である半導体装置はシリコン集積回路と非常に整合性が良いといえる。
以上より、不揮発性の半導体装置を実施するためには、極めてオフ電流の低いトランジスタ、特に酸化物半導体を用いたトランジスタで実施することが好ましい。
なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容若しくは該内容の一部と自由に組み合わせることが可能である。
１０ 論理回路
１１ 入力端子
１２ 入力端子
１３ 出力端子
１４ 主要論理回路部
１５ トランジスタ
１６ トランジスタ
１７ トランジスタ
１８ トランジスタ
１９ トランジスタ
２０ 論理回路
３０ 論理回路
４０ 論理回路
５０ 論理回路
５１ ｎチャネル型トランジスタ
５４ ｎチャネル型トランジスタ
５５ 論理回路
５８ ｐチャネル型トランジスタ
５９ ｎチャネル型トランジスタ
１００ 論理回路
１１０ 論理回路
１２０ 論理回路
１３０ 論理回路
１０１ ｎチャネル型トランジスタ
１０２ ｎチャネル型トランジスタ
１０３ ｎチャネル型トランジスタ
１０４ ｎチャネル型トランジスタ
１０５ ｐチャネル型トランジスタ
１０６ ｐチャネル型トランジスタ
１０７ ｎチャネル型トランジスタ
２００ 論理回路
２１０ 論理回路
２２０ 論理回路
２３０ 論理回路
２０１ ｎチャネル型トランジスタ
２０２ ｎチャネル型トランジスタ
２０３ ｎチャネル型トランジスタ
２０４ ｎチャネル型トランジスタ
２０５ ｐチャネル型トランジスタ
２０６ ｐチャネル型トランジスタ
２０７ ｎチャネル型トランジスタ
３００ 論理回路
３１０ 論理回路
３０１ ｎチャネル型トランジスタ
３０２ ｎチャネル型トランジスタ
３０３ ｎチャネル型トランジスタ
３０４ ｎチャネル型トランジスタ
３０５ ｐチャネル型トランジスタ
３０６ ｐチャネル型トランジスタ
３０８ ｎチャネル型トランジスタ
３０９ ｐチャネル型トランジスタ
４００ 論理回路
４１０ 論理回路
４０１ ｎチャネル型トランジスタ
４０２ ｎチャネル型トランジスタ
４０３ ｎチャネル型トランジスタ
４０４ ｎチャネル型トランジスタ
４０５ ｐチャネル型トランジスタ
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４０８ ｎチャネル型トランジスタ
４０９ ｐチャネル型トランジスタ
５００ 論理回路
５０１ ｎチャネル型トランジスタ
５０２ ｎチャネル型トランジスタ
５０３ ｎチャネル型トランジスタ
５０４ ｎチャネル型トランジスタ
５０５ ｐチャネル型トランジスタ
５０６ ｐチャネル型トランジスタ
５０７ ｐチャネル型トランジスタ
５０８ ｐチャネル型トランジスタ
５０９ ｎチャネル型トランジスタ
５１０ ｎチャネル型トランジスタ
５１１ ｎチャネル型トランジスタ
５１２ ｎチャネル型トランジスタ
５１３ ｎチャネル型トランジスタ
５１４ ｎチャネル型トランジスタ
５２０ 論理回路
６００ 論理回路
６０１ ｎチャネル型トランジスタ
６０２ ｎチャネル型トランジスタ
６０３ ｎチャネル型トランジスタ
６０４ ｎチャネル型トランジスタ
６０５ ｐチャネル型トランジスタ
６０６ ｐチャネル型トランジスタ
６０７ ｎチャネル型トランジスタ
６０８ ｎチャネル型トランジスタ
６０９ ｐチャネル型トランジスタ
６１０ ｐチャネル型トランジスタ
６１１ ｐチャネル型トランジスタ
６１２ ｐチャネル型トランジスタ
６１３ ｎチャネル型トランジスタ
６１４ ｎチャネル型トランジスタ
６２０ 論理回路
７００ 半導体基板
７０１ 高濃度不純物領域
７０２ 低濃度不純物領域
７０３ ゲート絶縁膜
７０４ ゲート電極
７０５ 層間絶縁膜
７１０ トランジスタ
７１１ 酸化物半導体層
７１２ａ ソース電極
７１２ｂ ドレイン電極
７１３ ゲート絶縁膜
７１４ ゲート電極
１０１０ 下地絶縁物
１０２０ 埋め込み絶縁物
１０３０ａ 半導体領域
１０３０ｂ 半導体領域
１０３０ｃ 半導体領域
１０４０ ゲート絶縁物
１０５０ ゲート
１０６０ａ 側壁絶縁物
１０６０ｂ 側壁絶縁物
１０７０ 絶縁物
１０８０ａ ソース
１０８０ｂ ドレイン
１１ 入力端子
１２ 入力端子
１３ 出力端子
１４ 主要論理回路部
１５ トランジスタ
１６ トランジスタ
１７ トランジスタ
１８ トランジスタ
１９ トランジスタ
２０ 論理回路
３０ 論理回路
４０ 論理回路
５０ 論理回路
５１ ｎチャネル型トランジスタ
５４ ｎチャネル型トランジスタ
５５ 論理回路
５８ ｐチャネル型トランジスタ
５９ ｎチャネル型トランジスタ
１００ 論理回路
１１０ 論理回路
１２０ 論理回路
１３０ 論理回路
１０１ ｎチャネル型トランジスタ
１０２ ｎチャネル型トランジスタ
１０３ ｎチャネル型トランジスタ
１０４ ｎチャネル型トランジスタ
１０５ ｐチャネル型トランジスタ
１０６ ｐチャネル型トランジスタ
１０７ ｎチャネル型トランジスタ
２００ 論理回路
２１０ 論理回路
２２０ 論理回路
２３０ 論理回路
２０１ ｎチャネル型トランジスタ
２０２ ｎチャネル型トランジスタ
２０３ ｎチャネル型トランジスタ
２０４ ｎチャネル型トランジスタ
２０５ ｐチャネル型トランジスタ
２０６ ｐチャネル型トランジスタ
２０７ ｎチャネル型トランジスタ
３００ 論理回路
３１０ 論理回路
３０１ ｎチャネル型トランジスタ
３０２ ｎチャネル型トランジスタ
３０３ ｎチャネル型トランジスタ
３０４ ｎチャネル型トランジスタ
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３０６ ｐチャネル型トランジスタ
３０８ ｎチャネル型トランジスタ
３０９ ｐチャネル型トランジスタ
４００ 論理回路
４１０ 論理回路
４０１ ｎチャネル型トランジスタ
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４０３ ｎチャネル型トランジスタ
４０４ ｎチャネル型トランジスタ
４０５ ｐチャネル型トランジスタ
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５００ 論理回路
５０１ ｎチャネル型トランジスタ
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５１０ ｎチャネル型トランジスタ
５１１ ｎチャネル型トランジスタ
５１２ ｎチャネル型トランジスタ
５１３ ｎチャネル型トランジスタ
５１４ ｎチャネル型トランジスタ
５２０ 論理回路
６００ 論理回路
６０１ ｎチャネル型トランジスタ
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６０９ ｐチャネル型トランジスタ
６１０ ｐチャネル型トランジスタ
６１１ ｐチャネル型トランジスタ
６１２ ｐチャネル型トランジスタ
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６１４ ｎチャネル型トランジスタ
６２０ 論理回路
７００ 半導体基板
７０１ 高濃度不純物領域
７０２ 低濃度不純物領域
７０３ ゲート絶縁膜
７０４ ゲート電極
７０５ 層間絶縁膜
７１０ トランジスタ
７１１ 酸化物半導体層
７１２ａ ソース電極
７１２ｂ ドレイン電極
７１３ ゲート絶縁膜
７１４ ゲート電極
１０１０ 下地絶縁物
１０２０ 埋め込み絶縁物
１０３０ａ 半導体領域
１０３０ｂ 半導体領域
１０３０ｃ 半導体領域
１０４０ ゲート絶縁物
１０５０ ゲート
１０６０ａ 側壁絶縁物
１０６０ｂ 側壁絶縁物
１０７０ 絶縁物
１０８０ａ ソース
１０８０ｂ ドレイン
Claims (1)
- 第１及び第２の入力端子と、出力端子と、第１乃至第６のトランジスタと、を有し、
前記第１の入力端子は、前記第１のトランジスタを介して、前記第３のトランジスタのゲート及び前記第５のトランジスタのゲートと電気的に接続され、
前記第２の入力端子は、前記第２のトランジスタを介して、前記第４のトランジスタのゲート及び前記第６のトランジスタのゲートと電気的に接続され、
前記出力端子は、前記第３のトランジスタ又は前記第４のトランジスタを介して第１の配線と電気的に接続され、
前記出力端子は、前記第５のトランジスタ及び前記第６のトランジスタを介して第２の配線と電気的に接続され、
前記第１及び第２のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。
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