JP5951198B2 - 液晶表示装置 - Google Patents

Description

本発明は、液晶表示装置に関し、より詳細には光漏れを防止することのできる液晶表示装置に関する。

液晶表示装置は、現在最も広く用いられている平板表示装置のうちの一つとして、第１画素電極及び第２画素電極など電磁場生成電極が形成されている表示基板と、対向基板とを含む。
また、液晶表示装置は表示基板と対向基板との間に介在する液晶層を含む。

液晶表示装置は、電磁場生成電極に電圧を印加して液晶層に電磁場を生成し、これを通じて液晶層の液晶分子の配向を制御することによって、入射光の偏光作用通じて画像を表示する。

液晶層内の液晶分子は、第１画素電極と第２画素電極間に形成された電磁場によって、垂直配方（ｖｅｒｔｉｃａｌ ａｌｉｇｎｍｅｎｔ、ＶＡ）モードで動作する。例えば、第１画素電極と第２画素電極間に電磁場が形成されない時、液晶表示パネルはブラック画像を具現し、第１画素電極と第２画素電極間に水平電磁場が形成される時、色々な階調を具現する。

しかし、第１画素電極及び第２画素電極を含む第１画素部と隣接するように形成された第２画素部が第１画素部と異なる極性のデータ電圧が印加されるので、第１画素部及び前記第２画素部の間に光漏れが発生するという問題がある。

そこで、本発明は上記従来の液晶表示装置における問題点に鑑みてなされたものであって、本発明の目的は、光漏れを防止することのできる液晶表示装置を提供することにある。

上記目的を達成するためになされた本発明による液晶表示装置は、基板と、前記基板上に配置されるゲート配線と、前記ゲート配線と絶縁され交差して前記基板上に配置される第１データ配線、第２データ配線、及び第１電源配線と、前記ゲート配線と前記第１データ配線に接続される第１スイッチング素子と、前記ゲート配線と前記第１電源配線に接続される第２スイッチング素子と、前記ゲート配線と前記第２データ配線に接続されている第３スイッチング素子と、前記ゲート配線と前記第１電源配線に接続されている第４スイッチング素子と、前記第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、及び第４スイッチング素子とそれぞれ接続される第１画素電極、第２画素電極、第３画素電極、及び第４画素電極とを有することを特徴とする。

本発明に係る液晶表示装置よれば、表示基板に含まれる隣接する画素部が同一の極性を有することによって光漏れを減少させることができ、また、隣接する画素部が１つの電源配線を共有することによって開口率を増加させることができるという効果がある。

本発明の実施形態１に係る液晶表示装置の部分平面図である。 図１に示した液晶表示パネルの部分概略図である。 図１に示した液晶表示パネルの部分平面図である。 図３のＩ−Ｉ’線に沿って切断した断面図である。 図４に示した表示基板の製造方法を説明するための断面図である。 図４に示した表示基板の製造方法を説明するための断面図である。 図４に示した表示基板の製造方法を説明するための断面図である。 図４に示した表示基板の製造方法を説明するための断面図である。 本発明の実施形態２に係る液晶表示パネルの部分平面図である。 図９のＩＩ−ＩＩ’線に沿って切断した断面図である。 図１０に示した表示基板の製造方法を説明するための部分平面図である。 図１０に示した表示基板の製造方法を説明するための部分平面図である。 図１０に示した表示基板の製造方法を説明するための部分平面図である。 図１０に示した表示基板の製造方法を説明するための部分平面図である。 本発明の実施形態３に係る液晶パネルの部分概略図である。 図１５に示した液晶表示パネルの部分平面図である。 図１５に示したＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 図１７に示した表示基板の製造方法を説明するための部分平面図である。 図１７に示した表示基板の製造方法を説明するための部分平面図である。 図１７に示した表示基板の製造方法を説明するための部分平面図である。 本発明の実施形態４に係る液晶表示パネルの部分概略図である。 図２１に示した液晶表示パネルの部分平面図である。 本発明の実施形態５に係る液晶表示パネルの部分平面図である。 本発明の実施形態６に係る液晶表示パネルの部分概略図である。 図２４に示した液晶表示パネルの部分平面図である。 本発明の実施形態７に係る液晶表示パネルの部分概略図である。 本発明の実施形態８に係る液晶表示パネルの部分概略図である。 本発明の実施形態９に係る液晶表示パネルの部分概略図である。 本発明の実施形態１０に係る液晶表示パネルの部分概略図である。 本発明の実施形態１１に係る液晶表示パネルの部分概略図である。 図３０に示した液晶表示パネルの部分平面図である。 図３１に示したＩＶ−ＩＶ’線に沿って切断した断面図である。 本発明の実施形態１２に係る液晶表示パネルの部分平面図である。 本発明の実施形態１３に係る液晶表示パネルの部分平面図である。 本発明の実施形態１４に係る液晶表示パネルの部分概略図である。 本発明の実施形態１５に係る液晶表示パネルの部分平面図である。

次に、本発明に係る液晶表示装置を実施するための形態の具体例を図面を参照しながら説明する。

＜実施形態１＞
図１は本発明の実施形態１に係る液晶表示装置の部分平面図である。
図１を参照すると、液晶表示装置は、液晶表示パネル１０００と、液晶表示パネル１０００を駆動するためのゲート駆動部１０１０及びデータ駆動部１０３０を含む。

液晶表示パネル１０００は表示基板１００と、表示基板１００に対向結合される対向基板（２００、例えば、カラーフィルタ基板）及び表示基板１００と対向基板２００との間に介在する液晶層（図示せず）を含む。ここで、液晶表示パネル１０００は表示領域ＤＡと表示領域ＤＡを囲む第１及び第２周辺領域ＰＡ１、ＰＡ２に区分される。

表示領域ＤＡは、データ信号を伝達するデータ配線ＤＬ及びゲート信号を伝達するゲート配線ＧＬを含む。データ配線ＤＬは第１方向ＤＩ１に延長され、ゲート配線ＧＬは第１方向ＤＩ１と交差する第２方向ＤＩ２に延長する。
ここで、第１周辺領域ＰＡ１はデータ配線ＤＬの一端部に位置し、第２周辺領域ＰＡ２はゲート配線ＧＬの一端部に位置する。図１においては、表示領域ＤＡの左側に配置された第２周辺領域ＰＡ２を示したが、第２周辺領域ＰＡ２は表示領域ＤＡの右側にも配置され得る。

ゲート駆動部１０１０は複数のステージが従属的に接続されたシフトレジスタを含み、ゲート配線ＧＬに順次にゲート信号を出力する。このようなゲート駆動部１０１０は、少なくとも１つ以上のゲート駆動チップ１０１１からなる。ゲート駆動部１０１０は、第２周辺領域ＰＡ２に形成される。
また、ゲート駆動部１０１０は、表示領域ＤＡの薄膜トランジスタと同一な工程によって、第２周辺領域ＰＡ２に形成された複数の薄膜トランジスタを含むことができる。これによって、部品実装空間を別に確保する必要がないので、液晶表示装置の薄型化が可能である。

また、ゲート駆動チップ１０１１は印刷回路基板（図示せず）と液晶表示パネルとの間に配置されるテープキャリアパッケージＴＣＰ上に付着される。
前記データ駆動部１０３０は、ゲート信号に同期して、データ配線ＤＬにアナログ形態のデータ信号を出力して、少なくとも１つ以上のデータ駆動チップ１０３１からなる。

データ駆動チップ１０３１は、チップ−オン−グラス（ＣＯＧ）形式で液晶表示パネル１０００の第１周辺領域ＰＡ１に直接的に付着される。複数のデータ駆動チップ１０３１は可撓性フィルム１０７０に実装されて、液晶表示パネル１０００に付着される。
可撓性フィルム１０７０はパワー配線１０５０を含むことができる。パワー配線１０５０は後述する第１バス配線及び第２バス配線に印加される電圧を伝達することができる。
また、パワー配線１０５０は、ゲート駆動部１０１０に提供される電圧を伝達することができる。

図２は、図１に示した液晶表示パネルの部分概略図である。
図１及び図２を参照すると、液晶表示パネル１０００は、パッド部４００、複数のデータ配線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６）、第１バス配線ＢＬ１、第２バス配線ＢＬ２、第１電源配線ＶＬ１、第２電源配線ＶＬ２、ゲート配線ＧＬ、及び複数の画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７）を含む。

パッド部４００は、データ駆動部１０３０から出力された複数のデータ電圧を受信する複数のパッド（４１０、４２０、４３０、４４０、４５０、４６０）を含む。
第１パッド４１０は第１データ配線ＤＬ１に接続され、第２パッド４２０は第２データ配線ＤＬ２に接続され、第３パッド４３０は第３データ配線ＤＬ３に接続され、第４パッド４４０は第４データ配線ＤＬ４に接続され、第５パッド４５０は第５データ配線ＤＬ５に接続され、第６パッド４６０は第６データ配線ＤＬ６に接続される。

データ配線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６）のそれぞれは第１方向ＤＩ１に延長され、第２方向ＤＩ２に配列される。
第１バス配線ＢＬ１は第２方向ＤＩ２に延長され、液晶表示パネル１０００の第１周辺領域ＰＡ１に配置される。第２バス配線ＢＬ２は第２方向ＤＩ２に延長され、第１バス配線ＢＬ１と隣接した第１周辺領域ＰＡ１に配置される。

第１電源配線ＶＬ１は第１バス配線ＢＬ１に接続されて第１方向ＤＩ１に延長する。第２電源配線ＶＬ２は第２バス配線ＢＬ２に接続されて第１方向ＤＩ２に延長する。第１及び第２電源配線ＶＬ１、ＶＬ２の間には複数の画素部（Ｐ４、Ｐ５、Ｐ６）が配列され、第１及び第２電源配線ＶＬ１、ＶＬ２のそれぞれは複数の画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６）に電圧を提供する。

ゲート配線ＧＬは、第２方向ＤＩ２に延長する。
複数の画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６）は主要色画素を含む。主要色画素は赤色画素、緑色画素、及び青色画素である。

第１画素部Ｐ１は第１画素電極ＰＥ１、第２画素電極ＰＥ２、第１スイッチング素子Ｔ１、及び第２スイッチング素子Ｔ２を含む。
第１画素電極ＰＥ１は第１スイッチング素子Ｔ１を通じて第１データ配線ＤＬ１とゲート配線ＧＬに接続される。第２画素電極ＰＥ２は第１画素電極ＰＥ１と離隔して、第２スイッチング素子Ｔ２を通じて第１電源配線ＶＬ１とゲート配線ＧＬに接続される。
第２スイッチング素子Ｔ２は第１接続配線ＣＬ１を通じて第１電源配線ＶＬ１と接続される。
第１画素電極ＰＥ１に印加される電圧と第２画素電極ＰＥ２に印加される電圧は基準電圧に対して相互に反対の電圧極性を有することができる。

第２画素部Ｐ２は第３画素電極ＰＥ３、第４画素電極ＰＥ４、第３スイッチング素子Ｔ３、及び第４スイッチング素子Ｔ４を含む。
第３画素電極ＰＥ３は第３スイッチング素子Ｔ３を通じて第２データ配線ＤＬ２とゲート配線ＧＬに接続される。第４画素電極ＰＥ４は第３画素電極ＰＥ３と離隔して、第４スイッチング素子Ｔ４を通じて第１電源配線ＶＬ１とゲート配線ＧＬに接続される。
第４スイッチング素子Ｔ４は第１接続配線ＣＬ１を通じて第１電源配線ＶＬ１と接続される。
第３画素電極ＰＥ３に印加される電圧と第４画素電極ＰＥ４に印加される電圧は基準電圧に対して相互に反対の電圧極性を有する。

第３画素部Ｐ３は第５画素電極ＰＥ５、第６画素電極ＰＥ６、第５スイッチング素子Ｔ５、及び第６スイッチング素子Ｔ６を含む。
第５画素電極ＰＥ５は第５スイッチング素子Ｔ５を通じて第３データ配線ＤＬ３とゲート配線ＧＬに接続される。第６画素電極ＰＥ６は第５画素電極ＰＥ５と離隔して、第６スイッチング素子Ｔ６を通じて第１電源配線ＶＬ１とゲート配線ＧＬに接続される。
第６スイッチング素子Ｔ６は第１接続配線ＣＬ１を通じて第１電源配線ＶＬ１と接続される。
第５画素電極ＰＥ５に印加される電圧と第６画素電極ＰＥ６に印加される電圧は基準電圧に対して相互に反対の電圧極性を有する。

第４画素部Ｐ４は第７画素電極ＰＥ７、第８画素電極ＰＥ８、第７スイッチング素子Ｔ７、及び第８スイッチング素子Ｔ８を含む。
第７画素電極ＰＥ７は第７スイッチング素子Ｔ７を通じて第４データ配線ＤＬ４とゲート配線ＧＬに接続される。第８画素電極ＰＥ８は第７画素電極ＰＥ７と離隔して、第８スイッチング素子Ｔ８を通じて第２電源配線ＶＬ２とゲート配線ＧＬに接続される。
第８スイッチング素子Ｔ８は第２接続配線ＣＬ２を通じて第２電源配線ＶＬ２と接続される。
第７画素電極ＰＥ７に印加される電圧と第８画素電極ＰＥ８に印加される電圧とは基準電圧に対して相互に反対の電圧極性を有する。

第５画素部Ｐ５は第９画素電極ＰＥ９、第１０画素電極ＰＥ１０、第９スイッチング素子Ｔ９、及び第１０スイッチング素子Ｔ１０を含む。
第９画素電極ＰＥ９は第９スイッチング素子Ｔ９を通じて第５データ配線ＤＬ５とゲート配線ＧＬに接続される。第１０画素電極ＰＥ１０は第９画素電極ＰＥ９と離隔して、第１０スイッチング素子Ｔ１０を通じて第２電源配線ＶＬ２とゲート配線ＧＬに接続される。
第１０スイッチング素子Ｔ１０は第２接続配線ＣＬ２を通じて第２電源配線ＶＬ２と接続される。
第９画素電極ＰＥ９に印加される電圧と第１０画素電極ＰＥ１０に印加される電圧は基準電圧に対して相互に反対の電圧極性を有することができる。

第６画素部Ｐ６は第１１画素電極ＰＥ１１、第１２画素電極ＰＥ１２、第１１スイッチング素子Ｔ１１、及び第１２スイッチング素子Ｔ１２を含む。
第１１画素電極ＰＥ１１は第１１スイッチング素子Ｔ１１を通じて第６データ配線ＤＬ６とゲート配線ＧＬに接続される。第１２画素電極ＰＥ１２は第１１画素電極ＰＥ１１と離隔して、第１２スイッチング素子Ｔ１２を通じて第２電源配線ＶＬ２とゲート配線ＧＬに接続される。
第１２スイッチング素子Ｔ１２は第２接続配線ＣＬ２を通じて第２電源配線ＶＬ２と接続される。
第１１画素電極ＰＥ１１に印加される電圧と第１２画素電極ＰＥ１２に印加される電圧は基準電圧に対して相互に反対の電圧極性を有する。

第１バス配線ＢＬ１には設定された第１電圧が印加され、第２バス配線ＢＬ２には設定された第２電圧が印加される。
第１及び第２バス配線ＢＬ１、ＢＬ２には第１電圧と第２電圧の中間電圧を基準としてフレーム単位で反転した電圧がそれぞれ印加される。
例えば、現在のフレームで第１バス配線ＢＬ１には設定された最小レベルの電圧が印加され、第２バス配線ＢＬ２には設定された最大レベルの電圧が印加されれば、次のフレームでは第１バス配線ＢＬ１には最大レベルの電圧が印加され、第２バス配線ＢＬ２には最小レベルの電圧が印加される。

第１電源配線ＶＬ１は第１バス配線ＢＬ１と電気的に接続されて第１バス配線ＢＬ１と同一な電圧が印加される。第２電源配線ＶＬ２は第２バス配線ＢＬ２と電気的に接続されて第２バス配線ＢＬ２と同一な電圧が印加される。
例えば、第１電源配線ＶＬ１には最小レベルの電圧が印加され、第２電源配線ＶＬ２には最大レベルの電圧が印加される。これに対応して、第１、第２、及び第３データ配線（ＤＬ１、ＤＬ２、ＤＬ３）には最小レベルの電圧を基準として最小レベルの電圧より高い第２極性（＋）の電圧が印加され、第４、第５及び第６データ配線（ＤＬ４、ＤＬ５、ＤＬ６）には最大レベルの電圧を基準として最大レベルの電圧より低い第１極性（−）の電圧が印加される。

従って、本実施形態によれば、三つの画素部が１つの電源配線を共有し、同一の極性のデータ電圧が印加されることによって、ブラック状態の光漏れ発生を最小化することができる。また、電源配線の個数を減らすことによって、開口率を向上させることができる。

以下では、図４に示す第３画素部Ｐ３を例として、本実施形態に係る表示基板１００の画素構造及び製造方法を説明する。
図３は、図１に示した液晶表示パネルの部分平面図であり、図４は、図３のＩ−Ｉ’線に沿って切断した断面図である。
図２、図３及び図４を参照すると、液晶表示パネル１０００は、表示基板１００、対向基板２００、及び液晶層３００を含む。

表示基板１００は第１ベース基板１０１、第１金属パターン、第２金属パターン、及び透明電極パターンを含む。表示基板１００は、第１金属パターンを覆うゲート絶縁膜１０２、第２金属パターンを覆うデータ絶縁膜及び透明電極パターンを覆う第１配向膜１１をさらに含む。データ絶縁膜は保護絶縁膜１０３及び有機絶縁膜１０４を含む多層構造で形成されたり、保護絶縁膜１０３からなされた単層構造で形成される。

第１金属パターンは、ゲート配線ＧＬ、第５ゲート電極ＧＥ５、第６ゲート電極ＧＥ６、第１シールド部ＳＨ１、及び第２シールド部ＳＨ２を含む。
第２金属パターンは、第１電源配線ＶＬ１、第３データ配線ＤＬ３、第５ソース電極ＳＥ５、第５ドレイン電極ＤＥ５、第６ソース電極ＳＥ６、及び第６ドレイン電極ＤＥ６を含む。
透明電極パターンは、第５画素電極ＰＥ５、第６画素電極ＰＥ６、及び第１接続配線ＣＬ１を含む。
ゲート配線ＧＬは、第２方向ＤＩ２に延長する。第５及び第６ゲート電極ＧＥ５、ＧＥ６はゲート配線ＧＬから突出する。

第１シールド部ＳＨ１は第３画素部Ｐ３にデータ電圧を伝達する自己データ配線（ｓｅｌｆ ｄａｔａ ｌｉｎｅ）、即ち、第３データ配線ＤＬ３と隣接するように配置される。第１シールド部ＳＨ１は、第３データ配線ＤＬ３の電界（電場）が第１ベース基板１０１を媒介として漏洩するのを遮断し、また、光を遮断する。
第１シールド部ＳＨ１は相互離隔された第１上部シールドＳＵ１及び第１下部シールドＳＤ１を含む。第１上部シールドＳＵ１は、第３画素部Ｐ３が定義される画素領域の上部領域に第３データ配線ＤＬ３と隣接するように配置され、第１下部シールドＳＤ１は第３画素部Ｐ３が定義される画素領域の下部領域に第３データ配線ＤＬ３と隣接するように配置される。

第２シールド部ＳＨ２は第１電源配線ＶＬ１と隣接するように配置される。
第２シールド部ＳＨ２は、第１電源配線ＶＬ１の電界が第１ベース基板１０１を媒介として漏洩するのを遮断し、また、光を遮断する。
第２シールド部ＳＨ２は相互離隔された第２上部シールドＳＵ２、第２下部シールドＳＤ２、及び第１下部シールドＳＤ１と第２上部シールドＳＵ２を接続する接続シールドＳＣとを含む。
または、第２シールド部ＳＨ２は隣接する隣の画素部にデータ電圧を伝達する隣のデータ配線と隣接するように配置される。例えば、図２に示した第２画素部Ｐ２の場合、第２シールド部ＳＨ２は第３画素部Ｐ３にデータ電圧を伝達する第３データ配線ＤＬ３と隣接するように配置される。第１上部シールドＳＵ１の端部は第２方向ＤＩ２に延長され第２上部シールドＳＵ２と隣接するように配置され、第１下部シールドＳＤ１は端部から第２方向ＤＩ２に延長されて第２下部シールドＳＤ２と隣接するように配置される。

第１上部シールドＳＵ１は第７コンタクトホールＣ７を通じて第６画素電極ＰＥ６と電気的に接続され、第６画素電極ＰＥ６と重畳し、第２下部シールドＳＤ２は第５コンタクトホールＣ５を通じて第６画素電極ＰＥ６と電気的に接続されて第６画素電極ＰＥ６と重畳する。
第１上部シールドＳＵ１は第３データ配線ＤＬ３と第６画素電極ＰＥ６との間で発生する光漏れを遮断し、第２下部シールドＳＤ２は第１電源配線ＶＬ１と第６画素電極ＰＥ６との間で発生する光漏れを遮断する。

第１下部シールドＳＤ１は第２コンタクトホールＣ２を通じて第５画素電極ＰＥ５と電気的に接続されて第５画素電極ＰＥ５と重畳し、第２上部シールドＳＵ２は第６コンタクトホールＣ６を通じて第５画素電極ＰＥ５と電気的に接続されて第５画素電極ＰＥ５と重畳する。
第１下部シールドＳＤ１は第３データ配線ＤＬ３と第５画素電極ＰＥ５との間で発生する光漏れを遮断し、第２上部シールドＳＵ２は第１電源配線ＶＬ１と第５画素電極ＰＥ５との間で発生する光漏れを遮断する。

第３データ配線ＤＬ３は第１方向ＤＩ１に延長する。第５ソース電極ＳＥ５は第３データ配線ＤＬ３から突出され、第５ゲート電極ＧＥ５上に配置される。
第５ドレイン電極ＤＥ５は第５ソース電極ＳＥ５と離隔されて配置され、第１コンタクトホールＣ１を通じて第５画素電極ＰＥ５と電気的に接続される。

第６ソース電極ＳＥ６は第１接続配線ＣＬ１と第３コンタクトホールＣ３を通じて電気的に接続され、第６ゲート電極ＧＥ６上に配置される。第１接続配線ＣＬ１は第１電源配線ＶＬ１と電気的に接続される。第６ドレイン電極ＤＥ６は第６ソース電極ＳＥ６と離隔して配置され、第４コンタクトホールＣ４を通じて第６画素電極ＰＥ６と電気的に接続される。

表示基板１００は半導体層１５０をさらに含む。
半導体層１５０は非晶質シリコン層１５１及び不純物がドーピングされた非晶質シリコン層１５２を含む。ソース電極及びドレイン電極は半導体層１５０上に位置し、ソース電極とドレイン電極との間に露出した半導体層１５０によって、スイッチング素子のチャネルが定義される。
第５及び第６画素電極ＰＥ５、ＰＥ６は交互に配置されて第３データ配線ＤＬ３と第１電源配線ＶＬ１から相異なる電圧を受信し、これによって、第５画素電極ＰＥ５と第６画素電極ＰＥ６間に形成された水平電気場によって液晶層３００の液晶分子が配列されて階調を表現することができる。

第５及び第６画素電極ＰＥ５、ＰＥ６のそれぞれはデータ配線又は電源配線と重畳した幹部Ｅ１と、幹部Ｅ１から約４５°（または、約−４５°）の角度で画素領域側に延長された枝部Ｅ２を含む。
第５及び第６画素電極ＰＥ５、ＰＥ６のそれぞれの幹部Ｅ１はデータ配線又は電源配線と重畳することによってデータ配線又は電源配線の電界が上側に漏洩するのを遮断し、また、画素電極とデータ配線（または、電源配線）間での光漏れを遮断することができる。
光漏れは、印加されるデータ電圧の極性が変わる第３画素部Ｐ３と第４画素部Ｐ４間と、第６画素部Ｐ６と第７画素部Ｐ７間で更に発生しうるので、第３画素部Ｐ３と第４画素部Ｐ４間と、第６画素部Ｐ６と第７画素部Ｐ７間を例として説明する。

具体的には、表示領域ＤＡには第１方向ＤＩ１に複数の画素行が配列される。
フレームが変わる時、以前データ電圧と極性が反対のデータ電圧が画素部に第１方向ＤＩ１に順次に提供される。
従って、表示領域ＤＡの上部の画素行では、反対極性のデータ電圧がフレーム初期に直に印加され、表示領域ＤＡの下部の画素行では反対極性のデータ電圧がフレーム後期に印加されるので、上部画素行では第３画素部Ｐ３及び第６画素部Ｐ６の右側の部分から光漏れがさらに発生し、下部の画素行では第４画素部Ｐ４及び第６画素部Ｐ６と隣接する第７画素部Ｐ７の左側の部分から光漏れがさらに発生しうる。同様の原理で、表示領域ＤＡの中間にある中間画素行の画素部は左側及び右側の部分で等しい量の光漏れが発生する。つまり、中間画素行の画素部の画素電極の幹部幅は左側及び右側が実質的に同一に形成しうる。

従って、表示領域ＤＡの各領域での光漏れを効果的に防止するためには、表示領域ＤＡの上部の画素行では第３画素部Ｐ３及び第６画素部Ｐ６の右側の部分に対応する画素電極の幹部幅を広く形成し、第４画素部Ｐ４及び第７画素部Ｐ７の左側の部分に対応する画素電極の幹部幅を狭く形成する。
一方、下部の画素行に近づくにつれ、第３画素部Ｐ３及び第６画素部Ｐ６の右側の部分に対応する画素電極の幹部幅を狭く形成し、第４画素部Ｐ４及び第７画素部Ｐ７の左側の部分に対応する画素電極の幹部幅を広く形成する。
結果的に、表示領域ＤＡの幹部の幅を表示領域ＤＡの領域によって異なるように形成することによって、表示領域ＤＡにフレーム毎に反転されるデータ電圧が印加される時、データ電圧が表示領域ＤＡの上部及び下部に時間的な差を置いて印加されることによって、いずれか１つの領域に局部的に発生する光漏れを効果的に防止することができる。

図３を参照すると、枝部Ｅ２は第１領域Ａ１には第５及び第６画素電極ＰＥ５、ＰＥ６の離隔距離を相対的に狭く配置し、第２領域Ａ２には第５及び第６画素電極ＰＥ５、ＰＥ６の離隔距離を相対的に広く配置する。
例えば、第１領域Ａ１は画素領域の中央部（接続シールドＳＣが配置された部分）、右側上部（第６コンタクトホールＣ６が配置された部分）及び左側下部を含み、第２領域Ａ２は画素領域で第１領域Ａ１を除いた残りの領域である。このような方式で画素領域をマルチドメインに分割して駆動することができる。

第１配向膜１１は、第５及び第６画素電極ＰＥ５、ＰＥ６を含む透明電極パターン上に形成されて液晶層３００の液晶分子を垂直配向させる。

対向基板２００は、第２ベース基板２０１を含む。第２ベース基板２０１上には遮光パターン２２０、カラーフィルタ２３０、オーバーコーティング層２５０及び第２配向膜２１を含む。
遮光パターン２２０は第１金属パターン及び第２金属パターンが形成された領域に対応して配置され、遮光パターン２２０は光を遮断する。例えば、第３データ配線ＤＬ３、第１電源配線ＶＬ１、ゲート配線ＧＬ、及びスイッチング素子Ｔ５、Ｔ６が形成された領域に対応して配置される。

カラーフィルタ２３０は、第５及び第６画素電極ＰＥ５、ＰＥ６が形成された画素領域に対応して配置される。カラーフィルタ２３０は赤色フィルタ、緑色フィルタ、及び青色フィルタを含むことができる。例えば、第１画素部Ｐ１は赤色フィルタを含み、記第２画素部Ｐ２は緑色フィルタを含み、第３画素部Ｐ３は青色フィルタを含む。

オーバーコーティング層２５０は、第２ベース基板２０１上にカラーフィルタ２３０及び遮光パターン２２０を覆うように形成する。オーバーコーティング層２５０は絶縁物で作られ、カラーフィルタ２３０が露出するのを防止し、平坦面を提供する。オーバーコーティング層２５０は省略することもできる。
本実施形態では遮光パターン２２０及びカラーフィルタ２３０が対向基板２００に形成されるのを示したが、遮光パターン２２０及びカラーフィルタ２３０は表示基板１００に形成することもできる。

第２配向膜２１は、オーバーコーティング層２５０上に形成されて液晶層３００の液晶分子を垂直配向させる。
液晶層３００は、表示基板１００と対向基板２００間に介在する。液晶層３００は誘電率異方性を有する液晶分子を含み、液晶分子は電界（電場）がない状態で、その長軸が２つの基板（１００、２００）の表面に対して垂直を形成するように配向されている。
液晶層３００内の液晶の配列は、第５画素電極ＰＥ５と第６画素電極ＰＥ６間に形成された電場によって変更される。その結果、液晶層３００の光透過率が電場の強さによって変更される。

例えば、第５画素電極ＰＥ５と第６画素電極ＰＥ６との電位差が最大であれば、表示基板１００及び対向基板２００の表面に水平電場（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）が生成されてホワイトモードが具現される。一方、第５画素電極ＰＥ５と第６画素電極ＰＥ６との電位差が殆どない場合、表示基板１００及び対向基板２００の表面に電場が殆ど生成されずブラックモードが具現される。

即ち、初期に表示基板１００及び対向基板２００の表面に対して垂直に配向されていた液晶層３００の液晶分子が電場に応答してその長軸が電場の方向に、水平の方向に傾いて、液晶分子の傾きによって液晶層３００に入射光の偏光の変化の度合いが変わる。このような偏光の変化は偏光子によって透過率変化で示され、これを通じて液晶表示パネルは画像を表示する。
このように垂直配向された液晶分子を用いると、液晶表示装置のコントラスト比を大きくし、広視野角を具現することができる。また、１つの画素部に相異なる極性の２つの電圧を印加することによって、駆動電圧を高め、応答速図を速くすることができる。

図５〜図８は、図３に示した表示基板の製造方法を説明するための部分平面図である。
図３及び図５を参照すると、第１ベース基板１０１上に第１金属層を形成し、第１金属層をパターニングして第１金属パターンを形成する。第１金属パターンはゲート配線ＧＬ、第５ゲート電極ＧＥ５、第６ゲート電極ＧＥ６、第１シールド部ＳＨ１、及び第２シールド部ＳＨ２を含む。

ゲート配線ＧＬは、第２方向ＤＩ２に延長され、第５及び第６ゲート電極ＧＥ５、ＧＥ６はゲート配線ＧＬから画素領域側に突出させる。

第１シールド部ＳＨ１は、第１方向ＤＩ１に延長された第１上部シールドＳＵ１と第１下部シールドＳＤ１とを含む。第１上部シールドＳＵ１の上段部は、第２方向ＤＩ２に延長され、第１下部シールドＳＤ１の下段部は第２方向ＤＩ２に延長される。
第２シールド部ＳＨ２は、第１方向ＤＩ１に延長された第２上部シールドＳＵ２と第２下部シールドＳＤ２とを含み、第１下部シールドＳＤ１と第２上部シールドＳＵ２とを接続するように第２方向ＤＩ２に延長された接続シールドＳＣをさらに含むことができる。

第１金属パターンが形成された第１ベース基板１０１上にゲート絶縁膜１０２を第１金属パターンを覆うように形成する。ゲート絶縁膜１０２は窒化ケイ素ＳｉＮｘ及び酸化ケイ素ＳｉＯｘが積層された多層構造を有することができる。ゲート絶縁膜１０２は酸窒化ケイ素（ＳｉＯＮ；ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ）の単一層構造を有することができる。ここで、酸窒化ケイ素ＳｉＯＮ層は、積層される方向によって酸素濃度分布を有するが、酸素濃度は酸化物半導体パターンと隣接するほど高くなる。

図３、図４及び図６を参照すると、ゲート絶縁膜１０２上に半導体層１５０及び第２金属層を形成し、半導体層１５０及び第２金属層をパターニングして第２金属パターンを形成する。半導体層１５０は非晶質シリコン層１５１及び不純物がドーピングされた非晶質シリコン層１５２を含むことができる。

また、半導体層１５０は酸化物半導体層を含むことができる。
酸化物半導体層はインジウムＩｎ、亜鉛Ｚｎ、ガリウムＧａ、朱錫Ｓｎ、又はハフニウムＨｆの内の少なくとも１つを含むアモルファス酸化物からなる。より具体的には、インジウムＩｎ、亜鉛Ｚｎ及びガリウムＧａを含むアモルファス酸化物、又はインジウムＩｎ、亜鉛Ｚｎ及びハフニウムＨｆを含むアモルファス酸化物からなる。酸化物半導体に酸化インジウム亜鉛ＩｎＺｎＯ、酸化インジウムガリウムＩｎＧａＯ、酸化インジウム錫ＩｎＳｎＯ、酸化亜鉛錫ＺｎＳｎＯ、酸化ガリウム錫ＧａＳｎＯ及び酸化ガリウム亜鉛ＧａＺｎＯ等の酸化物が含まれ、酸化物半導体の特性を向上させるために周期律表上の３族、４族、５族、または、転移元素が追加で含まれる。

このような酸化物半導体層は水素化非晶質ケイ素に比べて、電荷の有効移動図（ｅｆｆｅｃｔｉｖｅ ｍｏｂｉｌｉｔｙ）が２倍〜１００倍程度大きく、オン−オフ電流比が１０：５〜１０：８の値を有することによって、優れた半導体特性を有している。また、酸化物半導体の場合、バンドギャップ（ｂａｎｄ ｇａｐ）が約３．０ｅＶ〜３．５ｅＶであるので、可視光に対して漏洩光電流が発生しない。従って、酸化物半導体層を含むスイッチング素子の下部には光遮断膜を形成する必要がないので、開口率を向上させることができる。

また、第２金属層を形成する前に別途のマスクを利用してゲート絶縁膜１０２上に半導体層を形成してゲート電極の上にだけ半導体パターンを形成することができる。
第２金属パターンは、第３データ配線ＤＬ３、第５ソース電極ＳＥ５、第５ドレイン電極ＤＥ５、第６ソース電極ＳＥ６、第６ドレイン電極ＤＥ６、及び第１電源配線ＶＬ１を含む。

第３データ配線ＤＬ３は第１方向ＤＩ１に延長され、第１シールド部ＳＨ１と隣接するように形成される。具体的には第３データ配線ＤＬ３は第１上部シールドＳＵ１と第１下部シールドＳＤ１と隣接するように形成される。

第１電源配線ＶＬ１は第１方向ＤＩ１に延長され、第２シールド部ＳＨ２と隣接するように形成される。具体的には第１電源配線ＶＬ１は第２上部シールドＳＵ１と第２下部シールドＳＤ２と隣接するように形成される。

第５ソース電極ＳＥ５は第３データ配線ＤＬ３から突出して第５ゲート電極ＧＥ５上に形成される。第５ドレイン電極ＤＥ５は第５ソース電極ＳＥ５と離隔して第５ゲート電極ＧＥ５上に形成して一定の長さ延長する。第６ソース電極ＳＥ６は第６ゲート電極ＧＥ６上に形成して第６ドレイン電極ＤＥ６は第６ソース電極ＳＥ６と離隔して第６ゲート電極ＧＥ６上に形成して一定の長さが延長される。

図３及び図７を参照すると、第２金属パターンが形成された第１ベース基板１０１上に第２金属パターンを保護絶縁膜１０３を形成する。
保護絶縁膜１０３は、酸化ケイ素ＳｉＯｘ及び窒化ケイ素ＳｉＮｘを含む多層構造、または、単一層構造を有することができる。保護絶縁膜１０３は半導体層を覆うように配置することによって、薄膜トランジスタ特性の劣化が防止される。

保護絶縁膜１０３及びゲート絶縁膜１０２をエッチングして第１、第２、第３、第４、第５、第６、第７、及び第８コンタクトホール（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８）を形成する。
次いで、第１、第２、第３、第４、第５、第６、第７、及び第８コンタクトホール（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８）が形成された第１ベース基板１０１上に有機絶縁膜１０４を形成する。有機絶縁膜１０４をパターニングして第１、第２、第３、第４、第５、第６、第７、及び第８コンタクトホール（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８）に対応する領域の有機絶縁膜１０４を除去する。

結果的に、第１、第２、第３、第４、第５、第６、第７、及び第８コンタクトホール（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８）を通じて第１金属パターン及び第２金属パターンが部分的に露出する。

図３及び図８を参照すると、第１、第２、第３、第４、第５、第６、第７、及び第８コンタクトホール（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８）が形成された第１ベース基板１０１上に透明導電層を形成し、透明導電層をパターニングして透明電極パターンを形成する。透明導電層はＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）及びＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）等の透明な導電物質を含む。
透明電極パターンは、第５画素電極ＰＥ５、第６画素電極ＰＥ６、及び第１接続配線ＣＬ１を含む。

第５画素電極ＰＥ５は第１コンタクトホールＣ１を通じて第５スイッチング素子Ｔ５の第５ドレイン電極ＤＥ５と電気的に接続され、第６画素電極ＰＥ６は第４コンタクトホールＣ４を通じて第６スイッチング素子Ｔ６の第６ドレイン電極ＤＥ６と電気的に接続される。
第５及び第６画素電極ＰＥ５、ＰＥ６は第３データ配線ＤＬ３及び第１電源配線ＶＬ１と部分的に重畳する幹部Ｅ１と幹部Ｅ１から約４５°（または、約−４５°）に傾いて、画素領域側に延びた枝部Ｅ２を含む。第５及び第６画素電極ＰＥ５、ＰＥ６の枝部Ｅ２は交互に配置される。

第５画素電極ＰＥ５は第２コンタクトホールＣ２を通じて第１下部シールドＳＤ１と電気的に接続され、第６コンタクトホールＣ６を第２上部シールドＳＵ１と電気的に接続される。
第６画素電極ＰＥ６は第５コンタクトホールＣ５を通じて第２下部シールドＳＤ２と電気的に接続され、第７コンタクトホールＣ７を通じて第１上部シールドＳＵ１と電気的に接続される。

第１接続配線ＣＬ１は第１電源配線ＶＬ１と第８コンタクトホールＣ８とを通じて電気的に接続され、第２方向ＤＩ２に延長される。第１接続配線ＣＬ１は第６ソース電極ＳＥ６側に突出して第３コンタクトホールＣ３を通じて第６ソース電極ＳＥ６と電気的に接続される。
従って、第６スイッチング素子Ｔ６は第１接続配線ＣＬ１に印加された電圧を第６画素電極ＰＥ６に伝達する。
透明電極パターンが形成された第１ベース基板１０１上に第１配向膜２１１を形成する。

＜実施形態２＞
図９は、本発明の実施形態２に係る液晶表示パネルの部分平面図であり、図１０は、図６のＩＩ−ＩＩ’線に沿って切断した断面図である。

図２、図９及び図１０を参照すると、液晶表示パネル１０００Ａは表示基板１００Ａ、対向基板２００及び液晶層３００を含む。
本実施形態に係る液晶表示パネル１０００Ａは実施形態１の液晶表示パネル１０００と比較する時、第１シールド部ＳＨ１、第２シールド部ＳＨ２、及び接続電極パターンＣＥＰを除いた構成要素は実質的に同一である。以下では、同一な構成要素に対して反復する詳細な説明は省略する。

第１及び第２シールド部ＳＨ１、ＳＨ２のそれぞれはゲート絶縁膜１０２、保護絶縁膜１０３、及び有機絶縁膜１０４が除去されたトレンチ（Ｔｒｅｎｃｈ）構造で形成される。

接続電極パターンＣＥＰは第１金属パターンであってもよい。接続電極パターンＣＥＰは画素領域の中央の部分から第２方向ＤＩ２に延長して形成され、画素領域の下部に配置された第５画素電極ＰＥ５と上部に配置された第５画素電極ＰＥ５を電気的に接続する。接続電極パターンＣＥＰは第９コンタクトホールＣ９を通じて第３データ配線ＤＬ３と部分的に重畳した第５画素電極ＰＥ５と電気的に接続され、第１０コンタクトホールＣ１０を通じて第１電源配線ＶＬ１と部分的に重畳した第５画素電極ＰＥ５と電気的に接続される。

第１シールド部ＳＨ１は第３画素部Ｐ３にデータ電圧を伝達する自己データ配線（ｓｅｌｆ ｄａｔａ ｌｉｎｅ）、即ち、第３データ配線ＤＬ３と隣接するように配置される。
第１シールド部ＳＨ１は第１上部トレンチＴＵ１及び第１下部トレンチＴＤ１を含み、第１上部トレンチＴＵ１及び第１下部トレンチＴＤ１はゲート絶縁膜１０２、保護絶縁膜１０３及び有機絶縁膜１０４が除去されて形成される。第１上部トレンチＴＵ１には第３データ配線ＤＬ３の上部と部分的に重畳する第６画素電極ＰＥ６が形成され、第１下部トレンチＴＤ１には第３データ配線ＤＬ３の下部と部分的に重畳する第５画素電極ＰＥ５が形成される。

第２シールド部ＳＨ２は第１電源配線ＶＬ１と隣接するように配置される。または、第２シールド部ＳＨ２は隣り合った隣の画素部にデータ電圧を伝達する隣のデータ配線と隣接するように配置することができる。
第２シールド部ＳＨ２は第２上部トレンチＴＵ２と第２下部トレンチＴＤ２とを含み、第２上部トレンチＴＵ２及び第２下部トレンチＴＤ２はゲート絶縁膜１０２、保護絶縁膜１０３及び有機絶縁膜１０４が除去されて形成される。第２上部トレンチＴＵ２には第１電源配線ＶＬ１の上部と重畳する第５画素電極ＰＥ５が形成され、第２下部トレンチＴＤ２には第１電源配線ＶＬ１の下部と重畳する第６画素電極ＰＥ６とが形成される。

図９に示すように、第１上部トレンチＴＵ１は上段部で第２方向ＤＩ２に第２上部トレンチＴＵ２と隣接するように延長され、第１下部トレンチＴＤ１は下段部で第２方向ＤＩ２で第２下部トレンチＴＤ２と隣接するように延長される。

第１及び第２シールド部ＳＨ１、ＳＨ２は実施形態１と同様にデータ配線又は電源配線の電界（電場）が漏洩するのを遮断し、また、データ配線又は電源配線と画素電極との間の光漏れを防止することができる。さらに、本実施形態の第１及び第２シールド部ＳＨ１、ＳＨ２はトレンチ内に画素電極が形成される構造を有することによって、第１金属パターンで形成された実施形態１に比べて開口率を向上させることができる。

図１１〜図１４は、図１０に示した表示基板の製造方法を説明するための部分平面図である。以下では、実施形態１と同一の構成要素に対しては反復する説明を省略する。
図１０及び図１１を参照すると、第１ベース基板１０１上に第１金属層を形成し、第１金属層をパターニングして第１金属パターンを形成する。第１金属パターンはゲート配線ＧＬ、第５ゲート電極ＧＥ５、第６ゲート電極ＧＥ６、及び接続電極パターンＣＥＰを含む。

ゲート配線ＧＬは第２方向ＤＩ２に延長され、第５及び第６ゲート電極ＧＥ５、ＧＥ６はゲート配線ＧＬから画素領域側に突出して形成する。
接続電極パターンＣＥＰは画素領域の中央の部分に第２方向ＤＩ２に延長して形成する。接続電極パターンＣＥＰは画素領域を上部と下部に区画する。画素領域は後続する工程によって形成される第５及び第６画素電極ＰＥ５、ＰＥ６が形成される領域である。
第１金属パターンが形成された第１ベース基板１０１上にゲート絶縁膜１０２を第１金属パターンを覆うように形成する。

図１０及び図１２を参照すると、ゲート絶縁膜１０２上に半導体層及び第２金属層を形成し、半導体層及び第２金属層をパターニングして第２金属パターンを形成する。
第２金属パターンは第３データ配線ＤＬ３、第５ソース電極ＳＥ５、第５ドレイン電極ＤＥ５、第６ソース電極ＳＥ６及び第６ドレイン電極ＤＥ６及び第１電源配線ＶＬ１を含む。

図１０及び図１３を参照すると、第２金属パターンが形成された第１ベース基板１０１上に第２金属パターンを覆うように保護絶縁膜１０３を形成する。
保護絶縁膜１０３及びゲート絶縁膜１０２をエッチングして第１、第３、第４、第８、第９、及び第１０コンタクトホール（Ｃ１、Ｃ３、Ｃ４、Ｃ８、Ｃ９、Ｃ１０）を形成する。また、保護絶縁膜１０３及びゲート絶縁膜１０２をエッチングして第３データ配線ＤＬ３と隣接した画素領域に第１上部トレンチＴＵ１及び第１下部トレンチＴＤ１を形成し、第１電源配線ＶＬ１と隣接した画素領域に第２上部トレンチＴＵ２及び第２下部トレンチＴＤ２を形成する。

次に、コンタクトホール（Ｃ１、Ｃ３、Ｃ４、Ｃ８、Ｃ９、Ｃ１０）及びトレンチ（ＴＵ１、ＴＤ１、ＴＵ２、ＴＤ２）が形成された第１ベース基板１０１上に有機絶縁膜１０４を形成する。有機絶縁膜１０４をパターニングしてコンタクトホール（Ｃ１、Ｃ３、Ｃ４、Ｃ８、Ｃ９、Ｃ１０）及びトレンチ（ＴＵ１、ＴＤ１、ＴＵ２、ＴＤ２）に対応する領域の有機絶縁膜１０４を除去する。
結果的に、コンタクトホール（Ｃ１、Ｃ３、Ｃ４、Ｃ８、Ｃ９、Ｃ１０）を通じて第１金属パターン及び第２金属パターンが部分的に露出され、トレンチ（ＴＵ１、ＴＤ１、ＴＵ２、ＴＤ２）を通じて第１ベース基板１０１が露出する。

図１０及び図１４を参照すると、コンタクトホール（Ｃ１、Ｃ３、Ｃ４、Ｃ８、Ｃ９、Ｃ１０）及びトレンチ（ＴＵ１、ＴＤ１、ＴＵ２、ＴＤ２）が形成された第１ベース基板１０１上に透明導電層を形成し、透明導電層をパターニングして透明電極パターンを形成する。
透明電極パターンは第５画素電極ＰＥ５、第６画素電極ＰＥ６、及び第１接続配線ＣＬ１を含む。

第５画素電極ＰＥ５は第１コンタクトホールＣ１を通じて第５スイッチング素子Ｔ５の第５ドレイン電極ＤＥ５と電気的に接続され、第６画素電極ＰＥ６は第４コンタクトホールＣ４を通じて第６スイッチング素子Ｔ６の第６ドレイン電極ＤＥ６と電気的に接続される。
第５及び第６画素電極ＰＥ５、ＰＥ６は第３データ配線ＤＬ３及び第１電源配線ＶＬ１と部分的に重畳する幹部Ｅ１と幹部Ｅ１から約４５°（または、約−４５°）に傾いて画素領域側に延びた枝部Ｅ２を含む。第５及び第６画素電極ＰＥ５、ＰＥ６の枝部Ｅ２は相交互に配置される。

接続電極パターンＣＥＰを中心に画素領域の下部に形成された第５画素電極ＰＥ５は第９コンタクトホールＣ９を通じて接続電極パターンＣＥＰと電気的に接続され、接続電極パターンＣＥＰを中心に画素領域の上部に形成された第５画素電極ＰＥ５は第１０コンタクトホールＣ１０を通じて接続電極パターンＣＥＰと電気的に接続される。これよって、画素領域の上部及び下部に形成された第５画素電極ＰＥ５は相互電気的に接続される。一方、第６画素電極ＰＥ６は１つに接続された構造で画素領域の上部及び下部に形成される。

第１シールド部ＳＨ１の第１上部トレンチＴＵ１には第３データ配線ＤＬ３の上部と部分的に重畳する第６画素電極ＰＥ６が形成されて第１シールド部ＳＨ１の第１下部トレンチＴＤ１には第３データ配線ＤＬ３の下部と部分的に重畳する第５画素電極ＰＥ５が形成される。
第２シールド部ＳＨ２の第２上部トレンチＴＵ２には第１電源配線ＶＬ１の上部と重畳する第５画素電極ＰＥ５が形成され、第２シールド部ＳＨ２の第２下部トレンチＴＤ２には第１電源配線ＶＬ１の下部と重畳する第６画素電極ＰＥ６が形成される。

第１接続配線ＣＬ１は第１電源配線ＶＬ１と第８コンタクトホールＣ８を通じて電気的に接続され、第２方向ＤＩ２に延長する。第１接続配線ＣＬ１は第６ソース電極ＳＥ６側に突出して第３コンタクトホールＣ３を通じて第６ソース電極ＳＥ６と電気的に接続される。
本実施形態によれば、第１及び第２シールド部ＳＨ１、ＳＨ２は画素電極が形成されたトレンチを有することによって開口率を向上させることができる。

＜実施形態３＞
図１５は、本発明の実施形態３に係る液晶表示パネルの部分概略図である。
図１５を参照すると、液晶表示装置は液晶表示パネル１０００Ｂを含む。液晶表示パネル１０００Ｂは実施形態１に係る液晶表示パネル１０００と比較する時、ストレージ配線ＳＴＬをさらに含む。
ストレージ配線ＳＴＬは第２方向ＤＩ２に延長され、ゲート配線ＧＬと隣接するように配置される。ストレージ配線ＳＴＬにはストレージ電圧が印加される。
ストレージ電圧はフレームと関わりなく、一定のレベルの直流電圧（ＤＣ；ｄｉｒｅｃｔ ｃｕｒｒｅｎｔ）であってもよい。

ストレージ配線ＳＴＬには基準電圧が印加される。第１電源配線ＶＬ１には基準電圧に対して第１極性（−）の電圧が印加され、第２電源配線ＶＬ２には基準電圧に対して第２極性（＋）の電圧が印加される。
これに対応して、第１、第２、及び第３データ配線（ＤＬ１、ＤＬ２、ＤＬ３）には第１電源配線ＶＬ１に印加された電圧より高いレベルの第２極性（＋）の電圧が印加され、第４、第５、及び第６データ配線（ＤＬ４、ＤＬ５、ＤＬ６）には第２電源配線ＶＬ２に印加された電圧より低いレベルの第１極性（−）の電圧が印加される。
例えば、ストレージ配線ＳＴＬは画素行の第１、第２、第３、第４、第５、及び第６画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６）に含まれたスイッチング素子の延長部と部分的に重畳してストレージキャパシタを定義することができる。ストレージキャパシタによって、画素部に印加される電圧変動が減少することによって表示品質を向上させることができる。

以下では、図１５に示した第３画素部Ｐ３を例として、本実施形態に係る画素構造及び製造方法を説明する。
図１６は、図１５に示した液晶表示パネルの部分平面図であり、図１７は、図１５に示したＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。

図１６及び図１７を参照すると、液晶表示パネル１０００Ｂは表示基板１００Ｂ、対向基板２００及び液晶層３００を含む。液晶表示パネル１０００Ｂは実施形態１の液晶表示パネル１０００と比較する時、実質的に同一の構成要素に対しては、詳細な説明を省略し、実施形態１と同一の表示基板１００Ｂの構成要素に対しては反復する説明を簡略にする。

表示基板１００Ｂは第１ベース基板１０１、ゲート配線ＧＬ、ストレージ配線ＳＴＬ、第１シールド部ＳＨ１、第２シールド部ＳＨ２、第３データ配線ＤＬ３、第１電源配線ＶＬ１、第４データ配線ＤＬ４、第５画素電極ＰＥ５、第６画素電極ＰＥ６、第７画素電極ＰＥ７、第８画素電極ＰＥ８、第１接続配線ＣＬ１を含む。

ゲート配線ＧＬは第２方向ＤＩ２に延長する。第５ゲート電極ＧＥ５及び第６ゲート電極ＧＥ６はゲート配線ＧＬから突出する。
ストレージ配線ＳＴＬは第２方向ＤＩ２に延長され、ゲート配線ＧＬと隣接するように配置される。

第１シールド部ＳＨ１は、第３画素部Ｐ３にデータ電圧を伝達する自己データ配線（ｓｅｌｆ ｄａｔａ ｌｉｎｅ）、即ち、第３データ配線ＤＬ３と隣接するように配置される。
第１シールド部ＳＨ１は第３データ配線ＤＬ３の上部と隣接した第１上部シールドＳＵ１及び第３データ配線ＤＬ３の下部と隣接した第１下部シールドＳＤ１を含む。第２シールド部ＳＨ２は第１電源配線ＶＬ１（または、電源配線）と隣接するように配置される。第２シールド部ＳＨ２は第１電源配線ＶＬの上部と隣接した第２上部シールドＳＵ２及び第１電源配線ＶＬ１の下部と隣接した第２下部シールドＳＤ２を含む。
第１及び第２シールド部ＳＨ１、ＳＨ２は図９及び図１０のように、第１上部トレンチＴＵ１、第１下部トレンチＴＤ１、第２上部トレンチＴＵ２、及び第２下部トレンチＴＤ２で形成することができる。

第３データ配線ＤＬ３は第１方向ＤＩ１に延長する。第５ソース電極ＳＥ５は第３データ配線ＤＬ３に突出して第５ゲート電極ＧＥ５上に配置される。第５ドレイン電極ＤＥ５は第５ソース電極ＳＥ５と離隔して、ストレージ配線ＳＴＬと部分的に重畳し、第１コンタクトホールＣ１を通じて第５画素電極ＰＥ５と電気的に接続される。第５ドレイン電極ＤＥ５は延長部を含み、延長部はストレージ配線ＳＴＬと部分的に重畳して第１ストレージキャパシタＣＳＴ１を形成する。

第６ソース電極ＳＥ６は第１接続配線ＣＬ１と第３コンタクトホールＣ３を通じて電気的に接続され、第６ゲート電極ＧＥ６上に配置される。第１接続配線ＣＬ１は第１電源配線ＶＬ１と電気的に接続される。第６ドレイン電極ＤＥ６は第６ソース電極ＳＥ６と離隔して、ストレージ配線ＳＴＬと部分的に重畳し、第４コンタクトホールＣ４を通じて第６画素電極ＰＥ６と電気的に接続される。第６ドレイン電極ＤＥ６は延長部を含み、延長部はストレージ配線ＳＴＬと部分的に重畳して第２ストレージキャパシタＣＳＴ２を形成する。

第４データ配線ＤＬ４は第１方向ＤＩ１に延長する。第７画素電極ＰＥ７は第７スイッチング素子（図１５の符号Ｔ７）を通じて第４データ配線ＤＬ４と電気的に接続され、第８画素電極ＰＥ８は第８スイッチング素子（図１５の符号Ｔ８）を通じて第２接続配線ＣＬ２と電気的に接続される。
第３データ配線ＤＬ３は第５画素電極ＰＥ５の幹部によって重畳し、第４データ配線ＤＬ４は第７画素電極ＰＥ７の幹部によって重畳することができる。これによって、相異なる極性を有する第３及び第４画素部Ｐ３、Ｐ４の間で発生する光漏れを防止することができる。

また、第１電源配線ＶＬ１と第４データ配線ＤＬ４間の間隔を十分に離隔させて配置する。第１電源配線ＶＬ１と第４データ配線ＤＬ４間隔は、約７μｍ〜約１３μｍであってもよい。これによって、相異なる極性を有する第３及び第４画素部Ｐ３、Ｐ４の間で発生する光漏れを防止することができる。
第１接続配線ＣＬ１及び第２接続配線（図１５の符号ＣＬ２）はゲート配線ＧＬと重畳するように形成する。これによって、液晶表示パネルの開口率を増加させることができる。

図１８〜図２０は、図１７に示した表示基板の製造方法を説明するための部分平面図である。以下では、実施形態１と同一の構成要素に対しては反復する説明を省略する。
図１７及び図１８を参照すると、第１ベース基板１０１上に第１金属層を形成し、第１金属層をパターニングして第１金属パターンを形成する。第１金属パターンはゲート配線ＧＬ、第５ゲート電極ＧＥ５、第６ゲート電極ＧＥ６、ストレージ配線ＳＴＬ、第１シールド部ＳＨ１及び第２シールド部ＳＨ２を含む。

ストレージ配線ＳＴＬは第２方向ＤＩ２に延長され、ゲート配線ＧＬと隣接するように形成する。
第１金属パターンが形成された第１ベース基板１０１上にゲート絶縁膜１０２が第１金属パターンを覆うように形成する。

図１７及び図１９を参照すると、ゲート絶縁膜１０２上に半導体層及び第２金属層を形成し、半導体層及び第２金属層をパターニングして第２金属パターンを形成する。第２金属パターンは第３データ配線ＤＬ３、第４データ配線ＤＬ４、第５ソース電極ＳＥ５、第５ドレイン電極ＤＥ５、第６ソース電極ＳＥ６、第６ドレイン電極ＤＥ６、及び第１電源配線ＶＬ１を含む。

第５ドレイン電極ＤＥ５は第５ソース電極ＳＥ５と離隔して、第５ドレイン電極ＤＥ５の延長部はストレージ配線ＳＴＬと部分的に重畳する。第６ドレイン電極ＤＥ６は第６ソース電極ＳＥ６と離隔して、第６ドレイン電極ＤＥ６の延長部はストレージ配線ＳＴＬと部分的に重畳する。

図１７及び図２０を参照すると、第２金属パターンが形成された第１ベース基板１０１上に第２金属パターンを覆う保護絶縁膜１０３を形成する。保護絶縁膜１０３及びゲート絶縁膜１０２をエッチングして第１、第２、第３、第４、第５、第６、第７、及び第８コンタクトホール（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８）を形成する。
第１ベース基板１０１上に有機絶縁膜１０４を形成する。有機絶縁膜１０４をパターニングして第１、第２、第３、第４、第５、第６、第７、及び第８コンタクトホール（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８）に対応する領域の有機絶縁膜１０４を除去する。図示していないが、第１及び第２シールド部ＳＨ１、ＳＨ２は実施形態２のように、ゲート絶縁膜１０２、保護絶縁膜１０３、及び有機絶縁膜１０４を除去して第１上部トレンチＴＵ１、第１下部トレンチＴＤ１、第２上部トレンチＴＵ２、及び第２下部トレンチＴＤ２で形成することができる。

第１、第２、第３、第４、第５、第６、第７、及び第８コンタクトホール（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８）が形成された第１ベース基板１０１上に透明導電層を形成し、透明導電層をパターニングして透明電極パターンを形成する。透明電極パターンは第５画素電極ＰＥ５、第６画素電極ＰＥ６、第７画素電極ＰＥ７、第８画素電極ＰＥ８、及び第１接続配線ＣＬ１を含む。

第５画素電極ＰＥ５の幹部は第３データ配線ＤＬ３と重畳するように形成し、第７画素電極ＰＥ７の幹部は第１電源配線ＶＬ１と重畳するように形成する。
第１接続配線ＣＬ１はゲート配線ＧＬ上に形成してゲート配線ＧＬと重畳させる。

本実施形態によれば、一定のレベルの直流電圧が印加されるストレージ配線を形成することによって、画素部の電圧変動を減少させ表示品質を向上させることができる。また、相異なる極性を有する画素部の間のデータ配線及び電源配線を画素電極で重畳させることによって、光漏れを防止することができる。また、電源配線とスイッチング素子を接続する接続配線をゲート配線と重畳させることによって、開口率を向上させることができる。

＜実施形態４＞
図２１は、本発明の実施形態４に係る液晶表示パネルの部分概略図である。
図２１を参照すると、液晶表示パネル１０００Ｃは、複数のデータ配線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６、ＤＬ７、ＤＬ８、ＤＬ９、ＤＬ１０、ＤＬ１１、ＤＬ１２）、第１バス配線ＢＬ１、第２バス配線ＢＬ２、第１電源配線ＶＬ１、第２電源配線ＶＬ２、第１ゲート配線ＧＬ１、第２ゲート配線ＧＬ２、及び複数の画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１０、Ｐ１１、Ｐ１２）を含む。複数の画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１０、Ｐ１１、Ｐ１２）は主要色画素を含む。

実施形態１のように、第１〜第６画素部（Ｐ１〜Ｐ６）は第１〜第１２画素電極（ＰＥ１〜ＰＥ１２）を含む。第１〜第１２画素電極（ＰＥ１〜ＰＥ１２）は第１〜第１２スイッチング素子（Ｔ１〜Ｔ１２）を通じて第１〜第６データ配線（ＤＬ１〜ＤＬ６）と電源配線ＶＬ１、ＶＬ２、及び第１ゲート配線ＧＬ１に電気的に接続される。第１〜第６画素部（Ｐ１〜Ｐ６）の詳細な接続構造に対する説明は省略する。
第２ゲート配線ＧＬ２は、第２方向ＤＩ２に延長される。

図２１に示すように、第１及び第２ゲート配線ＧＬ１、ＧＬ２は液晶表示パネルの周辺領域で相互接続される。この場合、ゲート駆動部から出力されたゲート信号は相互接続された第１及び第２ゲート配線ＧＬ１、ＧＬ２には同時に印加される。
または、第１及び第２ゲート配線ＧＬ１、ＧＬ２が相互分離される。この場合、ゲート駆動部は第１及び第２ゲート配線ＧＬ１、ＧＬ２のそれぞれにゲート信号を同一のタイミングに同時に出力する。これによって、第１及び第２ゲート配線ＧＬ１、ＧＬ２と電気的に接続された２つの画素行を同時に駆動させることができる。

第７画素部Ｐ７は第１３画素電極ＰＥ１３、第１４画素電極ＰＥ１４、第１３スイッチング素子Ｔ１３及び第１４スイッチング素子Ｔ１４を含む。
第１３画素電極ＰＥ１３は第１３スイッチング素子Ｔ１３を通じて第７データ配線ＤＬ７と第２ゲート配線ＧＬ２に接続される。第７データ配線ＤＬ７は第１データ配線ＤＬ１と第２データ配線ＤＬ２間に配置され、第２データ配線ＤＬ２と隣接するように配置される。第１４画素電極ＰＥ１４は第１３画素電極ＰＥ１３と離隔して、第１４スイッチング素子Ｔ１４を通じて第１電源配線ＶＬ１と第２ゲート配線ＧＬ２に接続される。第１４スイッチング素子Ｔ１４は第１接続配線ＣＬ１を通じて第１電源配線ＶＬ１と接続される。

第８画素部Ｐ８は第１５画素電極ＰＥ１５、第１６画素電極ＰＥ１６、第１５スイッチング素子Ｔ１５及び第１６スイッチング素子Ｔ１６を含む。
第１５画素電極ＰＥ１５は第１５スイッチング素子Ｔ１５を通じて第８データ配線ＤＬ８と第２ゲート配線ＧＬ２に接続される。第８データ配線ＤＬ８は第２データ配線ＤＬ２と第３データ配線ＤＬ３間に配置され、第３データ配線ＤＬ３と隣接するように配置される。第１６画素電極ＰＥ１６は第１５画素電極ＰＥ１５と離隔して、第１６スイッチング素子Ｔ１６を通じて第１電源配線ＶＬ１と第２ゲート配線ＧＬ２に接続される。第１６スイッチング素子Ｔ１６は第１接続配線ＣＬ１を通じて第１電源配線ＶＬ１と接続される。

第９画素部Ｐ９は第１７画素電極ＰＥ１７、第１８画素電極ＰＥ１８、第１７スイッチング素子Ｔ１７及び第１８スイッチング素子Ｔ１８を含む。
第１７画素電極ＰＥ１７は第１７スイッチング素子Ｔ１７を通じて第９データ配線ＤＬ９と第２ゲート配線ＧＬ２に接続される。第９データ配線ＤＬ９は第３データ配線ＤＬ３と第１電源配線ＶＬ１間に配置され、第１電源配線ＶＬ１と隣接するように配置される。第１８画素電極ＰＥ１８は第１７画素電極ＰＥ１７と離隔して、第１８スイッチング素子Ｔ１８を通じて第１電源配線ＶＬ１と第２ゲート配線ＧＬ２に接続される。第１８スイッチング素子Ｔ１８は第１接続配線ＣＬ１を通じて第１電源配線ＶＬ１と接続される。

第１０画素部Ｐ１０は第１９画素電極ＰＥ１９、第２０画素電極ＰＥ２０、第１９スイッチング素子Ｔ１９及び第２０スイッチング素子Ｔ２０を含む。
第１９画素電極ＰＥ１９は第１９スイッチング素子Ｔ１９を通じて第１０データ配線ＤＬ１０と第２ゲート配線ＧＬ２に接続される。第１０データ配線ＤＬ１０は第４データ配線ＤＬ４と第５データ配線ＤＬ５間に配置され、第５データ配線ＤＬ５と隣接するように配置される。第２０画素電極ＰＥ２０は第１９画素電極ＰＥ１９と離隔して、第２０スイッチング素子Ｔ２０を通じて第２電源配線ＶＬ２と第２ゲート配線ＧＬ２に接続される。第２０スイッチング素子Ｔ２０は第２接続配線ＣＬ２を通じて第２電源配線ＶＬ２と接続される。

第１１画素部Ｐ１１は第２１画素電極ＰＥ２１、第２２画素電極ＰＥ２２、第２１スイッチング素子Ｔ２１及び第２２スイッチング素子Ｔ２２を含む。
第２１画素電極ＰＥ２１は第２１スイッチング素子Ｔ２１を通じて第１１データ配線ＤＬ１１と第２ゲート配線ＧＬ２に接続される。第１１データ配線ＤＬ１１は第５データ配線ＤＬ５と第６データ配線ＤＬ６間に配置され、第６データ配線ＤＬ６と隣接するように配置される。第２２画素電極ＰＥ２２は第２１画素電極ＰＥ２１と離隔して、第２２スイッチング素子Ｔ２２を通じて第２電源配線ＶＬ２と第２ゲート配線ＧＬ２に接続される。第２２スイッチング素子Ｔ２２は第２接続配線ＣＬ２を通じて第２電源配線ＶＬ２と接続される。

第１２画素部Ｐ１２は第２３画素電極ＰＥ２３、第２４画素電極ＰＥ２４、第２３スイッチング素子Ｔ２３及び第２４スイッチング素子Ｔ２４を含む。
第２３画素電極ＰＥ２３は第２３スイッチング素子Ｔ２３を通じて第１２データ配線ＤＬ１２と第２ゲート配線ＧＬ２に接続される。第１２データ配線ＤＬ１２は第６データ配線ＤＬ６と第２電源配線ＶＬ２間に配置され、第２電源配線ＶＬ２と隣接するように配置される。第２４画素電極ＰＥ２４は第２３画素電極ＰＥ２３と離隔して、第２４スイッチング素子Ｔ２４を通じて第２電源配線ＶＬ２と第２ゲート配線ＧＬ２に接続される。第２４スイッチング素子Ｔ２４は第２接続配線ＣＬ２を通じて第２電源配線ＶＬ２と接続される。

第１電源配線ＶＬ１には基準電圧に対して第１極性（−）の電圧が印加され、第２電源配線ＶＬ２には基準電圧に対して第２極性（＋）の電圧が印加される。第１、第２、第３、第７、第８、及び第９データ配線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ７、ＤＬ８、ＤＬ９）には第１電源配線ＶＬ１に印加された電圧より高いレベルの電圧、即ち、第２極性（＋）の電圧が印加され、第４、第５、第６、第１０、第１１及び第１２データ配線（ＤＬ４、ＤＬ５、ＤＬ６、ＤＬ１０、ＤＬ１１、ＤＬ１２）には第２電源配線ＶＬ２に印加された電圧より低いレベルの電圧、即ち、第１極性（−）の電圧が印加される。

本実施形態によれば、１つの画素列が２つのデータ配線によってデータ電圧を印加され、２つの画素行が２つのゲート配線によって１つのゲート信号を印加受けることによって、１水平周期１Ｈの間、２つの画素行が駆動される。即ち、液晶表示パネル１０００Ｃは、高速駆動を可能とする。また、三つの画素部が１つの電源配線を共有して同一の極性のデータ電圧が印加されることによって、ブラック状態の光漏れの発生を最小化することができる。また、電源配線の個数を減らすことによって開口率を向上させることができる。

図２２は図２１に示した液晶表示パネルの部分平面図である。
以下では、実施形態１と同一の構成要素については反復する説明を簡略、又は、省略する。
図２１及び図２２を参照すると、液晶表示パネル１０００Ｃは第３データ配線ＤＬ３、第９データ配線ＤＬ９、第１電源配線ＶＬ１、第１ゲート配線ＧＬ１、及び第３画素部Ｐ３を含む。

第３データ配線ＤＬ３及び第９データ配線ＤＬ９は第１方向ＤＩ１に延長され、第３データ配線ＤＬ３と第９データ配線ＤＬ９間に第３画素部Ｐ３が配置される。第１電源配線ＶＬ１は第９データ配線ＤＬ９と隣接するように配置される。
第１ゲート配線ＧＬ１は第２方向ＤＩ２に延長する。

第３画素部Ｐ３は第５スイッチング素子Ｔ５、第５画素電極ＰＥ５、第６スイッチング素子Ｔ６、第６画素電極ＰＥ６、第１シールド部ＳＨ１及び第２シールド部ＳＨ２を含む。
第５スイッチング素子Ｔ５は第１ゲート配線ＧＬ１と接続された第５ゲート電極ＧＥ５と、第３データ配線ＤＬ３と接続された第５ソース電極ＳＥ５、及び第５ソース電極ＳＥ５と離隔して第５画素電極ＰＥ５と第１コンタクトホールＣ１を通じて接続された第５ドレイン電極ＤＥ５を含む。

第６スイッチング素子Ｔ６は第１ゲート配線ＧＬ１と接続された第６ゲート電極ＧＥ６、第１電源配線ＶＬ１と電気的に接続された第１接続配線ＣＬ１を通じて接続された第６ソース電極ＳＥ６、及び第６ソース電極ＳＥ６と離隔して第６画素電極ＰＥ６と第４コンタクトホールＣ４を通じて接続された第６ドレイン電極ＤＥ６を含む。第６ソース電極ＳＥ６は第３コンタクトホールＣ３を通じて第１接続配線ＣＬ１と接続される。

第１シールド部ＳＨ１は自身の画素部、即ち、第３画素部Ｐ３にデータ電圧を伝達する第３データ配線ＤＬ３と隣接するように配置され、第１上部シールドＳＵ１及び第１下部シールドＳＤ１を含む。

第２シールド部ＳＨ２は隣の画素部、即ち、第３画素部Ｐ３と第１方向ＤＩ１に接する第９画素部Ｐ９にデータ電圧を伝達する第９データ配線ＤＬ９と隣接するように配置され、第２上部シールドＳＵ２及び第２下部シールドＳＤ２を含む。第１及び第２シールド部ＳＨ１、ＳＨ２は金属パターンであり、例えば、第１ゲート配線ＧＬ１と同一の金属層から形成された金属パターンであってもよい。

本実施形態に係る表示基板の製造方法は、図５〜図８を参照として説明した実施形態１の表示基板の製造方法と実質的に同一である。
但し、第９データ配線ＤＬ９は第３データ配線ＤＬ３を含む第２金属パターンを形成する段階で形成されてもよい。よって、本実施形態に係る表示基板の製造方法は省略する。

＜実施形態５＞
図２３は、本発明の実施形態５に係る液晶表示パネルの部分平面図である。
図２１及び図２３を参照すると、液晶表示パネル１０００Ｄは実施形態４と比較する時、第１及び第２シールド部ＳＨ１、ＳＨ２が実施形態２のトレンチ構造を有するのを除いては実質的に同一である。

液晶表示パネル１０００Ｄは第１及び第２シールド部ＳＨ１、ＳＨ２及び接続電極パターンＣＥＰを含む。第１及び第２シールド部ＳＨ１、ＳＨ２は実施形態２の図１０を参照して説明する。

第１シールド部ＳＨ１は自身の画素部、即ち、第３画素部Ｐ３にデータ電圧を伝達する第３データ配線ＤＬ３と隣接するように配置され、第１上部トレンチＴＵ１及び第１下部トレンチＴＤ１を含む。第１上部トレンチＴＵ１及び第１下部トレンチＴＤ１はゲート絶縁膜１０２、保護絶縁膜１０３及び有機絶縁膜１０４が除去されて形成される。第１上部トレンチＴＵ１には第３データ配線ＤＬ３の上部と部分的に重畳する第６画素電極ＰＥ６が形成され、第１下部トレンチＴＤ１には第３データ配線ＤＬ３の下部と部分的に重畳する第５画素電極ＰＥ５が形成される。

第２シールド部ＳＨ２は隣の画素部、即ち、第３画素部Ｐ３と第１方向ＤＩ１に接する第９画素部Ｐ９にデータ電圧を伝達する第９データ配線ＤＬ９と隣接するように配置され、第２上部トレンチＴＵ２と第２下部トレンチＴＤ２を含む。第２上部トレンチＴＵ２及び第２下部トレンチＴＤ２はゲート絶縁膜１０２、保護絶縁膜１０３及び有機絶縁膜１０４が除去されて形成される。第２上部トレンチＴＵ２には第９データ配線ＤＬ９の上部と重畳する第５画素電極ＰＥ５が形成され、第２下部トレンチＴＤ２には第９データ配線ＤＬ９の下部と重畳する第６画素電極ＰＥ６が形成される。

接続電極パターンＣＥＰは第１金属パターンであってもよい。接続電極パターンＣＥＰは画素領域の中央の部分に第２方向ＤＩ２に延長され、画素領域の下部に配置された第５画素電極ＰＥ５と上部に配置された第５画素電極ＰＥ５とを電気的に接続する。接続電極パターンＣＥＰは第９コンタクトホールＣ９を通じて、第３データ配線ＤＬ３と部分的に重畳した第５画素電極ＰＥ５と電気的に接続され、第１０コンタクトホールＣ１０を通じて第９データ配線ＤＬ９と部分的に重畳した第５画素電極ＰＥ５と電気的に接続される。

第１及び第２シールド部ＳＨ１、ＳＨ２は実施形態１と同一のデータ配線又は電源配線の電界（電場）が漏洩するのを遮断し、また、データ配線又は電源配線と画素電極との間の光漏れを防止することができる。さらに、本実施形態の第１及び第２シールド部ＳＨ１、ＳＨ２はトレンチ内に画素電極が形成される構造を有することによって、第１金属パターンで形成された実施形態１に比べて開口率を向上させることができる。

本実施形態に係る表示基板の製造方法は、図１１〜図１４を参照として説明した実施形態２の表示基板の製造方法と実質的に同一である。
ただ、第９データ配線ＤＬ９は第３データ配線ＤＬ３を含む第２金属パターンを形成する段階で形成されることができる。よって、本実施形態に係る表示基板の製造方法は省略する。

＜実施形態６＞
図２４は、本発明の実施形態６に係る液晶表示パネルの部分概略図である。
図２４を参照すると、液晶表示パネル１０００Ｅは、実施形態４の液晶表示パネル１０００Ｃと比較する時、第１ストレージ配線ＳＴＬ１及び第２ストレージ配線ＳＴＬ２をさらに含む。

第１ストレージ配線ＳＴＬ１は第２方向ＤＩ２に延長され、第１ゲート配線ＧＬ１と隣接するように配置される。第１ストレージ配線ＳＴＬ１は第１ゲート配線ＧＬ１と電気的に接続された画素行の画素部に含まれたスイッチング素子の延長部と部分的に重畳してストレージキャパシタを形成する。

第２ストレージ配線ＳＴＬ２は第２方向ＤＩ２に延長され、第２ゲート配線ＧＬ２と隣接するように配置される。第２ストレージ配線ＳＴＬ２は第２ゲート配線ＧＬ２と電気的に接続された画素行の画素部に含まれたスイッチング素子の延長部と部分的に重畳してストレージキャパシタを形成する。ストレージキャパシタによって画素部の電圧変動を減少させて表示品質を向上させることができる。

図２４に示すように、第１及び第２ゲート配線ＧＬ１、ＧＬ２は液晶表示パネルの周辺領域で相互接続される。この場合、ゲート駆動部から出力されたゲート信号は相互接続された第１及び第２ゲート配線ＧＬ１、ＧＬ２には同時に印加される。
または、第１及び第２ゲート配線ＧＬ１、ＧＬ２が相互分離される。この場合、ゲート駆動部は第１及び第２ゲート配線ＧＬ１、ＧＬ２のそれぞれにゲート信号を同一のタイミングで同時に出力する。これによって、第１及び第２ゲート配線ＧＬ１、ＧＬ２と電気的に接続された２つの画素行を同時に駆動させることができる。

本実施形態に係る画素は、実施形態１の第１金属パターンで形成された第１及び第２シールド部ＳＨ１、ＳＨ２を含み、または、実施形態２とトレンチ構造の第１及び第２シールド部ＳＨ１、ＳＨ２を含むことができる。

図２５は、図２４に示した液晶表示パネルの部分平面図である。
以下では実施形態５と同一の構成要素に対しては反復する説明を簡略に、または、省略する。
図２４及び図２５を参照すると、液晶表示パネル１０００Ｅは第３データ配線ＤＬ３、第９データ配線ＤＬ９、第１電源配線ＶＬ１、第１ゲート配線ＧＬ１、第１ストレージ配線ＳＴＬ１、及び第３画素部Ｐ３を含む。
第１ゲート配線ＧＬ１は第２方向ＤＩ２に延長される。

第１ストレージ配線ＳＴＬ１は第２方向ＤＩ２に延長され、第１ゲート配線ＧＬ１と隣接するように配置される。
第３画素部Ｐ３は第５スイッチング素子Ｔ５、第５画素電極ＰＥ５、第６スイッチング素子Ｔ６、第６画素電極ＰＥ６、第１シールド部ＳＨ１及び第２シールド部ＳＨ２を含む。

第５スイッチング素子Ｔ５は第１ゲート配線ＧＬ１と接続された第５ゲート電極ＧＥ５と、第３データ配線ＤＬ３と接続された第５ソース電極ＳＥ５、及び第５ソース電極ＳＥ５と離隔した第５ドレイン電極ＤＥ５とを含む。
第５ドレイン電極ＤＥ５の延長部は第１ストレージ配線ＳＴＬ１と部分的に重畳して、第５画素電極ＰＥ５と第１コンタクトホールＣ１を通じて接続される。第５ドレイン電極ＤＥ５の延長部、延長部と部分的に重畳した第１ストレージ配線ＳＴＬ１及びその間に配置されたゲート絶縁膜によって第１ストレージキャパシタＣＳＴ１が形成される。

第６スイッチング素子Ｔ６は第１ゲート配線ＧＬ１と接続された第６ゲート電極ＧＥ６、第１電源配線ＶＬ１と電気的に接続された第１接続配線ＣＬ１を通じて接続された第６ソース電極ＳＥ６、及び第６ソース電極ＳＥ６と離隔した第６ドレイン電極ＤＥ６を含む。
第６ドレイン電極ＤＥ６の延長部は第１ストレージ配線ＳＴＬ１と部分的に重畳して、第６画素電極ＰＥ６と第４コンタクトホールＣ４を通じて接続される。第６ソース電極ＳＥ６は第３コンタクトホールＣ３を通じて第１接続配線ＣＬ１と接続される。第６ドレイン電極ＤＥ６の延長部及び延長部と部分的に重畳した第１ストレージ配線ＳＴＬ１によって第２ストレージキャパシタＣＳＴ２が形成される。

本実施形態に係る表示基板の製造方法は、図１８〜図２０を参照で説明した実施形態３の表示基板の製造方法と実質的に同一である。
即ち、第１金属パターンは第１ゲート配線ＧＬ１、第２ゲート配線ＧＬ２、第１ストレージ配線ＳＴＬ１、及び第２ストレージ配線ＳＴＬ２を含み、第２金属パターンが第１〜第１６データ配線（ＤＬ１〜ＤＬ１６）を含む。よって、本実施形態に係る表示基板の製造方法は省略する。

＜実施形態７＞
図２６は、本発明の実施形態７に係る液晶表示パネルの概念図である。
図１及び図２６を参照すると、液晶表示パネル１０００Ｆは、パッド部４００、複数のデータ配線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６、ＤＬ７、ＤＬ８）、第１バス配線ＢＬ１、第２バス配線ＢＬ２、第１電源配線ＶＬ１、第２電源配線ＶＬ２、ゲート配線ＧＬ、及び複数の画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８）を含む。
以下では、実施形態１と同一の構成要素に対しては反復する説明を簡略にする。

パッド部４００は、液晶表示パネル１０００Ｆの第１周辺領域ＰＡ１に配置されてデータ配線と接続された複数のパッドを含む。
データ配線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６、ＤＬ７、ＤＬ８）のそれぞれは第１方向ＤＩ１に延長され、第２方向ＤＩ２に配列される。

第１バス配線ＢＬ１は第２方向ＤＩ２に延長され、液晶表示パネル１０００Ｆの第１周辺領域ＰＡ１に配置される。
第２バス配線ＢＬ２は第２方向ＤＩ２に延長され、第１バス配線ＢＬ１と隣接した第１周辺領域ＰＡ１に配置される。

第１電源配線ＶＬ１は第１バス配線ＢＬ１に接続されて第１方向ＤＩ１に延長する。第２電源配線ＶＬ２は第２バス配線ＢＬ２に接続されて第１方向ＤＩ２に延長する。
第１電源配線ＶＬ１と第２電源配線ＶＬ２間には複数の画素部（Ｐ５、Ｐ６、Ｐ７、Ｐ８）が配列され、第１及び第２電源配線ＶＬ１、ＶＬ２のそれぞれは複数の画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８）に電圧を提供する。
ゲート配線ＧＬは、第２方向ＤＩ２に延長される。

複数の画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８）は主要色画素及び多元色（ｍｕｌｔｉ−ｐｒｉｍａｒｙ ｃｏｌｏｒ）画素を含む。
主要色画素は赤色画素、緑色画素及び青色画素を含み、多元色画素はホワイト、イエロー、シアン及びマゼンタ画素などを含むことができる。
本実施形態では、多元色画素はホワイト画素の場合を例とする。多元色画素をさらに含む場合、液晶表示パネルの透過率が向上され、色再現性範囲（色域）が広くなり、人の目で容認できるすべての色を再現することができる。

第１画素部Ｐ１は第１画素電極ＰＥ１、第２画素電極ＰＥ２、第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２を含む。
第１画素電極ＰＥ１は第１スイッチング素子Ｔ１を通じて第１データ配線ＤＬ１とゲート配線ＧＬに接続される。第２画素電極ＰＥ２は、第１画素電極ＰＥ１と離隔して、第２スイッチング素子Ｔ２を通じて第１電源配線ＶＬ１とゲート配線ＧＬに接続される。第２スイッチング素子Ｔ２は第１接続配線ＣＬ１を通じて第１電源配線ＶＬ１と接続される。

第２画素部Ｐ２は第３画素電極ＰＥ３、第４画素電極ＰＥ４、第３スイッチング素子Ｔ３及び第４スイッチング素子Ｔ４を含む。
第３画素電極ＰＥ３は第３スイッチング素子Ｔ３を通じて第２データ配線ＤＬ２とゲート配線ＧＬに接続される。第４画素電極ＰＥ４は第３画素電極ＰＥ３と離隔して、第４スイッチング素子Ｔ４を通じて第１電源配線ＶＬ１とゲート配線ＧＬに接続される。第４スイッチング素子Ｔ４は第１接続配線ＣＬ１を通じて第１電源配線ＶＬ１と接続される。

第３画素部Ｐ３は第５画素電極ＰＥ５、第６画素電極ＰＥ６、第５スイッチング素子Ｔ５及び第６スイッチング素子Ｔ６を含む。
第５画素電極ＰＥ５は第５スイッチング素子Ｔ５を通じて第３データ配線ＤＬ３とゲート配線ＧＬに接続される。第６画素電極ＰＥ６は第５画素電極ＰＥ５と離隔して、第６スイッチング素子Ｔ６を通じて第１電源配線ＶＬ１とゲート配線ＧＬに接続される。第６スイッチング素子Ｔ６は第１接続配線ＣＬ１を通じて第１電源配線ＶＬ１と接続される。

第４画素部Ｐ４は第７画素電極ＰＥ７、第８画素電極ＰＥ８、第７スイッチング素子Ｔ７及び第８スイッチング素子Ｔ８を含む。
第７画素電極ＰＥ７は第７スイッチング素子Ｔ７を通じて第４データ配線ＤＬ４とゲート配線ＧＬに接続される。第８画素電極ＰＥ８は第７画素電極ＰＥ７と離隔して、第８スイッチング素子Ｔ８を通じて第１電源配線ＶＬ１とゲート配線ＧＬに接続される。第８スイッチング素子Ｔ８は第１接続配線ＣＬ１を通じて第１電源配線ＶＬ１と接続される。

第５画素部Ｐ５は第９画素電極ＰＥ９、第１０画素電極ＰＥ１０、第９スイッチング素子Ｔ９及び第１０スイッチング素子Ｔ１０を含む。
第９画素電極ＰＥ９は第９スイッチング素子Ｔ９を通じて第５データ配線ＤＬ５とゲート配線ＧＬに接続される。第１０画素電極ＰＥ１０は第９画素電極ＰＥ９と離隔して、第１０スイッチング素子Ｔ１０を通じて第２電源配線ＶＬ２とゲート配線ＧＬに接続される。第１０スイッチング素子Ｔ１０は第２接続配線ＣＬ２を通じて第２電源配線ＶＬ２と接続される。

第６画素部Ｐ６は第１１画素電極ＰＥ１１、第１２画素電極ＰＥ１２、第１１スイッチング素子Ｔ１１及び第１２スイッチング素子Ｔ１２を含む。
第１１画素電極ＰＥ１１は第１１スイッチング素子Ｔ１１を通じて第６データ配線ＤＬ６とゲート配線ＧＬに接続される。第１２画素電極ＰＥ１２は第１１画素電極ＰＥ１１と離隔して、第１２スイッチング素子Ｔ１２を通じて第２電源配線ＶＬ２とゲート配線ＧＬに接続される。第１２スイッチング素子Ｔ１２は第２接続配線ＣＬ２を通じて第２電源配線ＶＬ２と接続される。

第７画素部Ｐ７は第１３画素電極ＰＥ１３、第１４画素電極ＰＥ１４、第１３スイッチング素子Ｔ１３及び第１４スイッチング素子Ｔ１４を含む。
第１３画素電極ＰＥ１３は第１３スイッチング素子Ｔ１３を通じて第７データ配線ＤＬ７とゲート配線ＧＬに接続される。第１４画素電極ＰＥ１４は第１５画素電極ＰＥ１５と離隔して、第１４スイッチング素子Ｔ１４を通じて第２電源配線ＶＬ２とゲート配線ＧＬに接続される。第１４スイッチング素子Ｔ１４は第２接続配線ＣＬ２を通じて第２電源配線ＶＬ２と接続される。

第８画素部Ｐ８は第１５画素電極ＰＥ１５、第１６画素電極ＰＥ１６、第１５スイッチング素子Ｔ１５及び第１６スイッチング素子Ｔ１６を含む。
第１５画素電極ＰＥ１５は第１５スイッチング素子Ｔ１５を通じて第８データ配線ＤＬ８とゲート配線ＧＬに接続される。第１６画素電極ＰＥ１６は第１５画素電極ＰＥ１５と離隔して、第１６スイッチング素子Ｔ１６を通じて第２電源配線ＶＬ２とゲート配線ＧＬに接続される。第１６スイッチング素子Ｔ１６は第２接続配線ＣＬ２を通じて第２電源配線ＶＬ２と接続される。

第１電源配線ＶＬ１には基準電圧に対して第１極性（−）の電圧が印加されて、第２電源配線ＶＬ２には基準電圧に対して第２極性（＋）の電圧が印加される。
第１、第２、第３及び第４データ配線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４）には第１電源配線ＶＬ１に印加された電圧より高いレベルの第２極性（＋）の電圧が印加され、第５、第６、第７及び第８データ配線（ＤＬ５、ＤＬ６、ＤＬ７、ＤＬ８）には第２電源配線ＶＬ２に印加された電圧より低いレベルの第１極性（−）の電圧が印加される。
例えば、第１極性（−）は基準電圧のレベルより小さいレベルの電圧であり、第２極性（＋）は基準電圧のレベルより高いレベルの電圧であってもよい。

本実施形態によれば、４つの画素部が１つの電源配線を共有し、同一の極性のデータ電圧が印加されることによって、ブラック状態の光漏れ発生を最小化することができる。また、電源配線の個数を減らすことによって、開口率を向上させることができる。

本実施形態に係る第４画素部Ｐ４の画素構造は、図３に示した実施形態１の第３画素部Ｐ３と同一であってもよい。図３に示した第３画素部Ｐ３のように、本実施形態に係る画素部は第１及び第２シールド部ＳＨ１、ＳＨ２を含み、また、第１及び第２シールド部ＳＨ１、ＳＨ２は金属パターンで形成される。
この場合、本実施形態に係る表示基板の製造方法は、図５〜図８を参照した実施形態１に係る表示基板の製造方法と実質的に同一であってもよい。ただ、第１及び第２電源配線ＶＬ１、ＶＬ２のそれぞれが４つの画素部を単位で配列される。

また、本実施形態に係る第４画素部Ｐ４の構造は、図９に示した実施形態２の第３画素部Ｐ３と同一であってもよい。図９に示した第３画素部Ｐ３のように、本実施形態に係る画素部は第１及び第２シールド部ＳＨ１、ＳＨ２を含むことができ、また、第１及び第２シールド部ＳＨ１、ＳＨ２はトレンチ構造で形成される。
この場合、本実施形態に係る表示基板の製造方法は、図１１〜図１４を参照した実施形態２に係る表示基板の製造方法と実質的に同一であってもよい。ただ、第１及び第２電源配線ＶＬ１、ＶＬ２のそれぞれが４つの画素部を単位で配列される。

＜実施形態８＞
図２７は、本発明の実施形態８に係る液晶表示パネルの部分概略図である。
図２７を参照すると、液晶表示パネル１０００Ｇは実施形態７と比較する時、ストレージ配線ＳＴＬをさらに含む。

ストレージ配線ＳＴＬは第２方向ＤＩ２に延長され、ゲート配線ＧＬと隣接するように配置される。ストレージ配線ＳＴＬにはストレージ電圧が印加される。ストレージ電圧はフレームに関りなく一定のレベルの直流電圧であってもよい。

例えば、ストレージ配線ＳＴＬは画素行の第１、第２、第３、第４、第５、第６、第７、及び第８画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８）に含まれた第１〜第１６スイッチング素子（Ｔ１〜Ｔ１６）の延長部と部分的に重畳して複数のストレージキャパシタを形成する。ストレージキャパシタによって画素部の電圧変動を減少することによって表示品質を向上させることができる。

本実施形態に係る第４画素部Ｐ４は、図１６に示した実施形態３の第３画素部Ｐ３と同一であってもよい。図１６に示した第３画素部Ｐ３のように、本実施形態に係る第４画素部Ｐ４の第７スイッチング素子の延長部はストレージ配線ＳＴＬと部分的に重畳して第１ストレージキャパシタを形成し、第８スイッチング素子の延長部はストレージ配線ＳＴＬと部分的に重畳して第２ストレージキャパシタを形成することができる。
この場合、本実施形態に係る表示基板の製造方法は、図１８〜図２０を参照した実施形態３に係る表示基板の製造方法と実質的に同一であってもよい。ただ、第１及び第２電源配線ＶＬ１、ＶＬ２のそれぞれが４つの画素部を単位で配列される。

また、本実施形態に係る画素部は実施形態１のように、金属パターンの第１及び第２シールド部ＳＨ１、ＳＨ２を含み、
この場合、本実施形態に係る表示基板の製造方法は実施形態１に係る表示基板の製造方法と実質的に同一であってもよい。
また、本実施形態に係る画素部は実施形態２のように、トレンチ構造の第１及び第２シールド部ＳＨ１、ＳＨ２を含み、
この場合、本実施形態に係る表示基板の製造方法は実施形態２に係る表示基板の製造方法と実質的に同一であってもよい。

＜実施形態９＞
図２８は、本発明の実施形態９に係る液晶表示パネルの概念図である。
図２８を参照すると、液晶表示パネル１０００Ｈは複数のデータ配線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６、ＤＬ７、ＤＬ８、ＤＬ９、ＤＬ１０、ＤＬ１１、ＤＬ１２、ＤＬ１３、ＤＬ１４、ＤＬ１５、ＤＬ１６）、第１バス配線ＢＬ１、第２バス配線ＢＬ２、第１電源配線ＶＬ１、第２電源配線ＶＬ２、第１ゲート配線ＧＬ１、第２ゲート配線ＧＬ２、及び複数の画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５、Ｐ１６）を含む。

複数の画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５、Ｐ１６）は、主要色画素及び多元色画素を含む。主要色画素は赤色画素、緑色画素及び青色画素を含み、多元色画素はホワイト、イエロー、シアン及びマゼンタ画素などを含むことができる。本実施形態では多元色画素はホワイト画素の場合を例とする。

図２６に示した実施形態７のように、第１〜第８画素部（Ｐ１〜Ｐ８）は第１〜第１６画素電極（ＰＥ１〜ＰＥ１６）を含む。第１〜第１６画素電極（ＰＥ１〜ＰＥ１６）は第１〜第１６スイッチング素子（Ｔ１〜Ｔ１６）を通じて第１〜第８データ配線（ＤＬ１〜ＤＬ８）と第１及び第２電源配線ＶＬ１、ＶＬ２及び第１ゲート配線ＧＬ１に電気的に接続される。本実施形態では第１〜第８画素部（Ｐ１〜Ｐ８）の詳細な接続構造に対する説明は省略する。

第２ゲート配線ＧＬ２は第２方向ＤＩ２に延長され、第１ゲート配線ＧＬ１と電気的に接続される。図２８に示すように、第１及び第２ゲート配線ＧＬ１、ＧＬ２は液晶表示パネルの周辺領域で相互接続される。この場合、ゲート駆動部から出力されたゲート信号は相互接続された第１及び第２ゲート配線ＧＬ１、ＧＬ２には同時に印加される。
または、第１及び第２ゲート配線ＧＬ１、ＧＬ２が相互分離することができる。この場合、ゲート駆動部は第１及び第２ゲート配線ＧＬ１、ＧＬ２のそれぞれにゲート信号を同一のタイミングで同時に出力する。これによって、第１及び第２ゲート配線ＧＬ１、ＧＬ２と電気的に接続された２つの画素行を同時に駆動させることができる。

第９画素部Ｐ９は第１７画素電極ＰＥ１７、第１８画素電極ＰＥ１８、第１７スイッチング素子Ｔ１７及び第１８スイッチング素子Ｔ１８を含む。
第１７画素電極ＰＥ１７は第１７スイッチング素子Ｔ１７を通じて第９データ配線ＤＬ９と第２ゲート配線ＧＬ２に接続される。第９データ配線ＤＬ９は第１データ配線ＤＬ１と第２データ配線ＤＬ２間に配置され、第２データ配線ＤＬ２と隣接するように配置される。第１８画素電極ＰＥ１８は第１７画素電極ＰＥ１７と離隔して、第１８スイッチング素子Ｔ１８を通じて第１電源配線ＶＬ１と第２ゲート配線ＧＬ２に接続される。第１８スイッチング素子Ｔ１８は第１接続配線ＣＬ１を通じて第１電源配線ＶＬ１と接続される。

第１０画素部Ｐ１０は第１９画素電極ＰＥ１９、第２０画素電極ＰＥ２０、第１９スイッチング素子Ｔ１９及び第２０スイッチング素子Ｔ２０を含む。
第１９画素電極ＰＥ１９は第１９スイッチング素子Ｔ１９を通じて第１０データ配線ＤＬ１０と第２ゲート配線ＧＬ２に接続される。第１０データ配線ＤＬ１０は第２データ配線ＤＬ２と第３データ配線ＤＬ３間に配置され、第３データ配線ＤＬ３と隣接するように配置される。第２０画素電極ＰＥ２０は第１９画素電極ＰＥ１９と離隔して、第２０スイッチング素子Ｔ２０を通じて第１電源配線ＶＬ１と第２ゲート配線ＧＬ２に接続される。第２０スイッチング素子Ｔ２０は第１接続配線ＣＬ１を通じて第１電源配線ＶＬ１と接続される。

第１１画素部Ｐ１１は第２１画素電極ＰＥ２１、第２２画素電極ＰＥ２２、第２１スイッチング素子Ｔ２１及び第２２スイッチング素子Ｔ２２を含む。
第２１画素電極ＰＥ２１は第２１スイッチング素子Ｔ２１を通じて第１１データ配線ＤＬ１１と第２ゲート配線ＧＬ２に接続される。第１１データ配線ＤＬ１１は第３データ配線ＤＬ３と第４データ配線ＤＬ４間に配置され、第４データ配線ＤＬ４と隣接するように配置される。第２２画素電極ＰＥ２２は第２０画素電極ＰＥ２０と離隔して、第２２スイッチング素子Ｔ２２を通じて第１電源配線ＶＬ１と第２ゲート配線ＧＬ２に接続される。第２２スイッチング素子Ｔ２２は第１接続配線ＣＬ１を通じて第１電源配線ＶＬ１と接続される。

第１２画素部Ｐ１２は第２３画素電極ＰＥ２３、第２４画素電極ＰＥ２４、第２３スイッチング素子Ｔ２３及び第２４スイッチング素子Ｔ２４を含む。
第２３画素電極ＰＥ２３は第２３スイッチング素子Ｔ２３を通じて第１２データ配線ＤＬ１２と第２ゲート配線ＧＬ２に接続される。第１２データ配線ＤＬ１２は第４データ配線ＤＬ４と第１電源配線ＶＬ１間に配置され、第１電源配線ＶＬ１と隣接するように配置される。第２４画素電極ＰＥ２４は第２３画素電極ＰＥ２３と離隔して、第２４スイッチング素子Ｔ２４を通じて第１電源配線ＶＬ１と第２ゲート配線ＧＬ２に接続される。第２４スイッチング素子Ｔ２４は第１接続配線ＣＬ１を通じて第１電源配線ＶＬ１と接続される。

第１３画素部Ｐ１３は第２５画素電極ＰＥ２５、第２６画素電極ＰＥ２６、第２５スイッチング素子Ｔ２５及び第２６スイッチング素子Ｔ２６を含む。
第２５画素電極ＰＥ２５は第２５スイッチング素子Ｔ２５を通じて第１３データ配線ＤＬ１３と第２ゲート配線ＧＬ２に接続される。第１３データ配線ＤＬ１３は第５データ配線ＤＬ５と第６データ配線ＤＬ６間に配置され、第６データ配線ＤＬ６と隣接するように配置される。第２６画素電極ＰＥ２６は第２５画素電極ＰＥ２５と離隔して、第２６スイッチング素子Ｔ２６を通じて第２電源配線ＶＬ２と第２ゲート配線ＧＬ２に接続される。第２６スイッチング素子Ｔ２６は第２接続配線ＣＬ２を通じて第２電源配線ＶＬ２と接続される。

第１４画素部Ｐ１４は第２７画素電極ＰＥ２７、第２８画素電極ＰＥ２８、第２７スイッチング素子Ｔ２７及び第２８スイッチング素子Ｔ２８を含む。
第２７画素電極ＰＥ２７は第２７スイッチング素子Ｔ２７を通じて第１４データ配線ＤＬ１４と第２ゲート配線ＧＬ２に接続される。第１４データ配線ＤＬ１４は第６データ配線ＤＬ６と第７データ配線ＤＬ７間に配置され、第７データ配線ＤＬ７と隣接するように配置される。第２８画素電極ＰＥ２８は第２７画素電極ＰＥ２７と離隔して、第２８スイッチング素子Ｔ２８を通じて第２電源配線ＶＬ２と第２ゲート配線ＧＬ２に接続される。第２８スイッチング素子Ｔ２８は第２接続配線ＣＬ２を通じて第２電源配線ＶＬ２と接続される。

第１５画素部Ｐ１５は第２９画素電極ＰＥ２９、第３０画素電極ＰＥ３０、第２９スイッチング素子Ｔ２９及び第３０スイッチング素子Ｔ３０を含む。
第２９画素電極ＰＥ２９は第２９スイッチング素子Ｔ２９を通じて第１５データ配線ＤＬ１５と第２ゲート配線ＧＬ２に接続される。第１５データ配線ＤＬ１５は第７データ配線ＤＬ７と第８データ配線ＤＬ８間に配置され、第８データ配線ＤＬ８と隣接するように配置される。第３０画素電極ＰＥ３０は第２９画素電極ＰＥ２９と離隔して、第３０スイッチング素子Ｔ３０を通じて第２電源配線ＶＬ２と第２ゲート配線ＧＬ２に接続される。第３０スイッチング素子Ｔ３０は第２接続配線ＣＬ２を通じて第２電源配線ＶＬ２と接続される。

第１６画素部Ｐ１６は第３１画電極ＰＥ３１、第３２画素電極ＰＥ３２、第３１スイッチング素子Ｔ３１及び第３２スイッチング素子Ｔ３２を含む。
第３１画素電極ＰＥ３１は第３１スイッチング素子Ｔ３１を通じて第１６データ配線ＤＬ１６と第２ゲート配線ＧＬ２に接続される。第１６データ配線ＤＬ１６は第８データ配線ＤＬ８と第２電源配線ＶＬ２間に配置され、第２電源配線ＶＬ２と隣接するように配置される。第３２画素電極ＰＥ３２は第３１画素電極ＰＥ３１と離隔して、第３２スイッチング素子Ｔ３２を通じて第２電源配線ＶＬ２と第２ゲート配線ＧＬ２に接続される。第３２スイッチング素子Ｔ３２は第２接続配線ＣＬ２を通じて第２電源配線ＶＬ２と接続される。

第１電源配線ＶＬ１には基準電圧に対して第１極性（−）の電圧が印加され、第２電源配線ＶＬ２には基準電圧に対して第２極性（＋）の電圧が印加される。
第１、第２、第３、第４、第９、第１０、第１１、及び第１２データ配線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ９、ＤＬ１０、ＤＬ１１、ＤＬ１２）には第１電源配線ＶＬ１に印加された電圧より高いレベルの第２極性（＋）の電圧が印加され、第５、第６、第７、第８、第１３、第１４、第１５、及び第１６データ配線（ＤＬ５、ＤＬ６、ＤＬ７、ＤＬ８、ＤＬ１３、ＤＬ１４、ＤＬ１５、ＤＬ１６）には第２電源配線ＶＬ２に印加された電圧より低いレベルの第１極性（−）の電圧が印加される。

本実施形態によれば、１つの画素列が２つのデータ配線によってデータ電圧を印加され、２つの画素行が１つのゲート信号を印加されることによって、１水平周期１Ｈの間、２つの画素行が駆動されることとなる。即ち、液晶表示パネル１０００Ｈは高速駆動を可能とすることができる。また、４つの画素部が１つの電源配線を共有して同一の極性のデータ電圧が印加されることによって、ブラック状態の光漏れ発生を最小化することができる。また、電源配線の個数を減らすことによって、開口率を向上させることができる。

本実施形態に係る第４画素部Ｐ４の画素構造は、図２２に示した実施形態４の第３画素部Ｐ３と同一であってもよい。図２２に示した第３画素部Ｐ３のように、本実施形態に係る画素部は第１及び第２シールド部ＳＨ１、ＳＨ２を含み、また、第１及び第２シールド部ＳＨ１、ＳＨ２は金属パターンで形成することができる。
この場合、本実施形態に係る表示基板の製造方法は、図５〜図８を参照した実施形態１に係る表示基板の製造方法と実質的に同一であってもよい。ただ、第１及び第２電源配線ＶＬ１、ＶＬ２それぞれが４つの画素部を単位で配列される。

また、本実施形態に係る第４画素部Ｐ４の構造は、図２３に示した実施形態５の第３画素部Ｐ３と同一であってもよい。図２３に示した第３画素部Ｐ３のように、本実施形態に係る画素部は第１及び第２シールド部ＳＨ１、ＳＨ２を含み、また、第１及び第２シールド部ＳＨ１、ＳＨ２はトレンチ構造で形成することができる。
この場合、本実施形態に係る表示基板の製造方法は、図１１〜図１４を参照した実施形態２に係る表示基板の製造方法と実質的に同一であってもよい。ただ、第１及び第２電源配線ＶＬ１、ＶＬ２のそれぞれが４つの画素部を単位で配列される。

＜実施形態１０＞
図２９は、本発明の実施形態１０に係る液晶表示パネルの部分概略図である。
図２９を参照すると、液晶表示パネル１０００Ｉは実施形態９の液晶表示パネル１０００Ｈと比較する時、第１ストレージ配線ＳＴＬ１及び第２ストレージ配線ＳＴＬ２をさらに含む。

第１ストレージ配線ＳＴＬ１は第１ゲート配線ＧＬ１と平行に第１ゲート配線ＧＬ１と隣接するように配置される。第１ストレージ配線ＳＴＬ１は第１ゲート配線ＧＬ１と電気的に接続された画素行の画素部に含まれたスイッチング素子の延長部と部分的に重畳してストレージキャパシタを形成する。

第２ストレージ配線ＳＴＬ２は第２ゲート配線ＧＬ２と平行であり、第２ゲート配線ＧＬ２と隣接するように配置される。第２ストレージ配線ＳＴＬ２は第２ゲート配線ＧＬ２と電気的に接続された画素行の画素部に含まれたスイッチング素子の延長部と部分的に重畳してストレージキャパシタを形成する。
ストレージキャパシタによって画素部の電圧変動を減少させて表示品質を向上させることができる。

図２９に示すように、第１及び第２ゲート配線ＧＬ１、ＧＬ２は液晶表示パネルの周辺領域で相互接続される。この場合、ゲート駆動部から出力されたゲート信号は、相互接続された前記第１及び第２ゲート配線ＧＬ１、ＧＬ２には同時に印加される。
または、第１及び第２ゲート配線ＧＬ１、ＧＬ２が相互分離することができる。この場合、ゲート駆動部は第１及び第２ゲート配線ＧＬ１、ＧＬ２のそれぞれにゲート信号を同一のタイミングで同時に出力する。これによって、第１及び第２ゲート配線ＧＬ１、ＧＬ２と電気的に接続された２つの画素行を同時に駆動させることができる。

本実施形態に係る画素部それぞれは、実施形態１の金属パターンの第１及び第２シールド部ＳＨ１、ＳＨ２、または、実施形態２のトレンチ構造の第１及び第２シールド部ＳＨ１、ＳＨ２を含むことができる。

本実施形態に係る表示基板の製造方法は、図１８〜図２０を参照で説明した実施形態３の表示基板の製造方法と実質的に同一である。即ち、第１金属パターンは第１ゲート配線ＧＬ１、第２ゲート配線ＧＬ２、第１ストレージ配線ＳＴＬ１及び第２ストレージ配線ＳＴＬ２を含み、第２金属パターンが第１〜第１６データ配線（ＤＬ１〜Ｌ１６）を含む。 本実施形態に係る表示基板の製造方法は省略する。

＜実施形態１１＞
図３０は、本発明の実施形態１１に係る液晶表示パネルの部分概略図である。
図１及び図３０を参照すると、液晶表示パネル１０００Ｊは、パッド部４００、第１バス配線ＢＬ１、第２バス配線ＢＬ２、第１電源配線（ＶＬ１１、ＶＬ１２）、第２電源配線（ＶＬ２１、ＶＬ２２）、複数のデータ配線（ＤＬ１、ＤＬ２、…、ＤＬ６）、複数の接続電極（ＣＴ１、ＣＴ２）、ゲート配線ＧＬ、及び複数の画素部（Ｐ１、Ｐ２、…、Ｐ６）を含む。

パッド部４００は、データ駆動部１０３０から出力された複数のデータ電圧を受信する複数のパッド（４１０、４２０、４３０、４４０、４５０、４６０）を含む。
第１バス配線ＢＬ１は、第２方向ＤＩ２に延長され、液晶表示パネル１０００Ｊの第１周辺領域ＰＡ１に配置される。第２バス配線ＢＬ２は第２方向ＤＩ２に延長され、第１バス配線ＢＬ１と隣接した第１周辺領域ＰＡ１に配置される。

第１電源配線（ＶＬ１１、ＶＬ１２）のそれぞれは第１バス配線ＢＬ１に接続されて第１方向ＤＩ１に延長する。第１電源配線（ＶＬ１１、ＶＬ１２）のそれぞれは２つの画素部と電気的に接続されて電圧を提供する。例えば、第１電源配線ＶＬ１は第１画素部Ｐ１と第１画素部Ｐ１と第２方向ＤＩ２に隣接した第２画素部Ｐ２との間に配置され、第１及び第２画素部Ｐ１、Ｐ２に電圧を提供する。

第２電源配線（ＶＬ２１、ＶＬ２２）のそれぞれは第２バス配線ＢＬ２に接続されて第１方向ＤＩ２に延長する。第２電源配線（ＶＬ２１、ＶＬ２２）のそれぞれは１つの画素部と電気的に接続されて電圧を提供する。例えば、第２電源配線ＶＬ２１は第３画素部Ｐ３と第３画素部Ｐ３と第２方向ＤＩ２に隣接した第４画素部Ｐ４との間に配置され、第３画素部Ｐ３に電圧を提供する。

データ配線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６）は、第１方向ＤＩ１に延長され、第２方向ＤＩ２に配列される。第１データ配線ＤＬ１は第１パッド４１０と直接接続され、第２データ配線ＤＬ２は第１接続電極ＣＴ１を通じて第３パッド４３０と接続され、第３データ配線ＤＬ３は第２接続電極ＣＴ２を通じて第２パッド４２０と接続される。同様の方式で、第４データ配線ＤＬ４は第４パッド４４０と直接接続され、第５データ配線ＤＬ５は第１接続電極ＣＴ１を通じて第６パッド４６０と接続され、第６データ配線ＤＬ６は第２接続電極ＣＴ２を通じて第５パッド４５０と接続される。第１及び第２接続電極ＣＴ１、ＣＴ２は透明電極パターンであってもよい。
ゲート配線ＧＬは、第２方向ＤＩ２に延長される。

画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６）は主要色画素を含む。主要色画素は赤色画素、緑色画素及び青色画素である。

第１画素部Ｐ１は第１画素電極ＰＥ１、第２画素電極ＰＥ２、第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２を含む。
第１画素電極ＰＥ１は第１スイッチング素子Ｔ１を通じて第１データ配線ＤＬ１とゲート配線ＧＬに接続される。第２画素電極ＰＥ２は第１画素電極ＰＥ１と離隔して、第２スイッチング素子Ｔ２を通じて第１電源配線ＶＬ１１とゲート配線ＧＬに接続される。

第２画素部Ｐ２は第３画素電極ＰＥ３、第４画素電極ＰＥ４、第３スイッチング素子Ｔ３及び第４スイッチング素子Ｔ４を含む。
第４画素電極ＰＥ４は第４スイッチング素子Ｔ４を通じて第２データ配線ＤＬ２とゲート配線ＧＬに接続される。第３画素電極ＰＥ３は第４画素電極ＰＥ４と離隔して、第３スイッチング素子Ｔ３を通じて第１電源配線ＶＬ１１とゲート配線ＧＬに接続される。

第３画素部Ｐ３は第５画素電極ＰＥ５、第６画素電極ＰＥ６、第５スイッチング素子Ｔ５及び第６スイッチング素子Ｔ６を含む。
第５画素電極ＰＥ５は第５スイッチング素子Ｔ５を通じて第３データ配線ＤＬ３とゲート配線ＧＬに接続される。第６画素電極ＰＥ６は第５画素電極ＰＥ５と離隔して、第６スイッチング素子Ｔ６を通じて第２電源配線ＶＬ２１とゲート配線ＧＬに接続される。

第４画素部Ｐ４は第７画素電極ＰＥ７、第８画素電極ＰＥ８、第７スイッチング素子Ｔ７及び第８スイッチング素子Ｔ８を含む。
第７画素電極ＰＥ７は第７スイッチング素子Ｔ７を通じて第４データ配線ＤＬ４とゲート配線ＧＬに接続される。第８画素電極ＰＥ８は第７画素電極ＰＥ７と離隔して、第８スイッチング素子Ｔ８を通じて第２電源配線ＶＬ２２とゲート配線ＧＬに接続される。

第５画素部Ｐ５は第９画素電極ＰＥ９、第１０画素電極ＰＥ１０、第９スイッチング素子Ｔ９及び第１０スイッチング素子Ｔ１０を含む。
第１０画素電極ＰＥ１０は第１０スイッチング素子Ｔ１０を通じて第５データ配線ＤＬ５とゲート配線ＧＬに接続される。第９画素電極ＰＥ９は第１０画素電極ＰＥ１０と離隔して、第９スイッチング素子Ｔ９を通じて第２電源配線ＶＬ２２とゲート配線ＧＬに接続される。

第６画素部Ｐ６は第１１画素電極ＰＥ１１、第１２画素電極ＰＥ１２、第１１スイッチング素子Ｔ１１及び第１２スイッチング素子Ｔ１２を含む。
第１１画素電極ＰＥ１１は第１１スイッチング素子Ｔ１１を通じて第６データ配線ＤＬ６とゲート配線ＧＬに接続される。第１２画素電極ＰＥ１２は第１１画素電極ＰＥ１１と離隔して、第１２スイッチング素子Ｔ１２を通じて第１電源配線ＶＬ１２とゲート配線ＧＬに接続される。

第１電源配線ＶＬ１には基準電圧に対して第１極性（−）の電圧が印加され、第２電源配線ＶＬ２には基準電圧に対して第２極性（＋）の電圧が印加される。
第１、第２及び第６データ配線（ＤＬ１、ＤＬ２、ＤＬ６）には第１電源配線ＶＬ１に印加された電圧より高いレベルの第２極性（＋）の電圧が印加され、第３、第４及び第５データ配線（ＤＬ３、ＤＬ４、ＤＬ５）には第２電源配線ＶＬ２に印加された電圧より低いレベの第１極性（−）の電圧が印加される。例えば、第１極性（−）は基準電圧のレベルより小さいレベルの電圧であり、第２極性（＋）は基準電圧のレベルより高いレベルの電圧であってもよい。

本実施形態によれば、隣接した画素部に同一の極性のデータ電圧が印加されることによって、ブラック状態の光漏れ発生を最小化することができる。また、電源配線を共有することによって電源配線の個数を減らすことによって、開口率を向上させることができる。

図３１は、図３０に示した液晶表示パネルの部分平面図であり、図３２は、図３１に示したＩＶ−ＩＶ’線に沿って切断した断面図である。
図３１及び図３２を参照すると、液晶表示パネル１０００Ｊは表示基板１００Ｊ、対向基板２００及び液晶層３００を含む。対向基板２００及び液晶層３００は実施形態１と実質的に同一なので詳細な説明は省略する。

表示基板１００Ｊは、第１ベース基板１０１、第１金属パターン、第２金属パターン、及び透明電極パターンを含む。表示基板１００は第１金属パターンを覆うゲート絶縁膜１０２、第２金属パターンを覆うデータ絶縁膜、及び透明電極パターンを覆う第１配向膜１１をさらに含む。データ絶縁膜は保護絶縁膜１０３及び有機絶縁膜１０４を含む多層構造で形成されたり、保護絶縁膜１０３からなる単層構造で形成される。

第１金属パターンはゲート配線ＧＬ、ゲート配線ＧＬと接続された複数のスイッチング素子（Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６）の制御電極、第１シールド部ＳＨ１及び第２シールド部ＳＨ２を含む。
第２金属パターンはデータ配線（ＤＬ１、ＤＬ２、ＤＬ３）、データ配線（ＤＬ１、ＤＬ２、ＤＬ３）に接続されたスイッチング素子（Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６）の入力電極、ソース電極とそれぞれ離隔されたスイッチング素子（Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６）の出力電極、第１電源配線ＶＬ１１及び第２電源配線ＶＬ２１を含む。透明電極パターンは複数の画素電極（ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４、ＰＥ５、ＰＥ６）及び図３０に示した第１及び第２接続電極ＣＴ１、ＣＴ２を含む。

以下では第１画素部Ｐ１を例として本実施形態の画素構造を説明する。
第１画素部Ｐ１は、第１スイッチング素子Ｔ１、第１画素電極ＰＥ１、第２スイッチング素子Ｔ２、第２画素電極ＰＥ、第１シールド部ＳＨ１及び第２シールド部ＳＨ２を含む。
第１スイッチング素子Ｔ１は第１データ配線ＤＬ１とゲート配線ＧＬに接続され、第１コンタクトホールＣ１を通じて第１画素電極ＰＥ１と接続される。第２スイッチング素子Ｔ２は第１電源配線ＶＬ１１とゲート配線ＧＬに接続され、第４コンタクトホールＣ４を通じて第２画素電極ＰＥ２と接続される。

第１及び第２画素電極ＰＥ１、ＰＥ２は交互に配置されて第１データ配線ＤＬ１及び第１電源配線ＶＬ１１から相異なる極性の電圧を印加される。第１画素電極ＰＥ１及び第２画素電極ＰＥ２の間に水平電場が形成される時、色々な階調を具現する。

第１画素部Ｐ１の下部において、第１画素電極ＰＥ１は中央線で第１データ配線ＤＬ１と部分的に重畳するように延長する第１幹部を有する。また、第１画素部Ｐ１の下部で第１画素電極ＰＥ１はゲート配線ＧＬへの延長方向を基準として、約４５度傾いて第１幹部から延長する第１枝部を有する。

第１画素部Ｐ１の下部で、第２画素電極ＰＥ２は中央線まで第１電源配線ＶＬ１１と部分的に重畳するように延長する第２幹部を有する。また、第１画素部Ｐ１の下部で第２画素電極ＰＥ２はゲート配線ＧＬの延長方向を基準として約−４５度傾いて第２幹部から延長する第２枝部を有する。

中央線の上部で、第１画素電極ＰＥ１は中央線から第１画素部Ｐ１の上部まで第１電源配線ＶＬ１１と部分的に重畳するように延長する第３幹部を有する。また、第１画素部Ｐ１の上部で第１画素電極ＰＥ１はゲート配線ＧＬの延長方向を基準として約１３５度傾いて第１枝部から延長されたり第３幹部から延長する第３枝部を有する。

中央線の上部で、第２画素電極ＰＥ２は中央線から第１画素部Ｐ１の上部まで第１データ配線ＤＬ１と部分的に重畳するように延長する第４幹部を有する。また、第１画素部Ｐ１の上部で第２画素電極ＰＥ２はゲート配線ＧＬの延長方向を基準として約１３５度傾いて第２枝部から延長されたり第４幹部から約−４５度傾いて延長する第４枝部を有する。

一方、図１に示した表示領域ＤＡ中、第１周辺領域ＰＡ１に近接した領域を表示領域ＤＡの上部で示す。
表示領域ＤＡの上部では各画素部の第１部分に形成された画素電極の幹部が広く形成され、第２部分に形成された画素電極の幹部が狭く形成されることができる。
反面、下部では各画素部の第２部分に形成された画素電極の幹部が広く形成され、第１部分に形成された画素電極の幹部が狭く形成される。ここで、第１部分は表示領域ＤＡの右側の部分であってもよく、第２部分は前記表示領域ＤＡの左側の部分であってもよい。

図３０を参照すると、光漏れは印加されるデータ電圧の極性が変わる第２画素部Ｐ２と第３画素部Ｐ３との間と、第５画素部Ｐ５と第６画素部Ｐ６との間でさらに発生することがあるので第２画素部Ｐ２と第３画素部Ｐ３との間と、第５画素部Ｐ５と第６画素部Ｐ６の間を例とする。

具体的には、図３０の画素行が第１方向ＤＩ１に複数個並べてあるなら、フレームが変わる時、以前データ電圧と極性が反対のデータ電圧が画素部に第１方向ＤＩ１で順次に提供される。従って、表示領域ＤＡの上部画素行では反対極性のデータ電圧がフレーム初期にすぐに印加され、表示領域ＤＡの下部の画素行では反対極性のデータ電圧がフレーム後期に印加されるので、上部画素行では第２画素部Ｐ２及び第５画素部Ｐ５の右側の部分で光漏れがさらに発生し、下部の画素行では第３画素部Ｐ３及び第６画素部Ｐ６の左側の部分で光漏れがさらに発生する可能性がある。同じ原理で、表示領域ＤＡの中間にある中間画素行では各画素部の左側及び右側の部分で等しい量の光漏れが発生する可能性がある。

従って、表示領域ＤＡの各領域での光漏れを効果的に防止するために、表示領域ＤＡの上部画素行では第２画素部Ｐ２及び第５画素部Ｐ５の右側の部分に対応する画素電極の幹部の幅を広く形成し、第３画素部Ｐ３及び前記第６画素部Ｐ６の左側の部分に対応する画素電極の幹部の幅を狭く形成する。
一方、下部の画素行に行くにつれ第２画素部Ｐ２及び第５画素部Ｐ５の右側の部分に対応する画素電極の幹部の幅を狭く形成し、第３画素部Ｐ３及び第６画素部Ｐ６の左側の部分に対応する画素電極の幹部の幅を広く形成する。

結果的に、表示領域ＤＡの各画素部の各画素電極の幹部の幅を領域別に異なるようにすることで、表示領域ＤＡにフレーム別に反転するデータ電圧が印加する時、データ電圧が表示領域ＤＡの上部及び下部に時間的な差を置いて印加することによって、いずれか１つの領域に局部的に発生する可能性がある光漏れを効果的に防止することができる。

第１シールド部ＳＨ１は自身の画素部の画素電極と電気的に接続されたデータ配線と隣接するように配置され、第２シールド部ＳＨ２は自身の画素部の画素電極と電気的に接続された電源配線と隣接するように配置されて、第１及び第２シールド部ＳＨ１、ＳＨ２は自身の画素部の画素電極と電気的に接続される。

具体的には、第１画素部Ｐ１において、第１シールド部ＳＨ１は第１画素部Ｐ１にデータ電圧を伝達する第１データ配線ＤＬ１と隣接するように配置され、第１上部シールドＳＵ１及び第１下部シールドＳＤ１を含む。
第２シールド部ＳＨ２は第１画素部Ｐ１に電圧を伝達する第１電源配線ＶＬ１１と隣接するように配置され、第２上部シールドＳＵ２、第２下部シールドＳＤ２及び接続シールドＳＣを含む。接続シールドＳＣは第１下部シールドＳＤ１と第２上部シールドＳＵ１を接続するように第２方向ＤＩ２に延長され、第１画素部Ｐ１を上部及び下部に分ける。

第１上部シールドＳＵ１は第１データ配線ＤＬ１と重畳する第２画素電極ＰＥ２の第４幹部と部分的に重畳し、第１下部シールドＳＤ１は第１データ配線ＤＬ１と重畳する第１画素電極ＰＥ１の第１幹部と部分的に重畳し、第２上部シールドＳＵ２は第１電源配線ＶＬ１１と重畳する第１画素電極ＰＥ１の第３幹部と部分的に重畳し、第２下部シールドＳＤ２は第１電源配線ＶＬ１１と重畳する第２画素電極ＰＥ２の第２幹部と部分的に重畳する。

第１下部シールドＳＤ１は第２コンタクトホールＣ２を通じて第１画素電極ＰＥ１と接続され、第２上部シールドＳＵ２は第６コンタクトホールＣ６を通じて第１画素電極ＰＥ１と接続される。第１上部シールドＳＵ１は第７コンタクトホールＣ７を通じて第２画素電極ＰＥ２と接続され、第２下部シールドＳＤ２は第５コンタクトホールＣ５を通じて第２画素電極ＰＥ２と接続される。

第１下部シールドＳＤ１は第１画素電極ＰＥ１と重畳し、第１画素電極ＰＥ１と同一の電圧が印加されるので、第１データ配線ＤＬ１と第１画素電極ＰＥ１との間で発生する光漏れを遮断することができる。
また、第１上部シールドＳＵ１は第２画素電極ＰＥ２と重畳して第２画素電極ＰＥ２と同一の電圧が印加されるので第１データ配線ＤＬ１と第２画素電極ＰＥ２との間に発生する光漏れを遮断することができる。

また、第２下部シールドＳＤ２は第２画素電極ＰＥ２と重畳し、第２画素電極ＰＥ２と同一の電圧が印加されるので、第１電源配線ＶＬ１１と第２画素電極ＰＥ２との間で発生する光漏れを遮断することができる。
また、第２上部シールドＳＵ２は第１画素電極ＰＥ１と重畳して第１画素電極ＰＥ１と同一の電圧が印加されるので、第１電源配線ＶＬ１１と第１画素電極ＰＥ１の間で発生する光漏れを遮断することができる。

次に、図３２を参照すると、第１画素部Ｐ１と第２画素部Ｐ２の境界領域に形成された金属パターン及び透明電極パターンは次のように具現することができる。
第２下部シールドＳＤ２の幅である第１距離ｄ１１、第２下部シールドＳＤ２と第１電源配線ＶＬ１１の下に形成された半導体層１５０との間の距離である第２距離ｄ１２、半導体層１５０の幅である第３距離ｄ１３、半導体層１５０と第１下部シールドＳＤ１との間の距離である第４距離ｄ１４、第２下部シールドＳＤ２の幅である第５距離ｄ１５はそれぞれ約５μｍ、３μｍ、９μｍ、３μｍ、５μｍであってもよい。また、第２画素電極ＰＥ２と第４画素電極ＰＥ４との間の距離ＰＤは約６．５μｍであってもよい。従って、不透明幅ＯＡ１は約２５μｍであってもよい。

第２画素部Ｐ２と第３画素部Ｐ３との間の境界領域に形成された金属パターン及び透明電極パターンは次のように具現することができる。
第２下部シールドＳＤ２の幅である第１距離ｄ２１、第２下部シールドＳＤ２と第２データ配線ＤＬ２の下に形成された半導体層１５０との間の距離である第２距離ｄ２２、第２データ配線ＤＬ２の下に形成された半導体層１５０の幅である第３距離ｄ２３、第２データ配線ＤＬ２下に形成された半導体層１５０と第３データ配線ＤＬ３下に形成された半導体層１５０との間の距離である第４距離ｄ２４、第３データ配線ＤＬ３の下に形成された半導体層１５０の幅である第５距離ｄ２５、第３データ配線ＤＬ３下に形成された半導体層１５０と第１下部シールドＳＤ１との間の距離である第６距離ｄ２６、第１下部シールドＳＤ１の幅である第７距離ｄ２７は、それぞれ約４μｍ、２μｍ、６μｍ、６μｍ、６μｍ、２μｍ、４μｍであってもよい。また、第３画素電極ＰＥ３と第５画素電極ＰＥ５との間の距離ＰＤは約６．５μｍであってもよい。従って、不透明幅ＯＡ２は約３０μｍであってもよい。

ここで、第２及び第３データ配線ＤＬ２、ＤＬ３を銅（Ｃｕ）のような低抵抗物質で膜厚をより厚く形成することができるなら、不透明幅ＯＡ１は約２５μｍで維持することができる。

本実施形態によると、画素列の間に配置される第１及び第２電源配線ＶＬ１１、ＶＬ１２によって、第１バス配線ＢＬ１及び第２バス配線ＢＬ２が液晶表示パネル１０００Ｊの第１周辺領域ＰＡ１に形成される。
従って、表示領域ＤＡに横（第２方向）に形成された横電源配線が除去されて開口率を増加させることができ、横電配線の配線抵抗による電圧降下で表示領域ＤＡの一側から発生する画素電極の充電率低下を防止することができる。

また、第２データ配線ＤＬ２と第３パッド４３０とを接続する第１接続電極ＣＴ１と、第３データ配線ＤＬ３と第２パッド４２０とを接続する第２接続電極ＣＴ２は電気的に分離しながら位置的に交差するので、隣接する画素部は第１電源配線ＶＬ１１を共有して同一の極性のデータ電圧を提供される。これによって、隣接する画素部間のブラック状態での光漏れを防止し、第１電源配線ＶＬ１１の個数が減り開口率を増加させることができる。

＜実施形態１２＞
図３３は、本発明の実施形態１２に係る液晶表示パネルの部分平面図である。
図３３を参照すると、液晶表示パネル１０００Ｋは実施形態１１の液晶表示パネル１０００Ｊと比較する時、第１シールド部ＳＨ１、第２シールド部ＳＨ２、及び接続電極パターンＣＥＰを除いた構成要素は実質的に同一である。
以下では、同一の構成要素に対して反復する詳細な説明は省略する。
第１及び第２シールド部ＳＨ１、ＳＨ２は、図３２を参照して第１画素部Ｐ１を例として説明する。

第１シールド部ＳＨ１は自身の画素部、即ち第１画素部Ｐ１にデータ電圧を伝達する第１データ配線ＤＬ１と隣接するように配置され、第１上部トレンチＴＵ１及び第１下部トレンチＴＤ１を含む。
第１上部トレンチＴＵ１及び第１下部トレンチＴＤ１は、ゲート絶縁膜１０２、保護絶縁膜１０３、及び有機絶縁膜１０４が除去されて形成される。第１上部トレンチＴＵ１には第１データ配線ＤＬ１の上部と部分的に重畳する第２画素電極ＰＥ２が形成され、第１下部トレンチＴＤ１には第１データ配線ＤＬ１の下部と部分的に重畳する第１画素電極ＰＥ１が形成される。

第２シールド部ＳＨ２は第１画素部Ｐ１に電圧を伝達する第１電源配線ＶＬ１１と隣接するように配置され、第２上部トレンチＴＵ２と第２下部トレンチＴＤ２を含む。
第２上部トレンチＴＵ２及び第２下部トレンチＴＤ２はゲート絶縁膜１０２、保護絶縁膜１０３、及び有機絶縁膜１０４が除去されて形成される。第２上部トレンチＴＵ２には第１電源配線ＶＬ１１の上部と重畳する第１画素電極ＰＥ１が形成され、第２下部トレンチＴＤ２には第１電源配線ＶＬ１１の下部と重畳する第２画素電極ＰＥ２が形成される。

接続電極パターンＣＥＰは第１金属パターンであってもよい。接続電極パターンＣＥＰは画素領域の中央の部分に第２方向ＤＩ２に延長され、画素領域の下部に配置された第１画素電極ＰＥ１と画素領域の上部に配置された第１画素電極ＰＥ１を電気的に接続する。接続電極パターンＣＥＰは第９コンタクトホールＣ９を通じて第１データ配線ＤＬ１と部分的に重畳した第１画素電極ＰＥ１と電気的に接続され、第１０コンタクトホールＣ１０を通じて第１電源配線ＶＬ１１と部分的に重畳した第１画素電極ＰＥ１と電気的に接続される。

第１及び第２シールド部ＳＨ１、ＳＨ２は、実施形態１と同一のデータ配線又は電源配線の電界（電場）が漏洩するのを遮断し、また、データ配線又は電源配線と画素電極との間の光漏れを防止することができる。同時に、本実施形態の第１及び第２シールド部ＳＨ１、ＳＨ２はトレンチ内に画素電極が形成される構造を有することによって第１金属パターンで形成された実施形態１に比べて開口率を向上させることができる。

＜実施形態１３＞
図３４は、本発明の実施形態１３に係る液晶表示パネルの部分平面図である。
図３４を参照すると、液晶表示パネル１０００Ｌは実施形態１１に係る液晶表示パネル１０００Ｊと比較する時、第１金属パターンで形成されたストレージ配線ＳＴＬをさらに含む。

ストレージ配線ＳＴＬは第２方向ＤＩ２に延長されゲート配線ＧＬと隣接するように配置される。ストレージ配線ＳＴＬにはストレージ電圧が印加される。ストレージ電圧はフレームに関りなく一定のレベルの直流電圧であってもよい。

例えば、ストレージ配線ＳＴＬは第１画素部Ｐ１に含まれた第１スイッチング素子Ｔ１のドレイン電極から延長された延長部と部分的に重畳して第１ストレージキャパシタＣＳＴ１を形成し、第２スイッチング素子Ｔ２のドレイン電極から延長された延長部と部分的に重畳して第２ストレージキャパシタＣＳＴ２を形成する。第１及び第２ストレージキャパシタＣＳＴ１、ＣＳＴ２によって、第１画素部Ｐ１に印加された電圧の変動を減少させることによって表示品質を向上させることができる。

本実施形態に係る画素部は、実施形態１のように第１金属パターンで形成された第１及び第２シールド部ＳＨ１、ＳＨ２を含み、実施形態２のようにトレンチ構造の第１及び第２シールド部ＳＨ１、ＳＨ２を含むことができる。

＜実施形態１４＞
図３５は、本発明の実施形態１４に係る液晶表示パネルの部分概略図である。
図１及び図３５を参照すると、液晶表示パネル１０００Ｍはパッド部４００、複数のデータ配線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６、ＤＬ７、ＤＬ８）、第１バス配線ＢＬ１、第２バス配線ＢＬ２、第１電源配線ＶＬ１、第２電源配線ＶＬ２、第１ゲート配線ＧＬ１、第２ゲート配線ＧＬ２、第３ゲート配線ＧＬ３、第４ゲート配線、及び複数の画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８）を含む。複数の画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８）は主要色画素を含む。主要色画素は赤色画素、緑色画素及び青色画素を含むことができる。

パッド部４００は、液晶表示パネル１０００Ｍの第１周辺領域ＰＡ１に配置されてデータ配線と接続された複数のパッドを含む。
データ配線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６、ＤＬ７、ＤＬ８）のそれぞれは、第１方向ＤＩ１に延長され、第２方向ＤＩ２で配列される。

第１バス配線ＢＬ１は第２方向ＤＩ２に延長され、液晶表示パネル１０００Ｍの第１周辺領域ＰＡ１に配置される。第２バス配線ＢＬ２は第２方向ＤＩ２に延長され、第１バス配線ＢＬ１と隣接した第１周辺領域ＰＡ１に配置される。

第１電源配線ＶＬ１は第１バス配線ＢＬ１に接続されて第１方向ＤＩ１に延長する。第２電源配線ＶＬ２は第２バス配線ＢＬ２に接続されて前記第１方向ＤＩ１に延長する。第１電源配線ＶＬ１は隣接した２つの画素列の間に配置されて画素列の画素部Ｐ１、Ｐ３に電圧を提供し、第２電源配線ＶＬ２は隣接した２つの画素列の間に配置されて画素列の画素部Ｐ５、Ｐ７に電圧を提供する。

第１、第２、第３、及び第４ゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４）は第２方向ＤＩ２に延長され、第１方向ＤＩ１で配列される。第１、第２、第３、及び第４ゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４）は相互に電気的に接続されて同一のゲート信号が印加される。

図３５に示すように、第１、第２、第３、及び第４ゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４）は液晶表示パネルの周辺領域で相互接続される。この場合、ゲート駆動部から出力されたゲート信号は相互接続された第１、第２、第３、及び第４ゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４）には同時に印加される。
または、第１、第２、第３、及び第４ゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４）が相互分離することができる。この場合、ゲート駆動部は第１、第２、第３、及び第４ゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４）のそれぞれにゲート信号を同一のタイミングに同時に出力する。これによって、第１、第２、第３及び第４ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４と電気的に接続された２つの画素行を同時に駆動させることができる。

複数の画素部（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８）は主要色画素を含む。主要色画素は赤色画素、緑色画素及び青色画素を含むことができる。

第１画素部Ｐ１は第１画素電極ＰＥ１、第２画素電極ＰＥ２、第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２を含む。
第１画素電極ＰＥ１は第１スイッチング素子Ｔ１を通じて第１データ配線ＤＬ１と第１ゲート配線ＧＬ１に接続される。第２画素電極ＰＥ２は第１画素電極ＰＥ１と離隔して、第２スイッチング素子Ｔ２を通じて第１電源配線ＶＬ１と第２ゲート配線ＧＬ２に接続される。

第２画素部Ｐ２は第１画素部Ｐ１と第１方向ＤＩ１に隣接し、第３画素電極ＰＥ３、第４画素電極ＰＥ４、第３スイッチング素子Ｔ３及び第４スイッチング素子Ｔ４を含む。
第３画素電極ＰＥ３は第３スイッチング素子Ｔ３を通じて第２データ配線ＤＬ２と第４ゲート配線ＧＬ４に接続される。第４画素電極ＰＥ４は第３画素電極ＰＥ３と離隔して、第４スイッチング素子Ｔ４を通じて第１電源配線ＶＬ１と第３ゲート配線ＧＬ３に接続される。

第３画素部Ｐ３は第１画素部Ｐ１と第２方向ＤＩ２に隣接し、第５画素電極ＰＥ５、第６画素電極ＰＥ６、第５スイッチング素子Ｔ５及び第６スイッチング素子Ｔ６を含む。
第５画素電極ＰＥ５は第５スイッチング素子Ｔ５を通じて第４データ配線ＤＬ４と第１ゲート配線ＧＬ１に接続される。第６画素電極ＰＥ６は第５画素電極ＰＥ５と離隔して、第６スイッチング素子Ｔ６を通じて第１電源配線ＶＬ１と第２ゲート配線ＧＬ２に接続される。

第４画素部Ｐ４は第２画素部Ｐ２と第２方向ＤＩ２に隣接し、第７画素電極ＰＥ７、第８画素電極ＰＥ８、第７スイッチング素子Ｔ７及び第８スイッチング素子Ｔ８を含む。
第７画素電極ＰＥ７は第７スイッチング素子Ｔ７を通じて第３データ配線ＤＬ３と第４ゲート配線ＧＬ４に接続される。第８画素電極ＰＥ８は第７画素電極ＰＥ７と離隔して、第８スイッチング素子Ｔ８を通じて第１電源配線ＶＬ１と第３ゲート配線ＧＬ３に接続される。

第５画素部Ｐ５は第３画素部Ｐ３と第２方向ＤＩ２に隣接し、第９画素電極ＰＥ９、第１０画素電極ＰＥ１０、第９スイッチング素子Ｔ９及び第１０スイッチング素子Ｔ１０を含む。
第９画素電極ＰＥ９は第９スイッチング素子Ｔ９を通じて第５データ配線ＤＬ５と第１ゲート配線ＧＬ１に接続される。第１０画素電極ＰＥ１０は第９画素電極ＰＥ９と離隔して、第１０スイッチング素子Ｔ１０を通じて第２電源配線ＶＬ２と第２ゲート配線ＧＬ２に接続される。

第６画素部Ｐ６は第５画素部Ｐ５と第１方向ＤＩ１に隣接し、第１１画素電極ＰＥ１１、第１２画素電極ＰＥ１２、第１１スイッチング素子Ｔ１１及び第１２スイッチング素子Ｔ１２を含む。
第１１画素電極ＰＥ１１は第１１スイッチング素子Ｔ１１を通じて第６データ配線ＤＬ６と第４ゲート配線ＧＬ４に接続される。第１２画素電極ＰＥ１２は第１１画素電極ＰＥ１１と離隔して、第１２スイッチング素子Ｔ１２を通じて第２電源配線ＶＬ２と第３ゲート配線ＧＬ３に接続される。

第７画素部Ｐ７は第５画素部Ｐ５と第２方向ＤＩ２に隣接し、第１３画素電極ＰＥ１３、第１４画素電極ＰＥ１４、第１３スイッチング素子Ｔ１３及び第１４スイッチング素子Ｔ１４を含む。
第１３画素電極ＰＥ１３は第１３スイッチング素子Ｔ１３を通じて第８データ配線ＤＬ８と第１ゲート配線ＧＬ１に接続される。第１４画素電極ＰＥ１４は第１３画素電極ＰＥ１３と離隔して、第１４スイッチング素子Ｔ１４を通じて第２電源配線ＶＬ２と第２ゲート配線ＧＬ２に接続される。

第８画素部Ｐ８は第７画素部Ｐ７と第１方向ＤＩ１に隣接し、第１５画素電極ＰＥ１５、第１６画素電極ＰＥ１６、第１５スイッチング素子Ｔ１５及び第１６スイッチング素子Ｔ１６を含む。
第１５画素電極ＰＥ１５は第１５スイッチング素子Ｔ１５を通じて第７データ配線ＶＬ７と第４ゲート配線ＧＬ４に接続される。第１６画素電極ＰＥ１６は第１５画素電極ＰＥ１５と離隔して、第１６スイッチング素子Ｔ１６を通じて第２電源配線ＶＬ２と第３ゲート配線ＧＬ３に接続される。

第１電源配線ＶＬ１には基準電圧に対して第１極性（−）の電圧が印加され、第２電源配線ＶＬ２には基準電圧に対して第２極性（＋）の電圧が印加される。第１、第２、第３、及び第４データ配線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４）には第１電源配線ＶＬ１に印加された電圧より高いレベルの第２極性（＋）の電圧が印加され、第５、第６、第７、及び第８データ配線（ＤＬ５、ＤＬ６、ＤＬ７、ＤＬ８）には第２電源配線ＶＬ２に印加された電圧より低いレベルの第１極性（−）の電圧が印加される。例えば、第１極性（−）は基準電圧のレベルより小さいレベルの電圧であり、第２極性（＋）は基準電圧のレベルより高いレベルの電圧であってもよい。

本実施形態によれば、１つの画素列が２つのデータ配線によってデータ電圧を印加され、２つの画素行がよっつのゲート配線によって１つのゲート信号を印加されることによって、１水平周期１Ｈの間、２つの画素行が駆動される。即ち、液晶表示パネル１０００Ｍは高速駆動を可能となる。また、２つの画素部が１つの電源配線を共有して同一の極性のデータ電圧が印加されることによって、ブラック状態での光漏れ防止を最小化することができる。また、電源配線の個数を減らすことによって、開口率を向上させることができる。

本実施形態に係る画素部は、実施形態１及び実施形態２のように第１及び第２シールド部ＳＨ１、ＳＨ２を含むことができる。本実施形態に係る第１シールド部ＳＨ１は自身の画素部の画素電極と電気的に接続されたデータ配線と隣接するように配置され、第２シールド部ＳＨ２は自身の画素部と隣り合った隣の画素部の画素電極と電気的に接続されたデータ配線と隣接するように配置され、第１及び第２シールド部ＳＨ１、ＳＨ２は自身の画素部の画素電極と電気的に接続される。

即ち、実施形態１と同様に第１及び第２シールド部ＳＨ１、ＳＨ２を第１金属パターンで形成できて、また、実施形態２のように第１及び第２シールド部ＳＨ１、ＳＨ２をトレンチ構造で形成することができる。また、実施形態３のように、第１〜第４ゲート配線とそれぞれ隣接した第１〜第４ストレージ配線を含むことができる。

＜実施形態１５＞
図３６は、本発明の実施形態１５に係る液晶表示パネルの部分平面図である。
図３６を参照すると、液晶表示パネル１０００Ｎは複数のデータ配線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４）、ゲート配線ＧＬ、第１電源配線ＶＬ１、第２電源配線ＶＬ２、及び複数の画素部（Ｐ１、Ｐ２、Ｐ３）を含む。

データ配線（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４）は第１方向ＤＩ１に延長され、第２方向ＤＩ２に配列される。
ゲート配線ＧＬは第２方向ＤＩ２に延長する。
第１電源配線ＶＬ１は第２方向ＤＩ２に延長され、ゲート配線ＧＬと隣接するように配置される。
第２電源配線ＶＬ２は第２方向ＤＩ２に延長され、第１電源配線ＶＬ１と隣接するように配置される。

第１画素部Ｐ１は第１画素電極ＰＥ１、第２画素電極ＰＥ２、第１スイッチング素子Ｔ１、第２スイッチング素子Ｔ２、接続電極パターンＣＥＰ、第１シールド部ＳＨ１及び第２シールド部ＳＨ２を含む。
第１画素電極ＰＥ１は第１スイッチング素子Ｔ１を通じて第１データ配線ＤＬ１とゲート配線ＧＬに接続される。第２画素電極ＰＥ２は第１画素電極ＰＥ１と離隔して、第２スイッチング素子Ｔ２を通じて第１電源配線ＶＬ１とゲート配線ＧＬに接続される。

接続電極パターンＣＥＰは第１金属パターンであってもよい。接続電極パターンＣＥＰは画素領域の中央の部分に第２方向ＤＩ２に延長され、画素領域の下部に配置された第１画素電極ＰＥ１と上部に配置された第１画素電極ＰＥ１を電気的に接続する。
接続電極パターンＣＥＰは第９コンタクトホールＣ９を通じて第１データ配線ＤＬ１と部分的に重畳する第１画素電極ＰＥ１と電気的に接続され、第１０コンタクトホールＣ１０を通じて第２データ配線ＤＬ２と部分的に重畳する第１画素電極ＰＥ１と電気的に接続される。

ここで図１０を参照すると、第１シールド部ＳＨ１は第１画素部Ｐ１にデータ電圧を伝達する自己データ配線（ｓｅｌｆ ｄａｔａ ｌｉｎｅ）、即ち、第１データ配線ＤＬ１と隣接するように配置される。第１シールド部ＳＨ１は第１上部トレンチＴＵ１及び第１下部トレンチＴＤ１を含み、第１上部トレンチＴＵ１及び第１下部トレンチＴＤ１はゲート絶縁膜１０２、保護絶縁膜１０３、及び有機絶縁膜１０４が除去されて形成される。
第１上部トレンチＴＵ１には第１データ配線ＤＬ１の上部と部分的に重畳する第２画素電極ＰＥ２が形成され、第１下部トレンチＴＤ１には第１データ配線ＤＬ１の下部と部分的に重畳する第１画素電極ＰＥ１が形成される。

第２シールド部ＳＨ２は隣り合った隣の画素部にデータ電圧を伝達する隣のデータ配線、即ち第２データ配線ＤＬ２と隣接するように配置される。第２シールド部ＳＨ１は第２上部トレンチＴＵ２と第２下部トレンチＴＤ２を含み、第２上部トレンチＴＵ２及び第２下部トレンチＴＤ２はゲート絶縁膜１０２、保護絶縁膜１０３、及び有機絶縁膜１０４が除去されて形成される。
第２上部トレンチＴＵ２には第２データ配線ＤＬ２の上部と重畳する第１画素電極ＰＥ１が形成され、第２下部トレンチＴＤ２には第２データ配線ＤＬ２の下部と重畳する第２画素電極ＰＥ２が形成される。

第１及び第２シールド部ＳＨ１、ＳＨ２は実施形態１と同一のデータ配線又は電源配線の電界（電場）が漏洩するのを遮断したり、データ配線又は電源配線と画素電極との間の光漏れを防止することができる。同時に、本実施形態の第１及び第２シールド部ＳＨ１、ＳＨ２はトレンチ内に画素電極が形成される構造を有することによって第１金属パターンで形成された実施形態１に比べて開口率を向上させることができる。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明は、液晶表示装置及びこれを含むすべての電子機器に好適に利用することができる。

１１ 第１配向膜
２１ 第２配向膜
１００ 表示基板
１０１ 第１ベース基板
１０２ ゲート絶縁膜
１０３ 保護絶縁膜
１０４ 有機絶縁膜
２００ 対向基板
２０１ 第２ベース基板
２３０ カラーフィルタ
２５０ オーバーコーティング層
３００ 液晶層
４００ パッド部
１０００ 液晶表示パネル
１０１０ ゲート駆動部
１０１１ ゲート駆動チップ
１０３０ データ駆動部
１０３１ データ駆動チップ
１０５０ パワー配線
１０７０ 可撓性フィルム
１０３１ データ駆動チップ
ＢＬ１、ＢＬ２ （第１及び第２）バス配線
ＣＬ１、ＣＬ２ （第１及び第２）接続配線
ＤＬ１〜ＤＬ６ （第１〜第６）データ配線
ＧＬ ゲート配線
Ｐ１〜Ｐ６ （第１〜第６）画素部
ＰＥ１〜ＰＥ６ （第１〜第６）画素電極
ＳＨ１、ＳＨ２ （第１及び第２）シールド部
ＳＵ１、ＳＵ２ （第１及び第２）上部シールド
ＳＤ１、ＳＤ２ （第１及び第２）下部シールド
ＴＵ１、ＴＵ２ （第１及び第２）上部トレンチ
ＴＤ１、ＴＤ２ （第１及び第２）下部トレンチ
ＶＬ１及びＶＬ２ （第１及び第２）電源配線

Claims (10)

1. 基板と、
   前記基板上に配置されるゲート配線と、
   前記ゲート配線と絶縁され交差して前記基板上に配置される第１乃至第６データ配線、第１電源配線、及び第２電源配線と、
   前記ゲート配線と前記第１データ配線に接続される第１スイッチング素子と、
   前記ゲート配線と前記第１電源配線に接続される第２スイッチング素子と、
   前記ゲート配線と前記第２データ配線に接続されている第３スイッチング素子と、
   前記ゲート配線と前記第１電源配線に接続されている第４スイッチング素子と、
   前記ゲート配線と前記第３データ配線に接続される第５スイッチング素子と、
   前記ゲート配線と前記第１電源配線に接続される第６スイッチング素子と、
   前記ゲート配線と前記第４データ配線に接続される第７スイッチング素子と、
   前記ゲート配線と前記第２電源配線に接続される第８スイッチング素子と、
   前記ゲート配線と前記第５データ配線に接続される第９スイッチング素子と、
   前記ゲート配線と前記第２電源配線に接続される第１０スイッチング素子と、
   前記ゲート配線と前記第６データ配線に接続される第１１スイッチング素子と、
   前記ゲート配線と前記第２電源配線に接続される第１２スイッチング素子と、
   前記第１乃至第１２スイッチング素子とそれぞれ接続される第１乃至第１２画素電極とを有し、
   第１画素部は、前記第１、２画素電極を含み、
   第２画素部は、前記第３、４画素電極を含み、
   第３画素部は、前記第５、６画素電極を含み、
   第４画素部は、前記第７、８画素電極を含み、
   第５画素部は、前記第９、１０画素電極を含み、
   第６画素部は、前記第１１、１２画素電極を含み、
   前記第１、２画素電極に印加される電圧は基準電圧に対して相互に反対の極性を有し、
   前記第３、４画素電極に印加される電圧は基準電圧に対して相互に反対の極性を有し、
   前記第５、６画素電極に印加される電圧は基準電圧に対して相互に反対の極性を有し、
   前記第７、８画素電極に印加される電圧は基準電圧に対して相互に反対の極性を有し、
   前記第９、１０画素電極に印加される電圧は基準電圧に対して相互に反対の極性を有し、
   前記第１１、１２画素電極に印加される電圧は基準電圧に対して相互に反対の極性を有し、
   前記第１乃至第３画素部は、前記第１電源配線を共有して、同一の極性のデータ電圧が印加され、
   前記第４乃至第６画素部は、前記第１電源配線とは反対の極性を有する前記第２電源配線を共有して、同一の極性のデータ電圧が印加され、
   前記ゲート配線は一方向に延長され、その延長方向に沿って、前記第１乃至第６画素部が順に配置されることを特徴とする液晶表示装置。
2. 基板と、
   前記基板上に配置されるゲート配線と、
   前記ゲート配線と絶縁され交差して前記基板上に配置される第１乃至第８データ配線、第１電源配線、及び第２電源配線と、
   前記ゲート配線と前記第１データ配線に接続される第１スイッチング素子と、
   前記ゲート配線と前記第１電源配線に接続される第２スイッチング素子と、
   前記ゲート配線と前記第２データ配線に接続されている第３スイッチング素子と、
   前記ゲート配線と前記第１電源配線に接続されている第４スイッチング素子と、
   前記ゲート配線と前記第３データ配線に接続される第５スイッチング素子と、
   前記ゲート配線と前記第１電源配線に接続される第６スイッチング素子と、
   前記ゲート配線と前記第４データ配線に接続される第７スイッチング素子と、
   前記ゲート配線と前記第１電源配線に接続される第８スイッチング素子と、
   前記ゲート配線と前記第５データ配線に接続される第９スイッチング素子と、
   前記ゲート配線と前記第２電源配線に接続される第１０スイッチング素子と、
   前記ゲート配線と前記第６データ配線に接続される第１１スイッチング素子と、
   前記ゲート配線と前記第２電源配線に接続される第１２スイッチング素子と、
   前記ゲート配線と前記第７データ配線に接続される第１３スイッチング素子と、
   前記ゲート配線と前記第２電源配線に接続される第１４スイッチング素子と、
   前記ゲート配線と前記第８データ配線に接続される第１５スイッチング素子と、
   前記ゲート配線と前記第２電源配線に接続される第１６スイッチング素子と、
   前記第１乃至第１６スイッチング素子とそれぞれ接続される第１乃至第１６画素電極とを有し、
   第１画素部は、前記第１、２画素電極を含み、
   第２画素部は、前記第３、４画素電極を含み、
   第３画素部は、前記第５、６画素電極を含み、
   第４画素部は、前記第７、８画素電極を含み、
   第５画素部は、前記第９、１０画素電極を含み、
   第６画素部は、前記第１１、１２画素電極を含み、
   第７画素部は、前記第１３、１４画素電極を含み、
   第８画素部は、前記第１５、１６画素電極を含み、
   前記第１乃至第４画素部は、前記第１電源配線を共有して、同一の極性のデータ電圧が印加され、
   前記第５乃至第８画素部は、前記第１電源配線とは反対の極性を有する前記第２電源配線を共有して、同一の極性のデータ電圧が印加され、
   前記ゲート配線は一方向に延長され、その延長方向に沿って、前記第１乃至第８画素部が順に配置されることを特徴とする液晶表示装置。
3. 前記第１乃至３データ配線、及び前記第４乃至６データ配線と、隣接して配置される第１シールド部と、
   前記第１、２電源配線あるいは、隣接する隣の画素部にデータ電圧を伝達する隣のデータ配線と隣接して配置される第２シールド部と、を有することを特徴とする請求項１に記載の液晶表示装置。
4. 前記第１、３、５、７、９、１１画素電極とそれぞれ接続される第１下部シールド、第２上部シールドと、
   前記第２、４、６、８、１０、１２画素電極とそれぞれ接続される第１上部シールド、第２下部シールドとをさらに有し、
   前記第１下部シールド、第２上部シールドの一部がそれぞれ前記第１、３、５、７、９、１１画素電極と重畳し、
   前記第１上部シールド、第２下部シールドの一部がそれぞれ前記第２、４、６、８、１０、１２画素電極と重畳することを特徴とする請求項３に記載の液晶表示装置。
5. 前記第１乃至４データ配線、及び前記第５乃至８データ配線と、隣接して配置される第１シールド部と、
   前記第１、２電源配線あるいは、隣接する隣の画素部にデータ電圧を伝達する隣のデータ配線と隣接して配置される第２シールド部と、を有することを特徴とする請求項２に記載の液晶表示装置。
6. 前記第１、３、５、７、９、１１、１３、１５画素電極とそれぞれ接続される第１下部シールド、第２上部シールドと、
   前記第２、４、６、８、１０、１２、１４、１６画素電極とそれぞれ接続される第１上部シールド、第２下部シールドとをさらに有し、
   前記第１下部シールド、第２上部シールドの一部がそれぞれ前記第１、３、５、７、９、１１、１３、１５画素電極と重畳し、
   前記第１上部シールド、第２下部シールドの一部がそれぞれ前記第２、４、６、８、１０、１２、１４、１６画素電極と重畳することを特徴とする請求項５に記載の液晶表示装置。
7. 前記第１電源配線と接続される第１接続配線と、
   前記第２電源配線と接続される第２接続配線とをさらに有し、
   前記第２、４、６スイッチング素子は前記第１接続配線に接続され、前記第８、１０、１２スイッチング素子は前記第２接続配線に接続され、
   前記第１接続配線は、前記第１乃至第１２画素電極と同一層に配置される
   ことを特徴とする請求項１に記載の液晶表示装置。
8. 前記第１電源配線と接続される第１接続配線と、
   前記第２電源配線と接続される第２接続配線とをさらに有し、
   前記第２、４、６、８スイッチング素子は前記第１接続配線に接続され、前記第１０、１２、１４、１６スイッチング素子は前記第２接続配線に接続され、
   前記第１接続配線は、前記第１乃至第１６画素電極と同一層に配置されることを特徴とする請求項２に記載の液晶表示装置。
9. 前記ゲート配線と平行に配置され前記第１乃至第６画素部に含まれたスイッチング部の延長部と部分的に重畳するストレージ配線をさらに有することを特徴とする請求項１に記載の液晶表示装置。
10. 前記ゲート配線と平行に配置され前記第１乃至第８画素部に含まれたスイッチング部の延長部と部分的に重畳するストレージ配線をさらに有することを特徴とする請求項２に記載の液晶表示装置。
    
    

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