JP5917167B2 - シリコン構造体の作製方法 - Google Patents

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Description

シリコン構造体、当該シリコン構造体を用いた容量素子および当該シリコン構造体の作製方法に関する。
近年、微細加工技術の精度は向上の一途をたどり、ナノメートルスケールの構造体（ナノ構造体）およびナノ構造体を作製するためのナノテクノロジーが、エレクトロニクスを代表する各分野において注目されている。このようなナノ構造体の作製方法としては、光や電子線などを用いたリソグラフィ技術によって、直接的にパターン形成を行う方法がよく用いられる。
しかしその一方で、リソグラフィ技術などを用いて人為的にナノ構造体の作製を行うのではなく、自然と秩序が生じて自分自身で秩序的なパターン形成が行われる現象を利用する手法も取られている。このような現象を利用してナノ構造体を作製することにより、直接的にパターン形成を行う必要がなくなるので、大面積に簡便にナノ構造体を形成することができる。
ナノ構造体の例としてＨＳＧ−Ｓｉ（ＨｅｍｉＳｐｈｅｒｉｃａｌ−Ｇｒａｉｎ−Ｓｉｌｉｃｏｎ）が挙げられる（例えば特許文献１参照）。ＨＳＧ−Ｓｉは半球状のポリシリコングレインであり、特許文献１においては、キャパシタの電極表面に設けることによって、電極表面積を増大して蓄積容量の増加を図っている。
特開平５−３１５５４３号公報
特許文献１に示す半球状のポリシリコンのような、３次元的に単調な形状のナノ構造体を形成する技術は広く公開されている。しかし、より３次元的に複雑な形状（例えば、３次元的に膨らみや括れを有するような形状）を有するナノ構造体を形成する技術に関する報告は、それと比較すると少ない。
特に、特許文献１に示すように、ナノ構造体による凹凸を用いて容量素子の電極表面などの表面積の向上を図る場合、膨らみや括れを有する３次元的に複雑な形状とすることにより、さらなる表面積の向上を図ることができる。
以上の事柄に鑑み、３次元的に複雑な形状のナノ構造体を有するシリコン層（以降、シリコン構造体と呼称する。）を提供することを課題の一とする。また、当該シリコン構造体を、自然と秩序が生じて自分自身で秩序的なパターン形成が行われる現象を用いて簡便に作製する方法を提供することを課題の一とする。
アモルファスシリコン層に水素雰囲気下でプラズマ処理を行って、当該シリコン層表面に微結晶シリコンを成長させる反応過程と、露出しているアモルファスシリコン層をエッチングする反応過程を並行して進行させることにより、当該シリコン層上に微結晶状の上部構造体とアモルファス状の下部構造体からなるナノ構造体を形成する。より具体的には、例えば、次のような構成を採用することができる。
本発明の一態様は、アモルファスシリコン層と、アモルファスシリコン層の平面上に形成された複数のナノ構造体と、を有し、ナノ構造体は、アモルファスシリコンを含む下部構造体と、下部構造体上に重畳して形成された、微結晶シリコンを含む上部構造体からなり、下部構造体と上部構造体の断面において、下部構造体の平面方向の最大幅は上部構造体の平面方向の最大幅以下である、シリコン構造体である。
なお、下部構造体と上部構造体の断面において、上部構造体の平面方向の最大幅をとる周辺部から下部構造体にかけて、平面方向の幅が小さくなるような形状であることが好ましい。また、下部構造体に含まれるシリコン原子と、アモルファスシリコン層に含まれるシリコン原子とは共有結合によって結合されていることが好ましい。また、上部構造体の上面は曲面を有することが好ましい。また、アモルファスシリコン層およびナノ構造体は、一導電型を付与する不純物元素が添加されていてもよい。
また、本発明の他の一態様は、上記のシリコン構造体と、シリコン構造体上に設けられた絶縁層と、絶縁層上に設けられた電極層と、を有する容量素子である。また、上記のシリコン構造体と、シリコン構造体上に設けられた第１の電極層と、第１の電極層上に設けられた絶縁層と、絶縁層上に設けられた第２の電極層と、を有する容量素子である。
本発明の他の一態様は、アモルファスシリコン層に水素雰囲気下でプラズマ処理を行って、アモルファスシリコン層表面に微結晶シリコンを成長させて、複数の上部構造体を形成し、並行して、露出しているアモルファスシリコン層をエッチングして、複数の上部構造体の下に複数の下部構造体を形成し、アモルファスシリコン層上に、上部構造体と下部構造体からなる複数のナノ構造体を形成する、シリコン構造体の作製方法である。
なお、プラズマ処理において、圧力を５ｋＰａより大きくし、電力を１０００Ｗより大きくすることが好ましい。また、プラズマ処理において、圧力を２０ｋＰａより小さくし、電力を２０００Ｗより小さくすることが好ましい。また、プラズマ処理において、基板温度を２００℃乃至３００℃とすることが好ましい。また、アモルファスシリコンの成膜およびプラズマ処理を外気に曝さずに連続して行うことが好ましい。
アモルファスシリコン層に水素雰囲気下でプラズマ処理を行って、当該シリコン層表面に微結晶シリコンを成長させる反応過程と、露出しているアモルファスシリコン層をエッチングする反応過程を平行して進行させ、当該シリコン層上に微結晶状の上部構造体とアモルファス状の下部構造体からなるナノ構造体を形成することにより、３次元的に複雑な形状のシリコン構造体を提供することができる。
また、上述の方法を用いることにより、自然と秩序が生じて自分自身で秩序的なパターン形成が行われる現象を利用して当該シリコン構造体を簡便に作製することができる。
本発明の一態様に係るシリコン構造体を説明する断面図および平面図。 本発明の一態様に係るシリコン構造体の作製過程を説明する断面図。 本発明の一態様に係るＰＣＶＤ装置を説明する断面図。 本発明の実施例１に係る断面ＴＥ像。 本発明の実施例１に係る平面ＳＥ像。 本発明の実施例１に係る断面ＴＥ像。 本発明の実施例１に係るラマンスペクトル。 本発明の実施例１に係る断面ＴＥ像。 本発明の実施例２に係る光学写真および断面ＴＥ像。 本発明の実施例２に係る光学写真および断面ＴＥ像。 本発明の実施例２に係る光学写真および断面ＴＥ像。 本発明の実施例２に係る光学写真および断面ＴＥ像。 本発明の実施例２に係る光学写真および断面ＴＥ像。 本発明の実施例２に係る光学写真および断面ＴＥ像。 本発明の実施例２に係る光学写真および断面ＴＥ像。 本発明の実施例２に係る電子線回折像。 本発明の実施例２に係る断面ＳＥ像。 本発明の一態様に係る容量素子を説明する断面図。 本発明の一態様に係る容量素子を説明する断面図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
（実施の形態１）
本実施の形態では、本発明の一態様に係るシリコン構造体およびその作製方法について、図１乃至図３を用いて説明する。
まず、図１（Ａ）および図１（Ｂ）を用いて本発明の一態様に係るシリコン構造体について説明する。図１（Ａ）に本発明の一態様に係るシリコン構造体の断面を示し、図１（Ｂ）に本発明の一態様に係るシリコン構造体の平面を示す。ここで、図１（Ａ）に示す断面図は、図１（Ｂ）の破線Ａ−Ｂに対応している。
図１（Ａ）および図１（Ｂ）に示すシリコン構造体は、支持体１００上に設けられたアモルファスシリコン層１０２ａと、アモルファスシリコン層１０２ａの上に形成された複数のナノ構造体１０２ｄと、を有する。ナノ構造体１０２ｄは、アモルファスシリコンを含む下部構造体１０２ｂと、下部構造体１０２ｂ上に重畳して形成された、微結晶シリコンを含む上部構造体１０２ｃからなる。ここで図１（Ａ）に示すように、下部構造体１０２ｂと上部構造体１０２ｃの断面において、下部構造体１０２ｂの平面方向の最大幅ＬＢは上部構造体１０２ｃの平面方向の最大幅ＬＣ以下となる。
アモルファスシリコン層１０２ａは、非晶質構造を有するシリコンからなり、水素を含んでいる。アモルファスシリコン層１０２ａに含まれる水素は１×１０２０ａｔｏｍｓ／ｃｍ３以上とすることが好ましい。なお、アモルファスシリコン層１０２ａは、非晶質構造のみでなく、一部に微結晶などの異なる結晶構造を有しても良い。例えば、アモルファスシリコン層１０２ａ表面の一部に微結晶シリコンが形成されていてもよい。
また、アモルファスシリコン層１０２ａを設ける支持体１００は、後述するプラズマ処理に耐えるならばどのようなものを用いても良く、例えば、ガラス基板、セラミック基板、プラスチック基板、石英基板またはサファイア基板などの絶縁体でなる基板、シリコンなどの半導体基板、金属やステンレスなどの導電体でなる基板などを用いることもできる。また、必要に応じて支持体１００上に、絶縁膜や導電膜またはそれらを用いた素子層などを設けた上に、アモルファスシリコン層１０２ａを設けても良い。なお、本実施の形態において、支持体１００の表面は平坦な形状としているがこれに限られず、表面が凹凸形状を有する支持体１００を用いても良い。
下部構造体１０２ｂは、アモルファスシリコンを含んで形成されており、後述するように、アモルファスシリコン層をエッチングすることにより、下部構造体１０２ｂと、アモルファスシリコン層１０２ａは形成される。よって、下部構造体１０２ｂに含まれるシリコン原子と、アモルファスシリコン層１０２ａに含まれるシリコン原子とは共有結合によって結合されている。
また、下部構造体１０２ｂもアモルファスシリコン層１０２ａと同様に水素を含んでおり、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上の水素を含む。なお、下部構造体１０２ｂは、非晶質構造のみでなく、一部に微結晶などの異なる結晶構造を有しても良い。例えば、下部構造体１０２ｂ表面の一部に微結晶シリコンが形成されていてもよいし、上部構造体１０２ｃとの境界近傍に微結晶シリコンが形成されていてもよい。ただし、下部構造体１０２ｂにおいて、アモルファスシリコンの領域の方が微結晶シリコンの領域より大きくなるものとする。よって、下部構造体１０２ｂの電子線回折強度測定を行うことにより、同心円状のハローパターンが観測されることになる。
上部構造体１０２ｃは、微結晶シリコンを含んで形成されている。本明細書等において、微結晶シリコンとは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造を有するシリコンのことを指す。微結晶シリコンは、自由エネルギー的に安定な第３の状態を有するシリコンであって、短距離秩序を持ち格子歪みを有する結晶質なシリコンであり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状または針状の結晶粒が基板表面に対して法線方向に成長しているシリコンである。このため、柱状または針状の結晶粒の界面には、粒界が形成されることもある。なお、ここでの結晶粒径は、支持体１００表面に対して平行な面における結晶粒の最大直径をいう。また、結晶粒は、非晶質領域と、単結晶とみなせる微小結晶である結晶子を有する。また、結晶粒は双晶を有する場合もある。
微結晶シリコンでは、そのラマンスペクトルのピークが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側にシフトしている。すなわち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、不対結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。
なお、上部構造体１０２ｃは、微結晶構造のみでなく、一部に非晶質などの異なる結晶構造を有しても良い。例えば、上部構造体１０２ｃ表面の一部に非晶質シリコンが形成されていてもよいし、下部構造体１０２ｂとの境界近傍に非晶質シリコンが形成されていてもよい。ただし、上部構造体１０２ｃにおいて、微結晶シリコンの領域の方がアモルファスシリコンの領域より大きくなるものとする。よって、上部構造体１０２ｃの電子線回折強度測定を行うことにより、格子点に起因する複数のスポット状の回折パターンが観測されることになる。
また、アモルファスシリコン層１０２ａ、下部構造体１０２ｂまたは上部構造体１０２ｃのいずれか一または複数に、一導電型を付与する不純物元素を添加して導電性を与えても良い。一導電型を付与する不純物元素としては、周期表における１３族または１５族から選ばれた少なくとも一種の元素が好ましく、例えば、ｎ型を付与する場合にはリンまたはヒ素を、ｐ型を付与する場合にはホウ素を用いることができる。
ナノ構造体１０２ｄは、下部構造体１０２ｂと、下部構造体１０２ｂ上に重畳して形成された上部構造体１０２ｃからなり、その断面において、下部構造体１０２ｂの平面方向の最大幅ＬＢは上部構造体１０２ｃの平面方向の最大幅ＬＣ以下となる。つまり、ナノ構造体１０２ｄの断面形状において、上部構造体１０２ｃは下部構造体１０２ｂより外側に張り出すように形成されている。よって、ナノ構造体１０２ｄは、下部構造体１０２ｂと上部構造体１０２ｃにより形成される膨らみや括れを有する３次元的に複雑な形状となる。
また、ナノ構造体１０２ｄがこのような形状をとるのに加え、下部構造体１０２ｂがアモルファス状であり、上部構造体１０２ｃが微結晶状であるため、複数の上部構造体１０２ｃの層と比較して複数の下部構造体１０２ｂの層は密度が小さくなる。これにより、図１（Ａ）に示す断面図のように撮影した、断面ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像などにおいて、複数の上部構造体１０２ｃの層と複数の下部構造体１０２ｂの層に濃淡の差が明確に現れる。
また、下部構造体１０２ｂは、その断面において、平面方向の幅が上部構造体１０２ｃ側からアモルファスシリコン層１０２ａ側に向かうにつれて小さくなる形状とすることが好ましい。つまり、下部構造体１０２ｂの断面形状は、上底が下底より長い概略台形状とすることが好ましい。また、下部構造体１０２ｂの上面は上部構造体１０２ｃにより覆われており、その平面形状は、上部構造体１０２ｃの平面形状に相似し、且つ上部構造体１０２ｃの平面形状より小さい形状とすることが好ましい。
なお、下部構造体１０２ｂとアモルファスシリコン層１０２ａは、その境界が明確ではない。ここでは、それぞれの下部構造体１０２ｂの間に形成される谷底を含む面を、下部構造体１０２ｂとアモルファスシリコン層１０２ａとの一応の境界として扱う。
また、上部構造体１０２ｃは、上面中央から上部構造体１０２ｃの平面方向の最大幅ＬＣをとる周辺部までにかけて、平面方向の幅が大きくなるような曲面を有するように側面が形成されており、当該周辺部から下部構造体１０２ｂにかけて平面方向の幅が小さくなるような曲面を有するように側面が形成されていることが好ましい。
上部構造体１０２ｃは、下部構造体１０２ｂを覆うように重畳し、その平面形状は、下部構造体１０２ｂの平面形状に相似し、且つ下部構造体１０２ｂの平面形状より大きい形状とすることが好ましい。また、図１（Ｂ）に示すように上部構造体１０２ｃの平面形状は概略円形状となる場合が多いが、上部構造体１０２ｃの平面形状はこれに限られるものではない。
なお、下部構造体１０２ｂと上部構造体１０２ｃは、その境界が明確ではない。ここでは、下部構造体１０２ｂと上部構造体１０２ｃの断面において、少なくとも、下部構造体１０２ｂの平面方向の最大幅ＬＢをとる領域と、上部構造体１０２ｃの平面方向の最大幅Ｌｃをとる領域との間に、下部構造体１０２ｂと上部構造体１０２ｃとの境界が存在するものとして扱う。また、上述のように電子線回折強度測定を行うことにより、下部構造体１０２ｂでは同心円状のハローパターンが観測され、上部構造体１０２ｃでは格子点に起因するスポット状の回折パターンが観測されるので、電子線回折パターンの違いによって下部構造体１０２ｂと上部構造体１０２ｃとの境界を見ることもできる。
また、図１（Ａ）および図１（Ｂ）に示すように、複数のナノ構造体１０２ｄが、アモルファスシリコン層１０２ａ上に不規則に設けられる。また、図１（Ａ）および図１（Ｂ）に示すように、複数のナノ構造体１０２ｄの大きさはそれぞれ異なる場合がある。また、図１（Ａ）および図１（Ｂ）に示すように、複数のナノ構造体１０２ｄは、下部構造体１０２ｂまたは上部構造体１０２ｃにおいて、隣り合うナノ構造体１０２ｄと結合している場合がある。
本発明の一態様により、以上のような３次元的に複雑な形状のナノ構造体を有するシリコン構造体を提供することができる。このように、３次元的に複雑な形状のナノ構造体を形成することにより、平坦なシリコン層と比較して表面積を増大させることができる。
例えば、当該シリコン構造体を容量素子の電極下部に設け、容量素子の電極の形状を当該シリコン構造体と同様の形状とすることにより、容量素子の電極の平面面積を増大させることなく、容量素子の電極の表面積を増大させることができる。これにより、当該容量素子の平面面積を増大させることなく蓄積容量を増大させることができる。また、上述のように、シリコン構造体に、一導電型を付与する不純物元素を添加して導電性を与えることにより、当該シリコン構造体を直接容量素子の電極として用いることもできる。
次に、図２（Ａ）、図２（Ｂ）および図３を用いて本発明の一態様に係るシリコン構造体の作製方法およびそのメカニズムについて説明する。
まず、支持体１００上にアモルファスシリコン層１０２を形成する。アモルファスシリコン層１０２は、モノシラン又はジシラン等の水素化シリコンを用いて、ＣＶＤ法（プラズマＣＶＤ法及び熱ＣＶＤ法等を含む。）やスパッタリング法などの薄膜堆積法によって形成することができる。
ただし、上述のようにアモルファスシリコン層１０２は水素を含み、１×１０２０ａｔｏｍｓ／ｃｍ３以上の水素を含ませることが好ましい。よって、水素を含ませることが困難であるスパッタリング法よりもＣＶＤ法を用いることが好ましく、より好ましくはプラズマＣＶＤ法を用いる。プラズマＣＶＤ法を用いると、アモルファスシリコン層１０２を比較的低温で形成することが可能である。そのため形成したアモルファスシリコン層１０２に水素を多量に含ませることができる。このようにアモルファスシリコン層１０２に多量の水素を含ませることにより、後の工程で行う水素プラズマ処理において、アモルファスシリコン層１０２のエッチングを容易に行うことができる。
ここで、水素化シリコンの流量の１倍以上２０倍以下、好ましくは１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を含ませると、水素を含むアモルファスシリコン層１０２を形成することができる。また、上記の水素化シリコンを、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種又は複数種の希ガス元素により希釈して用いると、プラズマＣＶＤ法において生成されるプラズマを安定にすることができるため好ましい。
なお、アモルファスシリコン層１０２の膜厚は、好ましくは５０ｎｍ以上５００ｎｍ以下とし、より好ましくは７０ｎｍ以上２００ｎｍ以下とする。
以上のように、アモルファスシリコン層１０２をプラズマＣＶＤ法によって成膜する場合、例えば、図３に示す、平行平板型（容量結合型）プラズマＣＶＤ装置を用いることができる。図３に示すプラズマＣＶＤ装置は、処理室１２０と、ガス供給部１２２と、シャワープレート１２３と、排気口１２４と、上部電極１２５と、下部電極１２６と、ＲＦ電源１２７と、温度制御部１２９と、を有する。
図３に示すプラズマＣＶＤ装置により処理を行う際には、所定のガスを上部電極１２５内部に設けられたガス供給部１２２から供給する。ガスは、シャワープレート１２３を通って、偏りなく処理室１２０に導入される。上部電極１２５と下部電極１２６に接続されたＲＦ電源１２７により高周波電力が印加され、処理室１２０内のガスが励起され、プラズマが生成される。ここで、下部電極１２６を上下に稼動させて上部電極１２５と下部電極１２６との間隔を調節することができる。また、下部電極１２６内部に設けられた温度制御部１２９を用いることで、被処理物を加熱しつつプラズマ処理を行うことが可能になる。また、真空ポンプに接続された排気口１２４によって、処理室１２０内のガスが排気されている。真空ポンプとしては例えば、ターボ分子ポンプやドライポンプなどを用いることができる。また、排気口１２４と真空ポンプの間にバタフライ弁などの自動圧力制御（ＡＰＣ）システムを設けることが好ましい。
なお、本実施の形態においては、図３に示すプラズマＣＶＤ装置を用いて、電極間距離を２５ｍｍ、電極直径を２２７．３ｍｍ、圧力を１７０Ｐａ、高周波（ＲＦ）電源を発振周波数１３．５６ＭＨｚ、電力３０Ｗ、成膜時間を２１０秒、成膜ガス流量をＳｉＨ４：２８０ｓｃｃｍ、Ｈ２：３００ｓｃｃｍとして膜厚１００ｎｍのアモルファスシリコン層１０２を成膜した。
また、支持体１００については、図１（Ａ）を用いて説明した記載を参酌することができる。本実施の形態では、ガラス基板上に下地絶縁膜として窒化シリコン膜を設けて支持体１００とする。
次に、アモルファスシリコン層１０２に水素雰囲気下でプラズマ処理（以下、水素プラズマ処理とよぶ。）を行う。当該水素プラズマ処理は、プラズマＣＶＤ装置を用いて行うことが好ましく、平行平板型プラズマＣＶＤ装置を用いることがより好ましい。よって、当該水素プラズマ処理は図３に示すような、平行平板型プラズマＣＶＤ装置を用いて行うことが好ましい。
さらに当該水素プラズマ処理は、平行平板型プラズマＣＶＤ装置を用いて標準的に行われているプラズマＣＶＤ法やプラズマ処理と比較して高圧雰囲気、且つ高電力で行う。当該水素プラズマ処理は、処理室の圧力を５ｋＰａより大きくし、電極に与える電力を１０００Ｗより大きくすることが好ましく、さらに処理室の圧力を１０ｋＰａ以上とし、電極に与える電力を１３００Ｗ以上とすることがより好ましい。ただし、ここで電力を与える電極としては直径２２７．３ｍｍ、面積４０５８０ｍｍ２の円形の電極を想定している。よって、当該水素プラズマ処理は電極の面積１ｍｍ２あたりの電力を２４．６４ｍＷ／ｍｍ２より大きくすることが好ましく、さらに電極の面積１ｍｍ２あたりの電力を３２．０４ｍＷ／ｍｍ２以上とすることがより好ましい。
また、平行平板型プラズマＣＶＤ装置を用いた、このような高圧高電力下における水素プラズマ処理においては、プラズマＣＶＤ装置の電極間で高密度プラズマが生成しうる。これによりプラズマＣＶＤ装置の電極が過剰に加熱されるおそれがあり、処理室内の圧力を安易に大気圧に近づけるのは危険を伴う。よって、プラズマＣＶＤ装置の損傷のおそれ等を考慮して、当該水素プラズマ処理は、処理室の圧力を２０ｋＰａより小さくし、電極に与える電力を２０００Ｗより小さくし、電極の面積１ｍｍ２あたりの電力を４９．２９ｍＷ／ｍｍ２より小さくすることが好ましい。
また、当該水素プラズマ処理において、上記の水素を、ヘリウム、アルゴン、クリプトン及びネオンから選ばれた一種又は複数種の希ガス元素により希釈して用いると、プラズマ処理で生成されるプラズマを安定にすることができるため好ましい。ただし、当該水素プラズマ処理における希ガスの流量は水素ガスの流量以下となるようにすることが好ましい。
また、当該水素プラズマ処理は、基板温度を２００℃以上３００℃以下の範囲で行うことがより好ましい。ここで、基板温度を低く設定することによって、下部構造体１０２ｂの形成速度を向上させることができる。
なお、本実施の形態においては、図３に示すプラズマＣＶＤ装置を用いて、電極間距離を７ｍｍ、電極直径を２２７．３ｍｍ、圧力を１００００Ｐａ、高周波（ＲＦ）電源を発振周波数１３．５６ＭＨｚ、電力１３００Ｗ、成膜時間を６００秒、ガス流量をＨ２：３０００ｓｃｃｍ、基板温度を３００℃としてアモルファスシリコン層１０２の水素プラズマ処理を行った。
ここで、図２（Ａ）および図２（Ｂ）を用いて当該水素プラズマ処理において、どのようなメカニズムで図１（Ａ）および図１（Ｂ）に示すシリコン構造体が形成されるかについて説明する。
本実施の形態に係るシリコン構造体は、水素プラズマ処理において、アモルファスシリコン層１０２の表面に微結晶シリコンを成長させる反応過程と、露出しているアモルファスシリコン層１０２の表面をエッチングする反応過程を並行して進行させることにより形成される。
図２（Ａ）に示すように、水素ガス雰囲気中においてプラズマを発生させることにより、水素ラジカル１１０が発生し、水素ラジカル１１０によって支持体１００上に設けられたアモルファスシリコン層１０２はエッチングされる。アモルファスシリコン層１０２中のシリコン原子の結合が水素ラジカル１１０のダメージによって切断されると、当該シリコン原子はアモルファスシリコン層１０２から切り離され、シリコンを含むラジカル１１２となって、アモルファスシリコン層１０２から放出される。ここで、アモルファスシリコン層１０２中において、シリコン原子は、シリコン原子どうしで結合している他に、水素原子で結合手が終端化されている場合や、結合する原子が存在せずに不対結合手が形成されている場合がある。よって、シリコンを含むラジカル１１２としては、ＳｉＨラジカル、ＳｉＨ２ラジカル、ＳｉＨ３ラジカルなどの一つのシリコン原子に１〜３個の水素原子が結合したラジカルが含まれる。また、シリコンを含むラジカル１１２として複数のシリコン原子に水素原子が結合したラジカルが含まれる場合もある。
そして、処理室内に放出されたシリコンを含むラジカル１１２は、アモルファスシリコン層１０２の表面に堆積する。堆積したシリコンは水素ラジカル１１０によって、シリコン原子の不安定な結合の切断とシリコン原子の再配列を繰り返すことで安定な構造をとるように成長し、微結晶シリコンの結晶核１０２ｅが形成される。
微結晶シリコンの結晶核１０２ｅとアモルファスシリコン層１０２では、アモルファスシリコン層１０２の方が水素プラズマ雰囲気下におけるエッチングレートが大きくなる。よって、表面に結晶核１０２ｅが形成されていない、露出したアモルファスシリコン層１０２が選択的にエッチングされ、結晶核１０２ｅの下のアモルファスシリコン層１０２は残存する。その一方で結晶核１０２ｅにおいては、アモルファスシリコン層１０２のエッチングにより放出される、シリコンを含むラジカル１１２と結合して微結晶シリコンが成長する。
このようにして、微結晶シリコンの結晶核１０２ｅが成長して上部構造体１０２ｃが形成され、上部構造体１０２ｃの下のアモルファスシリコン層がえぐられるようにエッチングされ、残存した部分に下部構造体１０２ｂが形成される。よって、その断面において、下部構造体１０２ｂの平面方向の最大幅ＬＢは上部構造体１０２ｃの平面方向の最大幅ＬＣ以下となる。
ここで、当該水素プラズマ処理を上述のような高圧雰囲気下で行うことにより、プラズマＣＶＤ装置の電極間における水素ガスの密度を大きくすることができるので、プラズマを当該電極間、つまりアモルファスシリコン層１０２の周囲に高密度に形成することができる。さらに、当該水素プラズマ処理を上述のような高電力下で行うことにより、プラズマが形成される範囲の水素ガスに十分なエネルギーを与え、水素ガスを不足なくラジカル化することができる。これにより、十分な数の水素ラジカルが生成されるので、アモルファスシリコン層１０２の表面における微結晶シリコンの成長速度を十分に促進させることができる。
また、このようなプラズマ処理においては、水素ラジカルとともに水素イオンも形成され、電極間の電界により加速された水素イオンは、当該微結晶シリコンをエッチングしてしまうおそれがある。しかし、当該水素プラズマ処理を上述のような高圧雰囲気下で行うことにより、水素イオンがすぐに他の水素イオンなどと衝突してしまい、十分な運動エネルギーを得ることができないので、当該微結晶シリコンのエッチングの危険性を減少させることができる。また、このことはアモルファスシリコン層１０２のエッチング速度についても言うことができる。つまり、当該水素プラズマ処理を上述のような高圧雰囲気下で行うことにより、電極間の電界により加速された水素イオンによる急激なアモルファスシリコン層１０２のエッチングを抑制し、アモルファスシリコン層１０２のエッチング速度の安定化を図ることができる。
これにより、アモルファスシリコン層１０２の表面における微結晶シリコンの成長速度とアモルファスシリコン層１０２表面のエッチング速度のバランスを取ることができるので、例えば、アモルファスシリコン層１０２のエッチング速度が大きすぎてアモルファスシリコン層１０２のエッチングだけしか行われないというようなことを防ぐことができる。
このようにして、図２（Ｂ）に示すように、アモルファスシリコン層１０２の表面に微結晶シリコンを成長させる反応過程により複数の上部構造体１０２ｃが形成され、並行して、露出しているアモルファスシリコン層１０２の表面をエッチングする反応過程により複数の上部構造体１０２ｃの下に複数の下部構造体１０２ｂが形成される。これにより、支持体１００上に設けられたアモルファスシリコン層１０２ａ上に、下部構造体１０２ｂと上部構造体１０２ｃからなる複数のナノ構造体１０２ｄが形成される。
また、上記のアモルファスシリコン層１０２の成膜、およびアモルファスシリコン層１０２の水素プラズマ処理は、外気に曝さず連続して行うことが好ましい。また、支持体１００上に下地絶縁膜を形成する場合、当該下地絶縁膜の成膜も含めて外気に曝さず連続して行うことが好ましい。このように、シリコン構造体の作製を外気に曝さず連続して行うことにより、当該シリコン構造体中に不純物などが含まれることを防ぐことができる。
以上の方法を用いることにより、３次元的に複雑な形状のナノ構造体を有するシリコン構造体を、自然と秩序が生じて自分自身で秩序的なパターン形成が行われる現象を利用して簡便に作製することができる。このように、３次元的に複雑な形状のナノ構造体を、フォトリソグラフィなどのリソグラフィ技術を用いて作製する場合、複数のマスクを用いる必要があるが、本実施の形態に示すシリコン構造体の作製方法では、そのような処理は必要ないので、スループットの向上およびコストの削減を図ることができる。
また、本実施の形態に示すシリコン構造体の作製方法では、プラズマＣＶＤ法とプラズマ処理のみでシリコン構造体を作製することができるので、作製工程に必要とされる温度を２００℃乃至３００℃程度の比較的低温に抑えることができる。これにより、シリコン構造体を形成する支持体として比較的耐熱温度の低いガラス基板などを容易に用いることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示すシリコン構造体を用いて容量素子を構成する例について、図１８および図１９を用いて説明する。
図１８（Ａ）に本発明の一態様に係る容量素子４２０の断面図を示す。図１８（Ａ）に示す容量素子４２０は、支持体４００上に設けられたアモルファスシリコン層４０２ａと、アモルファスシリコン層４０２ａの上に形成された複数のナノ構造体４０２ｄと、アモルファスシリコン層４０２ａおよびナノ構造体４０２ｄ上に形成された絶縁層４０４と、絶縁層４０４上に形成された電極層４０６とを有する。ナノ構造体４０２ｄは、アモルファスシリコンを含む下部構造体４０２ｂと、下部構造体４０２ｂ上に重畳して形成された、微結晶シリコンを含む上部構造体４０２ｃからなる。ここで、アモルファスシリコン層４０２ａおよびナノ構造体４０２ｄは、一導電型を付与する不純物元素を添加して導電性が与えられている。すなわち、図１８（Ａ）に示す容量素子４２０において、アモルファスシリコン層４０２ａおよびナノ構造体４０２ｄは容量素子４２０の一方の電極として機能し、電極層４０６は容量素子４２０の他方の電極として機能し、絶縁層４０４は容量素子４２０の誘電体として機能する。
なお、支持体４００は実施の形態１に示す支持体１００と、アモルファスシリコン層４０２ａは実施の形態１に示すアモルファスシリコン層１０２ａと、下部構造体４０２ｂは実施の形態１に示す下部構造体１０２ｂと、上部構造体４０２ｃは実施の形態１に示す上部構造体１０２ｃと、ナノ構造体４０２ｄは実施の形態１に示すナノ構造体１０２ｄと対応しており、それぞれ詳細については実施の形態１の記載を参酌することができる。また、絶縁層４０４、電極層４０６は、容量素子４２０に要求される性能に合わせて適宜材料を選択すればよい。
また、支持体４００とアモルファスシリコン層４０２ａの間には、容量素子４２０の用途に合わせて、下地絶縁膜や配線層やトランジスタなどの半導体素子を適宜設けることができる。
このように３次元的に複雑な形状のナノ構造体を有するシリコン構造体を、容量素子の一方の電極として用いることにより、平坦なシリコン層を用いた場合と比較して、当該容量素子の電極の表面積を増大させることができる。これにより、当該容量素子の平面面積を増大させることなく当該容量素子の蓄積容量を増大させることができる。
また、容量素子４２０では、３次元的に複雑な形状のナノ構造体を有するシリコン構造体を容量素子の一方の電極として用いたが、本実施の形態に示す容量素子はこれに限られるものではない。図１８（Ｂ）に容量素子４２０とは異なる態様の容量素子４２２を示す。容量素子４２２は、支持体４００上に設けられたアモルファスシリコン層４０２ａと、アモルファスシリコン層４０２ａの上に形成された複数のナノ構造体４０２ｄと、アモルファスシリコン層４０２ａおよびナノ構造体４０２ｄ上に形成された電極層４０８と、電極層４０８上に形成された絶縁層４０４と、絶縁層４０４上に形成された電極層４０６とを有する。ナノ構造体４０２ｄは、アモルファスシリコンを含む下部構造体４０２ｂと、下部構造体４０２ｂ上に重畳して形成された、微結晶シリコンを含む上部構造体４０２ｃからなる。すなわち、図１８（Ｂ）に示す容量素子４２２において、電極層４０８は容量素子４２２の一方の電極として機能し、電極層４０６は容量素子４２２の他方の電極として機能し、絶縁層４０４は容量素子４２２の誘電体として機能する。
つまり、容量素子４２２は、電極層４０８が設けられている点において容量素子４２０と異なる。それ以外の部分は容量素子４２０と同様なので詳細はそちらを参酌することができる。ただし、容量素子４２２において、アモルファスシリコン層４０２ａおよびナノ構造体４０２ｄは、電極として機能しなくてもよいので必ずしも導電性を与えられていなくてもよい。また、絶縁層４０４、電極層４０６および電極層４０８は、容量素子４２２に要求される性能に合わせて適宜材料を選択すればよい。
このように、シリコン構造体上に設けられ、３次元的に複雑な形状を反映した電極層を、容量素子の一方の電極として用いることにより、平坦な電極層を用いた場合と比較して、当該容量素子の電極の表面積を増大させることができる。これにより、当該容量素子の平面面積を増大させることなく当該容量素子の蓄積容量を増大させることができる。
また、容量素子４２０および容量素子４２２は平坦な支持体４００上に設けられたが、本実施の形態に示す容量素子はこれに限られるものではない。例えば、図１９（Ａ）に示すように、支持体４１０に設けられたトレンチ４１１の底面および内壁面に接するように容量素子４２４を形成してもよい。また、図１９（Ｂ）に示すように、支持体４００上に形成された凸状の構造体４１２の上面および側面に接するように容量素子４２６を形成してもよい。ここで、凸状の構造体４１２は、導電体としてもよいし、絶縁体としてもよく、容量素子４２６に要求される性能に合わせて適宜材料を選択すればよい。なお図１９（Ａ）および図１９（Ｂ）において、容量素子４２４および容量素子４２６は、容量素子４２０と同様にアモルファスシリコン層４０２ａと、下部構造体４０２ｂおよび上部構造体４０２ｃからなるナノ構造体４０２ｄと、絶縁層４０４と、電極層４０６からなるがこれに限られず、容量素子４２２と同様の構造としてもよい。
ここで、本実施の形態に示すシリコン構造体は、フォトリソグラフィなどのリソグラフィ技術を用いずに形成されるので、トレンチ４１１の内壁面や凸状の構造体４１２の側面にも比較的容易に形成することができる。このように３次元的に複雑な形状のナノ構造体を有するシリコン構造体を、トレンチの内壁面や凸状の構造体の側面に設けて容量素子の一方の電極として用いることにより、当該容量素子の電極の表面積をさらに増大させることができる。これにより、当該容量素子の平面面積を増大させることなく当該容量素子の蓄積容量を増大させることができる。
また、本実施の形態に示すシリコン構造体は、プラズマＣＶＤ法とプラズマ処理のみで作製することができるので、作製工程に必要とされる温度を２００℃乃至３００℃程度の比較的低温に抑えることができる。これにより、シリコン構造体を形成する支持体として比較的耐熱温度の低いガラス基板などを容易に用いることができる。例えば、表示装置などで表示部と駆動回路部を同一のガラス基板上に形成する場合、表示部および駆動回路部のトランジスタとともに本実施の形態に示す容量素子を駆動回路部に設けることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
本実施例においては、本発明に係るシリコン構造体を作製し、当該シリコン構造体を観察した結果について説明する。
本実施例では、ガラス基板上に窒化シリコン層を形成し、さらに窒化シリコン層上にシリコン構造体を形成したサンプルＡと、比較対象として、シリコン構造体の代わりに平坦なアモルファスシリコン層を形成したサンプルＢを作製した。各サンプルは以下に示す方法で作製した。
まず、プラズマＣＶＤ法を用いてガラス基板上に膜厚３００ｎｍの窒化シリコン層を成膜した。窒化シリコン層は、図３に示すような平行平板型のプラズマＣＶＤ装置を用いて、電極間距離を２６ｍｍ、電極直径を２２７．３ｍｍ、圧力を１０００Ｐａ、高周波（ＲＦ）電源を発振周波数１３．５６ＭＨｚ、電力２００Ｗ、成膜時間を４６２秒、ガス流量をＳｉＨ４：１５ｓｃｃｍ、Ｈ２：２００ｓｃｃｍ、Ｎ２：１８０ｓｃｃｍ、ＮＨ３：５００ｓｃｃｍ、上部電極温度を２００℃、基板温度を３００℃として成膜を行った。
次に、プラズマＣＶＤ法を用いて窒化シリコン層上に膜厚１００ｎｍのアモルファスシリコン層を成膜した。アモルファスシリコン層は、図３に示すような平行平板型のプラズマＣＶＤ装置を用いて、電極間距離を２５ｍｍ、電極直径を２２７．３ｍｍ、圧力を１７０Ｐａ、高周波（ＲＦ）電源を発振周波数１３．５６ＭＨｚ、電力３０Ｗ、成膜時間を２１０秒、成膜ガス流量をＳｉＨ４：２８０ｓｃｃｍ、Ｈ２：３００ｓｃｃｍとして成膜した。このようにして、ガラス基板上に窒化シリコン層を形成し、さらに窒化シリコン層上に平坦なアモルファスシリコン層を形成したサンプルＢを作製した。
さらに、サンプルＡには、先の実施の形態に示す水素プラズマ処理を行った。当該水素プラズマ処理は、図３に示すような平行平板型のプラズマＣＶＤ装置を用いて、電極間距離を７ｍｍ、電極直径を２２７．３ｍｍ、圧力を１００００Ｐａ、高周波（ＲＦ）電源を発振周波数１３．５６ＭＨｚ、電力１３００Ｗ、成膜時間を６００秒、ガス流量をＨ２：３０００ｓｃｃｍ、基板温度を３００℃として行った。このようにして、ガラス基板上に窒化シリコン層を形成し、さらに窒化シリコン層上にシリコン構造体を形成したサンプルＡを作製した。
以上のサンプルＡおよびサンプルＢについて、走査透過型電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて、サンプル断面の位相コントラスト像（ＴＥ像）を撮影し、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて、サンプル平面の二次電子像（ＳＥ像）を撮影した。
図４（Ａ）にサンプルＡのＴＥ像（倍率２０００００倍）を示し、図４（Ｂ）にサンプルＢのＴＥ像（倍率２０００００倍）を示し、図５（Ａ）にサンプルＡのＳＥ像（倍率２０００００倍）を示し、図５（Ｂ）にサンプルＢのＳＥ像（倍率２０００００倍）を示す。また、図６（Ａ）にサンプルＡのＴＥ像（倍率２５００００倍）を示し、図６（Ｂ）にサンプルＢのＴＥ像（倍率２５００００倍）を示す。
なお、本実施例において、ＴＥ像は、株式会社日立ハイテクノロジーズ製ＨＤ−２３００を用いて加速電圧２００ｋＶで撮影した。また、本実施例において、ＳＥ像は、株式会社日立ハイテクノロジーズ製Ｓ−４８００を用いて加速電圧２００ｋＶで撮影した。
サンプルＢは、図４（Ｂ）に示すように、ガラス基板上に窒化シリコン層２１１が形成され、窒化シリコン層２１１上に平坦なアモルファスシリコン層２１２が形成されている。それに対して、サンプルＡは、図４（Ａ）に示すように、ガラス基板上に窒化シリコン層２０１が形成され、窒化シリコン層２０１上にアモルファスシリコン層２０２ａが形成され、アモルファスシリコン層２０２ａ上に下部構造体２０２ｂが形成され、下部構造体２０２ｂ上に上部構造体２０２ｃが形成されている。つまり、サンプルＡでは先の実施の形態に示すシリコン構造体が形成されている。なお、上部構造体２０２ｃの上には、カーボンコートと白金コートを積層して、ＴＥ像撮影のための保護膜として設けている。以下のＴＥ像およびＳＥ像にも同様に、サンプルの上にカーボンコートと白金コートが保護膜として設けられている。
ＴＥ像では、サンプルを透過した電子線と、サンプルで散乱されて位相にズレが生じた電子線の干渉によりコントラストが生じるので、サンプル中の密度分布に応じてＴＥ像のコントラストが決定される。よって、図４（Ａ）に示す窒化シリコン層２０１とアモルファスシリコン層２０２ａや、図４（Ｂ）に示す窒化シリコン層２１１とアモルファスシリコン層２１２は、密度が大きく、密度分布にばらつきがほとんど見られないのに対して、図４（Ａ）に示す上部構造体２０２ｃおよび下部構造体２０２ｂが形成されている層には、密度分布にばらつきが生じていることが分かる。つまり、図４（Ａ）の下部構造体２０２ｂおよび上部構造体２０２ｃが形成されている層において、明部には空洞が形成されていることが分かる。
上部構造体２０２ｃにおいては、塊状の暗部が形成されているのに対して、下部構造体２０２ｂにおいては、上部構造体２０２ｃの当該塊状の暗部の下に重畳するように、柱状の暗部が形成されており、上部構造体２０２ｃが形成されている層より下部構造体２０２ｂが形成されている層の方が明部が多い、つまり空洞が多いことが分かる。さらに、上部構造体２０２ｃの暗部の方が下部構造体２０２ｂの暗部よりも濃淡が濃くなっているので、上部構造体２０２ｃは下部構造体２０２ｂよりも、より密な構造をとっており、上部構造体２０２ｃは主に微結晶シリコンにより形成され、下部構造体２０２ｂは主にアモルファスシリコンにより形成されていることが推測される。
また、図６（Ｂ）に示すように、サンプルＢにおいて、アモルファスシリコン層２１２は窒化シリコン層２１１上に約１０５ｎｍの膜厚で成膜されており、これは、水素プラズマ処理を行う前のサンプルＡにおいても同様である。それに対して図６（Ａ）では、アモルファスシリコン層２０２ａの膜厚が７０ｎｍ程度となっており、アモルファスシリコン層２０２ａ、下部構造体２０２ｂおよび上部構造体２０２ｃを合わせた厚さは厚い部分で１３０ｎｍ程度、薄い部分で１００ｎｍ程度となっている。つまり、アモルファスシリコン層２０２ａは３０ｎｍ程度エッチングされ、上部構造体２０２ｃを構成する微結晶シリコンは、３０ｎｍ程度の膜厚に成長していることが推測される。
また、サンプルＢの表面には図５（Ｂ）に示すように、アモルファスシリコン層２１２しか観察されていないが、サンプルＡの表面には図５（Ａ）に示すように、微結晶シリコンからなる上部構造体２０２ｃと、上部構造体２０２ｃの隙間から露出して見えるアモルファスシリコン層２０２ａが観察された。なお、図５（Ａ）における上部構造体２０２ｃの間隔は、図１（Ｂ）に示す上部構造体１０２ｃの間隔と比較して狭く見えるが、これは、図５（Ａ）の上部構造体２０２ｃ上に形成されたプラチナコートが一緒に撮影されているからであり、実際の上部構造体２０２ｃの間隔はもっと大きくなる。
以上より、サンプルＡでは、アモルファスシリコン層２０２ａ上に下部構造体２０２ｂと、下部構造体２０２ｂ上に重畳して形成された上部構造体２０２ｃとからなるナノ構造体が形成されており、当該ナノ構造体はその断面において、下部構造体２０２ｂの平面方向の最大幅が上部構造体２０２ｃの平面方向の最大幅以下であることが分かった。
また、サンプルＡおよびサンプルＢについてラマン分光分析を用いて、ラマンスペクトルの測定を行った結果を図７に示す。図７は、縦軸にラマン散乱強度（任意単位）をとり、横軸にラマンシフト（ｃｍ−１）をとる。
サンプルＢは、約４８０ｃｍ−１のラマンシフトに緩やかなピークを持つラマンスペクトルを示している。それに対してサンプルＡは、サンプルＢと同様に約４８０ｃｍ−１のラマンシフトに緩やかなピークを持つが、それに加えて約５１６ｃｍ−１のラマンシフトに鋭いピークを持つ。
サンプルＡとサンプルＢの両方に見られる、約４８０ｃｍ−１のラマンシフトの緩やかなピークはアモルファスシリコンに起因するものである。サンプルＡにのみ見られる、約５１６ｃｍ−１のラマンシフトの鋭いピークはサンプルＡの上部構造体２０２ｃに含まれる微結晶シリコンに起因するものと考えられ、確かに、単結晶シリコンに現れる５２０ｃｍ−１のラマンシフトのピークよりも低波数側にシフトしている。
以上より、本発明に係るシリコン構造体には、アモルファスシリコンと微結晶シリコンの両方が含まれていると言うことができる。
また、サンプルＡとは異なる基板温度で水素プラズマ処理を行ってシリコン構造体を作製した、サンプルＣおよびサンプルＤについて、ＳＴＥＭを用いてサンプル断面のＴＥ像を撮影した。ここで、サンプルＣは基板温度を２５０℃とし、サンプルＤは基板温度を２００℃とし、それ以外の条件はサンプルＡと同様にしてサンプル作製を行った。
図８（Ａ）にサンプルＣのＴＥ像（倍率２０００００倍）を示し、図８（Ｂ）にサンプルＤのＴＥ像（倍率２０００００倍）を示す。
サンプルＡと同様に、図８（Ａ）に示すサンプルＣは、ガラス基板上に窒化シリコン層２２１が形成され、窒化シリコン層２２１上にアモルファスシリコン層２２２ａが形成され、アモルファスシリコン層２２２ａ上に下部構造体２２２ｂが形成され、下部構造体２２２ｂ上に上部構造体２２２ｃが形成されている。また、サンプルＡと同様に、図８（Ｂ）に示すサンプルＤは、ガラス基板上に窒化シリコン層２３１が形成され、窒化シリコン層２３１上にアモルファスシリコン層２３２ａが形成され、アモルファスシリコン層２３２ａ上に下部構造体２３２ｂが形成され、下部構造体２３２ｂ上に上部構造体２３２ｃが形成されている。
ただし、サンプルＣのアモルファスシリコン層２２２ａの膜厚はサンプルＡのアモルファスシリコン層２０２ａの膜厚より薄くなっており、サンプルＤのアモルファスシリコン層２３２ａの膜厚はさらに薄くなっている。また、サンプルＣの上部構造体２２２ｃおよびサンプルＤの上部構造体２３２ｃも、サンプルＡの上部構造体２０２ｃより大きくなっている。また、図８（Ｂ）の上部構造体２３２ｃが形成されている層では、微結晶シリコンが抜けてしまったような大きな空間が見られる。
ここで、サンプルＡ、サンプルＣ、サンプルＤの順番で水素プラズマ処理時の基板温度が低くなることを考えると、水素プラズマ処理の際の基板温度を２００℃以上３００℃以下の範囲にすることにより、微結晶シリコンの成長速度およびアモルファスシリコンのエッチング速度を安定にすることができ、当該基板温度の範囲内で基板温度を下げることにより、微結晶シリコンの成長速度およびアモルファスシリコンのエッチング速度の向上を図ることができると推測される。
本実施例においては、各種条件において本発明に係るシリコン構造体を作製し、当該シリコン構造体を観察した結果について説明する。
本実施例では、比較対象として、ガラス基板上に窒化シリコン層を形成し、さらに窒化シリコン層上に、平坦なアモルファスシリコン層を形成したサンプルＥと、サンプルＥと同様の方法で作製し、さらに水素プラズマ処理の圧力と電力を各々に設定してシリコン構造体を形成したサンプルＦ乃至サンプルＫを用意した。
サンプルＥはサンプルＢと同じ方法で作製し、サンプルＫはサンプルＡと同じ方法で作製した。サンプルＦ乃至サンプルＪは、それぞれサンプルＡとは、水素プラズマ処理における圧力または電力を変更して作製した。サンプルＦは圧力を１０００Ｐａにして電力を１０００Ｗとし、サンプルＧは圧力を５０００Ｐａにして電力を１０００Ｗとし、サンプルＨは圧力を１００００Ｐａにして電力を１０００Ｗとし、サンプルＩは圧力を１０００Ｐａにして電力を１３００Ｗとし、サンプルＪは圧力を５０００Ｐａにして電力を１３００Ｗとし、それ以外の条件はサンプルＡと同様にしてサンプル作製を行った。
以上のサンプルＥ乃至サンプルＫについて、サンプル平面の光学写真を撮影し、さらに、ＳＴＥＭを用いて、サンプル断面の位相コントラスト像（ＴＥ像）またはサンプル断面の二次電子像（ＳＥ像）を撮影した。
図９（Ａ）にサンプルＥの光学写真を示し、図９（Ｂ）にサンプルＥのＴＥ像（倍率２０００００倍）を示し、図１０（Ａ）にサンプルＦの光学写真を示し、図１０（Ｂ）にサンプルＦのＴＥ像（倍率２０００００倍）を示し、図１１（Ａ）にサンプルＧの光学写真を示し、図１１（Ｂ）にサンプルＧのＴＥ像（倍率２０００００倍）を示し、図１２（Ａ）にサンプルＨの光学写真を示し、図１２（Ｂ）にサンプルＨのＴＥ像（倍率２０００００倍）を示し、図１３（Ａ）にサンプルＩの光学写真を示し、図１３（Ｂ）にサンプルＩのＴＥ像（倍率１０００００倍）を示し、図１４（Ａ）にサンプルＪの光学写真を示し、図１４（Ｂ）にサンプルＪのＴＥ像（倍率２０００００倍）を示し、図１５（Ａ）にサンプルＫの光学写真を示し、図１５（Ｂ）にサンプルＫのＴＥ像（倍率２０００００倍）を示し、図１７にサンプルＫのＳＥ像（倍率１０００００倍）を示す。なお、図９（Ｂ）乃至図１５（Ｂ）に示す断面ＴＥ像は、図９（Ａ）乃至図１５（Ａ）に示す光学写真中央の円で囲まれた部分の断面に対応している。
なお、本実施例において、ＴＥ像およびＳＥ像は、株式会社日立ハイテクノロジーズ製ＨＤ−２３００を用いて加速電圧２００ｋＶで撮影した。
サンプルＥは、図９（Ａ）および図９（Ｂ）に示すように、ガラス基板上に窒化シリコン層３０１が形成され、窒化シリコン層３０１上に平坦なアモルファスシリコン層３０２が形成されている。サンプルＦ乃至サンプルＫについても水素プラズマ処理を行う前までは、図９（Ａ）および図９（Ｂ）に示すような構造であったものと考えることができる。なお、アモルファスシリコン層３０２の上には、カーボンコートと白金コートを積層して、ＴＥ像撮影のための保護膜として設けている。他のＴＥ像およびＳＥ像にも同様に、サンプルの上にカーボンコートと白金コートが保護膜として設けられている。
サンプルＦは、図１０（Ａ）に示すように、中央部のアモルファスシリコン層が水素プラズマ処理によって除去されてしまっているのが分かる。また、アモルファスシリコン層が残存している周辺部についても、サンプルＡのアモルファスシリコン層と比較してコントラストが薄くなっており、アモルファスシリコン層の膜厚が薄くなっているのが分かる。図１０（Ｂ）に示すサンプル中央部の断面においても、ガラス基板上の窒化シリコン層３１１の上には何も形成されておらず、保護用のカーボンコートと白金コートしか見られない。
サンプルＧは、図１１（Ａ）および図１１（Ｂ）に示すように、窒化シリコン層３２１上にサンプルＡと比較して非常に膜厚が薄いアモルファスシリコン層３２２が形成されている。水素プラズマ処理によりアモルファスシリコン層の大部分がエッチングされているが、サンプルＦのように完全にアモルファスシリコン層が除去されてしまっている部分は見受けられない。
サンプルＨは、図１２（Ａ）および図１２（Ｂ）に示すように、窒化シリコン層３３１上にサンプルＡのアモルファスシリコン層３０２の半分程度の膜厚のアモルファスシリコン層３３２が形成されている。
サンプルＩは、図１３（Ａ）に示すように、中央部のアモルファスシリコン層が周辺部よりも薄くなっている。図１３（Ｂ）に示すように、サンプルＩの中央部には、ガラス基板上に窒化シリコン層３４１が形成され、窒化シリコン層３４１上に非常に膜厚が薄いアモルファスシリコン層３４２が形成され、アモルファスシリコン層３４２上に微結晶シリコン層３４４が形成されていたようであったが、アモルファスシリコン層３４２の膜厚が非常に薄かったため、ＴＥ像の撮影処理によって、アモルファスシリコン層３４２と微結晶シリコン層３４４が分離してしまった。
サンプルＪは、図１４（Ａ）および図１４（Ｂ）に示すように、窒化シリコン層３５１上にサンプルＡと比較して非常に膜厚が薄いアモルファスシリコン層３５２が形成されている。さらに部分的に極膜厚が薄い微結晶シリコン層３５４が形成されているのが分かる。これは、微結晶シリコン層３５４上のカーボンコートおよび白金コートが微結晶シリコン層３５４の形状に合わせて凸状になっていることからも分かる。
サンプルＫは、図１５（Ｂ）に示すように実施例１のサンプルＡと同様に、ガラス基板上に窒化シリコン層３６１が形成され、窒化シリコン層３６１上にアモルファスシリコン層３６２ａが形成され、アモルファスシリコン層３６２ａ上に下部構造体３６２ｂが形成され、下部構造体３６２ｂ上に上部構造体３６２ｃが形成されている。つまり、サンプルＫでは先の実施の形態に示すシリコン構造体が形成されている。
また、図１５（Ａ）では、サンプルＫの基板の上半分が下半分とコントラストが違っているが、これは、サンプルＫの基板の上半分を不織布で力を強く入れて拭いた際に上部構造体３６２ｃと下部構造体３６２ｂが除去されたものである。撮影の過程でアモルファスシリコン層３４２と微結晶シリコン層３４４が分離してしまったサンプルＩと比較しても、サンプルＫのシリコン構造体は十分な強度を有していると言える。
さらに、図１５（Ｂ）ではＴＥ像左側の上部構造体３６２ｃ中に、縞状の濃淡で表される微結晶シリコン層３６４が形成されているのが観察された。これは、微結晶シリコン層３６４を透過した電子線と、微結晶シリコン層３６４の規則性のある結晶構造において回折された電子線が干渉した干渉縞が撮影されたものと考えられる。これにより、上部構造体は、規則性のある結晶構造を持つ微結晶シリコンを有することが示された。ただし、このような微結晶シリコン層による干渉縞は、微結晶シリコン層の結晶方位とＴＥ像撮影に用いる電子線の入射方向が揃っていなければ撮影されないので、干渉縞が見えていないだけで、上部構造体３６２ｃ中には微結晶シリコン層３６４以外にも微結晶シリコンが含まれている。
さらに、図１５（Ｂ）に示す、アモルファスシリコン層３６８ａ、下部構造体３６８ｂおよび上部構造体３６８ｃについて電子線回折強度測定を行った結果について図１６（Ａ）乃至図１６（Ｃ）に示す。図１６（Ａ）は、アモルファスシリコン層３６８ａの電子線回折像であり、同心円状のハローパターンが撮影されているのが分かる。また、図１６（Ｂ）は、下部構造体３６８ｂの電子線回折像であり、図１６（Ａ）と同様に同心円状のハローパターンが撮影されているのが分かる。図１６（Ｃ）は、上部構造体３６８ｃの電子線回折像であり、図１６（Ａ）および図１６（Ｂ）とは異なり、格子点に起因する複数のスポット状の回折パターンが撮影されているのが分かる。よって、下部構造体３６８ｂにアモルファスシリコンが含まれており、上部構造体３６８ｃに微結晶シリコンが含まれていることが確かに示された。
また、図１７は、サンプルＫの断面のＳＥ像であり、当然上述のように、窒化シリコン層３６１、アモルファスシリコン層３６２ａ、下部構造体３６２ｂ、上部構造体３６２ｃが形成されている。ただし、当該ＳＥ像においては、上部構造体３６２ｃと上部構造体３６２ｃ上のカーボンコートのコントラストが小さくなってしまっている。ＳＥ像では、サンプル表面に照射した一次電子の衝突によりサンプル表面から放出される二次電子を検出することでコントラストが生じるので、サンプルの表面形状に応じてＳＥ像のコントラストが決定される。
よって、図１７に示すように、下部構造体３６２ｂおよび上部構造体３６２ｃが形成される層の空洞をはっきりと見ることができる。特に、図１７の空洞３６６では、空洞から紙面奧側に存在する上部構造体を覗くことができる。また、図１７中のナノ構造体３６２ｄは下部構造体に比較して上部構造体のコントラストが若干明るくなっており、紙面奧側の下部構造体から紙面手前側に張り出すように上部構造体が設けられていることを指し示している。
よって、サンプルＫでは、アモルファスシリコン層３６２ａ上に下部構造体３６２ｂと、下部構造体３６２ｂ上に重畳して形成された上部構造体３６２ｃとからなるナノ構造体が形成されており、当該ナノ構造体はその断面において、下部構造体３６２ｂの平面方向の最大幅が上部構造体３６２ｃの平面方向の最大幅以下であることが分かった。
また、水素プラズマ処理における圧力だけが異なるサンプルＦ乃至サンプルＨを比較すると、水素プラズマ処理の圧力を高くするにつれてアモルファスシリコン層のエッチング量が低下しており、圧力を高くすることによりアモルファスシリコン層のエッチング速度が低下することが推測される。つまり、水素プラズマ処理を上述のような高圧雰囲気下で行うことにより、急激なアモルファスシリコン層のエッチングを抑制し、アモルファスシリコン層のエッチング速度の安定化を図ることができると推測される。
また、水素プラズマ処理における電力だけが異なる、サンプルＦとサンプルＩ、サンプルＧとサンプルＪ、そしてサンプルＨとサンプルＫを比較すると、前者には微結晶シリコン層が全く形成されていないが、後者には微結晶シリコン層が少なくとも一部には形成されている。これにより、水素プラズマ処理の電力を向上させることにより、プラズマが形成される範囲の水素ガスに十分なエネルギーを与え、水素ガスを不足なくラジカル化できることが推測できる。さらに、高電力高圧雰囲気下でプラズマ処理を行ったサンプルＫについては、シリコン構造体が形成されていることから、水素プラズマ処理の圧力を向上させることにより、プラズマＣＶＤ装置の電極間における水素ガスの密度を大きくすることができることが推測される。
よって、アモルファスシリコン層に水素プラズマ処理を行って、シリコン構造体を形成するには、処理室の圧力を５ｋＰａより大きくし、電極に与える電力を１０００Ｗより大きくし、電極の面積１ｍｍ２あたりの電力を２４．６４ｍＷ／ｍｍ２より大きくすることが好ましい。さらに、処理室の圧力を１０ｋＰａ以上とし、電極に与える電力を１３００Ｗ以上とし、電極の面積１ｍｍ２あたりの電力を３２．０４ｍＷ／ｍｍ２以上とすることがより好ましい。このようにして高電力高圧雰囲気下でプラズマ処理を行うことにより、十分な数の水素ラジカルが生成されるので、アモルファスシリコン層１０２の表面における微結晶シリコンの成長速度を十分に促進させることができる。
１００ 支持体
１０２ アモルファスシリコン層
１０２ａ アモルファスシリコン層
１０２ｂ 下部構造体
１０２ｃ 上部構造体
１０２ｄ ナノ構造体
１０２ｅ 結晶核
１１０ 水素ラジカル
１１２ シリコンを含むラジカル
１２０ 処理室
１２２ ガス供給部
１２３ シャワープレート
１２４ 排気口
１２５ 上部電極
１２６ 下部電極
１２７ ＲＦ電源
１２９ 温度制御部
２０１ 窒化シリコン層
２０２ａ アモルファスシリコン層
２０２ｂ 下部構造体
２０２ｃ 上部構造体
２１１ 窒化シリコン層
２１２ アモルファスシリコン層
２２１ 窒化シリコン層
２２２ａ アモルファスシリコン層
２２２ｂ 下部構造体
２２２ｃ 上部構造体
２３１ 窒化シリコン層
２３２ａ アモルファスシリコン層
２３２ｂ 下部構造体
２３２ｃ 上部構造体
３０１ 窒化シリコン層
３０２ アモルファスシリコン層
３１１ 窒化シリコン層
３２１ 窒化シリコン層
３２２ アモルファスシリコン層
３３１ 窒化シリコン層
３３２ アモルファスシリコン層
３４１ 窒化シリコン層
３４２ アモルファスシリコン層
３４４ 微結晶シリコン層
３５１ 窒化シリコン層
３５２ アモルファスシリコン層
３５４ 微結晶シリコン層
３６１ 窒化シリコン層
３６２ａ アモルファスシリコン層
３６２ｂ 下部構造体
３６２ｃ 上部構造体
３６２ｄ ナノ構造体
３６４ 微結晶シリコン層
３６６ 空洞
３６８ａ アモルファスシリコン層
３６８ｂ 下部構造体
３６８ｃ 上部構造体
４００ 支持体
４０２ａ アモルファスシリコン層
４０２ｂ 下部構造体
４０２ｃ 上部構造体
４０２ｄ ナノ構造体
４０４ 絶縁層
４０６ 電極層
４０８ 電極層
４１０ 支持体
４１１ トレンチ
４１２ 構造体
４２０ 容量素子
４２２ 容量素子
４２４ 容量素子
４２６ 容量素子

Claims (5)

  1. アモルファスシリコン層に水素雰囲気下でプラズマ処理を行って、
    前記アモルファスシリコン層表面に微結晶シリコンを成長させて、複数の上部構造体を形成するとともに、露出している前記アモルファスシリコン層をエッチングして、前記複数の上部構造体の下に複数の下部構造体を形成し、
    前記アモルファスシリコン層上に、前記上部構造体と前記下部構造体からなる複数のナノ構造体を形成する、シリコン構造体の作製方法。
  2. 前記プラズマ処理において、圧力を５ｋＰａより大きくし、電力を１０００Ｗより大きくする、請求項１に記載のシリコン構造体の作製方法。
  3. 前記プラズマ処理において、圧力を２０ｋＰａより小さくし、電力を２０００Ｗより小さくする、請求項２に記載のシリコン構造体の作製方法。
  4. 前記プラズマ処理において、基板温度を２００℃乃至３００℃とする請求項１乃至請求項３のいずれか一に記載のシリコン構造体の作製方法。
  5. 前記アモルファスシリコンの成膜および前記プラズマ処理を外気に曝さずに連続して行う請求項１乃至請求項４のいずれか一に記載のシリコン構造体の作製方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12051589B2 (en) 2016-06-28 2024-07-30 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
JP7190814B2 (ja) 2017-02-13 2022-12-16 ラム リサーチ コーポレーション エアギャップの形成方法
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
CN111771264A (zh) 2018-01-30 2020-10-13 朗姆研究公司 在图案化中的氧化锡心轴
CN111886689A (zh) 2018-03-19 2020-11-03 朗姆研究公司 无倒角通孔集成方案
US11664172B2 (en) * 2018-03-30 2023-05-30 The Research Foundation For The State University Of New York Performance of capacitors
WO2020263757A1 (en) 2019-06-27 2020-12-30 Lam Research Corporation Alternating etch and passivation process
WO2023167810A1 (en) * 2022-03-04 2023-09-07 Applied Materials, Inc. Silicon-containing layers with reduced hydrogen content and processes of making them

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315543A (ja) 1992-05-08 1993-11-26 Nec Corp 半導体装置およびその製造方法
JPH07161931A (ja) * 1993-12-02 1995-06-23 Nec Corp 半導体装置の製造方法
JPH08186245A (ja) * 1994-12-28 1996-07-16 Sony Corp 量子構造の製造方法
JP2972145B2 (ja) * 1996-04-10 1999-11-08 ユナイテッド マイクロエレクトロニクス コープ 半球状の粒状シリコンの成長方法
US6013555A (en) * 1996-08-30 2000-01-11 United Microelectronics Corp. Process for rounding an intersection between an HSG-SI grain and a polysilicon layer
JP3416929B2 (ja) 1997-12-05 2003-06-16 日本電気株式会社 半導体装置とその製造方法
JP3187364B2 (ja) 1998-02-19 2001-07-11 日本電気株式会社 半導体装置の製造方法
JPH11274097A (ja) * 1998-03-20 1999-10-08 Sony Corp 半導体装置の製造方法
KR100282709B1 (ko) * 1998-08-28 2001-03-02 윤종용 반구형 실리콘을 이용한 캐패시터의 제조 방법
JP4332244B2 (ja) * 1998-10-30 2009-09-16 シャープ株式会社 Ｍｏｓ型容量素子
JP3911971B2 (ja) 1999-09-08 2007-05-09 松下電器産業株式会社 シリコン薄膜、薄膜トランジスタおよびシリコン薄膜の製造方法
JP3555078B2 (ja) 2000-03-30 2004-08-18 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6794704B2 (en) * 2002-01-16 2004-09-21 Micron Technology, Inc. Method for enhancing electrode surface area in DRAM cell capacitors
US6713371B1 (en) * 2003-03-17 2004-03-30 Matrix Semiconductor, Inc. Large grain size polysilicon films formed by nuclei-induced solid phase crystallization
US7906393B2 (en) * 2004-01-28 2011-03-15 Micron Technology, Inc. Methods for forming small-scale capacitor structures
US7611930B2 (en) 2007-08-17 2009-11-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing display device
US8591650B2 (en) 2007-12-03 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for forming crystalline semiconductor film, method for manufacturing thin film transistor, and method for manufacturing display device
US8187956B2 (en) 2007-12-03 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing microcrystalline semiconductor film, thin film transistor having microcrystalline semiconductor film, and photoelectric conversion device having microcrystalline semiconductor film
DE202008009492U1 (de) 2008-07-15 2009-11-26 Tallinn University Of Technology Halbleitermaterial und dessen Verwendung als Absorptionsmaterial für Solarzellen
JP2010147412A (ja) 2008-12-22 2010-07-01 Fuji Electric Holdings Co Ltd 薄膜太陽電池の製造方法及び薄膜太陽電池
US8906727B2 (en) 2011-06-16 2014-12-09 Varian Semiconductor Equipment Associates, Inc. Heteroepitaxial growth using ion implantation
US20140251087A1 (en) 2013-03-08 2014-09-11 Innova Dynamics, Inc. Production of nanostructures
US8901715B1 (en) 2013-07-05 2014-12-02 Infineon Technologies Ag Method for manufacturing a marked single-crystalline substrate and semiconductor device with marking

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