TW201901776A - 磊晶矽上之非晶矽的選擇性蝕刻 - Google Patents

磊晶矽上之非晶矽的選擇性蝕刻 Download PDF

Info

Publication number
TW201901776A
TW201901776A TW107115868A TW107115868A TW201901776A TW 201901776 A TW201901776 A TW 201901776A TW 107115868 A TW107115868 A TW 107115868A TW 107115868 A TW107115868 A TW 107115868A TW 201901776 A TW201901776 A TW 201901776A
Authority
TW
Taiwan
Prior art keywords
semiconductor substrate
etching
exposed
germanium
germanium portion
Prior art date
Application number
TW107115868A
Other languages
English (en)
Inventor
葛堤卡 班傑
皮耶納桑薩利亞 葛拉迪亞
羅伯特詹 維瑟爾
Original Assignee
美商應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商應用材料股份有限公司 filed Critical 美商應用材料股份有限公司
Publication of TW201901776A publication Critical patent/TW201901776A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/298—Semiconductor material, e.g. amorphous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32131—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only
    • H01L21/32132—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67167—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers surrounding a central transfer chamber

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Ceramic Engineering (AREA)

Abstract

蝕刻半導體基板的多種系統與方法可包括，將半導體基板同步暴露至含氯前驅物及紫外（UV）光。該半導體基板可包括暴露的非晶矽。該半導體基板可進一步包括暴露的結晶矽或下面的結晶矽。該等方法可進一步包括，移除非晶矽移除得比結晶矽快。

Description

磊晶矽上之非晶矽的選擇性蝕刻
本技術關於半導體系統、製程、及裝備。更詳言之，本技術關於用於選擇性蝕刻非晶矽蝕刻得比結晶矽快的系統及方法。
積體電路是透過在基板表面上產生錯綜複雜的圖案化材料層的製程而實現。在基板上產生圖案化材料需要用於移除暴露材料的受控方法。化學蝕刻用在各式各樣的目的上，包括將光阻中的圖案轉移到下面的層、使層變薄或使已存在於表面上的特徵之側向尺寸變薄。經常，期望有一種蝕刻製程會蝕刻一種材料蝕刻得比另一種還快，而助於例如圖案轉移製程。此類蝕刻製程被稱作是對第一材料有選擇性。材料、電路、及製程多樣化的結果是，已開發對各式各樣材料有選擇性的蝕刻製程。
蝕刻製程可根據該製程中所用的蝕刻劑的相而稱為濕式或乾式。濕HF蝕刻優先移除氧化矽勝於其他介電質及材料。然而，濕製程可能在貫穿某些受限溝槽時有所困難，且亦可能有時會使圖案化特徵變形。當適合的化學條件可得且已知時，乾蝕刻是較佳的。乾蝕刻化學條件可貫穿更為受限的溝槽，且呈現對精細結構較少變形。然而，乾蝕刻有時不可得，或對特定的材料對（pair of materials）而言至少為未知。
因此，需要改良的系統與方法，該等系統與方法可用於相對於其他材料選擇性移除不斷增加的材料組，於新穎製程流程中這些材料組可存在圖案化基板上。
本文描述多種蝕刻半導體基板的方法。多個實施例中，該等方法包括，使含氯前驅物流進基板處理區域，該基板處理區域容納半導體基板。該半導體基板包括暴露的非晶矽部分及暴露的結晶矽部分。該等方法進一步包括，將紫外光照射至該半導體基板上。將紫外光照射至該半導體基板上與使含氯前驅物流進基板處理區域同步發生。該等方法進一步包括，以第一蝕刻速率移除一定量的該暴露的非晶矽部分。
該等方法可進一步包括，以第二蝕刻速率移除一定量的該暴露的結晶矽部分。該第一蝕刻速率可大於該第二蝕刻速率。該第一蝕刻速率可大於該第二蝕刻速率達一倍數，該倍數為10倍或更多倍。該暴露的結晶矽部分可包括單晶矽或多晶矽之其中一者。多個實施例中，該含氯前驅物可包括Cl2 。移除該一定量的該暴露的非晶矽部分可（或可不）移除任何該暴露的結晶矽部分。在移除該一定量的該暴露的非晶矽部分的同時，該基板處理區域可為無電漿。照射該紫外光可包括，照射具有介於315nm至400nm之間的波長的UVA光。在移除該一定量的該暴露的非晶矽部分的同時，該基板處理區域中該含氯前驅物的分壓可介於50毫托至50托耳之間。
本文描述蝕刻半導體基板的額外方法。該等方法包括，使含氯前驅物流進基板處理區域，該基板處理區域容納半導體基板。該半導體基板包括暴露的非晶矽部分及下面的結晶矽部分。該等方法進一步包括，將紫外光照射至該半導體基板上。將紫外光照射至該半導體基板上與使含氯前驅物流進基板處理區域同步發生。該等方法進一步包括，移除該暴露的非晶矽部分及暴露該下面的結晶矽部分。照射該紫外光可包括，從該基板處理區域外側照射UVA光至該基板處理區域中。在移除該暴露的非晶矽部分的同時，該基板溫度可大於25°C且小於600°C，或介於65°C至105°C之間。
也提出蝕刻圖案化半導體基板的額外方法。該等方法包括，從圖案化半導體基板移除原生氧化物。該等方法進一步包括，藉由移除該原生氧化物，而形成該圖案化半導體基板的暴露的結晶矽部分。該等方法進一步包括，藉由移除該原生氧化物，而形成該圖案化半導體基板的暴露的非晶矽部分。該等方法進一步包括，將該暴露的結晶矽部分及該暴露的非晶矽部分皆暴露至含氯前驅物。該等方法進一步包括，藉由在將紫外光照射到該圖案化半導體基板上的同時，以第一蝕刻速率移除該暴露的非晶矽部分，而暴露介電質填隙部分，該介電質填隙部分配置在該暴露的非晶矽部分下方。暴露該介電質填隙部分使配置在該暴露的結晶矽部分下方的矽鍺部分仍受覆蓋且未暴露。該等方法可進一步包括，以第二蝕刻速率移除一定量的該暴露的結晶矽部分。該第一蝕刻速率可大於該第二蝕刻速率達一倍數，該倍數為10倍或更多倍。該暴露的結晶矽部分可為磊晶矽，該磊晶矽是在移除該原生氧化物之前形成於該矽鍺部分上。
此技術可提供許多勝於習知系統與技術的優點。例如，選擇性移除非晶矽可使其他暴露的結構得以維持，而可改善元件整合性及性能。此外，所利用的該等材料可容許先前無法被選擇性移除的材料得以選擇性移除。與下文敘述及所附圖式一併更詳細地描述這些及其他實施例，以及許多其優點與特徵。
本技術關於從半導體基板選擇性移除材料。蝕刻半導體基板的多種系統與方法可包括，使含氯前驅物流進半導體處理腔室的基板處理區域。該基板處理區域可容納該半導體基板，且該等方法可包括，在將該半導體基板暴露至該含氯前驅物的同時，將UV光照射在該半導體基板上。該半導體基板可包括暴露的非晶矽。該半導體基板可進一步包括暴露的結晶矽或下面的結晶矽。該等方法可進一步包括，移除非晶矽移除得比結晶矽快。
處理期間（諸如產線前端處理），可能期望在暴露的矽鍺上而不在其他暴露部分上選擇性形成結晶矽（例如磊晶矽）。然而，已發現在矽鍺上沉積磊晶矽也會在暴露的介電質部分上以非晶矽的形式沉積矽（例如，在600°C或更低的沉積溫度）。本文所述的方法與系統的優點包括，優先移除非晶矽，同時保留期望的磊晶矽。大體而言，可保留結晶矽（單晶矽或多晶矽），同時移除非晶矽。多個實施例中，在整個蝕刻製程期間可暴露結晶矽。其他實施例中，非晶矽可駐留在結晶矽上方，且該蝕刻製程移除非晶矽，且一旦結晶矽暴露則停止。換言之，該結晶矽可作為蝕刻停止層。
本文提出的蝕刻製程可為氣相蝕刻製程。隨著特徵尺寸持續減少，且深寬比持續增加，可選擇性移除一種材料勝於另一種材料的濕蝕刻劑可能不再有效。施加至基板的蝕刻劑的表面張力可能使精細的特徵變形或坍塌，而可能引發元件失效。實施本文所述之蝕刻製程可避免圖案化半導體基板上的小特徵坍塌，增加製造產率及收益率。確認其中可形成本案之結構的一個示範性系統之後，本案揭露內容會討論特定結構，以及執行選擇性移除特定材料的方法。
第 1 圖 顯示根據所揭露的實施例的沉積、蝕刻、烘烤、及固化腔室之處理系統1001的一個實施例的頂視平面圖。該圖中，一對前開式晶圓盒（FOUP）1002供應各種尺寸的基板，該等基板由自動機械臂1004接收且放進低壓保持區域1006，之後才放進基板處理腔室1008a-f之其中一者，該等基板處理腔室1008a-f定位在串接區段1009a-c中。第二自動機械臂1010可用於將基板晶圓從保持區域1006輸送到基板處理腔室1008a-f且往回輸送。每一基板處理腔室1008a-f可裝配成執行許多基板處理操作，包括本文所述之蝕刻製程，此外還有循環層沉積（CLD）、原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、磊晶矽生長、蝕刻、預清潔、去氣、定向、及其他基板製程。
基板處理腔室1008a-f可包括一或多個系統部件以沉積、退火、固化、及/或蝕刻基板晶圓上的材料膜。一個組裝型態中，兩對處理腔室（例如1008c-d及1008e-f）可用於在基板上沉積介電材料，且第三對處理腔室（例如1008a-b）可用於蝕刻所沉積的介電質。另一組裝型態中，所有三對腔室（例如1008a-f）可組裝成蝕刻基板上的材料膜。下文所述之製程的任何一者或多者可在與不同實施例中所示的製造系統分開的腔室中執行。將會瞭解，系統1000考量用於介電膜的沉積、蝕刻、退火、及固化腔室的額外組裝型態。在處理系統1001中可利用許多腔室，且可納入該等腔室以作為串接腔室，該等串接腔室可包括共用前驅物、環境、或控制特徵的兩個類似腔室。
第 2 圖 顯示基板處理腔室2001的剖面，基板處理區域2002容納位在基板基座2004上的半導體基板2003。多個實施例中，石英圓頂2014組裝成從UV燈2034傳輸紫外（UV）光進入基板處理區域2002。來自UV燈2034的UV光在本文所述之蝕刻製程期間沖射在半導體基板2003上。
基板處理腔室2001可用於沉積或蝕刻材料，或執行與本技術相關討論的操作。可在所執行的操作中無電漿形成而利用基板處理腔室2001。納入基板處理腔室2001僅只作為可與本技術一併使用的示範性腔室。應瞭解本技術之操作可在基板處理腔室2001或任何數目的其他腔室中執行。
第 3 圖 顯示選擇性蝕刻非晶矽部分的方法3001中的所選操作，可在例如前文所述的基板處理腔室2001中或在不同腔室中執行該等操作的一或多者。該方法3001可包括在該方法起始前的一或多個操作，該等操作包括前端處理、沉積、蝕刻、研磨、清潔、或任何其他可在上述操作前執行的操作。處理過的基板（可為任何尺寸的半導體晶圓）可定位在腔室內以用於方法3001。多個實施例中，取決於所執行的操作，方法3001的操作可在多個腔室中執行。此外，整個方法3001可在單一腔室中執行，以減少佇列時間、污染問題、及破真空。針對方法3001討論的操作的後續操作也可在相同腔室或不同腔室中執行，如發明所屬技術領域中具有通常知識者所易於知曉。
方法3001可視情況任選地包括，於操作3005，將圖案化基板放進半導體處理腔室的基板處理區域。該半導體基板可包括一或多個矽的暴露部分，且在多個實施例中可包括至少一種其他的暴露材料，儘管多種材料可於包括暴露的矽部分的基板上暴露。該方法3001包括，在操作3010，使含氯前驅物流進半導體處理腔室的基板處理區域。該方法3001包括，在操作3015，使紫外（UV）光照射至基板處理區域中而至半導體基板上。已發現，在使UV光照射至半導體基板上的同時使含氯前驅物流進基板處理區域會相較於結晶矽優先移除非晶矽。根據多個實施例，操作3010與操作3015可重疊（overlap）或幾乎同時發生（coincide）。多個實施例中，操作3010、操作3015、及操作3020可重疊或幾乎同時發生。在操作3010、3015及3020的任一者或全部之後，可透過真空泵將未反應的含氯前驅物或其他製程流出物從基板處理區域移除。
該含氯前驅物可為包括氯的化學物質。多個實施例中，該含氯前驅物可包括下述之一或多者：氯氣(Cl2 )、氯化氫(HCl)、氯仿(CHCl3 )、氯甲烷(CH3 Cl)、四氯化碳(CCl4 )、氯化鋰(LiCl)、氯化鎂(MgCl2 )、及二氧化氯(ClO2 )。用於促進反應的UV頻率可經選擇而增加/最佳化/最大化含氯前驅物對UV光的吸收。根據多個實施例，該含氯前驅物可直接流進基板處理區域而在遞送到基板之前不先通過電漿。多個實施例中，該含氯前驅物可在進入基板處理區域之前不經過任何電漿。
處理條件可影響本技術的方法的一或多個態樣。可調整溫度而引發該方法的多個操作，增加該等操作的效能、或不然則是有助於該等操作。方法3001的一或多個操作可在大於25°C的溫度執行。多個操作可在基板為介於25°C至600°C之間（或較佳為介於45°C至135°C之間或介於65°C至105°C之間）的同時執行，以達成最高的非晶矽選擇性。多個實施例中，該基板溫度可大於25°C、大於30°C、大於35°C、大於40°C、大於45°C、大於50°C、大於55°C、大於60°C、大於65°C、大於70°C、大於75°C、大於80°C、大於90°C、大於100°C、大於110°C、大於120°C、大於130°C、大於140°C、大於150°C、大於160°C、大於170°C、大於180°C、大於190°C、大於200°C、大於210°C、大於220°C、大於230°C、或更高。超過150°C的基板溫度造成適當的非晶矽移除速率但也會增加結晶矽的移除速率。根據多個實施例，該基板溫度可小於600°C、小於550°C、小於530°C、小於510°C、小於490°C、小於470°C、小於450°C、小於430°C、小於410°C、小於390°C、小於370°C、小於350°C、小於330°C、小於310°C、小於290°C、小於270°C、小於250°C、小於230°C、小於210°C、小於190°C、小於180°C、小於170°C、小於160°C、小於150°C、小於140°C、小於130°C、小於120°C、或小於110°C。多個實施例中，該基板溫度可為包括在這些範圍之其中一者內的任何溫度，或是這些範圍之任一者或所記載之溫度所涵蓋的更小範圍內所包括的任何溫度。
可調整包括壓力的額外腔室條件以影響所執行的操作，諸如非晶矽部分的蝕刻速率。多個實施例中，在蝕刻非晶矽期間，基板處理區域內的壓力可為介於50毫托至50托耳之間。根據多個實施例，該基板處理區域內的壓力可為低於50托耳、低於40托耳、低於20托耳、低於10托耳、低於5托耳、低於2托耳、低於1托耳、低於800毫托、低於600毫托、或低於500毫托。多個實施例中，可將該壓力維持在介於70毫托至20托耳之間、介於100毫托至10托耳之間、介於200毫托至5托耳之間、或介於500毫托至2托耳之間。根據多個實施例，惰性添加物或稀釋劑（例如氮氣（N2 ）或氬氣（Ar））可與含氯前驅物組合。因此，根據多個實施例，基板處理區域中的含氯前驅物的分壓可低於50托耳、低於40托耳、低於20托耳、低於10托耳、低於5托耳、低於2托耳、低於1托耳、低於800毫托、低於600毫托、或低於500毫托。多個實施例中，該含氯前驅物的分壓可維持在介於70毫托至20托耳之間、介於100毫托至10托耳之間、介於200毫托至5托耳之間、或介於500毫托至2托耳之間。
現在請參考第 4A 圖、第 4B 圖、及第 4C 圖 ，該等圖為上面根據本技術之多個實施例執行所選操作的基板材料之剖面視圖。圖案化半導體基板可為元件的產線前端部分。該圖案化半導體基板可包括半導體基板4001、矽鍺4005、介電質填隙部4010、磊晶矽4015a、及非晶矽4015b。多個實施例中，矽鍺4005可磊晶生長於半導體基板4001上。半導體基板4001可為單晶矽。相同的膜生長期間，矽層4015生長在矽鍺4005及介電質填隙部4010的暴露部分上。然而，下面的材料的差異改變所形成的矽的相。根據多個實施例，磊晶矽4015a生長在矽鍺4005上，而非晶矽4015b生長在介電質填隙部4010上。磊晶矽4015a與非晶矽4015b之間的相差異使得本文所述之蝕刻製程移除非晶矽4015b移除得比磊晶矽4015a快，且達成第 4C 圖 中所示的圖案化半導體基板。多個實施例中，可根據本技術執行移除，而可容許蝕刻該暴露的非晶矽而無（或有）對暴露的結晶矽的受限效應。本文中將用「頂」與「上」描述垂直上在基板平面遠端且進一步在垂直方向上遠離基板質心的部分/方向。「垂直」將用於描述在「上」的方向上朝「頂」對齊的事項。可使用其他類似術語，現在這些術語的意義會是明確的。
根據多個實施例，可以大於10:1的選擇性相對於磊晶矽蝕刻非晶矽，且可以下述選擇性蝕刻非晶矽：大於20:1、大於30:1、大於40:1、大於50:1、大於60:1、大於70:1、大於80:1、大於90:1、大於100:1。多個實施例中，實質上無、基本上無、或無其他暴露的磊晶矽的損失，而提供非晶矽相對於磊晶矽之間的完整選擇性。根據多個實施例，可以大於10:1的選擇性相對於單晶矽蝕刻非晶矽，且可以下述選擇性蝕刻非晶矽：大於20:1、大於30:1、大於40:1、大於50:1、大於60:1、大於70:1、大於80:1、大於90:1、大於100:1。多個實施例中，實質上無、基本上無、或無其他暴露的單晶矽的損失。根據多個實施例，可以大於10:1的選擇性相對於多晶矽蝕刻非晶矽，且可以下述選擇性蝕刻非晶矽：大於20:1、大於30:1、大於40:1、大於50:1、大於60:1、大於70:1、大於80:1、大於90:1、大於100:1。多個實施例中，實質上無、基本上無、或無其他暴露的多晶矽的損失。
多個實施例中，以本文所述之製程移除的非晶矽可受摻雜或無摻雜。根據多個實施例，非晶矽可為本質摻雜或外質摻雜。多個實施例中，非晶矽可經p型摻雜或是n型摻雜，且在多個實施例中可以硼及/或磷摻雜非晶矽。根據多個實施例，所保留（或以比非晶矽更慢的速率移除）的結晶矽可受摻雜、無摻雜、本質摻雜、或外質摻雜。多個實施例中，結晶矽可為n型摻雜或p型摻雜，且在多個實施例中可以硼及/或磷摻雜結晶矽。
針對本文提供之每一範例所給定的所有膜性質與製程參數也應用至所有其他範例。多個實施例中，含氯前驅物可以介於10sccm至4000sccm之間、200sccm至3000sccm之間、或500sccm至2000sccm之間的流速流進基板處理區域中。多個實施例中，用於本文所述之所有方法的適合UV光之波長可介於100nm至450nm之間、介於200nm至425nm之間、或介於300nm至410nm之間、或介於315nm至400nm之間。該UV光可為單色、多色、或可基本上以漸變頻率（continuum of frequencies）的方式提供。該UV光可在基板處理區域內或外生成，且透過適合的傳輸性真空觀察孔通過而進入基板處理區域。根據多個實施例，該UV光可由弧光燈、氘弧光燈、水銀弧光燈、或準分子雷射生成。多個實施例中，該半導體基材可暴露至下述UV功率的UV輻射：1,000mW/cm2 至1500 mW/cm2 ，例如介於500 mW/cm2 至1,350 mW/cm2 之間。
或者，本文中可將基板處理區域描述成在本文所述之蝕刻製程期間「無電漿」。根據多個實施例，本文所述之沉積方法的任一者或全部在沉積期間於基板處理區域中可具有低電子溫度，以確保多孔膜內深處具有有益的化學反應。該電子溫度可透過使用朗繆爾探針在基板處理區域中測量。多個實施例中，該電子溫度可小於0.5eV、小於0.45eV、小於0.4eV、或小於0.35eV。「無電漿」不必然意味該區域缺乏電漿。電漿區域內產生的離子化物種與自由電子可能以極其少量的濃度行進穿過隔件（噴頭）中的孔隙（孔口）。腔室電漿區域中的電漿之邊界難以界定，且可能穿過噴頭中的孔口侵入基板處理區域上方。再者，低強度電漿可能在基板處理區域中產生，而不消除本文所述之蝕刻製程的期望特徵。比起產生激發電漿流出物期間的腔室電漿區域具有遠遠較低的強度離子密度的電漿的所有理由都不偏離本文所用的「無電漿」之範疇。
全文中使用的術語「隙縫」並無暗指蝕刻後的幾何形狀具有大的水平長寬比。從該表面上方觀看，隙縫可呈現圓形、橢圓形、多邊形、矩形、或各種其他形狀。「溝槽」是長的隙縫。溝槽的形狀可為材料島周圍的壕溝，其長寬比是壕溝的長度或周長除以壕溝的寬度。術語「介層窗」是指低長寬比的溝槽（從上方觀看），該溝槽可（或可不）填有金屬而形成垂直的電連接。
前文的敘述中，為了解釋，已提出許多細節以提供對本技術之各種實施例的瞭解。然而，發明所屬技術領域中具有通常知識者會明瞭，可無須這些細節的其中一些，或利用額外的細節，而實行某些實施例。
已揭露許多實施例，發明所屬技術領域中具有通常知識者會瞭解，可不背離該等實施例的精神而使用各種修飾例、替代結構、及等效例。此外，並未描述許多已知的製程及元件，以避免非必要地混淆本技術。因此，上文的敘述不應視為限制本技術之範疇。
提供一範圍的數值時，應瞭解除非上下文清楚地以其他方式規定，否則亦特定揭露了在該範圍之上限與下限之間的至下限之單位的最小分數的每一居中值。亦涵蓋了在所陳述的範圍中的任何陳述的值或未陳述的居中值及在該所陳述的範圍中的任何其他所陳述或居中的值之間的任何較窄範圍。該等較小範圍的上限與下限可獨立地納入該範圍中或於該範圍中排除，且其中極限值的任意一者、無一者、或兩者納入該較小範圍時的每一範圍亦涵蓋在本技術之內，但限制條件為該所陳述的範圍中有任何特定排除的極限。當所陳述的範圍包括該等極限的一者或兩者時，亦包括了排除該等所包括的極限的任意一者或兩者的範圍。
如本文及所附的申請專利範圍中所用，單數形式的「一」及「該」包括了複數個參考物，除非上下文以其他方式明確規定。因此，舉例而言，對「一層」的參考對象包括了複數個此類層，對「該前驅物」的參考對象包括對一或多個前驅物的參考對象及發明所屬技術領域中具有通常知識者已知的其等效例，及諸如此類。
同樣，詞彙「包含」、「包括」、及「含有」用在此說明書及下文的申請專利範圍中時，希望該等詞彙指定了存在所陳述的特徵、整體、部件、或操作，但其並不排除存在或添加一或多個其他特徵、整體、部件、操作、動作、或群組。
1001‧‧‧處理系統
1002‧‧‧前開式晶圓盒
1004‧‧‧自動機械臂
1006‧‧‧低壓保持區域
1008a-f‧‧‧基板處理腔室
1009a-c‧‧‧串接區段
1010‧‧‧第二自動機械臂
2001‧‧‧半導體處理腔室
2002‧‧‧基板處理區域
2003‧‧‧半導體基板
2004‧‧‧基板基座
2014‧‧‧石英圓頂
2034‧‧‧UV燈
3001‧‧‧方法
3005-3025‧‧‧操作
4001‧‧‧半導體基板
4005‧‧‧矽鍺
4010‧‧‧介電質填隙部
4015a‧‧‧磊晶矽
4015b‧‧‧非晶矽
參考本說明書之其餘部分及圖式，可進一步理解所揭露之技術的本質與優點。
第1圖顯示根據本技術的示範性處理系統的頂視平面圖。
第2圖顯示根據本技術的示範性處理腔室的示意剖面視圖。
第3圖顯示根據本技術的選擇性蝕刻半導體基板的方法中的所選操作。
第4A圖、第4B圖、及第4C圖說明基板材料的剖面視圖，在該等基板材料上執行根據本技術之實施例的所選操作。
將該等圖式的其中多個圖式納入作為示意圖。應瞭解該等圖式只是為了說明，而非視為按照比例，除非特定陳述該等圖式為按照比例。此外，作為示意圖，該等圖式供以助於理解，而可能不包括相比於實際表象的所有態樣或資訊，且為了說明可包括額外或誇張的素材。
附圖中，類似的部件及/或特徵可具有相同的元件符號。再者，相同類型的各種部件可由下述方式區別：元件符號後跟隨著區分類似部件的字母。若在說明書中僅使用第一元件符號，則該敘述可應用至具有相同第一元件符號的類似部件之任一者，而無關該字母為何。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無

Claims (15)

  1. 一種蝕刻半導體基板的方法，該方法包括： 使一含氯前驅物流進一基板處理區域，該基板處理區域容納一半導體基板，其中該半導體基板包括一暴露的非晶矽部分及一暴露的結晶矽部分；將紫外光照射至該半導體基板上，其中將紫外光照射至該半導體基板上與使該含氯前驅物流進該基板處理區域同步發生；及以一第一蝕刻速率移除一定量的該暴露的非晶矽部分。
  2. 如請求項1所述之蝕刻半導體基板的方法，進一步包括：以一第二蝕刻速率移除一定量的該暴露的結晶矽部分，其中該第一蝕刻速率大於該第二蝕刻速率。
  3. 如請求項1所述之蝕半導體基板的方法，進一步包括：以一第二蝕刻速率移除一定量的該暴露的結晶矽部分，其中該第一蝕刻速率大於該第二蝕刻速率達一倍數，該倍數為10倍或更多倍。
  4. 如請求項1所述之蝕刻半導體基板的方法，其中該暴露的結晶矽部分包括單晶矽或多晶矽。
  5. 如請求項1所述之蝕刻半導體基板的方法，其中該含氯前驅物包括Cl2 。
  6. 如請求項1所述之蝕刻半導體基板的方法，其中移除該一定量的該暴露的非晶矽部分不移除任何該暴露的結晶矽部分。
  7. 如請求項1所述之蝕刻半導體基板的方法，其中在移除該一定量的該暴露的非晶矽部分的同時，該基板處理區域為無電漿。
  8. 如請求項1所述之蝕刻半導體基板的方法，其中照射該紫外光包括，照射具有介於315nm至400nm之間的波長的UVA光。
  9. 如請求項1所述之蝕刻半導體基板的方法，其中在移除該一定量的該暴露的非晶矽部分的同時，該基板處理區域中該含氯前驅物的分壓介於50毫托至50托耳之間。
  10. 一種蝕刻半導體基板的方法，該方法包括： 使一含氯前驅物流進一基板處理區域，該基板處理區域容納該半導體基板，其中該半導體基板包括一暴露的非晶矽部分及一下面的結晶矽部分； 將紫外光照射至該半導體基板上，其中將紫外光照射至該半導體基板上與使該含氯前驅物流進該基板處理區域同步發生； 移除該暴露的非晶矽部分；及 暴露該下面的結晶矽部分。
  11. 如請求項10所述之蝕刻半導體基板的方法，其中照射該紫外光包括，從該基板處理區域外側照射UVA光至該基板處理區域中。
  12. 如請求項10所述之蝕刻半導體基板的方法，其中在移除該暴露的非晶矽部分的同時，該基板溫度大於25°C。
  13. 一種蝕刻圖案化半導體基板的方法，該方法包括： 從一圖案化半導體基板移除一原生氧化物； 藉由移除該原生氧化物，而形成該圖案化半導體基板的一暴露的結晶矽部分； 藉由移除該原生氧化物，而形成該圖案化半導體基板的一暴露的非晶矽部分； 將該暴露的結晶矽部分及該暴露的非晶矽部分皆暴露至一含氯前驅物； 藉由在將紫外光照射到該圖案化半導體基板上的同時以一第一蝕刻速率移除該暴露的非晶矽部分，而暴露一介電質填隙部分，該介電質填隙部分配置在該暴露的非晶矽部分下方，其中暴露該介電質填隙部分使配置在該暴露的結晶矽部分下方的一矽鍺部分未暴露。
  14. 如請求項13所述之蝕刻圖案化半導體基板的方法，進一步包括：以一第二蝕刻速率移除一定量的該暴露的結晶矽部分，其中該第一蝕刻速率大於該第二蝕刻速率達一倍數，該倍數為10倍或更多倍。
  15. 如請求項13所述之蝕刻圖案化半導體基板的方法，其中該暴露的結晶矽部分為磊晶矽，該磊晶矽是在移除該原生氧化物之前形成於該矽鍺部分上。
TW107115868A 2017-05-23 2018-05-10 磊晶矽上之非晶矽的選擇性蝕刻 TW201901776A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/603,076 US9991129B1 (en) 2017-05-23 2017-05-23 Selective etching of amorphous silicon over epitaxial silicon
US15/603,076 2017-05-23

Publications (1)

Publication Number Publication Date
TW201901776A true TW201901776A (zh) 2019-01-01

Family

ID=62235559

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107115868A TW201901776A (zh) 2017-05-23 2018-05-10 磊晶矽上之非晶矽的選擇性蝕刻

Country Status (3)

Country Link
US (1) US9991129B1 (zh)
TW (1) TW201901776A (zh)
WO (1) WO2018217445A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7126468B2 (ja) * 2019-03-20 2022-08-26 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
US11348784B2 (en) 2019-08-12 2022-05-31 Beijing E-Town Semiconductor Technology Co., Ltd Enhanced ignition in inductively coupled plasmas for workpiece processing
FR3116379B1 (fr) * 2020-11-18 2022-12-16 Commissariat Energie Atomique Procédé de fabrication d’une zone dopée d’un dispositif microélectronique

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1992022084A1 (en) * 1991-05-21 1992-12-10 Advantage Production Technology, Inc. Organic preclean for improving vapor phase wafer etch uniformity
US5326406A (en) * 1991-07-31 1994-07-05 Kawasaki Steel Corporation Method of cleaning semiconductor substrate and apparatus for carrying out the same
US7005245B1 (en) * 1996-06-25 2006-02-28 Kubacki Ronald M Plasma deposited optical waveguide
ATE544176T1 (de) * 2001-07-18 2012-02-15 Infineon Technologies Ag Selektives basisätzen
US8617411B2 (en) * 2011-07-20 2013-12-31 Lam Research Corporation Methods and apparatus for atomic layer etching
US9040422B2 (en) * 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
KR20150128965A (ko) 2013-03-13 2015-11-18 어플라이드 머티어리얼스, 인코포레이티드 구리를 위한 ｕｖ-보조 반응성 이온 에칭
US9609730B2 (en) * 2014-11-12 2017-03-28 Lam Research Corporation Adjustment of VUV emission of a plasma via collisional resonant energy transfer to an energy absorber gas

Also Published As

Publication number Publication date
WO2018217445A1 (en) 2018-11-29
US9991129B1 (en) 2018-06-05

Similar Documents

Publication Publication Date Title
US11004689B2 (en) Thermal silicon etch
KR102586618B1 (ko) 고 종횡비 비아들의 세정
US10861693B2 (en) Cleaning method
US9343272B1 (en) Self-aligned process
JP6723227B2 (ja) 自己整合代替フィン形成
US9502258B2 (en) Anisotropic gap etch
US9520303B2 (en) Aluminum selective etch
US20160042968A1 (en) Integrated oxide and si etch for 3d cell channel mobility improvements
JP2019533910A (ja) 高アスペクト比の構造体のための除去方法
TWI705529B (zh) 空氣間隙形成處理
TW201543567A (zh) 無鹵素之氣相矽蝕刻
TWI783222B (zh) 底部隔離之形成
JP7401593B2 (ja) 空隙を形成するためのシステム及び方法
TW201901776A (zh) 磊晶矽上之非晶矽的選擇性蝕刻
US20150371889A1 (en) Methods for shallow trench isolation formation in a silicon germanium layer
US10283370B1 (en) Silicon addition for silicon nitride etching selectivity
US20160068969A1 (en) Integrated processing for microcontamination prevention
TW202120755A (zh) 碳化矽半導體裝置的製造方法以及碳化矽半導體裝置
JPS63124419A (ja) ドライエツチング方法
TWI837885B (zh) 高深寬比特徵中的金屬沉積及蝕刻
TW202111806A (zh) 乾蝕刻化合物材料的方法
JP2002261077A (ja) ドライエッチング方法
TW201637089A (zh) 半導體元件及其製造方法