JP5897844B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5897844B2
JP5897844B2 JP2011178196A JP2011178196A JP5897844B2 JP 5897844 B2 JP5897844 B2 JP 5897844B2 JP 2011178196 A JP2011178196 A JP 2011178196A JP 2011178196 A JP2011178196 A JP 2011178196A JP 5897844 B2 JP5897844 B2 JP 5897844B2
Authority
JP
Japan
Prior art keywords
layer
oxide semiconductor
semiconductor layer
light
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011178196A
Other languages
English (en)
Other versions
JP2012064932A (ja
Inventor
宏充 郷戸
宏充 郷戸
佳右 村山
佳右 村山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2011178196A priority Critical patent/JP5897844B2/ja
Publication of JP2012064932A publication Critical patent/JP2012064932A/ja
Application granted granted Critical
Publication of JP5897844B2 publication Critical patent/JP5897844B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)

Description

本発明は、トランジスタ、または該トランジスタを少なくとも一部に用いて構成される半導体装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、液晶表示装置などの電気光学装置、半導体回路及び電子機器は全て半導体装置である。
従来、液晶テレビに代表される表示装置にはシリコン半導体を用いたトランジスタが用いられて来たが、シリコン半導体に代わる材料として酸化物半導体が注目されている。例えば、アクティブマトリクス型の表示装置におけるトランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物を用い、該非晶質酸化物の電子キャリア濃度が１０１８／ｃｍ３未満としたものが開示されている（特許文献１参照）。
しかし、酸化物半導体を用いたトランジスタには幾つかの問題が指摘されている。その一つは特性の安定性であり、可視光または紫外光を照射することで電気特性が変化することが指摘されている。
特開２００６−１６５５２８号公報
金属酸化物からなる酸化物半導体はバンドギャップが３ｅＶ程度であり、本来、可視光に対しては透光性を有するものである。しかしながら、強い光を照射した際に電気特性が変化（光劣化と呼ぶ）する性質を有していることが知られている。
この様な酸化物半導体を用いたトランジスタの光による特性変化に対し、それを改善する方法は何ら示されていないため、新材料と期待されつつも実用化が遅れる原因となっている。
本発明の一態様は、光劣化を極力抑制し、電気特性が安定したトランジスタ及び該トランジスタを含む半導体装置を提供することを目的とする。
本発明の一態様は、酸化物半導体層で形成されたチャネル部を含む複数の層を有し、複数の層のうち連続している３つの層の中間に位置する層が、酸化物半導体層の膜面に対して法線方向に沿ってチャネル部に照射されうる波長λ０の光の光路にあたる層であり、且つ、波長λ０の光に対する透光性を有する層であり、且つ、連続している３つの層の屈折率の中で連続している３つの層の中間に位置する層の屈折率が最も大きいか最も小さい場合には、連続している３つの層の中間に位置する層の光学的厚さが概略λ０／４の奇数倍であることを特徴とする半導体装置である。
本発明の一態様は、酸化物半導体層で形成されたチャネル部を含む複数の層を有し、複数の層のうち連続している３つの層の中間に位置する層が、酸化物半導体層の膜面に対して法線方向に沿ってチャネル部に照射されうる波長λ０の光の光路にあたる層であり、且つ、波長λ０の光に対する透光性を有する層であり、且つ、連続している３つの層の屈折率の中で最も大きな屈折率を有する層と最も小さな屈折率を有する層に接している場合には、連続している３つの層の中間に位置する層の光学的厚さが概略λ０／４の偶数倍であることを特徴とする半導体装置である。
本発明の一態様は、酸化物半導体層で形成されたチャネル部を含む複数の層を有し、複数の層のうち連続している３つの層の中間に位置する層が、酸化物半導体層の膜面に対して法線方向に沿ってチャネル部に照射されうる波長λ０の光の光路にあたる層であり、且つ、波長λ０の光に対する透光性を有する層であり、且つ、連続している３つの層の屈折率の中で連続している３つの層の中間に位置する層の屈折率が最も大きいか最も小さい場合には、連続している３つの層の中間に位置する層の光学的厚さが概略λ０／４の奇数倍であり、酸化物半導体層の膜面に対して法線方向に沿ってチャネル部に照射されうる波長λ０の光の光路にあたる層であり、且つ、波長λ０の光に対する透光性を有する層であり、且つ、連続している３つの層の屈折率の中で最も大きな屈折率を有する層と最も小さな屈折率を有する層に接している場合には、連続している３つの層の中間に位置する層の光学的厚さが概略λ０／４の偶数倍であることを特徴とする半導体装置である。
上記において、連続している３つの層の中間に位置する層は、基板上に設けられていることを特徴とする。
また、上記において、連続している３つの層の中間に位置する層は、絶縁体もしくは導体で形成されていることを特徴とする。
また、上記において、波長λ０は外光のスペクトル強度と前記酸化物半導体層の光の吸収係数をかけて算出されたスペクトルのピーク波長であることを特徴とする。
また、上記において、波長λ０は、３００ｎｍから４５０ｎｍの範囲に入ることを特徴とする。
本発明の一態様によって、光照射による劣化が非常に少なく、電気特性が安定したトランジスタ、及び該トランジスタを含む半導体装置を提供することができる。
酸化物半導体の光吸収係数の一例を示す図。 太陽光スペクトルの一例を示す図。 酸化物半導体の光吸収ピークの一例を示す図。 単膜の場合の反射の一例を示す図。 光学膜厚に対する反射率の変化の一例を示す図。 半導体装置の一態様を示す平面図及び断面図。 半導体装置の一態様を示す平面図及び断面図。 半導体装置の一態様を示す平面図及び断面図。 半導体装置の一態様を示す断面図。 ３００ｎｍから８００ｎｍの光に対する反射率の計算例。 比較例。 半導体装置の作製工程の一例を示す図。 半導体装置の一態様を説明する図。 半導体装置の一態様を説明する図。 電子機器の一例を示す図。 電子機器を示す図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
本発明者らは、酸化物半導体に光が照射された際に、図１のように酸化物半導体が３００ｎｍ〜４５０ｎｍの波長領域の光を吸収することを見出した。つまり、酸化物半導体を用いたトランジスタのチャネル部がこの波長領域の光を吸収することで光劣化が起きる。そこで、酸化物半導体層で形成されたチャネル部に３００ｎｍ〜４５０ｎｍの波長領域の光を吸収させず、反射させる構造を考えた。すなわち、トランジスタを形成する為に用いられる膜により光が反射し、多重干渉が起きることに着目し、当該反射を起こす膜の膜厚をある特定の膜厚にすることで、特定の波長領域の光の反射率を高めることが出来ることを見いだした。
酸化物半導体層で形成されたチャネル部に照射される光としては、太陽光や蛍光灯などの外光がある。ここで太陽光について３００ｎｍ以下の波長の光については、地表における太陽光のスペクトル強度として３００ｎｍ以下の波長はほとんど無いことから、影響は少ない。
また、酸化物半導体はバンドギャップが３ｅＶ程度であり、本来、可視光に対しては透光性を有するものである。しかし、不純物などによるトラップ準位などの影響で、一部可視光領域の光も吸収することがある。その吸収する波長領域は用いる酸化物半導体により異なるが、余裕をみても４５０ｎｍ以下の波長としてよい。
光が複数の層を通過してゆく際、反射が発生するのは、屈折率の異なる層と層が積層された界面を通過する場合である。このような積層構造はトランジスタを作製する際にはしばしば見受けられる。例えば、酸化ケイ素膜と、窒化ケイ素膜の積層はその代表的なものである。酸化ケイ素膜と、窒化ケイ素膜程度の屈折率の差があると、光の反射による多重干渉の効果が現れる。
なお、本発明においては、接触する複数の膜がそれぞれ異なる工程によって作製されていたとしても、当該複数の膜を構成する材料が同じ材料又は同じ屈折率を有する材料もしくは同様の屈折率を有する材料であれば、光学的には同一の層としてみなすこととする。同様の屈折率とは、屈折率の差が特定の波長における屈折率の２％以内であれば良い。また、物理的厚さ（物理膜厚とも言う。）とは注目する膜が有する実際の厚みのことであり、光学的厚さ（光学膜厚とも言う。）とは、ある波長の光が当該膜を通過することを想定し、物理的厚さにその光の波長における当該膜の屈折率をかけたものを言う。
図１では酸化物半導体が吸収する光の吸収係数の波長依存性の一例を示したが、用いる酸化物半導体によって、この吸収係数は固有の値を取る。すなわち、光劣化を誘発する波長領域は用いる酸化物半導体により異なる。よって、本発明で用いる波長λ０は、実施者が用いる酸化物半導体における光の吸収係数と酸化物半導体に照射される光の波長における劣化の関係から３００ｎｍから４５０ｎｍの範囲から任意に選べばよい。特に外光として地表における太陽光のスペクトル分布と酸化物半導体における光の吸収係数の積から求められるスペクトルのピーク波長をλ０とすると効果が高い。例えば、太陽光のスペクトル分布としてＡＭ１．５Ｇを図２に示す。この太陽光のスペクトル分布と図１の吸収係数を掛け合わせて得られるスペクトルを図３に示す。３３０ｎｍ付近にピークが現れていることがわかる。
また、半導体装置においては絶縁性、膜質、ブロッキング性能や半導体層との相性などから、使用される材料は限られており、必然的に２種類程度の材料の繰り返し積層構造となっていることが多い。
単純のために、まず、図４のような単層膜の反射率Ｒをフレネル係数の方法を用いて求める。図４は、順番に屈折率ｎ１を有する層と屈折率ｎ２を有する層と屈折率ｎ３を有する層が積層されており、屈折率ｎ１を有する層から屈折率ｎ２を有する層に光が入射する場合を示している。光はそれぞれの界面において、反射光と透過光に分かれる。
より単純化のために垂直入射の場合のみを考えると，反射率Ｒは、数１で表される。ここで、δ２は位相変化を表す。
Figure 0005897844
数１において、ｎ１を１、ｎ３を１．５と仮定した場合に、ｎ２の屈折率を５通り条件振りした場合の、屈折率ｎ２を有する層の光学膜厚に対する反射率の変化を図５に示す。図５より、ｎ１はｎ２より小さく、且つｎ２はｎ３より大きい場合のように屈折率が小さい膜と大きい膜を交互に積層させることで、反射率Ｒはλ０／４の奇数倍ごとに極大値をとることが確認できる。一方、ｎ１はｎ２より小さく、且つｎ２はｎ３より小さい場合のように屈折率を階段状に積層させることで、反射率Ｒはλ０／４の偶数倍ごとに極大値をとることが確認できる。今回は図示しないが、ｎ１はｎ２より大きく、且つｎ２はｎ３より小さい場合やｎ１はｎ２より大きく、且つｎ２はｎ３より大きい場合も、それぞれｎ１はｎ２より小さく、且つｎ２はｎ３より大きい場合、ｎ１はｎ２より小さく、且つｎ２はｎ３より小さい場合と同様の結果を得ることが出来る。
上述のような膜厚による反射率の変化を利用することで特定波長の反射率を高めることが可能となる。酸化物半導体が吸収する光の波長領域の反射率を高めることで、酸化物半導体層で形成されたチャネル部に吸収される光の量を低減させることが出来る。そのため、光劣化を低減することが可能となる。
ｎ１もしくはｎ３の屈折率を有する層としては、基板上の形成されている膜のみでなく、空気や表示素子として液晶素子を用いた液晶表示装置の場合の液晶を想定して計算をすればよい。
また、上記のように垂直入射の場合、つまり酸化物半導体層の膜面に対して法線方向に沿って、酸化物半導体層で形成されたチャネル部に照射されうる光の光路にあり光を透過する層について、その層とその層に接する層の屈折率の関係から計算すればよい。また、光の照射は酸化物半導体層の表面及び裏面から行われうるので、それぞれの光の光路について計算を行うこととする。光の光路にあり光を透過する層について、その層を中間に位置する層とする連続している３つの層の屈折率の関係を考えればよい。
つまり、本発明において、波長λ０の光が、屈折率ｎの大きい、もしくは小さい層を１層通過する場合、すなわち、連続している３つの層の中間に位置する層の屈折率が最も大きいか最も小さい屈折率の関係を有する積層構造を通過する場合は、当該層（上記中間に位置する層）の光学的厚さＬをλ０ｋ／４（ｋは１以上の奇数）とする。これは物理的厚さｄに換算すると当該層を構成する膜の屈折率をｎ、光の波長をλ０として、λ０ｋ／４ｎとなる。
また、本発明において、波長λ０の光が、屈折率が階段状に並んだ中間に位置する層を１層通過する場合、すなわち、連続している３つの層の中間に位置する層が、連続している３つの層の屈折率の中で最も大きな屈折率を有する層と最も小さな屈折率を有する層に接している積層構造を通過する場合は、当該層（上記中間に位置する層）の光学的厚さＬをλ０ｍ／４（ｍは２以上の偶数）とする。これは物理的厚さｄに換算すると当該層を構成する膜の屈折率をｎ、光の波長をλ０として、λ０ｍ／４ｎとなる。
また、酸化物半導体層で形成されたチャネル部の光学的厚さにおいても上述の条件に従い、λ０／４の奇数倍もしくは偶数倍とすることが光学的には望ましいが、トランジスタの電気的特性などからの要求により、λ０／４の奇数倍もしくは偶数倍とすることが電気特性的には推奨されない場合もある。その場合は、電気的特性を優先させても良い。その場合、本発明の効果は多少落ちるがその他の膜の膜厚を調整することにより効果を得ることが出来る。つまり、酸化物半導体以外の絶縁体や導体で形成された膜の膜厚を調整すればよい。
この構成を採ることにより、当該層（上記中間に位置する層）に光が入射する際に起きた反射と、当該層より光が射出する際に起きた反射が互いに増幅し、結果、当該層が存在することによって起こる反射が大きくなる。この反射が大きくなることで、酸化物半導体層で形成されたチャネル部に到達する波長λ０の光の量が低減し、酸化物半導体層で形成されたチャネル部に吸収される光の量が低減され、光劣化の低減効果が得られる。
なお、図５のように最大の効果を得るにはλ０／４の奇数倍もしくは偶数倍の膜厚であるが、ある膜厚範囲であれば、一定の効果をもたらすことが図５よりわかる。最大の効果の９０％以上を効果の高い範囲とすれば、そのような反射率を与える当該層の光学的厚さＬはλ０／４の奇数倍もしくは偶数倍を中心にマイナスλ０／４の２４％からプラスλ０／４の２４％の範囲である。なお、このことから本発明及び本明細書に於いて概略λ０／４の奇数倍と言った場合は数２で表されるようにλ０／４の±２４％の幅を有することとする。同様に、概略λ０／４の偶数倍と言った場合は数３で表されるようにλ０／４の±２４％の幅を有することとする。
Figure 0005897844
Figure 0005897844
トランジスタを形成するために必要な複数の層のうち、酸化物半導体層で形成されたチャネル部に法線方向に沿って照射されうる光の光路にあたる層の、それぞれの出来上がりの膜厚を、その層の屈折率と上下の層の屈折率との関係から、本実施の形態に拠って設定すればよい。その構成を採ることによりトランジスタに対する機能を損ねることなく、酸化物半導体層で形成されたチャネル部が吸収する波長領域の光の反射率を高めることが可能となり、酸化物半導体層で形成されたチャネル部に吸収される光の量を低減させ、光劣化の低減効果を高めることが出来る。
（実施の形態１）
本実施の形態では、本発明の半導体装置の一例について図６乃至図９を参照しながら説明する。
図６には、開示する発明の一態様に係る半導体装置の例として、トランジスタ３１０の平面図及び断面図を示す。図６では、開示する発明の一態様に係るトランジスタとして、ボトムゲート型のトランジスタを示している。ここで、図６（Ａ）は、平面図であり、図６（Ｂ）および図６（Ｃ）は、それぞれ、図６（Ａ）におけるＡ−Ｂ断面およびＣ−Ｄ断面に係る断面図である。なお、図６（Ａ）では、煩雑になることを避けるため、トランジスタ３１０の構成要素の一部（例えば、保護絶縁膜４０７等）を省略している。
図６に示すトランジスタ３１０は、絶縁表面を有する基板４００上に、ゲート電極４０１と、ゲート絶縁層４０２と、酸化物半導体層４０９と、第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極と、第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極と、保護絶縁膜４０７と、を含む。
図６に示すトランジスタ３１０において、保護絶縁膜４０７は、第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極および第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極を覆い、且つゲート絶縁層４０２および酸化物半導体層４０９と接して設けられている。また、図６に示すトランジスタ３１０において、保護絶縁膜４０７と、ゲート絶縁層４０２とは、酸化物半導体層４０９が存在しない領域において接している。つまり、酸化物半導体層４０９は、ゲート絶縁層４０２と保護絶縁膜４０７とに囲まれて設けられている。
ここで、酸化物半導体層４０９は水素や水などの不純物が十分に除去されることにより、且つ、十分な酸素が供給されることにより、高純度化され、且つ酸素欠損が低減されたものであることが望ましい。具体的には、例えば、酸化物半導体層４０９の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層４０９中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層４０９では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。このように、ｉ型（真性半導体）化された酸化物半導体またはｉ型に限りなく近い酸化物半導体を用いることで、良好な電気特性のトランジスタを得ることができる。以下、本明細書では、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層を、簡略化して高純度化された酸化物半導体層と呼ぶこともある。
また、不純物として、アルカリ金属やアルカリ土類金属の濃度が２×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属やアルカリ土類金属を酸化物半導体から低減することで、良好な電気特性のトランジスタを得ることができる。
また、酸化物半導体層４０９はｃ軸配向性の高いものであることが望ましい。単結晶であってもよいし、多結晶状態であってもｃ軸の配向性が高いものであればよい。また、アモルファス状態の中に、結晶性の領域があり、その結晶性の領域がｃ軸の配向性を持っていてもよい。そのようなｃ軸配向性の高い状態であれば、光劣化が起きにくい。
酸化物半導体層４０９と接するゲート絶縁層４０２や保護絶縁膜４０７には、酸素を含む絶縁膜を用いるのが望ましく、化学量論的組成比より酸素が多い領域（酸素過剰領域とも表記する）が含まれる膜であるのがより望ましい。酸化物半導体層４０９と接するゲート絶縁層４０２及び保護絶縁膜４０７が酸素過剰領域を有することにより、酸化物半導体層４０９からゲート絶縁層４０２または保護絶縁膜４０７への酸素の移動を防ぐことができる。また、ゲート絶縁層４０２または保護絶縁膜４０７から酸化物半導体層４０９への酸素の供給を行うこともできる。よって、ゲート絶縁層４０２および保護絶縁膜４０７に挟持された酸化物半導体層４０９を、十分な量の酸素を含有する膜とすることができる。
ゲート絶縁層４０２や保護絶縁膜４０７は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化アルミニウムガリウム、またはこれらの混合材料を形成することができる。また、ゲート絶縁層４０２や保護絶縁膜４０７は単層に限らず、上記複数の材料の積層であっても良い。
なお、ゲート絶縁層４０２や保護絶縁膜４０７には、酸化物半導体層と同種の成分を含む絶縁材料を用いることが好ましい。この様な材料は、酸化物半導体層との界面の状態を良好に保つことができる。ここで、「酸化物半導体層と同種の成分」とは、酸化物半導体層の構成元素から選択される一つまたは複数の元素を意味する。例えば、酸化物半導体層がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料によって構成される場合、同種の成分を含む絶縁材料としては酸化ガリウムや酸化アルミニウムガリウムなどがある。
本実施の形態において、ゲート絶縁層４０２の物理的厚さｄは、光の波長をλ０、波長λ０におけるゲート絶縁層４０２の屈折率をｎａとするとλ０ｋ１／４ｎａ（ｋ１は１以上の奇数）とする。
また、本実施の形態において、酸化物半導体層４０９のチャネル部の物理的厚さｄは、光の波長をλ０、波長λ０における酸化物半導体層４０９のチャネル部の屈折率をｎｂとするとλ０ｋ２／４ｎｂ（ｋ２は１以上の奇数）とする。
また、本実施の形態において、保護絶縁膜４０７の物理的厚さｄは、光の波長をλ０、波長λ０における保護絶縁膜４０７の屈折率をｎｃとするとλ０ｍ／４ｎｃ（ｍは２以上の偶数）とする。
このような構成を有する本実施の形態における半導体装置では、基板上方の空気の層（屈折率はほぼ１）から照射された光が、酸化物半導体層４０９のチャネル部に吸収されるまでに、保護絶縁膜４０７、酸化物半導体層４０９、ゲート絶縁層４０２、を通過し、それぞれの界面にて複数回の反射を繰り返す。そこで上記膜厚の構成とすることで、波長λ０の光の反射率を高めることが出来、その結果酸化物半導体層４０９のチャネル部にて吸収される光の量を低減することが出来る。吸収される光の量が低減することで光劣化の低減効果が得られる。
図１０は本実施の形態の構成の場合の、波長３００ｎｍから波長８００ｎｍにおける反射率がどのように変化するのかをフレネル係数の方法を用いて計算を行った結果である。ここで示す反射率とは、基板上方の空気の層から照射された光のうち、上記多層膜中で吸収されずに反射光として戻ってくる光の割合を示している。具体的な構成としては、基板４００上に、ゲート電極４０１をタングステンで、ゲート絶縁層４０２を窒素を含む酸化ケイ素膜で、保護絶縁膜４０７を酸化ケイ素膜で形成した場合を想定した。酸化物半導体層４０９はＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料を想定した。それぞれの膜厚としては、反射させたい光の波長領域の中心波長としてλ０を３３０ｎｍとして、それぞれの物理的厚さｄを上記に従い、ゲート絶縁層４０２を５５ｎｍ（光学的厚さとしてはλ０／４）、酸化物半導体層４０９のチャネル部を３５ｎｍ（光学的厚さとしてはλ０／４）、保護絶縁膜４０７を２１８ｎｍ（光学的厚さとしては４λ０／４）と設定した。
図１０より、３３０ｎｍ付近の波長をピークとして高い反射率を示すことがわかる。
図１１は、比較例として同様の膜種の構成において、本実施の形態に拠らずにそれぞれの膜厚を設定した場合の、計算結果である。具体的な膜厚としては、ゲート絶縁層４０２を１００ｎｍ、酸化物半導体層４０９のチャネル部を４０ｎｍ、保護絶縁膜４０７を３００ｎｍと設定した。図１１の結果から、波長３００ｎｍから波長４００ｎｍにおける反射率は低く、その波長領域の光は酸化物半導体に吸収されていることがわかる。
このように、本実施の形態による膜厚構成とすることで、特定波長の反射率を高めることが出来、酸化物半導体に吸収される光の量を低減することが可能となる。その結果、光劣化の低減効果が得られる。
なお、各々の膜の膜厚は半導体装置として完成した段階での膜厚がそのような膜厚となるように設定する。実際に半導体装置を作成する場合には第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極、第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極などを形成する為のエッチングによってその下部に位置する膜に膜減りが生じる場合もある。この場合は当該膜減りを考慮して酸化物半導体層４０９のチャネル部に光が入射する際の光路に当たる部分において、規定の膜厚となるように調節する必要があるが、これは実施者が適宜なしえることである。また、上記では基板上方からの光に対して計算を行っているが、基板下方からの光についても同様に計算を行い、膜厚を調整しても良い。すなわち本発明は、少なくとも酸化物半導体層４０９のチャネル部に光が入射する際の光路に当たる部分における各層の膜厚が上記したような膜厚となっていればよい。
また、図７にトランジスタ３１０とは異なる構成のトランジスタ３２０の平面図及び断面図を示す。図７では、開示する発明の一態様に係るトランジスタとして、トップゲート型のトランジスタを示している。図７（Ａ）は平面図であり、図７（Ｂ）及び図７（Ｃ）は、図７（Ａ）におけるＥ−Ｆ断面およびＧ−Ｈ断面に係る断面図である。なお、図７（Ａ）では、煩雑になることを避けるため、トランジスタ３２０の構成要素の一部（例えば、例えば、ゲート絶縁層４０２等など）を省略している。
図７に示すトランジスタ３２０は、絶縁表面を有する基板４００上に、保護絶縁膜４０７と、酸化物半導体層４０９と、第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極と、第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極と、ゲート絶縁層４０２と、ゲート電極４１４と、を含む。
図７に示すトランジスタ３２０において、ゲート絶縁層４０２は、第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極および第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極を覆い、且つ保護絶縁膜４０７および酸化物半導体層４０９の一部と接して設けられている。また、図６に示すトランジスタ３１０と同様に、図７に示すトランジスタ３２０において、ゲート絶縁層４０２と、保護絶縁膜４０７とは、酸化物半導体層４０９が存在しない領域において接している。つまり、酸化物半導体層４０９は、ゲート絶縁層４０２と保護絶縁膜４０７とに囲まれて設けられている。その他の構成要素については、図６のトランジスタ３１０と同様である。詳細は、図６に関する記載を参酌することができる。
また、図８にトランジスタ３１０、トランジスタ３２０とは異なる構成のトランジスタ３３０の平面図及び断面図を示す。ここで、図８（Ａ）は、平面図であり、図８（Ｂ）および図８（Ｃ）は、それぞれ、図８（Ａ）におけるＩ−Ｊ断面およびＫ−Ｌ断面に係る断面図である。なお、図８（Ａ）では、煩雑になることを避けるため、トランジスタ３３０の構成要素の一部（例えば、保護絶縁膜４０７等）を省略している。
図８に示すトランジスタ３３０は、絶縁表面を有する基板４００上に、ゲート電極４０１と、ゲート絶縁層４０２と、酸化物半導体層４０９と、第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極と、第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極と、保護絶縁膜４０７と、酸化物半導体層４０９と重畳する領域に設けられた導電層４１０と、を含む。
図８に示すトランジスタ３３０において、保護絶縁膜４０７は、第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極および第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極を覆い、且つゲート絶縁層４０２および酸化物半導体層４０９と接して設けられている。また、図６に示すトランジスタ３１０と同様に、図８に示すトランジスタ３３０において、ゲート絶縁層４０２と、保護絶縁膜４０７とは、酸化物半導体層４０９が存在しない領域において接している。つまり、酸化物半導体層４０９は、ゲート絶縁層４０２と保護絶縁膜４０７とに囲まれて設けられている。
また、トランジスタ３３０において導電層４１０は、第２のゲート電極として機能させることもできる。その場合において、保護絶縁膜４０７は、ゲート絶縁膜として機能する。その他の構成要素については、図６のトランジスタ３１０と同様である。詳細は、図６に関する記載を参酌することができる。
また、図９（Ａ）乃至図９（Ｃ）に、上述のトランジスタとは異なる構成のトランジスタの断面図を示す。なお、図９の構成は、図６乃至図８の構成と適宜組み合わることができるものとする。
図９（Ａ）に示すトランジスタ３４０は、絶縁表面を有する基板４００上に、ゲート電極４０１と、ゲート絶縁層４０２と、酸化物半導体層４０９と、第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極と、第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極と、保護絶縁膜４０７と、を含む点で、トランジスタ３１０と共通している。トランジスタ３４０とトランジスタ３１０との相違は、酸化物半導体層４０９と、第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極や第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極が接続する位置である。すなわち、トランジスタ３４０では、酸化物半導体層４０９の下部において、酸化物半導体層４０９と、第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極や第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極とが接している。その他の構成要素については、図６のトランジスタ３１０と同様である。詳細は、図６に関する記載を参酌することができる。
図９（Ｂ）に示すトランジスタ３５０は、絶縁表面を有する基板４００上に、保護絶縁膜４０７と、酸化物半導体層４０９と、第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極と、第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極と、ゲート絶縁層４０２と、ゲート電極４１４と、を含む点で、トランジスタ３２０と共通している。トランジスタ３５０とトランジスタ３２０との相違は、酸化物半導体層４０９と、第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極や第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極が接続する位置である。すなわち、トランジスタ３５０では、酸化物半導体層４０９の下部において、酸化物半導体層４０９と、第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極や第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極とが接している。その他の構成要素については、図７のトランジスタ３２０と同様である。詳細は、図７及び図６に関する記載を参酌することができる。
図９（Ｃ）に示すトランジスタ３６０は、絶縁表面を有する基板４００上に、ゲート電極４０１と、ゲート絶縁層４０２と、酸化物半導体層４０９と、第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極と、第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極と、保護絶縁膜４０７と、酸化物半導体層４０９と重畳する領域に設けられた導電層４１０と、を含む点で、トランジスタ３３０と共通している。トランジスタ３６０とトランジスタ３３０との相違は、酸化物半導体層４０９と、第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極や第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極が接続する位置である。すなわち、トランジスタ３６０では、酸化物半導体層４０９の下部において、酸化物半導体層４０９と、第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極や第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極とが接している。その他の構成要素については、図８のトランジスタ３３０と同様である。詳細は、図８及び図６に関する記載を参酌することができる。
（実施の形態２）
以下、図１２を用いて、本実施の形態に係るトランジスタの作製工程の例について説明する。
図１２（Ａ）乃至図１２（Ｅ）を用いて、図６に示すトランジスタ３１０の作製工程の一例について説明する。なお、その他のトランジスタ構造の場合も同様の材料や方法（工程の入れ替えを含む。）を用いて形成することができる。
各層における膜厚に関しては、酸化物半導体層４０９のチャネル部に光が入射する際の光路に当たる部分における各層の膜厚は本発明に示す規定の膜厚になるように調整を行う。各層の屈折率を考慮にし、出来上がりの膜厚が規定の膜厚となるように、成膜時の膜厚の調整を適宜行うものとする。
まず、絶縁表面を有する基板４００上に導電膜を形成した後、第１のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってゲート電極４０１を形成した後、レジストマスクを除去する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などの基板を用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられていてもよい。
また、基板４００として、可撓性基板を用いてもよい。可撓性基板を用いる場合、可撓性基板上に酸化物半導体層を含むトランジスタを直接作製する方法と、他の基板に酸化物半導体層を含むトランジスタを作製し、その後可撓性基板に転置する方法があり、どちらを用いても良い。なお、可撓性基板に転置する方法では、トランジスタを作製する基板上に剥離層を設けると良い。
下地膜となる絶縁膜を基板４００とゲート電極４０１との間に設けてもよい。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜、または酸化ガリウムアルミニウム（ＧａｘＡｌ２−ｘＯ３＋ｙ（ｘは０以上２以下、ｙは０より大きい））膜から選ばれた膜で形成することができる。また、該下地膜は単層に限らず、上記の複数の膜の積層であっても良い。
また、ゲート電極４０１は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。また、ゲート電極４０１は、透光性を有する導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
次いで、ゲート電極４０１上にゲート絶縁層４０２を形成する（図１２（Ａ）参照）。ゲート絶縁層４０２は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化アルミニウムガリウム、またはこれらの混合材料をプラズマＣＶＤ法、またはスパッタ法等により形成することができる。また、ゲート絶縁層４０２は単層に限らず、上記複数の材料の積層であっても良い。
なお、ゲート絶縁層４０２には、酸化物半導体層と同種の成分を含む絶縁材料を用いることが好ましい。この様な材料は、酸化物半導体層との界面の状態を良好に保つことができる。ここで、「酸化物半導体層と同種の成分」とは、酸化物半導体層の構成元素から選択される一つまたは複数の元素を意味する。例えば、酸化物半導体層がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料によって構成される場合、同種の成分を含む絶縁材料としては酸化ガリウムや酸化アルミニウムガリウムなどがある。
ゲート絶縁層４０２は、水素、水などの不純物を混入させない方法を用いて成膜することが好ましい。ゲート絶縁層４０２に水素、水などの不純物が含まれると、後に形成される酸化物半導体層に水素、水などの不純物の侵入や、水素、水などの不純物による酸化物半導体層中の酸素の引き抜き、などによって酸化物半導体層が低抵抗化（ｎ型化）してしまい、オフ電流が大きくなったり、しきい値電圧がシフトするおそれがあるためである。よって、ゲート絶縁層４０２はできるだけ水素、水などの不純物が含まれないように作製することが好ましい。例えば、スパッタリング法によって成膜するのが好ましい。成膜する際に用いるスパッタガスとしては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。
スパッタリング法としては、直流電源を用いるＤＣスパッタリング法、パルス的に直流バイアスを加えるパルスＤＣスパッタリング法、又は交流電源を用いるＡＣスパッタリング法などを用いることができる。
なお、ゲート絶縁層４０２として、酸化アルミニウムガリウム膜を形成する際には、スパッタリング法に用いるターゲットとして、アルミニウムパーティクルが添加された酸化ガリウムターゲットを適用してもよい。アルミニウムパーティクルが添加された酸化ガリウムターゲットを用いることにより、ターゲットの導電性を高めることができるため、スパッタリング時の放電を容易なものとすることができる。このようなターゲットを用いることで、量産化に適したゲート絶縁層を作製することができる。
次いで、ゲート絶縁層４０２に酸素を供給する処理を行うことが望ましい。酸素を供給する処理としては、酸素雰囲気における熱処理、酸素ドープ処理等がある。または、電界で加速した酸素イオンを照射して、酸素を添加しても良い。なお、本明細書等において、酸素ドープ処理とは、酸素をバルクに添加することをいい、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
ゲート絶縁層４０２に対して、酸素ドープ処理等の酸素を供給する処理を行うことにより、ゲート絶縁層４０２には化学量論的組成比より酸素が多い領域が形成される。このような領域を備えることにより、後に成膜される酸化物半導体層に酸素を供給し、酸化物半導体層中または酸化物半導体層とゲート絶縁層４０２との界面の酸素欠損を低減することができる。
または、スパッタリング法を用いてゲート絶縁層４０２を成膜する際に、酸素ガスまたは、不活性気体（例えば、アルゴン等の希ガス、または、窒素）と酸素の混合ガスを導入することで、ゲート絶縁層４０２に酸素過剰領域を形成することもできる。
例えば、ゲート絶縁層４０２として酸化アルミニウムガリウム膜を用いた場合、酸素ドープ処理等の酸素を供給する処理を行うことにより、ＧａｘＡｌ２−ｘＯ３＋α（０＜ｘ＜２、０＜α＜１）とすることができる。
次いで、第１の酸化物半導体層を成膜し、第１の熱処理によって少なくとも第１の酸化物半導体層の表面を含む領域を結晶化させて、第１の酸化物半導体層４０３を形成する。なお、ゲート絶縁層４０２および第１の酸化物半導体層は、大気に触れさせることなく連続して成膜するのが好ましい。
第１の酸化物半導体層に用いる酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＳｉＯ２を含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その化学量論比はとくに問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。
また、第１の酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
本実施の形態では、第１の酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用いてスパッタリング法により成膜する。また、第１の酸化物半導体層は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。
第１の酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ膜をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができる。また、このターゲットの材料及び組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の酸化物ターゲットを用いてもよい。
また、酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い酸化物ターゲットを用いることにより、成膜した第１の酸化物半導体層は緻密な膜とすることができる。
第１の酸化物半導体層を成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
第１の酸化物半導体層の成膜は、減圧状態に保持された成膜室内に基板４００を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下として行うことが好ましい。基板４００を加熱しながら成膜することにより、成膜した第１の酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に第１の酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した第１の酸化物半導体層に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
その後、第１の酸化物半導体層に対して、熱処理（第１の熱処理）を行い、少なくとも第１の酸化物半導体層の表面を含む領域を結晶化させ、第１の酸化物半導体層４０３を形成する。また、この第１の熱処理によって第１の酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、第１の酸化物半導体層の構造を整えることができる。さらに、この第１の熱処理によって、ゲート絶縁層４０２中の過剰な水素（水や水酸基を含む）を除去することも可能である。第１の熱処理の温度は、４５０℃以上８５０℃以下とする。また、加熱時間は１分以上２４時間以下とする。
表面を含む領域に形成される結晶領域は、表面から内部に向かって結晶成長することで形成される。当該結晶領域は、平均厚さが２ｎｍ以上１０ｎｍ以下の板状結晶である。また、当該結晶領域は、該表面に平行にａ−ｂ面を有し、該表面に対して略垂直な方向にｃ軸が配向する結晶を有する領域である。ここで、略垂直とは、垂直方向から±１０°以内の状態を言うものとする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、第１の酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。
また、第１の酸化物半導体層４０３に接するゲート絶縁層４０２は、酸素ドープ処理等によって酸素を供給されており、酸素過剰領域を有する。したがって、第１の酸化物半導体層４０３から、ゲート絶縁層４０２への酸素の移動を抑制することができる。また、酸素を供給されたゲート絶縁層４０２と接して第１の酸化物半導体層４０３を積層することで、ゲート絶縁層４０２から第１の酸化物半導体層４０３へ酸素を供給することができる。
なお、酸素過剰領域を有するゲート絶縁層４０２からの第１の酸化物半導体層４０３への酸素の供給は、ゲート絶縁層４０２と、第１の酸化物半導体層４０３とが接した状態で熱処理を行うことにより、より促進される。また、ゲート絶縁層４０２に添加され、第１の酸化物半導体層４０３へ供給される酸素の少なくとも一部は、酸素の不対結合手を酸化物半導体中で有することが好ましい。不対結合手を有することにより、酸化物半導体層中に残存しうる水素と結合して、水素を固定化（非可動イオン化）することができるためである。
次に、少なくとも表面を含む領域に結晶領域を有する第１の酸化物半導体層４０３上に、第２の酸化物半導体層を形成する。
なお、第２の酸化物半導体層は、第１の酸化物半導体層４０３と同一主成分の材料を用いること、あるいは同一の結晶構造かつ近接した格子定数（ミスマッチが１％以下）を有することが好ましい。または異なる主成分の材料を用いて形成しても良い。
同一主成分の材料を用いる場合、後に行われる第２の酸化物半導体層の結晶化において、第１の酸化物半導体層４０３の結晶領域を種として結晶成長を行いやすくなる。また、膜厚を増加させることができるため、パワーデバイスなどの用途には好適である。さらに、同一主成分材料である場合には、密着性などの界面物性や電気的特性も良好である。
本実施の形態では、第２の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体ターゲットを用いて、スパッタ法により成膜する。第２の酸化物半導体層のスパッタ法による成膜は、上述した第１の酸化物半導体層のスパッタ法による成膜と同様に行えばよい。ただし、第２の酸化物半導体層の厚さは、第１の酸化物半導体層４０３の厚さより厚くすることが好ましい。また、第１の酸化物半導体層４０３と第２の酸化物半導体層の厚さの和が３ｎｍ以上５０ｎｍ以下となるように、第２の酸化物半導体層を形成することが好ましい。第１の酸化物半導体層４０３と第２の酸化物半導体層の厚さの和を大きくしすぎると（例えば、合計膜厚を５０ｎｍ以上とすると）、トランジスタがノーマリーオンとなってしまうおそれがあるため、上述の膜厚とするのが好ましい。上述の膜厚範囲では、光学的膜厚において望ましい範囲外になる可能性もあるが、電気特性を優先してもかまわない。酸化物半導体以外の膜の膜厚調整により、効果を得ることが出来るからである。
次に、第２の酸化物半導体層に第２の熱処理を行い、第１の酸化物半導体層４０３の結晶領域を種として結晶成長させて、第２の酸化物半導体層４０４を形成する（図１２（Ｂ）参照）。
第２の熱処理の温度は、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下とする。第２の熱処理の加熱時間は１分以上１００時間以下とし、好ましくは５時間以上２０時間以下とし、代表的には１０時間とする。
第２の熱処理を行うことにより、第２の酸化物半導体層と第１の酸化物半導体層４０３の界面に形成された結晶領域から第２の酸化物半導体層の全体を結晶化させ、第２の酸化物半導体層４０４を形成することができる。また、第２の熱処理によって、さらに高い配向性を有する結晶層からなる第１の酸化物半導体層４０３とすることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を第２の酸化物半導体層４０４に用いる場合、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：整数）で表される結晶や、Ｉｎ２Ｇａ２ＺｎＯ７（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝２：２：１：７）で表される結晶などを含み得る。このような結晶は、第２の熱処理によって、そのｃ軸が、第２の酸化物半導体層４０４の表面と略垂直な方向をとるように配向する。
ここで、上述の結晶は、Ｉｎ、Ｇａ、Ｚｎのいずれかを含有し、ａ軸（ａ−ａｘｉｓ）およびｂ軸（ｂ−ａｘｉｓ）に平行なレイヤーの積層構造として捉えることができる。具体的には、上述の結晶は、Ｉｎを含有するレイヤーと、Ｉｎを含有しないレイヤー（ＧａまたはＺｎを含有するレイヤー）が、ｃ軸方向に積層された構造を有する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では、Ｉｎを含有するレイヤーの、ａ軸およびｂ軸に平行な方向に関する導電性は良好である。これは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では電気伝導が主としてＩｎによって制御されること、および、一のＩｎの５ｓ軌道が、隣接するＩｎの５ｓ軌道と重なりを有することにより、キャリアパスが形成されることによる。
また、第１の酸化物半導体層４０３がゲート絶縁層４０２との界面に非晶質領域を有するような構造の場合、第２の熱処理を行うことにより、第１の酸化物半導体層４０３の表面に形成されている結晶領域から第１の酸化物半導体層の下面に向かって結晶成長が行われ、該非晶質領域が結晶化される場合もある。なお、ゲート絶縁層４０２を構成する材料や、熱処理の条件などによっては、該非晶質領域が残存する場合もある。
第１の酸化物半導体層４０３と第２の酸化物半導体層とに同一主成分の酸化物半導体材料を用いる場合、第１の酸化物半導体層４０３を結晶成長の種として、第２の酸化物半導体層の表面に向かって上方に結晶成長し、第２の酸化物半導体層４０４が形成され、第１の酸化物半導体層４０３と、第２の酸化物半導体層４０４とが、同一結晶構造を有する。そのため、図１２（Ｂ）〜（Ｅ）では点線で示したが、第１の酸化物半導体層４０３と第２の酸化物半導体層４０４の境界が判別できなくなり、第１の酸化物半導体層４０３と第２の酸化物半導体層４０４を同一の層と見なせることもある。そのため、第１の酸化物半導体層４０３と第２の酸化物半導体層４０４を合わせて、酸化物半導体層４０９と示す。
なお、第２の熱処理に用いる熱処理装置も第１の熱処理と同様の条件を用いる。
次いで、酸化物半導体層４０９を第２のフォトリソグラフィ工程により酸化物半導体層４０９上にレジストマスクを形成し、選択的にエッチングを行って島状の酸化物半導体層４０９を形成した後、レジストマスクを除去する（図１２（Ｃ））。また、島状の酸化物半導体層４０９を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。ここでの酸化物半導体層４０９のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
次いで、ゲート絶縁層４０２及び酸化物半導体層４０９上に、ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電膜を形成する。ソース電極及びドレイン電極に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極及びドレイン電極に用いる導電膜は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。特に、酸化物半導体層４０９と上述の金属膜や金属窒化物膜との間に、上述の導電性の金属酸化物を挟んだ構造とすることで、界面特性が良好となり、より抵抗を下げることが出来る。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極、第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極を形成した後、レジストマスクを除去する（図１２（Ｄ））。第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるとよい。酸化物半導体層４０９上で隣り合う第１の導電層４０６ａと第２の導電層４０５ａで形成されたソース電極の下端部と第１の導電層４０６ｂと第２の導電層４０５ｂで形成されたドレイン電極の下端部との間隔幅によって後に形成されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、例えば、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Ｌを微細化することが可能であり、回路の動作速度を高速化できる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
なお、導電膜のエッチングの際に、酸化物半導体層４０９がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層４０９を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体層４０９は一部のみがエッチングされ、例えば、酸化物半導体層４０９の膜厚の５％乃至５０％がエッチングされ、溝部（凹部）を有する酸化物半導体層４０９となることもある。
また、導電膜が積層構造を有している場合、段差状の形態としても良い。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層４０９の表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、当該プラズマ処理に続けて大気に触れることなく、酸化物半導体層４０９に接する保護絶縁膜４０７を形成することが望ましい（図１２（Ｅ））。
保護絶縁膜４０７は、ゲート絶縁層４０２と同様の材料、同様の工程で形成することができる。なお、酸化物半導体層との界面の状態を良好に保つためには、保護絶縁膜４０７としてゲート絶縁層４０２と同様の材料を適用するのがより好ましい。また、保護絶縁膜として、屈折率の異なる複数の材料の積層構造としても良い。
次いで、保護絶縁膜４０７に酸素ドープ等の酸素を供給する処理を行うことが望ましい。なお、スパッタリング法を用いて保護絶縁膜４０７を成膜する際に、酸素ガス、または、不活性気体（例えば、アルゴン等の希ガス、または、窒素）と酸素の混合ガスを導入することで、保護絶縁膜４０７に酸素を供給してもよい。
次に酸化物半導体層４０９が、保護絶縁膜４０７と一部（チャネル形成領域）が接した状態で第３の熱処理を行うのが好ましい。第３の熱処理の温度は、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。
第３の熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
第３の熱処理においては、酸化物半導体層４０９と、ゲート絶縁層４０２および保護絶縁膜４０７と、が接した状態で加熱される。したがって、上述の脱水化（または脱水素化）処理によって同時に減少してしまう可能性のある酸化物半導体を構成する主成分材料の一つである酸素を、酸素を含むゲート絶縁層４０２および保護絶縁膜４０７より酸化物半導体層４０９へ供給することができる。これによって、酸化物半導体層４０９中の電荷捕獲中心を低減することができる。以上の工程で高純度化され、且つ電気的にｉ型（真性）化された酸化物半導体層４０９を形成することができる。
上述のように、第３の熱処理を適用することで、酸化物半導体層４０９を、その主成分以外の不純物が極力含まれないように高純度化することができる。高純度化された酸化物半導体層４０９中にはドナーに由来するキャリアが極めて少なく（ゼロに近い）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。
以上の工程でトランジスタ３１０が形成される。トランジスタ３１０は、水素、水、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層４０９より意図的に排除し、高純度化された酸化物半導体層４０９を含むトランジスタである。さらに、光路にあたる部分の各層の膜厚を本発明による規定の膜厚に調整することにより、光劣化の原因となる波長領域の反射率の高い構成とすることが出来る。その結果、酸化物半導体層４０９のチャネル部に吸収される光の量が低減し、光劣化の低減効果が得られる。よって、トランジスタ３１０は、電気的特性変動が抑制されており、電気的に安定である。
また、トランジスタ３１０上に平坦化絶縁膜を設けても良い。平坦化絶縁膜としては、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させてもよい。
以上、本実施の形態において示すように、酸化物半導体層４０９のチャネル部に光が入射する際の光路に当たる部分における各層の膜厚を、出来上がりにおいて規定の膜厚となるように調整を行うことにより、酸化物半導体層４０９のチャネル部が吸収する光の量を低減することが可能となり、光劣化の低減効果が得られる。
また、酸化物半導体層と接する絶縁膜が化学量論的組成比より酸素が多い領域を含むことにより、酸化物半導体層の脱水化（または脱水素化）処理によって同時に減少してしまう可能性のある酸素を、酸化物半導体層へ供給することができる。これによって、酸化物半導体層中の酸素欠損を低減することができるため、酸化物半導体層中の電荷捕獲中心を低減することができる。以上の工程で高純度化し、電気的にｉ型（真性）化された酸化物半導体層を形成することができる。
本発明の一態様に係る半導体装置では、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層を活性層として用いることで、トランジスタのオフ電流密度を、ソース電極とドレイン電極間の電圧によっては、１０ｚＡ／μｍ以下、好ましくは１ｚＡ／μｍ以下、更に好ましくは１ｙＡ／μｍ以下にすることができる。従って、高純度化された酸化物半導体層を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
また、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層では、キャリア濃度が十分に少なく、このような酸化物半導体層を活性層として用いることで、しきい値電圧のシフトを抑制し、トランジスタをノーマリーオフとすることができる。
以上示したように、本発明の一態様によって、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。よって、信頼性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
実施の形態１及び実施の形態２で例示したトランジスタを用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、トランジスタを含む駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
図１３（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図１３（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、４０１８ｂから供給されている。
図１３（Ｂ）及び図１３（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図１３（Ｂ）及び図１３（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。図１３（Ｂ）及び図１３（Ｃ）においては、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
また図１３（Ｂ）及び図１３（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図１３（Ａ）は、ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図１３（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１３（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープもしくはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
また第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、実施の形態１及び実施の形態２で一例を示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
半導体装置の一形態について、図１４を用いて説明する。図１４は、図１３（Ｂ）のＭ−Ｎにおける断面図に相当する。
図１４で示すように、半導体装置は接続端子電極４０１５及び端子電極４０１６を有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８が有する端子と異方性導電膜４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極層（第１の電極）４０３０と同じ導電膜から形成され、端子電極４０１６は、トランジスタ４０１０、トランジスタ４０１１のソース電極及びドレイン電極と同じ導電膜で形成されている。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トランジスタを複数有しており、図１４では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。
本実施の形態では、トランジスタ４０１０、トランジスタ４０１１として、実施の形態１及び実施の形態２で示したトランジスタを適用することができる。なお、図１４においては、実施の形態１及び実施の形態２で示したトランジスタ３１０を用いる例を示しているが、本実施の形態はこれに限られるものではなく、トランジスタ３２０、３３０、３４０、３５０または３６０等を適宜用いることが可能である。また、トランジスタ４０１０とトランジスタ４０１１とを必ずしも同じ構造のトランジスタとしなくともよい。トランジスタ４０１０、トランジスタ４０１１は、電気的特性変動が抑制されており、電気的に安定である。よって、図１４で示す本実施の形態の半導体装置として信頼性の高い半導体装置を提供することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことがでれば特に限定されず、様々な表示素子を用いることができる。
図１４に表示素子として液晶素子を用いた液晶表示装置の例を示す。図１４において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層（第２の電極）４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁膜４０３２、４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１とは液晶層４００８を介して積層する構成となっている。
また４０３５は絶縁膜で形成されたスペーサであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗率は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗率の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間、電荷を保持できるように設定される。高純度化された酸化物半導体層を有するトランジスタを用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。
本実施の形態で用いる高純度化された酸化物半導体層を用いたトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いる高純度化された酸化物半導体層を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、液晶表示装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、上記トランジスタは、同一基板上に駆動回路部または画素部に作り分けて作製することができるため、液晶表示装置の部品点数を削減することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの液晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ−Ｖｉｅｗ）モードなどを用いることができる。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方式（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケンシャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うことができる。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
なお、図１４において、第１の基板４００１、第２の基板４００６としては、ガラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチック基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
表示装置は光源又は表示素子からの光を透過させて表示を行う。よって光が透過する画素部に設けられる基板、絶縁膜、導電膜などの薄膜はすべて可視光の波長領域の光に対して透光性とする。
表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、又はその合金、若しくはその窒化物から一つ、又は複数種を用いて形成することができる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体またはその誘導体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように実施の形態１及び実施の形態２で例示したトランジスタを適用することで、信頼性の高い半導体装置を提供することができる。なお、実施の形態１及び実施の形態２で例示したトランジスタは上述の表示機能を有する半導体装置のみでなく、電源回路に搭載されるパワーデバイス、ＬＳＩ等の半導体集積回路、対象物の情報を読み取るイメージセンサ機能を有する半導体装置など様々な機能を有する半導体装置に適用することが可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に用いることができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した液晶表示装置を具備する電子機器の例について説明する。
図１５（Ａ）は電子書籍（Ｅ−ｂｏｏｋともいう）であり、筐体９６３０、表示部９６３１、操作キー９６３２、太陽電池９６３３、充放電制御回路９６３４を有することができる。図１５（Ａ）に示した電子書籍は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報を操作または編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。なお、図１５（Ａ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ（以下、コンバータと略記）９６３６を有する構成について示している。他の実施の形態で示した半導体装置を表示部９６３１に用いることにより、信頼性の高い電子書籍とすることができる。
図１５（Ａ）に示す構成では、表示部９６３１を半透過型、または反射型の液晶表示装置とすることで、比較的明るい環境下でも認識性良く使用することができる。また、その様な環境下では、太陽電池９６３３による発電及びバッテリー９６３５への充電を効率よく行うことができる。なお、太陽電池９６３３は、図示した領域に限らず、筐体９６３０の空きスペース（表面や裏面）に適宜設けることができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図１５（Ａ）に示す充放電制御回路９６３４の構成及び動作について、図１５（Ｂ）のブロック図を用いて説明する。図１５（Ｂ）には、太陽電池９６３３、バッテリー９６３５、コンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示している。ここで、充放電制御回路９６３４に対応する箇所は、バッテリー９６３５、コンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３である。
まず、外光により太陽電池９６３３が発電する場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための好適な電圧となるよう、コンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
次いで、外光が乏しく、太陽電池９６３３による発電がされない場合の動作の例について説明する。バッテリー９６３５に蓄電された電力は、スイッチＳＷ３をオンにすることでコンバータ９６３７により昇圧または降圧がなされる。そして、表示部９６３１の動作にバッテリー９６３５からの電力が用いられることとなる。
なお、充電手段の一例として太陽電池を用いる例を示したが、他の手段、または他の手段との組み合わせによりバッテリー９６３５を充電する構成であってもよい。
図１６（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。実施の形態１乃至実施の形態３で示した半導体装置を適用することにより、信頼性の高いノート型のパーソナルコンピュータとすることができる。
図１６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。実施の形態１乃至実施の形態３で示した半導体装置を適用することにより、より信頼性の高い携帯情報端末（ＰＤＡ）とすることができる。
図１６（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１６（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１６（Ｃ）では表示部２７０７）に画像を表示することができる。実施の形態１乃至実施の形態３で示した半導体装置を適用することにより、信頼性の高い電子書籍２７００とすることができる。
また、図１６（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図１６（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８００には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。実施の形態１乃至実施の形態３で示した半導体装置を適用することにより、信頼性の高い携帯電話とすることができる。
また、表示パネル２８０２はタッチパネルを備えており、図１６（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図１６（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また筐体２８００は筐体２８０１の背面に格納可能であり、通話時などに適している。
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図１６（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。実施の形態１乃至実施の形態３で示した半導体装置を適用することにより、信頼性の高いデジタルビデオカメラとすることができる。
図１６（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。実施の形態１乃至実施の形態３で示した半導体装置を適用することにより、信頼性の高いテレビジョン装置９６００とすることができる。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
３１０ トランジスタ
３２０ トランジスタ
３３０ トランジスタ
３４０ トランジスタ
３５０ トランジスタ
３６０ トランジスタ
４００ 基板
４０１ ゲート電極
４０２ ゲート絶縁層
４０３ 第１の酸化物半導体層
４０４ 第２の酸化物半導体層
４０５ａ 第２の導電層
４０５ｂ 第２の導電層
４０６ａ 第１の導電層
４０６ｂ 第１の導電層
４０７ 保護絶縁膜
４０９ 酸化物半導体層
４１０ 導電層
４１４ ゲート電極
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５４ 操作スイッチ
３０５５ 表示部（Ｂ）
３０５６ バッテリー
３０５７ 表示部（Ａ）
４００１ 第１の基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 第２の基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０３０ 第１の電極層
４０３１ 第２の電極層
４０３２ 絶縁膜
４０３３ 絶縁膜
４０３５ スペーサ
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６３０ 筐体
９６３１ 表示部
９６３２ 操作キー
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ コンバータ
９６３７ コンバータ

Claims (4)

  1. 酸化物半導体層で形成されたチャネル部を含む複数の層を有し、
    前記複数の層のうち連続している３つの層の中間に位置する層が、
    前記酸化物半導体層の膜面に対して法線方向に沿って前記チャネル部に照射されうる波長λ０の光の光路にあたる層であり、且つ、前記波長λ０の光に対する透光性を有する層であり、且つ、前記連続している３つの層の屈折率の中で前記連続している３つの層の中間に位置する層の屈折率が最も大きいか最も小さい場合には、前記連続している３つの層の中間に位置する層の光学的厚さが概略λ０／４の奇数倍であり、
    前記酸化物半導体層の前記膜面に対して法線方向に沿って前記チャネル部に照射されうる前記波長λ０の光の光路にあたる層であり、且つ、前記波長λ０の光に対する透光性を有する層であり、且つ、前記連続している３つの層の屈折率の中で最も大きな屈折率を有する層と最も小さな屈折率を有する層に接している場合には、前記連続している３つの層の中間に位置する層の光学的厚さが概略λ０／４の偶数倍であり、
    前記波長λ ０ は、３００ｎｍから４５０ｎｍの範囲に入ることを特徴とする半導体装置。
  2. 請求項１において、
    前記連続している３つの層の中間に位置する層は、基板上に設けられていることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記連続している３つの層の中間に位置する層は、絶縁体もしくは導体で形成されていることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記波長λ０は外光のスペクトル強度と前記酸化物半導体層の光の吸収係数をかけて算出されたスペクトルのピーク波長であることを特徴とする半導体装置。
JP2011178196A 2010-08-20 2011-08-17 半導体装置 Expired - Fee Related JP5897844B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011178196A JP5897844B2 (ja) 2010-08-20 2011-08-17 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010184642 2010-08-20
JP2010184642 2010-08-20
JP2011178196A JP5897844B2 (ja) 2010-08-20 2011-08-17 半導体装置

Publications (2)

Publication Number Publication Date
JP2012064932A JP2012064932A (ja) 2012-03-29
JP5897844B2 true JP5897844B2 (ja) 2016-03-30

Family

ID=45593343

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011178196A Expired - Fee Related JP5897844B2 (ja) 2010-08-20 2011-08-17 半導体装置

Country Status (4)

Country Link
US (1) US8759820B2 (ja)
JP (1) JP5897844B2 (ja)
KR (1) KR101952089B1 (ja)
TW (1) TWI535012B (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105878B2 (en) * 2011-07-01 2015-08-11 Oji Holdings Corporation Organic light-emitting diode manufacturing method, organic light-emitting diode, image display device, illumination device, and substrate
US9341904B2 (en) 2012-04-04 2016-05-17 Sharp Kabushiki Kaisha Liquid-crystal display apparatus with large viewing angle and high optical transmittance
JP6059566B2 (ja) * 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9219164B2 (en) * 2012-04-20 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide semiconductor channel
JP2013232548A (ja) * 2012-04-27 2013-11-14 Panasonic Corp 薄膜トランジスタ装置の製造方法、薄膜トランジスタ装置および表示装置
CN104380473B (zh) * 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20140009023A (ko) * 2012-07-13 2014-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014042004A (ja) * 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
IN2015DN01663A (ja) * 2012-08-03 2015-07-03 Semiconductor Energy Lab
US9245958B2 (en) * 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN104584229B (zh) * 2012-08-10 2018-05-15 株式会社半导体能源研究所 半导体装置及其制造方法
JP6220597B2 (ja) * 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
US9929276B2 (en) * 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102099261B1 (ko) 2012-08-10 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102042483B1 (ko) * 2012-09-24 2019-11-12 한국전자통신연구원 박막 트랜지스터 및 그 제조 방법
JP6293229B2 (ja) * 2012-10-17 2018-03-14 株式会社半導体エネルギー研究所 半導体装置
KR102279459B1 (ko) * 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6285150B2 (ja) * 2012-11-16 2018-02-28 株式会社半導体エネルギー研究所 半導体装置
CN103094353B (zh) * 2013-01-23 2016-06-29 深圳市华星光电技术有限公司 一种薄膜晶体管结构、液晶显示装置及一种制造方法
JP6141777B2 (ja) 2013-02-28 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6101784B2 (ja) * 2013-03-06 2017-03-22 Ｊｘエネルギー株式会社 凹凸構造を有する部材の製造方法及びそれにより製造された凹凸構造を有する部材
TWI644433B (zh) * 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
US9312392B2 (en) * 2013-05-16 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6023657B2 (ja) * 2013-05-21 2016-11-09 株式会社ジャパンディスプレイ 薄膜トランジスタ及びその製造方法
US9515661B2 (en) * 2014-05-09 2016-12-06 Semiconductor Energy Laboratory Co., Ltd. Circuit, semiconductor device, and clock tree
CN112005383A (zh) 2018-03-12 2020-11-27 株式会社半导体能源研究所 金属氧化物以及包含金属氧化物的晶体管

Family Cites Families (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4531341B2 (ja) 2003-02-28 2010-08-25 株式会社半導体エネルギー研究所 発光装置および電子機器
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7554265B2 (en) 2004-06-25 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP4882256B2 (ja) * 2004-12-06 2012-02-22 凸版印刷株式会社 薄膜トランジスタ
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5411456B2 (ja) 2007-06-07 2014-02-12 株式会社半導体エネルギー研究所 半導体装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101182403B1 (ko) * 2008-12-22 2012-09-13 한국전자통신연구원 투명 트랜지스터 및 그의 제조 방법
US8536571B2 (en) * 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device

Also Published As

Publication number Publication date
US20120043541A1 (en) 2012-02-23
TW201212236A (en) 2012-03-16
KR20120022644A (ko) 2012-03-12
US8759820B2 (en) 2014-06-24
KR101952089B1 (ko) 2019-02-27
JP2012064932A (ja) 2012-03-29
TWI535012B (zh) 2016-05-21

Similar Documents

Publication Publication Date Title
JP5897844B2 (ja) 半導体装置
JP6644121B2 (ja) 半導体装置の作製方法
JP6145493B2 (ja) 半導体装置の作製方法
JP6360224B2 (ja) 半導体装置
JP5933878B2 (ja) 半導体装置
JP6291014B2 (ja) 半導体装置の作製方法
JP5806043B2 (ja) 半導体装置の作製方法
KR102292523B1 (ko) 반도체 장치
JP5925449B2 (ja) 液晶表示装置の作製方法
KR102005662B1 (ko) 반도체 장치 및 그 제조 방법
JP2020014023A (ja) 半導体装置の作製方法
JP6042093B2 (ja) 半導体装置の作製方法
JP5600625B2 (ja) 半導体装置
JP5770130B2 (ja) 半導体装置の作製方法
JP5797982B2 (ja) 半導体装置
JP5978353B2 (ja) 半導体装置の作製方法
JP6076617B2 (ja) 表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150623

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150717

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160223

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160303

R150 Certificate of patent or registration of utility model

Ref document number: 5897844

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees