JP6042093B2 - 半導体装置の作製方法 - Google Patents

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Description

半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体材料が注目されている。
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
特開２００６−１６５５２８号公報
しかし、酸化物半導体を有する半導体デバイスにおいて、酸化物半導体の薄膜形成工程で電子供与体を形成する水素や水分の混入などが生じると、その電気伝導度が変化してしまう。また、成膜された酸化物半導体薄膜が酸素欠損を有する場合にも、電気伝導率が変化してしまう恐れがある。このような現象は、酸化物半導体を用いたトランジスタにとって電気的特性の変動要因となる。
このような問題に鑑み、酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供することを目的の一とする。
開示する発明に係る半導体装置は、化学量論的組成比を超える酸素（すなわち、化学量論を超える酸素）を含む領域を有する非晶質酸化物半導体層と、該非晶質酸化物半導体層上に設けられた酸化アルミニウム膜とを含んで構成される。該非晶質酸化物半導体層は、脱水化又は脱水素化処理を行った結晶性又は非晶質酸化物半導体層に対して、酸素注入処理を行い、その後、酸化アルミニウム膜を設けた状態で、非晶質状態を維持するように熱処理を行うことで形成される。前記熱処理の温度は４５０℃以下である。より具体的には、例えば以下の構成とすることができる。
本発明の一態様は、化学量論的組成比を超える酸素を含む領域を有する非晶質酸化物半導体層と、非晶質酸化物半導体層に電気的に接続するソース電極及びドレイン電極と、非晶質酸化物半導体層と重なるゲート電極と、非晶質酸化物半導体層と、ゲート電極との間に設けられたゲート絶縁層と、非晶質酸化物半導体層上に設けられた酸化アルミニウム膜と、を有する半導体装置である。
また、本発明の他の一態様は、化学量論的組成比を超える酸素を含む領域を有する非晶質酸化物半導体層と、非晶質酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、ソース電極及びドレイン電極を覆い、非晶質酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、非晶質酸化物半導体層と重なるゲート電極と、ゲート電極上に接して設けられた酸化アルミニウム膜と、を有する半導体装置である。
また、本発明の他の一態様は、ゲート電極と、ゲート電極上に設けられたゲート絶縁層と、ゲート絶縁層上であってゲート電極と重なる位置に設けられ、化学量論的組成比を超える酸素を含む領域を有する非晶質酸化物半導体層と、非晶質酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、非晶質酸化物半導体層の少なくとも一部と接して、非晶質酸化物半導体層上に設けられた酸化アルミニウム膜と、を有する半導体装置である。
上記の半導体装置のいずれか一において、ゲート絶縁層は、化学量論的組成比を超える酸素を含む領域を有するのが好ましい。
また、上記の半導体装置のいずれか一において、酸化アルミニウム膜と、非晶質酸化物半導体層との間に、酸化物絶縁膜を有し、酸化物絶縁膜は、化学量論的組成比を超える酸素を含む領域を有するのが好ましい。
なお、本明細書等において、「上」という用語は、構成要素の位置関係が「直上」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」との表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「下」という用語についても同様である。
また、本明細書等において、「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
酸素の注入によって非晶質酸化物半導体層に酸素を過剰に含ませ、非晶質酸化物半導体層中の酸素が放出されないように酸化アルミニウム膜を非晶質酸化物半導体層上に設けた状態で熱処理を行うことにより、非晶質酸化物半導体中及びその上下で接する層との界面で欠陥が生成されること、または、欠陥が増加することを防ぐことができる。すなわち、非晶質酸化物半導体層に含ませた過剰な酸素が、酸素空孔欠陥を埋めるように作用するので、安定した電気特性を有する信頼性の高い半導体装置を提供することができる。
半導体装置の一形態を説明する平面図及び断面図。 半導体装置の一形態を説明する平面図及び断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の一形態を説明する平面図及び断面図。 半導体装置の一形態を説明する平面図及び断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 電子機器を示す図。 実施例１で作製した試料のＳＩＭＳの測定結果を示す図。 実施例１で作製した試料のＳＩＭＳの測定結果を示す図。 実施例１で作製した試料のＴＤＳの測定結果を示す図。 実施例１で作製した試料のＴＤＳの測定結果を示す図。 実施例２で作製した試料のＴＥＭ像を示す図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定されるものではない。
なお、本明細書等において、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１乃至図３を用いて説明する。
図１に、半導体装置の例として、トップゲート型のトランジスタ５１０の平面図及び断面図を示す。図１（Ａ）は、トランジスタ５１０の平面図であり、図１（Ｂ）及び図１（Ｃ）はそれぞれ、図１（Ａ）におけるＡ−Ｂ断面及びＣ−Ｄ断面に係る断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ５１０の構成要素の一部（例えば、ゲート絶縁層４０６など）を省略して図示している。
図１に示すトランジスタ５１０は、絶縁表面を有する基板４００上に、下地絶縁層４０２と、非晶質酸化物半導体層４０４、ソース電極４０５ａ、ドレイン電極４０５ｂ、ゲート絶縁層４０６、ゲート電極４１０及び絶縁層４１２を含む。
図１に示すトランジスタ５１０において、非晶質酸化物半導体層４０４は、化学量論的組成比を超える酸素を含む領域（以下、酸素過剰領域とも表記する）を有する。一般に、非晶質酸化物半導体層４０４を構成する主成分の一つである酸素は、膜中で他の主成分材料の一つである金属元素との結合と解離を動的に繰り返す。酸素と解離した金属元素は未結合手を有するため、非晶質酸化物半導体層中において、酸素が解離した酸素欠損が一定数存在すると考えられる。しかしながら、本発明の一態様に係るトランジスタにおいては、非晶質酸化物半導体層４０４に含まれる過剰な酸素によって、非晶質酸化物半導体層４０４中の酸素欠損による欠陥（酸素欠陥）を直ちに埋めることができる。よって、安定した電気特性を有する信頼性の高い半導体装置を提供することができる。
非晶質酸化物半導体層４０４は、膜全体に渡って非晶質構造を有する。
また、トランジスタ５１０は、絶縁層４１２として酸化アルミニウム膜を含む層が設けられている。酸化アルミニウムは、水素、水分、酸素、その他の不純物を透過させにくいというバリア機能を有しているため、デバイス完成後に水分等の不純物が外部より侵入するのを防ぐことができる。なお、絶縁層４１２は、少なくとも酸化アルミニウム膜を有していればよく、酸化アルミニウム膜と、他の無機絶縁材料を含む膜との積層構造としてもよい。また、絶縁層４１２が他の無機絶縁材料を含む膜との積層構造である場合、当該他の無機絶縁材料を含む膜は、非晶質酸化物半導体層４０４側に位置し、且つ、酸素過剰領域を有する酸化物絶縁膜であるのがより好ましい。例えば、絶縁層４１２を、非晶質酸化物半導体層４０４側から、酸素過剰領域を有する酸化シリコン膜と、酸化アルミニウム膜と、の積層構造とすることができる。
ゲート絶縁層４０６は、酸素過剰領域を有するのが好ましい。ゲート絶縁層４０６が酸素過剰領域を有していると、非晶質酸化物半導体層４０４からゲート絶縁層４０６への酸素の移動を防ぐことができ、且つ、ゲート絶縁層４０６から非晶質酸化物半導体層４０４への酸素の供給を行うこともできるためである。同様に、下地絶縁層４０２は、酸素過剰領域を有するのが好ましい。
なお、トランジスタ５１０上には、さらに絶縁層が設けられていても良い。また、ソース電極４０５ａやドレイン電極４０５ｂと配線とを電気的に接続させるために、ゲート絶縁層４０６などには開口が形成されていても良い。なお、非晶質酸化物半導体層４０４は島状に加工されていなくてもよい。
図２に、本実施の形態に係るトランジスタの別の構成例を示す。図２（Ａ）はトランジスタ５２０の平面図であり、図２（Ｂ）及び図２（Ｃ）は、図２（Ａ）におけるＥ−Ｆ断面及びＧ−Ｈ断面に係る断面図である。なお、図２（Ａ）では、煩雑になることを避けるため、トランジスタ５２０の構成要素の一部（例えば、ゲート絶縁層４０６など）を省略している。
図２に示すトランジスタ５２０は、図１に示すトランジスタ５１０と同様に、絶縁表面を有する基板４００上に、下地絶縁層４０２、非晶質酸化物半導体層４０４、ソース電極４０５ａ、ドレイン電極４０５ｂ、ゲート絶縁層４０６、ゲート電極４１０及び絶縁層４１２を含む。
図２に示すトランジスタ５２０と図１に示すトランジスタ５１０との相違点は、ソース電極４０５ａ及びドレイン電極４０５ｂと、非晶質酸化物半導体層４０４との積層順である。すなわち、トランジスタ５２０は、下地絶縁層４０２に接するソース電極４０５ａ及びドレイン電極４０５ｂと、ソース電極４０５ａ及びドレイン電極４０５ｂ上に設けられた非晶質酸化物半導体層４０４と、を有する。その他の構成は、トランジスタ５１０と同様であり、詳細については、トランジスタ５１０についての説明を参酌することができる。
以下、図３（Ａ）乃至図３（Ｄ）を用いて、トランジスタ５１０の作製工程の一例を示す。なお、トランジスタ５２０は、ソース電極４０５ａ及びドレイン電極４０５ｂと、非晶質酸化物半導体層４０４との積層順以外は、トランジスタ５１０と同様の工程で作製することができる。
まず、絶縁表面を有する基板４００上に、下地絶縁層４０２を成膜する。絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
また、基板４００として、可撓性基板を用いてもよい。可撓性基板を用いる場合、可撓性基板上に酸化物半導体膜を含むトランジスタを直接作製してもよいし、他の作製基板に酸化物半導体膜を含むトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜を含むトランジスタとの間に剥離層を設けるとよい。
下地絶縁層４０２は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を含む膜から選ばれた、単層または積層構造とすることができる。但し、下地絶縁層４０２を、酸化物絶縁膜を含む積層構造として形成した場合、該酸化物絶縁膜を後に形成される非晶質酸化物半導体層４０４と接する構造とするのが好ましい。本実施の形態においては、下地絶縁層４０２として、酸化シリコン膜をプラズマＣＶＤ法又はスパッタリング法等により形成する。
また、下地絶縁層４０２は酸素過剰領域を有すると、下地絶縁層４０２に含まれる過剰な酸素によって、非晶質酸化物半導体層４０４の酸素欠損を補填することが可能であるため好ましい。下地絶縁層４０２が積層構造の場合は、少なくとも非晶質酸化物半導体層４０４と接する層において酸素過剰領域を有するのが好ましい。下地絶縁層４０２に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁層４０２を成膜すればよい。または、成膜後の下地絶縁層４０２に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を注入して、酸素過剰領域を形成しても良い。酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
次いで、下地絶縁層４０２上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の非晶質酸化物半導体層４０４ａを形成する（図３（Ａ）参照）。
酸化物半導体材料としては、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた２種以上を含む金属酸化物材料を用いればよい。例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いればよい。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
また、非晶質酸化物半導体層４０４ａには、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１などとすればよい。
なお、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ≧１．５Ｘ＋Ｙとする。
非晶質酸化物半導体層４０４ａは、スパッタリング法を用いて成膜するのが好ましい。また、スパッタリング法により非晶質酸化物半導体層４０４ａを形成する際、できる限り非晶質酸化物半導体層４０４ａに含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基を有する化合物、または水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、および希ガスと酸素との混合ガスを適宜用いる。さらには、該処理室の排気は、水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを用いるのが好ましい。
また、下地絶縁層４０２及び非晶質酸化物半導体層４０４ａは、大気に解放することなく連続的に成膜するのが好ましい。例えば、基板４００表面に付着した水素を含む不純物を、熱処理またはプラズマ処理で除去した後、大気に解放することなく下地絶縁層４０２を形成し、続けて大気に解放することなく非晶質酸化物半導体層４０４ａを形成してもよい。このようにすることで、下地絶縁層４０２の表面に付着する水素を含む不純物を低減し、また、基板４００と下地絶縁層４０２との界面、及び、下地絶縁層４０２と非晶質酸化物半導体層４０４ａとの界面に、大気成分が付着することを抑制できる。その結果、電気特性が良好で、信頼性の高いトランジスタ５１０を作製することができる。
なお、非晶質酸化物半導体層４０４ａをスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、下地絶縁層４０２の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタリングとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
次いで、非晶質酸化物半導体層４０４ａに水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための熱処理（第１の熱処理）を行う。熱処理の温度は、非晶質酸化物半導体層４０４ａが結晶化しない温度とし、代表的には２５０℃以上４５０℃以下、好ましくは３００℃以下とする。
この熱処理によって、ｎ型不純物である水素を酸化物半導体から除去し、不純物が極力含まれないように高純度化することができる。例えば、脱水化又は脱水素化処理後の非晶質酸化物半導体層４０４ａに含まれる水素濃度を、５×１０１９／ｃｍ３以下、あるいは５×１０１８／ｃｍ３以下とすることができる。
なお、脱水化又は脱水素化のための熱処理は、非晶質酸化物半導体層４０４ａを島状に加工する前に行うと、下地絶縁層４０２に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
また、熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
次いで、非晶質酸化物半導体層４０４ａをフォトリソグラフィ工程により島状の非晶質酸化物半導体層４０４に加工する。なお、島状の非晶質酸化物半導体層４０４を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成すると、フォトマスクを使用しないため、半導体装置の製造コストを低減することができる。
次いで、非晶質酸化物半導体層４０４上に、ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）となる導電膜を成膜し、これを加工してソース電極４０５ａ及びドレイン電極４０５ｂを形成する（図３（Ｂ）参照）。
ソース電極４０５ａ及びドレイン電極４０５ｂに用いる導電膜としては、後の熱処理工程に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。また、ソース電極、及びドレイン電極に用いる導電膜としては、導電性の金属酸化物で形成してもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
なお、導電膜のエッチングの際に、非晶質酸化物半導体層４０４がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、非晶質酸化物半導体層４０４を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に非晶質酸化物半導体層４０４は一部がエッチングされ、溝部（凹部）を有する非晶質酸化物半導体層となることもある。
次いで、ソース電極４０５ａ及びドレイン電極４０５ｂを覆い、非晶質酸化物半導体層４０４の一部と接するゲート絶縁層４０６を形成する。
ゲート絶縁層４０６は、プラズマＣＶＤ法又はスパッタリング法を用いて成膜するのが好ましく、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜として形成することができる。または、ゲート絶縁層４０６の材料として酸化ハフニウム、酸化イットリウム、酸化ランタン、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネートなどのｈｉｇｈ−ｋ材料を用いてもよい。これらのｈｉｇｈ−ｋ材料を用いることで、ゲートリーク電流を低減できる。なお、ゲート絶縁層４０６は、単層構造としてもよいし、積層構造としてもよい。
なお、ゲート絶縁層４０６は酸素過剰領域を有すると、ゲート絶縁層４０６に含まれる過剰な酸素によって、非晶質酸化物半導体層４０４の酸素欠損を補填することが可能であるため好ましい。
次いで、ゲート絶縁層４０６上から、非晶質酸化物半導体層４０４に酸素４２１を注入して、酸素過剰領域を形成する（図３（Ｃ）参照）。酸素４２１の注入処理によって、上述の脱水化又は脱水素化を目的とした熱処理によって同時に減少してしまう非晶質酸化物半導体層４０４中の酸素を供給することができる。これによって、非晶質酸化物半導体層４０４を高純度化及びｉ型（真性）化することができる。また、非晶質酸化物半導体層４０４に酸素過剰領域を形成することで、酸素欠損を補填することができる。これによって、非晶質酸化物半導体層４０４中の電荷捕獲中心を低減することができる。
酸素４２１の注入方法としては、非晶質酸化物半導体層４０４中又は界面に酸素４２１を注入可能な方法を用いる。例えば、イオン注入法又はイオンドーピング法などを用いることができる。イオン注入法は、ソースガスをプラズマ化し、このプラズマに含まれるイオン種を引き出し、質量分離して、所定の質量を有するイオン種を加速して、イオンビームとして、被処理物に注入する方法である。また、イオンドーピング法は、ソースガスをプラズマ化し、所定の電界の作用によりプラズマからイオン種を引き出し、引き出したイオン種を質量分離せずに加速して、イオンビームとして被処理物に注入する方法である。質量分離を伴うイオン注入法を用いて酸素４２１の注入を行うことで、金属元素等の不純物が酸素４２１と共に非晶質酸化物半導体層４０４に添加されてしまうのを防ぐことができる。また、イオンドーピング法はイオン注入法に比べてイオンビームの照射される面積を大きくすることができるので、イオンドーピング法を用いて酸素４２１の注入を行うことで、タクトタイムを短縮することができる。
または、酸素４２１の注入方法として、プラズマイマージョンイオンインプランテーション法を用いてもよい。プラズマイマージョンイオンインプランテーション法は、非晶質酸化物半導体層４０４が凹凸のある形状であっても酸素４２１の注入を効率よく行うことができる。
なお、本実施の形態においては、ゲート絶縁層４０６を通過して非晶質酸化物半導体層４０４に酸素４２１を注入する例を示す。非晶質酸化物半導体層４０４への酸素４２１の注入を、非晶質酸化物半導体層４０４に積層された膜越しに行うと、酸素の注入深さ（注入領域）がより制御しやすくなるため、非晶質酸化物半導体層４０４中へ酸素４２１を効率よく注入できるという利点がある。ただし、本発明の実施の形態はこれに限られず、非晶質酸化物半導体層４０４の表面が露出した状態（すなわち、ソース電極４０５ａ及びドレイン電極４０５ｂとなる導電膜を形成する前）または、絶縁層４１２成膜後に行うことも可能である。
酸素４２１の注入深さは、加速電圧、ドーズ量などの注入条件、また通過させるゲート絶縁層４０６の膜厚を適宜設定して制御すればよい。酸素注入処理によって非晶質酸化物半導体層４０４の酸素の含有量を、その化学量論的組成比を超える程度とする。例えば、酸素注入処理によって導入された非晶質酸化物半導体層４０４における酸素濃度のピークを１×１０１８／ｃｍ３以上５×１０２１／ｃｍ３以下とするのが好ましい。注入される酸素４２１は、酸素ラジカル、酸素原子、及び／又は酸素イオンを含む。なお、酸素過剰領域は、非晶質酸化物半導体層４０４の一部（界面も含む）に存在していればよい。
なお、酸化物半導体において、酸素は主たる成分の一つである。このため、酸化物半導体膜中の酸素濃度を、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などの方法を用いて、正確に見積もることは難しい。つまり、非晶質酸化物半導体層に酸素が意図的に添加されたか否かを判別することは困難であるといえる。
ところで、酸素には１７Ｏや１８Ｏといった同位体が存在し、自然界におけるこれらの存在比率はそれぞれ酸素原子全体の０．０３７％、０．２０４％であることが知られている。つまり、非晶質酸化物半導体層中におけるこれら同位体の濃度は、ＳＩＭＳなどの方法によって見積もることができる程度になるから、これらの濃度を測定することで、非晶質酸化物半導体層中の酸素濃度をより正確に見積もることが可能な場合がある。よって、これらの濃度を測定することで、非晶質酸化物半導体層に意図的に酸素が添加されたか否かを判別してもよい。
また、非晶質酸化物半導体層４０４に添加される（含まれる）酸素４２１の一部は酸素の未結合手を酸化物半導体中で有していてもよい。未結合手を有することにより、膜中に残存しうる水素と結合して、水素を固定化（非可動イオン化）することができるためである。
次いで、ゲート絶縁層４０６上にゲート電極（これと同じ層で形成される配線を含む）となる導電膜を成膜し、これを加工してゲート電極４１０を形成する。ゲート電極４１０は、プラズマＣＶＤ法又はスパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極４１０としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極４１０は、単層構造としてもよいし積層構造としてもよい。
次いで、ゲート電極４１０を覆う絶縁層４１２を形成する（図３（Ｄ）参照）。絶縁層４１２としては、酸化アルミニウム膜を含む層を用いることができる。すなわち絶縁層４１２は酸化アルミニウムを含む。酸化アルミニウム膜は、水分、酸素、その他の不純物を透過させにくいというバリア機能を有している。したがって、非晶質酸化物半導体層４０４上に酸化アルミニウム膜を設けることで、該酸化アルミニウム膜がパッシベーション膜として機能して、デバイス完成後に水分等の不純物が外部より非晶質酸化物半導体層４０４へ侵入するのを防ぐことができる。また、非晶質酸化物半導体層４０４より酸素が放出されるのを防ぐことができる。
また、絶縁層４１２を、酸素過剰領域を有する酸化物絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜等）と、酸化アルミニウム膜と、の積層構造としてもよい。
絶縁層４１２は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、絶縁層４１２に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層４１２に水素が含まれると、その水素の非晶質酸化物半導体層４０４への侵入、又は水素による非晶質酸化物半導体層４０４中の酸素の引き抜き、が生じるおそれがある。よって、絶縁層４１２はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。絶縁層４１２を、成膜する際に用いるスパッタガスは水素、水、水酸基を有する化合物又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
絶縁層４１２成膜後には、熱処理（第２の熱処理）を行う。熱処理の温度は、非晶質酸化物半導体層４０４が結晶化しない温度とし、好ましくは２５０℃以上４５０℃以下とする。該熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
酸素注入処理後の熱処理（第２の熱処理）のタイミングは、本実施の形態の構成に限定されないが、該熱処理は、少なくとも絶縁層４１２の成膜後に行う必要がある。絶縁層４１２として用いる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高く、絶縁層４１２を成膜後に熱処理を行うことで、非晶質酸化物半導体層４０４からの酸素の放出を防止することができるためである。
なお、第２の熱処理によって、酸素を、非晶質酸化物半導体層４０４と接し、酸素を含有する絶縁膜（例えば、ゲート絶縁層４０６または下地絶縁層４０２）より非晶質酸化物半導体層４０４へ供給してもよい。
以上の工程でトランジスタ５１０が形成される（図３（Ｄ）参照）。トランジスタ５１０は、脱水化または脱水素化を目的とする熱処理によって、水素、水、水酸基又は水素化物（水素化合物ともいう）などの不純物を非晶質酸化物半導体層より意図的に排除し、その後の酸素注入処理によって、脱水化又は脱水素化を目的とする熱処理によって同時に減少してしまう酸素を非晶質酸化物半導体層に供給することができる。これによって、非晶質酸化物半導体層を高純度化及びｉ型（真性）化することができる。
また、酸素注入処理によって酸素過剰領域を作製することで、非晶質酸化物半導体層中または界面における酸素欠損の形成を抑制し、酸素欠損に起因するエネルギーギャップ中のドナー準位を低減する、又は実質的になくすことができる。よって、トランジスタ５１０は、電気的特性変動が抑制されており、電気的に安定である。また、非晶質酸化物半導体層は、全体に渡って非晶質構造を有するため、膜の一部のみが結晶化した酸化物半導体層と比較して膜質の均一性が高い。
本実施の形態によって安定した電気的特性を有する非晶質酸化物半導体を含有する半導体装置を提供することができる。また、信頼性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１とは異なるトランジスタ５１０の作製方法について、図４（Ａ）乃至図４（Ｄ）を参照して説明する。なお、実施の形態１と同一部分又は同様な機能を有する部分、及び工程は、実施の形態１と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
まず、絶縁表面を有する基板４００上に下地絶縁層４０２を形成した後、下地絶縁層４０２に接して酸化物半導体層４０１ａを形成する（図４（Ａ）参照）。
本実施の形態において、酸化物半導体層４０１ａとしては、実施の形態１で示した材料と同様の材料を用いて成膜することができる。また、酸化物半導体層４０１ａは、非晶質構造であってもよいし、結晶領域を有していてもよい。
スパッタリング法により酸化物半導体層４０１ａを形成する際、できる限り酸化物半導体層４０１ａに含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基を有する化合物または水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、および希ガスと酸素との混合ガスを適宜用いる。
また、基板４００を高温に保持した状態で酸化物半導体層４０１ａを形成することも、酸化物半導体層４０１ａ中に含まれうる不純物濃度を低減されるのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。ただし、成膜時に基板を高温で加熱することで、結晶領域を有する酸化物半導体層が形成される。
本実施の形態では、成膜時に基板を加熱することで、少なくとも一部に結晶領域を有する酸化物半導体層４０１ａを形成するものとする。
次いで、成膜した酸化物半導体層４０１ａに脱水化または脱水素化を目的とした熱処理（第１の熱処理）を行う。本実施の形態において、第１の熱処理の温度は、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。第１の熱処理の温度が高温（例えば、４００℃より高い温度）であると、酸化物半導体層４０１ａからの不純物の脱離が促進されるため好ましい。なお、第１の熱処理の温度が高温であると、酸化物半導体層４０１ａが一部結晶化する、あるいは結晶領域が拡大しうる。
次いで、酸化物半導体層４０１ａに酸素４２１を注入する。酸素４２１の注入は実施の形態１と同様に行うことができる。当該酸素注入処理によって、酸化物半導体層４０１ａ中に含まれる結晶構造が破壊されて非晶質化して、酸素過剰領域を有する非晶質酸化物半導体層４０４ａが形成される（図４（Ｂ）参照）。
酸素４２１の注入処理によって、上述の脱水化又は脱水素化を目的とした熱処理によって同時に減少してしまう非晶質酸化物半導体層４０４ａの酸素を供給することができる。これによって、非晶質酸化物半導体層４０４ａを高純度化及びｉ型（真性）化することができる。また、非晶質酸化物半導体層４０４ａに酸素過剰領域を形成することで、膜中の酸素欠損を補填することができる。これによって、非晶質酸化物半導体層４０４ａ中の電荷捕獲中心を低減することができる。
なお、本実施の形態においては、酸化物半導体層４０１ａの表面が露出した状態で酸素４２１を注入する例を示す。ただし、本発明の実施の形態はこれに限られず、ゲート絶縁層４０６または絶縁層４１２を通過して非晶質酸化物半導体層４０４に酸素の注入を行うことも可能である。
次いで、非晶質酸化物半導体層４０４ａをフォトリソグラフィ工程により島状の非晶質酸化物半導体層４０４に加工する。非晶質酸化物半導体層４０４上に、ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）となる導電膜を成膜し、これを加工してソース電極４０５ａ及びドレイン電極４０５ｂを形成する。
次いで、ソース電極４０５ａ及びドレイン電極４０５ｂを覆い、非晶質酸化物半導体層４０４の一部と接するゲート絶縁層４０６を形成する（図４（Ｃ）参照）。
次いで、ゲート絶縁層４０６上にゲート電極（これと同じ層で形成される配線を含む）となる導電膜を成膜し、これを加工してゲート電極４１０を形成する。その後、ゲート電極４１０を覆う絶縁層４１２を形成する（図４（Ｄ）参照）。
絶縁層４１２成膜後には、熱処理（第２の熱処理）を行う。熱処理の温度は、非晶質酸化物半導体層４０４が結晶化しない温度とし、好ましくは２５０℃以上４５０℃以下とする。
以上の工程でトランジスタ５１０が形成される（図４（Ｄ）参照）。トランジスタ５１０は、電気的特性変動が抑制されており、電気的に安定である。
本実施の形態によって安定した電気的特性を有する非晶質酸化物半導体を含有する半導体装置を提供することができる。また、信頼性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を、図５乃至図７を用いて説明する。なお、先の実施の形態と同一部分又は同様な機能を有する部分、及び工程は、先の実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
図５に、半導体装置の例として、ボトムゲート型のトランジスタ５３０の断面図及び平面図を示す。図５（Ａ）は平面図であり、図５（Ｂ）及び図５（Ｃ）は、図５（Ａ）におけるＩ−Ｊ断面及びＫ−Ｌ断面に係る断面図である。なお、図５（Ａ）では、煩雑になることを避けるため、トランジスタ５３０の構成要素の一部（例えば、絶縁層４１２など）を省略している。
図５に示すトランジスタ５３０は、絶縁表面を有する基板４００上に、ゲート電極４１０、ゲート絶縁層４０６、非晶質酸化物半導体層４０４、ソース電極４０５ａ、ドレイン電極４０５ｂ及び絶縁層４１２を含む。
図５に示すトランジスタ５３０において、非晶質酸化物半導体層４０４は、酸素注入処理が行われており、酸素過剰領域を有する。酸素注入処理を行うことにより、非晶質酸化物半導体層４０４に十分な量の酸素を含有させることができるので、信頼性が高められたトランジスタ５３０が実現する。
また、図５に示すトランジスタ５３０において、非晶質酸化物半導体層４０４と接する絶縁層であるゲート絶縁層４０６は、酸素過剰領域を有するのが好ましい。ゲート絶縁層４０６が酸素過剰領域を有していると、非晶質酸化物半導体層４０４からゲート絶縁層４０６への酸素の移動を防ぐことができ、且つ、ゲート絶縁層４０６から非晶質酸化物半導体層４０４への酸素の供給を行うこともできるためである。
また、同様に、絶縁層４１２は、非晶質酸化物半導体層４０４と接し、且つ酸素過剰領域を有する酸化シリコン膜、酸化窒化シリコン膜等の酸化物絶縁膜と、酸化アルミニウム膜と、の積層構造とするのが好ましい。酸化物絶縁膜が酸素過剰領域を有することで、酸化物絶縁膜に含まれる過剰な酸素によって、非晶質酸化物半導体層４０４の酸素欠損を補填することが可能である。
図６に、本実施の形態に係るトランジスタの別の構成例を示す。図６（Ａ）はトランジスタ５４０の平面図であり、図６（Ｂ）及び図６（Ｃ）は、図６（Ａ）におけるＭ−Ｎ断面及びＯ−Ｐ断面に係る断面図である。なお、図６（Ａ）では、煩雑になることを避けるため、トランジスタ５４０の構成要素の一部（例えば、絶縁層４１２など）を省略している。
図６に示すトランジスタ５４０は、図５に示すトランジスタ５３０と同様に、絶縁表面を有する基板４００上に、ゲート電極４１０、ゲート絶縁層４０６、非晶質酸化物半導体層４０４、ソース電極４０５ａ、ドレイン電極４０５ｂ及び絶縁層４１２を含む。
図６に示すトランジスタ５４０と図５に示すトランジスタ５３０との相違点は、ソース電極４０５ａ及びドレイン電極４０５ｂと、非晶質酸化物半導体層４０４との積層順である。すなわち、トランジスタ５４０は、ゲート絶縁層４０６に接するソース電極４０５ａ及びドレイン電極４０５ｂと、ソース電極４０５ａ及びドレイン電極４０５ｂ上に設けられ、ゲート絶縁層４０６と少なくとも一部が接する非晶質酸化物半導体層４０４と、を有する。その他の構成は、トランジスタ５３０と同様であり、詳細については、トランジスタ５３０についての説明を参酌することができる。
図７（Ａ）乃至図７（Ｄ）にトランジスタ５３０の作製方法の一例を示す。なお、トランジスタ５４０は、ソース電極４０５ａ及びドレイン電極４０５ｂと、非晶質酸化物半導体層４０４との積層順以外は、トランジスタ５３０と同様の工程で作製することができる。
まず、絶縁表面を有する基板４００上に導電膜を形成した後、フォトリソグラフィ工程によりゲート電極４１０を形成する。
なお、下地膜となる絶縁層を基板４００とゲート電極４１０との間に設けてもよい。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
次いで、ゲート電極４１０上にゲート絶縁層４０６を形成し、ゲート絶縁層４０６上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の非晶質酸化物半導体層４０４ａを形成する（図７（Ａ）参照）。非晶質酸化物半導体層４０４ａの成膜は、図３（Ａ）に示した工程と同様に行うことができる。
なお、ゲート絶縁層４０６及び非晶質酸化物半導体層４０４ａは、大気に解放することなく連続的に成膜するのが好ましい。例えば、基板４００表面及びゲート電極４１０表面に付着した水素を含む不純物を、熱処理またはプラズマ処理で除去した後、大気に解放することなくゲート絶縁層４０６を形成し、続けて大気に解放することなく非晶質酸化物半導体層４０４ａを形成してもよい。このようにすることで、ゲート絶縁層４０６の表面に付着した水素を含む不純物を低減し、また、基板４００またはゲート電極４１０とゲート絶縁層４０６との界面、及び、ゲート絶縁層４０６と非晶質酸化物半導体層４０４ａとの界面に、大気成分が付着することを抑制できる。その結果、電気特性が良好で、信頼性の高いトランジスタ５３０を作製することができる。なお、下地膜となる絶縁層を形成する場合も同様に、該絶縁層、ゲート絶縁層４０６及び非晶質酸化物半導体層４０４ａは、大気に解放することなく連続的に成膜するのが好ましい。
次いで、非晶質酸化物半導体層４０４ａに対し、水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための熱処理（第１の熱処理）を行う。熱処理の温度は、非晶質酸化物半導体層４０４ａが結晶化しない温度とし、代表的には２５０℃以上４５０℃以下、好ましくは３００℃以下とする。
次いで、非晶質酸化物半導体層４０４ａに酸素４２１を注入する（図７（Ｂ）参照）。酸素４２１の注入は実施の形態１と同様に行うことができる。また、本実施の形態においては、非晶質酸化物半導体層４０４ａの表面が露出した状態で酸素４２１の注入処理を行うため、上述の注入方法に代えて、酸素４２１をプラズマ化した雰囲気中に非晶質酸化物半導体層４０４ａを曝すプラズマ処理を適用してもよい。または、これらを組み合わせて用いてもよい。
酸素４２１の注入処理によって、上述の脱水化又は脱水素化を目的とした熱処理によって同時に減少してしまう酸素を非晶質酸化物半導体層４０４ａに供給することができる。これによって、非晶質酸化物半導体層４０４ａを高純度化及びｉ型（真性）化することができる。また、非晶質酸化物半導体層４０４ａに酸素過剰領域を形成することで、酸素欠損を補填することができる。これによって、非晶質酸化物半導体層４０４ａ中の電荷捕獲中心を低減することができる。
なお、本実施の形態においては、非晶質酸化物半導体層４０４ａの表面が露出した状態で酸素４２１を注入する例を示す。ただし、本発明の実施の形態はこれに限られず、絶縁層４１２を通過して非晶質酸化物半導体層４０４に酸素の注入を行うことも可能である。
次いで、非晶質酸化物半導体層４０４ａをフォトリソグラフィ工程により島状の非晶質酸化物半導体層４０４に加工する。その後、非晶質酸化物半導体層４０４上に、ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）となる導電膜を成膜し、これを加工してソース電極４０５ａ及びドレイン電極４０５ｂを形成する（図７（Ｃ）参照）。
次いで、ソース電極４０５ａ及びドレイン電極４０５ｂを覆う絶縁層４１２を形成する（図７（Ｄ）参照）。
絶縁層４１２成膜後には、熱処理（第２の熱処理）を行う。熱処理の温度は、非晶質酸化物半導体層４０４が結晶化しない温度とし、好ましくは２５０℃以上４５０℃以下とする。
以上の工程でトランジスタ５３０が形成される（図７（Ｄ）参照）。トランジスタ５３０は、電気的特性変動が抑制されており、電気的に安定である。
本実施の形態によって安定した電気的特性を有する非晶質酸化物半導体を含有する半導体装置を提供することができる。また、信頼性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態３とは異なるトランジスタ５３０の作製方法について、図８（Ａ）乃至図８（Ｄ）を参照して説明する。なお、先の実施の形態と同一部分又は同様な機能を有する部分、及び工程は、先の実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
まず、絶縁表面を有する基板４００上に導電膜を形成した後、フォトリソグラフィ工程によりゲート電極４１０を形成する。次いで、ゲート電極４１０上にゲート絶縁層４０６を形成し、ゲート絶縁層４０６上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体層４０１ａを形成する（図８（Ａ）参照）。酸化物半導体層４０１ａの成膜は、図４（Ａ）に示した工程と同様に行うことができる。酸化物半導体層４０１ａは、非晶質構造であってもよいし、結晶領域を有していてもよい。
本実施の形態では、成膜時に基板を加熱することで、少なくとも一部に結晶領域を有する酸化物半導体層４０１ａを形成するものとする。
次いで、成膜した酸化物半導体層４０１ａに脱水化または脱水素化を目的とした熱処理（第１の熱処理）を行う。本実施の形態において、第１の熱処理の温度は、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。第１の熱処理の温度が高温（例えば、４００℃より高い温度）であると、酸化物半導体層４０１ａからの不純物の脱離が促進されるため好ましい。なお、第１の熱処理の温度が高温であると、酸化物半導体層４０１ａが一部結晶化する、あるいは結晶領域が拡大しうる。
次いで、酸化物半導体層４０１ａをフォトリソグラフィ工程により島状の酸化物半導体層４０１に加工する。その後、酸化物半導体層４０１上に、ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）となる導電膜を成膜し、これを加工してソース電極４０５ａ及びドレイン電極４０５ｂを形成する。
次いで、ソース電極４０５ａ及びドレイン電極４０５ｂを覆い、酸化物半導体層４０１の一部と接する絶縁層４１２を形成する（図８（Ｂ）参照）。
次いで、絶縁層４１２を通過して、酸化物半導体層４０１に酸素４２１を注入する（図８（Ｃ）参照）。当該酸素注入処理によって、酸化物半導体層４０１中に含まれる結晶構造が破壊されて非晶質化し、酸素過剰領域を有する非晶質酸化物半導体層４０４が形成される。
酸素４２１の注入処理によって、上述の脱水化又は脱水素化を目的とした熱処理によって同時に減少してしまう酸素を非晶質酸化物半導体層４０４に供給することができる。これによって、非晶質酸化物半導体層４０４を高純度化及びｉ型（真性）化することができる。また、非晶質酸化物半導体層４０４に酸素過剰領域を形成することで、膜中の酸素欠損を補填することができる。これによって、非晶質酸化物半導体層４０４中の電荷捕獲中心を低減することができる。
酸素４２１を注入した後には、熱処理（第２の熱処理）を行う。熱処理の温度は、非晶質酸化物半導体層４０４が結晶化しない温度とし、好ましくは２５０℃以上４５０℃以下とする。
以上の工程でトランジスタ５３０が形成される（図８（Ｄ）参照）。トランジスタ５３０は、電気的特性変動が抑制されており、電気的に安定である。
本実施の形態によって安定した電気的特性を有する非晶質酸化物半導体を含有する半導体装置を提供することができる。また、信頼性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
実施の形態１乃至実施の形態４で例示したトランジスタを用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、トランジスタを含む駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
図９（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図９（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また信号線駆動回路４００３と走査線駆動回路４００４を通して画素部４００２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、４０１８ｂから供給されている。
図９（Ｂ）及び図９（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図９（Ｂ）及び図９（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。図９（Ｂ）及び図９（Ｃ）においては、信号線駆動回路４００３と走査線駆動回路４００４を通して画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
また図９（Ｂ）及び図９（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図９（Ａ）は、ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図９（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図９（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
なお、表示装置とは、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
すなわち、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、表示素子が封止された状態にあるパネルだけでなく、コネクター、例えばＦＰＣもしくはＴＡＢテープもしくはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
また第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、実施の形態１乃至実施の形態４で例示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インク表示装置（電子ペーパー）など、電気的作用によりコントラストが変化する表示媒体も適用することができる。
半導体装置の一形態について、図１０乃至図１２を用いて説明する。図１０乃至図１２は、図９（Ｂ）のＱ−Ｒにおける断面図に相当する。
図１０乃至図１２で示すように、半導体装置は接続端子電極４０１５及び端子電極４０１６を有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８が有する端子と異方性導電膜４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極４０３０と同じ導電膜から形成され、端子電極４０１６は、トランジスタ４０１０、４０１１のソース電極及びドレイン電極と同じ導電膜で形成されている。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トランジスタを複数有しており、図１０乃至図１２では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図１０乃至図１２では、トランジスタ４０１０、４０１１上には絶縁層４０２０、絶縁層４０２４が設けられ、図１１及び図１２ではさらに、絶縁層４０２１が設けられている。なお、図１０乃至図１２における絶縁層４０２３は下地膜として機能する絶縁層である。
トランジスタ４０１０、トランジスタ４０１１として、実施の形態１乃至実施の形態４で示したトランジスタを適用することができる。
トランジスタ４０１０及びトランジスタ４０１１は高純度化し、酸素過剰領域を含む非晶質酸化物半導体層を有するトランジスタである。よって、トランジスタ４０１０及びトランジスタ４０１１は、電気的特性変動が抑制されており、電気的に安定である。
よって、図１０乃至図１２で示す本実施の形態の半導体装置として信頼性の高い半導体装置を提供することができる。
また、本実施の形態では、絶縁層上において駆動回路用のトランジスタ４０１１の非晶質酸化物半導体層のチャネル形成領域と重なる位置に導電層４０３７が設けられている。これによって、トランジスタ４０１１のしきい値電圧の変化量をさらに低減することができる。また、導電層４０３７は、電位がトランジスタ４０１１のゲート電極４０３９と同じでもよいし、異なっていてもよく、第２のゲート電極として機能させることもできる。また、導電層４０３７の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、該導電層４０３７は外部の電場を遮蔽する、すなわち外部の電場が内部（薄膜トランジスタを含む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。導電層４０３７の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタ４０１１の電気的な特性が変動することを防止することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を用いることができる。
図１０に表示素子として液晶素子を用いた液晶表示装置の例を示す。図１０において、液晶素子４０１３は、第１の電極４０３０、第２の電極４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極４０３１は第２の基板４００６側に設けられ、第１の電極４０３０と第２の電極４０３１とは液晶層４００８を介して積層する構成となっている。
また４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶は低分子化合物でも高分子化合物でも良い。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部４００２に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大きさは、トランジスタのオフ電流等を考慮して設定すればよい。高純度且つ酸素過剰領域を有する非晶質酸化物半導体層を有するトランジスタを用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。
本実施の形態で用いる高純度化し、酸素欠損の形成を抑制した非晶質酸化物半導体層を有するトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いる高純度化し、酸素欠損の形成を抑制した非晶質酸化物半導体層を有するトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このようなトランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバートランジスタを同一基板上に形成することができる。また、画素部においても、このようなトランジスタを用いることで、高画質な画像を提供することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透光性であればよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図１１に表示素子として発光素子を用いた発光装置の例を示す。発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお図１１に示した発光素子４５１３の構成は、第１の電極４０３０、電界発光層４５１１、第２の電極４０３１の積層構造であるが、示した構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極４０３０上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極４０３１及び隔壁４５１０上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。また、第１の基板４００１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート共重合体）を用いることができる。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能である。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）も呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものである。カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極である第１の電極及び第２の電極の間に配置し、第１の電極及び第２の電極に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
図１２に、半導体装置の一形態としてアクティブマトリクス型の電子ペーパーを示す。図１２の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。
トランジスタ４０１０と接続する第１の電極４０３０と、第２の基板４００６に設けられた第２の電極４０３１との間には黒色領域４６１５ａ及び白色領域４６１５ｂを有し、周りに液体で満たされているキャビティ４６１２を含む球形粒子４６１３が設けられており、球形粒子４６１３の周囲は樹脂等の充填材４６１４で充填されている。第２の電極４０３１が共通電極（対向電極）に相当する。第２の電極４０３１は、共通電位線と電気的に接続される。
なお、図１０乃至図１２において、第１の基板４００１、第２の基板４００６としては、ガラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチック基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
本実施の形態では、絶縁層４０２０として酸化シリコン膜を用い、絶縁層４０２４として酸化アルミニウム膜を用いる。絶縁層４０２０、絶縁層４０２４はスパッタリング法やプラズマＣＶＤ法によって形成することができる。非晶質酸化物半導体層と接する絶縁層４０２０は、酸素過剰領域を有するのが好ましい。
非晶質酸化物半導体層上に絶縁層４０２４として設けられた酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高い。
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の非晶質酸化物半導体層への混入、及び非晶質酸化物半導体層からの酸素の放出を防止する保護膜として機能する。
トランジスタ４０１０及びトランジスタ４０１１は、酸素過剰領域を有することで酸素欠損の形成を抑制し、且つ高純度化した非晶質酸化物半導体層を有する。また、トランジスタ４０１０及びトランジスタ４０１１は、ゲート絶縁層として酸化シリコン膜を有する。トランジスタ４０１０及びトランジスタ４０１１に含まれる非晶質酸化物半導体層は、酸素注入処理により化学量論的組成比よりも過剰な酸素を有する領域を形成し、注入後の加熱処理を、非晶質酸化物半導体層上に、絶縁層４０２４として酸化アルミニウム膜または酸化アルミニウム膜を含む膜が設けられた状態で行うため、該加熱処理によって非晶質酸化物半導体層から酸素が放出されることを防止することができる。よって、得られる非晶質酸化物半導体層は、化学量論的組成比よりも酸素の含有量が過剰な領域を含む膜とすることができる。
また、トランジスタ４０１０及びトランジスタ４０１１に含まれる非晶質酸化物半導体層は、脱水化または脱水素化され、且つ酸素欠損を補填された高純度な膜である。よって、該非晶質酸化物半導体層をトランジスタ４０１０及びトランジスタ４０１１に用いることで、酸素欠損に起因するトランジスタのしきい値電圧Ｖｔｈのばらつきを低減し、しきい値電圧のシフトを抑制することができる。
また、平坦化絶縁層として機能する絶縁層４０２１は、アクリル樹脂、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の低誘電率材料（ｌｏｗ−ｋ材料）を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層４０２１を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法等）、スクリーン印刷、オフセット印刷等を用いることができる。
第１の電極４０３０、第２の電極４０３１は、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物、グラフェンなどの透光性を有する導電性材料を用いることができる。
また、第１の電極４０３０、第２の電極４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて形成することができる。
また、第１の電極４０３０、第２の電極４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。
また、駆動回路保護用の保護回路を設けても良い。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように実施の形態１乃至実施の形態４で示したトランジスタを適用することで、様々な機能を有する半導体装置を提供することができる。
（実施の形態６）
実施の形態１乃至実施の形態４で例示したトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。
図１３（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図１３（Ａ）はフォトセンサの等価回路であり、図１３（Ｂ）はフォトセンサの一部を示す断面図である。
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０は、ソース又はドレインの一方がフォトセンサ基準信号線６７２に、ソース又はドレインの他方がトランジスタ６５６のソース又はドレインの一方に電気的に接続されている。トランジスタ６５６は、ゲートがゲート信号線６５９に、ソース又はドレインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。
なお、本明細書における回路図において、非晶質酸化物半導体層を含有するトランジスタと明確に判明できるように、非晶質酸化物半導体層を用いるトランジスタの記号には「ＯＳ」と記載している。図１３（Ａ）において、トランジスタ６４０、トランジスタ６５６は実施の形態１乃至実施の形態４でトランジスタに示すような酸素注入処理によって酸素過剰領域を形成した非晶質酸化物半導体層を含有するトランジスタである。
図１３（Ｂ）は、フォトセンサにおけるフォトダイオード６０２及びトランジスタ６４０を示す断面図であり、絶縁表面を有する基板６０１（ＴＦＴ基板）上に、センサとして機能するフォトダイオード６０２及びトランジスタ６４０が設けられている。フォトダイオード６０２、トランジスタ６４０の上には接着層６０８を用いて基板６１３が設けられている。
トランジスタ６４０上には絶縁層６３１、絶縁層６３２、層間絶縁膜６３３、層間絶縁膜６３４が設けられている。フォトダイオード６０２は、層間絶縁膜６３３上に設けられ、層間絶縁膜６３３上に形成した電極６４１ａ及び電極６４１ｂと、層間絶縁膜６３４上に設けられた電極６４２との間に、層間絶縁膜６３３側から順に第１半導体膜６０６ａ、第２半導体膜６０６ｂ、及び第３半導体膜６０６ｃを積層した構造を有している。
電極６４１ｂは、層間絶縁膜６３４に形成された導電層６４３と電気的に接続し、電極６４２は電極６４１ａを介して電極６４５と電気的に接続している。電極６４５は、トランジスタ６４０のゲート電極と電気的に接続しており、フォトダイオード６０２はトランジスタ６４０と電気的に接続している。
ここでは、第１半導体膜６０６ａとしてｐ型の導電型を有する半導体膜と、第２半導体膜６０６ｂとして高抵抗な半導体膜（ｉ型半導体膜）、第３半導体膜６０６ｃとしてｎ型の導電型を有する半導体膜を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体膜６０６ａはｐ型半導体膜であり、ｐ型を付与する不純物元素を含むアモルファスシリコン膜により形成することができる。第１半導体膜６０６ａの形成には１３族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第１半導体膜６０６ａの膜厚は１０ｎｍ以上５０ｎｍ以下となるよう形成することが好ましい。
第２半導体膜６０６ｂは、ｉ型半導体膜（真性半導体膜）であり、アモルファスシリコン膜により形成する。第２半導体膜６０６ｂの形成には、半導体材料ガスを用いて、アモルファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体膜６０６ｂの形成は、ＬＰＣＶＤ法、気相成長法、スパッタリング法等により行っても良い。第２半導体膜６０６ｂの膜厚は２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
第３半導体膜６０６ｃは、ｎ型半導体膜であり、ｎ型を付与する不純物元素を含むアモルファスシリコン膜により形成する。第３半導体膜６０６ｃの形成には、１５族の不純物元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第３半導体膜６０６ｃの膜厚は２０ｎｍ以上２００ｎｍ以下となるよう形成することが好ましい。
また、第１半導体膜６０６ａ、第２半導体膜６０６ｂ、及び第３半導体膜６０６ｃは、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セミアモルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ））半導体を用いて形成してもよい。
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定状態に属するものである。すなわち、熱力学的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対して法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３などの水素化珪素を水素で希釈して形成することができる。また、水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で水素化珪素を希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。さらには、シリコンを含む気体中に、ＣＨ４、Ｃ２Ｈ６等の炭化水素気体、ＧｅＨ４、ＧｅＦ４等のゲルマニウム化気体、Ｆ２等を混入させてもよい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型のフォトダイオードはｐ型の半導体膜側を受光面とする方がよい特性を示す。ここでは、ｐｉｎ型のフォトダイオードが形成されている基板６０１の面からフォトダイオード６０２が受ける光を電気信号に変換する例を示す。また、受光面とした半導体膜側とは逆の導電型を有する半導体膜側からの光は外乱光となるため、電極は遮光性を有する導電膜を用いるとよい。また、ｎ型の半導体膜側を受光面として用いることもできる。
絶縁層６３２、層間絶縁膜６３３、層間絶縁膜６３４としては、絶縁性材料を用いて、その材料に応じて、スパッタリング法、プラズマＣＶＤ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法等）、スクリーン印刷、オフセット印刷等を用いて形成することができる。
本実施の形態では、絶縁層６３１として酸化アルミニウム膜を用いる。絶縁層６３１はスパッタリング法やプラズマＣＶＤ法によって形成することができる。
非晶質酸化物半導体層上に絶縁層６３１として設けられた酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高い。
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の非晶質酸化物半導体層への混入、及び非晶質酸化物半導体層からの酸素の放出を防止する保護膜として機能する。
本実施の形態において、トランジスタ６４０は、酸素過剰領域を有することによって酸素欠損の形成を抑制し、且つ高純度化した非晶質酸化物半導体層を有する。また、トランジスタ６４０は、ゲート絶縁層として酸化シリコン膜を有する。トランジスタ６４０に含まれる非晶質酸化物半導体層は、酸素注入処理により化学量論的組成比よりも過剰な酸素を有する領域を形成し、注入後の加熱処理を、非晶質酸化物半導体層上に、絶縁層６３１として酸化アルミニウム膜が設けられた状態で行うため、該加熱処理によって非晶質酸化物半導体層から酸素が放出されるのを防止することができる。よって、得られる非晶質酸化物半導体層は、化学量論的組成比よりも酸素の含有量が過剰な領域を含む膜とすることができる。
また、トランジスタ６４０に含まれる非晶質酸化物半導体層は、非晶質酸化物半導体層成膜後の加熱処理によって、脱水化または脱水素化された高純度な膜である。よって、該非晶質酸化物半導体層をトランジスタ６４０に用いることで、酸素欠損に起因するトランジスタのしきい値電圧Ｖｔｈのばらつきを低減し、しきい値電圧のシフトを抑制することができる。
絶縁層６３２としては、無機絶縁材料としては、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、又は酸化窒化アルミニウム層などの酸化物絶縁膜、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの窒化物絶縁膜の単層、又は積層を用いることができる。
層間絶縁膜６３３、６３４としては、表面凹凸を低減するため平坦化絶縁層として機能する絶縁層が好ましい。層間絶縁膜６３３、６３４としては、例えばポリイミド、アクリル樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の低誘電率材料（ｌｏｗ−ｋ材料）の単層、又は積層を用いることができる。
フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。
以上のように、高純度化し、酸素欠損を補填する酸素を過剰に含む非晶質酸化物半導体層を有するトランジスタは、トランジスタの電気的特性変動が抑制されており、電気的に安定である。よって、該トランジスタを用いることで信頼性の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説明する。
図１４（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。上記実施の形態のいずれかで示した半導体装置を表示部３００３に適用することにより、信頼性の高いノート型のパーソナルコンピュータとすることができる。
図１４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。上記実施の形態のいずれかで示した半導体装置を表示部３０２３に適用することにより、より信頼性の高い携帯情報端末（ＰＤＡ）とすることができる。
図１４（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１４（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１４（Ｃ）では表示部２７０７）に画像を表示することができる。上記実施の形態のいずれかで示した半導体装置を表示部２７０５、表示部２７０７に適用することにより、信頼性の高い電子書籍とすることができる。表示部２７０５として半透過型、又は反射型の液晶表示装置を用いる場合、比較的明るい状況下での使用も予想されるため、太陽電池を設け、太陽電池による発電、及びバッテリーでの充電を行えるようにしてもよい。なおバッテリーとしては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図１４（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図１４（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８００には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。上記実施の形態のいずれかで示した半導体装置を表示パネル２８０２に適用することにより、信頼性の高い携帯電話とすることができる。
また、表示パネル２８０２はタッチパネルを備えており、図１４（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図１４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図１４（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。上記実施の形態のいずれかで示した半導体装置を表示部（Ａ）３０５７、表示部（Ｂ）３０５５に適用することにより、信頼性の高いデジタルビデオカメラとすることができる。
図１４（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。上記実施の形態のいずれかで示した半導体装置を表示部９６０３に適用することにより、信頼性の高いテレビジョン装置とすることができる。
テレビジョン装置の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
本実施例では、開示する発明に係る半導体装置において用いる酸化アルミニウム膜のバリア膜としての特性について評価を行った。図１５乃至図１８に結果を示す。評価方法としては、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）と、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いた。
まず、ＳＩＭＳ分析による評価を示す。試料は、比較例としてガラス基板上にスパッタリング法による酸化シリコン膜が膜厚１００ｎｍ形成された比較例試料Ａと、ガラス基板上にスパッタリング法により酸化シリコン膜が膜厚１００ｎｍ形成され、酸化シリコン膜上にスパッタリング法により酸化アルミニウム膜が膜厚１００ｎｍ形成された実施例試料Ａを作製した。
比較例試料Ａ及び実施例試料Ａにおいて、酸化シリコン膜の成膜条件は、ターゲットとして酸化シリコン（ＳｉＯ２）ターゲットを用い、ガラス基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、電源１．５ｋＷ、酸素（酸素流量５０ｓｃｃｍ）雰囲気下、基板温度１００℃とした。
実施例試料Ａにおいて、酸化アルミニウム膜の成膜条件は、ターゲットとして酸化アルミニウム（Ａｌ２Ｏ３）ターゲットを用い、ガラス基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、電源１．５ｋＷ、アルゴン及び酸素（アルゴン流量２５ｓｃｃｍ：酸素流量２５ｓｃｃｍ）雰囲気下、基板温度２５０℃とした。
比較例試料Ａ及び実施例試料Ａにプレッシャークッカー試験（ＰＣＴ：Ｐｒｅｓｓｕｒｅ Ｃｏｏｋｅｒ Ｔｅｓｔ）を行った。本実施例ではＰＣＴ試験として、温度１３０℃、湿度８５％、Ｈ２Ｏ（水）：Ｄ２Ｏ（重水）＝３：１雰囲気、２．３気圧（０．２３ＭＰａ）の条件で比較例試料Ａ及び実施例試料Ａを１００時間保持した。
ＳＩＭＳ分析としてＳＳＤＰ（Ｓｕｂｓｔｒａｔｅ Ｓｉｄｅ Ｄｅｐｔｈ Ｐｒｏｆｉｌｅ）−ＳＩＭＳを用いて、ＰＣＴ試験前とＰＣＴ試験後の比較例試料Ａ及び実施例試料Ａに対して、各試料のＨ原子及びＤ（重水素）原子の濃度を測定した。
図１５（Ａ１）に比較例試料ＡのＰＣＴ試験前、図１５（Ａ２）に比較例試料ＡのＰＣＴ試験後のＳＩＭＳ分析によるＨ原子及びＤ原子の濃度プロファイルを示す。図１５（Ａ１）及び図１５（Ａ２）において、予測されるＤ原子濃度（Ｄ ｅｘｐｅｃｔｅｄ）プロファイルは、Ｄ原子の存在比が０．０１５％としてＨ原子のプロファイルから算出した濃度プロファイルである。よって、ＰＣＴ試験によって試料中に混入したＤ原子量は、実測のＤ原子濃度（Ｄ ｐｒｏｆｉｌｅ）と、予測されるＤ原子濃度（Ｄ ｅｘｐｅｃｔｅｄ）との差分となる。実測のＤ原子濃度から、予測されるＤ原子濃度を差し引いた、ＰＣＴ試験前のＤ原子の濃度プロファイルを図１５（Ｂ１）に、ＰＣＴ試験後のＤ原子の濃度プロファイルを図１５（Ｂ２）に示す。
同様に、図１６（Ａ１）に実施例試料ＡのＰＣＴ試験前のＳＩＭＳによるＨ原子及びＤ原子の濃度プロファイルを、図１６（Ａ２）に実施例試料ＡのＰＣＴ試験後のＳＩＭＳによるＨ原子及びＤ原子の濃度プロファイルを示す。また、実測のＤ原子濃度から、予測されるＤ原子濃度を差し引いた、ＰＣＴ試験前Ｄ原子の濃度プロファイルを図１６（Ｂ１）に、ＰＣＴ試験後の濃度プロファイルを図１６（Ｂ２）に示す。
なお、本実施例のＳＩＭＳ分析結果は、すべて酸化シリコン膜の標準試料により定量した結果を示している。
図１５に示すように、ＰＣＴ試験前は重なっていた実測のＤ原子の濃度プロファイルと予測されるＤ原子濃度プロファイルが、ＰＣＴ試験後は実測のＤ原子の濃度プロファイルが高濃度に増大しており、酸化シリコン膜中にＤ原子が混入したことがわかる。従って、比較例試料の酸化シリコン膜は、外部からの水分（Ｈ２Ｏ、Ｄ２Ｏ）に対し、バリア性が低いことが確認された。
一方、図１６に示すように、酸化シリコン膜上に酸化アルミニウム膜を積層した実施例試料Ａは、ＰＣＴ試験後でも酸化アルミニウム膜表面にややＤ原子の侵入が見られるだけで、酸化アルミニウム膜深さ３０ｎｍ付近以降、及び酸化シリコン膜にはＤ原子の侵入が見られない。従って、酸化アルミニウム膜は外部からの水分（Ｈ２Ｏ、Ｄ２Ｏ）に対し、バリア性が高いことが確認された。
次に、ＴＤＳ分析によって行った評価を示す。試料は、実施例試料として、ガラス基板上にスパッタリング法により酸化シリコン膜が膜厚１００ｎｍ形成され、酸化シリコン膜上にスパッタリング法により酸化アルミニウム膜が膜厚２０ｎｍ形成された実施例試料Ｂを作製した。また、比較例として、実施例試料ＢをＴＤＳ分析によって測定後、実施例試料Ｂから酸化アルミニウム膜を除去し、ガラス基板上に酸化シリコン膜のみが形成された比較例試料Ｂを作製した。
比較例試料Ｂ及び実施例試料Ｂにおいて、酸化シリコン膜の成膜条件は、ターゲットとして酸化シリコン（ＳｉＯ２）ターゲットを用い、ガラス基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、電源１．５ｋＷ、酸素（酸素流量５０ｓｃｃｍ）雰囲気下、基板温度１００℃とした。
実施例試料Ｂにおいて、酸化アルミニウム膜の成膜条件は、ターゲットとして酸化アルミニウム（Ａｌ２Ｏ３）ターゲットを用い、ガラス基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、電源１．５ｋＷ、アルゴン及び酸素（アルゴン流量２５ｓｃｃｍ：酸素流量２５ｓｃｃｍ）雰囲気下、基板温度２５０℃とした。
比較例試料Ｂ及び実施例試料Ｂにおいて、さらに３００℃熱処理、４５０℃熱処理、６００℃熱処理の条件で、それぞれ窒素雰囲気下で１時間処理を行った。
比較例試料Ｂ及び実施例試料Ｂにおいて、熱処理なし、３００℃熱処理、４５０℃熱処理、６００℃熱処理と４つの条件で作製された試料にそれぞれＴＤＳ分析を行った。比較例試料Ｂ及び実施例試料Ｂにおいて、図１７（Ａ）及び図１８（Ａ）に熱処理なし、図１７（Ｂ）及び図１８（Ｂ）に３００℃熱処理、図１７（Ｃ）及び図１８（Ｃ）に４５０℃熱処理、図１７（Ｄ）及び図１８（Ｄ）に６００℃熱処理を行った各試料の測定されたＭ／ｚ＝３２（Ｏ２）のＴＤＳ分析結果を示す。
図１７（Ａ）乃至（Ｄ）に示すように、比較例試料Ｂは熱処理なしの図１７（Ａ）では酸化シリコン膜から酸素の放出が見られるが、図１７（Ｂ）の３００℃熱処理を行った試料では酸素の放出量が大きく減少し、図１７（Ｃ）の４５０℃熱処理を行った試料及び図１７（Ｄ）の６００℃熱処理を行った試料においては、ＴＤＳ測定のバックグラウンド以下であった。
図１７（Ａ）乃至（Ｄ）の結果から、酸化シリコン膜中に含まれる過剰酸素の９割以上が３００℃の熱処理によって酸化シリコン膜中から外部へ放出され、４５０℃、６００℃の熱処理によってはほぼ全ての酸化シリコン膜中に含まれる過剰酸素が酸化シリコン膜外部へ放出されたことがわかる。従って、酸化シリコン膜は酸素に対するバリア性が低いことが確認できた。
一方、図１８（Ａ）乃至（Ｄ）に示すように、酸化シリコン膜上に酸化アルミニウム膜を形成した実施例試料Ｂにおいては、３００℃、４５０℃、６００℃の熱処理を行った試料においても、熱処理なしの試料と同等の量の酸素の放出が見られた。
図１８（Ａ）乃至（Ｄ）の結果から、酸化アルミニウム膜を酸化シリコン膜上に形成することで、熱処理を行っても酸化シリコン膜中に含まれる過剰酸素は容易に外部へ放出されず、酸化シリコン膜中に含有した状態がかなりの程度保持されることがわかる。従って酸化アルミニウム膜は酸素に対するバリア性が高いことが確認できた。
以上の結果から、酸化アルミニウム膜は水素及び水分に対するバリア性と、酸素に対するバリア性の両方を有しており、水素、水分、及び酸素に対するバリア膜として好適に機能することが確認できた。
従って、酸化アルミニウム膜は、非晶質酸化物半導体層を含むトランジスタの作製工程中及び作製後において、変動要因となる水素、水分などの不純物の非晶質酸化物半導体層への混入、及び非晶質酸化物半導体層から酸素の放出を防止する保護膜として機能することができる。
従って、形成される非晶質酸化物半導体層は、水素、水分などの不純物が混入しないため高純度であり、酸素放出が防止されるため非晶質酸化物半導体層が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域を含む。よって、該非晶質酸化物半導体層をトランジスタに用いることで、酸素欠損に起因するトランジスタのしきい値電圧Ｖｔｈのばらつきを低減し、しきい値電圧のシフトを抑制することができる。
本実施例では、酸化物半導体層の結晶状態について観察を行った。
試料として、ガラス基板上にスパッタリング法により酸化シリコン膜を膜厚３００ｎｍ形成し、酸化シリコン膜上にスパッタリング法によりＩｎ−Ｇａ−Ｚｎ−Ｏ膜を膜厚１００ｎｍ形成し、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜上にスパッタリング法により酸化アルミニウム膜を膜厚１００ｎｍ形成した実施例試料Ｃ１を作製した。
酸化シリコン膜の成膜条件は、ターゲットとして酸化シリコン（ＳｉＯ２）ターゲットを用い、ガラス基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、ＲＦ電源１．５ｋＷ、アルゴン及び酸素（アルゴン流量２５ｓｃｃｍ：酸素流量２５ｓｃｃｍ）雰囲気下、基板温度１００℃とした。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜条件は、組成比としてＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］の酸化物ターゲットを用い、ガラス基板とターゲットとの間の距離を６０ｍｍ、圧力０．４Ｐａ、ＲＦ電源０．５ｋＷ、アルゴン及び酸素（アルゴン流量３０ｓｃｃｍ：酸素流量１５ｓｃｃｍ）雰囲気下、基板温度２５０℃とした。
なお、酸化シリコン膜及びＩｎ−Ｇａ−Ｚｎ−Ｏ膜は大気に解放せずに連続成膜し、その後減圧雰囲気下、４００℃で３０分間熱処理（第１の熱処理）を行った。
その後、酸化アルミニウム膜を以下の条件で成膜した。具体的には、ターゲットとして酸化アルミニウム（Ａｌ２Ｏ３）ターゲットを用い、ガラス基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、ＲＦ電源２．５ｋＷ、アルゴン及び酸素（アルゴン流量２５ｓｃｃｍ：酸素流量２５ｓｃｃｍ）雰囲気下、基板温度２５０℃とした。
次に、実施例試料Ｃ１の酸化アルミニウム膜を通過して、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜に酸素を注入し、実施例試料Ｃ２を作製した。実施例試料Ｃ２においては、イオン注入法によりＩｎ−Ｇａ−Ｚｎ−Ｏ膜に、酸化アルミニウム膜を通過して、酸素（１８Ｏ）イオンを注入した。酸素（１８Ｏ）イオンの注入条件は加速電圧８０ｋＶ、ドーズ量を１．０×１０１６ｉｏｎｓ／ｃｍ２とした。
また、実施例試料Ｃ２に対して、窒素雰囲気下、４５０℃で１時間熱処理（第２の熱処理）を行い、実施例試料Ｃ３を作製した。
以上の工程で得られた実施例試料Ｃ１乃至Ｃ３の端面を切り出し、高分解能透過電子顕微鏡（日立ハイテクノロジー製「Ｈ９０００−ＮＡＲ」：ＴＥＭ）で加速電圧を３００ｋＶとし、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の断面観察を行った。図１９（Ａ）乃至図１９（Ｃ）に実施例試料Ｃ１乃至Ｃ３のＴＥＭ像を示す。
図１９（Ａ）に実施例試料Ｃ１のＩｎ−Ｇａ−Ｚｎ−Ｏ膜と酸化アルミニウム膜との界面における倍率８００万倍のＴＥＭ像を示す。図１９（Ｂ）に実施例試料Ｃ２のＩｎ−Ｇａ−Ｚｎ−Ｏ膜と酸化アルミニウム膜との界面における倍率８００万倍のＴＥＭ像を示す。図１９（Ｃ）に実施例試料Ｃ３のＩｎ−Ｇａ−Ｚｎ−Ｏ膜と酸化アルミニウム膜との界面における倍率８００万倍のＴＥＭ像を示す。
図１９（Ａ）に示すＩｎ−Ｇａ−Ｚｎ−Ｏ膜では、格子像を観察することができるため、実施例試料Ｃ１は結晶領域を有していることが確認された。
一方、図１９（Ｂ）に示す酸素注入処理後のＩｎ−Ｇａ−Ｚｎ−Ｏ膜では、図１９（Ａ）で見られた格子像は観察されなかった。
また、図１９（Ｃ）に示す、酸素注入処理及び４５０℃にて熱処理した後のＩｎ−Ｇａ−Ｚｎ−Ｏ膜では、図１９（Ｂ）と同様に格子像は観察されなかった。このことから、実施例試料Ｃ３は非晶質であることが確認された。
以上より、結晶領域を有する酸化物半導体層に酸素注入を行うことで、結晶領域が非晶質状態となり、その後４５０℃以下にて熱処理を行うことで、非晶質状態が維持されることが確認できた。
４００ 基板
４０１ 酸化物半導体層
４０２ 下地絶縁層
４０４ 非晶質酸化物半導体層
４０６ ゲート絶縁層
４１０ ゲート電極
４１２ 絶縁層
４２１ 酸素
５１０ トランジスタ
５２０ トランジスタ
５３０ トランジスタ
５４０ トランジスタ

Claims (2)

  1. 酸化物半導体層を形成し、
    前記酸化物半導体層に第１の熱処理を行って、前記酸化物半導体層中の水素、水又は水酸基を低減し、
    前記酸化物半導体層に酸素を導入し、
    前記酸化物半導体層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上にゲート電極を形成し、
    前記ゲート電極上に、酸化アルミニウムを含む絶縁層を形成し、
    前記絶縁層を形成した後、第２の熱処理を行い、
    前記絶縁層は、前記酸化物半導体層からの酸素の放出を防ぐ機能を有し、
    前記酸化物半導体層は、結晶を有し、
    前記酸素を導入することにより、前記結晶が壊される領域を有することを特徴とする半導体装置の作製方法。
  2. 酸化物半導体層を形成し、
    前記酸化物半導体層に第１の熱処理を行って、前記酸化物半導体層中の水素、水又は水酸基を低減し、
    前記酸化物半導体層に酸素を導入し、
    前記酸化物半導体層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上にゲート電極を形成し、
    前記ゲート電極上に、酸化アルミニウムを含む絶縁層を形成し、
    前記絶縁層を形成した後、第２の熱処理を行い、
    前記絶縁層は、前記酸化物半導体層からの酸素の放出を防ぐ機能を有し、
    前記酸化物半導体層は、高分解能透過電子顕微鏡により観察することができる結晶の格子を有し、
    前記酸素を導入することにより、前記結晶の格子が壊される領域を有することを特徴とする半導体装置の作製方法。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105931967B (zh) 2011-04-27 2019-05-03 株式会社半导体能源研究所 半导体装置的制造方法
US8951899B2 (en) 2011-11-25 2015-02-10 Semiconductor Energy Laboratory Method for manufacturing semiconductor device
KR102100425B1 (ko) 2011-12-27 2020-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102295888B1 (ko) 2012-01-25 2021-08-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US20130221345A1 (en) 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20140001634A (ko) * 2012-06-28 2014-01-07 삼성디스플레이 주식회사 어레이 기판, 이를 포함하는 표시 패널 및 이의 제조 방법
CN102881654B (zh) * 2012-09-29 2016-03-23 京东方科技集团股份有限公司 薄膜晶体管阵列基板及其制备方法、有源矩阵驱动显示装置
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9190527B2 (en) * 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
CN103367165A (zh) * 2013-07-01 2013-10-23 北京京东方光电科技有限公司 薄膜晶体管及其制作方法、阵列基板及显示器
JP6384822B2 (ja) * 2013-11-07 2018-09-05 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 イメージセンサ及びその製造方法
CN103700707B (zh) * 2013-12-18 2018-12-11 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制备方法、显示装置
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2016046685A1 (en) * 2014-09-26 2016-03-31 Semiconductor Energy Laboratory Co., Ltd. Imaging device
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
KR102312924B1 (ko) 2015-04-08 2021-10-14 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102523400B1 (ko) * 2018-08-07 2023-04-20 삼성디스플레이 주식회사 표시 장치
TWI691766B (zh) * 2018-11-16 2020-04-21 友達光電股份有限公司 顯示裝置的製作方法

Family Cites Families (146)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4459739A (en) * 1981-05-26 1984-07-17 Northern Telecom Limited Thin film transistors
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2004320041A (ja) * 1998-12-09 2004-11-11 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4024508B2 (ja) * 2001-10-09 2007-12-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7642573B2 (en) 2004-03-12 2010-01-05 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7309895B2 (en) * 2005-01-25 2007-12-18 Hewlett-Packard Development Company, L.P. Semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073698A (ja) 2005-09-06 2007-03-22 Canon Inc トランジスタ
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
US7511287B2 (en) * 2005-09-21 2009-03-31 Axcelis Technologies, Inc. Systems and methods that mitigate contamination and modify surface characteristics during ion implantation processes through the introduction of gases
EP3614442A3 (en) * 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US7875931B2 (en) * 2006-04-28 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with isolation using impurity
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5128792B2 (ja) * 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7682882B2 (en) * 2007-06-20 2010-03-23 Samsung Electronics Co., Ltd. Method of manufacturing ZnO-based thin film transistor
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US8093136B2 (en) 2007-12-28 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
KR100963104B1 (ko) * 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5537787B2 (ja) * 2008-09-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5484853B2 (ja) 2008-10-10 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN103730509B (zh) 2008-11-07 2018-03-30 株式会社半导体能源研究所 半导体器件
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
JP2010205987A (ja) * 2009-03-04 2010-09-16 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置
JP5564331B2 (ja) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
KR101457837B1 (ko) * 2009-06-30 2014-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR101476817B1 (ko) * 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
CN102484140B (zh) * 2009-09-04 2015-04-22 株式会社半导体能源研究所 半导体器件的制造方法
WO2011043203A1 (en) * 2009-10-08 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic appliance
WO2011043194A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102023128B1 (ko) * 2009-10-21 2019-09-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 아날로그 회로 및 반도체 장치
KR101930682B1 (ko) * 2009-10-29 2018-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101913657B1 (ko) 2010-02-26 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
KR101636008B1 (ko) 2010-04-23 2016-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101974927B1 (ko) 2010-04-23 2019-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN106057907B (zh) 2010-04-23 2019-10-22 株式会社半导体能源研究所 半导体装置的制造方法
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102344452B1 (ko) 2010-04-23 2021-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011132625A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2011142467A1 (en) 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102959713B (zh) 2010-07-02 2017-05-10 株式会社半导体能源研究所 半导体装置
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
TWI658516B (zh) 2011-03-11 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
CN105931967B (zh) 2011-04-27 2019-05-03 株式会社半导体能源研究所 半导体装置的制造方法
US9117920B2 (en) 2011-05-19 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device using oxide semiconductor

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