JP5880691B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、半導体装置の製造方法に関する。
電力用半導体装置として、４００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖの耐圧またはそれ以上の耐圧を有するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やダイオード（Ｄｉｏｄｅ）等が公知である。これらの電力用半導体装置はコンバータやインバータなどの電力変換装置に用いられている。
この電力用半導体装置の製造方法として、次の方法が公知である。まず、半導体基板のおもて面におもて面素子構造を形成する。次に、半導体基板の裏面を研削等により除去し、半導体基板を薄板化する。次に、半導体基板の研削された裏面に不純物イオンをイオン注入する。そして、熱処理によって、半導体基板の裏面に注入された不純物を活性化して裏面素子構造を形成する。また、このような方法において、半導体基板にプロトンを照射し、熱処理をすることで、照射（注入）された水素原子と、その周辺の空孔等による複合欠陥がドナーとなる水素誘起ドナー（あるいは単に水素ドナー）を利用して半導体基板の内部に高濃度のｎ+層を形成する方法が種々提案されている。
熱処理によるプロトンの活性化現象を利用した半導体装置の製造方法について、トレンチゲート型ＩＧＢＴを例に説明する。図２６〜３１は、従来の製造途中の半導体装置を示す断面図である。図３２は、図３１に続く工程後の半導体装置を示す断面図である。まず、図２６に示すようにｎ-ドリフト層１０１となるｎ-型の半導体基板を用意する。次に、図２７に示すように、半導体基板のおもて面にｐベース領域１０２、ｎ+エミッタ領域１０３、トレンチ１０４、ゲート酸化膜１０５およびゲート電極１０６からなるトレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を形成する。符号１０８は層間絶縁膜である。
次に、図２８に示すように、ｐベース領域１０２およびｎ+エミッタ領域１０３に接するエミッタ電極１０７を形成する。次に、半導体基板の裏面を研削等により除去し、半導体基板を薄板化する。次に、半導体基板の研削された裏面にプロトン（Ｈ+）１２１を照射する。図２８において、半導体基板の裏面近傍の×印は、照射されたプロトンをあらわしている（以下、図７，１１，１８，２２，４８，５０，５２においても同様）。次に、図２９に示すように、アニールによって、半導体基板に照射されたプロトン１２１を活性化し、ｎ-ドリフト層１０１の内部の裏面付近にｎフィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）層１１０を形成する。
次に、図３０に示すように、半導体基板の裏面のｎフィールドストップ層１１０よりも浅い領域にボロンイオン（Ｂ+）１２２をイオン注入する。図３０において、半導体基板の裏面近傍の点線は、イオン注入された不純物をあらわしている（以下、図５，９，１６，２０，３７，５３においても同様。）。次に、図３１に示すように、アニールによって、半導体基板に注入されたボロンイオン１２２を活性化し、半導体基板の内部の裏面側の表面層にｐ+コレクタ層１０９を形成する。その後、図３２に示すように、ｐ+コレクタ層１０９に接するコレクタ電極１１１を形成することにより、トレンチゲート型ＩＧＢＴが完成する。
また、熱処理によるプロトンの活性化現象を利用した半導体装置の製造方法について、ダイオードを例に説明する。図３３〜３８は、従来の製造途中の半導体装置の別の一例を示す断面図である。図３９は、図３８に続く工程後の半導体装置を示す断面図である。まず、図３３に示すように、ｎ-型の半導体基板１３１を用意する。次に、図３４に示すように、半導体基板１３１のおもて面に、ｐアノード領域１３２を形成する。符号１３４は層間絶縁膜である。
次に、図３５に示すように、半導体基板１３１のおもて面に、ｐアノード領域１３２に接するアノード電極１３３を形成する。次に、図３５，３６に示すように、上記ＩＧＢＴの製造方法と同様に、半導体基板１３１の裏面を研削した後、プロトン照射およびアニールによって、半導体基板１３１の内部の裏面付近にｎフィールドストップ層１３６を形成する。次に、図３７に示すように、半導体基板１３１の裏面のｎフィールドストップ層１３６よりも浅い領域にリンイオン（Ｐ+）１２３をイオン注入する。
次に、図３８に示すように、アニールによって、半導体基板１３１に注入されたリンイオン１２３を活性化し、半導体基板１３１の内部の裏面側の表面層にｎ+カソード層１３５を形成する。その後、図３９に示すように、ｎ+カソード層１３５に接するカソード電極１３７を形成することにより、ダイオードが完成する。すなわち、ＩＧＢＴおよびダイオードのいずれの製造方法においても、ｎフィールドストップ層を形成するためのプロトン照射およびアニールを行った後に、半導体基板の裏面側の表層面に裏面素子構造を形成するためのイオン注入およびアニールを行っている。
このような半導体装置の製造方法として、半導体基板にプロトンを照射し熱処理によって高濃度のｎ+バッファ層（フィールドストップ層）を形成した後に、リン（Ｐ）などのｐ型不純物を注入してｐ-コレクタ領域を形成する方法が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、意図的にリンや砒素（Ａｓ）などのｐ型不純物のドーズ量を少なくし、高濃度なコレクタ領域を形成するために最適なアニール温度よりも低いアニール温度でアニールを行い、ｐ-コレクタ領域を形成している。
また、下記特許文献２には、半導体基板の裏面からプロトンを複数回照射することにより、水素ドナーからなるフィールドストップ層を複数形成し、特に基板裏面から最も深いフィールドストップ層の基板裏面からの深さが１５μｍであるＩＧＢＴの構造が記載されている。基板裏面から深さ１５μｍまでの間に複数のフィールドストップ層を形成し、特に基板裏面に近い程フィールドストップ層の不純物濃度を１×１０16／ｃｍ3程度に高濃度とすることで、確実に空乏層の伸びをフィールドストップ層で止めて、空乏層がｐコレクタ層に達することを防ぐことができる。
また、下記特許文献３には、ＩＧＢＴの製造方法として、次の方法が提案されている。半導体基板のおもて面側にＭＯＳゲート構造を形成したのち、基板裏面の研削等により半導体基板を薄板化する。続いて、半導体基板の研削面（裏面）からプロトンを照射し、その後アニール処理によりフィールドストップ層を形成する。続いて、半導体基板の裏面にボロンをイオン注入しレーザーアニールを行ってｐ型コレクタ層を形成している。
また、下記特許文献４には、ＩＧＢＴの製造方法として、次の方法が提案されている。半導体基板のおもて面側にＭＯＳゲート構造を形成したのち、基板裏面の研削等により半導体基板を薄板化する。続いて、半導体基板の研削面（裏面）からプロトンを照射する。その後、プロトン照射面（基板裏面）にパルスレーザーと半導体連続波レーザーとの２波長のレーザー光によるアニール処理を行い、プロトン照射面から約１５μｍ程度までの深さにフィールドストップ層を形成している。
米国特許第７９５６４１９号明細書 米国特許出願公開第２００６／００８１９２３号明細書 米国特許出願公開第２００６／００３５４３６号明細書 特開２００９−１７６８９２号公報
しかしながら、上記特許文献１では、プロトン照射およびアニールにより形成する高濃度のｎ+バッファ層を所望の不純物濃度とするために、プロトン照射後に行われるすべてのアニールのアニール温度を５００℃以上とすることができない。その理由は、アニール温度を５００℃以上とした場合、プロトン照射により形成された格子欠陥が減少し、水素誘起ドナーの濃度が低下してしまうからである。水素誘起ドナーの濃度を十分確保するには、アニール温度を３００℃以上５００℃以下、特に４００℃以下とすれば、照射したプロトンのドーズ量に対して、例えば１０％以上のドナー化率を得ることが可能となる。
一方、プロトン照射後に行われるすべてのアニールのアニール温度を４００℃以下、特に３５０℃以下とする場合、半導体層と裏面電極との接触部（コンタクト）をオーミックコンタクトとするために必要な高いドーズ量でコンタクト形成の不純物注入を行った後のアニールにおいて、不純物を活性化させる熱量が足りず、電極とのオーミックコンタクトに必要な高濃度の接触部が得られない。このため、コンタクト抵抗が増加し、ＩＧＢＴやダイオードのオン電圧（Ｖｏｎ）が低下するなどの電気特性不良が生じる虞がある。
また、上記特許文献２ではプロトン照射面（基板裏面）から１５μｍの深さに水素ドナーによるフィールドストップ層を形成しているが、ＩＧＢＴやダイオードの電気的特性を改善するためには、プロトン照射面から１５μｍの深さよりもさらに深い位置にフィールドストップ層を形成する必要がある。しかしながら、半導体基板の裏面から１５μｍより深い位置にフィールドストップ層を形成するためにプロトン照射の平均飛程（照射されたイオンが最も高濃度に存在する位置の照射面からの距離）を１５μｍ以上に設定した場合、半導体基板の裏面から１５μｍの深さまでのプロトンの通過領域が、広がり抵抗測定（ＳＲ：Ｓｐｒｅａｄ−Ｒｅｓｉｓｔａｎｃｅ Ｐｒｏｆｉｌｉｎｇ）法によるキャリア濃度が半導体基板のドーピング濃度よりも極めて低くなる領域、すなわちディスオーダーの領域となることが発明者らによって確認された。
プロトン照射により導入される欠陥は、プロトンの平均飛程の位置だけでなく、プロトン照射面から平均飛程までのプロトンの通過領域や、照射面近傍に多く残留する。この残留欠陥は、格子位置からの原子（この場合シリコン原子）のずれが大きく、また結晶格子自体の強い乱れにより、アモルファスに近い状態である。そのため、電子および正孔といったキャリアの散乱中心となってキャリア移動度を低下させて導通抵抗を増加させるほか、キャリアの発生中心となって漏れ電流の増加をさせる等、素子の特性不良をもたらす。このように、プロトン照射により、プロトンの照射面から平均飛程までのプロトン通過領域に残留し、キャリア移動度の低下や漏れ電流の原因となるような、結晶状態から強く乱れた欠陥を、特にディスオーダーと呼ぶ。
図４０は、従来のプロトン照射の平均飛程とキャリア濃度との関係を示す特性図である。図４０には、シリコン基板にプロトンを照射し、３５０℃の温度で熱処理をした後に、ＳＲ法により測定したシリコン基板のキャリア濃度を示す。図４０（ａ）がプロトン照射の平均飛程を５０μｍとした場合であり、図４０（ｂ）がプロトン照射の平均飛程を同じく２０μｍとした場合であり、図４０（ｃ）がプロトン照射の平均飛程を１５μｍとした場合である。それぞれ横軸が、プロトンの入射面（基板裏面）からの距離（深さ）である。図４０（ｃ）のプロトン照射の平均飛程１５μｍでは、プロトンの通過領域に特にキャリア濃度の低下は見られない。一方、図４０（ｂ）のプロトン照射の平均飛程２０μｍでは、プロトンの通過領域のキャリア濃度の低下が見られ、キャリア濃度が基板濃度よりも低くなっている。すなわち、キャリア濃度が基板濃度よりも低くなっている領域は、ディスオーダーが残留している領域である。さらに、図４０（ａ）のプロトン照射の平均飛程５０μｍでは、プロトンの通過領域のキャリア濃度の落ち込みが顕著であり、ディスオーダーが多く残留していることがわかる。このように、半導体基板内にディスオーダーの領域が存在する場合、上述したように漏れ電流や導通損失が増大するため、ディスオーダーを除去する必要がある。
また、上記特許文献３に記載の方法では、プロトン照射後のアニール処理の温度や時間等の条件設定により、ある程度のディスオーダー低減が可能となる。しかしながら、水素誘起ドナーの濃度を十分確保するために、続く基板裏面へのボロン等のイオン注入層を活性化させるとき、電気炉等によるアニール処理の温度はプロトン照射後のアニール温度よりも低くしなければならない。このため、注入されたボロンは活性化されず、後に続く裏面電極とのオーミック接触は困難である。そこで、上記特許文献３に記載されるようにボロン注入後にレーザーアニールを行う場合、レーザー光照射後約１０μｓの時間は、レーザー照射面（基板裏面）から１０μｍ程度の深さの温度がおよそ８００℃以上となる。このようなサーマルバジェット（熱的エネルギー量）によってボロンの活性化はオーミック接触には十分なものとなる。しかしながら、特に基板裏面から１０μｍ程度の深さの間に複数のフィールドストップ層を形成する場合、この基板裏面から１０μｍ程度の深さの領域は、レーザーの熱により、短時間であるものの温度が８００℃以上となるため、水素ドナーが相当量消滅し、十分な水素ドナー濃度が得られにくくなる。その結果、基板裏面から１０μｍ程度までの深さのフィールドストップ層のドナー濃度の確保が難しくなるという問題がある。
また、上記特許文献４の方法では、基板裏面のボロン層の活性化は可能であるが、水素ドナーによるフィールドストップ層を基板裏面から１５μｍよりも深い位置に形成するには、ディスオーダーを十分に低減させることができない。また、基板裏面から１５μｍよりも浅い位置に複数の水素ドナーによるフィールドストップ層を形成する場合、上記引用文献３と同様に十分なドナー濃度の確保が難しくなるという問題がある。
この発明は、上述した従来技術による問題点を解消するため、電気特性不良の発生を回避することができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型の半導体基板のおもて面に設けられた入力電極と、前記半導体基板の裏面に設けられた出力電極と、を備えた半導体装置の製造方法であって、次の特徴を有する。まず、前記半導体基板の裏面を研削し、前記半導体基板を薄板化する薄板化工程を行う。次に、前記半導体基板の研削後の裏面にプロトン以外の不純物を導入する導入工程を行う。次に、第１アニールによって、前記半導体基板の裏面に導入された不純物を活性化し、前記半導体基板の裏面の表面層に前記出力電極との接触部となる第１半導体層を形成する第１アニール工程を行う。次に、前記第１アニール工程後、前記半導体基板の裏面にプロトンを照射する照射工程を行う。次に、第２アニールによって、前記半導体基板の裏面に照射されたプロトンを活性化し、前記半導体基板の裏面の前記第１半導体層よりも深い領域に前記半導体基板よりも不純物濃度が高い第１導電型の第２半導体層を形成する第２アニール工程を行う。このとき、前記第１アニール工程後に前記照射工程を３回以上行い、最後の前記照射工程後に前記第２アニール工程を１回行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１アニール工程は、レーザーアニールであることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１半導体層に接する前記出力電極を形成する出力電極形成工程をさらに行う。そして、前記第２アニール工程は、前記出力電極形成工程前に、または、前記出力電極形成工程と同時に行われることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１アニールの温度は、前記第２アニールの温度よりも高いことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２アニールの温度が、３００℃以上５００℃以下であることを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２アニールの温度は、３８０℃以上４５０℃以下であることを特徴とする。


また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記導入工程では、前記出力電極と前記第１半導体層とがオーミック接触となるドーズ量で不純物が導入されることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１アニール工程よりも後に、前記半導体基板のおもて面に前記入力電極を形成する入力電極形成工程をさらに行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１アニール工程は、レーザーアニールであることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２半導体層は、空乏層の広がりを抑制するフィールドストップ層であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１半導体層を第２導電型のコレクタ層とし、前記出力電極をコレクタ電極とする絶縁ゲート型バイポーラトランジスタの製造方法であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１半導体層を第１導電型のカソード層とし、前記出力電極をカソード電極とするダイオードの製造方法であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、次の特徴を有する。前記半導体基板からなる第１導電型のドリフト層を備え、前記半導体基板のおもて面には第２導電型の第３半導体層が形成される。ｑを電荷素量、Ｎdを前記ドリフト層の平均濃度、εSを前記半導体基板の誘電率、Ｖrateを定格電圧、ＪFを定格電流密度、ｖsatをキャリアの速度が所定の電界強度で飽和した飽和速度として、距離指標Ｌが下記式（１）で表わされる。そして、前記第３半導体層に最も近い前記第２半導体層のキャリア濃度がピーク濃度となる位置の前記半導体基板の裏面からの深さをＸとし、前記薄板化工程後の前記半導体基板の厚さをＷ0としたときに、Ｘ＝Ｗ0−γＬであり、γが０．２以上１．５以下となるように前記第３半導体層に最も近い前記第２半導体層のキャリア濃度がピーク濃度となる位置を前記半導体基板の裏面からの深さＸとする。
Figure 0005880691
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記γが０．９以上１．４以下であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記γが１．０以上１．３以下であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記照射工程において、プロトンの照射により飛程Ｒｐの前記第２半導体層を形成するときのプロトンの加速エネルギーＥは、前記飛程Ｒｐの対数ｌｏｇ（Ｒｐ）をｘ、前記加速エネルギーＥの対数ｌｏｇ（Ｅ）をｙとして、下記式（２）を満たすことを特徴とする。
ｙ＝−０．００４７ｘ4＋０．０５２８ｘ3−０．２２１１ｘ2＋０．９９２３ｘ＋５．０４７４ ・・・（２）
また、この発明にかかる半導体装置の製造方法は、上述した発明において、プロトンの前記半導体基板の裏面からの飛程が１５μｍ以上であることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型のドリフト層を有する第１導電型の半導体基板と、前記半導体基板の裏面の表面層に設けられた第１半導体層と、前記ドリフト層よりも不純物濃度が高く、前記半導体基板の裏面の前記第１半導体層よりも深い領域に設けられた第１導電型の第２半導体層と、前記半導体基板のおもて面の表面層に設けられた第２導電型の第３半導体層と、前記第３半導体層に接する入力電極と、前記第１半導体層に接する出力電極と、を備え、ｑを電荷素量、Ｎdを前記ドリフト層の平均濃度、εSを前記半導体基板の誘電率、Ｖrateを定格電圧、ＪFを定格電流密度、ｖsatをキャリアの速度が所定の電界強度で飽和した飽和速度として、距離指標Ｌが下記式（３）で表わされ、前記第３半導体層に最も近い前記第２半導体層のキャリア濃度がピーク濃度となる位置の前記半導体基板の裏面からの深さをＸとし、前記半導体基板の厚さをＷ0としたときに、前記第３半導体層に最も近い前記第２半導体層のキャリア濃度がピーク濃度となる位置が、Ｘ＝Ｗ0−γＬであり、γが０．２以上１．５以下となるようにしたことを特徴とする。
Figure 0005880691
また、この発明にかかる半導体装置は、上述した発明において、前記γが０．９以上１．４以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記γが１．０以上１．３以下であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２アニール工程のアニール時間が、０．５時間から１０時間の範囲であることを特徴とする。
上述した発明によれば、第１半導体層を形成するための不純物導入および第１アニールを、第２半導体層を形成するためのプロトン照射前に行うことにより、第２アニールよりも高いアニール温度で第１アニールを行うことができる。このため、出力電極とのオーミック接触を形成することができる程度に高いドーズ量で導入された不純物を活性化させるために適したアニール温度で第１アニールを行うことができる。これにより、出力電極とのコンタクトがオーミックコンタクトとなるように高い活性化率で活性化された第１半導体層を形成することができる。したがって、コンタクト形成のためのアニールが足りなくなることを回避することができ、オン電圧Ｖｏｎが低下することを回避することができる。
また、上述した発明によれば、第２半導体層を形成するためのプロトン照射および第２アニールを、第１半導体層を形成するための不純物導入および第１アニール後に行うことにより、プロトン照射により形成された格子欠陥が減少しない程度に低いアニール温度で第２アニールを行うことができる。また、第１半導体層を形成するための高いアニール温度（第１アニール）でプロトンの活性化が行われないため、プロトン照射により形成された格子欠陥が減少しキャリア濃度が低下することを回避することができる。したがって、第１，２半導体層の双方に最適なアニール温度で第１，２アニールを行うことができる。
本発明にかかる半導体装置の製造方法によれば、電気特性不良の発生を回避することができる半導体装置を提供することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。 図２は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。 図３は、実施の形態１にかかる製造途中の半導体装置を示す断面図である。 図４は、実施の形態１にかかる製造途中の半導体装置を示す断面図である。 図５は、実施の形態１にかかる製造途中の半導体装置を示す断面図である。 図６は、実施の形態１にかかる製造途中の半導体装置を示す断面図である。 図７は、実施の形態１にかかる製造途中の半導体装置を示す断面図である。 図８は、実施の形態１にかかる製造途中の半導体装置を示す断面図である。 図９は、実施の形態２にかかる製造途中の半導体装置を示す断面図である。 図１０は、実施の形態２にかかる製造途中の半導体装置を示す断面図である。 図１１は、実施の形態２にかかる製造途中の半導体装置を示す断面図である。 図１２は、実施の形態２にかかる製造途中の半導体装置を示す断面図である。 図１３は、実施の形態３にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。 図１４は、実施の形態３にかかる製造途中の半導体装置を示す断面図である。 図１５は、実施の形態３にかかる製造途中の半導体装置を示す断面図である。 図１６は、実施の形態３にかかる製造途中の半導体装置を示す断面図である。 図１７は、実施の形態３にかかる製造途中の半導体装置を示す断面図である。 図１８は、実施の形態３にかかる製造途中の半導体装置を示す断面図である。 図１９は、実施の形態３にかかる製造途中の半導体装置を示す断面図である。 図２０は、実施の形態４にかかる製造途中の半導体装置を示す断面図である。 図２１は、実施の形態４にかかる製造途中の半導体装置を示す断面図である。 図２２は、実施の形態４にかかる製造途中の半導体装置を示す断面図である。 図２３は、実施の形態４にかかる製造途中の半導体装置を示す断面図である。 図２４は、実施例にかかる半導体装置のキャリア濃度分布を示す特性図である。 図２５は、従来の半導体装置のキャリア濃度分布を示す特性図である。 図２６は、従来の製造途中の半導体装置を示す断面図である。 図２７は、従来の製造途中の半導体装置を示す断面図である。 図２８は、従来の製造途中の半導体装置を示す断面図である。 図２９は、従来の製造途中の半導体装置を示す断面図である。 図３０は、従来の製造途中の半導体装置を示す断面図である。 図３１は、従来の製造途中の半導体装置を示す断面図である。 図３２は、図３１に続く工程後の半導体装置を示す断面図である。 図３３は、従来の製造途中の半導体装置の別の一例を示す断面図である。 図３４は、従来の製造途中の半導体装置の別の一例を示す断面図である。 図３５は、従来の製造途中の半導体装置の別の一例を示す断面図である。 図３６は、従来の製造途中の半導体装置の別の一例を示す断面図である。 図３７は、従来の製造途中の半導体装置の別の一例を示す断面図である。 図３８は、従来の製造途中の半導体装置の別の一例を示す断面図である。 図３９は、図３８に続く工程後の半導体装置を示す断面図である。 図４０は、従来のプロトン照射の平均飛程とキャリア濃度との関係を示す特性図である。 図４１は、電圧波形が振動を始める閾値電圧について示す特性図である。 図４２は、一般的なＩＧＢＴのターンオフ発振波形を示す特性図である。 図４３は、本発明にかかる半導体装置のプロトンの平均飛程とプロトンの加速エネルギーとの関係を示す特性図である。 図４４は、本発明にかかる半導体装置において空乏層が最初に達するフィールドストップ層の位置条件を示す図表である。 図４５は、実施の形態５にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。 図４６は、実施の形態５にかかる半導体装置の製造方法により製造される半導体装置の別の一例を示す断面図である。 図４７は、図４５の半導体装置のｎ+フィールドストップ層のキャリア濃度分布を示す特性図である。 図４８は、実施の形態５にかかる製造途中の半導体装置を示す断面図である。 図４９は、実施の形態５にかかる製造途中の半導体装置を示す断面図である。 図５０は、実施の形態５にかかる製造途中の半導体装置を示す断面図である。 図５１は、実施の形態５にかかる製造途中の半導体装置を示す断面図である。 図５２は、実施の形態５にかかる製造途中の半導体装置を示す断面図である。 図５３は、実施の形態６にかかる製造途中の半導体装置を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
まず、実施の形態１にかかる半導体装置の製造方法により作製（製造）される半導体装置の一例としてトレンチゲート型ＩＧＢＴの構造について説明する。図１は、実施の形態１にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。図１の紙面左側には、エミッタ電極（第１主電極）７とｎ++エミッタ領域３との境界から半導体基板の深さ方向における不純物濃度分布を示す。図１に示す実施の形態１にかかる半導体装置の製造方法により製造される半導体装置において、ｎ-ドリフト層１となる半導体基板の内部には、おもて面側の表面層にｐベース領域２が設けられている。
ｐベース領域２の内部には、半導体基板のおもて面に露出するようにｎ++エミッタ領域３が選択的に設けられている。ｎ++エミッタ領域３の不純物濃度は、ｎ-ドリフト層１の不純物濃度よりも高い。ｎ++エミッタ領域３およびｐベース領域２を貫通しｎ-ドリフト層１に達するトレンチ４が設けられている。トレンチ４の側壁および底面に沿って、ゲート絶縁膜５が設けられている。トレンチ４の内部には、ゲート絶縁膜５の内側に、トレンチ４に埋め込まれるようにゲート電極６が設けられている。これらが、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造となる。
エミッタ電極７は、ｐベース領域２およびｎ++エミッタ領域３に接する。また、エミッタ電極７は、層間絶縁膜８によってゲート電極６と電気的に絶縁されている。また、ｎ-ドリフト層１となる半導体基板の内部には、裏面側の表面層にｐ+コレクタ層（第１半導体層）９が設けられ、裏面側のｐ+コレクタ層９よりも深い領域にｎ+フィールドストップ（第２半導体層）層１０が設けられている。コレクタ電極（出力電極）１１は、ｐ+コレクタ層９に接する。ｐ+コレクタ層９の不純物濃度は、コレクタ電極１１とのオーミックコンタクトが得られる程度に高い。
ｎ+フィールドストップ（ＦＳ）層１０は、ｐ+コレクタ層９とほぼ平行となるように、半導体基板の深さ方向に直交する方向に延在する。また、ｎ+フィールドストップ（ＦＳ）層１０は一様な厚さで設けられている。ｎ+フィールドストップ層１０は、ｐ+コレクタ層９から離れていてもよいし、ｐ+コレクタ層９に接していてもよい。ｎ+フィールドストップ層１０の不純物濃度は、ｎ-ドリフト層１の不純物濃度よりも高い。ｎ+フィールドストップ層１０は、プロトン照射による水素誘起ドナーが導入された半導体層である。この半導体層を形成する水素誘起ドナーは複合欠陥であることから、キャリアの再結合を促す機能を有することもある。
次に、実施の形態１にかかる半導体装置の製造方法の概要について説明する。図２は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。まず、図２に示すように、半導体基板のおもて面に、前述の各半導体領域（ｐベース領域２、ｎ++エミッタ領域３など）およびＭＯＳゲート構造、層間絶縁膜８などを形成する（ステップＳ１）。次に、半導体基板のおもて面におもて面電極を形成する（ステップＳ２）。次に、半導体基板のおもて面に表面保護膜を形成する（ステップＳ３）。次に、半導体基板の裏面を研削またはエッチングなどにより除去し、半導体基板の厚さを一様に薄く（薄板化）する（ステップＳ４）。
次に、薄板化された半導体基板の裏面に、裏面電極とのコンタクトとなる半導体層を形成するための不純物イオンをイオン注入する（ステップＳ５）。ステップＳ５のイオン注入は、後の工程で形成される裏面電極とのオーミックコンタクトが得られる程度に高いドーズ量で行う。次に、第１アニールによって、ステップＳ５で注入された不純物イオンを活性化する（ステップＳ６）。ステップＳ６により、半導体基板の内部の裏面側の表面層に、裏面電極とのコンタクトとなる半導体層（例えば、コレクタ層）が形成される。
次に、半導体基板の裏面に、フィールドストップ層を形成するためのプロトン照射を行う（ステップＳ７）。ステップＳ７のプロトン照射は、裏面電極とのコンタクトとなる半導体層よりも深い領域に照射可能な程度の照射エネルギーで行う。次に、第２アニールによって、ステップＳ７で照射されたプロトンを活性化（ドナー化）する（ステップＳ８）。これにより、半導体基板の内部の裏面側の深い領域に、フィールドストップ層が形成される。ステップＳ８の第２アニールの温度は、例えばプロトン照射により形成された格子欠陥を減少させない程度の温度であることが好ましい。その後、例えばスパッタリングなどの物理気相成長法により半導体基板の裏面に裏面電極を形成し（ステップＳ９）、実施の形態１にかかる半導体装置が完成する。
上述した半導体装置の製造方法において、ステップＳ７およびステップＳ８の一連の工程を照射エネルギーおよびアニール温度を種々変更して複数回繰り返し行い、半導体基板の深さ方向に直交する方向に伸びるストライプ状に複数のフィールドストップ層を形成してもよい。複数のフィールドストップ層を形成する場合、各フィールドストップ層を形成するための第２アニールは、それぞれ、直前に行われたプロトン照射で照射されたプロトンの活性化に最適なアニール温度で行われる。また、複数のフィールドストップ層を形成するための各第２アニールは、アニール温度が高い順に行われる。隣り合うフィールドストップ層どうしは、接していてもよいし、離れていてもよい。
次に、この実施の形態１にかかる半導体装置の製造方法について、図１に示すトレンチゲート型ＩＧＢＴを作製する場合を例に具体的に説明する。図３〜８は、実施の形態１にかかる製造途中の半導体装置を示す断面図である。まず、図３に示すように、ｎ-ドリフト層１となる半導体基板を用意する。次に、図４に示すように、半導体基板のおもて面に、一般的な方法によりｐベース領域２、ｎ++エミッタ領域３、トレンチ４、ゲート絶縁膜５およびゲート電極６からなるトレンチゲート型のＭＯＳゲート構造を形成する。
次に、図５に示すように、スパッタリングによって、半導体基板のおもて面にエミッタ電極７となるアルミニウムシリコン（ＡｌＳｉ）膜を堆積する。次に、アルミニウムシリコン膜をパターニングして配線パターンを形成した後、アニールを行う。これにより、半導体基板のおもて面にエミッタ電極７が形成される。次に、エミッタ電極７を覆うように、半導体基板のおもて面に表面保護膜（不図示）となる例えばポリイミド膜を塗布する。次に、ポリイミド膜をパターニングしエミッタ電極７の一部を露出させた後、ポリイミド膜をキュア（焼成）する。次に、半導体基板の裏面を研削して、半導体基板を薄板化した後、半導体基板を洗浄して付着物を除去する。
次に、半導体基板の研削された裏面に、例えばボロンイオン（Ｂ+）などのｐ型不純物イオン２１をイオン注入する。このイオン注入は、後の工程で形成されるコレクタ電極１１とのオーミックコンタクトが得られる程度に高いドーズ量で行う。ｐ型不純物イオン２１のボロンのドーズ量は、例えば１×１０13／ｃｍ2以上１×１０16／ｃｍ2以下であり、後述する実施例１では３×１０13／ｃｍ2とした。次に、図６に示すように、第１アニールとして例えば炉アニールを行うことによって、半導体基板の裏面に注入されたｐ型不純物イオン２１を活性化し、半導体基板の裏面の表面層にｐ+コレクタ層９を形成する。第１アニールの温度は、後述する実施例１では、例えば４５０℃とした。
次に、図７に示すように、半導体基板の裏面のｐ+コレクタ層９よりも深い領域にプロトン２２を照射する。プロトン２２の照射エネルギーは、典型的な平均飛程Ｒｐが５μｍ以上３００μｍ以下程度であり、この平均飛程Ｒｐに対応しておよそ０．４ＭｅＶ以上６．０ＭｅＶ以下である。後述する実施例１では、プロトン２２の照射エネルギーは、平均飛程Ｒｐが例えば１２μｍで０．８３ＭｅＶとした。また、プロトン２２のドーズ量は、典型的には１×１０12／ｃｍ2以上１×１０16／ｃｍ2以下であり、後述の実施例１では１×１０13／ｃｍ2とした。
次に、図８に示すように、第２アニールとして例えば炉アニールを行うことによって、半導体基板の裏面に照射されたプロトン２２を活性化し、半導体基板の裏面のｐ+コレクタ層９よりも深い領域にｎ+フィールドストップ層１０を形成する。第２アニールの温度は、後述する実施例１では３５０℃である。
第１アニールは、エミッタ電極７の電気特性に悪影響を与えない程度に高い温度で行われるのが好ましい。具体的には、第１アニールは、エミッタ電極７が例えばアルミニウム（Ａｌ）を主成分とする金属でできている場合、４２０℃〜アルミニウムの融点程度までの範囲内の温度で行われるのが好ましい。アルミニウムの融点は、例えばアルミニウムに１重量％のシリコンを含む合金の場合、約６６０℃である。第２アニールは、例えばプロトン照射により形成された格子欠陥を減少させない程度の温度で行うことが好ましい。具体的には、第２アニールは、第１アニールの温度を超えない条件で、例えば３００℃〜５００℃程度の範囲内の温度で行ってもよい。また、第１アニールの温度が４２０℃〜５００℃の場合は、第２アニールの温度はこれらの値よりも低い温度とする。第１，２アニールはともに、処理時間を０．５時間〜１０時間としてもよい。好ましくは、第２アニールの温度は、第１アニールの温度をこえない範囲で、３８０℃以上４５０℃以下、好ましくは４００℃以上４２０℃以下である。
第２アニールと後述する金属アニールとが同じアニール温度である場合、第２アニールを金属アニールと同時に行ってもよい。半導体基板の深さ方向に直交する方向に伸びるストライプ状に複数のフィールドストップ層を形成するためにプロトン照射および第２アニールの一連の工程を繰り返し行う場合、アニール温度が高い順に各第２アニールを行う。このとき、複数回行われる第２アニールのうちの１回目の第２アニールと第１アニールとが同じアニール温度である場合、１回目の第２アニールを第１アニールと同時に行ってもよい。また、複数回行われる第２アニールのうちの最後の第２アニールと、後述する金属アニールとが同じアニール温度である場合、第２アニールを金属アニールと同時に行ってもよい。
次に、例えばアルミニウムを主成分とする金属膜を１層目として積層されたコレクタ電極１１を形成するための前処理として、シリコン（Ｓｉ）半導体層とアルミニウム膜とのコンタクト抵抗を小さくするためのフッ化水素（ＨＦ）処理を行う。次に、図１に示すように、例えばスパッタリングにより、半導体基板の裏面にアルミニウム、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）を順に堆積して、これら４層の金属膜が積層されてなるコレクタ電極１１を形成する。次に、コレクタ電極１１の表面成形性を改善させるための金属アニールを行う。これにより、トレンチゲート型ＩＧＢＴが完成する。
以上、説明したように、実施の形態１によれば、ｐ+コレクタ層を形成するボロン注入および第１アニールを、ｎ+フィールドストップ層を形成するプロトン照射前に行うことにより、第２アニールよりも高いアニール温度で第１アニールを行うことができる。このため、コレクタ電極とのオーミック接触を形成することができる程度に高いドーズ量（例えば１×１０16／ｃｍ3程度）で注入されたｐ型不純物を活性化させるために適したアニール温度で第１アニールを行うことができる。これにより、コレクタ電極とのコンタクトがオーミックコンタクトとなるように高い活性化率で活性化されたｐ+コレクタ層を形成することができる。したがって、従来のように、プロトン照射後のアニール温度よりも低い温度によるアニールによって、オーミックコンタクト形成に必要なｐ+コレクタ層の表面濃度が不足することを回避することができ、オン電圧（Ｖｏｎ）が低下するなどの電気特性不良の発生を回避することができる。
また、実施の形態１によれば、ｎ+フィールドストップ層を形成するためのプロトン照射および第２アニールを、ｐ+コレクタ層を形成するためのボロン注入および第１アニール後に行うことにより、プロトン照射により形成された格子欠陥が減少しない程度に低いアニール温度で第２アニールを行うことができる。また、ｐ+コレクタ層を形成するための高いアニール温度（第１アニール）でプロトンの活性化が行われないため、プロトン照射により形成された格子欠陥が減少し、水素誘起ドナーの濃度が低下することを回避することができる。したがって、ｐ+コレクタ層およびｎ+フィールドストップ層の双方に最適なアニール温度で第１，２アニールを行うことができる。これにより、コレクタ電極とのコンタクトがオーミックコンタクトとなるようにｐ+コレクタ層を形成することができるとともに、所望の水素誘起ドナー濃度を有するｎ+フィールドストップ層を形成することができる。
（実施の形態２）
実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、ｎ+フィールドストップ層１０を形成するための第２アニールの後にエミッタ電極７を形成する点である。実施の形態２にかかる半導体装置の製造方法により作製される半導体装置は、実施の形態１に一例として挙げた図１に示すトレンチゲート型ＩＧＢＴと同様である。
実施の形態２にかかる半導体装置の製造方法について、図１，３，４，９〜１２を参照して説明する。図９〜１２は、実施の形態２にかかる製造途中の半導体装置を示す断面図である。まず、図３，４に示すように、実施の形態１と同様に、ｎ-ドリフト層１となる半導体基板を用意し、半導体基板のおもて面にトレンチゲート型のＭＯＳゲート構造を形成する。次に、図９に示すように、実施の形態１と同様に、半導体基板の裏面を研削した後、半導体基板を洗浄して付着物を除去する。
次に、図９，１０に示すように、実施の形態１と同様に、半導体基板の研削された裏面にｐ型不純物イオン２１をイオン注入した後、第１アニールを行い、ｐ+コレクタ層９を形成する。次に、図１１，１２に示すように、実施の形態１と同様に、半導体基板の裏面のｐ+コレクタ層９よりも深い領域にプロトン２２を照射した後、第２アニールを行い、ｎ+フィールドストップ層１０を形成する。次に、実施の形態１と同様に、半導体基板のおもて面および裏面にそれぞれエミッタ電極７およびコレクタ電極１１を形成することにより、図１に示すトレンチゲート型ＩＧＢＴが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。実施の形態２によれば、半導体基板のおもて面にエミッタ電極を形成する前に第１アニールを行うことができるため、第１アニールを例えば９００℃以上と高いアニール温度で行うことができる。したがって、ｐ+コレクタ層の不純物濃度をさらに高くすることができ、ｐ+コレクタ層とコレクタ電極との低コンタクト抵抗化を図ることができる。
（実施の形態３）
図１３は、実施の形態３にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。実施の形態３にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、ＩＧＢＴに代えてダイオードを作製する点である。
図１３に示す実施の形態３にかかる半導体装置の製造方法により製造される半導体装置において、ｎ-型の半導体基板３１の内部には、おもて面側の表面層にｐ+アノード領域３２が選択的に設けられている。符号３４は層間絶縁膜である。アノード電極（入力電極）３３は、ｐ+アノード領域３２に接する。また、ｎ-型の半導体基板３１の内部には、裏面側の表面層にｎ+カソード層（第１半導体層）３５が設けられ、裏面側のｎ+カソード層３５よりも深い領域にｎ+フィールドストップ層３６が設けられている。ｎ+フィールドストップ層３６の構成は、実施の形態１のｎ+フィールドストップ層と同様である。カソード電極（出力電極）３７は、ｎ+カソード層３５に接する。ｎ+カソード層３５の不純物濃度は、カソード電極３７とのオーミックコンタクトが得られる程度に高い。
次に、実施の形態３にかかる半導体装置の製造方法について説明する。図１４〜１９は、実施の形態３にかかる製造途中の半導体装置を示す断面図である。図１４に示すようにｎ-型の半導体基板３１を用意する。次に、図１５に示すように、半導体基板３１のおもて面に、一般的な方法によりｐ+アノード領域３２を形成する。次に、図１６に示すように、実施の形態１のエミッタ電極を形成する場合と同様にスパッタリングによって、半導体基板３１のおもて面にアノード電極３３を形成する。次に、実施の形態１と同様に、半導体基板３１の裏面を研削した後、半導体基板３１を洗浄して付着物を除去する。
次に、図１６，１７に示すように、実施の形態１のｐ+コレクタ層を形成する場合と同様に、半導体基板の研削された裏面にｎ型不純物イオン２３をイオン注入した後、第１アニールを行い、ｎ+カソード層３５を形成する。次に、図１８，１９に示すように、実施の形態１と同様に、半導体基板の裏面のｎ+カソード層３５よりも深い領域にプロトン２２を照射した後、第２アニールを行い、ｎ+フィールドストップ層３６を形成する。次に、実施の形態１のコレクタ電極を形成する場合と同様に、半導体基板の裏面にカソード電極３７を形成することにより、図１３に示すダイオードが完成する。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。実施の形態３によれば、ダイオードを形成する場合においても、カソード電極とのコンタクトがオーミックコンタクトとなるようにｎ+カソード層を形成することができる。かつ、所望の水素誘起ドナー濃度を有するｎ+フィールドストップ層を形成することができる。
（実施の形態４）
実施の形態４にかかる半導体装置の製造方法が実施の形態３にかかる半導体装置の製造方法と異なる点は、ｎ+フィールドストップ層３６を形成するための第２アニールの後にアノード電極３３を形成する点である。実施の形態４にかかる半導体装置の製造方法により作製される半導体装置は、実施の形態３に一例として挙げた図１３に示すダイオードである。
実施の形態４にかかる半導体装置の製造方法について、図１３〜１５，２０〜２３を参照して説明する。図２０〜２３は、実施の形態４にかかる製造途中の半導体装置を示す断面図である。まず、図１４，１５に示すように、実施の形態３と同様に、半導体基板３１を用意し、半導体基板３１のおもて面にｐ+アノード領域３２を形成する。次に、図２０に示すように、実施の形態３と同様に、半導体基板３１の裏面を研削した後、半導体基板３１を洗浄して付着物を除去する。
次に、図２０，２１に示すように、実施の形態３と同様に、半導体基板３１の研削された裏面にｎ型不純物イオン２３をイオン注入した後、第１アニールを行い、ｎ+カソード層３５を形成する。次に、図２２，２３に示すように、実施の形態３と同様に、半導体基板３１の裏面のｎ+カソード層３５よりも深い領域にプロトン２２を照射した後、第２アニールを行い、ｎ+フィールドストップ層３６を形成する。次に、実施の形態３と同様に、半導体基板３１のおもて面および裏面にそれぞれアノード電極３３およびカソード電極３７を形成することにより、図１３に示すダイオードが完成する。
以上、説明したように、実施の形態４によれば、実施の形態３と同様の効果を得ることができる。実施の形態４によれば、半導体基板のおもて面にアノード電極が形成する前に第１アニールを行うことができるため、第１アニールを例えば９００℃以上と高いアニール温度で行うことができる。したがって、ｎ+カソード層の不純物濃度をさらに高くすることができ、ｎ+カソード層とカソード電極との低コンタクト抵抗化を図ることができる。
（実施例１）
次に、裏面電極とのコンタクトとなる半導体層のキャリア濃度について検証した。図２４は、実施例にかかる半導体装置のキャリア濃度分布を示す特性図である。図２５は、従来の半導体装置のキャリア濃度分布を示す特性図である。図２４，２５の横軸は、裏面電極とそのコンタクトとなる半導体層との境界からの深さを示す。同じく縦軸は、キャリア濃度であり、周知の広がり抵抗（Ｓｐｒｅａｄ Ｒｅｓｉｓｔａｎｃｅ、ＳＲ）測定法によって測定した広がり抵抗から比抵抗を算出し、さらにその比抵抗をキャリア濃度に換算した値である。電子や正孔の移動度が結晶の値（例えば電子の移動度は温度３００Ｋにおいて約１３６０（ｃｍ2／（Ｖ・ｓ））から著しく減少しなければ、キャリア濃度はドープされた不純物のドーピング濃度（電気的に活性化した濃度）と見なすことができる。実施の形態１にかかる半導体装置の製造方法に従い、裏面電極とそのコンタクトとなる半導体層形成のためのイオン注入（ステップＳ５）および第１アニール（ステップＳ６）を行った後、プロトン照射（ステップＳ７）および第２アニール（ステップＳ８）を行った試料を用意した（以下、実施例とする）。
比較として、フィールドストップ層形成のためのプロトン照射後に、裏面電極とそのコンタクトとなる半導体層形成のためのイオン注入を行い、その後一括して熱アニールを行った試料を用意した（以下、比較例とする）。比較例の熱アニールの温度は、フィールドストップ層のキャリア濃度が実施例のフィールドストップ層のキャリア濃度と同じになるように、実施例における第２アニールと同じ温度とした。そして、実施例および比較例ともに、裏面電極とそのコンタクトとなる半導体層との境界から深さ方向の不純物濃度を測定した。
図２４に示す結果より、実施例では、裏面電極とそのコンタクトとなる半導体層４１の第１アニールの温度をプロトンの活性化条件よりも高く設定することができるため、裏面電極とそのコンタクトとなる半導体層４１の不純物濃度を高くすることができることが確認された。一方、図２５に示す結果より、比較例では、裏面電極とそのコンタクトとなる半導体層４２のアニール温度の上限がプロトンの活性化条件で決まるため、裏面電極とそのコンタクトとなる半導体層４２の不純物濃度が低い状態となることが確認された。
（実施の形態５）
図４５は、実施の形態５にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。図４７は、図４５の半導体装置のｎ+フィールドストップ層のキャリア濃度分布を示す特性図である。図４７は、ＳＲ法により測定したキャリア濃度分布である。ｐ+コレクタ層９は、図４７の横軸スケールに対して深さが０．５μｍ程度と極めて浅いので、図示は省略した。実施の形態５にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、基板裏面のｐ+コレクタ層９を形成するためのボロンなどのｐ型不純物イオン２１の第１イオン注入と第１アニール後に、複数段のプロトン照射により複数のｎ+フィールドストップ層１０を形成する点である。
図４５に示すように、実施の形態５にかかる半導体装置の製造方法により製造される半導体装置は、基板裏面からの深さの異なるｎ+フィールドストップ層１０ａ〜１０ｃを備える。図４７に示すように、ｎ+フィールドストップ層１０ａ〜１０ｃは、互いに離れて設けられ、基板裏面から深い位置に配置されるほどキャリア濃度が低くなっている。また、基板裏面から最も浅い位置に配置されるｎ+フィールドストップ層１０ｃは、ｐ+コレクタ層９と離れて配置される。
実施の形態５にかかる半導体装置の製造方法について、図３〜６，４５，４８〜５２を参照して説明する。図４８〜５２は、実施の形態５にかかる製造途中の半導体装置を示す断面図である。まず、図３〜５に示すように、実施の形態１と同様に、ｎ-ドリフト層１となる半導体基板を用意し、半導体基板のおもて面にトレンチゲート型のＭＯＳゲート構造およびエミッタ電極７を形成する。次に、図５，６に示すように、実施の形態１と同様に、半導体基板の裏面を研削し、半導体基板を洗浄して付着物を除去した後、半導体基板の研削された裏面にｐ型不純物イオン２１をイオン注入し第１アニールを行うことで、ｐ+コレクタ層９を形成する。
次に、図４８に示すように、１段目のプロトン照射により、半導体基板の裏面からｐ+コレクタ層９よりも深い領域にプロトン５１を導入する。次に、図４９に示すように、１段目のプロトン照射により導入したプロトン５１の第２アニール（以下、１段目の第２アニールとする）を行い、ｎ+フィールドストップ層１０ａを形成する。ｎ+フィールドストップ層１０ａは、基板裏面から例えば６０μｍの深さに形成される。１段目のプロトン照射の加速エネルギーは例えば２．３ＭｅＶであり、プロトン５１のドーズ量は例えば１×１０14／ｃｍ2であってもよい。１段目の第２アニール条件は、例えば４２０℃の温度で１時間であってもよい。
次に、図５０に示すように、２段目のプロトン照射により、半導体基板の裏面からｐ+コレクタ層９よりも深く、かつｎ+フィールドストップ層１０ａよりも浅い領域にプロトン５２を導入する。次に、図５１に示すように、２段目のプロトン照射により導入したプロトン５２の第２アニール（以下、２段目の第２アニールとする）を行い、ｎ+フィールドストップ層１０ｂを形成する。ｎ+フィールドストップ層１０ｂは、基板裏面から例えば３０μｍの深さに形成される。２段目のプロトン照射の加速エネルギーは例えば１．５ＭｅＶであり、プロトン５２のドーズ量は例えば１×１０15／ｃｍ2であってもよい。２段目の第２アニール条件は、例えば４００℃の温度で１時間であってもよい。
次に、図５２に示すように、３段目のプロトン照射により、半導体基板の裏面からｐ+コレクタ層９よりも深く、かつｎ+フィールドストップ層１０ｂよりも浅い領域にプロトン５３を導入する。次に、３段目のプロトン照射により導入したプロトン５３の第２アニール（以下、３段目の第２アニールとする）を行い、図４５に示すようにｎ+フィールドストップ層１０ｃを形成する。ｎ+フィールドストップ層１０ｃは、基板裏面から例えば５μｍの深さに形成される。３段目のプロトン照射の加速エネルギーは例えば０．４５ＭｅＶであり、プロトン５３のドーズ量は例えば５×１０15／ｃｍ2であってもよい。３段目の第２アニール条件は、例えば３８０℃の温度で１時間であってもよい。
このように、１〜３段目のプロトン照射は基板裏面から深い位置から順に行い、１〜３段目の第２アニール温度は基板裏面から浅いほど低い温度とするのが好ましい。１〜３段目の第２アニール温度は、３８０℃以上４５０℃以下の範囲内であるのがよい。１〜３段目の第２アニールは、３段目のプロトン照射後に一括してもよい。１〜３段目の第２アニールを一括して行う場合、第２アニール温度は最も高い温度で行う１段目の第２アニールの処理温度と同じ程度が好ましい。その後、実施の形態１と同様に、半導体基板の裏面にコレクタ電極１１を形成することにより、図４５に示すトレンチゲート型ＩＧＢＴが完成する。図４５に示すように、プロトン照射前（例えばｐ+コレクタ層９を形成するとき）にｎバッファ層１２を形成してもよい。
また、実施の形態５にかかる半導体装置の製造方法により製造される半導体装置の別の一例を図４６に示す。図４６は、実施の形態５にかかる半導体装置の製造方法により製造される半導体装置の別の一例を示す断面図である。実施の形態５に実施の形態３を適用し、図４６に示すように複数のｎ+フィールドストップ層３６（例えばｎ+フィールドストップ層３６ａ〜３６ｃ）を備えたダイオードとしてもよい。ｎ+フィールドストップ層３６ａ〜３６ｃの構成および形成方法は、図４５のｎ+フィールドストップ層１０ａ〜１０ｃと同様である。図４６に示す実施の形態５にかかる半導体装置の別の一例の、複数のｎ+フィールドストップ層３６を備える以外の構成は、実施の形態３と同様である。
以上、説明したように、実施の形態５によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態５によれば、ディスオーダーのない水素ドナーのフィールドストップ層を複数（３段）形成することができる。
（実施例２）
次に、実施例２として、本発明の半導体装置の製造方法における複数段のプロトン照射における１段目のプロトンピーク位置の好ましい位置について説明する。図４２は、一般的なＩＧＢＴのターンオフ発振波形を示す特性図である。コレクタ電流が定格電流の１／１０以下の場合、蓄積キャリアが少ないために、ターンオフが終わる手前で発振することがある。コレクタ電流をある値に固定して、異なる電源電圧ＶCCにてＩＧＢＴをターンオフさせる。このとき、電源電圧ＶCCがある所定の値を超えると、コレクタ・エミッタ間電圧波形において、通常のオーバーシュート電圧のピーク値を超えた後に、付加的なオーバーシュートが発生するようになる。そして、この付加的なオーバーシュート（電圧）がトリガーとなり、以降の波形が振動する。電源電圧ＶCCがこの所定の値をさらに超えると、付加的なオーバーシュート電圧がさらに増加し、以降の振動の振幅も増加する。このように、電圧波形が振動を始める閾値電圧を発振開始閾値ＶRROと呼ぶ。この発振開始閾値ＶRROが高ければ高いほど、ＩＧＢＴはターンオフ時に発振しないことを示すので好ましい。
発振開始閾値ＶRROは、ＩＧＢＴのｐベース領域とｎ-ドリフト層との間のｐｎ接合からｎ-ドリフト層を広がる空乏層（厳密には、正孔が存在するので空間電荷領域）が、複数のプロトンピークのうち最初に達する１段目（最もｐベース領域側）のプロトンピークの位置に依存する。その理由は、次のとおりである。ターンオフ時に空乏層がｐベース領域とｎ-ドリフト層との間のｐｎ接合からｎ-ドリフト層が広がるときに、空乏層端が１つ目（最もｐベース領域側）のフィールドストップ層に達することでその広がりが抑えられ、蓄積キャリアの掃き出しが弱まる。その結果、キャリアの枯渇が抑制され、発振が抑えられる。
ターンオフ時の空乏層は、ｐベース領域とｎ-ドリフト層との間のｐｎ接合からコレクタ電極に向かって深さ方向に沿って広がる。このため、空乏層端が最初に達するフィールドストップ層のピーク位置は、ｐベース領域とｎ-ドリフト層との間のｐｎ接合に最も近いフィールドストップ層となる。そこで、ｎ半導体基板の厚さ（エミッタ電極とコレクタ電極とに挟まれた部分の厚さ）をＷ0とし、空乏層端が最初に達するフィールドストップ層のピーク位置の、コレクタ電極とｎ半導体基板の裏面との界面からの深さ（以下、裏面からの距離とする）をＸとする。ここで、距離指標Ｌを導入する。距離指標Ｌは、下記の（４）式であらわされる。
Figure 0005880691
上記（４）式に示す距離指標Ｌは、ターンオフ時に、増加するコレクタ・エミッタ間電圧ＶCEが電源電圧ＶCCに一致するときに、ｐベース領域とｎ-ドリフト層との間のｐｎ接合からｎ-ドリフト層１に広がる空乏層（正しくは空間電荷領域）の端部（空乏層端）の、当該ｐｎ接合からの距離を示す指標である。平方根の内部の分数の中で、分母はターンオフ時の空間電荷領域（空乏層）の空間電荷密度を示している。周知のポアソンの式は、ｄｉｖＥ＝ρ／εSで表され、Ｅは電界強度、ρは空間電荷密度でρ＝ｑ（ｐ−ｎ＋Ｎd−Ｎa）である。ｑは電荷素量、ｐは正孔濃度、ｎは電子濃度、Ｎdはドナー濃度、Ｎaはアクセプタ濃度、εSは半導体の誘電率である。特にドナー濃度Ｎdは、ｎ-ドリフト層を深さ方向に積分し、積分した区間の距離で割った平均濃度とする。
この空間電荷密度ρは、ターンオフ時に空間電荷領域（空乏層）を駆け抜ける正孔濃度ｐとｎ-ドリフト層の平均的なドナー濃度Ｎdとで記述され、電子濃度はこれらよりも無視できるほど低く、アクセプタが存在しないため、ρ≒ｑ（ｐ＋Ｎd）と表すことができる。このときの正孔濃度ｐは、ＩＧＢＴの遮断電流によって決まり、特に素子の定格電流密度が通電している状況を想定するため、ｐ＝ＪF／（ｑｖsat）で表される。ＪFは素子の定格電流密度であり、ｖsatはキャリアの速度が所定の電界強度で飽和した飽和速度である。
上記ポアソンの式を距離ｘで２回積分し、電圧ＶとしてＥ＝−ｇｒａｄＶ（周知の電界Ｅと電圧Ｖとの関係）であるため、境界条件を適当にとれば、Ｖ＝（１／２）（ρ／εS）ｘ2となる。この電圧Ｖが、定格電圧Ｖrateの１／２としたときに得られる空間電荷領域の長さｘを、上記の距離指標Ｌとしているのである。その理由は、インバータ等の実機では、電圧Ｖとなる動作電圧（電源電圧ＶCC）を、定格電圧の半値程度とするためである。フィールドストップ層は、ドーピング濃度をｎ-ドリフト層よりも高濃度とすることで、ターンオフ時に広がる空間電荷領域の伸びを、フィールドストップ層において広がり難くする機能を有する。ＩＧＢＴのコレクタ電流がＭＯＳゲートのオフにより遮断電流から減少を始めるときに、空乏層が最初に達するフィールドストップ層のピーク位置が、ちょうどこの空間電荷領域の長さにあれば、蓄積キャリアがｎ-ドリフト層に残存した状態で、空間電荷領域の伸びを抑えることができるので、残存キャリアの掃出しが抑えられる。
実際のターンオフ動作は、例えばＩＧＢＴモジュールを周知のＰＷＭインバータでモーター駆動するときには、電源電圧ＶCCや遮断電流が固定ではなく可変であることが多い。このため、このような場合では、空乏層が最初に達するフィールドストップ層のピーク位置の好ましい位置に、ある程度の幅を持たせる必要がある。発明者らの検討の結果、空乏層が最初に達するフィールドストップ層のピーク位置の裏面からの距離Ｘは、図４４に示す表のようになる。図４４は、本発明にかかる半導体装置において空乏層が最初に達するフィールドストップ層の位置条件を示す図表である。図４４には、定格電圧が６００Ｖ〜６５００Ｖのそれぞれにおいて、最初に空乏層端が達するフィールドストップ層のピーク位置の裏面からの距離Ｘを示している。ここで、Ｘ＝Ｗ0−γＬとおき（γは係数である）、このγを０．７〜１．６まで変化させたときのＸを図４４に示している。
図４４に示すように、各定格電圧では、素子（ＩＧＢＴ）が定格電圧よりも１０％程度高い耐圧を持つように、安全設計をする。そして、オン電圧やターンオフ損失がそれぞれ十分低くなるように、図４４に示すようなｎ半導体基板の総厚（研削等によって薄くした後の仕上がり時の厚さ）とし、ｎ-ドリフト層１を平均的な比抵抗とする。平均的とは、フィールドストップ層を含めたｎ-ドリフト層１全体の平均濃度および比抵抗である。定格電圧によって、定格電流密度ＪFも図４４に示したような典型値となる。定格電流密度ＪFは、定格電圧と定格電流密度ＪFとの積によって決まるエネルギー密度が、およそ一定の値となるように設定され、ほぼ図４４に示す値のようになる。これらの値を用いて上記（４）式に従い距離指標Ｌを計算すると、図４４に記載した値となる。最初に空乏層端が達するフィールドストップ層のピーク位置の裏面からの距離Ｘは、この距離指標Ｌに対してγを０．７〜１．６とした値をｎ半導体基板の厚さＷ0から引いた値となる。
これら距離指標Ｌおよびｎ半導体基板の厚さＷ0の値に対して、ターンオフ発振が十分抑えられるような、最初に空乏層端が達するフィールドストップ層のピーク位置の裏面からの距離Ｘを定める係数γは、次のようになる。図４１は、電圧波形が振動を始める閾値電圧について示す特性図である。具体的には、図４１には、γに対する発振開始閾値ＶRROの依存性を、典型的ないくつかの定格電圧Ｖrate（６００Ｖ、１２００Ｖ、３３００Ｖ）について示す。ここで、縦軸は、発振開始閾値ＶRROを定格電圧Ｖrateで規格化している。３つの定格電圧ともに、γが１．６以下で発振開始閾値ＶRROを急激に高くできることが分かる。
前述のように、インバータ等の実機では、電圧Ｖとなる動作電圧（電源電圧ＶCC）を定格電圧Ｖrateの半値程度とするため、電源電圧ＶCCを定格電圧Ｖrateの半値とするときには、少なくともＩＧＢＴのターンオフ発振は生じないようにしなければならない。つまり、ＶRRO／Ｖrateの値は０．５以上とする必要がある。図４１から、ＶRRO／Ｖrateの値が０．５以上となるのは、γが０．２以上１．５以下であるので、少なくともγを０．２〜１．５とすることが好ましい。
また、図示しない６００Ｖ〜１２００Ｖの間（８００Ｖや１０００Ｖなど）、１２００Ｖ〜３３００Ｖの間（１４００Ｖ，１７００Ｖ，２５００Ｖなど）、および３３００Ｖ以上（４５００Ｖ、６５００Ｖなど）のいずれにおいても、図４１に示す３つの曲線からは大きく逸脱せず、これら３つの曲線と同様の依存性（γに対する発振開始閾値ＶRROの値）を示す。図４１から、γが０．７〜１．４の範囲で、いずれの定格電圧Ｖrateも発振開始閾値ＶRROを十分高くすることができる領域であると分かる。
γが０．７より小さくなると、発振開始閾値ＶRROは定格電圧Ｖrateのおよそ８０％以上であるものの、フィールドストップ層がｐベース領域に近くなるため、素子のアバランシェ耐圧が定格電圧Ｖrateより小さくなる場合が生じる。そのため、γは０．７以上が好ましい。また、γが１．４より大きくなると、発振開始閾値ＶRROは定格電圧Ｖrateの約７０％から急速に減少し、ターンオフ発振が発生し易くなる。したがって、γは１．４以下であるのが好ましい。より好ましくは、γが０．８〜１．３の範囲内、さらに好ましくはγが０．９〜１．２の範囲内であれば、素子のアバランシェ耐圧を定格電圧Ｖrateよりも十分高くしつつ、発振開始閾値ＶRROを最も高くすることができる。
この図４１に示す本願発明の効果で重要な点は、いずれの定格電圧Ｖrateにおいても、ＶRROを十分高くできるγの範囲は、ほぼ同じ（例えば０．７〜１．４）ことである。これは、空乏層が最初に到達するフィールドストップ層のピーク位置の裏面からの距離Ｘの範囲を、Ｗ0−Ｌ（つまりγ＝１．０）を略中心に含むようにすることが最も効果的なためである。γ＝１．０を含むことが最も効果的なのは、パワー密度（定格電圧Ｖrateと定格電流密度ＪFとの積）が略一定（例えば１．８×１０5ＶＡ／ｃｍ2〜２．６×１０5ＶＡ／ｃｍ2）となることに起因する。つまり、ターンオフ等のスイッチング時に、素子の電圧が定格電圧Ｖrate相当になったときに、空間電荷領域端の距離（深さ）は上記（４）式で示す距離指標Ｌ程度となり、このＬの位置に裏面から最も深いフィールドストップ層のピーク位置があれば（すなわちγが約１．０）、スイッチング時の発振を抑制することができる。そして、パワー密度が略一定なので、距離指標Ｌは定格電圧Ｖrateに比例するようになる。これにより、どの定格電圧Ｖrateにおいても、γ＝１．０を略中心に含む範囲とすれば発振開始閾値ＶRROを十分高くでき、スイッチング時の発振抑制効果を最も大きくすることができる。
以上より、最初に空乏層端が達するフィールドストップ層のピーク位置の裏面からの距離Ｘを上記範囲とすることで、ターンオフ時にＩＧＢＴは蓄積キャリアを十分残存させることができ、ターンオフ時の発振現象を抑えることができる。したがって、いずれの定格電圧Ｖrateにおいても、最初に空乏層端が達するフィールドストップ層のピーク位置の裏面からの距離Ｘは、距離指標Ｌの係数γを上述の範囲とすることがよい。これにより、ターンオフ時の発振現象を効果的に抑制することができる。
また、図４４では、定格電圧Ｖrateが６００Ｖ以上において、上述のように裏面から最も深い１つ目（１段目）のフィールドストップ層の裏面からの深さをγ＝１程度とする場合、距離指標Ｌはいずれの定格電圧Ｖrateも２０μｍより深いことがわかる。すなわち基板裏面から最も深い１段目のプロトンピークを形成するためのプロトンの平均飛程Ｒｐを基板裏面から１５μｍよりも深く、２０μｍ以上とする理由は、まさにこの発振抑制効果を最も高くするためである。
（実施例３）
実施例３として、本発明にかかる半導体装置の製造方法におけるプロトンの加速エネルギーについて説明する。上記のγの範囲を満たすように、空乏層が最初に達するフィールドストップ層のピーク位置が基板裏面からの距離Ｘを有するように当該フィールドストップ層を実際にプロトン照射で形成するには、プロトンの加速エネルギーを、以下に示す図４３の特性図から決めればよい。図４３は、本発明にかかる半導体装置のプロトンの平均飛程とプロトンの加速エネルギーとの関係を示す特性図である。
発明者らは鋭意研究を重ねた結果、プロトンの平均飛程Ｒｐ（フィールドストップ層のピーク位置）と、プロトンの加速エネルギーＥとについて、プロトンの平均飛程Ｒｐの対数ｌｏｇ（Ｒｐ）をｘ、プロトンの加速エネルギーＥの対数ｌｏｇ（Ｅ）をｙとすると、下記（５）式の関係があることを見出した。
ｙ＝−０．００４７ｘ4＋０．０５２８ｘ3−０．２２１１ｘ2＋０．９９２３ｘ＋５．０４７４ ・・・（５）
図４３は、上記（５）式を示す特性図であり、プロトンの所望の平均飛程Ｒｐを得るためのプロトンの加速エネルギーを示している。図４３の横軸はプロトンの平均飛程Ｒｐの対数ｌｏｇ（Ｒｐ）であり、ｌｏｇ（Ｒｐ）の軸数値の下側の括弧内に対応する平均飛程Ｒｐ（μｍ）を示す。また、縦軸はプロトンの加速エネルギーＥの対数ｌｏｇ（Ｅ）であり、ｌｏｇ（Ｅ）の軸数値の左側の括弧内に対応するプロトンの加速エネルギーＥを示す。上記（５）式は、実験等によって得られた、プロトンの平均飛程Ｒｐの対数ｌｏｇ（Ｒｐ）と加速エネルギーの対数ｌｏｇ（Ｅ）との各値を、ｘ（＝ｌｏｇ（Ｒｐ））の４次の多項式でフィッティングさせた式である。
なお、上記のフィッティング式を用いて所望のプロトンの平均飛程Ｒｐからプロトン照射の加速エネルギーＥを算出（以下、算出値Ｅとする）して、この加速エネルギーの算出値Ｅでプロトンをシリコン基板に注入した場合における、実際の加速エネルギーＥ'と実際に広がり抵抗（ＳＲ）測定法等によって得られた平均飛程Ｒｐ'（プロトンピーク位置）との関係は、以下のように考えればよい。
加速エネルギーの算出値Ｅに対して、実際の加速エネルギーＥ'がＥ±１０％程度の範囲にあれば、実際の平均飛程Ｒｐ'も所望の平均飛程Ｒｐに対して±１０％程度の範囲に収まり、測定誤差の範囲内となる。そのため、実際の平均飛程Ｒｐ'の所望の平均飛程Ｒｐからのバラつきが、ダイオードやＩＧＢＴの電気的特性へ与える影響は、無視できる程度に十分小さい。したがって、実際の加速エネルギーＥ'が算出値Ｅ±１０％の範囲にあれば、実際の平均飛程Ｒｐ'は実質的に設定どおりの平均飛程Ｒｐであると判断することができる。あるいは、実際の加速エネルギーＥ'を上記（５）式に当てはめて算出した平均飛程Ｒｐに対して、実際の平均飛程Ｒｐ'が±１０％以内に収まれば、問題ない。
実際の加速器では、加速エネルギーＥおよび平均飛程Ｒｐはいずれも上記の範囲（±１０％）に収まり得るため、実際の加速エネルギーＥ'および実際の平均飛程Ｒｐ'は、所望の平均飛程Ｒｐと算出値Ｅとで表される上記（５）式に示すフィッティング式にしたがっていると考えて、全く差支えない。さらに、バラつきや誤差の範囲が、平均飛程Ｒｐに対して±１０％以下であればよく、好適には±５％に収まれば、申し分なく上記（５）式に従っていると考えることができる。
上記（５）式を用いることにより、所望のプロトンの平均飛程Ｒｐを得るのに必要なプロトンの加速エネルギーＥを求めることができる。上述したフィールドストップ層を形成するためのプロトンの各加速エネルギーＥも、上記（５）式を用いており、実際に上記の加速エネルギーＥ'でプロトンを照射した試料を周知の広がり抵抗測定法（ＳＲ法）にて測定した実測値ともよく一致する。したがって、上記（５）式を用いることで、極めて精度よく、プロトンの平均飛程Ｒｐに基づいて必要なプロトンの加速エネルギーＥを予測することが可能となった。
（実施の形態６）
実施の形態６にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、基板裏面のｐ+コレクタ層９を形成するためのボロンなどのｐ型不純物イオン２１の第１イオン注入後の第１アニールを、レーザーアニール６１とする点である。ｎ+フィールドストップ層１０は、実施の形態１のように１段のプロトン照射により１つ設けてもよいし、実施の形態５のように複数段のプロトン照射により複数設けてもよい。
実施の形態６にかかる半導体装置の製造方法について、図１，３〜８，５３を参照して説明する。図５３は、実施の形態６にかかる製造途中の半導体装置を示す断面図である。まず、図３〜５に示すように、実施の形態１と同様に、ｎ-ドリフト層１となる半導体基板を用意し、半導体基板のおもて面にトレンチゲート型のＭＯＳゲート構造およびエミッタ電極７を形成する。次に、図５に示すように、実施の形態１と同様に、半導体基板の裏面を研削し、半導体基板を洗浄して付着物を除去した後、半導体基板の研削された裏面にｐ型不純物イオン２１をイオン注入する。
次に、図５３に示すように、第１アニールとしてレーザーアニール６１を行い、図６に示すように半導体基板の裏面の表面層にｐ+コレクタ層９を形成する。次に、図７，８に示すように、実施の形態１と同様に、半導体基板の裏面のｐ+コレクタ層９よりも深い領域にプロトン２２を照射した後、第２アニールとして炉アニールを行い、ｎ+フィールドストップ層１０を形成する。次に、実施の形態１と同様に、半導体基板の裏面にコレクタ電極１１を形成することにより、図１に示すトレンチゲート型ＩＧＢＴが完成する。
図４５に示す複数のｎ+フィールドストップ層１０を備えた半導体装置を作製する場合には、第１アニールとしてレーザーアニール６１を行い（図５３，６）、半導体基板の裏面の表面層にｐ+コレクタ層９を形成した後に、複数段のプロトン照射および第２アニールを行えばよい（図４８〜５２）。
また、実施の形態６に実施の形態３を適用し、図１３に示すダイオードや、図４６に示すように複数のｎ+フィールドストップ層３６（例えばｎ+フィールドストップ層３６ａ〜３６ｃ）を備えたダイオードを作製してもよい。この場合の実施の形態６にかかる半導体装置の製造方法は、実施の形態３にかかる半導体装置の製造方法においてｎ+カソード層３５を形成するための第１アニールをレーザーアニールとすればよい。
以上、説明したように、実施の形態６によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態６によれば、ｐ+コレクタ層を形成するためのレーザーアニール後にｎ+フィールドストップ層を形成するため、ｐ+コレクタ層を形成するためのレーザーアニールの影響が、ｎ+フィールドストップ層に及ばない。特に、ｎ+フィールドストップ層を複数形成する場合、ｐ+コレクタ層に近い位置に形成される３段目（平均飛程Ｒｐが例えば５μｍ）のｎ+フィールドストップ層の水素ドナー濃度がレーザーアニールによって低減されないため、ｎ+フィールドストップ層を高濃度に維持することができる。これにより、ｎ+フィールドストップ層が消失することを防止することができる。
以上において本発明は、上述した実施の形態に限らず、フィールドストップ層を設けることができるさまざまな半導体装置に適用することが可能である。例えば、実施の形態１，２ではトレンチゲート型ＩＧＢＴを例に説明したが、プレーナゲート型ＩＧＢＴに適用してもよい。また、実施の形態２，４では第２アニールの後に入力電極（エミッタ電極、アノード電極）を形成する場合を例に説明したが、第１アニールよりも後に入力電極を形成する場合に実施の形態２と同様の効果を奏する。また、各実施の形態では、出力電極とのコンタクトとなる半導体層（コレクタ層、カソード層）を形成するための不純物導入方法は、イオン注入に限らず、種々変更可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置の製造方法は、コンバータやインバータなどの電力変換装置に使用される半導体装置に有用である。
１ ｎ-ドリフト層
２ ｐベース領域
３ ｎ++エミッタ領域
４ トレンチ
５ ゲート絶縁膜
６ ゲート電極
７ エミッタ電極
８ 層間絶縁膜
９ ｐ+コレクタ層
１０ ｎ+フィールドストップ層
１１ コレクタ電極

Claims (17)

  1. 第１導電型の半導体基板のおもて面に設けられた入力電極と、前記半導体基板の裏面に設けられた出力電極と、を備えた半導体装置の製造方法であって、
    前記半導体基板の裏面を研削し、前記半導体基板を薄板化する薄板化工程と、
    前記半導体基板の研削後の裏面にプロトン以外の不純物を導入する導入工程と、
    第１アニールによって、前記半導体基板の裏面に導入された不純物を活性化し、前記半導体基板の裏面の表面層に前記出力電極との接触部となる第１半導体層を形成する第１アニール工程と、
    前記第１アニール工程後、前記半導体基板の裏面にプロトンを照射する照射工程と、
    第２アニールによって、前記半導体基板の裏面に照射されたプロトンを活性化し、前記半導体基板の裏面の前記第１半導体層よりも深い領域に前記半導体基板よりも不純物濃度が高い第１導電型の第２半導体層を形成する第２アニール工程と、
    を含み、
    前記第１アニール工程後に前記照射工程を３回以上行い、
    最後の前記照射工程後に前記第２アニール工程を１回行うことを特徴とする半導体装置の製造方法。
  2. 前記第１アニール工程は、レーザーアニールであることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１半導体層に接する前記出力電極を形成する出力電極形成工程をさらに含み、
    前記第２アニール工程は、前記出力電極形成工程前に、または、前記出力電極形成工程と同時に行われることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１アニールの温度は、前記第２アニールの温度よりも高いことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
  5. 前記第２アニールの温度は、３００℃以上５００℃以下であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
  6. 前記第２アニールの温度は、３８０℃以上４５０℃以下であることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記導入工程では、前記出力電極と前記第１半導体層とがオーミック接触となるドーズ量で不純物が導入されることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
  8. 前記第１アニール工程よりも後に、前記半導体基板のおもて面に前記入力電極を形成する入力電極形成工程をさらに含むことを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の製造方法。
  9. 前記第２半導体層は、空乏層の広がりを抑制するフィールドストップ層であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置の製造方法。
  10. 前記半導体装置は、絶縁ゲート型バイポーラトランジスタであり、
    前記第１半導体層は、第２導電型のコレクタ層であり、
    前記出力電極は、コレクタ電極であることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置の製造方法。
  11. 前記半導体装置は、ダイオードであり、
    前記第１半導体層は、第１導電型のカソード層であり、
    前記出力電極は、カソード電極であることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置の製造方法。
  12. 前記半導体基板からなる第１導電型のドリフト層を備え、
    前記半導体基板のおもて面には第２導電型の第３半導体層が形成され、
    ｑを電荷素量、Ｎ d を前記ドリフト層の平均濃度、ε S を前記半導体基板の誘電率、Ｖ rate を定格電圧、Ｊ F を定格電流密度、ｖ sat をキャリアの速度が所定の電界強度で飽和した飽和速度として、距離指標Ｌが下記式（１）で表わされ、
    前記第３半導体層に最も近い前記第２半導体層のキャリア濃度がピーク濃度となる位置の前記半導体基板の裏面からの深さをＸとし、
    前記薄板化工程後の前記半導体基板の厚さをＷ 0 としたときに、
    Ｘ＝Ｗ 0 −γＬであり、γが０．２以上１．５以下となるように前記第３半導体層に最も近い前記第２半導体層のキャリア濃度がピーク濃度となる位置を前記半導体基板の裏面からの深さＸとすることを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置の製造方法。
    Figure 0005880691
  13. 前記γが０．９以上１．４以下であることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記γが１．０以上１．３以下であることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記照射工程において、プロトンの照射により飛程Ｒｐの前記第２半導体層を形成するときのプロトンの加速エネルギーＥは、前記飛程Ｒｐの対数ｌｏｇ（Ｒｐ）をｘ、前記加速エネルギーＥの対数ｌｏｇ（Ｅ）をｙとして、下記式（２）を満たすことを特徴とする請求項１〜１４のいずれか一つに記載の半導体装置の製造方法。
    ｙ＝−０．００４７ｘ 4 ＋０．０５２８ｘ 3 −０．２２１１ｘ 2 ＋０．９９２３ｘ＋５．０４７４ ・・・（２）
  16. プロトンの前記半導体基板の裏面からの飛程が１５μｍ以上であることを特徴とする請求項１〜１５のいずれか一つに記載の半導体装置の製造方法。
  17. 前記第２アニール工程のアニール時間が、０．５時間から１０時間の範囲であることを特徴とする請求項１〜１６のいずれか一つに記載の半導体装置の製造方法。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5880691B2 (ja) * 2012-03-30 2016-03-09 富士電機株式会社 半導体装置の製造方法
KR101982737B1 (ko) 2012-03-30 2019-05-27 후지 덴키 가부시키가이샤 반도체 장치의 제조방법
JP6265594B2 (ja) * 2012-12-21 2018-01-24 ラピスセミコンダクタ株式会社 半導体装置の製造方法、及び半導体装置
CN109065441B (zh) 2013-06-26 2023-06-30 富士电机株式会社 半导体装置及半导体装置的制造方法
EP3082168A4 (en) * 2013-12-10 2017-07-19 ULVAC, Inc. Insulated gate bipolar transistor and production method therefor
CN105830220B (zh) * 2013-12-13 2019-05-28 三菱电机株式会社 半导体装置的制造方法
JP6098540B2 (ja) * 2014-02-10 2017-03-22 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
CN106062961B (zh) * 2014-09-17 2020-02-11 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP6237921B2 (ja) * 2014-09-30 2017-11-29 富士電機株式会社 半導体装置および半導体装置の製造方法
CN105321817A (zh) * 2015-10-26 2016-02-10 株洲南车时代电气股份有限公司 一种二极管及其阴极金属化方法
JP6365790B2 (ja) * 2015-11-16 2018-08-01 富士電機株式会社 半導体装置および半導体装置の製造方法
US20170210025A1 (en) * 2016-01-23 2017-07-27 John Bean Technologies Corporation Disposable cutting blade for blade portioner and mounting system for blade
CN109314130B (zh) * 2016-04-11 2022-03-22 日立能源瑞士股份公司 绝缘栅极功率半导体器件以及用于制造这种器件的方法
JP6910742B2 (ja) 2016-04-27 2021-07-28 住友重機械工業株式会社 レーザアニール方法及びレーザアニール装置
WO2017197129A1 (en) * 2016-05-13 2017-11-16 Farmpod, Llc Automated, modular, self-contained, aquaponics growing system and method
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
DE112017003587B4 (de) * 2016-07-15 2024-05-29 Rohm Co., Ltd. Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung
CN108604602B (zh) * 2016-08-12 2021-06-15 富士电机株式会社 半导体装置及半导体装置的制造方法
US10439062B2 (en) * 2016-09-09 2019-10-08 Infineon Technologies Ag Metallization layers for semiconductor devices and methods of forming thereof
JP6547724B2 (ja) * 2016-11-15 2019-07-24 トヨタ自動車株式会社 半導体装置の製造方法
DE102016122791B3 (de) * 2016-11-25 2018-05-30 mi2-factory GmbH Ionenimplantationsanlage, Filterkammer und Implantationsverfahren unter Einsatz eines Energiefilterelements
JP6824135B2 (ja) * 2017-09-29 2021-02-03 三菱電機株式会社 半導体装置及びその製造方法
KR101977957B1 (ko) 2017-10-30 2019-05-13 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
DE112019000094T5 (de) 2018-03-19 2020-09-24 Fuji Electric Co., Ltd. Halbleitervorrichtung und verfahren zum herstellen einerhalbleitervorrichtung
JP7030637B2 (ja) * 2018-07-23 2022-03-07 三菱電機株式会社 半導体装置の製造方法
CN109712886A (zh) * 2018-12-17 2019-05-03 成都森未科技有限公司 一种功率半导体器件的背面加工工艺
JP7268743B2 (ja) 2019-08-09 2023-05-08 富士電機株式会社 半導体装置
CN113711364A (zh) 2019-10-11 2021-11-26 富士电机株式会社 半导体装置和半导体装置的制造方法
CN111725312A (zh) * 2020-06-05 2020-09-29 安徽瑞迪微电子有限公司 一种高性能半导体功率器件及其制造方法
JPWO2022107728A1 (ja) * 2020-11-17 2022-05-27
WO2022196768A1 (ja) * 2021-03-17 2022-09-22 富士電機株式会社 半導体装置
CN113921395A (zh) * 2021-10-13 2022-01-11 南瑞联研半导体有限责任公司 一种低损耗igbt芯片集电极结构及其制备方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3458590B2 (ja) * 1996-03-27 2003-10-20 富士電機株式会社 絶縁ゲートバイポーラトランジスタ
JP3684962B2 (ja) * 1999-12-01 2005-08-17 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
US6482681B1 (en) * 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
JP3951738B2 (ja) 2001-02-23 2007-08-01 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
DE10207522B4 (de) 2001-02-23 2018-08-02 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zu dessen Herstellung
JP3764343B2 (ja) 2001-02-28 2006-04-05 株式会社東芝 半導体装置の製造方法
JP5160001B2 (ja) 2001-04-02 2013-03-13 富士電機株式会社 半導体装置の製造方法
JP4539011B2 (ja) * 2002-02-20 2010-09-08 富士電機システムズ株式会社 半導体装置
DE102004039209B4 (de) 2004-08-12 2009-04-23 Infineon Technologies Austria Ag Verfahren zur Herstellung einer n-dotierten Feldstoppzone in einem Halbleiterkörper und Halbleiterbauelement mit einer Feldstoppzone
DE102004047749B4 (de) * 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
DE102005007599B3 (de) 2005-02-18 2006-05-11 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Feldstoppzone
US7956419B2 (en) 2005-11-02 2011-06-07 International Rectifier Corporation Trench IGBT with depletion stop layer
JP2007173675A (ja) * 2005-12-26 2007-07-05 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
JP5228282B2 (ja) * 2006-03-28 2013-07-03 トヨタ自動車株式会社 電力用半導体装置及びその製造方法
US7538412B2 (en) * 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
US7989888B2 (en) * 2006-08-31 2011-08-02 Infineon Technologies Autria AG Semiconductor device with a field stop zone and process of producing the same
JP5396689B2 (ja) * 2006-09-07 2014-01-22 富士電機株式会社 半導体装置およびその製造方法
JP5326217B2 (ja) 2007-03-15 2013-10-30 富士電機株式会社 半導体装置およびその製造方法
JP5203667B2 (ja) * 2007-10-16 2013-06-05 トヨタ自動車株式会社 半導体装置の製造方法
JP5365009B2 (ja) * 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
US8766413B2 (en) * 2009-11-02 2014-07-01 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP5515922B2 (ja) * 2010-03-24 2014-06-11 富士電機株式会社 半導体装置
JP5880691B2 (ja) * 2012-03-30 2016-03-09 富士電機株式会社 半導体装置の製造方法

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