KR20140141572A - 반도체 장치의 제조 방법 - Google Patents

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KR20140141572A
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마사유키 미야자키
타카시 요시무라
히로시 타키시타
히데나오 쿠리바야시
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후지 덴키 가부시키가이샤
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Abstract

n-드리프트층이 되는 반도체 기판의 내부에는, 이면측의 표면층에 p+콜렉터층이 설치되고, 이면측의 p+콜렉터층보다 깊은 영역에 n+필드스톱층이 설치된다. 콜렉터 전극은, p+콜렉터층에 접한다. p+콜렉터층 및 n+필드스톱층을 형성함에 있어서, 반도체 기판의 이면에 불순물 이온을 이온주입한다(단계 S5). 다음으로, 제 1 어닐링에 의해 불순물 이온을 활성화하여, p+콜렉터층을 형성한다(단계 S6). 다음으로, 반도체 기판의 이면에 프로톤 조사를 행한다(단계 S7). 그런 다음, 제 2 어닐링에 의해 프로톤을 도너(donor)화하여, 필드스톱층을 형성한다(단계 S8). 제 1 어닐링은 제 2 어닐링보다 높은 어닐링 온도에서 행해진다. 이후, 반도체 기판의 이면에 콜렉터 전극을 형성한다(단계 S9). 이에 따라, 전기특성 불량의 발생을 회피할 수 있다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법에 관한 것이다.
전력용 반도체 장치로서, 400V, 600V, 1200V, 1700V, 3300V의 내압(耐壓) 또는 그 이상의 내압을 가지는 IGBT(Insulated Gate Bipolar Transistor： 절연 게이트형 바이폴러 트랜지스터)나 다이오드(Diode) 등이 공지되어 있다. 이러한 전력용 반도체 장치는 컨버터나 인버터 등의 전력 변환 장치에 이용되고 있다.
이러한 전력용 반도체 장치의 제조 방법으로서는, 다음과 같은 방법이 공지되어 있다. 우선, 반도체 기판의 표면(front surface)에 표면 소자 구조를 형성한다. 다음으로, 반도체 기판의 이면(rear surface)을 연삭 등에 의해 제거하여, 반도체 기판을 박판화(薄板化)한다. 그런 다음, 반도체 기판의 연삭된 이면에 불순물 이온을 이온주입한다. 그리고, 열처리에 의해, 반도체 기판의 이면에 주입된 불순물을 활성화하여 이면 소자 구조를 형성한다. 또한, 이러한 방법에 있어서, 반도체 기판에 프로톤을 조사(照射)하고, 열처리를 함으로써, 조사(주입)된 수소 원자와, 그 주변의 공공(空孔) 등에 의한 복합 결함이 도너가 되는 수소 유기(水素誘起) 도너(혹은 간단히 수소 도너)를 이용하여 반도체 기판의 내부에 고농도의 n+층을 형성하는 방법이 다양하게 제안되어 있다.
열처리에 의한 프로톤의 활성화 현상을 이용한 반도체 장치의 제조 방법에 대해, 트렌치 게이트형 IGBT를 예로 들어 설명한다. 도 26∼31은, 종래의 제조 도중의 반도체 장치를 나타낸 단면도이다. 도 32는, 도 31에 이어지는 공정 후의 반도체 장치를 나타낸 단면도이다. 우선, 도 26에 나타낸 바와 같이 n-드리프트층(101)이 되는 n-형의 반도체 기판을 준비한다. 그런 다음, 도 27에 나타낸 바와 같이, 반도체 기판의 표면에 p베이스 영역(102), n+이미터 영역(103), 트렌치(104), 게이트 산화막(105) 및 게이트 전극(106)으로 이루어지는 트렌치 게이트형의 MOS 게이트(금속-산화막-반도체로 이루어지는 절연 게이트) 구조를 형성한다. 부호 108은 층간 절연막이다.
다음으로, 도 28에 나타낸 바와 같이, p베이스 영역(102) 및 n+이미터 영역(103)에 접하는 이미터 전극(107)을 형성한다. 그런 다음, 반도체 기판의 이면을 연삭 등에 의해 제거하여, 반도체 기판을 박판화한다. 그런 다음, 반도체 기판의 연삭된 이면에 프로톤(H+)(121)을 조사한다. 도 28에 있어서, 반도체 기판의 이면 근방의 Ｘ표는, 조사된 프로톤을 나타내고 있다(이하, 도 7, 11, 18, 22, 48, 50, 52에 있어서도 동일). 그런 다음, 도 29에 나타낸 바와 같이, 어닐링에 의해, 반도체 기판에 조사된 프로톤(121)을 활성화하여, n-드리프트층(101)의 내부의 이면 부근에 n필드스톱(FS：Field Stop)층(110)을 형성한다.
다음으로, 도 30에 나타낸 바와 같이, 반도체 기판의 이면의 n필드스톱층(110)보다 얕은 영역에 붕소 이온(B+)(122)을 이온주입한다. 도 30에 있어서, 반도체 기판의 이면 근방의 점선은, 이온주입된 불순물을 나타내고 있다(이하, 도 5, 9, 16, 20, 37, 53에 있어서도 동일). 다음으로, 도 31에 나타낸 바와 같이, 어닐링에 의해, 반도체 기판에 주입된 붕소 이온(122)을 활성화하여, 반도체 기판의 내부의 이면측의 표면층(surface layer)에 p+콜렉터층(109)을 형성한다. 이후, 도 32에 나타낸 바와 같이, p+콜렉터층(109)에 접하는 콜렉터 전극(111)을 형성함으로써, 트렌치 게이트형 IGBT가 완성된다.
또한, 열처리에 의한 프로톤의 활성화 현상을 이용한 반도체 장치의 제조 방법에 대해, 다이오드를 예로 들어 설명한다. 도 33∼38은, 종래의 제조 도중의 반도체 장치의 다른 일례를 나타낸 단면도이다. 도 39는, 도 38에 이어지는 공정 후의 반도체 장치를 나타낸 단면도이다. 우선, 도 33에 나타낸 바와 같이, n-형의 반도체 기판(131)을 준비한다. 그런 다음, 도 34에 나타낸 바와 같이, 반도체 기판(131)의 표면에, p애노드 영역(132)을 형성한다. 부호 134는 층간 절연막이다.
다음으로, 도 35에 나타낸 바와 같이, 반도체 기판(131)의 표면에, p애노드 영역(132)에 접하는 애노드 전극(133)을 형성한다. 그런 다음, 도 35 및 36에 나타낸 바와 같이, 상기 IGBT의 제조 방법과 마찬가지로, 반도체 기판(131)의 이면을 연삭한 후, 프로톤 조사 및 어닐링에 의해, 반도체 기판(131)의 내부의 이면 부근에 n필드스톱층(136)을 형성한다. 그런 다음, 도 37에 나타낸 바와 같이, 반도체 기판(131)의 이면의 n필드스톱층(136)보다 얕은 영역에 인 이온(P+)(123)을 이온주입한다.
다음으로, 도 38에 나타낸 바와 같이, 어닐링에 의해, 반도체 기판(131)에 주입된 인 이온(123)을 활성화하여, 반도체 기판(131)의 내부의 이면측의 표면층에 n+캐소드층(135)을 형성한다. 이후, 도 39에 나타낸 바와 같이, n+캐소드층(135)에 접하는 캐소드 전극(137)을 형성함으로써, 다이오드가 완성된다. 즉, IGBT 및 다이오드의 어느 제조 방법에 있어서도, n필드스톱층을 형성하기 위한 프로톤 조사 및 어닐링을 행한 후에, 반도체 기판의 이면측의 표층면에 이면 소자 구조를 형성하기 위한 이온주입 및 어닐링을 행하고 있다.
이러한 반도체 장치의 제조 방법으로서, 반도체 기판에 프로톤을 조사하고 열처리에 의해 고농도의 n+버퍼층(필드스톱층)을 형성한 후에, 인(P) 등의 p형 불순물을 주입하여 p-콜렉터 영역을 형성하는 방법이 제안된 바 있다(예컨대, 하기 특허문헌 1 참조). 하기 특허문헌 1에서는, 의도적으로 인이나 비소(As) 등의 p형 불순물의 도스량을 줄이고, 고농도의 콜렉터 영역을 형성하기 위해 최적인 어닐링 온도보다 낮은 어닐링 온도로 어닐링을 행하여, p-콜렉터 영역을 형성하고 있다.
또한, 하기 특허문헌 2에는, 반도체 기판의 이면으로부터 프로톤을 복수 회에 걸쳐 조사함으로써, 수소 도너로 이루어지는 필드스톱층을 복수 형성하고, 특히 기판 이면으로부터 가장 깊은 필드스톱층의 기판 이면으로부터의 깊이가 15㎛인 IGBT의 구조가 기재되어 있다. 기판 이면으로부터 깊이 15㎛까지의 사이에 복수의 필드스톱층을 형성하고, 특히 기판 이면에 가까울수록 필드스톱층의 불순물 농도를 1×1016/cm3 정도의 고농도로 함으로서, 확실하게 공핍층(空乏層)의 신장을 필드스톱층에서 멈추게 하여, 공핍층이 p콜렉터층에 도달하는 것을 방지할 수 있다.
또한, 하기 특허문헌 3에는, IGBT의 제조 방법으로서, 다음과 같은 방법이 제안되어 있다. 반도체 기판의 표면측에 MOS 게이트 구조를 형성한 후, 기판 이면의 연삭 등에 의해 반도체 기판을 박판화한다. 이어서, 반도체 기판의 연삭면(이면)으로부터 프로톤을 조사하고, 이후 어닐링 처리에 의해 필드스톱층을 형성한다. 이어서, 반도체 기판의 이면에 붕소를 이온주입하고 레이저 어닐링을 행하여 p형 콜렉터층을 형성하고 있다.
또한, 하기 특허문헌 4에는, IGBT의 제조 방법으로서, 다음과 같은 방법이 제안되어 있다. 반도체 기판의 표면측에 MOS 게이트 구조를 형성한 후, 기판 이면의 연삭 등에 의해 반도체 기판을 박판화한다. 이어서, 반도체 기판의 연삭면(이면)으로부터 프로톤을 조사한다. 이후, 프로톤 조사면(기판 이면)에 펄스 레이저와 반도체 연속파 레이저의 2파장의 레이저광에 의한 어닐링 처리를 행하여, 프로톤 조사면으로부터 약 15㎛ 정도까지의 깊이에 필드스톱층을 형성하고 있다.
미국 특허 제7956419호 명세서 미국 특허출원공개 제2006/0081923호 명세서 미국 특허출원공개 제2006/0035436호 명세서 일본국 특허공개 제2009-176892호 공보
그러나, 상기 특허문헌 1에서는, 프로톤 조사 및 어닐링에 의해 형성하는 고농도의 n+버퍼층을 원하는 불순물 농도로 하기 위해, 프로톤 조사 후에 행해지는 모든 어닐링의 어닐링 온도를 500℃ 이상으로 할 수가 없다. 그 이유는, 어닐링 온도를 500℃ 이상으로 할 경우, 프로톤 조사에 의해 형성된 격자 결함이 감소하여, 수소 유기 도너의 농도가 저하되어 버리기 때문이다. 수소 유기 도너의 농도를 충분히 확보하려면, 어닐링 온도를 300℃ 이상 500℃ 이하, 특히 400℃ 이하로 하면, 조사한 프로톤의 도스량에 대해, 예컨대 10% 이상의 도너화율을 얻는 것이 가능해진다.
한편, 프로톤 조사 후에 행해지는 모든 어닐링의 어닐링 온도를 400℃ 이하, 특히 350℃ 이하로 할 경우, 반도체층과 이면전극과의 접촉부(컨택트)를 옴 컨택트(ohmic contact)로 하기 위해 필요한 높은 도스량으로 컨택트 형성의 불순물 주입을 행한 후의 어닐링에 있어서, 불순물을 활성화시키는 열량이 부족하여, 전극과의 옴 컨택트에 필요한 고농도의 접촉부를 얻을 수 없다. 이 때문에, 컨택트 저항이 증가되어, IGBT나 다이오드의 온 전압(Von)이 저하되는 등의 전기특성 불량이 생길 우려가 있다.
또한, 상기 특허문헌 2에서는 프로톤 조사면(기판 이면)으로부터 15㎛의 깊이에 수소 도너에 의한 필드스톱층을 형성하였으나, IGBT나 다이오드의 전기적 특성을 개선하기 위해서는, 프로톤 조사면으로부터 15㎛의 깊이보다 한층 더 깊은 위치에 필드스톱층을 형성할 필요가 있다. 그러나, 반도체 기판의 이면으로부터 15㎛보다 깊은 위치에 필드스톱층을 형성하기 위해 프로톤 조사의 평균 비정(飛程)(조사된 이온이 가장 고농도로 존재하는 위치의 조사면으로부터의 거리)을 15㎛ 이상으로 설정했을 경우, 반도체 기판의 이면으로부터 15㎛의 깊이까지의 프로톤의 통과 영역이, 확산 저항 측정(SR: Spread-Resistance Profiling)법에 의한 캐리어 농도가 반도체 기판의 도핑 농도보다 매우 낮아지는 영역, 즉 디스오더(disorder) 영역이 된다는 것이 발명자들에 의해 확인되었다.
프로톤 조사에 의해 도입되는 결함은, 프로톤의 평균 비정의 위치뿐만 아니라, 프로톤 조사면으로부터 평균 비정까지의 프로톤의 통과 영역이나, 조사면 근방에 많이 잔류한다. 이러한 잔류 결함은, 격자 위치로부터의 원자(이 경우 실리콘 원자)의 어긋남(deviation)이 크고, 또한 결정(結晶) 격자 자체의 강한 흐트러짐에 의해, 어몰퍼스(amorphous)에 가까운 상태이다. 이 때문에, 전자 및 정공과 같은 캐리어의 산란 중심이 되어 캐리어 이동도를 저하시켜서 도통(導通) 저항을 증가시킬 뿐만 아니라, 캐리어의 발생 중심이 되어 누설 전류를 증가시키는 등, 소자의 특성 불량을 초래한다. 이와 같이, 프로톤 조사에 의해, 프로톤의 조사면으로부터 평균 비정까지의 프로톤 통과 영역에 잔류하여, 캐리어 이동도의 저하나 누설 전류의 원인이 되는 등의, 결정 상태로부터 강하게 흐트러진 결함을, 특별히 디스오더(disorder)라고 부른다.
도 40은, 종래의 프로톤 조사의 평균 비정과 캐리어 농도와의 관계를 나타낸 특성도이다. 도 40에는, 실리콘 기판에 프로톤을 조사하고, 350℃의 온도로 열처리를 한 후에, SR법에 의해 측정한 실리콘 기판의 캐리어 농도가 도시되어 있다. 도 40(a)는 프로톤 조사의 평균 비정을 50㎛로 한 경우이고, 도 40(b)는 프로톤 조사의 평균 비정을 동일하게 20㎛로 한 경우이고, 도 40(c)은 프로톤 조사의 평균 비정을 15㎛로 한 경우이다. 각각 가로축이, 프로톤의 입사면(기판 이면)으로부터의 거리(깊이)이다. 도 40(c)와 같이 프로톤 조사의 평균 비정이 15㎛인 경우에는, 프로톤의 통과 영역에 특별히 캐리어 농도의 저하는 보여지지 않는다. 한편, 도 40(b)와 같이 프로톤 조사의 평균 비정이 20㎛인 경우에는, 프로톤의 통과 영역의 캐리어 농도의 저하가 보여지며, 캐리어 농도가 기판 농도보다 낮아져 있다. 즉, 캐리어 농도가 기판 농도보다 낮아져 있는 영역은, 디스오더가 잔류하고 있는 영역이다. 또한, 도 40(a)와 같이 프로톤 조사의 평균 비정이 50㎛인 경우에는, 프로톤의 통과 영역의 캐리어 농도의 하락이 현저하고, 디스오더가 많이 잔류하고 있음을 알 수 있다. 이와 같이, 반도체 기판 내에 디스오더 영역이 존재하는 경우, 상술한 바와 같이 누설 전류나 도통 손실이 증대되기 때문에, 디스오더를 제거할 필요가 있다.
또한, 상기 특허문헌 3에 기재된 방법에서는, 프로톤 조사 후의 어닐링 처리의 온도나 시간 등의 조건 설정에 의해, 어느 정도의 디스오더의 저감이 가능해진다. 그러나, 수소 유기 도너의 농도를 충분히 확보하기 위해, 이어지는 기판 이면으로의 붕소 등의 이온주입층을 활성화시킬 경우, 전기로(電氣爐) 등에 의한 어닐링 처리의 온도는 프로톤 조사 후의 어닐링 온도보다 낮게 해야 한다. 이 때문에, 주입된 붕소는 활성화되지 않아, 이후에 이어지는 이면전극과의 옴 접촉(ohmic contact)은 곤란하다. 따라서, 상기 특허문헌 3에 기재된 바와 같이 붕소 주입 후에 레이저 어닐링을 행할 경우, 레이저광 조사 후 약 10㎲의 시간은, 레이저 조사면(기판 이면)으로부터 10㎛ 정도의 깊이의 온도가 대략 800℃ 이상이 된다. 이러한 열 예산(thermal budget)(열적 에너지량)에 의해 붕소의 활성화는 옴 접촉에는 충분한 것이 된다. 그러나, 특히 기판 이면으로부터 10㎛ 정도의 깊이의 사이에 복수의 필드스톱층을 형성할 경우, 상기 기판 이면으로부터 10㎛ 정도의 깊이의 영역은, 레이저의 열에 의해, 단시간이기는 하지만 온도가 800℃ 이상이 되기 때문에, 수소 도너가 상당량 소멸되어, 충분한 수소 도너 농도를 얻기 어려워진다. 그 결과, 기판 이면으로부터 10㎛ 정도까지의 깊이의 필드스톱층의 도너 농도의 확보가 어려워지는 문제가 있다.
또한, 상기 특허문헌 4의 방법에서는, 기판 이면의 붕소층의 활성화는 가능하지만, 수소 도너에 의한 필드스톱층을 기판 이면으로부터 15㎛보다 깊은 위치에 형성하려면, 디스오더를 충분히 저감시킬 수 없다. 또한, 기판 이면으로부터 15㎛보다 얕은 위치에 복수의 수소 도너에 의한 필드스톱층을 형성할 경우, 상기 인용문헌 3과 마찬가지로 충분한 도너 농도의 확보가 어려워지는 문제가 있다.
본 발명은, 상술한 종래기술에 의한 문제점을 해소하기 위해, 전기특성의 불량이 발생하는 것을 회피가능한 반도체 장치의 제조 방법의 제공을 목적으로 한다.
상술한 과제를 해결하여, 본 발명의 목적을 달성하기 위해, 본 발명에 따른 반도체 장치의 제조 방법은, 제 1 도전형의 반도체 기판의 표면(front surface)에 설치된 입력 전극과, 상기 반도체 기판의 이면(rear surface)에 설치된 출력 전극을 구비한 반도체 장치의 제조 방법으로서, 다음의 특징을 가진다. 우선, 상기 반도체 기판의 이면에 불순물을 도입하는 도입 공정을 행한다. 다음으로, 제 1 어닐링에 의해, 상기 반도체 기판의 이면에 도입된 불순물을 활성화하여, 상기 반도체 기판의 이면의 표면층(surface layer)에 상기 출력 전극과의 접촉부가 되는 제 1 반도체층을 형성하는 제 1 어닐링 공정을 행한다. 다음으로, 상기 제 1 어닐링 공정 후, 상기 반도체 기판의 이면에 프로톤을 조사하는 조사 공정을 행한다. 다음으로, 제 2 어닐링에 의해, 상기 반도체 기판의 이면에 조사된 프로톤을 활성화하여, 상기 반도체 기판의 이면의 상기 제 1 반도체층보다 깊은 영역에 상기 반도체 기판보다 불순물 농도가 높은 제 1 도전형의 제 2 반도체층을 형성하는 제 2 어닐링 공정을 행한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 1 어닐링 공정 후에 상기 조사 공정을 복수 회 행하며, 상기 조사 공정을 행할 때마다 상기 제 2 어닐링 공정을 행하거나, 또는 마지막 상기 조사 공정 후에 상기 제 2 어닐링 공정을 1회 행하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 1 반도체층에 접하는 상기 출력 전극을 형성하는 출력 전극 형성 공정을 추가로 행한다. 그리고, 상기 제 2 어닐링 공정은, 상기 출력 전극 형성 공정 전에 행해지거나, 또는, 상기 출력 전극 형성 공정과 동시에 행해지는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 1 어닐링 공정은, 상기 제 2 어닐링 공정보다 높은 어닐링 온도로 행해지는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 2 어닐링의 온도는, 380℃ 이상 450℃ 이하인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 도입 공정에서는, 상기 출력 전극과 상기 제 1 반도체층이 옴 접촉되는 도스(dose)량으로 불순물이 도입되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 1 어닐링 공정보다 나중에, 상기 반도체 기판의 표면에 상기 입력 전극을 형성하는 입력 전극 형성 공정을 추가로 행하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 1 어닐링 공정은, 레이저 어닐링인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 2 반도체층은, 공핍층의 확대를 억제하는 필드스톱층인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 1 반도체층을 제 2 도전형의 콜렉터층으로 하고, 상기 출력 전극을 콜렉터 전극으로 하는 절연 게이트형 바이폴러 트랜지스터의 제조 방법인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 1 반도체층을 제 1 도전형의 캐소드층으로 하고, 상기 출력 전극을 캐소드 전극으로 하는 다이오드의 제조 방법인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 다음의 특징을 더 가진다. 상기 반도체 기판으로 이루어진 제 1 도전형의 드리프트층을 구비하고, 상기 반도체 기판의 표면에는 제 2 도전형의 제 3 반도체층이 형성된다. q를 전하소량(電荷素量), Nd를 상기 드리프트층의 평균 농도, εS를 상기 반도체 기판의 유전율, Vrate를 정격 전압, JF를 정격 전류 밀도, vsat를 캐리어의 속도가 소정의 전계 강도로 포화된 포화 속도로 하여, 거리 지표(L)가 하기 식(1)로 표시된다. 그리고, 상기 제 3 반도체층에 가장 가까운 상기 제 2 반도체층의 캐리어 농도가 피크 농도가 되는 위치의 상기 반도체 기판의 이면으로부터의 깊이를 X로 하고, 상기 반도체 기판의 두께를 W0로 했을 때, X=W0-γL이며, γ가 0.2 이상 1.5 이하가 되도록 상기 제 3 반도체층에 가장 가까운 상기 제 2 반도체층의 피크 농도가 되는 위치로 한다.
[수학식 1]
Figure pct00001
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 γ가 0.9 이상 1.4 이하인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 γ가 1.0 이상 1.3 이하인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 조사 공정에서, 프로톤의 조사에 의해 비정(Rp)의 상기 제 2 반도체층을 형성할 때의 프로톤의 가속 에너지(E)는, 상기 비정(Rp)의 대수(對數) log(Rp)를 x, 상기 가속 에너지(E)의 대수 log(E)를 y로 하여, 하기 식(2)을 만족하는 것을 특징으로 한다.
y=-0.0047x4＋0.0528x3-0.2211x2＋0.9923x＋5.0474 …(2)
상술한 발명에 의하면, 제 1 반도체층을 형성하기 위한 불순물 도입 및 제 1 어닐링을, 제 2 반도체층을 형성하기 위한 프로톤 조사 전에 행함으로써, 제 2 어닐링보다 높은 어닐링 온도로 제 1 어닐링을 행할 수 있다. 이 때문에, 출력 전극과의 옴 접촉을 형성할 수 있을 정도로 높은 도스량으로 도입된 불순물을 활성화시키기에 적합한 어닐링 온도로 제 1 어닐링을 행할 수 있다. 이에 따라, 출력 전극과의 컨택트가 옴 컨택트가 되도록 높은 활성화율로 활성화된 제 1 반도체층을 형성할 수 있다. 따라서, 컨택트 형성을 위한 어닐링이 부족해지는 것을 회피할 수 있고, 온 전압(Von)이 저하되는 것을 회피할 수 있다.
또한, 상술한 발명에 의하면, 제 2 반도체층을 형성하기 위한 프로톤 조사 및 제 2 어닐링을, 제 1 반도체층을 형성하기 위한 불순물 도입 및 제 1 어닐링 후에 행함으로써, 프로톤 조사에 의해 형성된 격자 결함이 감소하지 않을 정도로 낮은 어닐링 온도로 제 2 어닐링을 행할 수 있다. 또한, 제 1 반도체층을 형성하기 위한 높은 어닐링 온도(제 1 어닐링)로 프로톤의 활성화가 행해지지 않기 때문에, 프로톤 조사에 의해 형성된 격자 결함이 감소하여 캐리어 농도가 저하되는 것을 회피할 수 있다. 따라서, 제 1 및 제 2 반도체층의 쌍방에 최적인 어닐링 온도로 제 1 및 제 2 어닐링을 행할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 전기특성의 불량이 발생하는 것을 회피할 수 있는 반도체 장치를 제공하는 효과를 나타낸다.
도 1은, 실시형태 1에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치의 일례를 나타낸 단면도이다.
도 2는, 실시형태 1에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우차트이다.
도 3은, 실시형태 1에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 4는, 실시형태 1에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 5는, 실시형태 1에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 6은, 실시형태 1에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 7은, 실시형태 1에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 8은, 실시형태 1에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 9는, 실시형태 2에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 10은, 실시형태 2에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 11은, 실시형태 2에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 12는, 실시형태 2에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 13은, 실시형태 3에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치의 일례를 나타낸 단면도이다.
도 14는, 실시형태 3에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 15는, 실시형태 3에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 16은, 실시형태 3에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 17은, 실시형태 3에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 18은, 실시형태 3에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 19는, 실시형태 3에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 20은, 실시형태 4에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 21은, 실시형태 4에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 22는, 실시형태 4에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 23은, 실시형태 4에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 24는, 실시예에 따른 반도체 장치의 캐리어 농도 분포를 나타낸 특성도이다.
도 25는, 종래의 반도체 장치의 캐리어 농도 분포를 나타낸 특성도이다.
도 26은, 종래의 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 27은, 종래의 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 28은, 종래의 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 29는, 종래의 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 30은, 종래의 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 31은, 종래의 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 32는, 도 31에 이어지는 공정 후의 반도체 장치를 나타낸 단면도이다.
도 33은, 종래의 제조 도중의 반도체 장치의 다른 일례를 나타낸 단면도이다.
도 34는, 종래의 제조 도중의 반도체 장치의 다른 일례를 나타낸 단면도이다.
도 35는, 종래의 제조 도중의 반도체 장치의 다른 일례를 나타낸 단면도이다.
도 36은, 종래의 제조 도중의 반도체 장치의 다른 일례를 나타낸 단면도이다.
도 37은, 종래의 제조 도중의 반도체 장치의 다른 일례를 나타낸 단면도이다.
도 38은, 종래의 제조 도중의 반도체 장치의 다른 일례를 나타낸 단면도이다.
도 39는, 도 38에 이어지는 공정 후의 반도체 장치를 나타낸 단면도이다.
도 40은, 종래의 프로톤 조사의 평균 비정과 캐리어 농도와의 관계를 나타낸 특성도이다.
도 41은, 전압 파형이 진동을 시작하는 역치(threshold value) 전압에 대해 나타낸 특성도이다.
도 42는, 일반적인 IGBT의 턴 오프 발진 파형을 나타낸 특성도이다.
도 43은, 본 발명에 따른 반도체 장치의 프로톤의 평균 비정과 프로톤의 가속 에너지와의 관계를 나타낸 특성도이다.
도 44는, 본 발명에 따른 반도체 장치에 있어서 공핍층이 최초로 도달하는 필드스톱층의 위치 조건을 나타낸 도표이다.
도 45는, 실시형태 5에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치의 일례를 나타낸 단면도이다.
도 46은, 실시형태 5에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치의 다른 일례를 나타낸 단면도이다.
도 47은, 도 45의 반도체 장치의 n+필드스톱층의 캐리어 농도 분포를 나타낸 특성도이다.
도 48은, 실시형태 5에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 49는, 실시형태 5에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 50은, 실시형태 5에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 51은, 실시형태 5에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 52는, 실시형태 5에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
도 53은, 실시형태 6에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다.
이하에서는 첨부도면을 참조하면서, 본 발명에 따른 반도체 장치의 제조 방법의 바람직한 실시형태에 대해 상세히 설명한다. 본 명세서 및 첨부도면에 있어서는, n 또는 p가 앞에 붙은(冠記) 층이나 영역의 경우는, 각각 전자 또는 정공이 다수 캐리어임을 의미한다. 또한, n이나 p에 붙은 ＋ 및 -는, 각각 그것이 붙어 있지 않은 층이나 영역보다 높은 불순물 농도 및 낮은 불순물 농도임을 의미한다. 참고로, 이하의 실시형태의 설명 및 첨부도면에 있어서, 동일한 구성에는 동일한 부호를 사용하며, 중복되는 설명은 생략한다.
(실시형태 1)
우선, 실시형태 1에 따른 반도체 장치의 제조 방법에 의해 제작(제조)되는 반도체 장치의 일례로서 트렌치 게이트형 IGBT의 구조에 대해 설명한다. 도 1은, 실시형태 1에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치의 일례를 나타낸 단면도이다. 도 1의 지면(紙面) 좌측에는, 이미터 전극(제 1 주(主)전극)(7)과 n++이미터 영역(3) 간의 경계로부터 반도체 기판의 깊이방향에 있어서의 불순물 농도 분포가 도시되어 있다. 도 1에 나타낸 실시형태 1에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치에 있어서, n-드리프트층(1)이 되는 반도체 기판의 내부에는, 표면측의 표면층에 p베이스 영역(2)이 설치되어 있다.
p베이스 영역(2)의 내부에는, 반도체 기판의 표면에 노출되도록 n++이미터 영역(3)이 선택적으로 설치되어 있다. n++이미터 영역(3)의 불순물 농도는, n-드리프트층(1)의 불순물 농도보다 높다. n++이미터 영역(3) 및 p베이스 영역(2)을 관통하여 n-드리프트층(1)에 도달하는 트렌치(4)가 설치되어 있다. 트렌치(4)의 측벽 및 저면(底面)을 따라, 게이트 절연막(5)이 설치되어 있다. 트렌치(4)의 내부에는, 게이트 절연막(5)의 내측에, 트렌치(4)에 매립되도록 게이트 전극(6)이 설치되어 있다. 이것들이, MOS 게이트(금속-산화막-반도체로 이루어지는 절연 게이트) 구조가 된다.
이미터 전극(7)은, p베이스 영역(2) 및 n++이미터 영역(3)에 접한다. 또한, 이미터 전극(7)은, 층간 절연막(8)에 의해 게이트 전극(6)과 전기적으로 절연되어 있다. 또한, n-드리프트층(1)이 되는 반도체 기판의 내부에는, 이면측의 표면층에 p+콜렉터층(제 1 반도체층)(9)이 설치되고, 이면측의 p+콜렉터층(9)보다 깊은 영역에 n+필드스톱층(제 2 반도체층)(10)이 설치되어 있다. 콜렉터 전극(출력 전극)(11)은, p+콜렉터층(9)에 접한다. p+콜렉터층(9)의 불순물 농도는, 콜렉터 전극(11)과의 옴 컨택트가 얻어질 정도로 높다.
n+필드스톱(FS)층(10)은, p+콜렉터층(9)과 거의 평행이 되도록, 반도체 기판의 깊이방향에 직교하는 방향으로 연장되어 있다. 또한, n+필드스톱(FS)층(10)은 균일한 두께로 설치되어 있다. n+필드스톱층(10)은, p+콜렉터층(9)으로부터 떨어져 있어도 되고, p+콜렉터층(9)에 접해 있어도 된다. n+필드스톱층(10)의 불순물 농도는, n-드리프트층(1)의 불순물 농도보다 높다. n+필드스톱층(10)은, 프로톤 조사에 의한 수소 유기 도너가 도입된 반도체층이다. 상기 반도체층을 형성하는 수소 유기 도너는 복합 결함이므로, 캐리어의 재결합을 촉진하는 기능을 가지는 경우도 있다.
다음으로, 실시형태 1에 따른 반도체 장치의 제조 방법의 개요에 대해 설명한다. 도 2는, 실시형태 1에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우차트이다. 우선, 도 2에 나타낸 바와 같이, 반도체 기판의 표면에, 전술한 각 반도체 영역(p베이스 영역(2), n++이미터 영역(3) 등) 및 MOS 게이트 구조, 층간 절연막(8) 등을 형성한다(단계 S1). 그런 다음, 반도체 기판의 표면에 표면전극을 형성한다(단계 S2). 그런 다음, 반도체 기판의 표면에 표면보호막을 형성한다(단계 S3). 그런 다음, 반도체 기판의 이면을 연삭 또는 에칭 등에 의해 제거하여, 반도체 기판의 두께를 균일하게 얇아지도록(박판화) 한다(단계 S4).
다음으로, 박판화된 반도체 기판의 이면에, 이면전극과의 컨택트가 되는 반도체층을 형성하기 위한 불순물 이온을 이온주입한다(단계 S5). 단계 S5의 이온주입은, 이후의 공정에서 형성되는 이면전극과의 옴 컨택트가 얻어질 정도로 높은 도스량으로 행한다. 다음으로, 제 1 어닐링에 의해, 단계 S5에서 주입된 불순물 이온을 활성화시킨다(단계 S6). 단계 S6에 의해, 반도체 기판의 내부의 이면측의 표면층에, 이면전극과의 컨택트가 되는 반도체층(예컨대, 콜렉터층)이 형성된다.
다음으로, 반도체 기판의 이면에, 필드스톱층을 형성하기 위한 프로톤 조사를 행한다(단계 S7). 단계 S7의 프로톤 조사는, 이면전극과의 컨택트가 되는 반도체층보다 깊은 영역에 조사가능할 정도의 조사 에너지로 행한다. 다음으로, 제 2 어닐링에 의해, 단계 S7에서 조사된 프로톤을 활성화(도너화)시킨다(단계 S8). 이에 따라, 반도체 기판의 내부의 이면측의 깊은 영역에, 필드스톱층이 형성된다. 단계 S8의 제 2 어닐링의 온도는, 예컨대 프로톤 조사에 의해 형성된 격자 결함을 감소시키지 않을 정도의 온도인 것이 바람직하다. 이후, 예컨대 스퍼터링 등의 물리기상성장법에 의해 반도체 기판의 이면에 이면전극을 형성함으로써(단계 S9), 실시형태 1에 따른 반도체 장치가 완성된다.
상술한 반도체 장치의 제조 방법에 있어서, 단계 S7 및 단계 S8의 일련의 공정을 조사 에너지 및 어닐링 온도를 다양하게 변경하여 복수 회에 걸쳐 반복실시하여, 반도체 기판의 깊이방향에 직교하는 방향으로 연장되는 스트라이프 형상으로 복수의 필드스톱층을 형성해도 된다. 복수의 필드스톱층을 형성할 경우, 각 필드스톱층을 형성하기 위한 제 2 어닐링은, 각각, 직전에 행해진 프로톤 조사에서 조사된 프로톤의 활성화에 최적인 어닐링 온도로 행해진다. 또한, 복수의 필드스톱층을 형성하기 위한 각 제 2 어닐링은, 어닐링 온도가 높은 순서대로 행해진다. 서로 이웃하는 필드스톱층끼리는, 접해 있어도 되고, 떨어져 있어도 된다.
다음으로, 상기 실시형태 1에 따른 반도체 장치의 제조 방법에 대해, 도 1에 나타낸 트렌치 게이트형 IGBT를 제작하는 경우를 예로 들어 구체적으로 설명한다. 도 3∼8은, 실시형태 1에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다. 우선, 도 3에 나타낸 바와 같이, n-드리프트층(1)이 되는 반도체 기판을 준비한다. 그런 다음, 도 4에 나타낸 바와 같이, 반도체 기판의 표면에, 일반적인 방법에 의해 p베이스 영역(2), n++이미터 영역(3), 트렌치(4), 게이트 절연막(5) 및 게이트 전극(6)으로 이루어지는 트렌치 게이트형의 MOS 게이트 구조를 형성한다.
다음으로, 도 5에 나타낸 바와 같이, 스퍼터링에 의해, 반도체 기판의 표면에 이미터 전극(7)이 되는 알루미늄 실리콘(AlSi)막을 퇴적한다. 그런 다음, 알루미늄 실리콘막을 패터닝하여 배선 패턴을 형성한 후, 어닐링을 행한다. 이로써, 반도체 기판의 표면에 이미터 전극(7)이 형성된다. 다음으로, 이미터 전극(7)을 덮도록, 반도체 기판의 표면에 표면보호막(미도시)이 되는 예컨대 폴리이미드막을 도포한다. 그런 다음, 폴리이미드막을 패터닝하여 이미터 전극(7)의 일부를 노출시킨 후, 폴리이미드막을 큐어(소성)한다. 그런 다음, 반도체 기판의 이면을 연삭하여, 반도체 기판을 박판화한 후, 반도체 기판을 세정하여 부착물을 제거한다.
다음으로, 반도체 기판의 연삭된 이면에, 예컨대 붕소 이온(B+) 등의 p형 불순물 이온(21)을 이온주입한다. 상기 이온주입은, 이후의 공정에서 형성되는 콜렉터 전극(11)과의 옴 컨택트가 얻어질 정도로 높은 도스량으로 행한다. p형 불순물 이온(21)의 붕소의 도스량은, 예컨대 1×1013/cm2 이상 1×1016/cm2 이하이며, 후술하는 실시예 1에서는 3×1013/cm2로 하였다. 그런 다음, 도 6에 나타낸 바와 같이, 제 1 어닐링으로서 예컨대 퍼니스(furnace) 어닐링을 행함으로써, 반도체 기판의 이면에 주입된 p형 불순물 이온(21)을 활성화하여, 반도체 기판의 이면의 표면층에 p+콜렉터층(9)을 형성한다. 제 1 어닐링의 온도는, 후술하는 실시예 1에서는, 예컨대 450℃로 하였다.
다음으로, 도 7에 나타낸 바와 같이, 반도체 기판의 이면의 p+콜렉터층(9)보다 깊은 영역에 프로톤(22)을 조사한다. 프로톤(22)의 조사 에너지는, 전형적인 평균 비정(Rp)이 5㎛ 이상 300㎛ 이하 정도이며, 상기 평균 비정(Rp)에 대응하여 대략 0.4MeV 이상 6.0MeV 이하이다. 후술하는 실시예 1에서, 프로톤(22)의 조사 에너지는, 평균 비정(Rp)이 예컨대 12㎛에서 0.83MeV로 하였다. 또한, 프로톤(22)의 도스량은, 전형적으로는 1×1012/cm2 이상 1×1016/cm2 이하이며, 후술하는 실시예 1에서는 1×1013/cm2로 하였다.
다음으로, 도 8에 나타낸 바와 같이, 제 2 어닐링으로서 예컨대 퍼니스 어닐링을 행함으로써, 반도체 기판의 이면에 조사된 프로톤(22)을 활성화하여, 반도체 기판의 이면의 p+콜렉터층(9)보다 깊은 영역에 n+필드스톱층(10)을 형성한다. 제 2 어닐링의 온도는, 후술하는 실시예 1에서는 350℃이다.
제 1 어닐링은, 이미터 전극(7)의 전기특성에 악영향을 주지 않을 정도로 높은 온도에서 행해지는 것이 바람직하다. 구체적으로는, 제 1 어닐링은, 이미터 전극(7)이 예컨대 알루미늄(Al)을 주성분으로 하는 금속으로 되어 있는 경우, 420℃∼알루미늄의 융점 정도까지의 범위 내의 온도로 행해지는 것이 바람직하다. 알루미늄의 융점은, 예컨대 알루미늄에 1중량％의 실리콘을 포함하는 합금의 경우, 약 660℃이다. 제 2 어닐링은, 예컨대 프로톤 조사에 의해 형성된 격자 결함을 감소시키지 않을 정도의 온도로 행하는 것이 바람직하다. 구체적으로는, 제 2 어닐링은, 제 1 어닐링의 온도를 넘지 않는 조건으로, 예컨대 300℃∼500℃ 정도의 범위 내의 온도로 행해도 된다. 또한, 제 1 어닐링의 온도가 420℃∼500℃인 경우, 제 2 어닐링의 온도는 이러한 값보다 낮은 온도로 한다. 제 1 및 제 2 어닐링은 모두, 처리 시간을 0.5시간∼10시간으로 해도 된다. 바람직하게는, 제 2 어닐링의 온도는, 제 1 어닐링의 온도를 넘지 않는 범위이며, 380℃ 이상 450℃ 이하이고, 바람직하게는 400℃ 이상 420℃ 이하이다.
제 2 어닐링과 후술하는 금속 어닐링이 동일한 어닐링 온도인 경우, 제 2 어닐링을 금속 어닐링과 동시에 행해도 된다. 반도체 기판의 깊이방향에 직교하는 방향으로 연장되는 스트라이프 형상으로 복수의 필드스톱층을 형성하기 위해 프로톤 조사 및 제 2 어닐링의 일련의 공정을 반복하여 행할 경우, 어닐링 온도가 높은 순서대로 각 제 2 어닐링을 행한다. 이때, 복수 회에 걸쳐 행해지는 제 2 어닐링 중 1회째의 제 2 어닐링과 제 1 어닐링이 동일한 어닐링 온도인 경우, 1회째의 제 2 어닐링을 제 1 어닐링과 동시에 행해도 된다. 또한, 복수 회에 걸쳐 행해지는 제 2 어닐링 중 마지막 제 2 어닐링과, 후술하는 금속 어닐링이 동일한 어닐링 온도인 경우, 제 2 어닐링을 금속 어닐링과 동시에 행해도 된다.
다음으로, 예컨대 알루미늄을 주성분으로 하는 금속막을 1층째로 하여 적층된 콜렉터 전극(11)을 형성하기 위한 전(前)처리로서, 실리콘(Si) 반도체층과 알루미늄막 간의 컨택트 저항을 작게 하기 위한 불화 수소(HF) 처리를 행한다. 그런 다음, 도 1에 나타낸 바와 같이, 예컨대 스퍼터링에 의해, 반도체 기판의 이면에 알루미늄, 티탄(Ti), 니켈(Ni) 및 금(Au)을 순서대로 퇴적하여, 이러한 4층의 금속막이 적층되어 이루어지는 콜렉터 전극(11)을 형성한다. 그런 다음, 콜렉터 전극(11)의 표면 성형성을 개선시키기 위한 금속 어닐링을 행한다. 이로써, 트렌치 게이트형 IGBT가 완성된다.
이상, 설명한 바와 같이, 실시형태 1에 의하면, p+콜렉터층을 형성하는 붕소 주입 및 제 1 어닐링을, n+필드스톱층을 형성하는 프로톤 조사 전에 행함으로써, 제 2 어닐링보다 높은 어닐링 온도로 제 1 어닐링을 행할 수 있다. 이 때문에, 콜렉터 전극과의 옴 접촉을 형성할 수 있을 정도로 높은 도스량(예컨대 1×1016/cm3 정도)으로 주입된 p형 불순물을 활성화시키기에 적합한 어닐링 온도로 제 1 어닐링을 행할 수 있다. 이에 따라, 콜렉터 전극과의 컨택트가 옴 컨택트가 되도록 높은 활성화율로 활성화된 p+콜렉터층을 형성할 수 있다. 따라서, 종래와 같이, 프로톤 조사 후의 어닐링 온도보다 낮은 온도에 의한 어닐링에 의해, 옴 컨택트 형성에 필요한 p+콜렉터층의 표면 농도의 부족을 회피할 수 있으며, 온 전압(Von)이 저하되는 등의 전기특성의 불량이 발생하는 것을 회피할 수 있다.
또한, 실시형태 1에 의하면, n+필드스톱층을 형성하기 위한 프로톤 조사 및 제 2 어닐링을, p+콜렉터층을 형성하기 위한 붕소 주입 및 제 1 어닐링 후에 행함으로써, 프로톤 조사에 의해 형성된 격자 결함이 감소하지 않을 정도로 낮은 어닐링 온도로 제 2 어닐링을 행할 수 있다. 또한, p+콜렉터층을 형성하기 위한 높은 어닐링 온도(제 1 어닐링)로 프로톤의 활성화가 행해지지 않기 때문에, 프로톤 조사에 의해 형성된 격자 결함이 감소하여, 수소 유기 도너의 농도가 저하되는 것을 회피할 수 있다. 따라서, p+콜렉터층 및 n+필드스톱층의 쌍방에 최적인 어닐링 온도로 제 1 및 제 2 어닐링을 행할 수 있다. 이에 따라, 콜렉터 전극과의 컨택트가 옴 컨택트가 되도록 p+콜렉터층을 형성할 수 있는 동시에, 원하는 수소 유기 도너 농도를 가지는 n+필드스톱층을 형성할 수 있다.
(실시형태 2)
실시형태 2에 따른 반도체 장치의 제조 방법이 실시형태 1에 따른 반도체 장치의 제조 방법과 다른 점은, n+필드스톱층(10)을 형성하기 위한 제 2 어닐링 후에 이미터 전극(7)을 형성하는 점이다. 실시형태 2에 따른 반도체 장치의 제조 방법에 의해 제작되는 반도체 장치는, 실시형태 1에 일례로서 예시한 도 1에 나타낸 트렌치 게이트형 IGBT와 동일하다.
실시형태 2에 따른 반도체 장치의 제조 방법에 대해, 도 1, 도 3, 도 4, 및 도 9∼12를 참조하여 설명한다. 도 9∼12는, 실시형태 2에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다. 우선, 도 3 및 도 4에 나타낸 바와 같이, 실시형태 1과 마찬가지로, n-드리프트층(1)이 되는 반도체 기판을 준비하고, 반도체 기판의 표면에 트렌치 게이트형의 MOS 게이트 구조를 형성한다. 그런 다음, 도 9에 나타낸 바와 같이, 실시형태 1과 마찬가지로, 반도체 기판의 이면을 연삭한 후, 반도체 기판을 세정하여 부착물을 제거한다.
그런 다음, 도 9 및 도 10에 나타낸 바와 같이, 실시형태 1과 마찬가지로, 반도체 기판의 연삭된 이면에 p형 불순물 이온(21)을 이온주입한 후, 제 1 어닐링을 행하여, p+콜렉터층(9)을 형성한다. 그런 다음, 도 11 및 도 12에 나타낸 바와 같이, 실시형태 1과 마찬가지로, 반도체 기판의 이면의 p+콜렉터층(9)보다 깊은 영역에 프로톤(22)을 조사한 후, 제 2 어닐링을 행하여, n+필드스톱층(10)을 형성한다. 그런 다음, 실시형태 1과 마찬가지로, 반도체 기판의 표면 및 이면에 각각 이미터 전극(7) 및 콜렉터 전극(11)을 형성함으로써, 도 1에 나타낸 트렌치 게이트형 IGBT가 완성된다.
이상, 설명한 바와 같이, 실시형태 2에 의하면, 실시형태 1과 동일한 효과를 얻을 수 있다. 실시형태 2에 의하면, 반도체 기판의 표면에 이미터 전극을 형성하기 전에 제 1 어닐링을 행할 수 있기 때문에, 제 1 어닐링을 예컨대 900℃ 이상의 높은 어닐링 온도로 행할 수 있다. 따라서, p+콜렉터층의 불순물 농도를 한층 더 높일 수 있고, p+콜렉터층과 콜렉터 전극 간의 저(低) 컨택트 저항화를 도모할 수 있다.
(실시형태 3)
도 13은, 실시형태 3에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치의 일례를 나타낸 단면도이다. 실시형태 3에 따른 반도체 장치의 제조 방법이 실시형태 1에 따른 반도체 장치의 제조 방법과 다른 점은, IGBT를 대신하여 다이오드를 제작하는 점이다.
도 13에 나타낸 실시형태 3에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치에 있어서, n-형의 반도체 기판(31)의 내부에는, 표면측의 표면층에 p+애노드 영역(32)이 선택적으로 설치되어 있다. 부호 34는 층간 절연막이다. 애노드 전극(입력 전극)(33)은, p+애노드 영역(32)에 접한다. 또한, n-형의 반도체 기판(31)의 내부에는, 이면측의 표면층에 n+캐소드층(제 1 반도체층)(35)이 설치되고, 이면측의 n+캐소드층(35)보다 깊은 영역에 n+필드스톱층(36)이 설치되어 있다. n+필드스톱층(36)의 구성은, 실시형태 1의 n+필드스톱층과 동일하다. 캐소드 전극(출력 전극)(37)은, n+캐소드층(35)에 접한다. n+캐소드층(35)의 불순물 농도는, 캐소드 전극(37)과의 옴 컨택트가 얻어질 정도로 높다.
다음으로, 실시형태 3에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 14∼19는, 실시형태 3에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다. 도 14에 나타낸 바와 같이 n-형의 반도체 기판(31)을 준비한다. 그런 다음, 도 15에 나타낸 바와 같이, 반도체 기판(31)의 표면에, 일반적인 방법에 의해 p+애노드 영역(32)을 형성한다. 다음으로, 도 16에 나타낸 바와 같이, 실시형태 1의 이미터 전극을 형성하는 경우와 마찬가지로 스퍼터링에 의해, 반도체 기판(31)의 표면에 애노드 전극(33)을 형성한다. 그런 다음, 실시형태 1과 마찬가지로, 반도체 기판(31)의 이면을 연삭한 후, 반도체 기판(31)을 세정하여 부착물을 제거한다.
다음으로, 도 16 및 도 17에 나타낸 바와 같이, 실시형태 1의 p+콜렉터층을 형성하는 경우와 마찬가지로, 반도체 기판의 연삭된 이면에 n형 불순물 이온(23)을 이온주입한 후, 제 1 어닐링을 행하여, n+캐소드층(35)을 형성한다. 그런 다음, 도 18 및 도 19에 나타낸 바와 같이, 실시형태 1과 마찬가지로, 반도체 기판의 이면의 n+캐소드층(35)보다 깊은 영역에 프로톤(22)을 조사한 후, 제 2 어닐링을 행하여, n+필드스톱층(36)을 형성한다. 그런 다음, 실시형태 1의 콜렉터 전극을 형성하는 경우와 마찬가지로, 반도체 기판의 이면에 캐소드 전극(37)을 형성함으로써, 도 13에 나타낸 다이오드가 완성된다.
이상, 설명한 바와 같이, 실시형태 3에 의하면, 실시형태 1과 동일한 효과를 얻을 수 있다. 실시형태 3에 의하면, 다이오드를 형성하는 경우에 있어서도, 캐소드 전극과의 컨택트가 옴 컨택트가 되도록 n+캐소드층을 형성할 수 있다. 또한, 원하는 수소 유기 도너 농도를 가지는 n+필드스톱층을 형성할 수 있다.
(실시형태 4)
실시형태 4에 따른 반도체 장치의 제조 방법이 실시형태 3에 따른 반도체 장치의 제조 방법과 다른 점은, n+필드스톱층(36)을 형성하기 위한 제 2 어닐링 후에 애노드 전극(33)을 형성하는 점이다. 실시형태 4에 따른 반도체 장치의 제조 방법에 의해 제작되는 반도체 장치는, 실시형태 3에 일례로서 예시한 도 13에 도시된 다이오드이다.
실시형태 4에 따른 반도체 장치의 제조 방법에 대해, 도 13∼15 및 도 20∼23을 참조하여 설명한다. 도 20∼23은, 실시형태 4에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다. 우선, 도 14 및 도 15에 나타낸 바와 같이, 실시형태 3과 마찬가지로, 반도체 기판(31)을 준비하고, 반도체 기판(31)의 표면에 p+애노드 영역(32)을 형성한다. 그런 다음, 도 20에 나타낸 바와 같이, 실시형태 3과 마찬가지로, 반도체 기판(31)의 이면을 연삭한 후, 반도체 기판(31)을 세정하여 부착물을 제거한다.
다음으로, 도 20 및 도 21에 나타낸 바와 같이, 실시형태 3과 마찬가지로, 반도체 기판(31)의 연삭된 이면에 n형 불순물 이온(23)을 이온주입한 후, 제 1 어닐링을 행하여, n+캐소드층(35)을 형성한다. 그런 다음, 도 22 및 도 23에 나타낸 바와 같이, 실시형태 3과 마찬가지로, 반도체 기판(31)의 이면의 n+캐소드층(35)보다 깊은 영역에 프로톤(22)을 조사한 후, 제 2 어닐링을 행하여, n+필드스톱층(36)을 형성한다. 그런 다음, 실시형태 3과 마찬가지로, 반도체 기판(31)의 표면 및 이면에 각각 애노드 전극(33) 및 캐소드 전극(37)을 형성함으로써, 도 13에 나타낸 다이오드가 완성된다.
이상, 설명한 바와 같이, 실시형태 4에 의하면, 실시형태 3과 동일한 효과를 얻을 수 있다. 실시형태 4에 의하면, 반도체 기판의 표면에 애노드 전극이 형성되기 전에 제 1 어닐링을 행할 수 있기 때문에, 제 1 어닐링을 예컨대 900℃ 이상의 높은 어닐링 온도로 행할 수 있다. 따라서, n+캐소드층의 불순물 농도를 한층 더 높일 수 있고, n+캐소드층과 캐소드 전극과의 저(低) 컨택트 저항화를 도모할 수 있다.
(실시예 1)
다음으로, 이면전극과의 컨택트가 되는 반도체층의 캐리어 농도에 대해 검증하였다. 도 24는, 실시예에 따른 반도체 장치의 캐리어 농도 분포를 나타낸 특성도이다. 도 25는, 종래의 반도체 장치의 캐리어 농도 분포를 나타낸 특성도이다. 도 24 및 도 25의 가로축은, 이면전극과 그 컨택트가 되는 반도체층과의 경계로부터의 깊이를 나타낸다. 도 24 및 도 25의 세로축은, 캐리어 농도이며, 주지의 확산 저항(Spread Resistance, SR) 측정법에 따라 측정한 확산 저항으로부터 비저항(比抵抗)을 산출하고, 나아가 그 비저항을 캐리어 농도로 환산한 값이다. 전자나 정공의 이동도가 결정의 값(예컨대, 전자의 이동도는 온도 300K에 있어서 약 1360(cm2/(V·s))로부터 현저히 감소하지 않으면, 캐리어 농도는 도프된 불순물의 도핑 농도(전기적으로 활성화된 농도)라고 간주할 수 있다. 실시형태 1에 따른 반도체 장치의 제조 방법에 따라, 이면전극과 그 컨택트가 되는 반도체층 형성을 위한 이온주입(단계 S5) 및 제 1 어닐링(단계 S6)을 행한 후, 프로톤 조사(단계 S7) 및 제 2 어닐링(단계 S8)을 행한 시료를 준비하였다(이하, 실시예라 함).
비교를 위해, 필드스톱층 형성을 위한 프로톤 조사 후에, 이면전극과 그 컨택트가 되는 반도체층 형성을 위한 이온주입을 행하고, 이후 일괄적으로 서멀(thermal) 어닐링을 행한 시료를 준비하였다(이하, 비교예라 함). 비교예의 서멀 어닐링의 온도는, 필드스톱층의 캐리어 농도가 실시예의 필드스톱층의 캐리어 농도와 동일해지도록, 실시예에 있어서의 제 2 어닐링과 동일한 온도로 하였다. 그리고, 실시예 및 비교예 모두, 이면전극과 그 컨택트가 되는 반도체층과의 경계로부터 깊이방향의 불순물 농도를 측정하였다.
도 24에 나타낸 결과로부터, 실시예에서는, 이면전극과 그 컨택트가 되는 반도체층(41)의 제 1 어닐링의 온도를 프로톤의 활성화 조건보다 높게 설정할 수 있기 때문에, 이면전극과 그 컨택트가 되는 반도체층(41)의 불순물 농도를 높일 수 있음이 확인되었다. 한편, 도 25에 나타낸 결과로부터, 비교예에서는, 이면전극과 그 컨택트가 되는 반도체층(42)의 어닐링 온도의 상한이 프로톤의 활성화 조건으로 정해지기 때문에, 이면전극과 그 컨택트가 되는 반도체층(42)의 불순물 농도가 낮은 상태가 되는 것이 확인되었다.
(실시형태 5)
도 45는, 실시형태 5에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치의 일례를 나타낸 단면도이다. 도 47은, 도 45의 반도체 장치의 n+필드스톱층의 캐리어 농도 분포를 나타낸 특성도이다. 도 47은, SR법에 의해 측정한 캐리어 농도 분포이다. p+콜렉터층(9)은, 도 47의 가로축 스케일에 대해 깊이가 0.5㎛ 정도로 매우 얕기 때문에, 도시는 생략하였다. 실시형태 5에 따른 반도체 장치의 제조 방법이 실시형태 1에 따른 반도체 장치의 제조 방법과 다른 점은, 기판 이면의 p+콜렉터층(9)을 형성하기 위한 붕소 등의 p형 불순물 이온(21)의 제 1 이온주입과 제 1 어닐링 후에, 복수 단(段)의 프로톤 조사에 의해 복수의 n+필드스톱층(10)을 형성하는 점이다.
도 45에 나타낸 바와 같이, 실시형태 5에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치는, 기판 이면으로부터의 깊이가 다른 n+필드스톱층(10a∼10c)을 구비한다. 도 47에 나타낸 바와 같이, n+필드스톱층(10a∼10c)은, 서로 이격되어 설치되고, 기판 이면으로부터 깊은 위치에 배치될수록 캐리어 농도가 낮게 되어 있다. 또한, 기판 이면으로부터 가장 얕은 위치에 배치되는 n+필드스톱층(10c)은, p+콜렉터층(9)과 이격되어 배치된다.
실시형태 5에 따른 반도체 장치의 제조 방법에 대해, 도 3∼6, 도 45 및 도 48∼52를 참조하여 설명한다. 도 48∼도 52는, 실시형태 5에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다. 우선, 도 3∼도 5에 나타낸 바와 같이, 실시형태 1과 마찬가지로, n-드리프트층(1)이 되는 반도체 기판을 준비하고, 반도체 기판의 표면에 트렌치 게이트형의 MOS 게이트 구조 및 이미터 전극(7)을 형성한다. 그런 다음, 도 5 및 도 6에 나타낸 바와 같이, 실시형태 1과 마찬가지로, 반도체 기판의 이면을 연삭하고, 반도체 기판을 세정하여 부착물을 제거한 후, 반도체 기판의 연삭된 이면에 p형 불순물 이온(21)을 이온주입하고 제 1 어닐링을 행함으로써, p+콜렉터층(9)을 형성한다.
다음으로, 도 48에 나타낸 바와 같이, 1단(段)째의 프로톤 조사에 의해, 반도체 기판의 이면으로부터 p+콜렉터층(9)보다 깊은 영역으로 프로톤(51)을 도입한다. 그런 다음, 도 49에 나타낸 바와 같이, 1단째의 프로톤 조사에 의해 도입된 프로톤(51)의 제 2 어닐링(이하, 1단째의 제 2 어닐링이라 함)을 행하여, n+필드스톱층(10a)을 형성한다. n+필드스톱층(10a)은, 기판 이면으로부터 예컨대 60㎛의 깊이에 형성된다. 1단째의 프로톤 조사의 가속 에너지는 예컨대 2.3MeV이고, 프로톤(51)의 도스량은 예컨대 1×1014/cm2이여도 된다. 1단째의 제 2 어닐링 조건은, 예컨대 420℃의 온도에서 1시간이여도 된다.
다음으로, 도 50에 나타낸 바와 같이, 2단째의 프로톤 조사에 의해, 반도체 기판의 이면으로부터 p+콜렉터층(9)보다 깊고, 또한 n+필드스톱층(10a)보다 얕은 영역으로 프로톤(52)을 도입한다. 그런 다음, 도 51에 나타낸 바와 같이, 2단째의 프로톤 조사에 의해 도입된 프로톤(52)의 제 2 어닐링(이하, 2단째의 제 2 어닐링이라 함)을 행하여, n+필드스톱층(10b)를 형성한다. n+필드스톱층(10b)는, 기판 이면으로부터 예컨대 30㎛의 깊이에 형성된다. 2단째의 프로톤 조사의 가속 에너지는 예컨대 1.5MeV이고, 프로톤(52)의 도스량은 예컨대 1×1015/cm2이여도 된다. 2단째의 제 2 어닐링 조건은, 예컨대 400℃의 온도에서 1시간이여도 된다.
다음으로, 도 52에 나타낸 바와 같이, 3단째의 프로톤 조사에 의해, 반도체 기판의 이면으로부터 p+콜렉터층(9)보다 깊고, 또한 n+필드스톱층(10b)보다 얕은 영역으로 프로톤(53)을 도입한다. 그런 다음, 3단째의 프로톤 조사에 의해 도입된 프로톤(53)의 제 2 어닐링(이하, 3단째의 제 2 어닐링이라 함)을 행하여, 도 45에 나타낸 바와 같이 n+필드스톱층(10c)을 형성한다. n+필드스톱층(10c)은, 기판 이면으로부터 예컨대 5㎛의 깊이에 형성된다. 3단째의 프로톤 조사의 가속 에너지는 예컨대 0.45MeV이고, 프로톤(53)의 도스량은 예컨대 5×1015/cm2이여도 된다. 3단째의 제 2 어닐링 조건은, 예컨대 380℃의 온도에서 1시간이여도 된다.
이와 같이, 1∼3단째의 프로톤 조사는 기판 이면으로부터 깊은 위치부터 순서대로 행하고, 1∼3단째의 제 2 어닐링 온도는 기판 이면으로부터 얕을수록 낮은 온도로 하는 것이 바람직하다. 1∼3단째의 제 2 어닐링 온도는, 380℃ 이상 450℃ 이하의 범위 내인 것이 좋다. 1∼3단째의 제 2 어닐링은, 3단째의 프로톤 조사 후에 일괄적으로 행해도 된다. 1∼3단째의 제 2 어닐링을 일괄적으로 행할 경우, 제 2 어닐링 온도는 가장 높은 온도로 행하는 1단째의 제 2 어닐링의 처리 온도와 동일한 정도인 것이 바람직하다. 이후, 실시형태 1과 마찬가지로, 반도체 기판의 이면에 콜렉터 전극(11)을 형성함으로써, 도 45에 나타낸 트렌치 게이트형 IGBT가 완성된다. 도 45에 나타낸 바와 같이, 프로톤 조사 전(예컨대 p+콜렉터층(9)을 형성할 때)에 n버퍼층(12)을 형성해도 된다.
또한, 실시형태 5에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치의 다른 일례를 도 46에 나타내었다. 도 46은, 실시형태 5에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치의 다른 일례를 나타낸 단면도이다. 실시형태 5에 실시형태 3을 적용하여, 도 46에 나타낸 바와 같이 복수의 n+필드스톱층(36)(예컨대 n+필드스톱층(36a∼36c))을 구비한 다이오드로 해도 된다. n+필드스톱층(36a∼36c)의 구성 및 형성 방법은, 도 45의 n+필드스톱층(10a∼10c)과 동일하다. 도 46에 나타낸 실시형태 5에 따른 반도체 장치의 다른 일례의, 복수의 n+필드스톱층(36)을 구비하는 것을 제외한 나머지 구성은, 실시형태 3과 동일하다.
이상, 설명한 바와 같이, 실시형태 5에 따르면, 실시형태 1과 동일한 효과를 얻을 수 있다. 또한, 실시형태 5에 따르면, 디스오더가 없는 수소 도너의 필드스톱층을 복수(3단) 형성할 수 있다.
(실시예 2)
다음으로, 실시예 2로서, 본 발명의 반도체 장치의 제조 방법에 있어서의 복수 단의 프로톤 조사에 있어서의 1단째의 프로톤 피크 위치의 바람직한 위치에 대해 설명한다. 도 42는, 일반적인 IGBT의 턴 오프 발진 파형을 나타낸 특성도이다. 콜렉터 전류가 정격 전류의 1/10 이하인 경우, 축적 캐리어가 적기 때문에, 턴 오프가 끝나기 직전에 발진하는 수가 있다. 콜렉터 전류를 어떤 값으로 고정하고, 다른 전원 전압(VCC)으로 IGBT를 턴 오프시킨다. 이때, 전원 전압(VCC)이 어떤 소정의 값을 넘으면, 콜렉터·이미터 간 전압 파형에 있어서, 통상의 오버슛 전압의 피크치를 초과한 후에, 부가적인 오버슛이 발생하게 된다. 그리고, 이러한 부가적인 오버슛(전압)이 트리거(trigger)가 되어, 이후의 파형이 진동한다. 전원 전압(VCC)이 상기 소정의 값을 더욱 초과하면, 부가적인 오버슛 전압이 더욱 증가하여, 이후의 진동의 진폭도 증가된다. 이와 같이, 전압 파형이 진동을 시작하는 역치 전압을 발진 개시 역치(VRRO)라 부른다. 상기 발진 개시 역치(VRRO)가 높으면 높을수록, IGBT는 턴 오프 시에 발진하지 않음을 나타내므로 바람직하다.
발진 개시 역치(VRRO)는, IGBT의 p베이스 영역과 n-드리프트층과의 사이의 pn접합으로부터 n드리프트층으로 확대되는 공핍층(엄밀하게는, 정공이 존재하므로 공간 전하 영역)이, 복수의 프로톤 피크 중 최초로 도달하는 1단째(가장 p베이스 영역측)의 프로톤 피크의 위치에 의존한다. 그 이유는, 다음과 같다. 턴 오프 시에 공핍층이 p베이스 영역과 n-드리프트층과의 사이의 pn접합으로부터 n드리프트층으로 확대될 때, 공핍층의 끝단(端)이 1개째(가장 p베이스 영역측)의 필드스톱층에 도달함으로써 그 확대가 억제되어, 축적 캐리어의 스위핑(sweeping)이 약해진다. 그 결과, 캐리어의 고갈이 억제되며, 발진이 억제된다.
턴 오프 시의 공핍층은, p베이스 영역과 n-드리프트층과의 사이의 pn접합으로부터 콜렉터 전극을 향해 깊이방향을 따라 확대된다. 이 때문에, 공핍층의 끝단이 최초로 도달하는 필드스톱층의 피크 위치는, p베이스 영역과 n드리프트층과의 사이의 pn접합에 가장 가까운 필드스톱층이 된다. 그러므로, n반도체 기판의 두께(이미터 전극과 콜렉터 전극 사이에 끼워진 부분의 두께)를 W0로 하고, 공핍층의 끝단이 최초로 도달하는 필드스톱층의 피크 위치의, 콜렉터 전극과 n반도체 기판의 이면과의 계면으로부터의 깊이(이하, 이면으로부터의 거리라 함)를 X로 한다. 여기서, 거리 지표(L)를 도입한다. 거리 지표(L)는, 하기의 식(3)으로 나타낸다.
[수학식 2]
Figure pct00002
상기 식(3)에 나타낸 거리 지표(L)는, 턴 오프 시에, 증가하는 콜렉터·이미터 간 전압(VCE)이 전원 전압(VCC)과 일치할 경우에, p베이스 영역과 n-드리프트층과의 사이의 pn접합으로부터 n-드리프트층(1)으로 확대되는 공핍층(정확하게는, 공간 전하 영역)의 단부(공핍층의 끝단)의, 해당 pn접합으로부터의 거리를 나타내는 지표이다. 평방근(平方根)의 내부의 분수 중에서, 분모는 턴 오프 시의 공간 전하 영역(공핍층)의 공간 전하 밀도를 나타내고 있다. 주지의 푸아송 방정식(Poisson's equation)은, divE=ρ/ε로 표시되고, E는 전계 강도, ρ는 공간 전하 밀도이며 ρ=q(p-n＋Nd-Na)이다. q는 전하소량, p는 정공 농도, n은 전자 농도, Nd는 도너 농도, Na는 억셉터 농도, εS는 반도체의 유전율이다. 특히 도너 농도(Nd)는, n드리프트층을 깊이방향으로 적분하고, 적분한 구간의 거리로 나눈 평균 농도로 한다.
상기 공간 전하 밀도(ρ)는, 턴 오프 시에 공간 전하 영역(공핍층)을 빠져나가는 정공 농도(p)와 n-드리프트층의 평균적인 도너 농도(Nd)로 기술되는데, 전자 농도는 이들보다 무시할 수 있을 정도로 낮고, 억셉터가 존재하지 않기 때문에, ρ≒q(p＋Nd)로 나타낼 수 있다. 이때의 정공 농도(p)는, IGBT의 차단 전류에 의해 정해지며, 특히 소자의 정격 전류 밀도가 통전(通電)되고 있는 상황을 상정(想定)하기 때문에, p=JF/(qvsat)로 표시된다. JF는 소자의 정격 전류 밀도이며, vsat는 캐리어의 속도가 소정의 전계 강도로 포화된 포화 속도이다.
상기 푸아송 방정식을 거리(x)로 2회 적분하고, 전압(V)으로서 E=-gradV(주지의 전계(E)와 전압(V)과의 관계)이기 때문에, 경계 조건을 적당히 취하면, V=(1/2)(ρ/ε)x2이 된다. 상기 전압(V)이, 정격 전압(Vrate)의 1/2로 했을 때 얻어지는 공간 전하 영역의 길이(x)를, 상기의 거리 지표(L)로 하고 있는 것이다. 그 이유는, 인버터 등의 실기(實機)에서는, 전압(V)이 되는 동작 전압(전원 전압(VCC))을, 정격 전압의 반값(半値) 정도로 하기 때문이다. 필드스톱층은, 도핑 농도를 n-드리프트층보다 고농도로 함으로써, 턴 오프 시에 확대되는 공간 전하 영역의 신장을, 필드스톱층에 있어서 확대되기 어렵게 하는 기능을 가진다. IGBT의 콜렉터 전류가 MOS 게이트의 오프에 의해 차단 전류로부터 감소를 시작할 때, 공핍층이 최초로 도달하는 필드스톱층의 피크 위치가, 정확히 상기 공간 전하 영역의 길이에 있으면, 축적 캐리어가 n-드리프트층에 잔존한 상태로, 공간 전하 영역의 신장을 억제할 수 있으므로, 잔존 캐리어의 스위핑이 억제된다.
실제의 턴 오프 동작은, 예컨대 IGBT 모듈을 주지의 PWM 인버터로 모터구동할 때에는, 전원 전압(VCC)이나 차단 전류가 고정이 아니라 가변인 경우가 많다. 이 때문에, 이러한 경우에는, 공핍층이 최초로 도달하는 필드스톱층의 피크 위치의 바람직한 위치에, 어느 정도의 폭을 갖게 할 필요가 있다. 발명자들의 검토 결과, 공핍층이 최초로 도달하는 필드스톱층의 피크 위치의 이면으로부터의 거리(X)는, 도 44에 나타낸 표와 같이 된다. 도 44는, 본 발명에 따른 반도체 장치에 있어서 공핍층이 최초로 도달하는 필드스톱층의 위치 조건을 나타낸 도표이다. 도 44에는, 정격 전압이 600V∼6500V의 각각에 있어서, 최초로 공핍층의 끝단이 도달하는 필드스톱층의 피크 위치의 이면으로부터의 거리(X)를 나타내고 있다. 여기서, X=W0-γL로 두고(γ는 계수이다), 상기 γ를 0.7∼1.6까지 변화시켰을 때의 X가 도 44에 도시되어 있다.
도 44에 나타낸 바와 같이, 각 정격 전압에서는, 소자(IGBT)가 정격 전압보다 10％ 정도 높은 내압을 가지도록, 안전 설계를 한다. 그리고, 온 전압이나 턴 오프 손실이 각각 충분히 낮아지도록, 도 44에 나타낸 바와 같은 n반도체 기판의 총 두께(연삭 등에 의해 얇게 한 후의 마무리된 두께)로 하고, n-드리프트층(1)을 평균적인 비저항으로 한다. 평균적이란, 필드스톱층을 포함한 n-드리프트층(1) 전체의 평균 농도 및 비저항이다. 정격 전압에 의해, 정격 전류 밀도(JF)도 도 44에 나타낸 바와 같은 전형적인 값이 된다. 정격 전류 밀도(JF)는, 정격 전압과 정격 전류 밀도(JF)와의 곱(積)에 의해 정해지는 에너지 밀도가, 거의 일정한 값이 되도록 설정되며, 대략 도 44에 나타낸 값과 같이 된다. 이러한 값을 이용하여 상기 식(3)에 따라 거리 지표(L)를 계산하면, 도 44에 기재한 값이 된다. 최초로 공핍층의 끝단이 도달하는 필드스톱층의 피크 위치의 이면으로부터의 거리(X)는, 상기 거리 지표(L)에 대해 γ를 0.7∼1.6으로 한 값을 n반도체 기판의 두께(W0)로부터 뺀 값이 된다.
이러한 거리 지표(L) 및 n반도체 기판의 두께(W0)의 값에 대해, 턴 오프 발진이 충분히 억제되는, 최초로 공핍층의 끝단이 도달하는 필드스톱층의 피크 위치의 이면으로부터의 거리(X)를 정하는 계수(γ)는, 다음과 같이 된다. 도 41은, 전압 파형이 진동을 시작하는 역치 전압에 대해 나타낸 특성도이다. 구체적으로는, 도 41에는, γ에 대한 발진 개시 역치(VRRO)의 의존성이, 전형적인 몇 가지의 정격 전압(Vrate)(600V, 1200V, 3300V)에 대해 도시되어 있다. 여기서, 세로축은, 발진 개시 역치(VRRO)를 정격 전압(Vrate)으로 규격화하고 있다. 3가지의 정격 전압 모두, γ가 1.6 이하에서 발진 개시 역치(VRRO)를 급격히 높일 수 있음을 알 수 있다.
전술한 바와 같이, 인버터 등의 실기에서는, 전압(V)이 되는 동작 전압(전원 전압(VCC))을 정격 전압(Vrate)의 반값 정도로 하기 때문에, 전원 전압(VCC)을 정격 전압(Vrate)의 반값으로 할 때에는, 적어도 IGBT의 턴 오프 발진은 생기지 않도록 해야 한다. 즉, VRRO/Vrate의 값은 0.5 이상으로 할 필요가 있다. 도 41로부터, VRRO/Vrate의 값이 0.5 이상이 되는 것은, γ이 0.2 이상 1.5 이하이므로, 적어도 γ를 0.2∼1.5로 하는 것이 바람직하다.
또한, 도시되지 않은 600V∼1200V 사이(800V나 1000V 등), 1200V∼3300V 사이(1400V, 1700V, 2500V 등), 및 3300V 이상(4500V, 6500V 등)의 어느 경우에 있어서도, 도 41에 나타낸 3개의 곡선으로부터는 크게 벗어나지 않고, 이들 3개의 곡선과 동일한 의존성(γ에 대한 발진 개시 역치(VRRO)의 값)을 보인다. 도 41로부터, γ가 0.7∼1.4의 범위일 때, 어떠한 정격 전압(Vrate)도 발진 개시 역치(VRRO)를 충분히 높일 수 있는 영역임을 알 수 있다.
γ가 0.7보다 작아지면, 발진 개시 역치(VRRO)는 정격 전압(Vrate)의 대략 80％ 이상이기는 하지만, 필드스톱층이 p베이스 영역에 가까워지기 때문에, 소자의 애벌런치(avalanche) 내압이 정격 전압(Vrate)보다 작아지는 경우가 생긴다. 이 때문에, γ는 0.7 이상이 바람직하다. 또한, γ가 1.4보다 커지면, 발진 개시 역치(VRRO)는 정격 전압(Vrate)의 약 70％로부터 급속히 감소하여, 턴 오프 발진이 발생하기 쉬워진다. 따라서, γ는 1.4 이하인 것이 바람직하다. 보다 바람직하게는, γ가 0.8∼1.3의 범위 내이거나, 더욱 바람직하게는 γ가 0.9∼1.2의 범위 내이면, 소자의 애벌런치 내압을 정격 전압(Vrate)보다 충분히 높게 하면서, 발진 개시 역치(VRRO)를 가장 높게 할 수 있다.
상기 도 41에 나타낸 본원 발명의 효과에서 중요한 점은, 어떠한 정격 전압(Vrate)에 있어서도, VRRO를 충분히 높게 할 수 있는 γ의 범위는, 거의 동일(예컨대 0.7∼1.4)하다는 것이다. 이것은, 공핍층이 최초로 도달하는 필드스톱층의 피크 위치의 이면으로부터의 거리(X)의 범위를, W0-L(즉, γ=1.0)을 대략 중심에 포함하도록 하는 것이 가장 효과적이기 때문이다. γ=1.0을 포함하는 것이 가장 효과적인 것은, 파워 밀도(정격 전압(Vrate)과 정격 전류 밀도(JF)와의 곱)가 거의 일정(예컨대, 1.8×105∼2.6×105VA/cm2)해지는 것에 기인한다. 즉, 턴 오프 등의 스위칭 시에, 소자의 전압이 정격 전압(Vrate)에 상당하게 되었을 때, 공간 전하 영역 끝단의 거리(깊이)는 상기 식(3)에 나타낸 거리 지표(L) 정도가 되고, 상기 L의 위치에 이면으로부터 가장 깊은 필드스톱층의 피크 위치가 있으면(즉, γ가 약 1.0), 스위칭 시의 발진을 억제할 수 있다. 그리고, 파워 밀도가 거의 일정하므로, 거리 지표(L)는 정격 전압(Vrate)에 비례하게 된다. 이에 따라, 어떠한 정격 전압(Vrate)에 있어서도, γ=1.0을 대략 중심에 포함하는 범위로 하면 발진 개시 역치(VRRO)를 충분히 높일 수 있어, 스위칭 시의 발진 억제 효과를 가장 크게 할 수 있다.
이상 기재한 바와 같이, 최초로 공핍층의 끝단이 도달하는 필드스톱층의 피크 위치의 이면으로부터의 거리(X)를 상기 범위로 함으로써, 턴 오프 시에 IGBT는 축적 캐리어를 충분히 잔존시킬 수 있고, 턴 오프 시의 발진 현상을 억제할 수 있다. 따라서, 어떠한 정격 전압(Vrate)에 있어서도, 최초로 공핍층의 끝단이 도달하는 필드스톱층의 피크 위치의 이면으로부터의 거리(X)는, 거리 지표(L)의 계수(γ)를 상술한 범위로 하는 것이 좋다. 이에 따라, 턴 오프 시의 발진 현상을 효과적으로 억제할 수 있다.
또한, 도 44에서는, 정격 전압(Vrate)이 600V 이상에 있어서, 위에서 설명한 바와 같이 이면으로부터 가장 깊은 1개째(1단째)의 필드스톱층의 이면으로부터의 깊이를 γ=1 정도로 하는 경우, 거리 지표(L)는 어떠한 정격 전압(Vrate)도 20㎛보다 깊음을 알 수 있다. 즉, 기판 이면으로부터 가장 깊은 1단째의 프로톤 피크를 형성하기 위한 프로톤의 평균 비정(Rp)을 기판 이면으로부터 15㎛보다 깊게, 20㎛ 이상으로 하는 이유는, 바로 상기 발진 억제 효과를 가장 높게 하기 위해서이다.
(실시예 3)
실시예 3으로서, 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 프로톤의 가속 에너지에 대해 설명한다. 상기의 γ의 범위를 만족하도록, 공핍층이 최초로 도달하는 필드스톱층의 피크 위치가 기판 이면으로부터의 거리(X)를 가지도록 해당 필드스톱층을 실제로 프로톤 조사로 형성하려면, 프로톤의 가속 에너지를, 이하에 나타낸 도 43의 특성도로부터 정하면 된다. 도 43은, 본 발명에 따른 반도체 장치의 프로톤의 평균 비정과 프로톤의 가속 에너지와의 관계를 나타낸 특성도이다.
발명자들은 열심히 연구를 거듭한 결과, 프로톤의 평균 비정(Rp)(필드스톱층의 피크 위치)과, 프로톤의 가속 에너지(E)에 대해, 프로톤의 평균 비정(Rp)의 대수 log(Rp)를 x, 프로톤의 가속 에너지(E)의 대수 log(E)를 y로 하면, 하기 식(4)의 관계가 있음을 알아내었다.
y=-0.0047x4＋0.0528x3-0.2211x2＋0.9923x＋5.0474 …(4)
도 43은, 상기의 식(4)를 나타낸 특성도로서, 프로톤의 원하는 평균 비정(Rp)을 얻기 위한 프로톤의 가속 에너지를 나타내고 있다. 도 43의 가로축은 프로톤의 평균 비정(Rp)의 대수 log(Rp)이며, log(Rp)의 축 수치의 하측의 괄호 내에 대응하는 평균 비정(Rp)(㎛)을 나타낸다. 또한, 세로축은 프로톤의 가속 에너지(E)의 대수 log(E)이며, log(E)의 축 수치의 좌측의 괄호 내에 대응하는 프로톤의 가속 에너지(E)를 나타낸다. 상기 식(4)는, 실험 등에 의해 얻어진, 프로톤의 평균 비정(Rp)의 대수 log(Rp)와 가속 에너지의 대수 log(E)의 각 값을, x(=log(Rp))의 4차 다항식으로 피팅(fitting)시킨 식이다.
또한, 상기의 피팅 식(fitting expression)을 이용하여 원하는 프로톤의 평균 비정(Rp)으로부터 프로톤 조사의 가속 에너지(E)를 산출(이하, 산출값(E)이라 함)하고, 상기 가속 에너지의 산출값(E)으로 프로톤을 실리콘 기판에 주입한 경우에 있어서의, 실제의 가속 에너지(E')와 실제로 확산 저항(SR) 측정법 등에 의해 얻어진 평균 비정(Rp')(프로톤 피크 위치) 간의 관계는, 이하와 같이 생각하면 된다.
가속 에너지의 산출값(E)에 대해, 실제의 가속 에너지(E')가 E±10％ 정도의 범위에 있으면, 실제의 평균 비정(Rp')도 원하는 평균 비정(Rp)에 대해 ±10％ 정도의 범위에 들어가, 측정 오차의 범위 내가 된다. 이 때문에, 실제의 평균 비정(Rp')의 원하는 평균 비정(Rp)으로부터의 편차가, 다이오드나 IGBT의 전기적 특성에 주는 영향은, 무시할 수 있을 정도로 충분히 작다. 따라서, 실제의 가속 에너지(E')가 산출값(E)±10％의 범위에 있으면, 실제의 평균 비정(Rp')은 실질적으로 설정한대로의 평균 비정(Rp)이라고 판단할 수 있다. 혹은, 실제의 가속 에너지(E')를 상기 식(4)에 적용시켜 산출한 평균 비정(Rp)에 대해, 실제의 평균 비정(Rp')이 ±10％ 이내에 들어가면, 문제가 없다.
실제의 가속기에서는, 가속 에너지(E) 및 평균 비정(Rp)은 모두 상기의 범위(±10％)에 들어갈 수 있기 때문에, 실제의 가속 에너지(E') 및 실제의 평균 비정(Rp')은, 원하는 평균 비정(Rp)과 산출값(E)으로 표시되는 상기 식(4)에 나타낸 피팅 식을 따르고 있다고 생각해도, 전혀 문제가 없다. 또한, 편차나 오차의 범위가, 평균 비정(Rp)에 대해 ±10％ 이하이면 되며, 매우 적합하게는 ±5％에 들어가면, 더할 나위 없이 상기 식(4)를 잘 따르고 있다고 생각할 수 있다.
상기 식(4)를 이용함으로써, 원하는 프로톤의 평균 비정(Rp)을 얻는 데 필요한 프로톤의 가속 에너지(E)를 구할 수 있다. 상술한 필드스톱층을 형성하기 위한 프로톤의 각 가속 에너지(E)도, 상기 식(4)를 이용하고 있으며, 실제로 상기의 가속 에너지(E')로 프로톤을 조사한 시료를 주지의 확산 저항 측정법(SR법)으로 측정한 실측값과도 잘 일치한다. 따라서, 상기 식(4)를 이용함으로써, 매우 높은 정밀도로, 프로톤의 평균 비정(Rp)에 근거하여 필요한 프로톤의 가속 에너지(E)를 예측하는 것이 가능해졌다.
(실시형태 6)
실시형태 6에 따른 반도체 장치의 제조 방법이 실시형태 1에 따른 반도체 장치의 제조 방법과 다른 점은, 기판 이면의 p+콜렉터층(9)을 형성하기 위한 붕소 등의 p형 불순물 이온(21)의 제 1 이온주입 후의 제 1 어닐링을, 레이저 어닐링(61)으로 하는 점이다. n+필드스톱층(10)은, 실시형태 1과 같이 1단의 프로톤 조사에 의해 1개를 설치해도 되고, 실시형태 5와 같이 복수 단의 프로톤 조사에 의해 복수 개를 설치해도 된다.
실시형태 6에 따른 반도체 장치의 제조 방법에 대해, 도 1, 도 3∼8, 및 도 53을 참조하여 설명한다. 도 53은, 실시형태 6에 따른 제조 도중의 반도체 장치를 나타낸 단면도이다. 우선, 도 3∼5에 나타낸 바와 같이, 실시형태 1과 마찬가지로, n-드리프트층(1)이 되는 반도체 기판을 준비하고, 반도체 기판의 표면에 트렌치 게이트형의 MOS 게이트 구조 및 이미터 전극(7)을 형성한다. 그런 다음, 도 5에 나타낸 바와 같이, 실시형태 1과 마찬가지로, 반도체 기판의 이면을 연삭하고, 반도체 기판을 세정하여 부착물을 제거한 후, 반도체 기판의 연삭된 이면에 p형 불순물 이온(21)을 이온주입한다.
다음으로, 도 53에 나타낸 바와 같이, 제 1 어닐링으로서 레이저 어닐링(61)을 행하여, 도 6에 나타낸 바와 같이 반도체 기판의 이면의 표면층에 p+콜렉터층(9)을 형성한다. 그런 다음, 도 7 및 도 8에 나타낸 바와 같이, 실시형태 1과 마찬가지로, 반도체 기판의 이면의 p+콜렉터층(9)보다 깊은 영역에 프로톤(22)을 조사한 후, 제 2 어닐링으로서 퍼니스 어닐링을 행하여, n+필드스톱층(10)을 형성한다. 그런 다음, 실시형태 1과 마찬가지로, 반도체 기판의 이면에 콜렉터 전극(11)을 형성함으로써, 도 1에 나타낸 트렌치 게이트형 IGBT가 완성된다.
도 45에 나타낸 복수의 n+필드스톱층(10)을 구비한 반도체 장치를 제작하는 경우에는, 제 1 어닐링으로서 레이저 어닐링(61)을 행하여(도 53, 6), 반도체 기판의 이면의 표면층에 p+콜렉터층(9)을 형성한 후에, 복수 단의 프로톤 조사 및 제 2 어닐링을 행하면 된다(도 48∼52).
또한, 실시형태 6에 실시형태 3을 적용하여, 도 13에 나타낸 다이오드나, 도 46에 나타낸 바와 같이 복수의 n+필드스톱층(36)(예컨대 n+필드스톱층(36a∼36c))을 구비한 다이오드를 제작해도 된다. 이 경우의 실시형태 6에 따른 반도체 장치의 제조 방법은, 실시형태 3에 따른 반도체 장치의 제조 방법에 있어서 n+캐소드층(35)을 형성하기 위한 제 1 어닐링을 레이저 어닐링으로 하면 된다.
이상, 설명한 바와 같이, 실시형태 6에 따르면, 실시형태 1과 동일한 효과를 얻을 수 있다. 또한, 실시형태 6에 따르면, p+콜렉터층을 형성하기 위한 레이저 어닐링 후에 n+필드스톱층을 형성하기 때문에, p+콜렉터층을 형성하기 위한 레이저 어닐링의 영향이, n+필드스톱층에 미치지 않는다. 특히, n+필드스톱층을 복수 형성할 경우, p+콜렉터층에 가까운 위치에 형성되는 3단째(평균 비정(Rp)이 예컨대 5㎛)의 n+필드스톱층의 수소 도너 농도가 레이저 어닐링에 의해 저감되지 않기 때문에, n+필드스톱층을 고농도로 유지할 수 있다. 이에 따라, n+필드스톱층이 소실되는 것을 방지할 수 있다.
이상에 있어서 본 발명은, 상술한 실시형태에 한정되지 않고, 필드스톱층을 설치할 수 있는 다양한 반도체 장치에 적용이 가능하다. 예컨대, 실시형태 1 및 2에서는 트렌치 게이트형 IGBT를 예로 들어 설명하였으나, 플래너(planar) 게이트형 IGBT에 적용해도 된다. 또한, 실시형태 2 및 4에서는 제 2 어닐링 후에 입력 전극(이미터 전극, 애노드 전극)을 형성하는 경우를 예로 들어 설명하였으나, 제 1 어닐링보다 나중에 입력 전극을 형성하는 경우에 실시형태 2와 동일한 효과를 나타낸다. 또한, 각 실시형태에서는, 출력 전극과의 컨택트가 되는 반도체층(콜렉터층, 캐소드층)을 형성하기 위한 불순물 도입 방법은, 이온주입에 한정되지 않고, 다양하게 변경이 가능하다. 또한, 각 실시형태에서는 제 1 도전형을 n형으로 하고, 제 2 도전형을 p형으로 하였으나, 본 발명은 제 1 도전형을 p형으로 하고, 제 2 도전형을 n형으로 하더라도 마찬가지로 성립된다.
(산업상의 이용 가능성)
이상과 같이, 본 발명에 따른 반도체 장치의 제조 방법은, 컨버터나 인버터 등의 전력 변환 장치에 사용되는 반도체 장치에 유용하다.
1 : n-드리프트층
2 : p베이스 영역
3 : n++이미터 영역
4 : 트렌치
5 : 게이트 절연막
6 : 게이트 전극
7 : 이미터 전극
8 : 층간 절연막
9 : p+콜렉터층
10 : n+필드스톱층
11 : 콜렉터 전극

Claims (15)

  1. 제 1 도전형의 반도체 기판의 표면(front surface)에 설치된 입력 전극과, 상기 반도체 기판의 이면(rear surface)에 설치된 출력 전극을 구비한 반도체 장치의 제조 방법으로서,
    상기 반도체 기판의 이면에 불순물을 도입하는 도입 공정과,
    제 1 어닐링에 의해, 상기 반도체 기판의 이면에 도입된 불순물을 활성화하여, 상기 반도체 기판의 이면의 표면층(surface layer)에 상기 출력 전극과의 접촉부가 되는 제 1 반도체층을 형성하는 제 1 어닐링 공정과,
    상기 제 1 어닐링 공정 후, 상기 반도체 기판의 이면에 프로톤을 조사(照射)하는 조사 공정과,
    제 2 어닐링에 의해, 상기 반도체 기판의 이면에 조사된 프로톤을 활성화하여, 상기 반도체 기판의 이면의 상기 제 1 반도체층보다 깊은 영역에 상기 반도체 기판보다 불순물 농도가 높은 제 1 도전형의 제 2 반도체층을 형성하는 제 2 어닐링 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제 1 어닐링 공정 후에 상기 조사 공정을 복수 회 행하고,
    상기 조사 공정을 행할 때마다 상기 제 2 어닐링 공정을 행하거나, 또는 마지막 상기 조사 공정 후에 상기 제 2 어닐링 공정을 1회 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 제 1 반도체층에 접하는 상기 출력 전극을 형성하는 출력 전극 형성 공정을 더 포함하며,
    상기 제 2 어닐링 공정은, 상기 출력 전극 형성 공정 전에 행해지거나, 또는, 상기 출력 전극 형성 공정과 동시에 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 제 1 어닐링 공정은, 상기 제 2 어닐링 공정보다 높은 어닐링 온도로 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4에 있어서,
    상기 제 2 어닐링의 온도는, 380℃ 이상 450℃ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 도입 공정에서는, 상기 출력 전극과 상기 제 1 반도체층이 옴 접촉(ohmic contact)되는 도스(dose)량으로 불순물이 도입되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 제 1 어닐링 공정보다 나중에, 상기 반도체 기판의 표면에 상기 입력 전극을 형성하는 입력 전극 형성 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1항에 있어서,
    상기 제 1 어닐링 공정은, 레이저 어닐링인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1항에 있어서,
    상기 제 2 반도체층은, 공핍층의 확대를 억제하는 필드스톱층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 반도체 장치는, 절연 게이트형 바이폴러 트랜지스터이고,
    상기 제 1 반도체층은, 제 2 도전형의 콜렉터층이고,
    상기 출력 전극은, 콜렉터 전극인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 반도체 장치는, 다이오드이며,
    상기 제 1 반도체층은, 제 1 도전형의 캐소드층이고,
    상기 출력 전극은, 캐소드 전극인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 1항에 있어서,
    상기 반도체 기판으로 이루어진 제 1 도전형의 드리프트층을 구비하고,
    상기 반도체 기판의 표면에는 제 2 도전형의 제 3 반도체층이 형성되고,
    q를 전하소량(電荷素量), Nd를 상기 드리프트층의 평균 농도, εS를 상기 반도체 기판의 유전율, Vrate를 정격 전압, JF를 정격 전류 밀도, vsat를 캐리어의 속도가 소정의 전계 강도로 포화된 포화 속도로 하여, 거리 지표(L)가 하기 식(1)로 표시되며,
    상기 제 3 반도체층에 가장 가까운 상기 제 2 반도체층의 캐리어 농도가 피크 농도가 되는 위치의 상기 반도체 기판의 이면으로부터의 깊이를 X로 하고,
    상기 반도체 기판의 두께를 W0로 했을 때,
    X=W0-γL이며, γ가 0.2 이상 1.5 이하가 되도록 상기 제 3 반도체층에 가장 가까운 상기 제 2 반도체층의 피크 농도가 되는 위치로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
    [수학식 1]
    Figure pct00003
  13. 제 12항에 있어서,
    상기 γ가 0.9 이상 1.4 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 12항에 있어서,
    상기 γ가 1.0 이상 1.3 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 1항에 있어서,
    상기 조사 공정에서, 프로톤의 조사에 의해 비정(Rp)의 상기 제 2 반도체층을 형성할 때의 프로톤의 가속 에너지(E)는, 상기 비정(Rp)의 대수 log(Rp)를 x, 상기 가속 에너지(E)의 대수 log(E)를 y로 하여, 하기 식(2)을 만족하는 것을 특징으로 하는 반도체 장치의 제조 방법.
    y=-0.0047x4＋0.0528x3-0.2211x2＋0.9923x＋5.0474 …(2)
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