JP5868757B2 - 薄膜トランジスタとその製造方法及び表示装置 - Google Patents

Description

本発明の実施形態は、結晶性の半導体薄膜を用いた薄膜トランジスタ及びその製造方法、更には上記の薄膜トランジスタを用いた表示装置に関する。

薄膜トランジスタは、ガラスやフィルム基板上に印刷・塗布された半導体薄膜に形成することができるため、真空プロセスを削減し、ローコストで大面積のデバイスを製造できると期待される。特に、有機半導体を用いた薄膜トランジスタでは、低温でプラスチック基板を使用でき、適切な半導体材料を選択して結晶性の膜とすることにより、移動度を向上させることができる。例えば、有機ＥＬ（ＯＬＥＤ：Organic Light-Emitting Diode）素子を駆動するのに必要な、移動度≧０．５ｃｍ²／Ｖｓを実現することが可能となる。

塗布型薄膜トランジスタにおいて半導体薄膜のパターン形成を行うには、インクジェット塗布で半導体溶液を液滴として所定の場所に着弾させ、これを乾燥する。また、有機半導体をスピンコートなどで均一に塗布した後、保護層を形成してからフォトレジストを塗布し、保護層毎エッチング加工する。さらに、半導体の島パターンに開口部を設けたメタルマスク上に半導体溶液を滴下して乾燥させ、半導体薄膜を島パターンに形成した後にメタルマスクを除去する、という方法が知られている。

しかし、インクジェット塗布では、パターン形成はインクの滴下位置により実現できるが、結晶方位を制御することは困難であり、トランジスタ特性を向上させることが困難である。メタルマスクを用いる場合でも同様である。また、全面に塗布する場合、塗布方法によって結晶性制御を行うことでトランジスタ特性を向上させることができるが、パターン形成にフォトリソグラフィを用いることで工程数が増大し、印刷プロセスで得られるローコスト化が困難となる。

特開２００９−５６４０２号公報

発明が解決しようとする課題は、半導体薄膜の結晶性の向上により素子特性の向上をはかることができ、且つローコストで実現し得る薄膜トランジスタ及びその製造方法を提供することである。また、発明が解決しようとする別の課題は、上記の薄膜トランジスタを用いた表示装置を提供することである。

実施形態の薄膜トランジスタの製造方法は、基板上にゲート電極を形成する工程と、前記基板上に前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記ゲート電極に対応させてソース／ドレイン電極を形成する工程と、前記ゲート絶縁膜上の前記ソース／ドレイン電極間のチャネル部を含む素子形成領域に半導体溶液に対する親液部を形成すると共に、前記ゲート絶縁膜上の前記素子形成領域の周辺に前記半導体溶液に対する疎液部を形成する工程と、前記親液部及び疎液部が形成された前記基板に対し、半導体材料を溶媒に溶解した溶液をアプリケータと前記基板との間に保持させて線状のメニスカス面を形成し、該メニスカス面を移動させて半導体溶液を塗布することにより、前記素子形成領域上に半導体薄膜を形成する工程と、を含んでいる。

第１の実施形態に係わる薄膜トランジスタの概略構成を示す平面図。 第１の実施形態に係わる薄膜トランジスタの概略構成を示す断面図。 第１の実施形態に係わる薄膜トランジスタの製造工程を示す断面図。 第１の実施形態に係わる薄膜トランジスタの製造工程を示す平面図。 第２の実施形態に係わる薄膜トランジスタの概略構成を示す平面図。 第２の実施形態に係わる薄膜トランジスタの概略構成を示す断面図。 第２の実施形態に係わる薄膜トランジスタの製造工程を示す断面図。 第２の実施形態に係わる薄膜トランジスタの製造工程を示す平面図。 第３の実施形態に係わる薄膜トランジスタの概略構成を示す平面図。 第３の実施形態に係わる薄膜トランジスタの概略構成を示す断面図。 第３の実施形態により形成された半導体薄膜の結晶粒界を示す平面図。 第４の実施形態に係わる表示装置の要部構成を示すレイアウト図。 第４の実施形態に係わる表示装置の要部構成を示す回路構成図と断面図。 第４の実施形態に係わる表示装置の製造工程を示す断面図。

以下、実施形態の薄膜トランジスタとその製造方法及び表示装置を、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態に係わる薄膜トランジスタの概略構成を示す平面図であり、図２は図１のＡ−Ａ’断面図である。なお、これらの図では、半導体薄膜を塗布する前の状態を示している。

絶縁性の基板１０１上にゲート電極１０２が形成され、ゲート電極１０２を覆うように基板１０１上にゲート絶縁膜１０３が形成されている。ゲート絶縁膜１０３上に、ゲート電極１０２に対応させてソース／ドレイン電極１０４，１０５が形成されている。即ち、ゲート電極１０２上に形成されるチャネル部を挟むように、ソース電極１０４とドレイン電極１０５とが離間して配置されている。そして、チャネル部を含む素子形成領域１２０に半導体薄膜を形成することによって薄膜トランジスタ１００が作製されるものとなっている。

ゲート電極１０２には、チャネル長方向に延在したゲート配線１１２が接続されている。チャネル長方向とは、基板１０１のゲート絶縁膜１０３が設けられた主面に平行な一方向で、この一主面においてゲート電極１０２を介してソース電極１０４とドレイン電極１０５を結ぶ方向である。チャネル長方向に垂直な方向をチャネル幅方向とする。ソース電極１０４には、該電極１０４の幅Ｗ（チャネル幅方向の長さ）よりも広い補助電極１０６が接続され、補助電極１０６にソース配線１１４が接続されている。ドレイン電極１０５には、ドレイン配線１１５が接続されている。ソース配線１１４及びドレイン配線１１５は、ゲート配線１１２と平行方向に延在している。そして、素子形成領域１２０内は半導体溶液に対する親液面１２１となっており、その周辺領域は疎液面１２２となっている。

また、ゲート絶縁膜１０３上の素子形成領域１２０に半導体薄膜を塗布するためのアプリケータ２００は、半導体溶液２０２を基板１０１との間に保持するようにしたものである。そして、アプリケータ２００と基板１０１との間にメニスカス面２０３を形成しながらアプリケータ２００を一方向にスキャンすることにより、基板１０１上に半導体溶液２０２を塗布するものとなっている。

基板１０１は、ガラス基板、ＰＥＮ（Poly Ethylene Naphthalate），ＰＥＳ（Poly Ether Sulphone），ＰＣ（Poly Carbonate）などのプラスチック基板、又はガラス繊維と有機樹脂からなるハイブリッド基板でもよい。さらに、０．１ｍｍ以下の薄いガラス基板を含むものでもよい。有機樹脂基板などでガス透過性があって問題となる場合は、バリア層を設けたものを用いてもよい。

ゲート電極１０２は、Ａｇ，Ｃｕ，ＭｏＴａ，ＭｏＷ，ＩＴＯなどの導電性の材料で形成したもので、印刷で形成するのが望ましいが、蒸着やスパッタなどの成膜後にフォトリソグラフィで加工形成してもよい。また、ゲート電極１０２は単層でも多層でもよい。

ゲート絶縁膜１０３は、ポリイミド，アクリル樹脂，フッ素樹脂，部分フッ素樹脂，ＰＶＰ（ポリビニルフェノール）などの有機層を塗布、アニールして形成すればよい。コンタクトホールの形成方法としては、フォトリソグラフィ工程でレジストをパターニングした後にエッチングしてもよく、印刷法で局所的に塗布してもよい。さらに、感光性を持たせて露光、現像してからアニールして硬化することでパターン形成してもよい。また、ＳｉＯｘ，ＡｌＯｘ，ＳｉＮｘ膜やこれらの積層などの無機膜を用いてもよく、ＣＶＤやスパッタで成膜する、或いはＳＯＧを塗布してアニールすることで成膜してもよい。また、ゲート絶縁膜１０３は、無機膜と有機膜を積層したものであってもよい。パターン形成方法は、フォトリソグラフィでも印刷でもよい。ここでは、スパッタで成膜したＳｉＯｘ膜を用いた。

ソース／ドレイン電極１０４，１０５としては、半導体薄膜との接触抵抗が低い材料を選択すればよい。Ａｇ，Ａｕ，ＩＴＯ，Ｃｕなどを用いることができ、Ａｕ，Ａｇなどで基板との密着性が不十分な場合は、Ｔｉ，Ｓｉ，Ｃｒ，ＭｏＯｘなどの密着層を設けてもよい。印刷で形成できるのが望ましいが、蒸着やスパッタなどの成膜後にフォトリソグラフィで加工形成してもよい。また、ソース／ドレイン電極１０４，１０５は、単層でも多層でもよい。ここでは、Ａｇナノ粒子を分散させた溶液を印刷して形成したＡｇ電極を用いた。

塗布する半導体として、低分子系の有機半導体である TIPS-Pentacene（6,13-bis(triisopropyl-silylethynyl) pentacene）或いは Cn-BTBT（2,7-dialkyl[1]benzothieno[3,2-b][1]benzothiophene）などを適当な溶媒に０．１〜３ｗｔ％溶解して使用した。溶媒としては、クロロベンゼン，ジクロロベンゼン，トリクロロベンゼン，トルエン，キシレン，メシチレン，アニソール、などを用いることができ、１成分だけでなく、多成分としてもよい。有機半導体材料としては、他の材料や２種類以上を混合したり、低分子と高分子を混合したものを用いてもよい。

ゲート絶縁膜１０３の表面には、塗布する半導体溶液に対して親液性を有する表面１２１と、疎液性を有する表面１２２を形成している。クロロベンゼンやトルエンなどの溶媒に対しては、親液性を有する表面はフェノール基が表面に修飾されるとよく、疎液性を有する表面は、長鎖アルキル基，フルオロアルキル基，ＣＨ基，ＮＨ基，ＣＦ基で修飾されると良い。

具体的には、ゲート絶縁膜１０３としてＳｉＯｘ膜を用いれば、フェニルトリクロロシラン，フェネチルトリクロロシランなどを溶媒に溶解したものを塗布・リンスしたり、蒸気に晒したりすることでＳＡＭ層（Self-Assembled Monolayer層、自己組織化層）を形成して親液面を形成できる。さらに、ヘキサメチルジシラザン（ＨＭＤＳ），オクタデシルトリクロロシラン，オクチルトリクロロシラン，ヘキシルトリメトキシシラン，ペルフルオロデシルトリメトキシシランなどを溶媒に溶解したものを、塗布・リンスしたり、蒸気に晒したりすることでＳＡＭ層を形成して疎液面を形成できる。

親疎液面のパターン形成は、メタルマスクでマスキングしてＳＡＭ処理を行うことでもでき、第１の材料のＳＡＭ処理した面に、ＵＶ光を照射して表面基を除去して、第２の材料のＳＡＭ処理をして形成してもよい。図１の素子形成領域１２０はＵＶ光を照射する領域の境界に対応しており、境界の内側或いは外側にＵＶ光を照射することになる。また、有機絶縁層の場合は、基材自身に所定の親疎液面が形成できる材料用いることもできる。基材の有機絶縁層にＳＡＭ材料を溶解して塗布・乾燥することで、表面にＳＡＭ材料に対応した基を偏析させたり、親疎液材料を塗布して親疎液面のパターンを形成することもできる。

また、薄い感光性材料を露光現像して親疎液面のパターンを形成してもよい。具体的には、疎液性の材料を塗布して露光し、溶解しやすく（或いは溶解しにくく）してから、適当な溶液で現像することで溶解部を除去して下地の親液面を得るか選択的に親液化することでパターンを形成してもよい。逆に、親液性の材料を塗布し、露光現像して親液部を除去してから、下地の疎液面を出すか選択的な疎液化処理を施してパターンを形成してもよい。

以上のように、親疎液面のパターン形成には種々の方法を用いることができる。具体的な構成としては、フェノール基が出ている親液面を形成後（フェネチルトリクロロシランやフェニルトリクロロシランのＳＡＭ処理など）に、チャネル周辺部（図１の１２１の外周）に短波長のＵＶ照射で表面層を除去し、更にＨＭＤＳの蒸気処理で周辺に疎液面を形成して作製した。他には、ポリイミドにアルキル基が表面に出る塗布膜を形成した後に、ＵＶ照射で表面層を除去することで親液の絶縁面を得る方法を適用できる。さらに、ＰＶＰなどの樹脂にフッ素系ＳＡＭ処理で疎液面を形成後、ＵＶ照射で表面層を除去後にフェニルトリクロロシラン蒸気で除去した面にフェノール基が出るＳＡＭを付着させる方法、も適用できる。

次に、半導体薄膜の成膜工程について、図３（ａ）〜（ｅ）の断面図及び図４（ａ）〜（ｅ）の平面図を用いて説明する。なお、図３は（ａ）〜（ｅ）は図４（ａ）〜（ｅ）のＡ−Ａ’断面に相当している。

半導体溶液の塗布は、チャネル幅に沿って配置した線状のアプリケータ２００に基板との間に半導体溶液２０２を保持し、アプリケータ２００を所定の方向に移動する（又は基板を移動してもよい）ことで、半導体溶液のメニスカス面２０３を移動させることで行った。アプリケータ２００には、半導体溶液２０２を適宜供給しつづける機構を設けるとよい。アプリケータ２００の断面形状は、円形が良いが、必ずしも円形に限定はされない。また、アプリケータ２００は、半導体溶液２０２を蓄えると共に底部から半導体溶液２０２を線状に吐出できるようにしてもよい。基板は所定の温度に維持し、半導体溶液のメニスカス面を移動させる。室温で塗布できるとよいが、保存時と使用時の差をつけるために、４０〜８０℃と昇温した基板面とする方が溶媒の選択肢が広くなる。また、乾燥過程を制御する上でも基板を昇温できることは有効である。

図３（ａ）及び図４（ａ）では、ゲート絶縁膜１０３上の疎液面１２２の上に下流側メニスカス面２０３がある状態を示している。半導体溶液２０２と基板との間の接触角が大きく、溶液２０２の凝集力が基板面の付着力よりも勝ることで、メニスカス面２０３の移動を行っても、アプリケータ２００に溶液２０２が保持されて、基板面に溶液２０２が残らずに移動した。

ソース／ドレイン電極１０４，１０５は半導体溶液２０２に対して親液面となっており、図３（ｂ）及び図４（ｂ）では、溶液２０２がソース電極１０４に対して接触角が低くなり、濡れている状態を示している。そして、図３（ｃ）及び図４（ｃ）で示すように、下流側メニスカス面２０３が親液面１２１を通過するときに、半導体薄膜１３０が形成される塗布条件を設定した。その際に、基板温度、溶媒材料、メニスカス面の移動速度、基板とアプリケータとの距離、を適切に設定することにより、半導体分子がメニスカス面２０３の移動方向に沿って並ぶ異方性の結晶膜が成膜されることが観察された。種々の実験から、親液面と接触するメニスカス面２０３の境界部で基板と傾斜して接触しているメニスカス部において溶媒が乾燥し、メニスカス面２０３が移動するとほぼ同時に成膜されるような条件とすることが、配向性が得られるポイントであることが分かった。

ここで、ソース電極１０４に連続して補助電極１０６を配置した。補助電極１０６と疎液面１２２との境界では、メニスカス面２０３の基板との接触角が大きい状態から小さい状態に移行することになり、溶液２０２が滞留することで境界部には厚く、結晶性が乱れた膜領域１３１が形成される。特に、図３（ｃ）及び図４（ｃ）に示すように、上下方向に親液面１２１（補助電極１０６の部分）と疎液面１２２との境界がある角の所に形成されやすい。

その後、図３（ｄ）及び図４（ｄ）に示すように、チャネル部をメニスカス面２０３が移動して、半導体薄膜１３０が形成される。チャネル部のゲート絶縁膜１０３上は親液面１２１としている。これにより、図３（ｅ）及び図４（ｅ）に示すように半導体島パターンが形成される。半導体薄膜１３０における結晶粒界１３５は、塗布方向に概略沿っているが、半導体材料の性質により５〜１５度程度斜めに入る方が安定することもある。何れにしても、塗布方向と垂直の方向では結晶性が異なり、異方性を持った配向性のある結晶性膜が得られた。

親液面１２１をメニスカス面２０３が移動すると接触角が安定していくことで、半導体薄膜１３０の結晶性が安定していくことが分かったが、チャネル部の親液面１２１の幅Ｗｓよりも大きくした補助電極１０６を設けることにより、境界部からの乱れがチャネル部の結晶性半導体薄膜１３０に至るのを抑制することができる。即ち、結晶性が安定するまでの長さを、補助電極１０６を設けることにより、短くすることができた。

このように本実施形態によれば、ゲート絶縁膜１０３上にメニスカス面２０３の移動により半導体溶液２０２を塗布することにより、結晶粒界の揃った半導体薄膜１３０を形成することができる。しかも、親液面１２１及びソース／ドレイン電極１０４，１０５上に選択的に半導体薄膜１３０を形成することができるため、全面に半導体薄膜を形成した場合のようなパターン形成のためのエッチングは不要である。従って、ローコストで結晶性の優れた半導体薄膜１３０を形成することができ、素子特性の向上をはかることができる。このため、微細なトランジスタでも結晶性が良好で移動度が高く、またばらつきの少ない良好なＴＦＴ特性が得られる。

なお、本実施形態においては、素子形成領域１２０内を半導体溶液に対する親液面１２１としその周辺領域を疎液面１２２としたが、半導体溶液の種類によっては、素子形成領域１２０内を半導体溶液に対する疎液面とし、その周辺領域を親液面としても良い。

（第２の実施形態）
図５は、第２の実施形態に係わる薄膜トランジスタの概略構成を示す平面図であり、図６は図５のＢ−Ｂ’断面図である。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態が先に説明した第１の実施形態と異なる点は、親疎液界面（親液と疎液との界面）の構成である。即ち本実施形態では、半導体溶液２０２を塗布する際に、補助電極１０６よりも上流部でゲート絶縁膜１０３上に親液面１２１を形成している。親液面１２１の濡れ性は、補助電極１０６上の親液面１２５と比べるとやや弱くしている。つまり、親液面１２１の接触角は、疎液面１２２に比べて小さいが、親液面１２５よりも大きい状態にしている。具体的には、半導体溶液２０２としては、クロロベンゼン又はトルエンを溶媒とした TIPS-Pentacene を用いた。親液面１２１は、ＳｉＯｘゲート絶縁膜１０３に対して、フェネチルトリクロロシラン又はフェニルトリクロロシランでＳＡＭ層を形成したもの（接触角〜４度）とした。親液面１２５は、Ａｕ又はＡｇ電極表面にペンタフルオロベンゼンチオール（ＰＦＢＴ）を溶媒に溶解したものを塗布してＳＡＭ層を形成したもの（接触角＜３度）とした。疎液面１２２は、ＨＭＤＳ処理したものとした（接触角〜２０度）。

本実施形態における塗布工程を、図７（ａ）〜（ｃ）の断面図及び図８（ａ）〜（ｃ）の平面図に示す。なお、図７は（ａ）〜（ｃ）は、図８（ａ）〜（ｃ）のＢ−Ｂ’断面に相当している。

図７（ａ）及び図８（ａ）に示すように、補助電極１０６の上流側でメニスカス面２０３が親液面１２１を通ると、半導体薄膜１３０が成膜され、結晶化の配向性も得られる。そしてこの場合、接触角が中程度であることで、疎液面１２２からの境界部での溶液保持が抑制されて、膜厚が厚くなる領域が抑制された。その後に、電極１０６，１０４上の親液面１２５に達すると接触角がより小さくなることで、図７（ｂ）及び図８（ｂ）に示すように、結晶の配向性が向上して成膜された。

そして、図７（ｃ）及び図８（ｃ）に示すように、メニスカス面２０３をゲート絶縁膜１０３上のチャネル部を通ることにより、上流の配向性の結晶膜にならって配向性が揃った良好な結晶性膜１３０が得られた。

このように本実施形態では、補助電極１０６の上流側に親液面１２１を形成することにより、疎液面１２２からの境界部での結晶が乱れる領域を狭くすることができる。このため、先の第１の実施形態と同様の効果が得られるのは勿論のこと、微細なトランジスタパターンにおいても更に良好な結晶性半導体薄膜を形成することが可能となる。

（第３の実施形態）
図９は、第３の実施形態に係わる薄膜トランジスタの概略構成を示す平面図であり、図１０（ａ）は図９のＣ−Ｃ’断面図、１０（ｂ）は図９のＤ−Ｄ’断面図である。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態が先の第１の実施形態と異なる点は、親疎液界面の構成である。即ち本実施形態では、本来の素子形成領域以外にゲート絶縁膜下のゲート配線１１２に沿って親液面を設けている。

薄膜トランジスタ１００は、ゲート電極１０２に接続されるゲート配線１１２を有し、更にソース／ドレイン電極１０４，１０５に接続される信号配線１１４，１１５を有し、所定の電圧や電流の印加がなされて使用される。所定の条件でメニスカス面２０３を移動すると、半導体の結晶配列が整って一定の結晶化が得られることが分かる。その際に、上流の結晶粒が下流の（これから結晶化が進む）結晶粒の方位を揃える横方向の結晶成長が起きており、このような結晶の連続性が結晶配向性を高める効果がみられた。

本実施形態では、ゲート配線１１２にほぼ沿った形でゲート絶縁膜１０３上に親液面１２１を形成し、チャネル部と連続させるようにしている。このため、親疎液パターンをＵＶ照射で形成する照射位置パターン１５０を、図９に示すように配置した。なお、半導体層を介してソース／ドレイン電極１０４，１０５と他の配線との間でリーク電流が問題になる箇所は、ゲート配線上で半導体層がないようにする箇所１５２を設けることで、ゲート電位により半導体層のキャリア濃度を制御できる箇所でリークパスを分断するようにすればよい。

図９の配置でメニスカス面２０３を移動させて成膜・結晶化させると、図１０（ｂ）に示すように、親液面１２１の上にはトランジスタ部の上流側から連続して結晶性膜が得られるようになる。さらに、ゲート配線１１２上の親液面は図１０（ａ）に示すチャネル部の半導体と連続していることから、ゲート配線１１２上とチャネル部で結晶性が保持される関係が得られる。その結果、図１１の１４１で示すように結晶性が縦方向に連続するようにできることが分かった。

即ち、溶液からの結晶化工程をみると、メニスカス面２０３が縦方向に連続しており、縦方向（メニスカス面の方向）においても、結晶化の結晶核が既に結晶化している上流のゲート配線１１２上の結晶面１４２の影響を、溶液を通じて受けることになる。従って、チャネル部からみると離れた位置にあるゲート配線１１２上であっても、配線１１２上の半導体を結晶化しておくことにより、これと結晶方位を整えてチャネル領域に良好な結晶成長が得られる。この効果は、縦方向で１００〜２００μｍ程度であれば十分である。このようにして、親疎液境界部にできやすい結晶の乱れた領域を抑制することができ、微細なトランジスタパターンでも良好な半導体薄膜が得られた。

なお、ゲート配線１１２上に親液面１２１を形成する他に、上流側に位置する信号配線１１４上でも結晶化が先行して進むことから、チャネル部への結晶化の結晶核としての効果が期待できる。従って、信号配線１１４はレイアウトが許す限り幅広く、長く設けると良い。

このように本実施形態では、ゲート配線１１２に沿ってゲート絶縁膜１０３上に親液面１２１を形成することにより、チャネル部の半導体薄膜の結晶性の更なる向上をはかることができる。従って、先の第１の実施形態と同様の効果が得られるのは勿論のこと、トランジスタ特性の更なる向上をはかることができる。

（第４の実施形態）
図１２及び図１３は、第４の実施形態に係わる表示装置の要部構成を説明するためのもので、図１２は２画素のパターンレイアウト図、図１３（ａ）は１画素の回路構成図、図１３（ｂ）は図１２のＥ−Ｅ’断面図を示している。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。また、画素１０はマトリクス配置されているが、図では１画素又は２画素のみを示している。

本実施形態は、第３の実施形態の薄膜トランジスタをアクティブマトリクス方式のディスプレイに適用した例であり、特にＯＬＥＤを駆動する２Ｔｒ−１Ｃ型画素回路部分に適用している。

ＯＬＥＤ素子７００を有する画素１０内には、選択用スイッチングトランジスタ１００と駆動用トランジスタ５００が形成され、走査線（ゲート配線）１１２はトランジスタ１００のゲート電極１０２に接続されている。トランジスタ１００のソース電極１０４は信号配線１１４に接続され、ドレイン電極１０５は駆動トランジスタ５００のゲート電極５０２とコンタクトホールを介して接続され、また補助容量６００と接続されている。トランジスタ５００のソース電極５０４は電源線５１４に接続され、トランジスタ５００のドレイン電極５０５はＯＬＥＤ素子７００の画素電極５１５と接続されている。

トランジスタのチャネル部となる半導体薄膜はソース／ドレイン電極間に存在すればよいが、トランジスタ１００に対しては走査線１１２の上方に半導体薄膜１３０を配置した。また、トランジスタ５００に対しては補助容量６００の上部電極を含む用に半導体薄膜５３０を配置した。

次に、本実施形態の製造方法について、図１４を参照して説明する。

図１４（ａ）は、基板上にゲート電極１０２、ゲート絶縁膜１０３、ソース／ドレイン電極１０４，１０５、及び各種配線１１２，１１４，５１４を形成した状態である。

この状態で、図１４（ｂ）に示すように、チャネル部を含むように親疎液パターン１５０，５５０を形成し、パターン１５０，５５０内に親液面を形成すると共に、その周辺領域に疎液面を形成する。ここで、トランジスタ部では、トランジスタ１００はドレイン電極１０５へのリークを抑制するためにゲート上に切り込んだ親疎液パターン１５０を、トランジスタ５００はドレイン電極５０５へのリークを抑制するためにゲート上に切り込んだ親疎液パターン５５０を設ける。

そして、第３の実施形態と同様に左から右へメニスカス面を移動することにより、半導体薄膜１３０，５３０を形成する。結晶化で結晶粒の連携がある方向を、前記図１２中に矢印で示す。

トランジスタ１００では、走査線１１２及び親疎液パターン（半導体領域）１５０により、疎液面からの結晶性乱れ領域がチャネル部に到達する前に一定となった。トランジスタ５００ではドレイン電極５０５のパターンを図のように工夫し、また親疎液パターン５５０により、チャネル部の結晶性を安定化した。

ＯＬＥＤディスプレイとしては、薄膜トランジスタ形成後、パッシベーション及び層間絶縁層５４１を有機樹脂で形成し、コンタクトホール部の半導体層を除去した後に、画素電極５１５を形成した。その上にバンク絶縁層５４２を形成し、ホール注入層、発光層、ブロッキング層などの発光機能層５４３を積層し、電子注入層５４４、カソード電極５４５を成膜してＯＬＥＤ素子７００を作製した。

なお、本実施例では図の左から右へメニスカス面を移動させたが、逆に右から左に移動させてもよい。親疎液パターンは同様でよく、右から左に移動させることで、駆動用トランジスタ５００の結晶性において電源線５１４と親疎液パターン５５０の形状から結晶粒を大きくすることができて、ＯＬＥＤの駆動能力を増加させることができる。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。

実施形態では、アプリケータの移動によりメニスカス面をチャネル長方向に沿って移動したが、必ずしもこれに限定されるものではなく、他の方向にメニスカス面を移動させるようにしても良い。アプリケータを移動させる代わりに基板側を移動させるようにしても良い。

素子形成部となる親疎液パターンは実施形態に示した例に何ら限定されるものではなく、仕様に応じて適宜変更可能である。補助電極パターンは必ずしも必要はなく、省略することも可能である。例えば、ソース／ドレイン電極につながる信号配線で代用することが可能である。

第４の実施形態では薄膜トランジスタをＯＬＥＤに適用した例を説明したが、これに限らず液晶ディスプレイに適用することができる。つまり、基板上に表示セルとなる単位画素が二次元配列され、各画素毎に該画素を駆動する薄膜トランジスタが設けられた表示装置であれば適用可能である。

本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００…薄膜トランジスタ
１０１…基板
１０２…ゲート電極
１０３…ゲート絶縁膜
１０４，５０４…ソース電極
１０５，５０５…ドレイン電極
１０６…補助電極
１１２…ゲート配線
１１４…ソース配線
１１５…ドレイン配線
１２０…素子形成領域
１２１…親液面
１２２…疎液面
１３０，５３０…半導体薄膜
１３５…結晶粒界
１５０，５５０…素子形成領域（親疎液パターン）
２００…アプリケータ
２０２…半導体溶液
２０３…メニスカス面
５００…駆動用トランジスタ
６００…補助容量
５１４…電源線
５１５…画素電極
５４１…層間絶縁層
５４２…バンク絶縁層
５４３…発光機能層
５４４…電子注入層
５４５…カソード電極
７００…ＯＬＥＤ素子

Claims (10)

1. 絶縁膜上にソース電極およびドレイン電極を形成する工程と、
   前記絶縁膜上の前記ソース電極および前記ドレイン電極間のチャネル部を含む素子形成領域に半導体溶液に対する親液部を形成すると共に、前記絶縁膜上の前記素子形成領域の周辺に前記半導体溶液に対する疎液部を形成する工程と、
   前記親液部及び疎液部上に、半導体材料を溶媒に溶解した半導体溶液をアプリケータと前記基板との間に保持させて線状のメニスカス面を形成し、該メニスカス面を移動させて前記半導体溶液を塗布することにより、前記チャネル部及び前記ソース／ドレイン電極上に半導体薄膜を形成する工程と、
   を含む薄膜トランジスタの製造方法であって、
   前記ソース電極および前記ドレイン電極のうち、前記半導体溶液の塗布の上流側の電極に連続し、該電極の幅よりもチャネル幅方向の幅の広い補助電極を設け、
   前記親液部及び疎液部を形成する際に、前記ソース電極および前記ドレイン電極近傍の前記親液部のチャネル幅方向の長さを、前記ソース電極および前記ドレイン電極よりも長く、且つ前記補助電極よりも短くしたことを特徴とする薄膜トランジスタの製造方法。
2. 基板上にゲート電極を形成する工程と、
   前記基板上に前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に前記ゲート電極に対応させてソース電極およびドレイン電極を形成する工程と、
   前記ゲート絶縁膜上の前記ソース電極および前記ドレイン電極間のチャネル部を含む素子形成領域に半導体溶液に対する親液部を形成すると共に、前記ゲート絶縁膜上の前記素子形成領域の周辺に前記半導体溶液に対する疎液部を形成する工程と、
   前記親液部及び疎液部上に、半導体材料を溶媒に溶解した半導体溶液をアプリケータと前記基板との間に保持させて線状のメニスカス面を形成し、該メニスカス面を移動させて前記半導体溶液を塗布することにより、前記チャネル部及び前記ソース／ドレイン電極上に半導体薄膜を形成する工程と、
   を含む薄膜トランジスタの製造方法であって、
   前記ゲート電極に接続されるゲート配線を有し、前記ゲート絶縁膜上の表面に、前記ゲート配線に沿って前記チャネル部まで、前記半導体溶液に対する親液部を形成し、
   前記メニスカス面の移動によって、前記ゲート配線に沿った親液部上に前記半導体薄膜を形成し、これと連続させて前記チャネル部の親液部に前記半導体薄膜を形成することを特徴とする薄膜トランジスタの製造方法。
3. 前記半導体薄膜を形成する際に、前記メニスカス面をチャネル長方向に沿って移動させることを特徴とする請求項１又は２に記載の薄膜トランジスタの製造方法。
4. 前記親液部及び前記疎液部を形成する際に、前記ソース電極および前記ドレイン電極の近傍で該電極のチャネル幅方向よりも広く前記親液部を形成すると共に、その周辺に前記疎液部を形成することを特徴とする請求項１〜３の何れかに記載の薄膜トランジスタの製造方法。
5. 前記親液部及び疎液部を形成する際に、前記ソース電極および前記ドレイン電極のうち前記半導体溶液の塗布の上流側の電極よりも上流に、該電極面よりも前記半導体溶液と前記基板との間の接触角が大きい親液部を形成することを特徴とする請求項１〜３の何れかに記載の薄膜トランジスタの製造方法。
6. 前記親液部及び疎液部を形成する際に、前記絶縁膜上に、フェノール基が出ている親液面を形成した後、前記チャネル周辺部の所定のパターンで前記フェノール基からなる表面層を除去し、除去した表面にＨＭＤＳ処理で疎液面を形成することを特徴とする請求項１〜３の何れかに記載の薄膜トランジスタの製造方法。
7. 前記ソース電極および前記ドレイン電極の表面は前記半導体溶液に対して親液性を有することを特徴とする請求項１〜６の何れかに記載の薄膜トランジスタの製造方法。
8. 前記絶縁膜上の前記親液部に対する前記半導体溶液の接触角よりも、前記ソース電極および前記ドレイン電極に対する前記半導体溶液の接触角の方が小さいことを特徴とする請求項１〜７の何れかに記載の薄膜トランジスタの製造方法。
9. 絶縁膜上に設けられたソース電極およびドレイン電極と、
   前記ソース電極および前記ドレイン電極の一方に連続して、前記ソース電極および前記ドレイン電極間のチャネル部とは反対側に設けられ、該電極の幅よりもチャネル幅方向の幅の広い補助電極と、
   前記絶縁膜上の前記チャネル部の領域と、前記ソース電極および前記ドレイン電極上、前記ソース電極および前記ドレイン電極につながる少なくとも一方の配線上、及び前記補助電極上に連続して形成され、且つチャネル長方向に結晶粒界が揃った半導体薄膜と、
   を具備し、
   前記半導体薄膜のパターンは、前記ソース電極および前記ドレイン電極近傍のチャネル幅方向の長さが、前記ソース電極および前記ドレイン電極よりも長く、且つ前記補助電極よりも短いことを特徴とする薄膜トランジスタ。
10. 基板上に表示セルとなる単位画素が二次元配列され、各画素毎に該画素を駆動する薄膜トランジスタが設けられた表示装置であって、前記薄膜トランジスタは、
    絶縁膜上に設けられたソース／ドレイン電極と、
    前記ソース電極および前記ドレイン電極の一方に連続して、前記ソース電極および前記ドレイン電極間のチャネル部とは反対側に設けられ、該電極の幅よりもチャネル幅方向の幅の広い補助電極と、
    前記絶縁膜上の前記チャネル部の領域と、前記ソース電極および前記ドレイン電極上、前記ソース電極および前記ドレイン電極につながる少なくとも一方の配線上、及び前記補助電極上に連続して形成され、且つチャネル長方向に結晶粒界が揃った半導体薄膜と、
    を具備し、
    前記半導体薄膜のパターンは、前記ソース電極および前記ドレイン電極近傍のチャネル幅方向の長さが、前記ソース電極および前記ドレイン電極よりも長く、且つ前記補助電極よりも短いことを特徴とする薄膜トランジスタ。

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