JP5695409B2 - 電子部品およびその製造方法 - Google Patents

電子部品およびその製造方法 Download PDF

Info

Publication number
JP5695409B2
JP5695409B2 JP2010282243A JP2010282243A JP5695409B2 JP 5695409 B2 JP5695409 B2 JP 5695409B2 JP 2010282243 A JP2010282243 A JP 2010282243A JP 2010282243 A JP2010282243 A JP 2010282243A JP 5695409 B2 JP5695409 B2 JP 5695409B2
Authority
JP
Japan
Prior art keywords
metal layer
substrate
soldering
electronic component
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010282243A
Other languages
English (en)
Other versions
JP2012129480A (ja
Inventor
佐藤 恵二
恵二 佐藤
均 竹内
均 竹内
中村 敬彦
敬彦 中村
潔 荒武
潔 荒武
理志 沼田
理志 沼田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2010282243A priority Critical patent/JP5695409B2/ja
Publication of JP2012129480A publication Critical patent/JP2012129480A/ja
Application granted granted Critical
Publication of JP5695409B2 publication Critical patent/JP5695409B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48237Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Description

本発明は表面実装型電子部品とその製造法に関するものである。
たとえば水晶振動子等の電子部品は、電子機器の基準発振源や、マイクロコンピュータのクロック源などとして用いられている。
この水晶振動子は中空かつ真空に気密封止された小型の表面実装型パッケージに水晶振動片を封入して構成される表面実装型電子部品が中心となっている。
従来の中空で気密封止された小型の表面実装型パッケージとしてセラミックス、ガラス、結晶化ガラスなどの脆性材料の容器にガラス・金属などの蓋を接合した表面実装型パッケージが製造されている。
このようなパッケージを用いた水晶振動子は、基板にガラスまたは金属製の蓋が接合材で接合されており、外部電極と内部電極とは貫通電極により接続されている。また、内部電極は接続材により水晶振動片と接続されている。また、基板はセラミックス、ガラス、結晶化ガラスなどが使用される。
セラミックスの場合、厚膜導体に電気めっきを施すのが一般的であるが、ガラス、結晶化ガラスなどでは厚膜導体を使用するような高温過程が行えない。また、ガラス、結晶ガラスは、脆く欠けやすいのでバレルめっきによる電気めっきが利用できない。このため外部電極は、Cr、Ni、Auの3層構造をスパッタで形成するのが一般的である(特許文献1、特許文献2)。図6にこの3層構造の外部電極の構造を詳しく示す。
外部電極は、ガラスなどで形成された基板1に対して密着性がよいCr,Tiなどから選ばれる下地金属層12と、下地電極層12上にはんだとの接続をなすNi、Ptなどから選ばれるはんだ付け金属層13と、はんだ付け金属層13上にはんだ付け金属層13の酸化を防止し、はんだ付け時にすみやかにはんだに溶解するAu、Ag、Snなどで形成される保護金属層14とから構成される。
このとき、外部電極として、最も多く利用されるのはCr−Ni−Auの3層構造である。
このような水晶振動子は、外部電極がはんだにより電子装置の回路基板のランドと接続・固定され回路基板とともに電子装置に実装される。
特表2007−528591号公報 特開平10−106883号公報
ところでCr−Ni−Auの3層構造とした場合、Cr、Niの熱膨張率はそれぞれ6.2ppm/℃、13.7ppm/℃とその差が大きい。そのため、はんだ付け後に大きな熱応力が生じ衝撃等により基板とCrあるいはCrとNiの間で剥離が生じやすい。
また、基板として廉価なソーダガラスを用いた場合、ソーダガラスの熱膨張率は約8〜9ppm/℃であるため、ソーダガラスとCrの熱膨張率もやや差がある。
これを改善するために、下地に熱膨張率約9ppm/℃のTiを利用しTi−Ni−Auの3層構造にすると熱応力的には有利であるが、TiとNiははんだ付け時の加熱温度であるはんだ付け温度のような低温でも反応し、脆い金属間化合物を形成するため衝撃等により剥離を生じやすい。
そこで、本発明は上記欠点を改善し表面実装型電子部品の外部電極の耐衝撃性を向上させることを目的とするものである。
上記課題を解決するため本発明では、脆性材料で形成された基板と、前記基板を備えたパッケージと、前記パッケージに設置された電子素子と、前記基板上に形成された外部電極と、を備える電子部品において、前記外部電極が、前記基板上に形成された下地金属層と、前記下地金属層上に形成されたバリア金属層と、前記バリア金属層上に形成されたはんだ付け金属層と、前記はんだ付け金属層上に形成された保護金属層を備え、前記バリア金属層は、前記下地金属層及び前記はんだ付け金属層の熱膨張率と近い熱膨張率を有するとともに、前記下地金属層及び前記はんだ付け金属層とはんだ付け温度より低い温度で反応しない金属で形成されていることを特徴とする。
本発明によれば、はんだ付け時の熱応力を低減することができる。また、下地金属層とはんだ付け金属層の間に脆い金属間化合物相が形成されることを抑制し、衝撃によって破壊しにくい界面を形成することにより、回路基板にはんだ付けした際の衝撃に強い外部電極を得ることができる。
また、前記バリア金属層がVあるいはV合金で形成されることを特徴とする。
また、前記下地金属層がTiあるいはTi合金で形成されることを特徴とする。
また、前記はんだ付け金属層はNi、Co、及びNi合金のいずれかで形成されることを特徴とする。
また、前記基板がソーダガラスであることを特徴とする。
また、前記電子素子が水晶振動片であることを特徴とする。
また、本発明は、脆性材料で形成された基板と、前記基板を備えたパッケージと、前記パッケージに設置された電子素子と、前記基板上に形成され、下地金属層、はんだ付け金属層、及び保護金属層を有する外部電極と、を備える電子部品の製造方法において、前記基板上に前記下地金属層を形成する工程と、前記下地金属層及び前記はんだ付け金属層の熱膨張率と近い熱膨張率を有するとともに、前記下地金属層及び前記はんだ付け金属層とはんだ付け温度より低い温度で反応しないバリア金属層を前記下地金属層上に形成する工程と、前記バリア金属層上に前記はんだ付け金属層を形成する工程と、前記はんだ付け金属層上に前記保護金属層を形成する工程とにより外部電極を形成する工程を備えることを特徴とする。
本発明によれば、はんだ付け時の熱応力を低減することができる。また、下地金属層とはんだ付け金属層の間に脆い金属間化合物相が形成されることを抑制し、衝撃によって破壊しにくい界面を形成することにより、回路基板にはんだ付けした際の衝撃に強い外部電極を得ることができる。
本発明に係る電子部品の外部電極構造の断面図である。 本発明に係る電子部品の断面図である。 本発明に係る電子部品を回路基板へ実装した状態を示す断面図である。 本発明に係る電子部品の断面図である。 本発明に係る電子部品の断面図である。 従来の電子部品の断面図である。
以下に、本発明を詳細に説明する。
以下に、本発明の第一実施形態に係る電子部品を図1から図3を用いて詳細に説明する。
図1は本発明に係る電子部品の外部電極の断面を示す図である。また、図2は、図1の外部電極を備えた電子部品の断面を示す図である。また、図3は、図2の電子部品を回路基板に実装した状態の断面を示す図である。なお、本発明において、電子部品は表面実装型の電子部品である。
本実施形態において、電子素子8は、水晶振動片であり、電子部品100は水晶振動子である。
図2に示すように、電子部品100は、脆性材料で形成された基板1と、基板1を備えたパッケージと、パッケージに設置された電子素子8と、基板1上に形成された外部電極4と、を備えている。
本実施形態において、基板1と蓋2とで内部に中空構造を有する電子部品のパッケージを構成している。また、基板1と蓋2とは、接合部3を介して接合されている。
基板1は、ガラスなどの脆性材料を使用する。また、基板1は特に、ソーダガラスが好都合である。基板1としてソーダガラスの薄板を用いることにより、安価に製造することができる。ソーダガラスは、ソーダ石灰ガラスとも呼ばれ、シリカ(SiO2)、炭酸カルシウム、炭酸ナトリウムを主原料とするガラスであり、フロート法により薄板ガラスを低コストで製造することができる。
また、蓋2は、セラミック、シリコンその他無機単結晶、ガラス、金属、合金などで形成されている。
蓋2をガラスで形成した場合、ガラスにはフロート法で製造した薄板のソーダガラスを利用すると低コスト化が可能である。また、フロート法では平滑度の良好な薄板ソーダガラスの製造が容易である。また、このソーダガラスは研磨性が良好で0.5mmから0.2mmの厚みの平滑な薄板ガラスが比較的容易に得られる。また、ソーダガラスは熱膨張率が水晶振動子に近く、振動特性において有利である。また、基板1にガラスを使用することにより、水晶振動子の周波数の微調整をレーザーにより外部から行うことが出来る。
また、電子素子8は、基板1上に内部電極6及び接続部7を介して設置されている。また、内部電極6は、貫通電極5を介して外部電極4と電気的に接続されている。なお、電子素子8は、必ずしも基板に設置する必要はなく、蓋2上に設置されていてもよい。その際、引き回し電極により外部電極4と電気的に接続する。
貫通電極5としてはAgあるいはAgPd、AgPtなどの金属、合金とガラス・フリットよりなる厚膜ペーストを充填して焼成した厚膜電極、FeNi合金、コバール合金、FeNiCr合金、ジュメット線などの金属リードをガラス・フリットで封止した気密封止電極あるいははんだやめっきなどによる金属封止などが利用できる。なお、特に真空封止を必要としない場合は貫通電極5には導電樹脂なども利用できる。
外部電極4は、基板1上に形成された下地電極層12と、下地電極層12上に形成されたバリア金属層15と、バリア金属層15上に形成され、はんだと接続するはんだ付け金属層13と、はんだ付け金属層13上に形成された保護金属層14を備えている。
下地金属層12は、はんだ、特にその主成分のSnとはんだ付け温度付近で反応したり、又は溶解したりせず、かつ基板1との密着性がよく、基板1と熱膨張率が近いTiまたはTi合金を使用する。Ti合金としては、たとえばTi−6Al−4Vなどが挙げられる。
また、下地金属層12の厚みは0.01μm〜0.3μmで形成することが好ましい。下地金属層12は、0.01μmより薄いとはんだ付け金属層13との拡散等によりガラスとの密着性が劣り、0.3μmより厚いと膜応力によりガラスとの密着性が低下する。
バリア金属層15は、下地金属層12やはんだ付け金属層13の熱膨張率と近い熱膨張率を有し、かつはんだ付け時の加熱温度であるはんだ付け温度付近の約300℃以下で反応しないV(バナジウム)で形成する。これにより、はんだ付け温度付近で反応しないため、このとき、脆い金属間化合物を形成することがない。そのため、衝撃等により剥離を防ぎ、耐久性を向上することができる。また、バリア金属層15は、熱膨張率が大きく変化しない範囲でVを合金化したものでも良い。V合金としてはたとえばV−Ti合金などが例として挙げられる。
バリア金属層15の厚みも下地金属層12と同様の理由により同様の厚みが好ましい。
はんだ付け金属層13、はNiまたはCoあるいはNi合金を使用する。Ni合金としては例えばNi−Co合金、Ni−Cr−Fe合金、Ni−Cr−Mo−Fe合金などが挙げられる。Ni−Cr−Fe合金としては、たとえばインコネル(登録商標)、Ni−Cr−Mo−Fe合金としては、ハステロイ(登録商標)などが例として挙げられる。
これらNi合金の熱膨張率は、約11〜12ppm/℃であり、又Coの熱膨張率は12.3ppm/℃であり、Niの熱膨張率13.7ppm/℃より小さい値をもっている。
以上により、基板1として熱膨張率約8〜9ppm/℃のソーダガラス、下地金属層12として熱膨張率約9ppm/℃のTiあるいはTi合金、バリア金属層15として熱膨張率約8〜9ppm/℃のVあるいはV合金、はんだ付け金属層13として熱膨張率13.7のNi、熱膨張率約11〜12ppm/℃のNi合金、又は熱膨張率12.3ppm/℃のCoという構成となるため、それぞれの熱膨張率の差を小さくできる。また、熱膨張率の差を段階的に緩和できる構成にすることも可能である。これらのように構成することで、はんだ付けの際の熱による応力を低減することができる。
はんだ付け金属層13は0.2μ〜2.0μmの厚みに形成することが好ましい。はんだ付け金属層13が0.2μより薄いと、はんだが下地金属層12にも影響を及ぼしパッケージの基板と下地金属層12の接着強度が低くなる虞がある。また、はんだ付け金属層13が2.0μmより厚くなると膜応力によりが外部電極自体の密着性が低下する虞がある。
ただし、はんだ付け温度が高い場合やリフロー処理等の熱処理を複数回行う場合などを考慮するとはんだ付け金属層13はやや厚めにするほうが好ましく、その場合は0.4μm以上とするのがより好ましい。
保護金属層14は、Au、Ag、Snなどが使用される。この保護金属層14ははんだ付けの際、はんだに溶解する。
保護金属層14の厚みは、例えばAuを用いた場合、0.01μm〜0.5μmで形成することが好ましい。Auを用いた場合、0.01μmより薄くなると保護効果が不十分となりはんだ付け性が大きく低下する虞がある。また、0.5μm以上では、はんだ溶融時の粘度が大きくなるボイド発生の原因となる。
以下、本実施形態に係る電子部品100の製造方法を説明する。
本発明に係る電子部品100は、基板1に形成された貫通孔に貫通電極5を形成する工程を行う。
次に、基板1上に内部電極6を形成する工程を行う。内部電極6はめっき、スパッタなどで形成することができる。
次に、内部電極6上に電子素子8を設置する工程を行う。電子素子8は、接続部7として有機導電性接着剤を使用する、接続部7としてAu−20重量%Snその他の高温はんだを使用する、接続部7としてAuバンプを使用して超音波接合を利用する、または接続部7としてバンプを用いて接続するなどにより内部電極6と接続する。
その後、基板1上に蓋2を設置し、パッケージを形成する工程を行う。このとき、蓋2と基板1の電子素子8を設けた部分との間で外気と遮断された空洞部を形成する。
この工程において、蓋2がガラスの場合、基板1との接合は陽極接合やガラスを直接溶融させるレーザー接合が可能である。また、蓋2と基板1との接合は、間に接合部3として低融点ガラスなどを介在させて接合させることができる。また、蓋2と基板1との接合は、接合部3としてレーザー光吸収材を介在させるレーザー接合が可能である。また、接合部3にAu−20重量%Snはんだなどの高温はんだを使用することもできる。また、接合部3に有機樹脂を用いて加熱・加圧接合などが可能である。
また、蓋2が金属の場合はろう材を挟んでの溶接が可能である。
なお、蓋2に空間を形成するための凹部を形成するには、ガラスのプレス成形を利用することができる。また、エッチングを利用して凹部を形成することもできる。また、サンドブラストを利用して凹部を形成することもできる。また、厚膜法により側壁を形成して蓋2を形成することもできる。また、蓋2の側壁としてガラスプリフォームを接合するなどの方法がある。なお、凹部は蓋2ではなく基板1に形成してもよい。
次に基板1の内部電極6を形成した面と反対の面上に外部電極4を形成する外部電極形成工程を行う。
まず、基板1の内部電極6を形成した面と反対の面に下地金属層12を形成する工程を行う。下地金属層12は、スパッタで形成される。
次に、下地金属層12上にバリア層15を形成する工程を行う。バリア金属層15の形成はスパッタにより行われる。
次に、バリア金属層15上にはんだ付け金属層13を形成する工程を行う。
次に、はんだ付け金属層13上に保護金属層14を形成する工程を行う。
以上のように各金属層の形成をスパッタで行うことにより、金属の種類にほぼ関係なく密着性によい金属層がガラスに形成できる。
また、各金属層の形成には、本発明の部品のように給電構造がとれないものでは無電解めっきが利用しうる。なお、無電解めっきでは、利用できる金属に制約がある。
以上により、図2に示すような電子部品100を形成することができる。
図3に示すように、以上のように形成した電子部品100は、外部電極4とはんだ9を接合することにより、電子回路基板11上のランド10に接続される。このときはんだ9は、Pbフリーはんだを用いることができる。なお、説明した製造方法は、一例であり、これに限定されるものではない。
図4は、本発明の第二実施形態の電子部品の断面図である。なお、第一実施形態と同様の構成については説明を省略する。
本実施形態は、第一実施形態と内部電極7の外部への取り出しは層間電極16によって行われ、層間電極16から引き回し電極17によって外部電極4と接続される点で異なる。
図5は、本発明の第三実施形態の電子部品の断面図である。なお、第一実施形態と同様の構成については説明を省略する。
本実施形態は、第一実施形態と異なり、光センサのような電子素子18が基板1上の内部電極6にワイヤボンディング19により接続されている点、電子素子18の封止を蓋ではなく樹脂、ガラスなどの封止剤20により封止している点で異なる。
以上のようなガラスなどを基板に使用した表面実装パッケージ型の本発明の各種電子部品は電子回路基板にPbフリーはんだで接続・固定し実装した状態で優れた各種信頼性を保持することができる。
特に、落下衝撃性は、Cr−Ni−Auの3層構造の外部電極より非常に優れている。
なお、上記では電子部品として水晶振動片を搭載した水晶振動子を例にのべたが、SAWフィルター、受・発光デバイスのような半導体やICチップや加速度センサ、圧力センサその他のMEMSセンサ、光部品、高周波部品、マルチ・チップ・モジュールなどの複数のチップや要素からなる電子素子を封止した形態の表面実装パッケージをもつ電子部品、複合部品であっても同様に本発明は適用できるのは勿論である。
この場合たとえば電子素子の電極とパッケージの内部電極との接続はワイヤボンディングやバンプ電極なども利用できる。
更に封止方法としては中空封止だけでなく、LEDなどの半導体を封入し樹脂あるいはガラスを充填したような中実のパッケージ形態をもつ表面実装電子部品にも本発明は適用できる。
この場合ベースに側壁を形成し樹脂あるいはガラスを充填したような表面実装パッケージ形態あるいはベースにチップ状電子素子を搭載し樹脂封止ないし樹脂コートしたようなパッケージ形態の表面実装電子部品にも本発明は適用できる。
1 ガラス基板
2 蓋
3 接合材
4 外部電極
5 貫通電極
6 内部電極
7 接続材
8 水晶振動片
9 はんだ
10 ランド
11 回路基板
12 下地金属層
13 はんだ付け金属層
14 保護金属層
15 バリア金属層
16 層間電極
17 引き回し電極
18 電子素子
19 ワイヤボンディング
20 封止樹脂
100 電子部品

Claims (4)

  1. 脆性材料で形成された基板と、前記基板を備えたパッケージと、前記パッケージに設置された電子素子と、前記基板上に形成された外部電極と、を備える電子部品において、
    前記外部電極が、前記基板上に形成された下地金属層と、前記下地金属層上に形成されたバリア金属層と、前記バリア金属層上に形成されたはんだ付け金属層と、前記はんだ付け金属層上に形成された保護金属層を備え、
    前記バリア金属層は、前記下地金属層及び前記はんだ付け金属層の熱膨張率と近い熱膨張率を有するとともに、前記下地金属層及び前記はんだ付け金属層とはんだ付け温度より低い温度で反応しない金属で形成され
    前記バリア金属層はVあるいはV合金で形成され、前記下地金属層はTiあるいはTi合金で形成され、前記はんだ付け金属層はNi、Co、及びNi合金のいずれかで形成されることを特徴とする電子部品。
  2. 前記基板がソーダガラスであることを特徴とする請求項1に記載の電子部品。
  3. 前記電子素子が水晶振動片であることを特徴とする請求項1又は2に記載の電子部品。
  4. 脆性材料で形成された基板と、前記基板を備えたパッケージと、前記パッケージに設置された電子素子と、前記基板上に形成され、下地金属層、はんだ付け金属層、及び保護金属層を有する外部電極と、を備える電子部品の製造方法において、
    前記基板上に前記下地金属層を形成する工程と、
    前記下地金属層及び前記はんだ付け金属層の熱膨張率と近い熱膨張率を有するとともに、前記下地金属層及び前記はんだ付け金属層とはんだ付け温度より低い温度で反応しないバリア金属層を前記下地金属層上に形成する工程と、
    前記バリア金属層上に前記はんだ付け金属層を形成する工程と、
    前記はんだ付け金属層上に前記保護金属層を形成する工程とにより外部電極を形成する外部電極形成工程を備え
    前記バリア金属層はVあるいはV合金で形成され、前記下地金属層はTiあるいはTi合金で形成され、前記はんだ付け金属層はNi、Co、及びNi合金のいずれかで形成されることを特徴とする電子部品の製造方法。
JP2010282243A 2010-12-17 2010-12-17 電子部品およびその製造方法 Active JP5695409B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010282243A JP5695409B2 (ja) 2010-12-17 2010-12-17 電子部品およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010282243A JP5695409B2 (ja) 2010-12-17 2010-12-17 電子部品およびその製造方法

Publications (2)

Publication Number Publication Date
JP2012129480A JP2012129480A (ja) 2012-07-05
JP5695409B2 true JP5695409B2 (ja) 2015-04-08

Family

ID=46646182

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010282243A Active JP5695409B2 (ja) 2010-12-17 2010-12-17 電子部品およびその製造方法

Country Status (1)

Country Link
JP (1) JP5695409B2 (ja)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2773775B2 (ja) * 1989-05-18 1998-07-09 関西日本電気株式会社 半導体装置
JPH08293522A (ja) * 1995-04-24 1996-11-05 Mitsubishi Materials Corp 半導体装置の耐熱電極
JPH10106883A (ja) * 1996-10-03 1998-04-24 Murata Mfg Co Ltd 積層セラミック電子部品
US20040232535A1 (en) * 2003-05-22 2004-11-25 Terry Tarn Microelectromechanical device packages with integral heaters
JP5224522B2 (ja) * 2008-10-31 2013-07-03 京セラクリスタルデバイス株式会社 圧電振動子及びその製造方法
JP5527722B2 (ja) * 2009-05-13 2014-06-25 エスアイアイ・クリスタルテクノロジー株式会社 電子装置

Also Published As

Publication number Publication date
JP2012129480A (ja) 2012-07-05

Similar Documents

Publication Publication Date Title
JP4938779B2 (ja) 微小電子機械機構装置およびその製造方法
JP5318685B2 (ja) 電子部品およびその製造方法
JP2012129481A (ja) 電子部品及びその製造方法
JP2007184859A (ja) 気密封止構造および圧電デバイスとその製造方法
JP4555369B2 (ja) 電子部品モジュール及びその製造方法
JP2010004216A (ja) 電子部品およびその電子部品を有する電子回路基板
JP2009065437A (ja) 水晶デバイス
JP2010166018A (ja) 電子部品およびその製造方法
JP4791742B2 (ja) 電子部品のはんだ接合方法
JP5853702B2 (ja) 圧電振動デバイス
JP2005286273A (ja) 回路基板、回路基板の製造方法、電子デバイス、電子デバイスの製造方法
JP5435625B2 (ja) 電子部品、及び電子部品製造方法
JP5695409B2 (ja) 電子部品およびその製造方法
JP2012114119A (ja) 電子部品およびその製造方法
JP5764355B2 (ja) 電子部品およびその製造方法
JP2007208040A (ja) 回路基板とその製造方法
JP2007194553A (ja) 回路基板とその製造方法
JP2011176088A (ja) 気密封止用パッケージ
JP2004179361A (ja) 蓋部材およびそれを用いた電子部品収納用容器
JP3339964B2 (ja) 表面実装型水晶発振器及びその製造方法
JP2009141234A (ja) 表面実装部品パッケージとその製造方法
JP5145964B2 (ja) 電子部品の本体筐体部材、電子部品、および電子部品の製造方法
JPH1167950A (ja) 電子部品収納用パッケージ
JP4946329B2 (ja) 圧電デバイス
JP2007300406A (ja) 圧電デバイス

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131010

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140612

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140708

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140828

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150206

R150 Certificate of patent or registration of utility model

Ref document number: 5695409

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250