JP5610043B2 - 電気光学装置用基板、電気光学装置、電子機器及び投射型表示装置 - Google Patents

Description

本発明は、反射型液晶パネル用基板等の電気光学装置用基板に関し、特に、画素選択用
素子領域の上に画素領域を積層した電気光学装置用基板に関する。

反射型液晶パネルをライトバルブとして用いた投写型表示装置（液晶プロジェクタ）は
、図１７に示すように、システム光軸Ｌ₀ に沿って配置した光源部１１０、インテグレー
タレンズ１２０、及び偏光変換素子１３０から概略構成される偏光照明装置１００と、偏
光照明装置１００から射出されたＳ偏光束をＳ偏光束反射面２０１により反射させる偏光
ビームスプリッタ２００と、偏光ビームスプリッタ２００のＳ偏光束反射面２０１から反
射された光のうち青色光（Ｂ）の成分を分離するダイクロイックミラー４１２と、分離さ
れた青色光（Ｂ）を変調する反射型液晶ライトバルブ３００Ｂと、ダイクロイックミラー
４１２によって青色光が分離された後の光束のうち赤色光（Ｒ）の成分を反射させて分離
するダイクロイックミラー４１３と、分離された赤色光（Ｒ）を変調する反射型液晶ライ
トバルブ３００Ｒと、ダイクロイックミラー４１３を透過する残りの緑色光（Ｇ）を変調
する反射型液晶ライトバルブ３００Ｇと、３つの反射型液晶ライトバルブ３００Ｒ，３０
０Ｇ，３００Ｂにて変調された光を光路逆進させてダイクロイックミラー４１３，４１２
，偏光ビームスプリッタ２００にて合成し、この合成光をスクリーン６００へ投写する投
写レンズからなる投写光学系５００とから構成されている。各反射型液晶ライトバルブ３
００Ｒ，３００Ｇ，３００Ｂには、それぞれ図１８の断面図に示すような反射型液晶パネ
ル３０が用いられている。

この反射型液晶パネル３０は、ガラス又はセラミック等からなる支持基板３２上に接着
剤で固着された反射型液晶パネル用基板３１と、この反射型液晶パネル用基板３１上をシ
ール材３６で枠形状に囲み、間隔をおいて対向配置した透明導電膜（ＩＴＯ）からなる対
向電極（共通電極）３３を持つ光入射側のガラス基板３５と、反射型液晶パネル用基板３
１とガラス基板３５との間のシール材３６で封止された隙間内において充填された周知の
ＴＮ（Twisted Nematic ）型液晶又は電圧無印加状態で液晶分子が略垂直配向するＳＨ（
Super Homeotropic ）型液晶３７とを有している。

この反射型液晶パネル３０に用いられる反射型液晶パネル用基板３１の拡大した平面レ
イアウトを図１９に示す。反射型液晶パネル用基板３１は、図１８に示す多数の画素電極
１４がマトリクス状に配置された矩形の画素領域（表示領域）２０と、画素領域２０の左
右辺の外側に位置し、ゲート線（走査電極，行電極）を走査するゲート線駆動回路（Ｙド
ライバ）２２Ｒ，２２Ｌと、画素電極１４の上辺の外側に位置し、データ線（信号電極，
列電極）についてのプリチャージ及びテスト回路２３と、画素電極１４の下辺の外側に位
置し、データ線に画像データに応じた画像信号を供給する画像信号サンプリング回路２４
と、ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，及び画像信号
サンプリング回路２４の外側には前述したシール材３７が位置決めされる枠形状のシール
領域２７と、下側端に沿って配列されており、異方性導電膜（ＡＣＦ）３８を介してフレ
キシブルテープ配線３９に固着接続される複数の端子パッド２６と、この端子パッド２６
の列とシール領域２７との間に位置し、データ線に対し画像データに応じた画像信号を供
給するデータ線駆動回路（Ｘドライバ）２１と、そのデータ線駆動回路２１の両脇に位置
し、ガラス基板３５の対向電極３３に給電するための中継端子パッド（いわゆる銀点）２
９Ｒ，２９Ｌとから構成されている。

なお、シール領域２７の内側に位置する周辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ，
プリチャージ及びテスト回路２３，及び画像信号サンプリング回路２４）にも、光が入射
するのを防止するため、最上層の画素電極１４と同層の遮光膜２５（図１８参照）が設け
られている。

図２０は反射型液晶パネル用基板３１の画素領域２０の一部を拡大して示す平面図で、
図２１は図２０中のＡ−Ａ′に沿って切断した状態を示す切断図である。図２０において
、１は単結晶シリコンのＰ^--型半導体基板（Ｎ^--型半導体基板でも良い）で、２０mm角の
大形サイズである。２はこの半導体基板１のうち素子（ＭＯＳＦＥＴなど）形成領域の表
面（主面）側に形成されたＰ型ウェル領域、３は半導体基板１の素子非形成領域における
素子分離用に形成されたフィールド酸化膜（いわゆるＬＯＣＯＳ）である。図２１に示す
Ｐ型ウェル領域２は、例えば画素数７６８×１０２４というような画素がマトリクス状に
配置された画素領域２０の共通ウェル領域として形成されており、周辺回路（ゲート線駆
動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２
４，及びデータ駆動回路２１）を構成する素子を作り込む部分のＰ型ウェル領域２′（図
２２参照）とは分離されている。

フィールド酸化膜３には１画素毎の区画領域に２つの開口部が形成されている。一方の
開口部の内側中央にゲート絶縁膜４ｂを介して形成されたポリシリコン又はメタルシリサ
イド等からなるゲート電極４ａと、このゲート電極４ａの両側のＰ型ウェル領域２の表面
に形成されたＮ⁺ 型ソース領域５ａ，Ｎ⁺ 型ドレイン領域５ｂとは画素選択用のＮチャネ
ル型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を構成している。行方向に隣接
する複数の画素の各ゲート電極４ａは走査線方向（画素行方向）に延在してゲート線４を
構成している。

また、他方の開口部の内側のＰ型ウェル領域２の表面に形成された行方向共通のＰ型容
量電極領域８と、このＰ型容量電極領域８の上に絶縁膜（誘電膜）９ｂを介して形成され
たポリシリコン又はメタルシリサイド等からなる容量電極９ａとは画素選択用ＭＯＳＦＥ
Ｔで選択された信号を保持するための保持容量Ｃを構成している。

ゲート電極４ａ及び容量電極９ａの上には第１の層間絶縁膜６が形成され、この絶縁膜
６上にはアルミニウムを主体とする第１のメタル層が形成されている。第１のメタル層に
は、列方向に延在するデータ線７（図２０参照），データ線７から櫛歯状に突出してコン
タクトホール６ａを介してソース領域４ｂに導電接触するソース電極配線７ａ，コンタク
トホール６ｂを介してドレイン領域５ｂに導電接触すると共にコンタクトホール６ｃを介
して容量電極９ａに導電接触する中継配線１０とが含まれる。

データ線７，ソース電極配線７ａ及び中継配線１０を構成する第１のメタル層の上には
第２の層間絶縁膜１１が形成され、この第２の層間絶縁膜１１上にはアルミニウムを主体
とする第２のメタル層が形成されている。この第２のメタル層は画素領域２０の一面を覆
う遮光膜１２が含まれる。なお、この遮光膜１２を構成する第２のメタル層は、画素領域
２０の周囲に形成される周辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及び
テスト回路２３，画像信号サンプリング回路２４，及びデータ駆動回路２１）において素
子間の接続用配線１２ｂ（図２２参照）を構成する。

遮光膜１２の中継配線１０に対応する位置にはプラグ貫通用開口部１２ａが開けられて
いる。遮光膜１２の上には第３の層間絶縁膜１３が形成され、この第３の層間絶縁膜１３
の上に略１画素分に対応した矩形状の反射電極としての画素電極１４が形成されている。
遮光膜１２の開口部１２ａに対応してその内側に位置するように、第３，第２の層間絶縁
膜１３，１１を貫通するコンタクトホール１６が設けられている。このコンタクトホール
１６内にはタングステン等の高融点金属をＣＶＤ法により埋め込んだ後、第３の層間絶縁
膜１３の上に堆積した高融点金属層と第３の層間絶縁膜１３の表面側をＣＭＰ（化学的機
械研磨）法で削り込んで鏡面様に平坦化する。次いで、例えば低温スパッタ法によりアル
ミニウム層を成膜し、パターニングにより一辺が１５〜２０μｍ程度の矩形状の画素電極
１４を形成する。中継配線１０と画素電極１４とは柱状の接続プラグ（層間導電部）１５
で電気的に接続されている。そして、画素電極１４の上にはパッシベーション膜１７が全
面的に形成されている。

なお、接続プラグ１５の形成方法としては、ＣＭＰ法で第３の層間絶縁膜１３を平坦化
した後、コンタクトホールを開口し、その中にタングステン等の高融点金属を埋め込む方
法もある。

このような第３の層間絶縁膜１３に対するＣＭＰ法による平坦化処理は、その上に成膜
される反射電極としての表面鏡面様の画素電極１４を画素毎に成膜するための必須プロセ
スである。また、画素電極１４の上に保護膜を介して誘電体ミラー膜を形成する場合でも
必要となる。このＣＭＰ法は、スクライブ前のウエハを化学的なエッチングと機械的な研
磨とを併せて進行せしめる成分からなるスラリー（砥液）を用いて研磨する手法である。

ところが、画素領域２０では、画素選択用ＭＯＳＦＥＴや保持容量Ｃの電極配線７ａ，
１０や遮光膜１２が下地層として形成されており、また、図２２に示すように、周辺回路
領域（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号サ
ンプリング回路２４，及びデータ駆動回路２１）では、画素選択用ＭＯＳＦＥＴの電極配
線７ａ，素子相互間の配線１２ｂが下地層として形成されており、更に、端子パッド２６
の領域では第１のメタル層からなる下層膜６ａ，第２のメタル層からなる上層膜２６ｂが
積み重ね形成されているため、第３の層間絶縁膜１３の成膜直後では図２２の点線で示す
表面レベル１３ａは画素領域，周辺回路領域及び端子パッド領域で盛り上がっている。か
かる表面起伏の大きな第３の層間絶縁膜１３の被研磨面をＣＭＰ法で研磨処理すると、図
２２の実線で示す研磨仕上がりレベル１３ｂも必然的に点線で示す表面起伏が反映したも
のとなる。本願の発明者による鋭意研究によれば、このような研磨処理を施した液晶パネ
ル用基板３１においては、特に、画素領域２０上の第３の層間絶縁膜１３の表面の平坦化
が重要であることが判明した。

この画素領域２０上の第３の層間絶縁膜１３を平坦化する技術として、中継配線１０等
の第１のメタル層と第２のメタル層（遮光膜）１２との間に画素毎の孤立したメタル層の
ダミーパターンを予め介在させて底上げし、遮光膜１２の全表面の起伏を抑える構造が採
用されている。しかし、このような画素毎の底上げのためだけに中間メタル層を成膜する
と、層間絶縁膜の成膜工程も追加せざるを得ない。また、研磨前の層間絶縁膜の表面起伏
が抑えられていると、却ってＣＭＰ処理の初期研磨レートが低くなり、層間絶縁膜１３の
表面を鏡面様に平坦化するために必要な研磨時間が長くなり、砥液の消費も増大する。従
って、画素領域２０の画素毎にダミーパターンを成膜する構造は、製造プロセス上のデメ
リットがあり、製造コスト高を招く。

特願平８−２７９３８８号公報 特開平９−６８７１８号公報

図２３は第３の層間絶縁膜１３を膜厚約２４０００Åで成膜した後、その画素領域２０
の中心部の第３の層間絶縁膜１３の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施し
た液晶パネル用基板３１における研磨後の第３の層間絶縁膜１３の膜厚分布を示す等膜厚
線図である。また、図２４中のプロット×印を連ねるグラフは図２３中のａ−ａ′線に沿
うシール左辺縦方向の残膜厚の分布を示し、図２５中のプロット×印を連ねるグラフは図
２３中のｂ−ｂ′線に沿う画素中央縦方向の残膜厚の分布を示し、図２６中のプロット×
印を連ねるグラフは図２３中のｃ−ｃ′線に沿うシール上辺横方向の残膜厚の分布を示し
、図２７中のプロット×印を連ねるグラフは図２３中のｄ−ｄ′線に沿う画素中央横方向
の残膜厚の分布を示し、図２８中のプロット×印を連ねるグラフは図２３中のｅ−ｅ′線
に沿う画素中央横方向の残膜厚の分布を示す。

図２３〜図２８から判るように、画素領域２０及びシール領域２７での最大膜厚差は約
６１２０Åもあり、画素領域２０及びシール領域２７を含め基板全体に亘る平坦性はまだ
不十分なものである。また、端子パッド２６の周囲領域やシール領域２７の上下辺の中央
部が過研磨状態となっている一方、シール領域２７の左右辺の中央部が研磨不足状態とな
っている。

図２２に示すように、端子パッド２６の領域ではスポット状孤立高の端子パッド２６が
離散的に列状に配されているため、第３の層間絶縁膜１３で覆われた孤立高１３ｃの部分
に易研磨性が現れる。従って、端子パッド２６の領域は画素領域２０よりも初期研磨レー
トが大きくなるため、画素領域２０がまだ充分平坦化されないのに、端子パッド２６の領
域が過剰研磨されて下地層（上層膜２６ｂ）が露出してしまう危険性がある。

このような端子パッド２６での過剰研磨状態を解消する手段として、予め第３の層間絶
縁膜１３を厚く堆積する方法が挙げられる。この方法によれば、端子パッド２６の領域の
研磨が速く進行しても、下地層が露出する前にこの領域での第３の層間絶縁膜１３の平坦
化がほぼ完了するので、それ以降の研磨レートは初期研磨レートに比べて著しく低下し、
画素領域２０の平坦化のために研磨時間を増やしても、下地層の露出を防ぐことができる
。

しかし、厚い第３の層間絶縁膜１３を形成した場合、接続プラグ１５のためのコンタク
トホール１６が却って深くなり、アスペクト比が大きくなるため、接続プラグ１５を構成
する高融点金属でコンタクトホール１６を埋め難くなる。特に、接続プラグ１５は第２の
層間絶縁膜１１と遮光膜１５を貫通してから第３の層間絶縁膜１３を貫通して画素電極１
４に繋げるための飛び越し層間導電部であり、コンタクトホール１６自身は元々深くなり
易い。また画素電極１４間の隙間から入射する光が開口部１２ａを介してＭＯＳＦＥＴ等
の素子に極力進入し難くするためには、開口部１２ａをできるだけ小さくする必要上、コ
ンタクトホール１６の孔径も細くせねばならない。このため、必然的にコンタクトホール
１６のアスペクト比は大きくなる。それ故、被研磨層の第３の層間絶縁膜１３の薄膜化が
強く要請される。しかし、上述したように、端子パッド２６の領域では第３の層間絶縁膜
１３のＣＭＰ法による平坦化処理の過研磨が顕在化してしまう。

他方、シール領域２７の上下辺の中央部の膜厚は端子パッド２６の領域での過研磨に引
きずられて画素領域２０の膜厚に比べ相対的に薄くなっているため、図２６及び図２８に
示すように、画素領域２０の上下縁又はシール領域２７の上下辺は中央部が過研磨状態で
ある。また、シール領域２７の左右辺の四隅部付近も端子パッド２６の領域での過研磨に
引きずられて膜厚が薄くなり易いが、シール領域２７の左右辺の中央部は研磨前のシール
領域２７の平坦性の故に却って初期研磨レートが落ち研磨し難くなっている。このため、
図２４に示すように、シール領域２７の左右辺や画素領域２０の左右縁は中央部が研磨不
足状態である。このように、画素領域２０の周囲縁やシール領域２７が勾配面を有してい
ると、研磨後の第３の層間絶縁膜１３上に形成される画素電極１４の反射効率の低下や液
晶パネル組立の際のセルギャップ調整の困難やシール材の密着性不具合をもたらし、また
、接続プラグ１５のコンタクトホール１６をＣＭＰ処理後に穴明けする場合は、膜厚不均
一によりコンタクトホールのエッチング時間の最適化が困難となる。

そこで、反射型液晶パネル用基板における遮光膜と画素電極との間に形成される研磨処
理を要する層間絶縁膜についての二律背反した上述の問題点に鑑み、本発明の第１の課題
は、素子領域が形成された基板の上に層間絶縁膜と導電層を交互に繰り返して成膜した積
層膜構造を有する電気光学装置用基板において、成膜工数の追加を招かず、上記の研磨す
べき層間絶縁膜も厚膜化せずに、その層間絶縁膜の研磨レートを均一化できる構造を持つ
液晶パネル用基板等の電気光学装置用基板を提供することにある。

また本発明の第２の課題は、シール領域も画素領域と同様に層間絶縁膜の研磨面が平坦
面となり、画素電極の反射効率の向上，セルギャップ調整の容易化，シール材の密着性向
上，コンタクトホールのエッチング時間の最適化を実現できる液晶パネル用基板等の電気
光学装置用基板を提供することにある。

本発明の電気光学装置用基板は、各画素に対応するスイッチング素子が基板に配置される画素領域において、複数の層間絶縁膜と複数の導電層とが交互に積層された積層膜構造を有しており、前記複数の層間絶縁膜のうち、該複数の導電層のうち最上層の電極を構成する導電層より下層の少なくとも一層の層間絶縁膜が平坦化のための研磨処理がされて成る電気光学装置用基板であって、前記基板の一辺に沿って配列された複数の端子と、前記複数の端子のうちの第１端子に電気的に接続された第１配線と、前記複数の端子のうちの前記第１端子と隣り合う第２端子に電気的に接続された第２配線と、前記第１配線と前記第２配線との間に設けられた島状のメタル層とを備え、前記島状のメタル層は、前記研磨処理された層間絶縁膜よりも下層の導電層と同一層に形成されていることを特徴とする。
また、前記島状のメタル層は、複数の小分けされたパターンからなることを特徴とする。
上記第１の課題を解決するため、本件の参考発明に係る第１の手段は、研磨前の層間絶縁膜の成膜表面レベルを少なくとも画素領域内でできるだけ全面均一に平坦化するべく、上記研磨処理の層間絶縁膜の底上げ用のダミーパターンを画素領域内の空き間に作り込むのではなく、既成配線層を援用して画素領域外に略一面的に形成する点にある。即ち、本件の参考発明は、各画素に対応するスイッチング素子が基板上に配置される画素領域において、複数の層間絶縁膜と複数の導電層とが交互に積層された積層膜構造を有しており、該複数の導電層のうちの最上層の導電層より下層の少なくとも一層の前記層間絶縁膜が研磨処理で平坦化されて成る電気光学装置用基板であって、前記基板上の非画素領域において形成された少なくとも入力端子パッドの近傍には、前記研磨処理の層間絶縁膜よりも下層の前記導電層からなる単層又は複層のダミーパターンを有しており、前記ダミーパターンは、平面的に細分化された複数の小分けダミーパターンから成り、相隣り合う前記入力端子パッドの間は、前記小分けダミーパターンが形成されていない非ダミーパターン領域となっていることを特徴とする。

このようなダミーパターンを入力端子パッドの近傍に配置した構造においては、入力端
子パッドの近傍でもダミーパターン上の研磨の層間絶縁膜の成膜表面レベルが底上げされ
るため、画素領域での研磨処理の層間絶縁膜の成膜表面レベルと略同等レベルになり、表
面レベルが全体に亘り均一化する。このように、被研磨面を均一化すると、ＣＭＰ（化学
的機械研磨）等の研磨を施した際、入力端子パッド領域の近傍・周囲の研磨レートが徒に
速くならず、全体的に一様の研磨レートが得られて、研磨処理の層間絶縁膜の研磨面が従
前に比し平坦化する。このため、画素領域の平坦化も一層良好となり、対向基板等を用い
たセル組立時のセルギャップの制御性を改善できると共に、研磨後の画素領域の層間導電
部等のコンタクトホールのエッチング時間を決定し易くなる。

このような研磨面の一様平坦化が得られると、入力端子パッド部の過研磨により下地の
入力端子パッド層の露出が起こり難くなり、また研磨処理に係る層間絶縁膜の薄膜化も実
現できる。この薄膜化により、画素領域にある層間導電部のコンタクトホールのアスペク
ト比を改善できるので、コンタクトホールの細径化により開口部の細径化に結び付けるこ
とができる。それ故、遮光性能を改善できる。

なお、この層間導電部は、スイッチング素子に電気的に接続する第１の前記導電層と前
記研磨処理の層間絶縁膜の上に成膜された上層の前記導電層とを電気的に接続するもので
あるが、前記ダミーパターンは、第１の導電層からなる第１のダミーパターン、及び第１
の導電層と遮光膜等の上層の導電層との中間にある第２の導電層からなる第２のダミーパ
ターンのいずれか又は両者の積み重ねとすることができる。

そして、画素領域外の入力端子パッドの近傍域にも導電層のダミーパターンが敷き詰め
られていると、このダミーパターンも遮光膜となるため、迷光が画素領域外から基板に作
り込んだ素子領域に入り難くなり、光電流を抑制でき、スイッチング素子特性の改善に役
立つ。

ところで、通常、入力端子パッドと外部配線との接続においては異方性導電膜を熱圧着
するようにしているので、ダミーパターン領域を覆う研磨後の比較的薄い前記層間絶縁膜
が導電性粒子で傷つけられ、入力端子パッドとショートを引き起こす新たな危惧が生じる
。入力端子パッドの近傍に配置されたダミーパターンが引出し配線の領域を除いて四方一
面に略連続して形成されて成る場合、このダミーパターンを介して隣接する入力端子パッ
ド間がショートする虞れがある。

しかし、本発明においては、入力端子パッドの周囲に配置されたダミーパターンが平面
的に細分化された複数の小分けダミーパターンからなるため、成膜直後の研磨処理すべき
層間絶縁膜の表面レベルを均一化しながら、隣接の入力端子パッド間のショートを防止で
きる。小分けダミーパターンの数を増やす程に、ショート確率はより僅少になる。

ここで、相隣り合う入力端子パッドの間は非ダミーパターン領域であることが好ましい
。この非ダミーパターン領域には熱圧着時に強い押し付け力が加わるフレキシブルテープ
配線の導電線に隣接している。仮にダミーパターンが連続して形成されていると、異方性
導電膜中の導電性微粒子によって入力端子パッドとショートする確率が高く、またダミー
パターンとのショートを介して入力端子パッド間のショートを招く危険性もある。非ダミ
ーパターン領域とするのは、このような危険性の高いショートを確実に防止するためであ
る。

この入力端子パッドとその周囲に配置された小分けダミーパターンとの間隔は、配線と
その近傍のダミーパターンとの間隔よりも広く設定されてなる。異方性導電膜の導電性粒
子による入力端子パッドと小分けダミーパターンとの架橋が起こり難くなり、ショートを
極力防止するためである。

また、中継端子パッドとその周囲に配置されたダミーパターンとの間隔は、配線とその
近傍のダミーパターンとの間隔よりも広く設定されてなる。中継端子パッド上では通常銀
ペーストで導通が図られるようになっているが、銀ペーストが中継端子パッドから若干は
み出しても、その近傍のダミーパターンに極力ショートしないようにしている。

上記第２の課題を解決するため、本発明の第２の手段は、端子パッドの近傍域に限らず
、画素領域の周囲に形成されるシール領域とその外側の外周領域および駆動回路の近傍領
域に、前記研磨処理の層間絶縁膜よりも下層の導電層からなる単層又は複層のダミーパタ
ーンを有して成ることを特徴とする。シール領域にダミーパターンが敷設されていないと
、画素領域の前記研磨処理の層間絶縁膜表面は、特にその周辺部分において勾配面となり
易く、この後に形成されるべき上層の導電層の遮光膜の反射効率の低下や、前記研磨処理
の層間絶縁膜の膜厚不均一によるホールのエッチング時間最適化の困難を招来する。この
ような問題を解消するためには、シール領域にダミーパターンを設けると良い。これによ
って画素領域の周辺に近い領域はシール領域も含め前記研磨処理すべき層間絶縁膜の表面
レベルはほぼ均一となるので、研磨処理を施しても画素領域における研磨処理の層間絶縁
膜に勾配面や膜厚不均一は生じ難い。

しかし、ダミーパターンを設けたシール領域の更に外側にダミーパターンが設けられて
いないと、研磨処理によってシール領域上の層間絶縁膜が勾配面となってしまう。これは
、電気光学装置の組立において、対向基板と貼り合わせる際の基板間ギャップ（セルギャ
ップとも言う）の制御に支障を来たしたり、シール材の密着性に不具合を生じたりする。

これを解決するために、シール領域の更に外側の外周領域にも、ダミーパターンを設け
ることが好ましい。

なお、このダミーパターンは、スイッチング素子に電気的に接続する第１の導電層から
なる第１のダミーパターン、及び第１の導電層と遮光膜等の前記上層の導電層との中間に
ある第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねとするこ
とができる。

更に、このシール領域及びシール領域の外周領域に設けるダミーパターンは、スイッチ
ング素子の制御配線層と同層で孤立したパターンの上に積み足されて成ることが好ましい
。また、必要があれば、端子パッドの近傍域のダミーパターンも、スイッチングの制御配
線層と同層で孤立したパターンの上に積み足されて成ることが好ましい。このパターンを
も底上げ用の台板として利用すると、前記研磨処理の層間絶縁膜の表面レベルの平坦化を
更に微細に調節できる。

そしてまた、本発明においては、画素領域の周辺に配置されスイッチング素子に信号を
供給する駆動回路の近傍領域には、前記研磨処理の層間絶縁膜よりも下層の導電層からな
る単層又は複層のダミーパターンを有してもよい。シール領域と画素領域との中間領域な
どにも、ダミーパターンを形成することにより、前記研磨処理の層間絶縁膜の平坦化等に
役立つ。なお、このダミーパターンは、前記第１の導電層からなる第１のダミーパターン
及び前記第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねとす
ることができる。

更に、本発明においては、画素領域の周囲に形成されるシール領域の隅部領域には、前
記研磨処理の層間絶縁膜よりも下層の前記導電層からなる単層又は複層のダミーパターン
を有しており、前記ダミーパターンは、少なくとも平面的に細分化された複数の小分けダ
ミーパターンから成ることを特徴とする。また、前記複数の小分けダミーパターンは、短
冊状に形成されてなり、前記シール領域のいずれかの辺に隣接して配置されてなることを
特徴とする。シール領域の隅部領域内では、シール辺部又は当該隅部の周辺領域のダミー
パターンの様な広い連続拡張面（いわゆるベタ）ではなく、複数の小分けダミーパターン
の分散的集合となっている。このため、シール四隅部における研磨前の層間絶縁膜の表面
は離散的な複数の小分けダミーパターンによる凹凸が反映した面粗さを呈しており、研磨
処理を施すと、四隅部を連続拡張面で形成する場合よりも、初期研磨レートが速くなり、
四隅部の研磨レート並びにシール領域内側の研磨レートと略平等化する傾向で進行するの
で、画素領域及びシール領域の残膜厚バラツキが抑制される。

また、画素領域の周囲に形成されるシール領域には、その隅部領域を除き、前記研磨処
理の層間絶縁膜よりも下層の前記導電層からなる単層又は複層のダミーパターンを有して
成る場合、即ち、四隅部において全くダミーパターンがない（パターン密度ゼロ）場合で
も、隅部が落ち込みその境界部分が立ち上がっている（角ばっている）ため、研磨初期で
はその境界部分が易研磨状態になって勾配面が形成され、除々に画素領域及びシール領域
の内方へ勾配面が波及する。このため、画素領域及びシール領域の全体的な平坦化を得る
ことができる。

なお、このようなダミーパターンは、前記第１の導電層からなる第１のダミーパターン
及び前記第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねとす
ることができる。そしてまた、本発明においては、非画素領域に連続拡張面（いわゆるベ
タ）のダミーパターンを形成するではなく、前記スイッチング素子に電気的に接続する第
１の前記導電層と前記研磨処理の層間絶縁膜の上に成膜された上層の前記導電層とが電気
的に接続されており、前記第１の導電層と前記上層の前記導電層との中間に第２の前記導
電層を含み、前記基板上の非画素領域において前記研磨処理の層間絶縁膜よりも下層に複
数の擬似画素凹凸パターンを有しており、前記擬似画素凹凸パターンは、前記第１の導電
層からなる第１のダミーパターン及び前記第２の導電層からなる第２のダミーパターンの
いずれか又は両者の積み重ねであることを特徴とする。このような擬似画素凹凸パターン
を具える基板では、研磨処理前の層間絶縁膜の画素領域以外の表面にも、画素の表面凹凸
模様と略類似の表面凹凸模様が形成されているため、研磨レートが初期から基板のどの部
分でも略等しくなり、少なくとも画素領域及びシール領域では高精度の表面平坦性を実現
できる。

複数の擬似画素凹凸パターンを非画素領域に非規則的に配置するよりも、基板上の２次
元方向に繰り返し展開形成し、空間規則性を持たせる方が好ましい。画素領域に画素凹凸
パターンがマトリクス状などの空間規則性を有していることに対応させるためである。画
素領域及びシール領域での表面平坦性が顕著になる。

この擬似画素凹凸パターンは、前記第１の導電層からなる第１のダミーパターン及び前
記第２の導電層からなる第２のダミーパターンのいずれか又は両者の積み重ねで構成でき
るが、層間絶縁膜のパターンをも含ませることにより擬似度合いを一層高めることができ
る。

そして、この擬似画素凹凸パターンとしては、少なくとも擬似ゲート線及び擬似データ
線で構成することが好ましい。また前記第１のダミーパターンは少なくとも擬似ゲート線
及び擬似データ線で構成されており、前記第２のダミーパターンは擬似遮光膜で構成され
てもよい。また少なくとも前記画素領域の周囲に形成されるシール領域において、前記擬
似データ線は配線として利用してもよい。これらが画素の凹凸の顕著な（代表的）部分で
あり、また画素領域の凹凸規則性に最も関与するからである。

なお、上記の電気光学装置用基板を用いて電気光学装置が組立られるが、このような電
気光学装置は各種電子機器の表示部に用いるに適している。例えば、投写型表示装置のラ
イトバルブに好適である。

本発明の実施形態１に係る反射型液晶パネルの反射型液晶パネル用基板のレイアウト構成例を示す平面図である。 図１中のＢ−Ｂ′線に沿って切断した状態を示す切断図である。 図２の断面構造に対し端子パッドの構造を変えた状態を示す断面図である。 実施形態１の反射型液晶パネル用基板において画素領域とシール領域の近辺を示す部分平面図である。 実施形態１の反射型液晶パネル用基板においてデータ線駆動回路の近辺を示す部分平面図である。 実施形態１の反射型液晶パネル用基板において端子パッドの近辺を示す部分平面図である。 実施形態１の反射型液晶パネル用基板における端子パッドとフレキシブルテーブ電線との接続状態を示す部分平面図である。 図７中のＡ−Ａ′線に沿って切断した状態を示す切断図である。 実施形態１の反射型液晶パネル用基板において中継端子パッドの近辺を示す部分平面図である。 実施形態１において第３の層間絶縁膜を膜厚約２４０００Åで成膜した後、その画素領域の中心部の第３の層間絶縁膜の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板における研磨後の第３の層間絶縁膜の膜厚分布を示す等膜厚線図である。 本発明の実施形態２に係る反射型液晶パネル用基板においてシール領域の四隅部の近辺を示す部分平面図である。 図１１中のＣ−Ｃ′線に沿って切断した状態を示す断面図である。 実施形態２において第３の層間絶縁膜を膜厚約２４０００Åで成膜した後、その画素領域の中心部の第３の層間絶縁膜の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板における研磨後の第３の層間絶縁膜の膜厚分布を示す等膜厚線図である。 本発明の実施形態３に係る反射型液晶パネル用基板においてシール領域の四隅部の近辺を示す部分平面図である。 図１４中のＣ−Ｃ′線に沿って切断した状態を示す断面図である。 実施形態３において第３の層間絶縁膜を膜厚約２４０００Åで成膜した後、その画素領域の中心部の第３の層間絶縁膜の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板における研磨後の第３の層間絶縁膜の膜厚分布を示す等膜厚線図である。 反射型液晶パネルをライトバルブとして用いた投写型表示装置の一例としてビデオプロジェクタを示す概略構成図である。 反射型液晶パネルを示す断面図である。 従来の反射型液晶パネルに用いる反射型液晶パネル用基板を示す平面図である。 図１９の反射型液晶パネル用基板の画素領域を示す部分平面図である。 図１３中のＡ−Ａ′線に沿って切断した状態を示す切断図である。 図１２中のＢ−Ｂ′線に沿って切断した状態を示す切断図である。 図１９に示す従来の反射型液晶において第３の層間絶縁膜を膜厚約２４０００Åで成膜した後、その画素領域の中心部の第３の層間絶縁膜の残膜厚が約１２０００ÅになるまでＣＭＰ処理を施した液晶パネル用基板における研磨後の第３の層間絶縁膜１３の膜厚分布を示す等膜厚線図である。 図２３の従来例，図１０の実施形態１，図１３の実施形態２及び図１６の実施形態３において、ａ−ａ′線に沿うシール左辺縦方向の残膜厚の分布をそれぞれ示すグラフである。 図２３の従来例，図１０の実施形態１，図１３の実施形態２及び図１６の実施形態３において、ｂ−ｂ′線に沿う画素中央縦方向の残膜厚の分布をそれぞれ示すグラフである。 図２３の従来例，図１０の実施形態１，図１３の実施形態２及び図１６の実施形態３において、ｃ−ｃ′線に沿うシール上辺横方向の残膜厚の分布をそれぞれ示すグラフである。 図２３の従来例，図１０の実施形態１，図１３の実施形態２及び図１６の実施形態３において、ｄ−ｄ′線に沿う画素中央横方向の残膜厚の分布をそれぞれ示すグラフである。 図２３の従来例，図１０の実施形態１，図１３の実施形態２及び図１６の実施形態３において、ｅ−ｅ′線に沿う画素中央横方向の残膜厚の分布をそれぞれ示すグラフである。

次に、本発明の各実施形態を添付図面に基づいて説明する。

〔実施形態１〕
図１は本発明の実施形態１に係る反射型液晶パネルの反射型液晶パネル用基板のレイア
ウト構成例を示す平面図、図２は図１中のＢ−Ｂ′線に沿って切断した状態を示す切断図
である。

図１に示す本例の反射型液晶パネル用基板１３１は、従来の液晶パネル用基板を示す図
１８及び図１９の基板３１と同様に、図１８に示す画素電極１４がマトリクス状に配置さ
れた矩形の画素領域（表示領域）２０と、画素領域２０の左右辺の外側に位置し、ゲート
線（走査電極，行電極）を走査するゲート線駆動回路（Ｙドライバ）２２Ｒ，２２Ｌと、
画素電極１４の上辺の外側に位置し、データ線（信号電極，列電極）についてのプリチャ
ージ及びテスト回路２３と、画素電極１４の下辺の外側に位置し、データ線に画像データ
に応じた画像信号を供給する画像信号サンプリング回路２４と、ゲート線駆動回路２２Ｒ
，２２Ｌ，プリチャージ及びテスト回路２３並びに画像信号サンプリング回路２４の外側
には前述したシール材３６（図１８参照）が位置決めされるシール領域１２７と、下側端
に沿って配列されており、異方性導電膜を介してフレキシブルテープ配線に固着接続され
る複数の入力端子パッド２６と、この端子パッド２６の列とシール領域１２７の下辺との
間に位置し、画像信号サンプリング回路２４にサンプリング信号を供給するデータ線駆動
回路（Ｘドライバ）２１と、そのデータ線駆動回路２１の両脇に位置し、入力端子パッド
２６から液晶交流駆動の振幅中心電圧を図１８に示すガラス基板３５の対向電極３３に給
電するための中継端子パッド（いわゆる銀点）２９Ｒ，２９Ｌとから構成されている。ゲ
ート線駆動回路２２Ｒ，２２Ｌとデータ線駆動回路２１は各々シフトレジスタを有し、シ
フトレジスタでのシフトデータの転送に応じて、走査信号をゲート線に、サンプリング信
号を画像信号サンプリング回路２４に各々供給する。信号サンプリング回路２４はサンプ
リング信号を受けて画像信号をデータ線に供給する。

特に、本例では、画素領域２０を取り囲む枠形状（額縁状）のシール領域１２７はハッ
チングで示すような孤立した連続拡張面（いわゆるベタ）のダミーパターン領域となって
いる。また、入力端子パッド２６，中継端子パッド２９Ｒ，２９Ｌやデータ線駆動回路２
１の周囲もハッチングで示すような連続拡張面のダミーパターン領域となっている。

このパネル基板１３１の画素領域２０の平面構造及び断面構造は図２０及び図２１に示
す構造と同じである。即ち、図２に示すように、大形サイズ（約２０mm角）で単結晶シリ
コンのＰ^--型半導体基板（Ｎ^--型半導体基板でも良い）１の表面（主面）側にはＰ型ウェ
ル領域２が形成されており、その上にはフィールド酸化膜（いわゆるＬＯＣＯＳ）３が形
成されている。このＰ型ウェル領域２は、例えば画素数７６８×１０２４というような画
素がマトリクス状に配置された画素領域２０の共通ウェル領域として形成されており、周
辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信号
サンプリング回路２４及びデータ線駆動回路２１）を構成する素子を作り込む部分のＰ型
ウェル領域２′とは分離されている。

フィールド酸化膜３の１画素毎の区画領域には２つの開口部が形成されており、一方の
開口部の内側中央にゲート絶縁膜４ｂを介して形成されたポリシリコン又はメタルシリサ
イド等からなるゲート電極４ａと、このゲート電極４ａの両側のＰ型ウェル領域２の表面
に形成されたＮ⁺ 型ソース領域５ａ，Ｎ⁺ 型ドレイン領域５ｂとはスイッチング素子，即
ち画素選択用のＮチャネル型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を構成
している。図２０に示すように、行方向に隣接する複数の画素の各ゲート電極４ａは走査
線方向（画素行方向）に延在してゲート線４を構成している。

図２では不図示であるが、図２１に示す如く、他方の開口部の内側のＰ型ウェル領域２
の表面に形成された行方向共通のＰ型容量電極領域８と、このＰ型容量電極領域８の上に
絶縁膜（誘電膜）９ｂを介して形成されたポリシリコン又はメタルシリサイド等からなる
保持電極９ａとは画素選択用ＭＯＳＦＥＴを介して画素電極１４に供給された画像信号を
保持するための保持容量（蓄積容量とも言う）Ｃを構成している。

ここに、容量電極９ａは画素選択用ＭＯＳＦＥＴのゲート電極４ａを構成するポリシリ
コン又はメタルシリサイド層の成膜プロセスを援用して形成できる。また容量電極９ａ下
の絶縁膜（誘電膜）９ｂもゲート絶縁膜４ｂを構成する絶縁膜成膜プロセスを援用して形
成できる。絶縁膜９ｂ，４ｂは熱酸化法で４００〜８００Å程度の膜厚である。容量電極
９ａ，ゲート電極４ａは、ポリシリコン層を１０００〜２０００Å程度の厚さで形成し、
その上にＭｏ又はＷのような高融点金属のシリサイド層を１０００〜３０００Å程度の厚
さに重ねた複層構造である。ソース，ドレイン領域５ａ，５ｂは、上記のゲート電極４ａ
をマスクとしてその両側の基板表面にＮ型不純物をイオン打ち込みで自己整合的に注入し
て形成される。

Ｐ型容量電極領域８は、例えば、専用のイオン打ち込みと熱処理（ドライブイン）によ
るドーピング処理で形成でき、ゲート電極形成工程前にイオン注入を施しても良い。つま
り、絶縁膜９ｂの形成後にＰウェル２と同型の不純物を注入し、Ｐ型ウェル２の表面はそ
の深部よりも高不純物濃度領域に成し、低抵抗層を形成する。Ｐ型ウェル２の好ましい不
純物濃度は１×１０¹⁷cm³ 以下で、１×１０¹⁶〜５×１０¹⁶程度が望ましい。ソース，ド
レイン領域５ａ，５ｂの好ましい表面不純物濃度は１×１０²⁰〜３×１０²⁰cm³ 、Ｐ型容
量電極領域８の好ましい表面不純物濃度は１×１０¹⁸〜５×１０¹⁹cm³ であるが、保持容
量Ｃを構成する絶縁膜９ｂの信頼性及び耐圧の観点からは、１×１０¹⁸〜１×１０¹⁹cm³
が望ましい。

ゲート電極４ａ及び容量電極９ａの上には第１の層間絶縁膜６が形成され、この絶縁膜
６上にはアルミニウムを主体とする第１の導電層（以下，第１のメタル層と言う）が形成
されている。第１のメタル層には、列方向に延在するデータ線７（図２０参照），データ
線７から櫛歯状に突出してコクタクトホール６ａを介してソース領域４ｂに導電接触する
ソース電極配線７ａ，コクタクトホール６ｂを介してドレイン領域５ｂに導電接触すると
共にコクタクトホール６ｃを介して容量電極９ａに導電接触する中継配線１０とが含まれ
る。

ここに、第１の層間絶縁膜６は、例えばＨＴＯ膜（高温ＣＶＤ法により形成される酸化
シリコン膜）を１０００Å程度堆積した上に、ＢＰＳＧ（ボロン及びリンを含むシリケー
トガラス膜）を８０００〜１００００Å程度の厚さで堆積して形成される。ソース電極配
線７ａ及び中継配線１０を構成する第１のメタル層は、例えば下層からＴｉ／ＴｉＮ／Ａ
ｌ／ＴｉＮで積層された４層構造とされる。最下層のＴｉは膜厚が１００〜６００Å程度
、２層目のＴｉＮ層は１０００Å程度、３層目のＡｌ層は４０００〜１００００Å程度、
最上層のＴｉＮ層は３００〜６００Å程度とされる。

この第１のメタル層の上には第２の層間絶縁膜１１が形成され、この第２の層間絶縁膜
１１上にはアルミニウムを主体とする第２の導電層（以下、第２のメタル層と言う）が形
成されている。この第２のメタル層は画素領域２０の大部分を覆い、隣接する画素電極１
４の間隔部を遮光する遮光膜１２が含まれる。なお、この遮光膜１２を構成する第２のメ
タル層は、画素領域２０の周囲に形成される周辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ
，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４，及びデータ線駆動
回路２１）において素子間の接続用配線１２ｂ（図２参照）としても用いられる。

ここに、第２の層間絶縁膜１１は、例えばＴＥＯＳ（テトラエチルオルソシリケート）
を材料としプラズマＣＶＤ法により形成される酸化シリコン膜（以下、ＴＥＯＳ膜と称す
る）を３０００〜６０００Å程度堆積した上に、ＳＯＧ膜（スピン・オン・ガラス膜）を
堆積し、それをエッチバックで削ってから更にその上に第２のＴＥＯＳ膜を２０００〜５
０００Å程度の厚さに堆積して形成される。遮光膜１２等を構成する第２のメタル層は、
第１のメタル層と同様にしても良く、例えば下層からＴｉ／ＴｉＮ／Ａｌ／ＴｉＮで積層
された４層構造とされる。最下層のＴｉは膜厚が１００〜６００Å程度、２層目のＴｉＮ
層は１０００Å程度、３層目のＡｌ層は４０００〜１００００Å程度、最上層のＴｉＮ層
は３００〜６００Å程度とされる。

遮光膜１２の中継配線１０に対応する位置にはプラグ貫通用開口部１２ａが開けられて
いる。遮光膜１２の上には第３の層間絶縁膜１３が形成され、この第３の層間絶縁膜１３
の上に略１画素に対応した矩形状の反射電極としての画素電極１４が形成されている。こ
こに、第３の層間絶縁膜１３も、第２の層間絶縁膜１１と同様にしても良く、ＴＥＯＳ膜
を３０００〜６０００Å程度堆積した上に、ＳＯＧ膜を堆積し、それをエッチバックで削
ってから更にその上に第２のＴＥＯＳ膜を１６０００〜２４０００Å程度の厚さに堆積し
て形成される。或いは、ＴＥＯＳ膜の間にＳＯＧ膜を堆積せず、ＴＥＯＳ膜のみで第３の
層間絶縁膜を構成することも可能である。このときの膜厚は１６０００〜２４０００Å程
度が好ましい。また、ＴＥＯＳ膜の下に窒化シリコン膜を形成したり、ＴＥＯＳ膜の上に
窒化シリコン膜を形成したりすることにより、耐湿性を向上させた構成にしても良い。な
お、窒化シリコン膜が上層となる場合はこの窒化シリコン膜を堆積する前にＴＥＯＳ膜を
ＣＭＰ法等により平坦化するか、窒化シリコン膜そのものをＣＭＰ法等により平坦化する
ことになる。

遮光膜１２の開口部１２ａに対応してその内側に位置するように、第３，第２の層間絶
縁膜１３，１１を貫通するコンタクトホール１６が設けられている。このコンタクトホー
ル１６内にはタングステン等の高融点金属をＣＶＤ法により埋め込んだ後、第３の層間絶
縁膜１３の上に堆積した高融点金属層と第３の層間絶縁膜１３の表面側をＣＭＰ（化学的
機械研磨）法で削り込んで鏡面様に平坦化する。このときの層間絶縁膜１３の残りの膜厚
は、最も薄い部分で約４０００〜１００００Åとなるように研磨量を調整する。

次いで、例えば低温スパッタ法によりアルミニウム層を３００〜５０００Å程度の厚さ
に成膜し、パターニングにより一辺が１５〜２０μｍ程度の矩形状の画素電極１４を形成
する。高融点金属の接続プラグ（層間導電部）１５は、遮光膜１２のメタル層１層分を飛
び越し中継配線１０と画素電極１４とを導通させている。なお、接続プラグ１５の形成方
法としては、ＣＭＰ法で第３の層間絶縁膜１３を平坦化した後、コンタクトホールを開口
し、その中にタングステン等の高融点金属を埋め込む方法もある。また、第２のメタル層
１２の開口部１２ａを大きくし、この開口部１２ａ内に第２のメタル層１２からなる第２
の中継配線を例えば矩形状に形成し、第１の中継配線１０とこの第２の中継配線を接続し
、第２の中継配線と画素電極１４とを接続プラグ１５を介して接続するようにしても良い
。そして、画素電極１４の上には厚さ５００〜２０００Å程度の酸化シリコン等のパッシ
ベーション膜１７が全面的に形成されている。なお、パッシベーション膜１７上には、液
晶パネルを構成する際に配向膜が全面に形成され、ラビング処理が施される。本例では、
画素電極１４が第３の導電層（以下、第３のメタル層と言う）により形成されるが、メタ
ル層をより多層化できるプロセスで基板形成する場合は、より上層で形成しても良い。い
ずれにしても、画素電極１４は複数のメタル層の最上層で形成される。

なお、画素領域２０を覆うパッシベーション膜１７としては上述のように酸化シリコン
膜が用いられるが、周辺回路領域，シール領域，スクライブ部では２０００〜１００００
Å程度の厚さの窒化シリコン膜が用いられる。パッシベーション膜１７の上に誘電体ミラ
ー膜を成膜しても良い。

図１に示すように、矩形の半導体基板１の大部分を占める画素領域２０の周りには枠状
にシール領域１２７が取り囲んでいる。このシール領域１２７は、画素領域２０と液晶が
封入されない非画素領域（周辺回路領域，端子パッド領域，スクライブ領域）との境界領
域であるが、本例ではシール領域１２７内に周辺回路の一部（ゲート線駆動回路２２Ｒ，
２２Ｌ，プリチャージ及びテスト回路２３，画像信号サンプリング回路２４）が含まれて
おり、データ線駆動回路２１のみがシール領域１２７の外側に配置されている。なお、デ
ータ線駆動回路２１をシール領域１２７の内側に配置しても良いことは言う迄もない。

そして、本例のシール領域１２７の断面構造は、図２に示す如く、フィールド酸化膜３
上にゲート電極４ａとは孤立したポリシリコン又はメタルシリサイド等から成る連続拡張
面のパターン１２７ａと、第１のメタル層からなる孤立した連続拡張面の下層ダミーパタ
ーンＡと、第２のメタル層からなる孤立した連続拡張面の上層ダミーパターンＢとが含ま
れている。パターン１２７ａはゲート電極４ａの形成プロセスを援用して形成できる。ま
たダミーパターンＡ，Ｂも第１のメタル層と第２のメタル層でのプロセス援用で形成でき
る。これらパターン１２７ａ，ダミーパターンＡ，Ｂの層厚の分だけ、第３の層間絶縁膜
１３の成膜直後ではその表面レベルが一様に底上げされており、画素領域や周辺回路領域
の表面レベルに略等しくなっている。

シール領域１２７の外側に配されたデータ線駆動回路２１の周囲は勿論のこと、図４〜
図６及び図９のハッチングで示す如く、中継端子パッド２９Ｒ，２９Ｌや入力端子パッド
２６の領域の周囲は配線領域を除いて電気的に浮遊又は電源電圧にクランプされたダミー
パターン領域となっている。即ち、本例の入力端子パッド２６も第１のメタル層からなる
下層２６ａと第２のメタル層からなる上層２６ｂとを積み重ねた構造となっているが、ダ
ミーパターン領域の断面構造においては、フィールド酸化膜３上の第１の層間絶縁膜６上
に形成された第１のメタル層からなる孤立した連続拡張面の下層ダミーパターンＡと、第
２の層間絶縁膜１１上に形成された第２のメタル層からなる孤立した連続拡張面の上層ダ
ミーパターンＢとが含まれている。これらのダミーパターンＡ，Ｂもメタル層のプロセス
援用で形成できる。そして、これらダミーパターンＡ，Ｂの層厚の分だけ、第３の層間絶
縁膜１３の成膜直後ではその表面レベルが積み足されており、その積み足し効果が近傍領
域へ反映するため、入力端子パッド２６の真上部分のレベルは、画素領域や周辺回路領域
の表面レベルと略等しくなっている。

また、図４及び図５に示す如く、シール領域１２７下辺とデータ線駆動回路２１との間
の挾間領域Ｘにおいても、データ線駆動回路２１から延び出た複数の配線Ｌ_OUT 間に孤立
縦長の配線間ダミーパターンＭが敷き詰められている。この配線間ダミーパターンＭもメ
タル層を援用して形成される。

しかし、入力端子パッド２６の形成法は、下層２６ａの上の第２の層間絶縁膜１１に開
けた大きな開口に上層２６ｂを埋め込むものであるから、上層２６ｂに大きな中央窪みが
形成されるため、その真上の第３の層間絶縁膜１３にも窪みが必然的に形成されてしまう
。第３の層間絶縁膜１３の成膜において前述したようにＳＯＧ膜の形成が含まれる場合は
、上層２６ｂの窪みをある程度浅くできる。ただ、入力端子パッド２６の占有面積は配線
電極のコンタクトホールに比し大規模であるため、ＳＯＧ膜の形成工程の追加だけでは、
端子パッド２６真上の第３の層間絶縁膜１３の窪みを充分解消できない。

図３は入力端子パッドの別の構造を示す断面図である。図３においては、下層２６ａの
上に複数の細径のコンタクトホールを開けてから、上層２６ｂ′を埋め込んで端子パッド
２６′が形成される。かかる構造では、コンタクトホール内への上層２６ｂ′の材料の落
ち込み量が少なくなり、且つ微細な窪みが分散するため、上層２６ｂ′表面は平坦化され
る。このため、その上に第３の層間絶縁膜１３を成膜した表面には窪みが反映し難く、平
坦化し易い。

このように、本例では画素領域や周辺回路領域の外部の殆どの領域において、パターン
密度が１００％に近づくように、連続拡張面のダミーパターン領域（ダミーパターンＡ，
Ｂ）が積み重ね形成されているため、第３の層間絶縁膜１３の成膜直後でも、その表面レ
ベルが基板全面に亘って略一様レベルになる。それ故、この後、ＣＭＰ研磨処理を施すと
、第３の層間絶縁膜１３の研磨面は図２又は図３の実線で示すレベルになる。特に、入力
端子パッド２６，２６′の領域では研磨前の第３の層間絶縁膜１３の表面が孤立高とはな
っていないので、その領域では初期研磨レートが速すぎず、入力端子パッド２６，２６′
が露出し難く、研磨レートが均一化する。このため、ＣＭＰ研磨処理時間、即ち、研磨量
を従前量（約４０００Å）よりも増やすことが可能となる。このように研磨レートを均一
化できる利益は、結局、研磨後の第３の層間絶縁膜１３の膜厚を薄くできることをもたら
す。そして、画素領域２０の遮光膜１２の開口部１２ａに開けたコンタクトホール１６の
アスペクト比を改善でき、接続プラグ１５の細径化に寄与するので、開口部１２ａの開口
面積を縮小でき、遮光性能を高めることができる。また、研磨量を増やすことができる利
益は、第３の層間絶縁膜１３がＴＥＯＳ膜のみからなる場合に生じる開口部１２ａの段差
が深くても、ＳＯＧ膜を成膜せずに、ＣＭＰ研磨で段差を緩和できる利益に繋がる。故に
、第３の層間絶縁膜１３の成膜プロセスを簡略化でき、生産性の向上に資する。

本例のダミーパターン領域の平面レイアウトは、図１のハッチングで示すように、シー
ル領域１２７の外側のうちデータ線駆動回路２１，信号配線，電源配線，入力端子パッド
２６，中継端子パッド２９Ｒ．２９Ｌを除いて余すことなく略全面に敷き詰められている
。データ線駆動回路（シフトレジスタとその出力に基づきサンプリング信号を生成する論
理回路とから成る）２１とシール領域１２７との挾間領域Ｘには、図４又は図５に示すよ
うに、配線Ｌ_OUT 間に形成された孤立縦長の配線間ダミーパターンＭと基板の左右端側の
ダミーパターンＮ_R ，Ｎ_Lとが敷き詰められている。配線Ｌ_OUT と配線間ダミーパターン
Ｍとの間隔は５μｍ程度である。データ線駆動回路（シフトレジスタ及び論理回路）２１
から画像信号サンプリング回路２４へはサンプリング信号を出力する出力配線Ｌ_OUT が延
び出ているため、配線間ダミーパターンＭが規則的に敷き詰められている。また、図６に
示すように、入力端子パッド２６の領域から基板の内方へ向かう配線は、データ線駆動回
路２１に入力する配線（ＤＸＩＮ（データ信号），電源Ｖ_ddx，Ｖ_ssx ，クロック信号，
反転クロック信号等）Ｌ_INと、ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテス
ト回路２３に入力する配線（ＤＹＩＮ（データ信号），電源Ｖ_ddy ，Ｖ_ssy ，クロック信
号，反転クロック信号等）とに大別できるため、入力端子パッド２６から一旦列方向（図
示縦方向）に引き出された各配線Ｌは中途の行方向配線領域（図示横方向）Ｗでデータ線
駆動回路２１に入力すべき配線Ｌ_INとそれ以外の配線とに行く手が別れる。このため、入
力端子パッド２６の領域とデータ線駆動回路２１との挾間領域Ｙには、入力端子パッド２
６及びそこからの入力配線の間に形成された孤立矩形の複数の小分けダミーパターンＳ₁
〜Ｓ₃ と、データ線駆動回路２１に入力する配線Ｌ_IN間に形成された孤立矩形の配線間ダ
ミーパターンＴとが敷き詰められている。なお、図６では入力端子パッド２６はその数を
減らして図示されている。

入力端子パッド２６の平面形状は、その略全体を占める矩形状の導電接触部２６１とそ
こから左右いずれの側に寄せて基板内方（列方向）へ細幅状に張り出した配線引出し部２
６２とから成る。基板の左右中央線から右側に位置する入力端子パッド２６の配線引出し
部２６２は導電接触部２６１の左側に寄せて位置しており、基板の左右中央線から左側に
位置する入力端子パッド２６の配線引出し部２６２は導電接触部２６１の右側に寄せて位
置している。配線引出し部２６２間には孤立横長の小分けダミーパターンＳ₂ が配置され
ている。更に、配線引出し部２６２の先部間とそこから引き出された配線Ｌ間には孤立矩
形の小分けダミーパターンＳ₃ が跨がって形成されている。そしてまた、入力端子パッド
２６の基板縁には孤立矩形の小分けダミーパターンＳ₁ が配置されている。

前述した基板の左右端側のダミーパターンＮ_R ，Ｎ_L は入力端子パッド２６の位置まで
及んで形成されており、左右の最外側の入力端子パッド２６の配線引出し部２６２との間
の空き領域には孤立した小分けダミーパターンＳ₂ ′が配置されている。また、ダミーパ
ターンＮ_R ，Ｎ_L の先端は入力端子パッド２６の先端に揃っているが、ダミーパターンＮ
_R ，Ｎ_L の先端側の基板縁隅部には孤立した小分けダミーパターンＳ₀ が配置されている
。なお、小分けダミーパターンの平面形状は、矩形（正方形，長方形）に限らず、種々の
形状（三角形，多角形，曲線形など）を選択できる。例えば、六角形（正六角形）状の小
分けダミーパターンを蜂の巣状に敷き詰めて配置しても良い。

複数の入力端子パッド２６は図１８に示す如く異方性導電膜（ＡＣＦ）３８を介してフ
レキシブルテープ配線３９に熱圧着で接続される。図６の破線は異方性導電膜３８の占め
る領域の縁を示す。フレキシブルテープ配線３９は、図７及び図８に示す如く、絶縁性の
フレキシブルテープ３９ａと、この上に被着された複数本のストライプ状の導電線３９ｂ
とからなる。このフレキシブルテープ３９ａの端部と入力端子パッド２６の列との間には
異方性導電膜３８が挟まれている。異方性導電膜３８は粒径５〜１０μｍ程度の導電性粒
子３８ａと接着用絶縁樹脂材３８ｂとからなる。その膜厚が２〜１０μｍ程度にまで押し
潰されるまでフレキシブルテープ３９ａを圧着する。端子パッド２６とフレキシブルテー
プ配線３９の導電線３９ｂとは押し潰されて離散的に分布する導電性粒子３８ａを介して
導電接続するため、異方性導電膜３８はその厚み方向にのみ導電性を有している。なお、
図７及び図８でも入力端子パッド２６はその数を減らして図示されている。

入力端子パッド２６の周囲にダミーパターン領域（ダミーパターンＡ，Ｂ）を積み足す
と、前述したように入力端子パッド２６上の成膜直後の第３の層間絶縁膜１３の表面レベ
ルが孤立高ではなく画素領域２０のそれと略同等になるので、研磨工程では入力端子パッ
ド２６の領域でも初期研磨レートが下がり、入力端子パッド２６自身の研磨を防止できる
と共に、第３の層間絶縁膜１３の薄膜化を実現できる。ここで、仮に各入力端子パッド２
６の周囲にダミーパターン領域が連続一面に形成されていると、異方性導電膜３８を熱圧
着する場合、導電性微粒子３８ａとダミーパターンを介して入力端子パッド２６間がショ
ートする虞れがある。

しかし、本例では、入力端子パッド２６間にはダミーパターンを設けず、非ダミーパタ
ーン領域Ｅとなっており、入力端子パッド２６の周囲は小分けダミーパターンＳ₁ 〜Ｓ₃
で敷き詰められている。このため、入力端子パッド２６間のショートを防止できる。入力
端子パッド２６と小分けダミーパターンＳ₀ 〜Ｓ₃ との間隔や、小分けダミーパターンＳ
₀ 〜Ｓ₃ 間の間隔は、配線ＬとダミーパターンＳ₄ との間隔（約５μｍ）よりも広く設定
されている。異方性導電膜３８を介したショートを防止するためである。

なお、入力端子パッド２６の領域において成膜直後の第３の層間絶縁膜１３の孤立高を
更に低減するため、入力端子パッド２６間にもダミーパターンを形成しても良いが、入力
端子パッド２６間のショートを防止すためには、入力端子パッド２６間に形成されるダミ
ーパターンも小分けダミーパターンとする。小分けダミーパターンの小分け数を増やす程
に、ショート確率はより僅少になる。ただ、小分け数が増せば増すほど、ダミーパターン
領域上の成膜直後の第３の層間絶縁膜１３の表面に起伏が顕在化するため、適度の数を選
定することが好ましい。小分けダミーパターンの平面形状は、矩形（正方形，長方形）に
限らず、種々の形状（三角形，多角形，曲線形など）を選択できる。例えば、六角形（正
六角形）状の小分けダミーパターンを蜂の巣状に敷き詰めて配置しても良い。

図９は中継端子パッド２９Ｒの周辺を示す部分平面図である。中継端子パッド２９Ｒ（
２９Ｌ）は、データ線駆動回路２１の脇で最外側の端子パッド２６からの配線（液晶の交
流駆動における液晶印加電圧の極性反転の基準となる電位の供給配線）Ｌに繋がった矩形
パッドであり、銀ペーストを着けてガラス基板３５の対向電極３３に導電接続される。こ
の中継端子パッド２９Ｒ（２９Ｌ）の周囲にはダミーパターンＮ_R ，Ｎ_L が形成されてい
る。このため、中継端子パッド２９Ｒ（２９Ｌ）においても端子パッド２６と同様に、成
膜直後の第３の層間絶縁膜１３の表面レベルを均一化できる。

本例では中継端子パッド２９ＲとダミーパターンＮ_R との間隔を例えば７０μｍに設定
してあり、銀ペーストを付着させた際のはみ出しが多少起こっても、ショートし難い間隔
に設定してある。即ち、中継端子パッド２９ＲとダミーパターンＮ_R との間隔は、配線と
その近傍のダミーパターンとの間隔より広く設定されている。なお、中継端子パッド２９
Ｒ周囲のダミーパターンも小分けダミーパターンとしても良い。

図１０は、実施形態１において第３の層間絶縁膜１３を膜厚約２４０００Åで成膜した
後、その画素領域２０の中心部の第３の層間絶縁膜１３の残膜厚が約１２０００Åになる
までＣＭＰ処理を施した液晶パネル用基板１３１における研磨後の第３の層間絶縁膜１３
の膜厚分布を示す等膜厚線図である。また、図２４中のプロット△印を連ねるグラフは図
１０中のａ−ａ′線に沿うシール左辺縦方向の残膜厚の分布を示し、図２５中のプロット
△印を連ねるグラフは図１０中のｂ−ｂ′線に沿う画素中央縦方向の残膜厚の分布を示し
、図２６中のプロット△印を連ねるグラフは図１０中のｃ−ｃ′線に沿うシール上辺横方
向の残膜厚の分布を示し、図２７中のプロット△印を連ねるグラフは図１０中のｄ−ｄ′
線に沿う画素中央横方向の残膜厚の分布を示し、図２８中のプロット△印を連ねるグラフ
は図１０中のｅ−ｅ′線に沿う画素中央横方向の残膜厚の分布を示す。

これらの図から判るように、画素領域２０及びシール領域１２７での最大膜厚差は約２
７２０Åであり、等厚線の間隔（膜厚差１０００Å）が図２３のそれに比し相当広くなっ
ている。画素領域２０の平坦性が２倍以上も改善されている。基板（チップ）全体での最
大膜厚差は約２９１０Åに抑制されている。シール領域１２７の上辺の中央部が低い勾配
は略１／２以下に減少し、シール領域１２７の下辺の中央部が低い勾配は略１／４以下に
も減少している。更に、シール領域１２７の左右辺は上隅部が最も薄く、中央部が高い勾
配が解消されており、勾配は略１／４以下にも減少している。このような顕著な改善は、
画素領域２０や周辺回路領域の外部の殆どの領域において、連続拡張面（ベタ）のダミー
パターン領域（ダミーパターンＡ，Ｂ）が敷き詰められているためである。

しかし、画素領域２０の最大膜厚差を１０００Å以下に抑えることが望まれる。画素領
域２０の膜厚分布には画素中央縦線が膜厚の谷線となっており、入力端子パッド２６の領
域における中央部の膜厚が最大膜厚（約１４５００Å）となっている。これは、図２３の
従来例とは逆に入力端子バッド２６の領域が研磨不足になったものと考えられる。

〔実施形態２〕
図１１は本発明の実施形態２に係る反射型液晶パネル用基板においてシール領域の四隅
部の近辺を示す部分平面図、図１２は図１１中のＣ−Ｃ′線に沿って切断した状態を示す
断面図である。なお、図１１において、散点模様の領域は第１のメタル層を、一様斜線の
ハッチング領域は第２のメタル層をそれぞれ表し、第３のメタル層は不図示である。また
、以下に説明する内容以外の構成は、実施形態１に係る反射型液晶パネル用基板と同様で
ある。

本例の反射型液晶パネル用基板２３１も実施形態１の反射型液晶パネル用基板１３１と
略同様の構成を有しており、画素領域２０を取り囲むシール領域１２７は孤立した連続拡
張面（いわゆるベタ）のダミーパターン領域（第１のメタル層のダミーパターンＡと第２
のメタル層のダミーパターンＢ）となっていると共に、入力端子パッド２６，中継端子パ
ッド２９Ｒ，２９Ｌやデータ線駆動回路２１の周囲も連続拡張面のダミーパターン領域（
第１のメタル層のダミーパターンＡと第２のメタル層のダミーパターンＢ）となっている
。実施形態１のダミーパターン形成態様と異なる点は、シール領域１２７のシール四隅部
１２７Ｃの矩形領域内では、第１のメタル層のダミーパターンは、シール辺部の配線Ｌ_OU
T 間に敷き詰めたダミーパターンＡの様な広い連続拡張面（いわゆるベタ）ではなく、複
数の小分けダミーパターンａの分散的集合となっている。即ち、矩形又は短冊状の面積の
異なる複数の小分けダミーパターンａが間隔をおいてそれぞれ縦横方向に揃えて分散的に
敷き詰められており、５０％以下のパターン密度になっている。複数の小分けダミーパタ
ーンａの面積はそれぞれ異なるが、入力端子パッド２６の面積よりも皆小さい。シール四
隅部１２７Ｃにおける第２のメタル層のダミーパターンＢ′は矩形状の連続拡張面である
。このため、シール四隅部１２７Ｃにおける研磨前の第３の層間絶縁膜１３の表面は図１
２の点線で示すように離散的な複数の小分けダミーパターンａによる凹凸が反映した面粗
さを呈している。

シール四隅部１２７Ｃに密度の低い分布の小分けダミーパターンａを設けた基板におい
て、第３の層間絶縁膜１３の表面をＣＭＰ処理すると、シール領域１２７の辺部の平坦に
近い起伏に比し四隅部１２７Ｃの初期研磨レートが速くなるため、これに引きずられる形
で四隅部１２７Ｃの４部位で囲まれたシール領域１２７及びその内側領域の研磨レートが
略平等化する傾向で進行するので、画素領域２０及びシール領域１２７の残膜厚バラツキ
が抑制される。特に、４部位のシール四隅部１２７Ｃのうちでも、シール領域１２７の下
辺の左右隅部に予め粗さ度を付与した意義は大きいと言える。

ここで、シール四隅部１２７Ｃにおける複数の小分けダミーパターンａの島状面積を略
等しくして、均等分散的ないしランダムに分布していると仮定し、パターン密度（単位面
積においてダミーパターンの面積の総和が占める割合）を低くすることは、ダミーパター
ンａ間が空くので小分けダミーパターンａが粗く分布する。このため、第３の層間絶縁膜
１３の初期研磨レートはシール四隅部１２７Ｃの周辺に比べて速くなり、シール四隅部１
２７Ｃの境界部分が速く勾配面となり易く、この勾配面は除々に研磨されて内方へ波及す
る。パターン密度が同じ場合、小分けダミーパターンａの数を減らし、面積を大きくする
と、孤立高の傾向が強くなり、初期研磨レートは速くなる。このため、シール四隅部１２
７Ｃの境界部分は速く勾配面となり易く、上記と同等に、この勾配面は除々に研磨されて
内方へ波及する。本例では、シール四隅部１２７Ｃの初期研磨レートをその周囲よりも高
めるダミーパターン分布を採用することにより、４部位のシール四隅部１２７Ｃで囲まれ
たシール領域１２７の辺部や画素領域２０での残膜厚を基準たるシール四隅部１２７Ｃの
残膜厚に引きずられて合わせ易くなる。シール領域１２７及び画素領域２０の平坦制御化
が実現されている。

図１１に示すように、シール四隅部１２７Ｃでは、シール辺の左右辺には縦方向に離散
配列した複数の短冊状小分けダミーパターンａが隣接しており、シール辺の上下辺には横
方向に離散配列した複数の短冊状小分けダミーパターンａが隣接している。縦方向の短冊
状小分けダミーパターンａの存在はその長辺部分（縦方向部分）で初期研磨レートが最も
速いのでシール上下辺方向の平坦化に寄与し、また横方向の短冊状小分けダミーパターン
ａの存在はその長辺部分（横方向部分）で初期研磨レートが最も速いのでシール左右辺方
向の平坦化に寄与するものと考えられる。縦方向の短冊状小分けダミーパターンａがシー
ル上下辺に隣接すると共に横方向の短冊状小分けダミーパターンａがシール左右辺に隣接
しているのではなく、本例では、縦方向の短冊状小分けダミーパターンａがシール左右辺
に隣接しており、また横方向の短冊状小分けダミーパターンａがシール上下辺に隣接して
いるため、シール四隅部１２７Ｃ内での縦方向と横方向の初期研磨レートが交錯し、結果
的にこの部分での初期研磨レートが速くなるものと考えられる。なお、小分けダミーパタ
ーンａの形状，配列及びパターン密度を種々変えることにより、シール領域１２７及びそ
の内側領域の平坦化が一層改善できるものと考えられる。

また、シール四隅部１２７Ｃにおいて全くダミーパターンがない（パターン密度ゼロ）
場合でも、隅部がその周囲に比べ落ち込んで窪み状になり、その境界部分が立ち上がって
いるため、研磨初期ではその境界部分が易研磨状態になって勾配面が形成され、除々に画
素領域及びシール領域の内方へその勾配面が波及する。このため、画素領域２０及びシー
ル領域１２７の全体的な平坦化を得ることができる。

図１３は、実施形態２において第３の層間絶縁膜１３を膜厚約２４０００Åで成膜した
後、その画素領域２０の中心部の第３の層間絶縁膜１３の残膜厚が約１２０００Åになる
までＣＭＰ処理を施した液晶パネル用基板２３１における研磨後の第３の層間絶縁膜１３
の膜厚分布を示す等膜厚線図である。また、図２４中のプロット□印を連ねるグラフは図
１３中のａ−ａ′線に沿うシール左辺縦方向の残膜厚の分布を示し、図２５中のプロット
□印を連ねるグラフは図１３中のｂ−ｂ′線に沿う画素中央縦方向の残膜厚の分布を示し
、図２６中のプロット□印を連ねるグラフは図１３中のｃ−ｃ′線に沿うシール上辺横方
向の残膜厚の分布を示し、図２７中のプロット□印を連ねるグラフは図１３中のｄ−ｄ′
線に沿う画素中央横方向の残膜厚の分布を示し、図２８中のプロット□印を連ねるグラフ
は図１３中のｅ−ｅ′線に沿う画素中央横方向の残膜厚の分布を示す。

これらの図から判るように、画素領域２０及びシール領域１２７での最大膜厚差は約１
３８０Åであり、等厚線の間隔（膜厚差１０００Å）が図１０のそれに比し更に間延びし
ている。実施形態１に比し、本例では画素領域２０の平坦性が２倍以上も改善されている
。基板（チップ）全体での最大膜厚差は約２５００Åであるが、これは入力端子パッド２
６の領域でダミーパターンが連続拡張面であるため、研磨不足でなおも膜厚が厚いからで
ある。シール領域１２７の上辺の中央部が低い勾配も実施形態１に比し略１／２以下に減
少している。また、シール領域１２７の左右辺は略平坦になっている。これはシール領域
１２７の下辺の左右隅部のダミーパターンａのパターン密度を低くしたことで、研磨し易
くなったからである。

しかし、図１３から理解できるように、シール領域１２７の下辺の左右隅部の周辺の膜
厚はまだ厚く、画素領域２０及びシール領域１２７での最大膜厚差は１００Å以下とはな
っていない。四隅部１２７Ｃのダミーパターンａを全く無くした（パターン密度ゼロ）場
合は、画素領域２０内側はより平坦化するものの、四隅部１２７Ｃの境界部分は急勾配と
なるおそれがある。下辺の左右隅部１２７Ｃから左右辺の上方へ向かうにつれパターン密
度が漸減するダミーパターンａを形成し、又は、下辺の左右隅部１２７Ｃから下辺の中央
へ向かうにつれパターン密度が漸減するダミーパターンａを形成しても良い。かかる場合
、画素領域２０及びシール領域１２７の両領域の更なる平坦化を実現できる。

〔実施形態３〕
図１４は本発明の実施形態３に係る反射型液晶パネル用基板においてシール領域の四隅
部の近辺を示す部分平面図、図１５は図１４中のＣ−Ｃ′線に沿って切断した状態を示す
断面図である。なお、図１４において、散点模様の領域は第１のメタル層を、一様斜線の
ハッチング領域は第２のメタル層をそれぞれ表し、第３のメタル層は不図示である。また
、以下に説明する内容以外の構成は実施形態１に係る反射型液晶パネル用基板と同様であ
る。

本例の反射型液晶パネル用基板３３１は、画素領域２０を取り囲むシール領域２２７及
びその外側領域においてマトリクス状（２次元周期状）に敷き詰められたダミーパターン
としての擬似画素凹凸パターンＰを有している。この擬似画素凹凸パターンＰは、データ
線駆動回路２１や中継端子パッド２９Ｒ，２９Ｌの周囲や入力端子パッド２６の周囲にも
余すことなく縦横方向へ展開拡張して形成されている。この擬似画素凹凸パターンＰは画
素領域２０を構成する画素の構成要素のボリュウムを模して第３の層間絶縁膜１３の表面
に画素表面と類似の凹凸形状模様を得るためのものである。

本例では、擬似画素凹凸パターンＰの構成要素として、画素の最下層配線のゲート線４
に見立てた略同線幅の第１のメタル層の擬似ゲート線４_p と、画素の第１のメタル層のデ
ータ線７，ソース電極配線７ａ及び中継配線１０に見立てた略同線幅の第１のメタル層の
擬似データ線７_p ，擬似ソース電極配線７ａ_p 及び擬似中継配線１０_p と、画素部分の第
２のメタル層の遮光膜１２に見立てた連続拡張面（いわゆるベタ）の第２のメタル層の擬
似遮光膜１２_p とが存在する。各画素では最下層配線及び第１のメタル層からなるパター
ン密度は約２５％であるため、擬似画素凹凸パターンＰでの第１のメタル層及び第２のメ
タル層からなるパターン密度もそれに略合わせてある。

上下のシール領域（辺部）２２７や挾間領域Ｘ′においては、データ線駆動回路２１か
ら画素信号サンプリング回路２４へ第１のメタル層の信号配線Ｌ_OUT がそのまま擬似デー
タ線７_p として利用されている。このため、第１のメタル層の擬似ゲート線４_p ′や擬似
ソース電極配線７ａ_p ′は擬似データ線７_p とは接続されていない。

擬似画素凹凸パターンＰが基板の縦横２次元方向に繰り返し展開されて形成されている
が、本例では擬似画素凹凸パターンＰの行列は画素領域２０の行列とは若干食い違ってい
る。データ線駆動回路２１，画素信号サンプリング回路２４，及びゲート線駆動回路２２
Ｒ，２２Ｌ等の周辺回路領域の素子レイアウトや信号配線Ｌ_OUT のレイアウトを設計変更
することで、擬似画素凹凸パターンＰの行列と画素領域２０の行列とを揃えることができ
る。

このような擬似画素凹凸パターンＰを具える基板３３１では、ＣＭＰ処理前の第３の層
間絶縁膜１３の画素領域２０以外の表面にも、画素の表面凹凸模様と殆ど類似の表面凹凸
模様が空間周期的に拡がっているため、研磨レートが初期から基板３３１のどの部分でも
略等しくなり、少なくとも画素領域２０及びシール領域２２７では高精度の表面平坦性を
実現できる。

図１６は、実施形態３において第３の層間絶縁膜１３を膜厚約２４０００Åで成膜した
後、その画素領域２０の中心部の第３の層間絶縁膜１３の残膜厚が約１２０００Åになる
までＣＭＰ処理を施した液晶パネル用基板３３１における研磨後の第３の層間絶縁膜１３
の膜厚分布を示す等膜厚線図である。また、図２４中のプロット○印を連ねるグラフは図
１６中のａ−ａ′線に沿うシール左辺縦方向の残膜厚の分布を示し、図２５中のプロット
○印を連ねるグラフは図１６中のｂ−ｂ′線に沿う画素中央縦方向の残膜厚の分布を示し
、図２６中のプロット○印を連ねるグラフは図１６中のｃ−ｃ′線に沿うシール上辺横方
向の残膜厚の分布を示し、図２７中のプロット○印を連ねるグラフは図１６中のｄ−ｄ′
線に沿う画素中央横方向の残膜厚の分布を示し、図２８中のプロット○印を連ねるグラフ
は図１６中のｅ−ｅ′線に沿う画素中央横方向の残膜厚の分布を示す。

これらの図から判るように、画素領域２０及びシール領域２２７（シール四隅部２２７
Ｃを含む）での最大膜厚差は約８５０Åであり、基板全体での最大膜厚差は約９５０Åで
あった。画素領域２０及びシール領域２２７での平坦性は充分であった。なお、入力端子
パッド２６の周囲領域では多少研磨不足ぎみであるため、入力端子パッド２６の周囲領域
での擬似画素凹凸パターンＰのパターン密度を更に下げれば、更なる平坦化も実現できる
。

画素での凹凸形状模様に影響する構成要素としては、フィールド酸化膜３に開けた２つ
の開口部、最下層配線のゲート線４、第１のメタル層のデータ線７，ソース電極配線７ａ
及び中継配線１０、第２のメタル層の遮光膜１２やプラグ貫通用開口部１２ａである。本
例の擬似画素凹凸パターンＰでは、最下層配線のゲート線４を第１のメタル層の擬似ゲー
ト線４_p に見立てているが、画素領域２０と同様に、擬似ゲート線４_p を最下層配線で形
成しても良い。また、擬似画素凹凸パターンＰの構成要素にフィールド酸化膜３に開けた
２つの開口部に見立てた擬似開口部やプラグ貫通用開口部１２ａに見立てた擬似プラグ貫
通用開口部を形成を含ませても良い。プロセス援用ができるので工数追加を招かず、画素
領域２０の外側に一層リアルな擬似画素凹凸パターンを形成でき、画素領域２０及びシー
ル領域２２７の更なる平坦化を実現できる。

ところで、ＣＭＰ処理においては、被研磨面の凸部が密であると初期研磨し難く、逆に
被研磨面の凸部が粗であると初期研磨し易い。孤立突起は速く研磨されるからである。ま
た、同等大きさの突起が密にランダム分布している領域と粗にランダム分布している領域
とが存在する場合、粗の領域の方が初期研磨レートが速いため、研磨仕上がりでは両者領
域に跨がる勾配面が形成され得る。粗の領域では結果としてパターン密度が低い。他方、
被研磨面のどの部分のパターン密度が略等しくても、突起の平面規模（島状面積）が小さ
い領域の方が初期研磨レートが速い。島状面積に比し島状周囲（輪郭）長さが長くなるた
めである。従って、突起の島状面積が大きく且つ密にランダム分布している領域が一番初
期研磨し難い。その極限例が領域全体に連続拡張面（いわゆるベタ）が形成されている場
合である。逆に、突起の島状面積が小さく且つ粗にランダム分布している領域は一番初期
研磨し易い。その極限例が領域全体に突起がない（ダミーパターンがない）場合である。
しかし、突起の島状面積が大きく且つ粗にランダム分布している領域や突起の島状面積が
小さく且つ密に分布している領域は、上記の最高研磨レートと最低研磨レートとの中間の
初期研磨レートであろうが、突起の島状面積が大きく且つ粗にランダム分布している領域
と、突起の島状面積が小さく且つ密にランダム分布している領域とは、いずれの方が速い
初期研磨レートであるか否かは、研磨液や他の条件（分布の規則性，突起形状，突起配列
，突起配置など）にも起因しているため、判然としない。ただ、実際のＣＭＰ処理では砥
液が画素領域２０の凹凸の規則的分布によりある程度規則的な流動分布を引き起こしてい
るものと考えられるため、非画素領域でも同様な流動分布となるように工夫する必要もあ
る。

実際、反射型液晶パネル用基板のチップサイズ内においては、入力端子パッド２６が最
も広い島状突起でその１次元配列の間隔からして粗の分布と考えられるので、この入力端
子パッド２６を含む領域が最高研磨レートとなる。ところが、画素領域２０では画素凹凸
パターンが縦横２次元にマトリクス状に展開された明瞭な空間周期性を呈している。従っ
て、画素領域２０の凹凸分布には、画素凹凸パターンの空間周期性という高次の規則性と
画素凹凸パターン内の低次の規則性とから成る階層的規則が存在する。画素凹凸パターン
は、１０００Å〜１００００Å程度の微細な線幅に代表される微視的な各種の基本（１次
）凹凸部（フィールド酸化膜３に開けた２つの開口部，最下層配線のゲート線４，第１の
メタル層のデータ線７，ソース電極配線７ａ，及び中継配線１０，第２のメタル層の遮光
膜１２やプラグ貫通用開口部１２ａ）の分布と、画素中でこれら基本凹凸部の偏りにより
生じる凹凸密集部（２次凹凸部）とから成る階層構造と考えられる。本例の擬似画素凹凸
パターンＰでは、この基本凹凸部に逐一忠実に対応させた原始的な基本凹凸部をそのまま
模する代わりに、マクロ的な凹凸密集部を見立てるように、擬似ゲート線４_p ，擬似デー
タ線７_p ，擬似ソース電極配線７ａ_p 及び擬似中継配線１０_p のみを形成したものである
。本例の凹凸密集部としては、ゲート線４とデータ７との重なり部分や容量電極９ａと中
継配線１０の重なり部分が考えられる。このため、擬似画素凹凸パターンＰは擬似ゲート
線４_p ，擬似データ線７_p 及び擬似中継配線１０_p を含むことが好ましい。典型的な凹凸
部分を擬似画素凹凸パターンＰの要素とすれば良い。擬似画素凹凸パターンＰの中での典
型的な凹凸部分の位置と実際の画素の中の典型的な凹凸部分位置とが正確に対応していな
くても構わない。

ここで例えば、画素凹凸パターンが３次以上の階層構造と考えられる場合、基本凹凸部
の細密なデットコピーまでは必要でなく、巨視的な階層から３次又は２次凹凸部までを模
するだけでも充分であろう。ただ、このような画素内の凹凸パターンの階層構造が明瞭で
ない場合、基本凹凸部のデッドコピーを擬似画素凹凸パターンＰとする方がマスク設計上
の煩雑さを回避できる利点がある。また、最大膜厚差が１０００Å以下となるような更な
る高精度の平坦化を企画する場合は、画素のデッドコピーを擬似画素凹凸パターンＰとす
る方が良い。

なお、上記の実施形態の液晶パネル基板は反射型液晶パネルに用いるに好適であるが、
その反射型液晶パネルは前述した液晶プロジェクタのライトバルブは勿論のこと、腕時計
型電子機器、ワードプロセッサ，パーソナルコピュータ等の携帯型情報処理機、携帯電話
機の表示部やその他各種の電子機器の表示部に適用することができる。

また、上記実施形態の液晶パネル基板は半導体基板の主面にスイッチング素子を作り込
んだものであるが、半導体基板に限らず、基板としてはガラス基板や石英基板等の絶縁性
基板を用いることができる。スイッチング素子として絶縁性基板上に薄膜トランジスタ（
ＴＦＴ）などを形成する場合でも、本発明を適用できることは言う迄もない。

更に、本発明は液晶パネル基板に限らず、他のフラットディスプレイ用基板に適用でき
るものである。

〔発明の効果〕
以上説明したように、本発明は、画素領域の空き間にダミーパターンを割り込ませて形
成するのではなく、逆に、非画素領域において既成導電層層を援用して被研磨層の上層の
層間絶縁膜の底上げ用のダミーパターンを略一面的に形成した点を特徴とするものである
。画素領域においてダミーパターンを形成する場合は、底上げのための中間導電層と層間
絶縁膜との成膜工程を追加せねばならず、また、研磨前の層間絶縁膜の表面起伏が抑えら
れていると、却って初期研磨レートが低くなるので、層間絶縁膜表面を鏡面様に平坦化す
るために必要な研磨時間が長くなり、砥液の消費も増大する。しかしながら、本発明は上
記の不都合を解消できるばかりか、次のような効果を奏する。

（１） 端子パッドの近傍に、単層又は複層のダミーパターンを有する場合、端子パッド
の近傍の上層の層間絶縁膜の成膜表面レベルが画素領域での成膜表面レベルと略同等レベ
ルになり、表面レベルが全体として均一化するため、研磨処理において一様の研磨レート
が得られる。このため、従前の成膜表面レベルが均一化されていない状態で問題となって
いた端子パッド部の易研磨性が改善され、端子パッド部の下地が露出することがない。こ
れは画素領域表面の更なる鏡面様の平坦化に役立ち、且つ研磨処理前の層間絶縁膜の薄膜
化も実現できる。この薄膜化により、画素領域にある層間導電部のコンタクトホールのア
スペクト比を改善できるので、コンタクトホールの細径化により開口部の細径化に結び付
けることができる。それ故、遮光性能が向上し、スイッチング素子特性を改善できる。勿
論、成膜工数の追加を招かずに済む。

そして、画素領域外の端子パッドの近傍域にも導電層のダミーパターンが敷き詰められ
ていると、このダミーパターンも遮光膜となるため、迷光が画素領域外から基板に作り込
んだ素子領域に入り難くなり、光電流を抑制でき、スイッチング素子の改善に役立つ。

（２） 入力端子パッドの周囲に配置されたダミーパターンが平面的に細分化された複数
の小分けダミーパターンからなる場合、成膜直後の層間絶縁膜の表面レベルを均一化しな
がら、隣接の端子パッド間のショートを防止できる。

（３） 相隣り合う入力端子パッド間が非ダミーパターン領域である場合、入力端子パッ
ド間のショートを確実に防止できる。

（４） この入力端子パッドとその周囲に配置された小分けダミーパターンとの間隔が、
配線とその近傍のダミーパターンとの間隔よりも広く設定されてなる場合、異方性導電膜
の導電性粒子による入力端子パッドと小分けダミーパターンとの架橋が起こり難くなり、
ショートを極力防止できる。

（５） 中継端子パッドとその周囲に配置されたダミーパターンとの間隔が、配線とその
近傍のダミーパターンとの間隔よりも広く設定されている場合、中継端子パッド上では通
常銀ペーストで導通が図られるようになっているが、銀ペーストが中継端子パッドから若
干はみ出しても、その近傍のダミーパターンにショートし難くなる。

（６） 端子パッドの近傍域に限らず、画素領域の周囲を取り囲むシール領域に、ダミー
パターンが形成されている場合、その部分の研磨処理前の層間絶縁膜の表面は画素領域の
それと略同等になるので、研磨処理によって平坦化を行う際、画素領域はその周辺部まで
均一なレートで研磨が進行する。このため、従前に比べ画素領域の平坦性が一層良好とな
り、反射率が向上するだけでなく、研磨後のコンタクトホールのエッチング時間が決定し
易くなる。

（７） 更に、ダミーパターンをシール領域の外周部にも設けることにより、この領域は
シール領域部分の上層の層間絶縁膜の表面のレベルと同等になる。従って研磨した場合、
シール領域の層間絶縁膜表面が勾配面となることはなく、シール材の密着性を改善するこ
とができる。

（８） シール領域のダミーパターンがスイッチング素子の制御配線層と同層で孤立した
パターンの上に積み足されて成る場合、研磨処理の層間絶縁膜の表面レベルの平坦化を更
に微細に調節できる。

（９） そして、画素領域の周辺に配置され、スイッチング素子に信号を供給する駆動回
路の近傍領域に、ダミーパターンを積み重ねて成る場合、研磨処理の層間絶縁膜の平坦化
等に役立つ。

（１０） 更に、本発明においては、画素領域を取り囲むシール領域の隅部領域には、平
面的に細分化された複数の小分けダミーパターンが形成されている。このため、シール四
隅部における研磨前の層間絶縁膜の表面は離散的な複数のダミーパターンによる凹凸が反
映した面粗さを呈しており、研磨処理を施すと、シール領域の辺部の平坦に近い起伏に比
し四隅部の初期研磨レートが速くなるため、これに引きずられる形で四隅部で囲まれたシ
ール領域内側の研磨レートが略平等化する傾向で進行し、画素領域及びシール領域の残膜
厚バラツキが抑制される。

（１１） また、シール四隅部において全くダミーパターンがない（パターン密度ゼロ）
場合でも、隅部領域が落ち込みその境界部分が立ち上がっているため、研磨初期ではその
境界部分が勾配面となり、その勾配面が次第に内方へ波及する。従って、画素領域及びシ
ール領域の全体的な平坦化を得ることができる。

（１２） そしてまた、本発明においては、非画素領域に連続拡張面（いわゆるベタ）の
ダミーパターンを形成するではなく、画素の凹凸を模した複数の擬似画素凹凸パターンを
形成した構成を採用できる。研磨処理前の層間絶縁膜の画素領域以外の表面にも、画素の
表面凹凸模様と殆ど類似の表面凹凸模様が拡がっているため、研磨レートが初期から基板
のどの部分でも略等しくなり、少なくとも画素領域及びシール領域では高精度の表面平坦
性を実現できる。

（１３） 複数の擬似画素凹凸パターンを非画素領域上に２次元方向に繰り返し展開形成
した構成では、画素領域のマトリクス状などの空間規則性も対応することになるため、画
素領域及びシール領域での表面平坦性が顕著になる。

（１４） この擬似画素凹凸パターンが少なくとも擬似ゲート線，及び擬似データ線で構
成されて成る場合、画素の凹凸の顕著な（代表的）部分や画素領域の凹凸規則性に最も酷
似するパターンとなるので、画素領域及びシール領域での層間絶縁膜を高精度に平坦化で
きる。

１…Ｐ^--型半導体基板、２，２１′…Ｐ型ウェル領域、３…フィールド酸化膜、４…ゲ
ート線、４ａ…ゲート電極、４ｂ…ゲート絶縁膜、４_p …擬似ゲート線、５ｂ…Ｎ⁺ 型ド
レイン領域、６…第１の層間絶縁膜、６ａ，６ｂ，６ｃ，１６…コンタクトホール、７…
データ線、７ａ…ソース電極配線、７_p …擬似データ線、７ａ_p …擬似ソース電極配線、
８…Ｐ型容量電極領域、９ａ…容量電極、９ｂ…絶縁膜（誘電膜）、１０…中継配線、１
１…第２の層間絶縁膜、１２…遮光膜、１２ａ…プラグ貫通用開口部、１２ｂ…接続用配
線、１２_p …擬似遮光膜、１３…第３の層間絶縁膜、１４…画素電極、１５…接続プラグ
（層間導電部）、１７…パッシベーション膜、２０…画素領域（表示領域）、２１…デー
タ線駆動回路（Ｘドライバ）、２２Ｒ，２２Ｌ…ゲート線駆動回路（Ｙドライバ）、２３
…プリチャージ及びテスト回路、２４…画像信号サンプリング回路、２５…遮光膜、２６
，２６′…入力端子パッド、２６ａ…下層、２６ｂ，２６ｂ′…上層、２７，１２７，２
２７…シール領域、２９Ｒ，２９Ｌ…中継端子パッド（銀点）、３０…反射型液晶パネル
、３１，１３１，２３１，３３１…反射型液晶パネル用基板、３２…支持基板、３３…対
向電極（共通電極）、３５…ガラス基板、３７…液晶、３８…異方性導電膜（ＡＣＦ）、
３８ａ…導電性粒子、３８ｂ…接着用絶縁樹脂材、３９…フレキシブルテープ配線、３９
ａ…フレキシブルテープ、３９ｂ…導電線、１００…偏光照明装置、１１０…インテグレ
ートレンズ、１２７ａ…パターン、１２７Ｃ，２２７Ｃ…四隅部、１３０…偏光変換素子
、２００…偏光ビームスプリッタ、２０１…Ｓ偏光束反射面、２６１…導電接触部、２６
２…配線引出し部、４１２，４１３…ダイクロイックミラー、３００Ｂ，３００Ｒ，３０
０Ｇ…反射型液晶ライトバルブ、５００…投写光学系、６００…スクリーン、Ｌ₀ …シス
テム光軸、Ａ…下層ダミーパターン、Ｂ，Ｂ′…上層ダミーパターン、ａ…小分けダミー
パターン、Ｘ，Ｘ′，Ｙ…挟間領域、Ｗ…行方向配線領域、Ｌ，Ｌ_IN，Ｌ_OUT …配線、Ｍ
，Ｔ…配線間ダミーパターン、Ｎ_R ，Ｎ_L …ダミーパターン、Ｓ₀ ，Ｓ₁ ，Ｓ₂ ，Ｓ₂ ′
，Ｓ₃ …小分けダミーパターン、Ｐ…擬似画素凹凸パターン。

Claims (5)

1. 各画素に対応するスイッチング素子が基板に配置される画素領域において、複数の層間絶縁膜と複数の導電層とが交互に積層された積層膜構造を有しており、前記複数の層間絶縁膜のうち、該複数の導電層のうち最上層の電極を構成する導電層より下層の少なくとも一層の層間絶縁膜が平坦化のための研磨処理がされて成る電気光学装置用基板であって、
   前記基板の一辺に沿って配列された複数の端子と、
   前記複数の端子のうちの第１端子に電気的に接続された第１配線と、
   前記複数の端子のうちの前記第１端子と隣り合う第２端子に電気的に接続された第２配線と、
   前記第１配線と前記第２配線との間に設けられた島状のメタル層とを備え、
   前記島状のメタル層は、前記研磨処理された層間絶縁膜よりも下層の導電層と同一層に形成されていることを特徴とする電気光学装置用基板。
2. 請求項１において、前記島状のメタル層は、複数の小分けされたパターンからなることを特徴とする電気光学装置用基板。
3. 請求項１に規定する電気光学装置用基板とこれに対向する透明基板との間隔に電気光学材料を挟持して成ることを特徴とする電気光学装置。
4. 請求項３に規定する電気光学装置を表示部に用いて成ることを特徴とする電子機器。
5. 請求項３に規定する電気光学装置をライトバルブに用いて成ることを特徴とする投写型表示装置。

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