JP2003302916A

JP2003302916A - 電気光学装置用基板、電気光学装置、電子機器及び投写型表示装置

Info

Publication number: JP2003302916A
Application number: JP2003032787A
Authority: JP
Inventors: Yukiya Hirabayashi; 幸哉平林
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-06-17
Filing date: 2003-02-10
Publication date: 2003-10-24

Abstract

(57)【要約】【課題】画素選択用トランジタの素子領域を作り込ん
だ半導体基板の上に層間絶縁膜とメタル層を交互に繰り
返して成膜した積層膜構造を有する液晶パネル用基板に
おいて、被研磨膜に係る層間絶縁膜を厚膜化せずに、研
磨レートの均一化を達成できる構造を実現する。【解決手段】液晶パネル用基板は、画素領域において
第２のメタル層からなる遮光膜１２に開けた開口部１２
ａを通して遮光膜下の第２の層間絶縁膜１１を挟んで第
１のメタル層からなる配線膜１０と遮光膜上の第３の層
間絶縁膜１３を挟んで第３のメタル層からなる画素電極
とを導電接続する接続プラグ１５を備えている。非画素
領域の入力端子パッド２６の周囲に、第１のメタル層か
らなる下層ダミーパターンＡと第２のメタル層からなる
上層ダミーパターンＢが積み重ね形成されている。ダミ
ーパターンＡ，Ｂ上の第３の層間絶縁膜１３の成膜表面
レベルが底上げされるため、その部分での過研磨を解消
できる。そのため、ＣＭＰ処理において一様の研磨レー
トが得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、反射型液晶パネル
用基板等の電気光学装置用基板に関し、特に、画素選択
用素子領域の上に画素領域を積層した電気光学装置用基
板に関する。

【０００２】

【関連の技術】本出願人は、１９９６年１０月２２日付
出願に係る特願平８−２７９３８８号を以て、以下に述
べる液晶パネル用基板，液晶パネル及び投写型表示装置
の構成を開示した。反射型液晶パネルをライトバルブと
して用いた投写型表示装置（液晶プロジェクタ）は、図
１７に示すように、システム光軸Ｌ₀ に沿って配置した
光源部１１０、インテグレータレンズ１２０、及び偏光
変換素子１３０から概略構成される偏光照明装置１００
と、偏光照明装置１００から射出されたＳ偏光束をＳ偏
光束反射面２０１により反射させる偏光ビームスプリッ
タ２００と、偏光ビームスプリッタ２００のＳ偏光束反
射面２０１から反射された光のうち青色光（Ｂ）の成分
を分離するダイクロイックミラー４１２と、分離された
青色光（Ｂ）を変調する反射型液晶ライトバルブ３００
Ｂと、ダイクロイックミラー４１２によって青色光が分
離された後の光束のうち赤色光（Ｒ）の成分を反射させ
て分離するダイクロイックミラー４１３と、分離された
赤色光（Ｒ）を変調する反射型液晶ライトバルブ３００
Ｒと、ダイクロイックミラー４１３を透過する残りの緑
色光（Ｇ）を変調する反射型液晶ライトバルブ３００Ｇ
と、３つの反射型液晶ライトバルブ３００Ｒ，３００
Ｇ，３００Ｂにて変調された光を光路逆進させてダイク
ロイックミラー４１３，４１２，偏光ビームスプリッタ
２００にて合成し、この合成光をスクリーン６００へ投
写する投写レンズからなる投写光学系５００とから構成
されている。各反射型液晶ライトバルブ３００Ｒ，３０
０Ｇ，３００Ｂには、それぞれ図１８の断面図に示すよ
うな反射型液晶パネル３０が用いられている。

【０００３】この反射型液晶パネル３０は、ガラス又は
セラミック等からなる支持基板３２上に接着剤で固着さ
れた反射型液晶パネル用基板３１と、この反射型液晶パ
ネル用基板３１上をシール材３６で枠形状に囲み、間隔
をおいて対向配置した透明導電膜（ＩＴＯ）からなる対
向電極（共通電極）３３を持つ光入射側のガラス基板３
５と、反射型液晶パネル用基板３１とガラス基板３５と
の間のシール材３６で封止された隙間内において充填さ
れた周知のＴＮ（Twisted Nematic ）型液晶又は電圧無
印加状態で液晶分子が略垂直配向するＳＨ（Super Home
otropic ）型液晶３７とを有している。

【０００４】この反射型液晶パネル３０に用いられる反
射型液晶パネル用基板３１の拡大した平面レイアウトを
図１９に示す。反射型液晶パネル用基板３１は、図１８
に示す多数の画素電極１４がマトリクス状に配置された
矩形の画素領域（表示領域）２０と、画素領域２０の左
右辺の外側に位置し、ゲート線（走査電極，行電極）を
走査するゲート線駆動回路（Ｙドライバ）２２Ｒ，２２
Ｌと、画素電極１４の上辺の外側に位置し、データ線
（信号電極，列電極）についてのプリチャージ及びテス
ト回路２３と、画素電極１４の下辺の外側に位置し、デ
ータ線に画像データに応じた画像信号を供給する画像信
号サンプリング回路２４と、ゲート線駆動回路２２Ｒ，
２２Ｌ，プリチャージ及びテスト回路２３，及び画像信
号サンプリング回路２４の外側には前述したシール材３
７が位置決めされる枠形状のシール領域２７と、下側端
に沿って配列されており、異方性導電膜（ＡＣＦ）３８
を介してフレキシブルテープ配線３９に固着接続される
複数の端子パッド２６と、この端子パッド２６の列とシ
ール領域２７との間に位置し、データ線に対し画像デー
タに応じた画像信号を供給するデータ線駆動回路（Ｘド
ライバ）２１と、そのデータ線駆動回路２１の両脇に位
置し、ガラス基板３５の対向電極３３に給電するための
中継端子パッド（いわゆる銀点）２９Ｒ，２９Ｌとから
構成されている。

【０００５】なお、シール領域２７の内側に位置する周
辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャー
ジ及びテスト回路２３，及び画像信号サンプリング回路
２４）にも、光が入射するのを防止するため、最上層の
画素電極１４と同層の遮光膜２５（図１８参照）が設け
られている。

【０００６】図２０は反射型液晶パネル用基板３１の画
素領域２０の一部を拡大して示す平面図で、図２１は図
２０中のＡ−Ａ′に沿って切断した状態を示す切断図で
ある。図２０において、１は単結晶シリコンのＰ^--型半
導体基板（Ｎ^--型半導体基板でも良い）で、２０mm角の
大形サイズである。２はこの半導体基板１のうち素子
（ＭＯＳＦＥＴなど）形成領域の表面（主面）側に形成
されたＰ型ウェル領域、３は半導体基板１の素子非形成
領域における素子分離用に形成されたフィールド酸化膜
（いわゆるＬＯＣＯＳ）である。図２１に示すＰ型ウェ
ル領域２は、例えば画素数７６８×１０２４というよう
な画素がマトリクス状に配置された画素領域２０の共通
ウェル領域として形成されており、周辺回路（ゲート線
駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテスト回路
２３，画像信号サンプリング回路２４，及びデータ駆動
回路２１）を構成する素子を作り込む部分のＰ型ウェル
領域２′（図２２参照）とは分離されている。

【０００７】フィールド酸化膜３には１画素毎の区画領
域に２つの開口部が形成されている。一方の開口部の内
側中央にゲート絶縁膜４ｂを介して形成されたポリシリ
コン又はメタルシリサイド等からなるゲート電極４ａ
と、このゲート電極４ａの両側のＰ型ウェル領域２の表
面に形成されたＮ⁺ 型ソース領域５ａ，Ｎ⁺ 型ドレイン
領域５ｂとは画素選択用のＮチャネル型ＭＯＳＦＥＴ
（絶縁ゲート型電界効果トランジスタ）を構成してい
る。行方向に隣接する複数の画素の各ゲート電極４ａは
走査線方向（画素行方向）に延在してゲート線４を構成
している。

【０００８】また、他方の開口部の内側のＰ型ウェル領
域２の表面に形成された行方向共通のＰ型容量電極領域
８と、このＰ型容量電極領域８の上に絶縁膜（誘電膜）
９ｂを介して形成されたポリシリコン又はメタルシリサ
イド等からなる容量電極９ａとは画素選択用ＭＯＳＦＥ
Ｔで選択された信号を保持するための保持容量Ｃを構成
している。

【０００９】ゲート電極４ａ及び容量電極９ａの上には
第１の層間絶縁膜６が形成され、この絶縁膜６上にはア
ルミニウムを主体とする第１のメタル層が形成されてい
る。第１のメタル層には、列方向に延在するデータ線７
（図２０参照），データ線７から櫛歯状に突出してコン
タクトホール６ａを介してソース領域４ｂに導電接触す
るソース電極配線７ａ，コンタクトホール６ｂを介して
ドレイン領域５ｂに導電接触すると共にコンタクトホー
ル６ｃを介して容量電極９ａに導電接触する中継配線１
０とが含まれる。

【００１０】データ線７，ソース電極配線７ａ及び中継
配線１０を構成する第１のメタル層の上には第２の層間
絶縁膜１１が形成され、この第２の層間絶縁膜１１上に
はアルミニウムを主体とする第２のメタル層が形成され
ている。この第２のメタル層は画素領域２０の一面を覆
う遮光膜１２が含まれる。なお、この遮光膜１２を構成
する第２のメタル層は、画素領域２０の周囲に形成され
る周辺回路（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチ
ャージ及びテスト回路２３，画像信号サンプリング回路
２４，及びデータ駆動回路２１）において素子間の接続
用配線１２ｂ（図２２参照）を構成する。

【００１１】遮光膜１２の中継配線１０に対応する位置
にはプラグ貫通用開口部１２ａが開けられている。遮光
膜１２の上には第３の層間絶縁膜１３が形成され、この
第３の層間絶縁膜１３の上に略１画素分に対応した矩形
状の反射電極としての画素電極１４が形成されている。
遮光膜１２の開口部１２ａに対応してその内側に位置す
るように、第３，第２の層間絶縁膜１３，１１を貫通す
るコンタクトホール１６が設けられている。このコンタ
クトホール１６内にはタングステン等の高融点金属をＣ
ＶＤ法により埋め込んだ後、第３の層間絶縁膜１３の上
に堆積した高融点金属層と第３の層間絶縁膜１３の表面
側をＣＭＰ（化学的機械研磨）法で削り込んで鏡面様に
平坦化する。次いで、例えば低温スパッタ法によりアル
ミニウム層を成膜し、パターニングにより一辺が１５〜
２０μｍ程度の矩形状の画素電極１４を形成する。中継
配線１０と画素電極１４とは柱状の接続プラグ（層間導
電部）１５で電気的に接続されている。そして、画素電
極１４の上にはパッシベーション膜１７が全面的に形成
されている。

【００１２】なお、接続プラグ１５の形成方法として
は、ＣＭＰ法で第３の層間絶縁膜１３を平坦化した後、
コンタクトホールを開口し、その中にタングステン等の
高融点金属を埋め込む方法もある。

【００１３】このような第３の層間絶縁膜１３に対する
ＣＭＰ法による平坦化処理は、その上に成膜される反射
電極としての表面鏡面様の画素電極１４を画素毎に成膜
するための必須プロセスである。また、画素電極１４の
上に保護膜を介して誘電体ミラー膜を形成する場合でも
必要となる。このＣＭＰ法は、スクライブ前のウエハを
化学的なエッチングと機械的な研磨とを併せて進行せし
める成分からなるスラリー（砥液）を用いて研磨する手
法である。

【００１４】ところが、画素領域２０では、画素選択用
ＭＯＳＦＥＴや保持容量Ｃの電極配線７ａ，１０や遮光
膜１２が下地層として形成されており、また、図２２に
示すように、周辺回路領域（ゲート線駆動回路２２Ｒ，
２２Ｌ，プリチャージ及びテスト回路２３，画像信号サ
ンプリング回路２４，及びデータ駆動回路２１）では、
画素選択用ＭＯＳＦＥＴの電極配線７ａ，素子相互間の
配線１２ｂが下地層として形成されており、更に、端子
パッド２６の領域では第１のメタル層からなる下層膜６
ａ，第２のメタル層からなる上層膜２６ｂが積み重ね形
成されているため、第３の層間絶縁膜１３の成膜直後で
は図２２の点線で示す表面レベル１３ａは画素領域，周
辺回路領域及び端子パッド領域で盛り上がっている。か
かる表面起伏の大きな第３の層間絶縁膜１３の被研磨面
をＣＭＰ法で研磨処理すると、図２２の実線で示す研磨
仕上がりレベル１３ｂも必然的に点線で示す表面起伏が
反映したものとなる。本願の発明者による鋭意研究によ
れば、このような研磨処理を施した液晶パネル用基板３
１においては、特に、画素領域２０上の第３の層間絶縁
膜１３の表面の平坦化が重要であることが判明した。

【００１５】この画素領域２０上の第３の層間絶縁膜１
３を平坦化する技術として、特開平９−６８７１８号公
報には、中継配線１０等の第１のメタル層と第２のメタ
ル層（遮光膜）１２との間に画素毎の孤立したメタル層
のダミーパターンを予め介在させて底上げし、遮光膜１
２の全表面の起伏を抑える構造が採用されている。しか
し、このような画素毎の底上げのためだけに中間メタル
層を成膜すると、層間絶縁膜の成膜工程も追加せざるを
得ない。また、研磨前の層間絶縁膜の表面起伏が抑えら
れてるいと、却ってＣＭＰ処理の初期研磨レートが低く
なり、層間絶縁膜１３の表面を鏡面様に平坦化するため
に必要な研磨時間が長くなり、砥液の消費も増大する。
従って、画素領域２０の画素毎にダミーパターンを成膜
する構造は、製造プロセス上のデメリットがあり、製造
コスト高を招く。

【００１６】

【発明が解決しようとする課題】図２３は第３の層間絶
縁膜１３を膜厚約２４０００Åで成膜した後、その画素
領域２０の中心部の第３の層間絶縁膜１３の残膜厚が約
１２０００ÅになるまでＣＭＰ処理を施した液晶パネル
用基板３１における研磨後の第３の層間絶縁膜１３の膜
厚分布を示す等膜厚線図である。また、図２４中のプロ
ット×印を連ねるグラフは図２３中のａ−ａ′線に沿う
シール左辺縦方向の残膜厚の分布を示し、図２５中のプ
ロット×印を連ねるグラフは図２３中のｂ−ｂ′線に沿
う画素中央縦方向の残膜厚の分布を示し、図２６中のプ
ロット×印を連ねるグラフは図２３中のｃ−ｃ′線に沿
うシール上辺横方向の残膜厚の分布を示し、図２７中の
プロット×印を連ねるグラフは図２３中のｄ−ｄ′線に
沿う画素中央横方向の残膜厚の分布を示し、図２８中の
プロット×印を連ねるグラフは図２３中のｅ−ｅ′線に
沿う画素中央横方向の残膜厚の分布を示す。

【００１７】図２３〜図２８から判るように、画素領域
２０及びシール領域２７での最大膜厚差は約６１２０Å
もあり、画素領域２０及びシール領域２７を含め基板全
体に亘る平坦性はまだ不十分なものである。また、端子
パッド２６の周囲領域やシール領域２７の上下辺の中央
部が過研磨状態となっている一方、シール領域２７の左
右辺の中央部が研磨不足状態となっている。

【００１８】図２２に示すように、端子パッド２６の領
域ではスポット状孤立高の端子パッド２６が離散的に列
状に配されているため、第３の層間絶縁膜１３で覆われ
た孤立高１３ｃの部分に易研磨性が現れる。従って、端
子パッド２６の領域は画素領域２０よりも初期研磨レー
トが大きくなるため、画素領域２０がまだ充分平坦化さ
れないのに、端子パッド２６の領域が過剰研磨されて下
地層（上層膜２６ｂ）が露出してしまう危険性がある。

【００１９】このような端子パッド２６での過剰研磨状
態を解消する手段として、予め第３の層間絶縁膜１３を
厚く堆積する方法が挙げられる。この方法によれば、端
子パッド２６の領域の研磨が速く進行しても、下地層が
露出する前にこの領域での第３の層間絶縁膜１３の平坦
化がほぼ完了するので、それ以降の研磨レートは初期研
磨レートに比べて著しく低下し、画素領域２０の平坦化
のために研磨時間を増やしても、下地層の露出を防ぐこ
とができる。

【００２０】しかし、厚い第３の層間絶縁膜１３を形成
した場合、接続プラグ１５のためのコンタクトホール１
６が却って深くなり、アスペクト比が大きくなるため、
接続プラグ１５を構成する高融点金属でコンタクトホー
ル１６を埋め難くくなる。特に、接続プラグ１５は第２
の層間絶縁膜１１と遮光膜１５を貫通してから第３の層
間絶縁膜１３を貫通して画素電極１４に繋げるための飛
び越し層間導電部であり、コンタクトホール１６自身は
元々深くなり易い。また画素電極１４間の隙間から入射
する光が開口部１２ａを介してＭＯＳＦＥＴ等の素子に
極力進入し難くするためには、開口部１２ａをできるだ
け小さくする必要上、コンタクトホール１６の孔径も細
くせねばならない。このため、必然的にコンタクトホー
ル１６のアスペクト比は大きくなる。それ故、被研磨層
の第３の層間絶縁膜１３の薄膜化が強く要請される。し
かし、上述したように、端子パッド２６の領域では第３
の層間絶縁膜１３のＣＭＰ法による平坦化処理の過研磨
が顕在化してしまう。

【００２１】他方、シール領域２７の上下辺の中央部の
膜厚は端子パッド２６の領域での過研磨に引きずられて
画素領域２０の膜厚に比べ相対的に薄くなっているた
め、図２６及び図２８に示すように、画素領域２０の上
下縁又はシール領域２７の上下辺は中央部が過研磨状態
である。また、シール領域２７の左右辺の四隅部付近も
端子パッド２６の領域での過研磨に引きずられて膜厚が
薄くなり易いが、シール領域２７の左右辺の中央部は研
磨前のシール領域２７の平坦性の故に却って初期研磨レ
ートが落ち研磨し難くなっている。このため、図２４に
示すように、シール領域２７の左右辺や画素領域２０の
左右縁は中央部が研磨不足状態である。このように、画
素領域２０の周囲縁やシール領域２７が勾配面を有して
いると、研磨後の第３の層間絶縁膜１３上に形成される
画素電極１４の反射効率の低下や液晶パネル組立の際の
セルギャップ調整の困難やシール材の密着性不具合をも
たらし、また、接続プラグ１５のコンタクトホール１６
をＣＭＰ処理後に穴明けする場合は、膜厚不均一により
コンタクトホールのエッチング時間の最適化が困難とな
る。

【００２２】そこで、反射型液晶パネル用基板における
遮光膜と画素電極との間に形成される研磨処理を要する
層間絶縁膜についての二律背反した上述の問題点に鑑
み、本発明の第１の課題は、素子領域が形成された基板
の上に層間絶縁膜と導電層を交互に繰り返して成膜した
積層膜構造を有する電気光学装置用基板において、成膜
工数の追加を招かず、上記の研磨すべき層間絶縁膜も厚
膜化せずに、その層間絶縁膜の研磨レートを均一化でき
る構造を持つ液晶パネル用基板等の電気光学装置用基板
を提供することにある。

【００２３】また本発明の第２の課題は、シール領域も
画素領域と同様に層間絶縁膜の研磨面が平坦面となり、
画素電極の反射効率の向上，セルギャップ調整の容易
化，シール材の密着性向上，コンタクトホールのエッチ
ング時間の最適化を実現できる液晶パネル用基板等の電
気光学装置用基板を提供することにある。

【００２４】

【課題を解決するための手段】上記第１の課題を解決す
るため、本発明の講じた第１の手段は、研磨前の層間絶
縁膜の成膜表面レベルを少なくとも画素領域内でできる
だけ全面均一に平坦化するべく、上記研磨処理の層間絶
縁膜の底上げ用のダミーパターンを画素領域内の空き間
に作り込むのではなく、既成配線層を援用して画素領域
外に略一面的に形成する点にある。即ち、本発明は、各
画素に対応するスイッチング素子が基板上に配置される
画素領域において、複数の層間絶縁膜と複数の導電層と
が交互に積層された積層膜構造を有しており、該複数の
導電層のうちの最上層の導電層より下層の少なくとも一
層の前記層間絶縁膜が研磨処理で平坦化されて成る電気
光学装置用基板であり、前記基板上の非画素領域におい
て形成された少なくとも端子パッドの近傍には、前記研
磨処理の層間絶縁膜よりも下層の前記導電層からなる単
層又は複層のダミーパターンを有して成ることを特徴と
する。ここに、端子パッドとしては、基板縁近傍に配置
される入力端子パッドやそれよりも基板内方に配置され
る中継端子パッドが含まれる。

【００２５】このようなダミーパターンを端子パッドの
近傍に配置した構造においては、端子パッドの近傍でも
ダミーパターン上の研磨の層間絶縁膜の成膜表面レベル
が底上げされるため、画素領域での研磨処理の層間絶縁
膜の成膜表面レベルと略同等レベルになり、表面レベル
が全体に亘り均一化する。このように、被研磨面を均一
化すると、ＣＭＰ（化学的機械研磨）等の研磨を施した
際、端子パッド領域の近傍・周囲の研磨レートが徒に速
くならず、全体的に一様の研磨レートが得られて、研磨
処理の層間絶縁膜の研磨面が従前に比し平坦化する。こ
のため、画素領域の平坦化も一層良好となり、対向基板
等を用いたセル組立時のセルギャップの制御性を改善で
きると共に、研磨後の画素領域の層間導電部等のコンタ
クトホールのエッチング時間を決定し易くなる。

【００２６】このような研磨面の一様平坦化が得られる
と、端子パッド部の過研磨により下地の端子パッド層の
露出が起こり難くなり、また研磨処理に係る層間絶縁膜
の薄膜化も実現できる。この薄膜化により、画素領域に
ある層間導電部のコンタクトホールのアスペクト比を改
善できるので、コンタクトホールの細径化により開口部
の細径化に結び付けることができる。それ故、遮光性能
を改善できる。

【００２７】なお、この層間導電部は、スイッチング素
子に電気的に接続する第１の前記導電層と前記研磨処理
の層間絶縁膜の上に成膜された上層の前記導電層とを電
気的に接続するものであるが、前記ダミーパターンは、
第１の導電層からなる第１のダミーパターン、及び第１
の導電層と遮光膜等の上層の導電層との中間にある第２
の導電層からなる第２のダミーパターンのいずれか又は
両者の積み重ねとすることができる。

【００２８】そして、画素領域外の端子パッドの近傍域
にも導電層のダミーパターンが敷き詰められていると、
このダミーパターンも遮光膜となるため、迷光が画素領
域外から基板に作り込んだ素子領域に入り難くなり、光
電流を抑制でき、スイッチング素子特性の改善に役立
つ。

【００２９】ところで、通常、入力端子パッドと外部配
線との接続においては異方性導電膜を熱圧着するように
しているので、ダミーパターン領域を覆う研磨後の比較
的薄い前記層間絶縁膜が導電性粒子で傷つけられ、入力
端子パッドとショートを引き起こす新たな危惧が生じ
る。入力端子パッドの近傍に配置されたダミーパターン
が引出し配線の領域を除いて四方一面に略連続して形成
されて成る場合、このダミーパターンを介して隣接する
入力端子パッド間がショートする虞れがある。

【００３０】しかし、本発明においては、入力端子パッ
ドの周囲に配置されたダミーパターンが平面的に細分化
された複数の小分けダミーパターンからなるため、成膜
直後の研磨処理すべき層間絶縁膜の表面レベルを均一化
しながら、隣接の端子パッド間のショートを防止でき
る。小分けダミーパターンの数を増やす程に、ショート
確率はより僅少になる。

【００３１】ここで、相隣り合う入力端子パッドの間は
非ダミーパターン領域であることが好ましい。この非ダ
ミーパターン領域には熱圧着時に強い押し付け力が加わ
るフレキシブルテープ配線の導電線に隣接している。仮
にダミーパターンが連続して形成されていると、異方性
導電膜中の導電性微粒子によって端子パッドとショート
する確率が高く、またダミーパターンとのショートを介
して入力端子パッド間のショートを招く危険性もある。
非ダミーパターン領域とするのは、このような危険性の
高いショートを確実に防止するためである。

【００３２】この入力端子パッドとその周囲に配置され
た小分けダミーパターンとの間隔は、配線とその近傍の
ダミーパターンとの間隔よりも広く設定されてなる。異
方性導電膜の導電性粒子による入力端子パッドと小分け
ダミーパターンとの架橋が起こり難くなり、ショートを
極力防止するためである。

【００３３】また、中継端子パッドとその周囲に配置さ
れたダミーパターンとの間隔は、配線とその近傍のダミ
ーパターンとの間隔よりも広く設定されてなる。中継端
子パッド上では通常銀ペーストで導通が図られるように
なっているが、銀ペーストが中継端子パッドから若干は
み出しても、その近傍のダミーパターンに極力ショート
しないようにしている。

【００３４】上記第２の課題を解決するため、本発明の
第２の手段は、端子パッドの近傍域に限らず、画素領域
の周囲に形成されるシール領域に、前記研磨処理の層間
絶縁膜よりも下層の導電層からなる単層又は複層のダミ
ーパターンを有して成ることを特徴とする。シール領域
にダミーパターンが敷設されていないと、画素領域の前
記研磨処理の層間絶縁膜表面は、特にその周辺部分にお
いて勾配面となり易く、この後に形成されるべき上層の
導電層の遮光膜の反射効率の低下や、前記研磨処理の層
間絶縁膜の膜厚不均一によるホールのエッチング時間最
適化の困難を招来する。このような問題を解消するため
には、シール領域にダミーパターンを設けると良い。こ
れによって画素領域の周辺に近い領域はシール領域も含
め前記研磨処理すべき層間絶縁膜の表面レベルはほぼ均
一となるので、研磨処理を施しても画素領域における研
磨処理の層間絶縁膜に勾配面や膜厚不均一は生じ難い。

【００３５】しかし、ダミーパターンを設けたシール領
域の更に外側にダミーパターンが設けられていないと、
研磨処理によってシール領域上の層間絶縁膜が勾配面と
なってしまう。これは、電気光学装置の組立において、
対向基板と貼り合わせる際の基板間ギャップ（セルギャ
ップとも言う）の制御に支障を来たしたり、シール材の
密着性に不具合を生じたりする。

【００３６】これを解決するために、シール領域の更に
外側の外周領域にも、ダミーパターンを設けることが好
ましい。

【００３７】なお、このダミーパターンは、スイッチン
グ素子に電気的に接続する第１の導電層からなる第１の
ダミーパターン、及び第１の導電層と遮光膜等の前記上
層の導電層との中間にある第２の導電層からなる第２の
ダミーパターンのいずれか又は両者の積み重ねとするこ
とができる。

【００３８】更に、このシール領域及びシール領域の外
周領域に設けるダミーパターンは、スイッチング素子の
制御配線層と同層で孤立したパターンの上に積み足され
て成ることが好ましい。また、必要があれば、端子パッ
ドの近傍域のダミーパターンも、スイッチングの制御配
線層と同層で孤立したパターンの上に積み足されて成る
ことが好ましい。このパターンをも底上げ用の台板とし
て利用すると、前記研磨処理の層間絶縁膜の表面レベル
の平坦化を更に微細に調節できる。

【００３９】そしてまた、本発明においては、画素領域
の周辺に配置されスイッチング素子に信号を供給する駆
動回路の近傍領域には、前記研磨処理の層間絶縁膜より
も下層の導電層からなる単層又は複層のダミーパターン
を有して成ることを特徴とする。シール領域と画素領域
との中間領域などにも、ダミーパターンを形成すること
により、前記研磨処理の層間絶縁膜の平坦化等に役立
つ。なお、このダミーパターンは、前記第１の導電層か
らなる第１のダミーパターン及び前記第２の導電層から
なる第２のダミーパターンのいずれか又は両者の積み重
ねとすることができる。

【００４０】更に、本発明においては、画素領域の周囲
に形成されるシール領域の隅部領域には、該シール領域
の辺領域又は当該隅部の周辺領域よりも密度の低い分布
であり、前記研磨処理の層間絶縁膜よりも下層の前記導
電層からなる単層又は複層のダミーパターンを有して成
ることを特徴とする。シール領域の隅部領域内では、シ
ール辺部又は当該隅部の周辺領域のダミーパターンの様
な広い連続拡張面（いわゆるベタ）ではなく、複数の小
分けダミーパターンの分散的集合となっている。このた
め、シール四隅部における研磨前の層間絶縁膜の表面は
離散的な複数の小分けダミーパターンによる凹凸が反映
した面粗さを呈しており、研磨処理を施すと、四隅部を
連続拡張面で形成する場合よりも、初期研磨レートが速
くなり、四隅部の研磨レート並びにシール領域内側の研
磨レートと略平等化する傾向で進行するので、画素領域
及びシール領域の残膜厚バラツキが抑制される。

【００４１】また、画素領域の周囲に形成されるシール
領域には、その隅部領域を除き、前記研磨処理の層間絶
縁膜よりも下層の前記導電層からなる単層又は複層のダ
ミーパターンを有して成る場合、即ち、四隅部において
全くダミーパターンがない（パターン密度ゼロ）場合で
も、隅部が落ち込みその境界部分が立ち上がっている
（角ばっている）ため、研磨初期ではその境界部分が易
研磨状態になって勾配面が形成され、除々に画素領域及
びシール領域の内方へ勾配面が波及する。このため、画
素領域及びシール領域の全体的な平坦化を得ることがで
きる。

【００４２】なお、このようなダミーパターンは、前記
第１の導電層からなる第１のダミーパターン及び前記第
２の導電層からなる第２のダミーパターンのいずれか又
は両者の積み重ねとすることができる。

【００４３】そしてまた、本発明においては、非画素領
域に連続拡張面（いわゆるベタ）のダミーパターンを形
成するではなく、基板上の非画素領域において前記研磨
処理の層間絶縁膜よりも下層の前記導電層を含む複数の
擬似画素凹凸パターンを有して成ることを特徴とする。
このような擬似画素凹凸パターンを具える基板では、研
磨処理前の層間絶縁膜の画素領域以外の表面にも、画素
の表面凹凸模様と略類似の表面凹凸模様が形成されてい
るため、研磨レートが初期から基板のどの部分でも略等
しくなり、少なくとも画素領域及びシール領域では高精
度の表面平坦性を実現できる。

【００４４】複数の擬似画素凹凸パターンを非画素領域
に非規則的に配置するよりも、基板上の２次元方向に繰
り返し展開形成し、空間規則性を持たせる方が好まし
い。画素領域に画素凹凸パターンがマトリクス状などの
空間規則性を有していることに対応させるためである。
画素領域及びシール領域での表面平坦性が顕著になる。
この擬似画素凹凸パターンは、前記第１の導電層からな
る第１のダミーパターン及び前記第２の導電層からなる
第２のダミーパターンのいずれか又は両者の積み重ねで
構成できるが、層間絶縁膜のパターンをも含ませること
により擬似度合いを一層高めることができる。

【００４５】そして、この擬似画素凹凸パターンとして
は、少なくとも擬似ゲート線及び擬似データ線で構成す
ることが好ましい。これらが画素の凹凸の顕著な（代表
的）部分であり、また画素領域の凹凸規則性に最も関与
するからである。

【００４６】なお、上記の電気光学装置用基板を用いて
電気光学装置が組立られるが、このような電気光学装置
は各種電子機器の表示部に用いるに適している。例え
ば、投写型表示装置のライトバルブに好適である

【００４７】

【発明の実施の形態】次に、本発明の各実施形態を添付
図面に基づいて説明する。

【００４８】〔実施形態１〕図１は本発明の実施形態１
に係る反射型液晶パネルの反射型液晶パネル用基板のレ
イアウト構成例を示す平面図、図２は図１中のＢ−Ｂ′
線に沿って切断した状態を示す切断図である。

【００４９】図１に示す本例の反射型液晶パネル用基板
１３１は、従来の液晶パネル用基板を示す図１８及び図
１９の基板３１と同様に、図１８に示す画素電極１４が
マトリクス状に配置された矩形の画素領域（表示領域）
２０と、画素領域２０の左右辺の外側に位置し、ゲート
線（走査電極，行電極）を走査するゲート線駆動回路
（Ｙドライバ）２２Ｒ，２２Ｌと、画素電極１４の上辺
の外側に位置し、データ線（信号電極，列電極）につい
てのプリチャージ及びテスト回路２３と、画素電極１４
の下辺の外側に位置し、データ線に画像データに応じた
画像信号を供給する画像信号サンプリング回路２４と、
ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテ
スト回路２３並びに画像信号サンプリング回路２４の外
側には前述したシール材３６（図１８参照）が位置決め
されるシール領域１２７と、下側端に沿って配列されて
おり、異方性導電膜を介してフレキシブルテープ配線に
固着接続される複数の入力端子パッド２６と、この端子
パッド２６の列とシール領域１２７の下辺との間に位置
し、画像信号サンプリング回路２４にサンプリング信号
を供給するデータ線駆動回路（Ｘドライバ）２１と、そ
のデータ線駆動回路２１の両脇に位置し、入力端子パッ
ド２６から液晶交流駆動の振幅中心電圧を図１８に示す
ガラス基板３５の対向電極３３に給電するための中継端
子パッド（いわゆる銀点）２９Ｒ，２９Ｌとから構成さ
れている。ゲート線駆動回路２２Ｒ，２２Ｌとデータ線
駆動回路２１は各々シフトレジスタを有し、シフトレジ
スタでのシフトデータの転送に応じて、走査信号をゲー
ト線に、サンプリング信号を画像信号サンプリング回路
２４に各々供給する。信号サンプリング回路２４はサン
プリング信号を受けて画像信号をデータ線に供給する。

【００５０】特に、本例では、画素領域２０を取り囲む
枠形状（額縁状）のシール領域１２７はハッチングで示
すような孤立した連続拡張面（いわゆるベタ）のダミー
パターン領域となっている。また、入力端子パッド２
６，中継端子パッド２９Ｒ，２９Ｌやデータ線駆動回路
２１の周囲もハッチングで示すような連続拡張面のダミ
ーパターン領域となっている。

【００５１】このパネル基板１３１の画素領域２０の平
面構造及び断面構造は図２０及び図２１に示す構造と同
じである。即ち、図２に示すように、大形サイズ（約２
０mm角）で単結晶シリコンのＰ^--型半導体基板（Ｎ^--型
半導体基板でも良い）１の表面（主面）側にはＰ型ウェ
ル領域２が形成されており、その上にはフィールド酸化
膜（いわゆるＬＯＣＯＳ）３が形成されている。このＰ
型ウェル領域２は、例えば画素数７６８×１０２４とい
うような画素がマトリクス状に配置された画素領域２０
の共通ウェル領域として形成されており、周辺回路（ゲ
ート線駆動回路２２Ｒ，２２Ｌ，プリチャージ及びテス
ト回路２３，画像信号サンプリング回路２４及びデータ
線駆動回路２１）を構成する素子を作り込む部分のＰ型
ウェル領域２′とは分離されている。

【００５２】フィールド酸化膜３の１画素毎の区画領域
には２つの開口部が形成されており、一方の開口部の内
側中央にゲート絶縁膜４ｂを介して形成されたポリシリ
コン又はメタルシリサイド等からなるゲート電極４ａ
と、このゲート電極４ａの両側のＰ型ウェル領域２の表
面に形成されたＮ⁺ 型ソース領域５ａ，Ｎ⁺ 型ドレイン
領域５ｂとはスイッチング素子，即ち画素選択用のＮチ
ャネル型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）を構成している。図２０に示すように、行方向に
隣接する複数の画素の各ゲート電極４ａは走査線方向
（画素行方向）に延在してゲート線４を構成している。

【００５３】図２では不図示であるが、図２１に示す如
く、他方の開口部の内側のＰ型ウェル領域２の表面に形
成された行方向共通のＰ型容量電極領域８と、このＰ型
容量電極領域８の上に絶縁膜（誘電膜）９ｂを介して形
成されたポリシリコン又はメタルシリサイド等からなる
保持電極９ａとは画素選択用ＭＯＳＦＥＴを介して画素
電極１４に供給された画像信号を保持するための保持容
量（蓄積容量とも言う）Ｃを構成している。

【００５４】ここに、容量電極９ａは画素選択用ＭＯＳ
ＦＥＴのゲート電極４ａを構成するポリシリコン又はメ
タルシリサイド層の成膜プロセスを援用して形成でき
る。また容量電極９ａ下の絶縁膜（誘電膜）９ｂもゲー
ト絶縁膜４ｂを構成する絶縁膜成膜プロセスを援用して
形成できる。絶縁膜９ｂ，４ｂは熱酸化法で４００〜８
００Å程度の膜厚である。容量電極９ａ，ゲート電極４
ａは、ポリシリコン層を１０００〜２０００Å程度の厚
さで形成し、その上にＭｏ又はＷのような高融点金属の
シリサイド層を１０００〜３０００Å程度の厚さに重ね
た複層構造である。ソース，ドレイン領域５ａ，５ｂ
は、上記のゲート電極４ａをマスクとしてその両側の基
板表面にＮ型不純物をイオン打ち込みで自己整合的に注
入して形成される。

【００５５】Ｐ型容量電極領域８は、例えば、専用のイ
オン打ち込みと熱処理（ドライブイン）によるドーピン
グ処理で形成でき、ゲート電極形成工程前にイオン注入
を施しても良い。つまり、絶縁膜９ｂの形成後にＰウェ
ル２と同型の不純物を注入し、Ｐ型ウェル２の表面はそ
の深部よりも高不純物濃度領域に成し、低抵抗層を形成
する。Ｐ型ウェル２の好ましい不純物濃度は１×１０¹⁷
cm³ 以下で、１×１０ ¹⁶〜５×１０¹⁶程度が望ましい。
ソース，ドレイン領域５ａ，５ｂの好ましい表面不純物
濃度は１×１０²⁰〜３×１０²⁰cm³ 、Ｐ型容量電極領域
８の好ましい表面不純物濃度は１×１０¹⁸〜５×１０¹⁹
cm³ であるが、保持容量Ｃを構成する絶縁膜９ｂの信頼
性及び耐圧の観点からは、１×１０¹⁸〜１×１０¹⁹cm³
が望ましい。

【００５６】ゲート電極４ａ及び容量電極９ａの上には
第１の層間絶縁膜６が形成され、この絶縁膜６上にはア
ルミニウムを主体とする第１の導電層（以下，第１のメ
タル層と言う）が形成されている。第１のメタル層に
は、列方向に延在するデータ線７（図２０参照），デー
タ線７から櫛歯状に突出してコクタクトホール６ａを介
してソース領域４ｂに導電接触するソース電極配線７
ａ，コクタクトホール６ｂを介してドレイン領域５ｂに
導電接触すると共にコクタクトホール６ｃを介して容量
電極９ａに導電接触する中継配線１０とが含まれる。

【００５７】ここに、第１の層間絶縁膜６は、例えばＨ
ＴＯ膜（高温ＣＶＤ法により形成される酸化シリコン
膜）を１０００Å程度堆積した上に、ＢＰＳＧ（ボロン
及びリンを含むシリケートガラス膜）を８０００〜１０
０００Å程度の厚さで堆積して形成される。ソース電極
配線７ａ及び中継配線１０を構成する第１のメタル層
は、例えば下層からＴｉ／ＴｉＮ／Ａｌ／ＴｉＮで積層
された４層構造とされる。最下層のＴｉは膜厚が１００
〜６００Å程度、２層目のＴｉＮ層は１０００Å程度、
３層目のＡｌ層は４０００〜１００００Å程度、最上層
のＴｉＮ層は３００〜６００Å程度とされる。

【００５８】この第１のメタル層の上には第２の層間絶
縁膜１１が形成され、この第２の層間絶縁膜１１上には
アルミニウムを主体とする第２の導電層（以下、第２の
メタル層と言う）が形成されている。この第２のメタル
層は画素領域２０の大部分を覆い、隣接する画素電極１
４の間隔部を遮光する遮光膜１２が含まれる。なお、こ
の遮光膜１２を構成する第２のメタル層は、画素領域２
０の周囲に形成される周辺回路（ゲート線駆動回路２２
Ｒ，２２Ｌ，プリチャージ及びテスト回路２３，画像信
号サンプリング回路２４，及びデータ線駆動回路２１）
において素子間の接続用配線１２ｂ（図２参照）として
も用いられる。

【００５９】ここに、第２の層間絶縁膜１１は、例えば
ＴＥＯＳ（テトラエチルオルソシリケート）を材料とし
プラズマＣＶＤ法により形成される酸化シリコン膜（以
下、ＴＥＯＳ膜と称する）を３０００〜６０００Å程度
堆積した上に、ＳＯＧ膜（スピン・オン・ガラス膜）を
堆積し、それをエッチバックで削ってから更にその上に
第２のＴＥＯＳ膜を２０００〜５０００Å程度の厚さに
堆積して形成される。遮光膜１２等を構成する第２のメ
タル層は、第１のメタル層と同様にしても良く、例えば
下層からＴｉ／ＴｉＮ／Ａｌ／ＴｉＮで積層された４層
構造とされる。最下層のＴｉは膜厚が１００〜６００Å
程度、２層目のＴｉＮ層は１０００Å程度、３層目のＡ
ｌ層は４０００〜１００００Å程度、最上層のＴｉＮ層
は３００〜６００Å程度とされる。

【００６０】遮光膜１２の中継配線１０に対応する位置
にはプラグ貫通用開口部１２ａが開けられている。遮光
膜１２の上には第３の層間絶縁膜１３が形成され、この
第３の層間絶縁膜１３の上に略１画素に対応した矩形状
の反射電極としての画素電極１４が形成されている。こ
こに、第３の層間絶縁膜１３も、第２の層間絶縁膜１１
と同様にしても良く、ＴＥＯＳ膜を３０００〜６０００
Å程度堆積した上に、ＳＯＧ膜を堆積し、それをエッチ
バックで削ってから更にその上に第２のＴＥＯＳ膜を１
６０００〜２４０００Å程度の厚さに堆積して形成され
る。或いは、ＴＥＯＳ膜の間にＳＯＧ膜を堆積せず、Ｔ
ＥＯＳ膜のみで第３の層間絶縁膜を構成することも可能
である。このときの膜厚は１６０００〜２４０００Å程
度が好ましい。また、ＴＥＯＳ膜の下に窒化シリコン膜
を形成したり、ＴＥＯＳ膜の上に窒化シリコン膜を形成
したりすることにより、耐湿性を向上させた構成にして
も良い。なお、窒化シリコン膜が上層となる場合はこの
窒化シリコン膜を堆積する前にＴＥＯＳ膜をＣＭＰ法等
により平坦化するか、窒化シリコン膜そのものをＣＭＰ
法等により平坦化することになる。

【００６１】遮光膜１２の開口部１２ａに対応してその
内側に位置するように、第３，第２の層間絶縁膜１３，
１１を貫通するコンタクトホール１６が設けられてい
る。このコンタクトホール１６内にはタングステン等の
高融点金属をＣＶＤ法により埋め込んだ後、第３の層間
絶縁膜１３の上に堆積した高融点金属層と第３の層間絶
縁膜１３の表面側をＣＭＰ（化学的機械研磨）法で削り
込んで鏡面様に平坦化する。このときの層間絶縁膜１３
の残りの膜厚は、最も薄い部分で約４０００〜１０００
０Åとなるように研磨量を調整する。

【００６２】次いで、例えば低温スパッタ法によりアル
ミニウム層を３００〜５０００Å程度の厚さに成膜し、
パターニングにより一辺が１５〜２０μｍ程度の矩形状
の画素電極１４を形成する。高融点金属の接続プラグ
（層間導電部）１５は、遮光膜１２のメタル層１層分を
飛び越し中継配線１０と画素電極１４とを導通させてい
る。なお、接続プラグ１５の形成方法としては、ＣＭＰ
法で第３の層間絶縁膜１３を平坦化した後、コンタクト
ホールを開口し、その中にタングステン等の高融点金属
を埋め込む方法もある。また、第２のメタル層１２の開
口部１２ａを大きくし、この開口部１２ａ内に第２のメ
タル層１２からなる第２の中継配線を例えば矩形状に形
成し、第１の中継配線１０とこの第２の中継配線を接続
し、第２の中継配線と画素電極１４とを接続プラグ１５
を介して接続するようにしても良い。そして、画素電極
１４の上には厚さ５００〜２０００Å程度の酸化シリコ
ン等のパッシベーション膜１７が全面的に形成されてい
る。なお、パッシベーション膜１７上には、液晶パネル
を構成する際に配向膜が全面に形成され、ラビング処理
が施される。本例では、画素電極１４が第３の導電層
（以下、第３のメタル層と言う）により形成されるが、
メタル層をより多層化できるプロセスで基板形成する場
合は、より上層で形成しても良い。いずれにしても、画
素電極１４は複数のメタル層の最上層で形成される。

【００６３】なお、画素領域２０を覆うパッシベーショ
ン膜１７としては上述のように酸化シリコン膜が用いら
れるが、周辺回路領域，シール領域，スクライブ部では
２０００〜１００００Å程度の厚さの窒化シリコン膜が
用いられる。パッシベーション膜１７の上に誘電体ミラ
ー膜を成膜しても良い。

【００６４】図１に示すように、矩形の半導体基板１の
大部分を占める画素領域２０の周りには枠状にシール領
域１２７が取り囲んでいる。このシール領域１２７は、
画素領域２０と液晶が封入されない非画素領域（周辺回
路領域，端子パッド領域，スクライブ領域）との境界領
域であるが、本例ではシール領域１２７内に周辺回路の
一部（ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ
及びテスト回路２３，画像信号サンプリング回路２４）
が含まれており、データ線駆動回路２１のみがシール領
域１２７の外側に配置されている。なお、データ線駆動
回路２１をシール領域１２７の内側に配置しても良いこ
とは言う迄もない。

【００６５】そして、本例のシール領域１２７の断面構
造は、図２に示す如く、フィールド酸化膜３上にゲート
電極４ａとは孤立したポリシリコン又はメタルシリサイ
ド等から成る連続拡張面のパターン１２７ａと、第１の
メタル層からなる孤立した連続拡張面の下層ダミーパタ
ーンＡと、第２のメタル層からなる孤立した連続拡張面
の上層ダミーパターンＢとが含まれている。パターン１
２７ａはゲート電極４ａの形成プロセスを援用して形成
できる。またダミーパターンＡ，Ｂも第１のメタル層と
第２のメタル層でのプロセス援用で形成できる。これら
パターン１２７ａ，ダミーパターンＡ，Ｂの層厚の分だ
け、第３の層間絶縁膜１３の成膜直後ではその表面レベ
ルが一様に底上げされており、画素領域や周辺回路領域
の表面レベルに略等しくなっている。

【００６６】シール領域１２７の外側に配されたデータ
線駆動回路２１の周囲は勿論のこと、図４〜図６及び図
９のハッチングで示す如く、中継端子パッド２９Ｒ，２
９Ｌや入力端子パッド２６の領域の周囲は配線領域を除
いて電気的に浮遊又は電源電圧にクランプされたダミー
パターン領域となっている。即ち、本例の入力端子パッ
ド２６も第１のメタル層からなる下層２６ａと第２のメ
タル層からなる上層２６ｂとを積み重ねた構造となって
いるが、ダミーパターン領域の断面構造においては、フ
ィールド酸化膜３上の第１の層間絶縁膜６上に形成され
た第１のメタル層からなる孤立した連続拡張面の下層ダ
ミーパターンＡと、第２の層間絶縁膜１１上に形成され
た第２のメタル層からなる孤立した連続拡張面の上層ダ
ミーパターンＢとが含まれている。これらのダミーパタ
ーンＡ，Ｂもメタル層のプロセス援用で形成できる。そ
して、これらダミーパターンＡ，Ｂの層厚の分だけ、第
３の層間絶縁膜１３の成膜直後ではその表面レベルが積
み足されており、その積み足し効果が近傍領域へ反映す
るため、入力端子パッド２６の真上部分のレベルは、画
素領域や周辺回路領域の表面レベルと略等しくなってい
る。

【００６７】また、図４及び図５に示す如く、シール領
域１２７下辺とデータ線駆動回路２１との間の挾間領域
Ｘにおいても、データ線駆動回路２１から延び出た複数
の配線Ｌ_OUT 間に孤立縦長の配線間ダミーパターンＭが
敷き詰められている。この配線間ダミーパターンＭもメ
タル層を援用して形成される。

【００６８】しかし、入力端子パッド２６の形成法は、
下層２６ａの上の第２の層間絶縁膜１１に開けた大きな
開口に上層２６ｂを埋め込むものであるから、上層２６
ｂに大きな中央窪みが形成されるため、その真上の第３
の層間絶縁膜１３にも窪みが必然的に形成されてしま
う。第３の層間絶縁膜１３の成膜において前述したよう
にＳＯＧ膜の形成が含まれる場合は、上層２６ｂの窪み
をある程度浅くできる。ただ、入力端子パッド２６の占
有面積は配線電極のコンタクトホールに比し大規模であ
るため、ＳＯＧ膜の形成工程の追加だけでは、端子パッ
ド２６真上の第３の層間絶縁膜１３の窪みを充分解消で
きない。

【００６９】図３は入力端子パッドの別の構造を示す断
面図である。図３においては、下層２６ａの上に複数の
細径のコンタクトホールを開けてから、上層２６ｂ′を
埋め込んで端子パッド２６′が形成される。かかる構造
では、コンタクトホール内への上層２６ｂ′の材料の落
ち込み量が少なくなり、且つ微細な窪みが分散するた
め、上層２６ｂ′表面は平坦化される。このため、その
上に第３の層間絶縁膜１３を成膜した表面には窪みが反
映し難く、平坦化し易い。

【００７０】このように、本例では画素領域や周辺回路
領域の外部の殆どの領域において、パターン密度が１０
０％に近づくように、連続拡張面のダミーパターン領域
（ダミーパターンＡ，Ｂ）が積み重ね形成されているた
め、第３の層間絶縁膜１３の成膜直後でも、その表面レ
ベルが基板全面に亘って略一様レベルになる。それ故、
この後、ＣＭＰ研磨処理を施すと、第３の層間絶縁膜１
３の研磨面は図２又は図３の実線で示すレベルになる。
特に、入力端子パッド２６，２６′の領域では研磨前の
第３の層間絶縁膜１３の表面が孤立高とはなっていない
ので、その領域では初期研磨レートが速すぎず、入力端
子パッド２６，２６′が露出し難く、研磨レートが均一
化する。このため、ＣＭＰ研磨処理時間、即ち、研磨量
を従前量（約４０００Å）よりも増やすことが可能とな
る。このように研磨レートを均一化できる利益は、結
局、研磨後の第３の層間絶縁膜１３の膜厚を薄くできる
ことをもたらす。そして、画素領域２０の遮光膜１２の
開口部１２ａに開けたコンタクトホール１６のアスペク
ト比を改善でき、接続プラグ１５の細径化に寄与するの
で、開口部１２ａの開口面積を縮小でき、遮光性能を高
めることができる。また、研磨量を増やすことができる
利益は、第３の層間絶縁膜１３がＴＥＯＳ膜のみからな
る場合に生じる開口部１２ａの段差が深くても、ＳＯＧ
膜を成膜せずに、ＣＭＰ研磨で段差を緩和できる利益に
繋がる。故に、第３の層間絶縁膜１３の成膜プロセスを
簡略化でき、生産性の向上に資する。

【００７１】本例のダミーパターン領域の平面レイアウ
トは、図１のハッチングで示すように、シール領域１２
７の外側のうちデータ線駆動回路２１，信号配線，電源
配線，入力端子パッド２６，中継端子パッド２９Ｒ．２
９Ｌを除いて余すことなく略全面に敷き詰められてい
る。データ線駆動回路（シフトレジスタとその出力に基
づきサンプリング信号を生成する論理回路とから成る）
２１とシール領域１２７との挾間領域Ｘには、図４又は
図５に示すように、配線Ｌ_OUT 間に形成された孤立縦長
の配線間ダミーパターンＭと基板の左右端側のダミーパ
ターンＮ_R ，Ｎ_Lとが敷き詰められている。配線Ｌ_OUT
と配線間ダミーパターンＭとの間隔は５μｍ程度であ
る。データ線駆動回路（シフトレジスタ及び論理回路）
２１から画像信号サンプリング回路２４へはサンプリン
グ信号を出力する出力配線Ｌ_OUT が延び出ているため、
配線間ダミーパターンＭが規則的に敷き詰められてい
る。また、図６に示すように、入力端子パッド２６の領
域から基板の内方へ向かう配線は、データ線駆動回路２
１に入力する配線（ＤＸＩＮ（データ信号），電源Ｖ
_ddx，Ｖ_ssx ，クロック信号，反転クロック信号等）Ｌ
_INと、ゲート線駆動回路２２Ｒ，２２Ｌ，プリチャージ
及びテスト回路２３に入力する配線（ＤＹＩＮ（データ
信号），電源Ｖ_ddy ，Ｖ_ssy ，クロック信号，反転クロ
ック信号等）とに大別できるため、入力端子パッド２６
から一旦列方向（図示縦方向）に引き出された各配線Ｌ
は中途の行方向配線領域（図示横方向）Ｗでデータ線駆
動回路２１に入力すべき配線Ｌ_INとそれ以外の配線とに
行く手が別れる。このため、入力端子パッド２６の領域
とデータ線駆動回路２１との挾間領域Ｙには、入力端子
パッド２６及びそこからの入力配線の間に形成された孤
立矩形の複数の小分けダミーパターンＳ₁ 〜Ｓ₃ と、デ
ータ線駆動回路２１に入力する配線Ｌ_IN間に形成された
孤立矩形の配線間ダミーパターンＴとが敷き詰められて
いる。なお、図６では入力端子パッド２６はその数を減
らして図示されている。

【００７２】入力端子パッド２６の平面形状は、その略
全体を占める矩形状の導電接触部２６１とそこから左右
いずれの側に寄せて基板内方（列方向）へ細幅状に張り
出した配線引出し部２６２とから成る。基板の左右中央
線から右側に位置する入力端子パッド２６の配線引出し
部２６２は導電接触部２６１の左側に寄せて位置してお
り、基板の左右中央線から左側に位置する入力端子パッ
ド２６の配線引出し部２６２は導電接触部２６１の右側
に寄せて位置している。配線引出し部２６２間には孤立
横長の小分けダミーパターンＳ₂ が配置されている。更
に、配線引出し部２６２の先部間とそこから引き出され
た配線Ｌ間には孤立矩形の小分けダミーパターンＳ₃ が
跨がって形成されている。そしてまた、入力端子パッド
２６の基板縁には孤立矩形の小分けダミーパターンＳ₁
が配置されている。

【００７３】前述した基板の左右端側のダミーパターン
Ｎ_R ，Ｎ_L は入力端子パッド２６の位置まで及んで形成
されており、左右の最外側の入力端子パッド２６の配線
引出し部２６２との間の空き領域には孤立した小分けダ
ミーパターンＳ₂ ′が配置されている。また、ダミーパ
ターンＮ_R ，Ｎ_L の先端は入力端子パッド２６の先端に
揃っているが、ダミーパターンＮ_R ，Ｎ_L の先端側の基
板縁隅部には孤立した小分けダミーパターンＳ₀ が配置
されている。なお、小分けダミーパターンの平面形状
は、矩形（正方形，長方形）に限らず、種々の形状（三
角形，多角形，曲線形など）を選択できる。例えば、六
角形（正六角形）状の小分けダミーパターンを蜂の巣状
に敷き詰めて配置しても良い。

【００７４】複数の入力端子パッド２６は図１８に示す
如く異方性導電膜（ＡＣＦ）３８を介してフレキシブル
テープ配線３９に熱圧着で接続される。図６の破線は異
方性導電膜３８の占める領域の縁を示す。フレキシブル
テープ配線３９は、図７及び図８に示す如く、絶縁性の
フレキシブルテープ３９ａと、この上に被着された複数
本のストライプ状の導電線３９ｂとからなる。このフレ
キシブルテープ３９ａの端部と入力端子パッド２６の列
との間には異方性導電膜３８が挟まれている。異方性導
電膜３８は粒径５〜１０μｍ程度の導電性粒子３８ａと
接着用絶縁樹脂材３８ｂとからなる。その膜厚が２〜１
０μｍ程度にまで押し潰されるまでフレキシブルテープ
３９ａを圧着する。端子パッド２６とフレキシブルテー
プ配線３９の導電線３９ｂとは押し潰されて離散的に分
布する導電性粒子３８ａを介して導電接続するため、異
方性導電膜３８はその厚み方向にのみ導電性を有してい
る。なお、図７及び図８でも入力端子パッド２６はその
数を減らして図示されている。

【００７５】入力端子パッド２６の周囲にダミーパター
ン領域（ダミーパターンＡ，Ｂ）を積み足すと、前述し
たように入力端子パッド２６上の成膜直後の第３の層間
絶縁膜１３の表面レベルが孤立高ではなく画素領域２０
のそれと略同等になるので、研磨工程では入力端子パッ
ド２６の領域でも初期研磨レートが下がり、入力端子パ
ッド２６自身の研磨を防止できると共に、第３の層間絶
縁膜１３の薄膜化を実現できる。ここで、仮に各入力端
子パッド２６の周囲にダミーパターン領域が連続一面に
形成されていると、異方性導電膜３８を熱圧着する場
合、導電性微粒子３８ａとダミーパターンを介して入力
端子パッド２６間がショートする虞れがある。

【００７６】しかし、本例では、入力端子パッド２６間
にはダミーパターンを設けず、非ダミーパターン領域Ｅ
となっており、入力端子パッド２６の周囲は小分けダミ
ーパターンＳ₁ 〜Ｓ₃ で敷き詰められている。このた
め、入力端子パッド２６間のショートを防止できる。入
力端子パッド２６と小分けダミーパターンＳ₀ 〜Ｓ₃ と
の間隔や、小分けダミーパターンＳ₀ 〜Ｓ₃ 間の間隔
は、配線ＬとダミーパターンＳ₄ との間隔（約５μｍ）
よりも広く設定されている。異方性導電膜３８を介した
ショートを防止するためである。

【００７７】なお、入力端子パッド２６の領域において
成膜直後の第３の層間絶縁膜１３の孤立高を更に低減す
るため、入力端子パッド２６間にもダミーパターンを形
成しても良いが、入力端子パッド２６間のショートを防
止すためには、入力端子パッド２６間に形成されるダミ
ーパターンも小分けダミーパターンとする。小分けダミ
ーパターンの小分け数を増やす程に、ショート確率はよ
り僅少になる。ただ、小分け数が増せば増すほど、ダミ
ーパターン領域上の成膜直後の第３の層間絶縁膜１３の
表面に起伏が顕在化するため、適度の数を選定すること
が好ましい。小分けダミーパターンの平面形状は、矩形
（正方形，長方形）に限らず、種々の形状（三角形，多
角形，曲線形など）を選択できる。例えば、六角形（正
六角形）状の小分けダミーパターンを蜂の巣状に敷き詰
めて配置しても良い。

【００７８】図９は中継端子パッド２９Ｒの周辺を示す
部分平面図である。中継端子パッド２９Ｒ（２９Ｌ）
は、データ線駆動回路２１の脇で最外側の端子パッド２
６からの配線（液晶の交流駆動における液晶印加電圧の
極性反転の基準となる電位の供給配線）Ｌに繋がった矩
形パッドであり、銀ペーストを着けてガラス基板３５の
対向電極３３に導電接続される。この中継端子パッド２
９Ｒ（２９Ｌ）の周囲にはダミーパターンＮ_R ，Ｎ_L が
形成されている。このため、中継端子パッド２９Ｒ（２
９Ｌ）においても端子パッド２６と同様に、成膜直後の
第３の層間絶縁膜１３の表面レベルを均一化できる。」本例では中継端子パッド２９ＲとダミーパターンＮ_R と
の間隔を例えば７０μｍに設定してあり、銀ペーストを
付着させた際のはみ出しが多少起こっても、ショートし
難い間隔に設定してある。即ち、中継端子パッド２９Ｒ
とダミーパターンＮ_R との間隔は、配線とその近傍のダ
ミーパターンとの間隔より広く設定されている。なお、
中継端子パッド２９Ｒ周囲のダミーパターンも小分けダ
ミーパターンとしても良い。

【００７９】図１０は、実施形態１において第３の層間
絶縁膜１３を膜厚約２４０００Åで成膜した後、その画
素領域２０の中心部の第３の層間絶縁膜１３の残膜厚が
約１２０００ÅになるまでＣＭＰ処理を施した液晶パネ
ル用基板１３１における研磨後の第３の層間絶縁膜１３
の膜厚分布を示す等膜厚線図である。また、図２４中の
プロット△印を連ねるグラフは図１０中のａ−ａ′線に
沿うシール左辺縦方向の残膜厚の分布を示し、図２５中
のプロット△印を連ねるグラフは図１０中のｂ−ｂ′線
に沿う画素中央縦方向の残膜厚の分布を示し、図２６中
のプロット△印を連ねるグラフは図１０中のｃ−ｃ′線
に沿うシール上辺横方向の残膜厚の分布を示し、図２７
中のプロット△印を連ねるグラフは図１０中のｄ−ｄ′
線に沿う画素中央横方向の残膜厚の分布を示し、図２８
中のプロット△印を連ねるグラフは図１０中のｅ−ｅ′
線に沿う画素中央横方向の残膜厚の分布を示す。

【００８０】これらの図から判るように、画素領域２０
及びシール領域１２７での最大膜厚差は約２７２０Åで
あり、等厚線の間隔（膜厚差１０００Å）が図２３のそ
れに比し相当広くなっている。画素領域２０の平坦性が
２倍以上も改善されている。基板（チップ）全体での最
大膜厚差は約２９１０Åに抑制されている。シール領域
１２７の上辺の中央部が低い勾配は略１／２以下に減少
し、シール領域１２７の下辺の中央部が低い勾配は略１
／４以下にも減少している。更に、シール領域１２７の
左右辺は上隅部が最も薄く、中央部が高い勾配が解消さ
れており、勾配は略１／４以下にも減少している。この
ような顕著な改善は、画素領域２０や周辺回路領域の外
部の殆どの領域において、連続拡張面（ベタ）のダミー
パターン領域（ダミーパターンＡ，Ｂ）が敷き詰められ
ているためである。

【００８１】しかし、画素領域２０の最大膜厚差を１０
００Å以下に抑えることが望まれる。画素領域２０の膜
厚分布には画素中央縦線が膜厚の谷線となっており、入
力端子パッド２６の領域における中央部の膜厚が最大膜
厚（約１４５００Å）となっている。これは、図２３の
従来例とは逆に入力端子バッド２６の領域が研磨不足に
なったものと考えられる。

【００８２】〔実施形態２〕図１１は本発明の実施形態
２に係る反射型液晶パネル用基板においてシール領域の
四隅部の近辺を示す部分平面図、図１２は図１１中のＣ
−Ｃ′線に沿って切断した状態を示す断面図である。な
お、図１１において、散点模様の領域は第１のメタル層
を、一様斜線のハッチング領域は第２のメタル層をそれ
ぞれ表し、第３のメタル層は不図示である。また、以下
に説明する内容以外の構成は、実施形態１に係る反射型
液晶パネル用基板と同様である。

【００８３】本例の反射型液晶パネル用基板２３１も実
施形態１の反射型液晶パネル用基板１３１と略同様の構
成を有しており、画素領域２０を取り囲むシール領域１
２７は孤立した連続拡張面（いわゆるベタ）のダミーパ
ターン領域（第１のメタル層のダミーパターンＡと第２
のメタル層のダミーパターンＢ）となっていると共に、
入力端子パッド２６，中継端子パッド２９Ｒ，２９Ｌや
データ線駆動回路２１の周囲も連続拡張面のダミーパタ
ーン領域（第１のメタル層のダミーパターンＡと第２の
メタル層のダミーパターンＢ）となっている。実施形態
１のダミーパターン形成態様と異なる点は、シール領域
１２７のシール四隅部１２７Ｃの矩形領域内では、第１
のメタル層のダミーパターンは、シール辺部の配線Ｌ
_OUT 間に敷き詰めたダミーパターンＡの様な広い連続拡
張面（いわゆるベタ）ではなく、複数の小分けダミーパ
ターンａの分散的集合となっている。即ち、矩形又は短
冊状の面積の異なる複数の小分けダミーパターンａが間
隔をおいてそれぞれ縦横方向に揃えて分散的に敷き詰め
られており、５０％以下のパターン密度になっている。
複数の小分けダミーパターンａの面積はそれぞれ異なる
が、入力端子パッド２６の面積よりも皆小さい。シール
四隅部１２７Ｃにおける第２のメタル層のダミーパター
ンＢ′は矩形状の連続拡張面である。このため、シール
四隅部１２７Ｃにおける研磨前の第３の層間絶縁膜１３
の表面は図１２の点線で示すように離散的な複数の小分
けダミーパターンａによる凹凸が反映した面粗さを呈し
ている。シール四隅部１２７Ｃに密度の低い分布の小分
けダミーパターンａを設けた基板において、第３の層間
絶縁膜１３の表面をＣＭＰ処理すると、シール領域１２
７の辺部の平坦に近い起伏に比し四隅部１２７Ｃの初期
研磨レートが速くなるため、これに引きずられる形で四
隅部１２７ａの４部位で囲まれたシール領域１２７及び
その内側領域の研磨レートが略平等化する傾向で進行す
るので、画素領域２０及びシール領域１２７の残膜厚バ
ラツキが抑制される。特に、４部位のシール四隅部１２
７ａのうちでも、シール領域１２７の下辺の左右隅部に
予め粗さ度を付与した意義は大きいと言える。

【００８４】ここで、シール四隅部１２７Ｃにおける複
数の小分けダミーパターンａの島状面積を略等しくし
て、均等分散的ないしランダムに分布していると仮定
し、パターン密度（単位面積においてダミーパターンの
面積の総和が占める割合）を低くすることは、ダミーパ
ターンａ間が空くので小分けダミーパターンａが粗く分
布する。このため、第３の層間絶縁膜１３の初期研磨レ
ートはシール四隅部１２７Ｃの周辺に比べて速くなり、
シール四隅部１２７Ｃの境界部分が速く勾配面となり易
く、この勾配面は除々に研磨されて内方へ波及する。パ
ターン密度が同じ場合、小分けダミーパターンａの数を
減らし、面積を大きくすると、孤立高の傾向が強くな
り、初期研磨レートは速くなる。このため、シール四隅
部１２７Ｃの境界部分は速く勾配面となり易く、上記と
同等に、この勾配面は除々に研磨されて内方へ波及す
る。本例では、シール四隅部１２７Ｃの初期研磨レート
をその周囲よりも高めるダミーパターン分布を採用する
ことにより、４部位のシール四隅部１２７Ｃで囲まれた
シール領域１２７の辺部や画素領域２０での残膜厚を基
準たるシール四隅部１２７Ｃの残膜厚に引きずられて合
わせ易くなる。シール領域１２７及び画素領域２０の平
坦制御化が実現されている。

【００８５】図１１に示すように、シール四隅部１２７
Ｃでは、シール辺の左右辺には縦方向に離散配列した複
数の短冊状小分けダミーパターンａが隣接しており、シ
ール辺の上下辺には横方向に離散配列した複数の短冊状
小分けダミーパターンａが隣接している。縦方向の短冊
状小分けダミーパターンａの存在はその長辺部分（縦方
向部分）で初期研磨レートが最も速いのでシール上下辺
方向の平坦化に寄与し、また横方向の短冊状小分けダミ
ーパターンａの存在はその長辺部分（横方向部分）で初
期研磨レートが最も速いのでシール左右辺方向の平坦化
に寄与するものと考えられる。縦方向の短冊状小分けダ
ミーパターンａがシール上下辺に隣接すると共に横方向
の短冊状小分けダミーパターンａがシール左右辺に隣接
しているのではなく、本例では、縦方向の短冊状小分け
ダミーパターンａがシール左右辺に隣接しており、また
横方向の短冊状小分けダミーパターンａがシール上下辺
に隣接しているため、シール四隅部１２７Ｃ内での縦方
向と横方向の初期研磨レートが交錯し、結果的にこの部
分での初期研磨レートが速くなるものと考えられる。な
お、小分けダミーパターンａの形状，配列及びパターン
密度を種々変えることにより、シール領域１２７及びそ
の内側領域の平坦化が一層改善できるものと考えられ
る。

【００８６】また、シール四隅部１２７Ｃにおいて全く
ダミーパターンがない（パターン密度ゼロ）場合でも、
隅部がその周囲に比べ落ち込んで窪み状になり、その境
界部分が立ち上がっているため、研磨初期ではその境界
部分が易研磨状態になって勾配面が形成され、除々に画
素領域及びシール領域の内方へその勾配面が波及する。
このため、画素領域２０及びシール領域１２７の全体的
な平坦化を得ることができる。

【００８７】図１３は、実施形態２において第３の層間
絶縁膜１３を膜厚約２４０００Åで成膜した後、その画
素領域２０の中心部の第３の層間絶縁膜１３の残膜厚が
約１２０００ÅになるまでＣＭＰ処理を施した液晶パネ
ル用基板２３１における研磨後の第３の層間絶縁膜１３
の膜厚分布を示す等膜厚線図である。また、図２４中の
プロット□印を連ねるグラフは図１３中のａ−ａ′線に
沿うシール左辺縦方向の残膜厚の分布を示し、図２５中
のプロット□印を連ねるグラフは図１３中のｂ−ｂ′線
に沿う画素中央縦方向の残膜厚の分布を示し、図２６中
のプロット□印を連ねるグラフは図１３中のｃ−ｃ′線
に沿うシール上辺横方向の残膜厚の分布を示し、図２７
中のプロット□印を連ねるグラフは図１３中のｄ−ｄ′
線に沿う画素中央横方向の残膜厚の分布を示し、図２８
中のプロット□印を連ねるグラフは図１３中のｅ−ｅ′
線に沿う画素中央横方向の残膜厚の分布を示す。

【００８８】これらの図から判るように、画素領域２０
及びシール領域１２７での最大膜厚差は約１３８０Åで
あり、等厚線の間隔（膜厚差１０００Å）が図１０のそ
れに比し更に間延びしている。実施形態１に比し、本例
では画素領域２０の平坦性が２倍以上も改善されてい
る。基板（チップ）全体での最大膜厚差は約２５００Å
であるが、これは入力端子パッド２６の領域でダミーパ
ターンが連続拡張面であるため、研磨不足でなおも膜厚
が厚いからである。シール領域１２７の上辺の中央部が
低い勾配も実施形態１に比し略１／２以下に減少しい
る。また、シール領域１２７の左右辺は略平坦になって
いる。これはシール領域１２７の下辺の左右隅部のダミ
ーパターンａのパターン密度を低くしたことで、研磨し
易くなったからである。

【００８９】しかし、図１３から理解できるように、シ
ール領域１２７の下辺の左右隅部の周辺の膜厚はまだ厚
く、画素領域２０及びシール領域１２７での最大膜厚差
は１００Å以下とはなっていない。四隅部１２７Ｃのダ
ミーパターンａを全く無くした（パターン密度ゼロ）場
合は、画素領域２０内側はより平坦化するものの、四隅
部１２７Ｃの境界部分は急勾配となるおそれがある。下
辺の左右隅部１２７Ｃから左右辺の上方へ向かうにつれ
パターン密度が漸減するダミーパターンａを形成し、又
は、下辺の左右隅部１２７Ｃから下辺の中央へ向かうに
つれパターン密度が漸減するダミーパターンａを形成し
ても良い。かかる場合、画素領域２０及びシール領域１
２７の両領域の更なる平坦化を実現できる。

【００９０】〔実施形態３〕図１４は本発明の実施形態
３に係る反射型液晶パネル用基板においてシール領域の
四隅部の近辺を示す部分平面図、図１５は図１４中のＣ
−Ｃ′線に沿って切断した状態を示す断面図である。な
お、図１４において、散点模様の領域は第１のメタル層
を、一様斜線のハッチング領域は第２のメタル層をそれ
ぞれ表し、第３のメタル層は不図示である。また、以下
に説明する内容以外の構成は実施形態１に係る反射型液
晶パネル用基板と同様である。

【００９１】本例の反射型液晶パネル用基板３３１は、
画素領域２０を取り囲むシール領域２２７及びその外側
領域においてマトリクス状（２次元周期状）に敷き詰め
られたダミーパターンとしての擬似画素凹凸パターンＰ
を有している。この擬似画素凹凸パターンＰは、データ
線駆動回路２１や中継端子パッド２９Ｒ，２９Ｌの周囲
や入力端子パッド２６の周囲にも余すことなく縦横方向
へ展開拡張して形成されている。この擬似画素凹凸パタ
ーンＰは画素領域２０を構成する画素の構成要素のボリ
ュウムを模して第３の層間絶縁膜１３の表面に画素表面
と類似の凹凸形状模様を得るためのものである。

【００９２】本例では、擬似画素凹凸パターンＰの構成
要素として、画素の最下層配線のゲート線４に見立てた
略同線幅の第１のメタル層の擬似ゲート線４_p と、画素
の第１のメタル層のデータ線７，ソース電極配線７ａ及
び中継配線１０に見立てた略同線幅の第１のメタル層の
擬似データ線７_p ，擬似ソース電極配線７ａ_p 及び擬似
中継配線１０_p と、画素部分の第２のメタル層の遮光膜
１２に見立てた連続拡張面（いわゆるベタ）の第２のメ
タル層の擬似遮光膜１２_p とが存在する。各画素では最
下層配線及び第１のメタル層からなるパターン密度は約
２５％であるため、擬似画素凹凸パターンＰでの第１の
メタル層及び第２のメタル層からなるパターン密度もそ
れに略合わせてある。

【００９３】上下のシール領域（辺部）２３７や挾間領
域Ｘ′においては、データ線駆動回路２１から画素信号
サンプリング回路２４へ第１のメタル層の信号配線Ｌ
_OUT がそのまま擬似データ線７_p として利用されてい
る。このため、第１のメタル層の擬似ゲート線４_p ′や
擬似ソース電極配線７ａ_p ′は擬似データ線７_p とは接
続されていない。

【００９４】擬似画素凹凸パターンＰが基板の縦横２次
元方向に繰り返し展開されて形成されているが、本例で
は擬似画素凹凸パターンＰの行列は画素領域２０の行列
とは若干食い違っている。データ線駆動回路２１，画素
信号サンプリング回路２４，及びゲート線駆動回路２２
Ｒ，２２Ｌ等の周辺回路領域の素子レイアウトや信号配
線Ｌ_OUT のレイアウトを設計変更することで、擬似画素
凹凸パターンＰの行列と画素領域２０の行列とを揃える
ことができる。

【００９５】このような擬似画素凹凸パターンＰを具え
る基板３３１では、ＣＭＰ処理前の第３の層間絶縁膜１
３の画素領域２０以外の表面にも、画素の表面凹凸模様
と殆ど類似の表面凹凸模様が空間周期的に拡がっている
ため、研磨レートが初期から基板３３１のどの部分でも
略等しくなり、少なくとも画素領域２０及びシール領域
２２７では高精度の表面平坦性を実現できる。

【００９６】図１６は、実施形態３において第３の層間
絶縁膜１３を膜厚約２４０００Åで成膜した後、その画
素領域２０の中心部の第３の層間絶縁膜１３の残膜厚が
約１２０００ÅになるまでＣＭＰ処理を施した液晶パネ
ル用基板３３１における研磨後の第３の層間絶縁膜１３
の膜厚分布を示す等膜厚線図である。また、図２４中の
プロット○印を連ねるグラフは図１６中のａ−ａ′線に
沿うシール左辺縦方向の残膜厚の分布を示し、図２５中
のプロット○印を連ねるグラフは図１６中のｂ−ｂ′線
に沿う画素中央縦方向の残膜厚の分布を示し、図２６中
のプロット○印を連ねるグラフは図１６中のｃ−ｃ′線
に沿うシール上辺横方向の残膜厚の分布を示し、図２７
中のプロット○印を連ねるグラフは図１６中のｄ−ｄ′
線に沿う画素中央横方向の残膜厚の分布を示し、図２８
中のプロット○印を連ねるグラフは図１６中のｅ−ｅ′
線に沿う画素中央横方向の残膜厚の分布を示す。

【００９７】これらの図から判るように、画素領域２０
及びシール領域２２７（シール四隅部２２７Ｃを含む）
での最大膜厚差は約８５０Åであり、基板全体での最大
膜厚差は約９５０Åであった。画素領域２０及びシール
領域２２７での平坦性は充分であった。なお、入力端子
パッド２６の周囲領域では多少研磨不足ぎみであるた
め、入力端子パッド２６の周囲領域での擬似画素凹凸パ
ターンＰのパターン密度を更に下げれば、更なる平坦化
も実現できる。

【００９８】画素での凹凸形状模様に影響する構成要素
としては、フィールド酸化膜３に開けた２つの開口部、
最下層配線のゲート線４、第１のメタル層のデータ線
７，ソース電極配線７ａ及び中継配線１０、第２のメタ
ル層の遮光膜１２やプラグ貫通用開口部１２ａである。
本例の擬似画素凹凸パターンＰでは、最下層配線のゲー
ト線４を第１のメタル層の擬似ゲート線４_p に見立てて
いるが、画素領域２０と同様に、擬似ゲート線４_p を最
下層配線で形成しても良い。また、擬似画素凹凸パター
ンＰの構成要素にフィールド酸化膜３に開けた２つの開
口部に見立てた擬似開口部やプラグ貫通用開口部１２ａ
に見立てた擬似プラグ貫通用開口部を形成を含ませても
良い。プロセス援用ができるので工数追加を招かず、画
素領域２０の外側に一層リアルな擬似画素凹凸パターン
を形成でき、画素領域２０及びシール領域２２７の更な
る平坦化を実現できる。

【００９９】ところで、ＣＭＰ処理においては、被研磨
面の凸部が密であると初期研磨し難く、逆に被研磨面の
凸部が粗であると初期研磨し易い。孤立突起は速く研磨
されるからである。また、同等大きさの突起が密にラン
ダム分布している領域と粗にランダム分布している領域
とが存在する場合、粗の領域の方が初期研磨レートが速
いため、研磨仕上がりでは両者領域に跨がる勾配面が形
成され得る。粗の領域では結果としてパターン密度が低
い。他方、被研磨面のどの部分のパターン密度が略等し
くても、突起の平面規模（島状面積）が小さい領域の方
が初期研磨レートが速い。島状面積に比し島状周囲（輪
郭）長さが長くなるためである。従って、突起の島状面
積が大きく且つ密にランダム分布している領域が一番初
期研磨し難い。その極限例が領域全体に連続拡張面（い
わゆるベタ）が形成されている場合である。逆に、突起
の島状面積が小さく且つ粗にランダム分布している領域
は一番初期研磨し易い。その極限例が領域全体に突起が
ない（ダミーパターンがない）場合である。しかし、突
起の島状面積が大きく且つ粗にランダム分布している領
域や突起の島状面積が小さく且つ密に分布している領域
は、上記の最高研磨レートと最低研磨レートとの中間の
初期研磨レートであろうが、突起の島状面積が大きく且
つ粗にランダム分布している領域と、突起の島状面積が
小さく且つ密にランダム分布している領域とは、いずれ
の方が速い初期研磨レートであるか否かは、研磨液や他
の条件（分布の規則性，突起形状，突起配列，突起配置
など）にも起因しているため、判然としない。ただ、実
際のＣＭＰ処理では砥液が画素領域２０の凹凸の規則的
分布によりある程度規則的な流動分布を引き起こしてい
るものと考えられるため、非画素領域でも同様な流動分
布となるように工夫する必要もある。

【０１００】実際、反射型液晶パネル用基板のチップサ
イズ内においては、入力端子パッド２６が最も広い島状
突起でその１次元配列の間隔からして粗の分布と考えら
れるので、この入力端子パッド２６を含む領域が最高研
磨レートとなる。ところが、画素領域２０では画素凹凸
パターンが縦横２次元にマトリクス状に展開された明瞭
な空間周期性を呈している。従って、画素領域２０の凹
凸分布には、画素凹凸パターンの空間周期性という高次
の規則性と画素凹凸パターン内の低次の規則性とから成
る階層的規則が存在する。画素凹凸パターンは、１００
０Å〜１００００Å程度の微細な線幅に代表される微視
的な各種の基本（１次）凹凸部（フィールド酸化膜３に
開けた２つの開口部，最下層配線のゲート線４，第１の
メタル層のデータ線７，ソース電極配線７ａ，及び中継
配線１０，第２のメタル層の遮光膜１２やプラグ貫通用
開口部１２ａ）の分布と、画素中でこれら基本凹凸部の
偏りにより生じる凹凸密集部（２次凹凸部）とから成る
階層構造と考えられる。本例の擬似画素凹凸パターンＰ
では、この基本凹凸部に逐一忠実に対応させた原始的な
基本凹凸部をそのまま模する代わりに、マクロ的な凹凸
密集部を見立てるように、擬似ゲート線４_p ，擬似デー
タ線７_p ，擬似ソース電極配線７ａ_p 及び擬似中継配線
１０_p のみを形成したものである。本例の凹凸密集部と
しては、ゲート線４とデータ７との重なり部分や容量電
極９ａと中継配線１０の重なり部分が考えられる。この
ため、擬似画素凹凸パターンＰは擬似ゲート線４_p ，擬
似データ線７_p 及び擬似中継配線１０_p を含むことが好
ましい。典型的な凹凸部分を擬似画素凹凸パターンＰの
要素とすれば良い。擬似画素凹凸パターンＰの中での典
型的な凹凸部分の位置と実際の画素の中の典型的な凹凸
部分位置とが正確に対応していなくても構わない。

【０１０１】ここで例えば、画素凹凸パターンが３次以
上の階層構造と考えられる場合、基本凹凸部の細密なデ
ットコピーまでは必要でなく、巨視的な階層から３次又
は２次凹凸部までを模するだけでも充分であろう。た
だ、このような画素内の凹凸パターンの階層構造が明瞭
でない場合、基本凹凸部のデッドコピーを擬似画素凹凸
パターンＰとする方がマスク設計上の煩雑さを回避でき
る利点がある。また、最大膜厚差が１０００Å以下とな
るような更なる高精度の平坦化を企画する場合は、画素
のデッドコピーを擬似画素凹凸パターンＰとする方が良
い。

【０１０２】なお、上記の実施形態の液晶パネル基板は
反射型液晶パネルに用いるに好適であるが、その反射型
液晶パネルは前述した液晶プロジェクタのライトバルブ
は勿論のこと、腕時計型電子機器、ワードプロセッサ，
パーソナルコピュータ等の携帯型情報処理機、携帯電話
機の表示部やその他各種の電子機器の表示部に適用する
ことができる。

【０１０３】また、上記実施形態の液晶パネル基板は半
導体基板の主面にスイッチング素子を作り込んだもので
あるが、半導体基板に限らず、基板としてはガラス基板
や石英基板等の絶縁性基板を用いることができる。スイ
ッチング素子として絶縁性基板上に薄膜トランジスタ
（ＴＦＴ）などを形成する場合でも、本発明を適用でき
ることは言う迄もない。

【０１０４】更に、本発明は液晶パネル基板に限らず、
他のフラットディスプレイ用基板に適用できるものであ
る。

【０１０５】

【発明の効果】以上説明したように、本発明は、画素領
域の空き間にダミーパターンを割り込ませて形成するの
ではなく、逆に、非画素領域において既成導電層層を援
用して被研磨層の上層の層間絶縁膜の底上げ用のダミー
パターンを略一面的に形成した点を特徴とするものであ
る。画素領域においてダミーパターンを形成する場合
は、底上げのための中間導電層と層間絶縁膜との成膜工
程を追加せねばならず、また、研磨前の層間絶縁膜の表
面起伏が抑えられていると、却って初期研磨レートが低
くなるので、層間絶縁膜表面を鏡面様に平坦化するため
に必要な研磨時間が長くなり、砥液の消費も増大する。
しかしながら、本発明は上記の不都合を解消できるばか
りか、次のような効果を奏する。

【０１０６】（１）端子パッドの近傍に、単層又は複
層のダミーパターンを有する場合、端子パッドの近傍の
上層の層間絶縁膜の成膜表面レベルが画素領域での成膜
表面レベルと略同等レベルになり、表面レベルが全体と
して均一化するため、研磨処理において一様の研磨レー
トが得られる。このため、従前の成膜表面レベルが均一
化されていない状態で問題となっていた端子パッド部の
易研磨性が改善され、端子パッド部の下地が露出するこ
とがない。これは画素領域表面の更なる鏡面様の平坦化
に役立ち、且つ研磨処理前の層間絶縁膜の薄膜化も実現
できる。この薄膜化により、画素領域にある層間導電部
のコンタクトホールのアスペクト比を改善できるので、
コンタクトホールの細径化により開口部の細径化に結び
付けることができる。それ故、遮光性能が向上し、スイ
ッチング素子特性を改善できる。勿論、成膜工数の追加
を招かずに済む。

【０１０７】そして、画素領域外の端子パッドの近傍域
にも導電層のダミーパターンが敷き詰められていると、
このダミーパターンも遮光膜となるため、迷光が画素領
域外から基板に作り込んだ素子領域に入り難くなり、光
電流を抑制でき、スイッチング素子の改善に役立つ。

【０１０８】（２）入力端子パッドの周囲に配置され
たダミーパターンが平面的に細分化された複数の小分け
ダミーパターンからなる場合、成膜直後の層間絶縁膜の
表面レベルを均一化しながら、隣接の端子パッド間のシ
ョートを防止できる。

【０１０９】（３）相隣り合う入力端子パッド間が非
ダミーパターン領域である場合、入力端子パッド間のシ
ョートを確実に防止できる。

【０１１０】（４）この入力端子パッドとその周囲に
配置された小分けダミーパターンとの間隔が、配線とそ
の近傍のダミーパターンとの間隔よりも広く設定されて
なる場合、異方性導電膜の導電性粒子による入力端子パ
ッドと小分けダミーパターンとの架橋が起こり難くな
り、ショートを極力防止できる。

【０１１１】（５）中継端子パッドとその周囲に配置
されたダミーパターンとの間隔が、配線とその近傍のダ
ミーパターンとの間隔よりも広く設定されている場合、
中継端子パッド上では通常銀ペーストで導通が図られる
ようになっているが、銀ペーストが中継端子パッドから
若干はみ出しても、その近傍のダミーパターンにショー
トし難くなる。

【０１１２】（６）端子パッドの近傍域に限らず、画
素領域の周囲を取り囲むシール領域に、ダミーパターン
が形成されている場合、その部分の研磨処理前の層間絶
縁膜の表面は画素領域のそれと略同等になるので、研磨
処理によって平坦化を行う際、画素領域はその周辺部ま
で均一なレートで研磨が進行する。このため、従前に比
べ画素領域の平坦性が一層良好となり、反射率が向上す
るだけでなく、研磨後のコンタクトホールのエッチング
時間が決定し易くなる。

【０１１３】（７）更に、ダミーパターンをシール領
域の外周部にも設けることにより、この領域はシール領
域部分の上層の層間絶縁膜の表面のレベルと同等にな
る。従って研磨した場合、シール領域の層間絶縁膜表面
が勾配面となることはなく、シール材の密着性を改善す
ることができる。

【０１１４】（８）シール領域のダミーパターンがス
イッチング素子の制御配線層と同層で孤立したパターン
の上に積み足されて成る場合、研磨処理の層間絶縁膜の
表面レベルの平坦化を更に微細に調節できる。

【０１１５】（９）そして、画素領域の周辺に配置さ
れ、スイッチング素子に信号を供給する駆動回路の近傍
領域に、ダミーパターンを積み重ねて成る場合、研磨処
理の層間絶縁膜の平坦化等に役立つ。

【０１１６】（10）更に、本発明においては、画素領
域を取り囲むシール領域の隅部領域には、シール領域の
辺領域又は当該隅部の周辺領域よりも密度の低い分布で
ダミーパターンが形成されている。このため、シール四
隅部における研磨前の層間絶縁膜の表面は離散的な複数
のダミーパターンによる凹凸が反映した面粗さを呈して
おり、研磨処理を施すと、シール領域の辺部の平坦に近
い起伏に比し四隅部の初期研磨レートが速くなるため、
これに引きずられる形で四隅部で囲まれたシール領域内
側の研磨レートが略平等化する傾向で進行し、画素領域
及びシール領域の残膜厚バラツキが抑制される。

【０１１７】（11）また、シール四隅部において全く
ダミーパターンがない（パターン密度ゼロ）場合でも、
隅部領域が落ち込みその境界部分が立ち上がっているた
め、研磨初期ではその境界部分が勾配面となり、その勾
配面が次第に内方へ波及する。従って、画素領域及びシ
ール領域の全体的な平坦化を得ることができる。

【０１１８】（12）そしてまた、本発明においては、
非画素領域に連続拡張面（いわゆるベタ）のダミーパタ
ーンを形成するではなく、画素の凹凸を模した複数の擬
似画素凹凸パターンを形成した構成を採用できる。研磨
処理前の層間絶縁膜の画素領域以外の表面にも、画素の
表面凹凸模様と殆ど類似の表面凹凸模様が拡がっている
ため、研磨レートが初期から基板のどの部分でも略等し
くなり、少なくとも画素領域及びシール領域では高精度
の表面平坦性を実現できる。

【０１１９】（13）複数の擬似画素凹凸パターンを非
画素領域上に２次元方向に繰り返し展開形成した構成で
は、画素領域のマトリクス状などの空間規則性も対応す
ることになるため、画素領域及びシール領域での表面平
坦性が顕著になる。

【０１２０】（14）この擬似画素凹凸パターンが少な
くとも擬似ゲート線，及び擬似データ線で構成されて成
る場合、画素の凹凸の顕著な（代表的）部分や画素領域
の凹凸規則性に最も酷似するパターンとなるので、画素
領域及びシール領域での層間絶縁膜を高精度に平坦化で
きる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る反射型液晶パネルの
反射型液晶パネル用基板のレイアウト構成例を示す平面
図である。

【図２】図１中のＢ−Ｂ′線に沿って切断した状態を示
す切断図である。

【図３】図２の断面構造に対し端子パッドの構造を変え
た状態を示す断面図である。

【図４】実施形態１の反射型液晶パネル用基板において
画素領域とシール領域の近辺を示す部分平面図である。

【図５】実施形態１の反射型液晶パネル用基板において
データ線駆動回路の近辺を示す部分平面図である。

【図６】実施形態１の反射型液晶パネル用基板において
端子パッドの近辺を示す部分平面図である。

【図７】実施形態１の反射型液晶パネル用基板における
端子パッドとフレキシブルテーブ電線との接続状態を示
す部分平面図である。

【図８】図７中のＡ−Ａ′線に沿って切断した状態を示
す切断図である。

【図９】実施形態１の反射型液晶パネル用基板において
中継端子パッドの近辺を示す部分平面図である。

【図１０】実施形態１において第３の層間絶縁膜を膜厚
約２４０００Åで成膜した後、その画素領域の中心部の
第３の層間絶縁膜の残膜厚が約１２０００Åになるまで
ＣＭＰ処理を施した液晶パネル用基板における研磨後の
第３の層間絶縁膜の膜厚分布を示す等膜厚線図である。

【図１１】本発明の実施形態２に係る反射型液晶パネル
用基板においてシール領域の四隅部の近辺を示す部分平
面図である。

【図１２】図１１中のＣ−Ｃ′線に沿って切断した状態
を示す断面図である。

【図１３】実施形態２において第３の層間絶縁膜を膜厚
約２４０００Åで成膜した後、その画素領域の中心部の
第３の層間絶縁膜の残膜厚が約１２０００Åになるまで
ＣＭＰ処理を施した液晶パネル用基板における研磨後の
第３の層間絶縁膜の膜厚分布を示す等膜厚線図である。

【図１４】本発明の実施形態３に係る反射型液晶パネル
用基板においてシール領域の四隅部の近辺を示す部分平
面図である。

【図１５】図１４中のＣ−Ｃ′線に沿って切断した状態
を示す断面図である。

【図１６】実施形態３において第３の層間絶縁膜を膜厚
約２４０００Åで成膜した後、その画素領域の中心部の
第３の層間絶縁膜の残膜厚が約１２０００Åになるまで
ＣＭＰ処理を施した液晶パネル用基板における研磨後の
第３の層間絶縁膜の膜厚分布を示す等膜厚線図である。

【図１７】反射型液晶パネルをライトバルブとして用い
た投写型表示装置の一例としてビデオプロジェクタを示
す概略構成図である。

【図１８】反射型液晶パネルを示す断面図である。

【図１９】従来の反射型液晶パネルに用いる反射型液晶
パネル用基板を示す平面図である。

【図２０】図１９の反射型液晶パネル用基板の画素領域
を示す部分平面図である。

【図２１】図１３中のＡ−Ａ′線に沿って切断した状態
を示す切断図である。

【図２２】図１２中のＢ−Ｂ′線に沿って切断した状態
を示す切断図である。

【図２３】図１９に示す従来の反射型液晶において第３
の層間絶縁膜を膜厚約２４０００Åで成膜した後、その
画素領域の中心部の第３の層間絶縁膜の残膜厚が約１２
０００ÅになるまでＣＭＰ処理を施した液晶パネル用基
板における研磨後の第３の層間絶縁膜１３の膜厚分布を
示す等膜厚線図である。

【図２４】図２３の従来例，図１０の実施形態１，図１
３の実施形態２及び図１６の実施形態３において、ａ−
ａ′線に沿うシール左辺縦方向の残膜厚の分布をそれぞ
れ示すグラフである。

【図２５】図２３の従来例，図１０の実施形態１，図１
３の実施形態２及び図１６の実施形態３において、ｂ−
ｂ′線に沿う画素中央縦方向の残膜厚の分布をそれぞれ
示すグラフである。

【図２６】図２３の従来例，図１０の実施形態１，図１
３の実施形態２及び図１６の実施形態３において、ｃ−
ｃ′線に沿うシール上辺横方向の残膜厚の分布をそれぞ
れ示すグラフである。

【図２７】図２３の従来例，図１０の実施形態１，図１
３の実施形態２及び図１６の実施形態３において、ｄ−
ｄ′線に沿う画素中央横方向の残膜厚の分布をそれぞれ
示すグラフである。

【図２８】図２３の従来例，図１０の実施形態１，図１
３の実施形態２及び図１６の実施形態３において、ｅ−
ｅ′線に沿う画素中央横方向の残膜厚の分布をそれぞれ
示すグラフである。

【符号の説明】

１…Ｐ^--型半導体基板２，２１′…Ｐ型ウェル領域３…フィールド酸化膜４…ゲート線４ａ…ゲート電極４ｂ…ゲート絶縁膜４_p …擬似ゲート線５ｂ…Ｎ⁺ 型ドレイン領域６…第１の層間絶縁膜６ａ，６ｂ，６ｃ，１６…コンタクトホール７…データ線７ａ…ソース電極配線７_p …擬似データ線７ａ_p …擬似ソース電極配線８…Ｐ型容量電極領域９ａ…容量電極９ｂ…絶縁膜（誘電膜）１０…中継配線１１…第２の層間絶縁膜１２…遮光膜１２ａ…プラグ貫通用開口部１２ｂ…接続用配線１２_p …擬似遮光膜１３…第３の層間絶縁膜１４…画素電極１５…接続プラグ（層間導電部）１７…パッシベーション膜２０…画素領域（表示領域）２１…データ線駆動回路（Ｘドライバ）２２Ｒ，２２Ｌ…ゲート線駆動回路（Ｙドライバ）２３…プリチャージ及びテスト回路２４…画像信号サンプリング回路２５…遮光膜２６，２６′…入力端子パッド２６ａ…下層２６ｂ，２６ｂ′…上層２７，１２７，２２７…シール領域２９Ｒ，２９Ｌ…中継端子パッド（銀点）３０…反射型液晶パネル３１，１３１，２３１，３３１…反射型液晶パネル用基
板３２…支持基板３３…対向電極（共通電極）３５…ガラス基板３７…液晶３８…異方性導電膜（ＡＣＦ）３８ａ…導電性粒子３８ｂ…接着用絶縁樹脂材３９…フレキシブルテープ配線３９ａ…フレキシブルテープ３９ｂ…導電線１００…偏光照明装置１１０…インテグレートレンズ１２７ａ…パターン１２７Ｃ，２２７Ｃ…四隅部１３０…偏光変換素子２００…偏光ビームスプリッタ２０１…Ｓ偏光束反射面２６１…導電接触部２６２…配線引出し部４１２，４１３…ダイクロイックミラー３００Ｂ，３００Ｒ，３００Ｇ…反射型液晶ライトバル
ブ５００…投写光学系６００…スクリーンＬ₀ …システム光軸Ａ…下層ダミーパターンＢ，Ｂ′…上層ダミーパターンａ…小分けダミーパターンＸ，Ｘ′，Ｙ…挟間領域Ｗ…行方向配線領域Ｌ，Ｌ_IN，Ｌ_OUT …配線Ｍ，Ｔ…配線間ダミーパターンＮ_R ，Ｎ_L …ダミーパターンＳ₀ ，Ｓ₁ ，Ｓ₂ ，Ｓ₂ ′，Ｓ₃ …小分けダミーパター
ンＰ…擬似画素凹凸パターン

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 29/78 ６１２Ｃ 21/336 ６１２Ｄ 29/786 21/88 ＳＦターム(参考） 2H088 EA15 EA20 HA08 HA13 HA24 HA28 MA16 2H092 GA50 GA59 JA23 JA25 JA29 JA48 NA19 NA27 NA29 PA13 RA05 5C094 AA55 BA43 CA19 DA13 EA01 EB01 FA02 5F033 HH04 HH08 HH14 HH18 HH28 HH29 HH33 JJ01 JJ08 JJ18 JJ19 JJ33 KK01 KK04 KK08 KK18 KK28 KK29 KK33 LL04 MM07 MM08 MM13 NN06 NN07 NN38 NN40 PP06 PP15 PP26 QQ08 QQ09 QQ10 QQ31 QQ37 QQ48 QQ58 QQ59 QQ65 RR04 RR06 RR09 RR15 SS04 SS11 SS15 SS21 VV02 VV10 VV15 XX00 XX01 XX03 XX04 XX31 XX32 5F110 AA18 AA21 AA26 BB02 CC02 DD02 DD03 EE05 EE09 EE14 FF02 FF23 GG02 GG12 HJ04 HJ13 HJ23 HL01 HL03 HL04 HL12 NN03 NN04 NN22 NN23 NN24 NN33 NN35 NN36 NN40 NN42 NN45 NN46 NN47 NN62 NN66 NN73 QQ01 QQ11 QQ19

Claims

【特許請求の範囲】

【請求項１】各画素に対応するスイッチング素子が基
板上に配置される画素領域において、複数の層間絶縁膜
と複数の導電層とが交互に積層された積層膜構造を有し
ており、該複数の導電層のうちの最上層の導電層より下
層の少なくとも一層の前記層間絶縁膜が研磨処理で平坦
化されて成る電気光学装置用基板であって、前記基板上の非画素領域において形成された少なくとも
端子パッドの近傍には、前記研磨処理の層間絶縁膜より
も下層の前記導電層からなる単層又は複層のダミーパタ
ーンを有して成ることを特徴とする電気光学装置用基
板。
【請求項２】請求項１において、前記端子パッドは基
板縁近傍に配置された入力端子パッドであり、前記入力
端子パッドの周囲に配置された前記ダミーパターンは平
面的に細分化された複数の小分けダミーパターンから成
ることを特徴とする電気光学装置用基板。
【請求項３】請求項２において、相隣り合う前記入力
端子パッドの間は非ダミーパターン領域であることを特
徴とする電気光学装置用基板。
【請求項４】請求項３において、前記入力端子パッド
とその周囲に配置された前記小分けダミーパターンとの
間隔は、配線とその近傍の前記ダミーパターンとの間隔
よりも広く設定されて成ることを特徴とする電気光学装
置用基板。
【請求項５】請求項１において、前記端子パッドは基
板内方側に配置された中継端子パッドであり、前記中継
端子パッドとその周囲に配置された前記ダミーパターン
との間隔は、配線とその近傍の前記ダミーパターンとの
間隔よりも広く設定されて成ることを特徴とする電気光
学装置用基板。
【請求項６】各画素に対応するスイッチング素子が基
板上に配置される画素領域において、複数の層間絶縁膜
と複数の導電層とが交互に積層された積層膜構造を有し
ており、該複数の導電層のうちの最上層の導電層より下
層の少なくとも一層の前記層間絶縁膜が研磨処理で平坦
化されて成る電気光学装置用基板であって、前記画素領域の周囲に形成されるシール領域には、前記
研磨処理の層間絶縁膜よりも下層の前記導電層からなる
単層又は複層のダミーパターンを有して成ることを特徴
とする電気光学装置用基板。
【請求項７】各画素に対応するスイッチング素子が基
板上に配置される画素領域において、複数の層間絶縁膜
と複数の導電層とが交互に積層された積層膜構造を有し
ており、該複数の導電層のうちの最上層の導電層より下
層の少なくとも一層の前記層間絶縁膜が研磨処理で平坦
化されて成る電気光学装置用基板であって、前記画素領域の周囲に形成されるシール領域の外側の外
周領域には、前記研磨処理の層間絶縁膜よりも下層の前
記導電層からなる単層又は複層のダミーパターンを有し
て成ることを特徴とする電気光学装置用基板。
【請求項８】請求項６又は請求項７において、前記ダ
ミーパターンは、前記スイッチング素子の制御配線層と
同層で形成された孤立パターンの上に積み足されて成る
ことを特徴とする電気光学装置用基板。
【請求項９】各画素に対応するスイッチング素子が基
板上に配置される画素領域において、複数の層間絶縁膜
と複数の導電層とが交互に積層された積層膜構造を有し
ており、該複数の導電層のうちの最上層の導電層より下
層の少なくとも一層の前記層間絶縁膜が研磨処理で平坦
化されて成る電気光学装置用基板であって、前記画素領域の周辺に配置され前記スイッチング素子に
信号を供給する駆動回路の近傍領域には、前記研磨処理
の層間絶縁膜よりも下層の前記導電層からなる単層又は
複層のダミーパターンを有して成ることを特徴とする電
気光学装置用基板。
【請求項１０】各画素に対応するスイッチング素子が
基板上に配置される画素領域において、複数の層間絶縁
膜と複数の導電層とが交互に積層された積層膜構造を有
しており、該複数の導電層のうちの最上層の導電層より
下層の少なくとも一層の前記層間絶縁膜が研磨処理で平
坦化されて成る電気光学装置用基板であって、前記画素領域の周囲に形成されるシール領域の隅部領域
には、該シール領域の辺領域又は当該隅部の周辺領域よ
りも密度の低い分布であり、前記研磨処理の層間絶縁膜
よりも下層の前記導電層からなる単層又は複層のダミー
パターンを有して成ることを特徴とする電気光学装置用
基板。
【請求項１１】各画素に対応するスイッチング素子が
基板上に配置される画素領域において、複数の層間絶縁
膜と複数の導電層とが交互に積層された積層膜構造を有
しており、該複数の導電層のうちの最上層の導電層より
下層の少なくとも一層の前記層間絶縁膜が研磨処理で平
坦化されて成る電気光学装置用基板であって、前記画素領域の周囲に形成されるシール領域には、その
隅部領域を除き、前記研磨処理の層間絶縁膜よりも下層
の前記導電層からなる単層又は複層のダミーパターンを
有して成ることを特徴とする電気光学装置用基板。
【請求項１２】各画素に対応するスイッチング素子が
基板上に配置される画素領域において、複数の層間絶縁
膜と複数の導電層とが交互に積層された積層膜構造を有
しており、該複数の導電層のうちの最上層の導電層より
下層の少なくとも一層の前記層間絶縁膜が研磨処理で平
坦化されて成る電気光学装置用基板であって、前記基板上の非画素領域において前記研磨処理の層間絶
縁膜よりも下層の前記導電層を含む複数の擬似画素凹凸
パターンを有して成ることを特徴とする電気光学装置用
基板。
【請求項１３】請求項１５において、前記擬似画素凹
凸パターンは前記基板上の２次元方向に繰り返し展開形
成されて成ることを特徴とする電気光学装置用基板。
【請求項１４】請求項１２又は請求項１３において、
前記スイッチング素子に電気的に接続する第１の前記導
電層と前記研磨処理の層間絶縁膜の上に成膜された上層
の前記導電層とが電気的に接続されており、前記第１の
導電層と前記上層の前記導電層との中間に第２の前記導
電層を含み、前記擬似画素凹凸パターンは、前記第１の導電層からな
る第１のダミーパターン及び前記第２の導電層からなる
第２のダミーパターンのいずれか又は両者の積み重ねで
あることを特徴とする電気光学装置用基板。
【請求項１５】請求項１７において、前記擬似画素凹
凸パターンは少なくとも擬似ゲート線及び擬似データ線
で構成されて成ることを特徴とする電気光学装置用基
板。
【請求項１６】請求項１乃至請求項１５のいずれか一
項に規定する電気光学装置用基板とこれに対向する透明
基板との間隔に電気光学材料を挟持して成ることを特徴
とする電気光学装置。
【請求項１７】請求項１６に規定する電気光学装置を
表示部に用いて成ることを特徴とする電子機器。
【請求項１８】請求項１６に規定する電気光学装置を
ライトバルブに用いて成ることを特徴とする投写型表示
装置。