次に、本発明の各実施形態を添付図面に基づいて説明する。
〔実施形態1〕
図1は本発明の実施形態1に係る反射型液晶パネルの反射型液晶パネル用基板のレイアウト構成例を示す平面図、図2は図1中のB−B′線に沿って切断した状態を示す切断図である。
図1に示す本例の反射型液晶パネル用基板131は、従来の液晶パネル用基板を示す図18及び図19の基板31と同様に、図18に示す画素電極14がマトリクス状に配置された矩形の画素領域(表示領域)20と、画素領域20の左右辺の外側に位置し、ゲート線(走査電極,行電極)を走査するゲート線駆動回路(Yドライバ)22R,22Lと、画素電極14の上辺の外側に位置し、データ線(信号電極,列電極)についてのプリチャージ及びテスト回路23と、画素電極14の下辺の外側に位置し、データ線に画像データに応じた画像信号を供給する画像信号サンプリング回路24と、ゲート線駆動回路22R,22L,プリチャージ及びテスト回路23並びに画像信号サンプリング回路24の外側には前述したシール材36(図18参照)が位置決めされるシール領域127と、下側端に沿って配列されており、異方性導電膜を介してフレキシブルテープ配線に固着接続される複数の入力端子パッド26と、この端子パッド26の列とシール領域127の下辺との間に位置し、画像信号サンプリング回路24にサンプリング信号を供給するデータ線駆動回路(Xドライバ)21と、そのデータ線駆動回路21の両脇に位置し、入力端子パッド26から液晶交流駆動の振幅中心電圧を図18に示すガラス基板35の対向電極33に給電するための中継端子パッド(いわゆる銀点)29R,29Lとから構成されている。ゲート線駆動回路22R,22Lとデータ線駆動回路21は各々シフトレジスタを有し、シフトレジスタでのシフトデータの転送に応じて、走査信号をゲート線に、サンプリング信号を画像信号サンプリング回路24に各々供給する。信号サンプリング回路24はサンプリング信号を受けて画像信号をデータ線に供給する。
特に、本例では、画素領域20を取り囲む枠形状(額縁状)のシール領域127はハッチングで示すような孤立した連続拡張面(いわゆるベタ)のダミーパターン領域となっている。また、入力端子パッド26,中継端子パッド29R,29Lやデータ線駆動回路21の周囲もハッチングで示すような連続拡張面のダミーパターン領域となっている。
このパネル基板131の画素領域20の平面構造及び断面構造は図20及び図21に示す構造と同じである。即ち、図2に示すように、大形サイズ(約20mm角)で単結晶シリ
コンのP--型半導体基板(N--型半導体基板でも良い)1の表面(主面)側にはP型ウェル領域2が形成されており、その上にはフィールド酸化膜(いわゆるLOCOS)3が形成されている。このP型ウェル領域2は、例えば画素数768×1024というような画素がマトリクス状に配置された画素領域20の共通ウェル領域として形成されており、周辺回路(ゲート線駆動回路22R,22L,プリチャージ及びテスト回路23,画像信号サンプリング回路24及びデータ線駆動回路21)を構成する素子を作り込む部分のP型ウェル領域2′とは分離されている。
フィールド酸化膜3の1画素毎の区画領域には2つの開口部が形成されており、一方の開口部の内側中央にゲート絶縁膜4bを介して形成されたポリシリコン又はメタルシリサイド等からなるゲート電極4aと、このゲート電極4aの両側のP型ウェル領域2の表面に形成されたN+ 型ソース領域5a,N+ 型ドレイン領域5bとはスイッチング素子,即ち画素選択用のNチャネル型MOSFET(絶縁ゲート型電界効果トランジスタ)を構成している。図20に示すように、行方向に隣接する複数の画素の各ゲート電極4aは走査線方向(画素行方向)に延在してゲート線4を構成している。
図2では不図示であるが、図21に示す如く、他方の開口部の内側のP型ウェル領域2の表面に形成された行方向共通のP型容量電極領域8と、このP型容量電極領域8の上に絶縁膜(誘電膜)9bを介して形成されたポリシリコン又はメタルシリサイド等からなる保持電極9aとは画素選択用MOSFETを介して画素電極14に供給された画像信号を保持するための保持容量(蓄積容量とも言う)Cを構成している。
ここに、容量電極9aは画素選択用MOSFETのゲート電極4aを構成するポリシリコン又はメタルシリサイド層の成膜プロセスを援用して形成できる。また容量電極9a下の絶縁膜(誘電膜)9bもゲート絶縁膜4bを構成する絶縁膜成膜プロセスを援用して形成できる。絶縁膜9b,4bは熱酸化法で400〜800Å程度の膜厚である。容量電極9a,ゲート電極4aは、ポリシリコン層を1000〜2000Å程度の厚さで形成し、その上にMo又はWのような高融点金属のシリサイド層を1000〜3000Å程度の厚さに重ねた複層構造である。ソース,ドレイン領域5a,5bは、上記のゲート電極4aをマスクとしてその両側の基板表面にN型不純物をイオン打ち込みで自己整合的に注入して形成される。
P型容量電極領域8は、例えば、専用のイオン打ち込みと熱処理(ドライブイン)によるドーピング処理で形成でき、ゲート電極形成工程前にイオン注入を施しても良い。つまり、絶縁膜9bの形成後にPウェル2と同型の不純物を注入し、P型ウェル2の表面はその深部よりも高不純物濃度領域に成し、低抵抗層を形成する。P型ウェル2の好ましい不純物濃度は1×1017cm3 以下で、1×1016〜5×1016程度が望ましい。ソース,ドレイン領域5a,5bの好ましい表面不純物濃度は1×1020〜3×1020cm3 、P型容
量電極領域8の好ましい表面不純物濃度は1×1018〜5×1019cm3 であるが、保持容
量Cを構成する絶縁膜9bの信頼性及び耐圧の観点からは、1×1018〜1×1019cm3
が望ましい。
ゲート電極4a及び容量電極9aの上には第1の層間絶縁膜6が形成され、この絶縁膜6上にはアルミニウムを主体とする第1の導電層(以下,第1のメタル層と言う)が形成されている。第1のメタル層には、列方向に延在するデータ線7(図20参照),データ線7から櫛歯状に突出してコクタクトホール6aを介してソース領域4bに導電接触するソース電極配線7a,コクタクトホール6bを介してドレイン領域5bに導電接触すると共にコクタクトホール6cを介して容量電極9aに導電接触する中継配線10とが含まれる。
ここに、第1の層間絶縁膜6は、例えばHTO膜(高温CVD法により形成される酸化シリコン膜)を1000Å程度堆積した上に、BPSG(ボロン及びリンを含むシリケートガラス膜)を8000〜10000Å程度の厚さで堆積して形成される。ソース電極配線7a及び中継配線10を構成する第1のメタル層は、例えば下層からTi/TiN/Al/TiNで積層された4層構造とされる。最下層のTiは膜厚が100〜600Å程度、2層目のTiN層は1000Å程度、3層目のAl層は4000〜10000Å程度、最上層のTiN層は300〜600Å程度とされる。
この第1のメタル層の上には第2の層間絶縁膜11が形成され、この第2の層間絶縁膜11上にはアルミニウムを主体とする第2の導電層(以下、第2のメタル層と言う)が形成されている。この第2のメタル層は画素領域20の大部分を覆い、隣接する画素電極14の間隔部を遮光する遮光膜12が含まれる。なお、この遮光膜12を構成する第2のメタル層は、画素領域20の周囲に形成される周辺回路(ゲート線駆動回路22R,22L,プリチャージ及びテスト回路23,画像信号サンプリング回路24,及びデータ線駆動回路21)において素子間の接続用配線12b(図2参照)としても用いられる。
ここに、第2の層間絶縁膜11は、例えばTEOS(テトラエチルオルソシリケート)を材料としプラズマCVD法により形成される酸化シリコン膜(以下、TEOS膜と称する)を3000〜6000Å程度堆積した上に、SOG膜(スピン・オン・ガラス膜)を堆積し、それをエッチバックで削ってから更にその上に第2のTEOS膜を2000〜5000Å程度の厚さに堆積して形成される。遮光膜12等を構成する第2のメタル層は、第1のメタル層と同様にしても良く、例えば下層からTi/TiN/Al/TiNで積層された4層構造とされる。最下層のTiは膜厚が100〜600Å程度、2層目のTiN層は1000Å程度、3層目のAl層は4000〜10000Å程度、最上層のTiN層は300〜600Å程度とされる。
遮光膜12の中継配線10に対応する位置にはプラグ貫通用開口部12aが開けられている。遮光膜12の上には第3の層間絶縁膜13が形成され、この第3の層間絶縁膜13の上に略1画素に対応した矩形状の反射電極としての画素電極14が形成されている。ここに、第3の層間絶縁膜13も、第2の層間絶縁膜11と同様にしても良く、TEOS膜を3000〜6000Å程度堆積した上に、SOG膜を堆積し、それをエッチバックで削ってから更にその上に第2のTEOS膜を16000〜24000Å程度の厚さに堆積して形成される。或いは、TEOS膜の間にSOG膜を堆積せず、TEOS膜のみで第3の層間絶縁膜を構成することも可能である。このときの膜厚は16000〜24000Å程度が好ましい。また、TEOS膜の下に窒化シリコン膜を形成したり、TEOS膜の上に窒化シリコン膜を形成したりすることにより、耐湿性を向上させた構成にしても良い。なお、窒化シリコン膜が上層となる場合はこの窒化シリコン膜を堆積する前にTEOS膜をCMP法等により平坦化するか、窒化シリコン膜そのものをCMP法等により平坦化することになる。
遮光膜12の開口部12aに対応してその内側に位置するように、第3,第2の層間絶縁膜13,11を貫通するコンタクトホール16が設けられている。このコンタクトホール16内にはタングステン等の高融点金属をCVD法により埋め込んだ後、第3の層間絶縁膜13の上に堆積した高融点金属層と第3の層間絶縁膜13の表面側をCMP(化学的機械研磨)法で削り込んで鏡面様に平坦化する。このときの層間絶縁膜13の残りの膜厚は、最も薄い部分で約4000〜10000Åとなるように研磨量を調整する。
次いで、例えば低温スパッタ法によりアルミニウム層を300〜5000Å程度の厚さに成膜し、パターニングにより一辺が15〜20μm程度の矩形状の画素電極14を形成する。高融点金属の接続プラグ(層間導電部)15は、遮光膜12のメタル層1層分を飛び越し中継配線10と画素電極14とを導通させている。なお、接続プラグ15の形成方法としては、CMP法で第3の層間絶縁膜13を平坦化した後、コンタクトホールを開口し、その中にタングステン等の高融点金属を埋め込む方法もある。また、第2のメタル層12の開口部12aを大きくし、この開口部12a内に第2のメタル層12からなる第2の中継配線を例えば矩形状に形成し、第1の中継配線10とこの第2の中継配線を接続し、第2の中継配線と画素電極14とを接続プラグ15を介して接続するようにしても良い。そして、画素電極14の上には厚さ500〜2000Å程度の酸化シリコン等のパッシベーション膜17が全面的に形成されている。なお、パッシベーション膜17上には、液晶パネルを構成する際に配向膜が全面に形成され、ラビング処理が施される。本例では、画素電極14が第3の導電層(以下、第3のメタル層と言う)により形成されるが、メタル層をより多層化できるプロセスで基板形成する場合は、より上層で形成しても良い。いずれにしても、画素電極14は複数のメタル層の最上層で形成される。
なお、画素領域20を覆うパッシベーション膜17としては上述のように酸化シリコン膜が用いられるが、周辺回路領域,シール領域,スクライブ部では2000〜10000Å程度の厚さの窒化シリコン膜が用いられる。パッシベーション膜17の上に誘電体ミラー膜を成膜しても良い。
図1に示すように、矩形の半導体基板1の大部分を占める画素領域20の周りには枠状にシール領域127が取り囲んでいる。このシール領域127は、画素領域20と液晶が封入されない非画素領域(周辺回路領域,端子パッド領域,スクライブ領域)との境界領域であるが、本例ではシール領域127内に周辺回路の一部(ゲート線駆動回路22R,22L,プリチャージ及びテスト回路23,画像信号サンプリング回路24)が含まれており、データ線駆動回路21のみがシール領域127の外側に配置されている。なお、データ線駆動回路21をシール領域127の内側に配置しても良いことは言う迄もない。
そして、本例のシール領域127の断面構造は、図2に示す如く、フィールド酸化膜3上にゲート電極4aとは孤立したポリシリコン又はメタルシリサイド等から成る連続拡張面のパターン127aと、第1のメタル層からなる孤立した連続拡張面の下層ダミーパターンAと、第2のメタル層からなる孤立した連続拡張面の上層ダミーパターンBとが含まれている。パターン127aはゲート電極4aの形成プロセスを援用して形成できる。またダミーパターンA,Bも第1のメタル層と第2のメタル層でのプロセス援用で形成できる。これらパターン127a,ダミーパターンA,Bの層厚の分だけ、第3の層間絶縁膜13の成膜直後ではその表面レベルが一様に底上げされており、画素領域や周辺回路領域の表面レベルに略等しくなっている。
シール領域127の外側に配されたデータ線駆動回路21の周囲は勿論のこと、図4〜図6及び図9のハッチングで示す如く、中継端子パッド29R,29Lや入力端子パッド26の領域の周囲は配線領域を除いて電気的に浮遊又は電源電圧にクランプされたダミーパターン領域となっている。即ち、本例の入力端子パッド26も第1のメタル層からなる下層26aと第2のメタル層からなる上層26bとを積み重ねた構造となっているが、ダミーパターン領域の断面構造においては、フィールド酸化膜3上の第1の層間絶縁膜6上に形成された第1のメタル層からなる孤立した連続拡張面の下層ダミーパターンAと、第2の層間絶縁膜11上に形成された第2のメタル層からなる孤立した連続拡張面の上層ダミーパターンBとが含まれている。これらのダミーパターンA,Bもメタル層のプロセス援用で形成できる。そして、これらダミーパターンA,Bの層厚の分だけ、第3の層間絶縁膜13の成膜直後ではその表面レベルが積み足されており、その積み足し効果が近傍領域へ反映するため、入力端子パッド26の真上部分のレベルは、画素領域や周辺回路領域の表面レベルと略等しくなっている。
また、図4及び図5に示す如く、シール領域127下辺とデータ線駆動回路21との間の挾間領域Xにおいても、データ線駆動回路21から延び出た複数の配線LOUT 間に孤立縦長の配線間ダミーパターンMが敷き詰められている。この配線間ダミーパターンMもメタル層を援用して形成される。
しかし、入力端子パッド26の形成法は、下層26aの上の第2の層間絶縁膜11に開けた大きな開口に上層26bを埋め込むものであるから、上層26bに大きな中央窪みが形成されるため、その真上の第3の層間絶縁膜13にも窪みが必然的に形成されてしまう。第3の層間絶縁膜13の成膜において前述したようにSOG膜の形成が含まれる場合は、上層26bの窪みをある程度浅くできる。ただ、入力端子パッド26の占有面積は配線電極のコンタクトホールに比し大規模であるため、SOG膜の形成工程の追加だけでは、端子パッド26真上の第3の層間絶縁膜13の窪みを充分解消できない。
図3は入力端子パッドの別の構造を示す断面図である。図3においては、下層26aの上に複数の細径のコンタクトホールを開けてから、上層26b′を埋め込んで端子パッド26′が形成される。かかる構造では、コンタクトホール内への上層26b′の材料の落ち込み量が少なくなり、且つ微細な窪みが分散するため、上層26b′表面は平坦化される。このため、その上に第3の層間絶縁膜13を成膜した表面には窪みが反映し難く、平坦化し易い。
このように、本例では画素領域や周辺回路領域の外部の殆どの領域において、パターン密度が100%に近づくように、連続拡張面のダミーパターン領域(ダミーパターンA,B)が積み重ね形成されているため、第3の層間絶縁膜13の成膜直後でも、その表面レベルが基板全面に亘って略一様レベルになる。それ故、この後、CMP研磨処理を施すと、第3の層間絶縁膜13の研磨面は図2又は図3の実線で示すレベルになる。特に、入力端子パッド26,26′の領域では研磨前の第3の層間絶縁膜13の表面が孤立高とはなっていないので、その領域では初期研磨レートが速すぎず、入力端子パッド26,26′が露出し難く、研磨レートが均一化する。このため、CMP研磨処理時間、即ち、研磨量を従前量(約4000Å)よりも増やすことが可能となる。このように研磨レートを均一化できる利益は、結局、研磨後の第3の層間絶縁膜13の膜厚を薄くできることをもたらす。そして、画素領域20の遮光膜12の開口部12aに開けたコンタクトホール16のアスペクト比を改善でき、接続プラグ15の細径化に寄与するので、開口部12aの開口面積を縮小でき、遮光性能を高めることができる。また、研磨量を増やすことができる利益は、第3の層間絶縁膜13がTEOS膜のみからなる場合に生じる開口部12aの段差が深くても、SOG膜を成膜せずに、CMP研磨で段差を緩和できる利益に繋がる。故に、第3の層間絶縁膜13の成膜プロセスを簡略化でき、生産性の向上に資する。
本例のダミーパターン領域の平面レイアウトは、図1のハッチングで示すように、シール領域127の外側のうちデータ線駆動回路21,信号配線,電源配線,入力端子パッド26,中継端子パッド29R.29Lを除いて余すことなく略全面に敷き詰められている。データ線駆動回路(シフトレジスタとその出力に基づきサンプリング信号を生成する論理回路とから成る)21とシール領域127との挾間領域Xには、図4又は図5に示すように、配線LOUT 間に形成された孤立縦長の配線間ダミーパターンMと基板の左右端側のダミーパターンNR ,NLとが敷き詰められている。配線LOUT と配線間ダミーパターンMとの間隔は5μm程度である。データ線駆動回路(シフトレジスタ及び論理回路)21から画像信号サンプリング回路24へはサンプリング信号を出力する出力配線LOUT が延び出ているため、配線間ダミーパターンMが規則的に敷き詰められている。また、図6に示すように、入力端子パッド26の領域から基板の内方へ向かう配線は、データ線駆動回路21に入力する配線(DXIN(データ信号),電源Vddx,Vssx ,クロック信号,反転クロック信号等)LINと、ゲート線駆動回路22R,22L,プリチャージ及びテスト回路23に入力する配線(DYIN(データ信号),電源Vddy ,Vssy ,クロック信号,反転クロック信号等)とに大別できるため、入力端子パッド26から一旦列方向(図示縦方向)に引き出された各配線Lは中途の行方向配線領域(図示横方向)Wでデータ線駆動回路21に入力すべき配線LINとそれ以外の配線とに行く手が別れる。このため、入力端子パッド26の領域とデータ線駆動回路21との挾間領域Yには、入力端子パッド26及びそこからの入力配線の間に形成された孤立矩形の複数の小分けダミーパターンS1 〜S3 と、データ線駆動回路21に入力する配線LIN間に形成された孤立矩形の配線間ダミーパターンTとが敷き詰められている。なお、図6では入力端子パッド26はその数を減らして図示されている。
入力端子パッド26の平面形状は、その略全体を占める矩形状の導電接触部261とそこから左右いずれの側に寄せて基板内方(列方向)へ細幅状に張り出した配線引出し部262とから成る。基板の左右中央線から右側に位置する入力端子パッド26の配線引出し部262は導電接触部261の左側に寄せて位置しており、基板の左右中央線から左側に位置する入力端子パッド26の配線引出し部262は導電接触部261の右側に寄せて位置している。配線引出し部262間には孤立横長の小分けダミーパターンS2 が配置されている。更に、配線引出し部262の先部間とそこから引き出された配線L間には孤立矩形の小分けダミーパターンS3 が跨がって形成されている。そしてまた、入力端子パッド26の基板縁には孤立矩形の小分けダミーパターンS1 が配置されている。
前述した基板の左右端側のダミーパターンNR ,NL は入力端子パッド26の位置まで及んで形成されており、左右の最外側の入力端子パッド26の配線引出し部262との間の空き領域には孤立した小分けダミーパターンS2 ′が配置されている。また、ダミーパターンNR ,NL の先端は入力端子パッド26の先端に揃っているが、ダミーパターンNR ,NL の先端側の基板縁隅部には孤立した小分けダミーパターンS0 が配置されている。なお、小分けダミーパターンの平面形状は、矩形(正方形,長方形)に限らず、種々の形状(三角形,多角形,曲線形など)を選択できる。例えば、六角形(正六角形)状の小分けダミーパターンを蜂の巣状に敷き詰めて配置しても良い。
複数の入力端子パッド26は図18に示す如く異方性導電膜(ACF)38を介してフレキシブルテープ配線39に熱圧着で接続される。図6の破線は異方性導電膜38の占める領域の縁を示す。フレキシブルテープ配線39は、図7及び図8に示す如く、絶縁性のフレキシブルテープ39aと、この上に被着された複数本のストライプ状の導電線39bとからなる。このフレキシブルテープ39aの端部と入力端子パッド26の列との間には異方性導電膜38が挟まれている。異方性導電膜38は粒径5〜10μm程度の導電性粒子38aと接着用絶縁樹脂材38bとからなる。その膜厚が2〜10μm程度にまで押し潰されるまでフレキシブルテープ39aを圧着する。端子パッド26とフレキシブルテープ配線39の導電線39bとは押し潰されて離散的に分布する導電性粒子38aを介して導電接続するため、異方性導電膜38はその厚み方向にのみ導電性を有している。なお、図7及び図8でも入力端子パッド26はその数を減らして図示されている。
入力端子パッド26の周囲にダミーパターン領域(ダミーパターンA,B)を積み足すと、前述したように入力端子パッド26上の成膜直後の第3の層間絶縁膜13の表面レベルが孤立高ではなく画素領域20のそれと略同等になるので、研磨工程では入力端子パッド26の領域でも初期研磨レートが下がり、入力端子パッド26自身の研磨を防止できると共に、第3の層間絶縁膜13の薄膜化を実現できる。ここで、仮に各入力端子パッド26の周囲にダミーパターン領域が連続一面に形成されていると、異方性導電膜38を熱圧着する場合、導電性微粒子38aとダミーパターンを介して入力端子パッド26間がショートする虞れがある。
しかし、本例では、入力端子パッド26間にはダミーパターンを設けず、非ダミーパターン領域Eとなっており、入力端子パッド26の周囲は小分けダミーパターンS1 〜S3 で敷き詰められている。このため、入力端子パッド26間のショートを防止できる。入力端子パッド26と小分けダミーパターンS0 〜S3 との間隔や、小分けダミーパターンS0 〜S3 間の間隔は、配線LとダミーパターンS4 との間隔(約5μm)よりも広く設定されている。異方性導電膜38を介したショートを防止するためである。
なお、入力端子パッド26の領域において成膜直後の第3の層間絶縁膜13の孤立高を更に低減するため、入力端子パッド26間にもダミーパターンを形成しても良いが、入力端子パッド26間のショートを防止すためには、入力端子パッド26間に形成されるダミーパターンも小分けダミーパターンとする。小分けダミーパターンの小分け数を増やす程に、ショート確率はより僅少になる。ただ、小分け数が増せば増すほど、ダミーパターン領域上の成膜直後の第3の層間絶縁膜13の表面に起伏が顕在化するため、適度の数を選定することが好ましい。小分けダミーパターンの平面形状は、矩形(正方形,長方形)に限らず、種々の形状(三角形,多角形,曲線形など)を選択できる。例えば、六角形(正六角形)状の小分けダミーパターンを蜂の巣状に敷き詰めて配置しても良い。
図9は中継端子パッド29Rの周辺を示す部分平面図である。中継端子パッド29R(29L)は、データ線駆動回路21の脇で最外側の端子パッド26からの配線(液晶の交流駆動における液晶印加電圧の極性反転の基準となる電位の供給配線)Lに繋がった矩形パッドであり、銀ペーストを着けてガラス基板35の対向電極33に導電接続される。この中継端子パッド29R(29L)の周囲にはダミーパターンNR ,NL が形成されている。このため、中継端子パッド29R(29L)においても端子パッド26と同様に、成膜直後の第3の層間絶縁膜13の表面レベルを均一化できる。
本例では中継端子パッド29RとダミーパターンNR との間隔を例えば70μmに設定してあり、銀ペーストを付着させた際のはみ出しが多少起こっても、ショートし難い間隔に設定してある。即ち、中継端子パッド29RとダミーパターンNR との間隔は、配線とその近傍のダミーパターンとの間隔より広く設定されている。なお、中継端子パッド29R周囲のダミーパターンも小分けダミーパターンとしても良い。
図10は、実施形態1において第3の層間絶縁膜13を膜厚約24000Åで成膜した後、その画素領域20の中心部の第3の層間絶縁膜13の残膜厚が約12000ÅになるまでCMP処理を施した液晶パネル用基板131における研磨後の第3の層間絶縁膜13の膜厚分布を示す等膜厚線図である。また、図24中のプロット△印を連ねるグラフは図10中のa−a′線に沿うシール左辺縦方向の残膜厚の分布を示し、図25中のプロット△印を連ねるグラフは図10中のb−b′線に沿う画素中央縦方向の残膜厚の分布を示し、図26中のプロット△印を連ねるグラフは図10中のc−c′線に沿うシール上辺横方向の残膜厚の分布を示し、図27中のプロット△印を連ねるグラフは図10中のd−d′線に沿う画素中央横方向の残膜厚の分布を示し、図28中のプロット△印を連ねるグラフは図10中のe−e′線に沿う画素中央横方向の残膜厚の分布を示す。
これらの図から判るように、画素領域20及びシール領域127での最大膜厚差は約2720Åであり、等厚線の間隔(膜厚差1000Å)が図23のそれに比し相当広くなっている。画素領域20の平坦性が2倍以上も改善されている。基板(チップ)全体での最大膜厚差は約2910Åに抑制されている。シール領域127の上辺の中央部が低い勾配は略1/2以下に減少し、シール領域127の下辺の中央部が低い勾配は略1/4以下にも減少している。更に、シール領域127の左右辺は上隅部が最も薄く、中央部が高い勾配が解消されており、勾配は略1/4以下にも減少している。このような顕著な改善は、画素領域20や周辺回路領域の外部の殆どの領域において、連続拡張面(ベタ)のダミーパターン領域(ダミーパターンA,B)が敷き詰められているためである。
しかし、画素領域20の最大膜厚差を1000Å以下に抑えることが望まれる。画素領域20の膜厚分布には画素中央縦線が膜厚の谷線となっており、入力端子パッド26の領域における中央部の膜厚が最大膜厚(約14500Å)となっている。これは、図23の従来例とは逆に入力端子バッド26の領域が研磨不足になったものと考えられる。
〔実施形態2〕
図11は本発明の実施形態2に係る反射型液晶パネル用基板においてシール領域の四隅部の近辺を示す部分平面図、図12は図11中のC−C′線に沿って切断した状態を示す断面図である。なお、図11において、散点模様の領域は第1のメタル層を、一様斜線のハッチング領域は第2のメタル層をそれぞれ表し、第3のメタル層は不図示である。また、以下に説明する内容以外の構成は、実施形態1に係る反射型液晶パネル用基板と同様である。
本例の反射型液晶パネル用基板231も実施形態1の反射型液晶パネル用基板131と略同様の構成を有しており、画素領域20を取り囲むシール領域127は孤立した連続拡張面(いわゆるベタ)のダミーパターン領域(第1のメタル層のダミーパターンAと第2のメタル層のダミーパターンB)となっていると共に、入力端子パッド26,中継端子パッド29R,29Lやデータ線駆動回路21の周囲も連続拡張面のダミーパターン領域(第1のメタル層のダミーパターンAと第2のメタル層のダミーパターンB)となっている。実施形態1のダミーパターン形成態様と異なる点は、シール領域127のシール四隅部127Cの矩形領域内では、第1のメタル層のダミーパターンは、シール辺部の配線LOUT 間に敷き詰めたダミーパターンAの様な広い連続拡張面(いわゆるベタ)ではなく、複数の小分けダミーパターンaの分散的集合となっている。即ち、矩形又は短冊状の面積の異なる複数の小分けダミーパターンaが間隔をおいてそれぞれ縦横方向に揃えて分散的に敷き詰められており、50%以下のパターン密度になっている。複数の小分けダミーパターンaの面積はそれぞれ異なるが、入力端子パッド26の面積よりも皆小さい。シール四隅部127Cにおける第2のメタル層のダミーパターンB′は矩形状の連続拡張面である。このため、シール四隅部127Cにおける研磨前の第3の層間絶縁膜13の表面は図12の点線で示すように離散的な複数の小分けダミーパターンaによる凹凸が反映した面粗さを呈している。
シール四隅部127Cに密度の低い分布の小分けダミーパターンaを設けた基板において、第3の層間絶縁膜13の表面をCMP処理すると、シール領域127の辺部の平坦に近い起伏に比し四隅部127Cの初期研磨レートが速くなるため、これに引きずられる形で四隅部127Cの4部位で囲まれたシール領域127及びその内側領域の研磨レートが略平等化する傾向で進行するので、画素領域20及びシール領域127の残膜厚バラツキが抑制される。特に、4部位のシール四隅部127Cのうちでも、シール領域127の下辺の左右隅部に予め粗さ度を付与した意義は大きいと言える。
ここで、シール四隅部127Cにおける複数の小分けダミーパターンaの島状面積を略等しくして、均等分散的ないしランダムに分布していると仮定し、パターン密度(単位面積においてダミーパターンの面積の総和が占める割合)を低くすることは、ダミーパターンa間が空くので小分けダミーパターンaが粗く分布する。このため、第3の層間絶縁膜13の初期研磨レートはシール四隅部127Cの周辺に比べて速くなり、シール四隅部127Cの境界部分が速く勾配面となり易く、この勾配面は除々に研磨されて内方へ波及する。パターン密度が同じ場合、小分けダミーパターンaの数を減らし、面積を大きくすると、孤立高の傾向が強くなり、初期研磨レートは速くなる。このため、シール四隅部127Cの境界部分は速く勾配面となり易く、上記と同等に、この勾配面は除々に研磨されて内方へ波及する。本例では、シール四隅部127Cの初期研磨レートをその周囲よりも高めるダミーパターン分布を採用することにより、4部位のシール四隅部127Cで囲まれたシール領域127の辺部や画素領域20での残膜厚を基準たるシール四隅部127Cの残膜厚に引きずられて合わせ易くなる。シール領域127及び画素領域20の平坦制御化が実現されている。
図11に示すように、シール四隅部127Cでは、シール辺の左右辺には縦方向に離散配列した複数の短冊状小分けダミーパターンaが隣接しており、シール辺の上下辺には横方向に離散配列した複数の短冊状小分けダミーパターンaが隣接している。縦方向の短冊状小分けダミーパターンaの存在はその長辺部分(縦方向部分)で初期研磨レートが最も速いのでシール上下辺方向の平坦化に寄与し、また横方向の短冊状小分けダミーパターンaの存在はその長辺部分(横方向部分)で初期研磨レートが最も速いのでシール左右辺方向の平坦化に寄与するものと考えられる。縦方向の短冊状小分けダミーパターンaがシール上下辺に隣接すると共に横方向の短冊状小分けダミーパターンaがシール左右辺に隣接しているのではなく、本例では、縦方向の短冊状小分けダミーパターンaがシール左右辺に隣接しており、また横方向の短冊状小分けダミーパターンaがシール上下辺に隣接しているため、シール四隅部127C内での縦方向と横方向の初期研磨レートが交錯し、結果的にこの部分での初期研磨レートが速くなるものと考えられる。なお、小分けダミーパターンaの形状,配列及びパターン密度を種々変えることにより、シール領域127及びその内側領域の平坦化が一層改善できるものと考えられる。
また、シール四隅部127Cにおいて全くダミーパターンがない(パターン密度ゼロ)場合でも、隅部がその周囲に比べ落ち込んで窪み状になり、その境界部分が立ち上がっているため、研磨初期ではその境界部分が易研磨状態になって勾配面が形成され、除々に画素領域及びシール領域の内方へその勾配面が波及する。このため、画素領域20及びシール領域127の全体的な平坦化を得ることができる。
図13は、実施形態2において第3の層間絶縁膜13を膜厚約24000Åで成膜した後、その画素領域20の中心部の第3の層間絶縁膜13の残膜厚が約12000ÅになるまでCMP処理を施した液晶パネル用基板231における研磨後の第3の層間絶縁膜13の膜厚分布を示す等膜厚線図である。また、図24中のプロット□印を連ねるグラフは図13中のa−a′線に沿うシール左辺縦方向の残膜厚の分布を示し、図25中のプロット□印を連ねるグラフは図13中のb−b′線に沿う画素中央縦方向の残膜厚の分布を示し、図26中のプロット□印を連ねるグラフは図13中のc−c′線に沿うシール上辺横方向の残膜厚の分布を示し、図27中のプロット□印を連ねるグラフは図13中のd−d′線に沿う画素中央横方向の残膜厚の分布を示し、図28中のプロット□印を連ねるグラフは図13中のe−e′線に沿う画素中央横方向の残膜厚の分布を示す。
これらの図から判るように、画素領域20及びシール領域127での最大膜厚差は約1380Åであり、等厚線の間隔(膜厚差1000Å)が図10のそれに比し更に間延びしている。実施形態1に比し、本例では画素領域20の平坦性が2倍以上も改善されている。基板(チップ)全体での最大膜厚差は約2500Åであるが、これは入力端子パッド26の領域でダミーパターンが連続拡張面であるため、研磨不足でなおも膜厚が厚いからである。シール領域127の上辺の中央部が低い勾配も実施形態1に比し略1/2以下に減少している。また、シール領域127の左右辺は略平坦になっている。これはシール領域127の下辺の左右隅部のダミーパターンaのパターン密度を低くしたことで、研磨し易くなったからである。
しかし、図13から理解できるように、シール領域127の下辺の左右隅部の周辺の膜厚はまだ厚く、画素領域20及びシール領域127での最大膜厚差は100Å以下とはなっていない。四隅部127Cのダミーパターンaを全く無くした(パターン密度ゼロ)場合は、画素領域20内側はより平坦化するものの、四隅部127Cの境界部分は急勾配となるおそれがある。下辺の左右隅部127Cから左右辺の上方へ向かうにつれパターン密度が漸減するダミーパターンaを形成し、又は、下辺の左右隅部127Cから下辺の中央へ向かうにつれパターン密度が漸減するダミーパターンaを形成しても良い。かかる場合、画素領域20及びシール領域127の両領域の更なる平坦化を実現できる。
〔実施形態3〕
図14は本発明の実施形態3に係る反射型液晶パネル用基板においてシール領域の四隅部の近辺を示す部分平面図、図15は図14中のC−C′線に沿って切断した状態を示す断面図である。なお、図14において、散点模様の領域は第1のメタル層を、一様斜線のハッチング領域は第2のメタル層をそれぞれ表し、第3のメタル層は不図示である。また、以下に説明する内容以外の構成は実施形態1に係る反射型液晶パネル用基板と同様である。
本例の反射型液晶パネル用基板331は、画素領域20を取り囲むシール領域227及びその外側領域においてマトリクス状(2次元周期状)に敷き詰められたダミーパターンとしての擬似画素凹凸パターンPを有している。この擬似画素凹凸パターンPは、データ線駆動回路21や中継端子パッド29R,29Lの周囲や入力端子パッド26の周囲にも余すことなく縦横方向へ展開拡張して形成されている。この擬似画素凹凸パターンPは画素領域20を構成する画素の構成要素のボリュウムを模して第3の層間絶縁膜13の表面に画素表面と類似の凹凸形状模様を得るためのものである。
本例では、擬似画素凹凸パターンPの構成要素として、画素の最下層配線のゲート線4に見立てた略同線幅の第1のメタル層の擬似ゲート線4p と、画素の第1のメタル層のデータ線7,ソース電極配線7a及び中継配線10に見立てた略同線幅の第1のメタル層の擬似データ線7p ,擬似ソース電極配線7ap 及び擬似中継配線10p と、画素部分の第2のメタル層の遮光膜12に見立てた連続拡張面(いわゆるベタ)の第2のメタル層の擬似遮光膜12p とが存在する。各画素では最下層配線及び第1のメタル層からなるパターン密度は約25%であるため、擬似画素凹凸パターンPでの第1のメタル層及び第2のメタル層からなるパターン密度もそれに略合わせてある。
上下のシール領域(辺部)227や挾間領域X′においては、データ線駆動回路21から画素信号サンプリング回路24へ第1のメタル層の信号配線LOUT がそのまま擬似データ線7p として利用されている。このため、第1のメタル層の擬似ゲート線4p ′や擬似ソース電極配線7ap ′は擬似データ線7p とは接続されていない。
擬似画素凹凸パターンPが基板の縦横2次元方向に繰り返し展開されて形成されているが、本例では擬似画素凹凸パターンPの行列は画素領域20の行列とは若干食い違っている。データ線駆動回路21,画素信号サンプリング回路24,及びゲート線駆動回路22R,22L等の周辺回路領域の素子レイアウトや信号配線LOUT のレイアウトを設計変更することで、擬似画素凹凸パターンPの行列と画素領域20の行列とを揃えることができる。
このような擬似画素凹凸パターンPを具える基板331では、CMP処理前の第3の層間絶縁膜13の画素領域20以外の表面にも、画素の表面凹凸模様と殆ど類似の表面凹凸模様が空間周期的に拡がっているため、研磨レートが初期から基板331のどの部分でも略等しくなり、少なくとも画素領域20及びシール領域227では高精度の表面平坦性を実現できる。
図16は、実施形態3において第3の層間絶縁膜13を膜厚約24000Åで成膜した後、その画素領域20の中心部の第3の層間絶縁膜13の残膜厚が約12000ÅになるまでCMP処理を施した液晶パネル用基板331における研磨後の第3の層間絶縁膜13の膜厚分布を示す等膜厚線図である。また、図24中のプロット○印を連ねるグラフは図16中のa−a′線に沿うシール左辺縦方向の残膜厚の分布を示し、図25中のプロット○印を連ねるグラフは図16中のb−b′線に沿う画素中央縦方向の残膜厚の分布を示し、図26中のプロット○印を連ねるグラフは図16中のc−c′線に沿うシール上辺横方向の残膜厚の分布を示し、図27中のプロット○印を連ねるグラフは図16中のd−d′線に沿う画素中央横方向の残膜厚の分布を示し、図28中のプロット○印を連ねるグラフは図16中のe−e′線に沿う画素中央横方向の残膜厚の分布を示す。
これらの図から判るように、画素領域20及びシール領域227(シール四隅部227Cを含む)での最大膜厚差は約850Åであり、基板全体での最大膜厚差は約950Åであった。画素領域20及びシール領域227での平坦性は充分であった。なお、入力端子パッド26の周囲領域では多少研磨不足ぎみであるため、入力端子パッド26の周囲領域での擬似画素凹凸パターンPのパターン密度を更に下げれば、更なる平坦化も実現できる。
画素での凹凸形状模様に影響する構成要素としては、フィールド酸化膜3に開けた2つの開口部、最下層配線のゲート線4、第1のメタル層のデータ線7,ソース電極配線7a及び中継配線10、第2のメタル層の遮光膜12やプラグ貫通用開口部12aである。本例の擬似画素凹凸パターンPでは、最下層配線のゲート線4を第1のメタル層の擬似ゲート線4p に見立てているが、画素領域20と同様に、擬似ゲート線4p を最下層配線で形成しても良い。また、擬似画素凹凸パターンPの構成要素にフィールド酸化膜3に開けた2つの開口部に見立てた擬似開口部やプラグ貫通用開口部12aに見立てた擬似プラグ貫通用開口部を形成を含ませても良い。プロセス援用ができるので工数追加を招かず、画素領域20の外側に一層リアルな擬似画素凹凸パターンを形成でき、画素領域20及びシール領域227の更なる平坦化を実現できる。
ところで、CMP処理においては、被研磨面の凸部が密であると初期研磨し難く、逆に被研磨面の凸部が粗であると初期研磨し易い。孤立突起は速く研磨されるからである。また、同等大きさの突起が密にランダム分布している領域と粗にランダム分布している領域とが存在する場合、粗の領域の方が初期研磨レートが速いため、研磨仕上がりでは両者領域に跨がる勾配面が形成され得る。粗の領域では結果としてパターン密度が低い。他方、被研磨面のどの部分のパターン密度が略等しくても、突起の平面規模(島状面積)が小さい領域の方が初期研磨レートが速い。島状面積に比し島状周囲(輪郭)長さが長くなるためである。従って、突起の島状面積が大きく且つ密にランダム分布している領域が一番初期研磨し難い。その極限例が領域全体に連続拡張面(いわゆるベタ)が形成されている場合である。逆に、突起の島状面積が小さく且つ粗にランダム分布している領域は一番初期研磨し易い。その極限例が領域全体に突起がない(ダミーパターンがない)場合である。
しかし、突起の島状面積が大きく且つ粗にランダム分布している領域や突起の島状面積が小さく且つ密に分布している領域は、上記の最高研磨レートと最低研磨レートとの中間の初期研磨レートであろうが、突起の島状面積が大きく且つ粗にランダム分布している領域と、突起の島状面積が小さく且つ密にランダム分布している領域とは、いずれの方が速い初期研磨レートであるか否かは、研磨液や他の条件(分布の規則性,突起形状,突起配列,突起配置など)にも起因しているため、判然としない。ただ、実際のCMP処理では砥液が画素領域20の凹凸の規則的分布によりある程度規則的な流動分布を引き起こしているものと考えられるため、非画素領域でも同様な流動分布となるように工夫する必要もある。
実際、反射型液晶パネル用基板のチップサイズ内においては、入力端子パッド26が最も広い島状突起でその1次元配列の間隔からして粗の分布と考えられるので、この入力端子パッド26を含む領域が最高研磨レートとなる。ところが、画素領域20では画素凹凸パターンが縦横2次元にマトリクス状に展開された明瞭な空間周期性を呈している。従って、画素領域20の凹凸分布には、画素凹凸パターンの空間周期性という高次の規則性と画素凹凸パターン内の低次の規則性とから成る階層的規則が存在する。画素凹凸パターンは、1000Å〜10000Å程度の微細な線幅に代表される微視的な各種の基本(1次)凹凸部(フィールド酸化膜3に開けた2つの開口部,最下層配線のゲート線4,第1のメタル層のデータ線7,ソース電極配線7a,及び中継配線10,第2のメタル層の遮光膜12やプラグ貫通用開口部12a)の分布と、画素中でこれら基本凹凸部の偏りにより生じる凹凸密集部(2次凹凸部)とから成る階層構造と考えられる。本例の擬似画素凹凸パターンPでは、この基本凹凸部に逐一忠実に対応させた原始的な基本凹凸部をそのまま模する代わりに、マクロ的な凹凸密集部を見立てるように、擬似ゲート線4p ,擬似データ線7p ,擬似ソース電極配線7ap 及び擬似中継配線10p のみを形成したものである。本例の凹凸密集部としては、ゲート線4とデータ7との重なり部分や容量電極9aと中継配線10の重なり部分が考えられる。このため、擬似画素凹凸パターンPは擬似ゲート線4p ,擬似データ線7p 及び擬似中継配線10p を含むことが好ましい。典型的な凹凸部分を擬似画素凹凸パターンPの要素とすれば良い。擬似画素凹凸パターンPの中での典型的な凹凸部分の位置と実際の画素の中の典型的な凹凸部分位置とが正確に対応していなくても構わない。
ここで例えば、画素凹凸パターンが3次以上の階層構造と考えられる場合、基本凹凸部の細密なデットコピーまでは必要でなく、巨視的な階層から3次又は2次凹凸部までを模するだけでも充分であろう。ただ、このような画素内の凹凸パターンの階層構造が明瞭でない場合、基本凹凸部のデッドコピーを擬似画素凹凸パターンPとする方がマスク設計上の煩雑さを回避できる利点がある。また、最大膜厚差が1000Å以下となるような更なる高精度の平坦化を企画する場合は、画素のデッドコピーを擬似画素凹凸パターンPとする方が良い。
なお、上記の実施形態の液晶パネル基板は反射型液晶パネルに用いるに好適であるが、その反射型液晶パネルは前述した液晶プロジェクタのライトバルブは勿論のこと、腕時計型電子機器、ワードプロセッサ,パーソナルコピュータ等の携帯型情報処理機、携帯電話機の表示部やその他各種の電子機器の表示部に適用することができる。
また、上記実施形態の液晶パネル基板は半導体基板の主面にスイッチング素子を作り込んだものであるが、半導体基板に限らず、基板としてはガラス基板や石英基板等の絶縁性基板を用いることができる。スイッチング素子として絶縁性基板上に薄膜トランジスタ(TFT)などを形成する場合でも、本発明を適用できることは言う迄もない。
更に、本発明は液晶パネル基板に限らず、他のフラットディスプレイ用基板に適用できるものである。
〔発明の効果〕
以上説明したように、本発明は、画素領域の空き間にダミーパターンを割り込ませて形成するのではなく、逆に、非画素領域において既成導電層層を援用して被研磨層の上層の層間絶縁膜の底上げ用のダミーパターンを略一面的に形成した点を特徴とするものである。画素領域においてダミーパターンを形成する場合は、底上げのための中間導電層と層間絶縁膜との成膜工程を追加せねばならず、また、研磨前の層間絶縁膜の表面起伏が抑えられていると、却って初期研磨レートが低くなるので、層間絶縁膜表面を鏡面様に平坦化するために必要な研磨時間が長くなり、砥液の消費も増大する。しかしながら、本発明は上記の不都合を解消できるばかりか、次のような効果を奏する。
(1) 端子パッドの近傍に、単層又は複層のダミーパターンを有する場合、端子パッドの近傍の上層の層間絶縁膜の成膜表面レベルが画素領域での成膜表面レベルと略同等レベルになり、表面レベルが全体として均一化するため、研磨処理において一様の研磨レートが得られる。このため、従前の成膜表面レベルが均一化されていない状態で問題となっていた端子パッド部の易研磨性が改善され、端子パッド部の下地が露出することがない。これは画素領域表面の更なる鏡面様の平坦化に役立ち、且つ研磨処理前の層間絶縁膜の薄膜化も実現できる。この薄膜化により、画素領域にある層間導電部のコンタクトホールのアスペクト比を改善できるので、コンタクトホールの細径化により開口部の細径化に結び付けることができる。それ故、遮光性能が向上し、スイッチング素子特性を改善できる。勿論、成膜工数の追加を招かずに済む。
そして、画素領域外の端子パッドの近傍域にも導電層のダミーパターンが敷き詰められていると、このダミーパターンも遮光膜となるため、迷光が画素領域外から基板に作り込んだ素子領域に入り難くなり、光電流を抑制でき、スイッチング素子の改善に役立つ。
(2) 入力端子パッドの周囲に配置されたダミーパターンが平面的に細分化された複数の小分けダミーパターンからなる場合、成膜直後の層間絶縁膜の表面レベルを均一化しながら、隣接の端子パッド間のショートを防止できる。
(3) 相隣り合う入力端子パッド間が非ダミーパターン領域である場合、入力端子パッド間のショートを確実に防止できる。
(4) この入力端子パッドとその周囲に配置された小分けダミーパターンとの間隔が、配線とその近傍のダミーパターンとの間隔よりも広く設定されてなる場合、異方性導電膜の導電性粒子による入力端子パッドと小分けダミーパターンとの架橋が起こり難くなり、ショートを極力防止できる。
(5) 中継端子パッドとその周囲に配置されたダミーパターンとの間隔が、配線とその近傍のダミーパターンとの間隔よりも広く設定されている場合、中継端子パッド上では通常銀ペーストで導通が図られるようになっているが、銀ペーストが中継端子パッドから若干はみ出しても、その近傍のダミーパターンにショートし難くなる。
(6) 端子パッドの近傍域に限らず、画素領域の周囲を取り囲むシール領域に、ダミーパターンが形成されている場合、その部分の研磨処理前の層間絶縁膜の表面は画素領域のそれと略同等になるので、研磨処理によって平坦化を行う際、画素領域はその周辺部まで均一なレートで研磨が進行する。このため、従前に比べ画素領域の平坦性が一層良好となり、反射率が向上するだけでなく、研磨後のコンタクトホールのエッチング時間が決定し易くなる。
(7) 更に、ダミーパターンをシール領域の外周部にも設けることにより、この領域はシール領域部分の上層の層間絶縁膜の表面のレベルと同等になる。従って研磨した場合、シール領域の層間絶縁膜表面が勾配面となることはなく、シール材の密着性を改善することができる。
(8) シール領域のダミーパターンがスイッチング素子の制御配線層と同層で孤立したパターンの上に積み足されて成る場合、研磨処理の層間絶縁膜の表面レベルの平坦化を更に微細に調節できる。
(9) そして、画素領域の周辺に配置され、スイッチング素子に信号を供給する駆動回路の近傍領域に、ダミーパターンを積み重ねて成る場合、研磨処理の層間絶縁膜の平坦化等に役立つ。
(10) 更に、本発明においては、画素領域を取り囲むシール領域の隅部領域には、平面的に細分化された複数の小分けダミーパターンが形成されている。このため、シール四隅部における研磨前の層間絶縁膜の表面は離散的な複数のダミーパターンによる凹凸が反映した面粗さを呈しており、研磨処理を施すと、シール領域の辺部の平坦に近い起伏に比し四隅部の初期研磨レートが速くなるため、これに引きずられる形で四隅部で囲まれたシール領域内側の研磨レートが略平等化する傾向で進行し、画素領域及びシール領域の残膜厚バラツキが抑制される。
(11) また、シール四隅部において全くダミーパターンがない(パターン密度ゼロ)場合でも、隅部領域が落ち込みその境界部分が立ち上がっているため、研磨初期ではその境界部分が勾配面となり、その勾配面が次第に内方へ波及する。従って、画素領域及びシール領域の全体的な平坦化を得ることができる。
(12) そしてまた、本発明においては、非画素領域に連続拡張面(いわゆるベタ)のダミーパターンを形成するではなく、画素の凹凸を模した複数の擬似画素凹凸パターンを形成した構成を採用できる。研磨処理前の層間絶縁膜の画素領域以外の表面にも、画素の表面凹凸模様と殆ど類似の表面凹凸模様が拡がっているため、研磨レートが初期から基板のどの部分でも略等しくなり、少なくとも画素領域及びシール領域では高精度の表面平坦性を実現できる。
(13) 複数の擬似画素凹凸パターンを非画素領域上に2次元方向に繰り返し展開形成した構成では、画素領域のマトリクス状などの空間規則性も対応することになるため、画素領域及びシール領域での表面平坦性が顕著になる。
(14) この擬似画素凹凸パターンが少なくとも擬似ゲート線,及び擬似データ線で構成されて成る場合、画素の凹凸の顕著な(代表的)部分や画素領域の凹凸規則性に最も酷似するパターンとなるので、画素領域及びシール領域での層間絶縁膜を高精度に平坦化できる。