JP5592060B2 - プリント回路板上のコネクタのオフセットフットプリントの改良 - Google Patents

プリント回路板上のコネクタのオフセットフットプリントの改良 Download PDF

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Description

本発明は、コネクタ、とりわけテストコネクタを保持できるプリント回路板に関する。
さらに具体的には、本発明はプリント回路板上の前記コネクタの移動フットプリント又はランドパターンの改良及び前記パターンを作り出す方法に関する。
本発明は、受信アンテナだけでなく、送信／受信システム、つまり無線通信用途のための「フロントエンド無線」回路も実装されるプリント回路板に言及して記載されている。しかし、本発明がテストコネクタの使用を必要とするどんなプリント回路板にも使用できることは当業者にとって明らかである。
従って、ＲＦ回路（無線周波数）が実装された市場のプリント回路板を示す図１で図式的に示されているように、テストコネクタ１は、アンテナ３のようなプリントアンテナをＲＦ回路５の入力口４の１つに接続するプリント回線２のそれぞれに実装される。実際には小型コネクタであるテストコネクタは、アンテナとＲＦ回路間のプリント回路板上を自動的に及び確実に移動される。
左側部分が小型コネクタの動作モードで右側部分がテストモードである図２に示されるように、各コネクタは、主に２つの重なりブレード１０、１１で構成される機械的切替システムを含む。ブレード１０はＲＦ回路側の入力回線でオフセットされ、一方でブレード１０の端部に重なるブレード１１は弾力性のあるブレードであり、アンテナ側の出力回線にオフセットされ、固定される。
こうしたコネクタの動作は以下の通りである。動作モードでは、２つのブレード１０、１１が短絡し、ＲＦ回路の送信／受信信号（Ｅ／Ｒ）がいくつかの挿入損失と引き換えに直接アンテナに接続される。テストモードでは、図２の同軸プローブ１２が適切なアダプタを装備し、プリント回路板のコネクタに接続される。これは、このようにしてブレード１１をブレード１０から切り離すことによりＲＦチャネルをアンテナチャネルから切断する効果を有し、このことによりＲＦ回路の送信／受信信号（Ｅ／Ｒ）が測定されるために回復することが可能となる。
現在は、コネクタ製造者により推奨されるテストコネクタのオフセットフットプリントは、図３に示されるような形状を有している。従って、より正確な方法では、プリント回路板の基板１００の一部で、２つの金属フィーダ線１０１、１０２が実現される。これら２つの線は２つの接地面１０３、１０４の間で見つかる。コネクタの取り付け部位では、それぞれの線がはんだスタッド１０５、１０６まで伸長する。さらに、４つのはんだスタッド１０７により、コネクタをプリント回路板に実装することが可能となる。導電材料のフットプリント１０８は、はんだスタッド間を通過することにより２つの接地面１０３、１０４を結合する。
図３に示されるように、このフットプリント又はパターンは、金属化された孔１０９によりプリント回路板の下方接地面に結合される。別の金属化された孔も、接地面１０３、１０４と下方接地面を結合する。金属化された孔により、基板の上面及び下面の間に接地が連続して提供されることが可能となる。
図３に関して記載されたようなフットプリントに実装される市場のテストコネクタを用いて行われるシミュレーションは、送信応答（Ｓ２１）が選択された動作帯域に対して擬似低域型であることを示している。前記応答は、基本的に、２つの制約、つまり
動作モードにおける２つの部品の完全で信頼のある接続とテストモードにおけるテストコネクタのブレードの稼働部分間の接続を提供することによる機械的制約と、
特に動作モードにおいて、特定の動作帯域の固有インピーダンス５０オームのアクセス回線に対する完全なインピーダンス整合を提供する電気的制約
を満たすように設計されたコネクタの中心部の形状に起因する。
本発明は、統合された選択的なフィルタリング応答を作ることができる移動フットプリント又はランドパターンに対する改良を提案している。
本発明は、少なくとも１つのコネクタを受入れ、第１の表面には第１の接地面を含み、第２の表面には、その間にコネクタとフットプリントが実装される少なくとも２つの伝送路を含む誘電体基板で構成されるプリント回路板に関し、フットプリントがコネクタ下の２つの伝送路の間に位置される第１の素子を有し、前記第１の素子が第１の接地面とともに容量性素子を形成し、第１の素子の各先端で第２の素子が第１の素子とともに自己誘導性及び容量性素子を形成し、前記第２の素子それぞれが第２の接地面まで伸長し、前記第２の接地面が第１の接地面に結合されることを特徴とする。
１つの実施形態によると、第１及び第２の素子は導電線で構成される。
導電線の寸法は、容量性素子及び誘導性素子を形成する第１及び第２の素子の共振周波数がフィルタに対する周波数帯域に相当するように選択される。
積層基板の場合の本発明の別の特徴によると、少なくとも１つのフローティング導電面がフットプリントの第１の素子下に配置される。
１つの実施形態によると、第２の接地面は、フットプリントの第２の素子付近に位置されるビア又は金属化された孔により第１の接地面に結合される。
本発明の別の特徴によると、コネクタは小型コネクタ、とりわけテストコネクタである。
本発明はまた、
第１の接地面により覆われた表面の反対側の基板の表面上の、コネクタに接続される２つの伝送路の間で、接地面とともに容量性素子を形成する伝送路に垂直な第１の素子と、第１の素子の少なくとも１つの先端で、第１の素子とともに自己誘導性及び容量性素子を形成する第２の素子を含み、前記表面上で第２の接地面まで伸長する導電性フットプリントをエッチング加工し、
第２の接地面と第１の接地面をビア又は金属化された孔により結合することから成る工程を含むプリント回路板上のコネクタに対するフットプリントを作る方法に関する。
本発明のその他の特徴及び利点は、異なる実施形態の記述を読むことで明らかとなり、前記記述は、付属に添付の図面に関連して構成されている。
図面の記載を単純化するために、同一の素子はしばしば同一の参照符号を有する。
最初に、従来技術によるコネクタの移動フットプリントの電気的動作の記述が図４及び図５に関して行われる。
図４に示されるように、下方表面に接地面１０９が提供される誘電体基板１００により形成されるプリント回路板上に２つの金属化されたアクセス回線１０１、１０２が実現される。これらの回線それぞれの１つの先端の間に、コネクタ１２０が実装される。このコネクタはボックス１２４の中に、回線１０１の先端にはんだ付けされたＵ字型の第１の金属ブレード１２１及び回線１０２の先端にはんだ付けされたＪ字型の第２の金属ブレード１２２を含む。ブレード１２１、１２２の２つの先端の間に中央ブレード１２３が実装される。前記中央ブレードはブレード１２１の自由端に取り付けられ、ブレード１２２の自由端に関して移動可能である。ボックス１２４にはその真ん中にテストプローブを受入れるために設計された開口部１２５が装備される。コネクタの下では、金属化された孔１０９又はビアを用いてプリント回路板の接地面１１０に結合される導電性フットプリント１１１が２つのアクセス回線１０１、１０２の間で実現される。
図４に示されるようなアセンブリを用いて行われるテストは、得られる送信応答Ｓ２１が広域帯に対して擬似低域型であることを示す。従って、図４の構造は図５の等価回路図に従ってモデル化できる。つまり、ポートＰ１及びＰ２が２つのアクセス回線に対するコネクタのブレードの取り付け箇所を示している。自己インダクタンスＬｓは、２つの金属ブレード１２１、１２２の寄生性の自己インダクタンスを示し、Ｃｐはこれらの金属ブレードとコネクタを横切る接地面１１１との間の寄生性カップリングキャパシタを示し、この接地面１１１は金属化された孔１０９を用いてプリント回路板の接地面１１０に結合される。
本発明は、フィルタリング機能を直接統合できるフットプリントの変形に関する。フィルタリング機能を伴うこの型のフットプリントは特に興味深い、というのは、基板上の更なるフィルタの統合を回避できるからである。その結果、製造コストが削減され、空間が節約される。
本発明によるテストコネクトに対するフットプリントの記述が図６、７、及び８に関して与えられる。図６の右側では本発明の実施形態が示され、一方左側では前記コネクタを装備するフットプリントの概略的な上面図が示されている。このため、図６に示されるように、下方の表面上に接地面が提供される誘電体基板２００により形成されるプリント回路板上で、２つのアクセス導電回線２０１、２０２が実現される。これらの回線２０１、２０２の２つの先端の間にテストコネクタ２２０が実装される。
図６の右側に示されるように、２つのアクセス回線２０１、２０２の先端の間の基板２００上で、２つの先端２０１、２０２の間を通る第１の素子２０３ａを含む導電性フットプリント２０３が実現される。この第１の素子２０３ａは容量性素子を形成するために寸法が決められた終端回線である。この素子２０３ａはその先端のそれぞれで、素子２０３ａより大きい幅を有する第２の素子２０３ｂまで伸長する。素子２０３ｂは自己インダクタンス及び容量性素子を実現するために寸法を決められた終端回線により形成される。上記で実現されたフットプリントの回路図が、図７に関連してさらに詳細に説明される。このフットプリント２０３は金属化された孔又はビア２０６を用いて図示されていない下方の接地面に結合される上方の接地面２０４、２０５まで伸長する。
図６の実施形態では、既知のフットプリントと対照的に、フットプリント２０３がその真ん中で下方の接地面と結合されない。従って、コネクタ２２０を装備する図６のフットプリントは、図７の等価回路図に従ってモデル化できる。この場合、ポートＰ１及びＰ２は２つのアクセス回線２０１及び２０２上のコネクタのブレードの取り付け箇所を示している。自己インダクタンスＬｓは、コネクタ２２０の２つの金属ブレードの寄生性自己インダクタンスを示し、Ｃｐ１はこれらの金属ブレードとコネクタを横切る導電素子２０３ａとの間の寄生性結合キャパシタンスを示す。本発明の文脈内では、この素子２０３ａは接地面に結合されていなく、それは回線２０３ａと基板の下方接地面との間のキャパシタンスに相当するキャパシタＣｐ２により示される容量性素子を形成する。このキャパシタＣｐ２は、素子２０３ｂと同等の寄生性等価自己インダクタンスを表す自己インダクタンスＬｐと平行に実装され、素子２０３ｂは回線２０３ａを伸長し、それを金属化された孔２０６により接地される接地面２０４及び２０５に接続する。
上記のようなフットプリントは以下の素子を使用することによりシミュレートされる。フットプリントは厚さが１ｍｍで誘電率４．４であるＦＲ４型の基板上に実現される。
フットプリントは、銅といった金属材料で１．１ｍｍの幅と２ｍｍの長さを有する素子２０３ａ、以下の寸法３ｍｍ＊２．１７ｍｍを有する第２の素子２０３ｂを用いて実現される。これらの寸法は、以下の値
Ｌｓ＝０．４ｎＨ、
Ｃｐ１＝０．７ｐＦ、
Ｃｐ２＝０．２ｐＦ、
Ｌｐ＝０．２２ｎＨ
が等価回路の自己インダクタンスとキャパシタに対して得られるように選択される。
上記で与えられた値を用いて、Ａｇｉｌｅｎｔ社のＡＤＳシミュレータを使用する電磁シミュレーションにより図８に示されるような伝送応答Ｓ２１及びリターンロス応答Ｓ１１が得られる。この場合、従って実現されるフットプリントは１１．５ＧＨｚで阻止を得ることができ、その後無線機器の場合には２つの高調波が５．５ＧＨｚでフィルタにかけられる。
本発明によるフットプリントの別の実施形態の記述が、図９に関連して与えられている。図９の右側部分に示されるように、フットプリント２０３´が各側面上において回線素子２０７まで伸長する。この場合、接地面２０４、２０５は、従来の場合よりもフットプリントから遠いビア２０６により下方接地面に結合される。コネクタ２２０は、第１の実施形態と全く同じ方法でアクセス回線２０１、２０２の先端にはんだ付けされる。
図９の右側に示されるように、更なる回線素子２０７は３．３ｍｍの長さと１．１ｍｍの幅を有する。金属化されたビア２０６は、素子２０７の先端から０．５ｍｍの距離である。この回線のより大きな長さにより、自己インダクタンス値を変更することで共振周波数の変形が引き起こされる。
本発明によるフットプリントの別の実施形態の記述が、図１０に関連して与えられている。この場合、使用される基板は積層基板であり、中央の周波数と帯域に関して特定のフィルタリングテンプレートを満足させることが可能なフットプリントの設計に対して更なる自由度を有するという利点を有する。
図１０に示されるように、参照符号３００は図式的に基板を表している。基板の上方部分に２つのアクセス回線３０１、３０２が実現され、その先端の間には本発明によるフットプリント３０３が形成される。回線３０１及び３０２の間の先端の間には、上述のようなコネクタの２つのブレードも実装される。フットプリント３０３は、図６のフットプリントのように、自己インダクタンスと容量性効果を有する２つの垂直な素子３００ｂまで各側面上を伸長する第１の素子３００ａを含む。フットプリント３０３は、各側面上で、金属化された孔３０６により下方接地面３００に結合される上方接地面３０４に結合される。
図１０ではっきりと示されているように、フットプリント３００の下ではフローティング導体素子３０７が実現される。この素子は、阻止帯域の幅の増大をもたらすことができる。
上記のフットプリントは選択的なフィルタリング機能を統合する。この機能を実現させ
るためにもはや外部部品を付加する必要はない。
以下に、本発明の好ましい態様を示す。
付記１．少なくとも１つのコネクタを受入れ、第１の表面では第１の接地面を含み、及び第２の表面に、その間に前記コネクタとフットプリントが実装される少なくとも２つの伝送路を含む誘電体基板により構成されるプリント回路板であって、
前記フットプリントが、前記コネクタ下の前記２つの伝送路間に位置される第１の素子を含み、
前記第１の素子が前記第１の接地面とともに容量性素子を形成し、前記第１の素子の少なくとも１つの先端で、第２の素子が前記第１の素子とともに自己誘導性及び容量性素子を形成し、前記第２の素子が第２の接地面まで伸長し、前記第２の接地面が前記第１の接地面に結合されることを特徴とするプリント回路板。
付記２．前記第１の素子及び前記第２の素子が導電線で構成されることを特徴とする付記１に記載のプリント回路板。
付記３．前記導電線の寸法が、前記容量性及び自己誘導性素子を形成する前記第１及び第２の素子の共振周波数がフィルタに対する周波数に相当するように選択されることを特徴とする付記２に記載のプリント回路板。
付記４．積層基板の場合に、少なくとも１つのフローティング導電層が前記フットプリント下に配置されることを特徴とする付記１から３のうちのいずれかに記載のプリント回路板。
付記５．前記第２の接地面が、前記フットプリントの第２の素子付近に位置される少なくとも１つのビアにより前記第１の接地面に結合されることを特徴とする付記１〜４のうちのいずれか１つに記載のプリント回路板。
付記６．前記コネクタがテストコネクタであることを特徴とする付記１〜５のうちのいずれか１つに記載のプリント回路板。
付記７．第１の接地面で覆われる表面とは反対側の基板の表面上の、コネクタに接続される２つの伝送路の間で、伝送路に対して垂直で前記接地面とともに容量性素子を形成する第１の素子と、前記第１の素子の少なくとも１つの先端で、前記第１の素子とともに自己誘導性及び容量性素子を形成する第２の素子とを含み、前記表面上で第２の接地面まで伸長する導電性フットプリントをエッチング加工し、
前記第２の接地面をビア又は金属化された孔により前記第１の接地面に結合させることから成る工程を含むプリント回路板上のコネクタに対するフットプリントを製造する方法。
市場で利用できるテストコネクタを装備したプリント回路板の上面図である。 本発明が適用されるテストコネクタの動作を説明している高度な断面図である。 テストコネクタをオフセットできるプリント回路板上に実現されるフットプリント又はパターンの平面図である。 従来技術によるプリント回路板上のテストコネクタの移動を示す断面図である。 図３で画定されるようなフットプリントを伴うコネクタの等価回路図である。 コネクタのプリント回路板上の移動のための本発明によるフットプリントの上面図である。 図６に示されたようなフットプリントを伴うコネクタの等価回路図である。 図６のフットプリントの送信曲線及びインピーダンス整合曲線を示している。 本発明によるフットプリントの別の実施形態の上面図である。 本発明によるフットプリントの更なる実施形態の斜視図である。
符号の説明
１ テストコネクタ
２ プリント回線
３ アンテナ
４ 入力口
５ ＲＦ回路
１０ 重なりブレード
１１ 重なりブレード
１００ 基板
１０１ アクセス回線
１０２ アクセス回線
１０３ 接地面素子
１０４ 接地面素子
１０５ はんだスタッド
１０６ はんだスタッド
１０７ はんだスタッド
１０８ 導電体のフットプリント
１０９ 金属化された孔
１１０ 接地面
１１１ 接地面
１２０ コネクタ
１２１ 第１の金属ブレード
１２２ 第２の金属ブレード
１２３ 中央ブレード
１２４ ボックス
１２５ 開口部
２００ 誘電体基板
２０１ 伝送路
２０２ 伝送路
２０３ フットプリント
２０３ａ 第１の素子
２０３ｂ 第２の素子
２０４ 接地面
２０５ 接地面
２０６ 金属化された孔
２０７ 回線素子
２２０ コネクタ
３００ 基板
３０１ アクセス回線
３０２ アクセス回線
３０３ フットプリント
３０３ａ 第１の素子
３０３ｂ 第２の素子
３０４ 接地面
３０５ 接地面
３０６ 金属化された孔
３０７ フローティング導体素子

Claims (7)

  1. 少なくとも１つのコネクタを受入れ、第１の表面において導電層の形態で第１の接地面を含み、及び第２の表面において前記コネクタと２つの伝送路の間のフットプリントとが間に実装される少なくとも前記２つの伝送路を含む誘電体基板により構成されるプリント回路板であって、
    前記フットプリントが、前記コネクタ下の前記２つの伝送路間に配置され、前記２つの伝送路を結ぶ線と直交する方向に配置された第１の導電素子と、前記第１の導電素子の少なくとも１つの先端に接続される第２の導電素子とを含み、
    前記第１の導電素子が前記第１の接地面とともに容量性素子を形成し、前記第１の導電素子の少なくとも１つの先端において、前記第２の導電素子が前記第１の導電素子とともに自己インダクタンスを形成し、前記第２の導電素子が第２の接地面まで伸長し、前記第２の接地面が前記第１の接地面に電気的に結合される、前記プリント回路板。
  2. 前記第１の導電素子及び前記第２の導電素子が導電線で構成されることを特徴とする請求項１に記載のプリント回路板。
  3. それぞれ前記容量性素子及び自己インダクタンスを形成する前記第１の導電素子及び第２の導電素子の共振周波数が、ＲＦ回路のフィルタリング可能な周波数に相当するように、前記導電線の寸法を選択する、請求項２に記載のプリント回路板。
  4. 前記誘電体基板が積層基板の場合に、少なくとも１つのフローティング導電層が前記フットプリント下に配置される、請求項１から３のうちのいずれか１つに記載のプリント回路板。
  5. 前記第２の接地面が、前記フットプリントの第２の素子付近に配置される少なくとも１つのビアにより前記第１の接地面に電気的に結合される、請求項１から４のうちのいずれか１つに記載のプリント回路板。
  6. 前記コネクタがテストコネクタである、請求項１から４のうちのいずれか１つに記載のプリント回路板。
  7. プリント回路板上のコネクタに対するフットプリントを製造する方法であって、
    導電層を形成する第１の接地面で覆われる表面とは反対側の基板の表面上の、前記コネクタに接続される２つの伝送路の間で、前記２つの伝送路を結ぶ線と直交する方向に配置され、前記第１の接地面との間で前記第１の接地面とともに容量性素子を形成する第１の導電素子と、前記第１の導電素子の少なくとも１つの先端で、前記第１の導電素子とともに自己インダクタンスを形成する第２の導電素子とを含み、前記反対側の基板の表面上で第２の接地面まで伸長する導電性フットプリントをエッチング加工する工程と、
    前記第２の接地面をビア又は金属化された孔により前記第１の接地面に結合させる工程と、
    から成る、前記方法。
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