JP5591356B2 - Capacitance adjustment to increase stack voltage tolerance - Google Patents

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Description

本開示は、電子集積回路(IC)に関し、より具体的には、高周波信号をスイッチングするスタック型トランジスタデバイスを有する回路に関する。   The present disclosure relates to electronic integrated circuits (ICs), and more specifically to circuits having stacked transistor devices that switch high frequency signals.

ほとんどの無線機、携帯電話機、テレビ受像機、及び関連する装置は、今日、様々な送信器回路及び受信器回路の間の接続を制御するために“RFスイッチ”を必要とする(“RF”は、適度に高周波のあらゆる交流信号を意味するために、ここでは総称的に用いられている。)。図1は、例えば、送信信号源104と受信回路106との間の単一アンテナ102を切り替えるために使用される典型的な、単純な双投スイッチの簡略図である。スイッチS108、S110、S112及びS114は、機械式の単極単投スイッチのシンボルによって表されている。一般的に、スイッチは、Sが閉成され又は低インピーダンスで導通する場合にSが開放され又は高インピーダンスになるように、制御される。スイッチは完璧ではないので、アンテナから最も遠い送信/受信スイッチ(例えば、S108又はS110)のノードは、通常は、そのスイッチが開放されている場合にスイッチを通る信号漏れの影響を低減するよう、回路コモンに短絡される。このようにして、S110は開放状態で表されており、対応する短絡スイッチS114は、ノード106にある受信SRF信号を接地116に終端するよう閉じられている。反対に、短絡スイッチS112は、その対応する信号スイッチS108がノード104にある送信SRF信号をアンテナ102に導通させるよう閉じられているので、開放状態である。アンテナ102を受信回路に結合するよう、4つ全てのスイッチの状態は、一般的に、図1に示される状態と反対にされうる。 Most radios, cell phones, television receivers, and related devices today require “RF switches” to control connections between various transmitter and receiver circuits (“RF”). Is used generically herein to mean any moderately high frequency AC signal.) FIG. 1 is a simplified diagram of a typical simple double throw switch used, for example, to switch a single antenna 102 between a transmit signal source 104 and a receive circuit 106. Switches S 1 108, S 2 110, S 3 112 and S 4 114 are represented by the symbols of mechanical single pole single throw switches. In general, the switch, as S 2 is open or high impedance when S 1 is turned in the closing to or low impedance, are controlled. Since the switch is not perfect, the node of the transmit / receive switch farthest away from the antenna (eg, S 1 108 or S 2 110) will usually be subject to signal leakage effects through the switch when the switch is open. Shorted to circuit common to reduce. In this way, S 2 110 is represented in an open state, and the corresponding shorting switch S 4 114 is closed to terminate the received S RF signal at node 106 to ground 116. Conversely, short circuit switch S 3 112 is open because its corresponding signal switch S 1 108 is closed to conduct the transmit S RF signal at node 104 to antenna 102. In order to couple the antenna 102 to the receiving circuit, the state of all four switches can generally be reversed from the state shown in FIG.

最新の回路で、図1に表されるようなRFスイッチは、ほとんどの場合、半導体デバイス、通常、或る形態の電界効果トランジスタ(FET)を用いて実施される。半導体RFスイッチは、一般に、多くが元の金属酸化膜半導体(MOS)構造を用いないという事実に関わらずしばしば一般的にMOSFETと呼ばれる絶縁ゲートFETを用いて製造される。非絶縁ゲートFET(例えば、接合FET(JFET))が、また、一般に、特に或る半導体材料(例えば、GaAs)とともに使用される。各スイッチは、単一のFET、又は、ここで記載されるように、直列にスタックされた複数のFETを用いて実施されてよい。   In modern circuits, the RF switch as represented in FIG. 1 is most often implemented using semiconductor devices, usually some form of field effect transistor (FET). Semiconductor RF switches are generally manufactured using insulated gate FETs, often referred to as MOSFETs, despite the fact that many do not use the original metal oxide semiconductor (MOS) structure. Non-insulated gate FETs (eg, junction FETs (JFETs)) are also commonly used, particularly with certain semiconductor materials (eg, GaAs). Each switch may be implemented using a single FET or multiple FETs stacked in series as described herein.

オン(導通している)スイッチのインピーダンスは、概して、この状態でスイッチの両端に現れる電圧を無視してよいほど十分に低い。しかし、オフ(非導通又は高インピーダンス)であるスイッチは、通常、それらが制御するRF信号のフル電圧をサポートしなければならない。よって、半導体RFスイッチによって制御され得るRF電力は、その電圧耐容量に依存し、すなわち、その構成トランジスタのドレイン−ソース・ブレイクダウン電圧(BVds)に依存する。図1で、S110及びS112は両方とも、接地に対して送信信号電圧SRFに耐えなければならない。 The impedance of an on (conducting) switch is generally low enough to ignore the voltage appearing across the switch in this state. However, switches that are off (non-conducting or high impedance) typically must support the full voltage of the RF signal they control. Thus, the RF power that can be controlled by a semiconductor RF switch depends on its voltage capability, i.e. on the drain-source breakdown voltage (BVds) of its constituent transistors. In FIG. 1, both S 2 110 and S 3 112 must withstand the transmitted signal voltage S RF to ground.

集積回路の製造は多くの妥協を必要とする。具体的に、多くのICトランジスタは小幅なBVdsを有しており、RF信号をスイッチングするのに大いに有効であるが、振幅の大きい制御信号には適さないことがある。1つの解決法は、より高いBVdsが得られる代替のトランジスタ設計を用いることである。しかし、集積回路でより高いBVdsを有するトランジスタを製造するのに必要なトレードオフが、厄介となりうる。例えば、かかる設計は、集積回路に望まれる他の回路と互換性を有さないことがある。あるいは、それは、非経済的でありうる。   Integrated circuit manufacturing requires many compromises. Specifically, many IC transistors have a small BVds and are very effective at switching RF signals, but may not be suitable for large amplitude control signals. One solution is to use an alternative transistor design that yields a higher BVds. However, the trade-offs necessary to manufacture transistors with higher BVds in integrated circuits can be cumbersome. For example, such a design may not be compatible with other circuits desired for integrated circuits. Alternatively, it can be uneconomical.

従って、多くの半導体RFスイッチは、今日、スイッチ全体のブレイクダウン性能を改善するよう直列に多数の低BVdsトランジスタをスタックする。図2は、このようなスタック型トランジスタ半導体スイッチの一例を表す。スイッチは、第1のノードN202と第2のノードN204との間に配置されており、電圧VControl206によって制御される。スイッチ全体を形成するよう、多数(j個)のFETが、ドレインから隣接するソースへと直列接続でスタックされている。このようにして、第1のトランジスタM1は、N202に結合されたソースと、第2のFETM210のソースに直列に結合されたドレインとを有する。点線で表される更なるFETは同様にして第2のFETM210に接続されており、点線で表されているこれらのFETのうち最後のFETのドレインは、スタックの一番上、すなわちj番目のFETM201のソースに結合されている。スタックの各FETは、対応するゲートインピーダンス(例えば、表されているベース抵抗RB214、RB216、・・・、RB218)を介してFETのゲートに結合されているVControlによって制御される。 Thus, many semiconductor RF switches today stack a large number of low BVds transistors in series to improve overall switch breakdown performance. FIG. 2 shows an example of such a stacked transistor semiconductor switch. The switch is disposed between the first node N 1 202 and the second node N 2 204 and is controlled by the voltage V Control 206. Many (j) FETs are stacked in series connection from the drain to the adjacent source to form the entire switch. In this way, the first transistor M 1 has a source coupled to N 1 202 and a drain coupled in series to the source of the second FET M 2 210. The further FET represented by the dotted line is connected in the same way to the second FET M 2 210, and the drain of the last of these FETs represented by the dotted line is the top of the stack, ie j Coupled to the source of the second FET M j 201. Each FET in the stack is controlled by a V Control coupled to the gate of the FET via a corresponding gate impedance (eg, represented base resistances RB 1 214, RB 2 216,..., RB j 218). Is done.

に近い方のFETチャネル端子は“ソース”と呼ばれ、反対の端子は“ドレイン”と呼ばれるが、これは必要条件ではない。FETは、多種多様の設計及び極性(例えば、NチャネルFET及びPチャネルFET、エンハンスメント及びデプレッション・モード、及び種々の閾値電圧、等)で実施されてよい。更に、トランジスタが用いられる回路は、後述される様々な仕様を用いて表されてよい。トランジスタの極性及びドレイン−ソースの位置付けは、しばしば、回路の動作の原理を大いに変更することなく置き換えられてよい。製図仕様、トランジスタ極性、及びトランジスタ設計の多数の可能な置換を表すよりむしろ、当業者には当然に、ここで表される例となる記載及び図は、全てのこのような代替回路の記載及び等価な装置設計を同様に表す。 The FET channel terminal closer to N 1 is called the “source” and the opposite terminal is called the “drain”, but this is not a requirement. The FETs may be implemented in a wide variety of designs and polarities (eg, N-channel FETs and P-channel FETs, enhancement and depletion modes, and various threshold voltages, etc.). Furthermore, a circuit in which a transistor is used may be expressed using various specifications described later. Transistor polarity and drain-source positioning can often be replaced without significantly changing the principle of operation of the circuit. Rather than representing numerous possible permutations of drafting specifications, transistor polarity, and transistor design, those skilled in the art will naturally appreciate that the exemplary descriptions and figures presented here are descriptions of all such alternative circuits and The equivalent device design is represented similarly.

ほとんどのRFスイッチ目的のために、(抵抗RBx214、216、218として図2中で表される)ベースインピーダンスは、伝達関数がNとNとの間に存在する信号の最低の(期待される)設計周波数の1/6より小さい周波数で少なくとも単極ロールオフ(roll-off)を有するところの低域通過フィルタを形成するよう、FETの有効な対応するゲートキャパシタンスと結合すべきである。実際に、少なくとも1つの極周波数は、望ましくは、このような最も低い設計信号周波数の1/10であるか、又はそれよりも低い。このような低い周波数でのベース制御は、各FETのゲート電圧がFETのチャネルにある電圧に従うことを可能にするので、正確なオン又はオフ・ゲート/ソース電圧(Vgs)を確かにするとともに、ゲート絶縁のブレイクダウンを防ぐようVgs及びドレイン/ゲート電圧(Vds)の両方を制限する。 For most RF switches purposes (FIG. 2 represented in a resistance RBx214,216,218) base impedance, the transfer function is minimum (expected signal present between N 1 and N 2 It should be combined with the effective corresponding gate capacitance of the FET to form a low pass filter that has at least a single pole roll-off at a frequency less than 1/6 of the design frequency. In practice, the at least one pole frequency is desirably one-tenth or lower of such a lowest design signal frequency. Such low frequency base control allows each FET's gate voltage to follow the voltage at the FET's channel, thus ensuring an accurate on or off gate / source voltage (Vgs), and Limit both Vgs and drain / gate voltage (Vds) to prevent gate insulation breakdown.

理想的に、図2に示されるようなデバイススイッチは、スタックに含まれるFETの数(j)を乗じた個々のFETのBVdsに等しい正味電圧耐容量を有する。このようにして、夫々1.8ボルトのBVdsを有する10個のトランジスタのスタックは、理想的に、18ボルトのピーク振幅を有する信号をスイッチングすることができる。実際には、残念ながら、このようなスタックは、このような理想的な電圧をサポートすることができないことがある。電圧耐容量は、スタックに含まれるデバイスの数を増やすことで大きくすることができるが、これは、対応する必要とされる集積回路面積の大幅な増大を引き起こしうる。   Ideally, a device switch as shown in FIG. 2 has a net voltage capability equal to the BVds of the individual FETs multiplied by the number (j) of FETs included in the stack. In this way, a stack of 10 transistors, each having a BVds of 1.8 volts, can ideally switch a signal having a peak amplitude of 18 volts. In practice, unfortunately, such stacks may not be able to support such ideal voltages. The voltage withstand capability can be increased by increasing the number of devices included in the stack, but this can cause a significant increase in the corresponding required integrated circuit area.

例えば、所与の製造工程のためのBVdsは2ボルトである(すなわち、各単一トランジスタは2Vを扱うことができる。)が、16V信号が制御されなければならないとする。理想的に、8個のトランジスタのスタックはピーク電圧16Vの信号を制御することができる。8個のトランジスタが実際にこのタスクには不十分となる場合は、より多くのトランジスタが、必要とされる電圧をサポートするよう付加されなければならない。残念ながら、スタックの直列抵抗は個々のデバイス抵抗の和である。結果として、スタックされているデバイスの数が係数Sで増大すると、スイッチのオン抵抗も同様に増大する。従って、必要とされる全体のオン抵抗(又は挿入損失)を保つよう、各デバイスのインピーダンスは係数Sで低減されなければならない。これは、つまり、このようなデバイスの夫々の面積が係数Sで増えることを要する。夫々がS倍だけ増大した面積を有するS個の付加的なFETを考えると、スタックに含まれるFETの総面積はSとして増大しうることは明らかである。或る時点で、スイッチ面積は途方もなくなる。更に、これらのトランジスタの寄生キャパシタンスは、一般的に面積とともに大きくなり、多数の更なる問題を引き起こしうる。 For example, suppose BVds for a given manufacturing process is 2 volts (ie, each single transistor can handle 2V), but the 16V signal must be controlled. Ideally, a stack of 8 transistors can control a signal with a peak voltage of 16V. If eight transistors are actually insufficient for this task, more transistors must be added to support the required voltage. Unfortunately, the stack series resistance is the sum of the individual device resistances. As a result, as the number of stacked devices increases by a factor S, the on-resistance of the switch increases as well. Therefore, the impedance of each device must be reduced by a factor S to maintain the required overall on-resistance (or insertion loss). This requires that the area of each such device is increased by a factor S. When each think the S additional FET having an area increased by S times, the total area of the FET in the stack is clear that may increase as S 2. At some point, the switch area is tremendous. Furthermore, the parasitic capacitance of these transistors generally increases with area and can cause a number of additional problems.

従って、スタックされている幾つかのFETが、理想的な電圧、すなわち、個々のFETのBVdsにFETの数を乗じたものを制御することを妨げる問題を特定し且つ解消することが必要である。本明細書では、このような問題を軽減又は除去して、スタックされているトランジスタが、構成トランジスタの所与のBVdsの理論上の最大値に達するか又はそれに等しい電圧に耐えることを可能にする、デバイス及びこのようなデバイスの製造方法に係る実施形態について記載する。   Therefore, it is necessary to identify and eliminate problems that prevent several stacked FETs from controlling the ideal voltage, ie, the individual FET's BVds multiplied by the number of FETs. . In the present specification, such problems are mitigated or eliminated, allowing the stacked transistors to withstand a voltage that reaches or equals the theoretical maximum of a given BVds of the constituent transistors. Embodiments relating to devices and methods for manufacturing such devices are described.

期待される印加スイッチ電圧(Vsw)より低い電圧にある複数のスタックされているトランジスタRFスイッチについて観測される故障の調査は、先に無視できると考えられた小さな寄生キャパシタンス(Cpd)が、スタックの個々のトランジスタにかかるVswの分布において有意な不均衡を思いがけなく引き起こしうるという結論に至った。この分布不均衡を小さくするよう、内部スタックノードに対するキャパシタンスは、直列接続(スタック)されているトランジスタについて単にドレイン−ソース・キャパシタンス(Cds)を不均一にする従前の慣例と対照的に、付加され又は意図的に変更される。   Investigation of faults observed for multiple stacked transistor RF switches at a voltage lower than the expected applied switch voltage (Vsw) has shown that the small parasitic capacitance (Cpd) previously considered negligible is It was concluded that a significant imbalance could be unexpectedly caused in the distribution of Vsw across individual transistors. To reduce this distribution imbalance, the capacitance to the internal stack node is added, in contrast to previous practice that simply makes the drain-source capacitance (Cds) non-uniform for the transistors connected in series (stacked). Or it is changed intentionally.

1つの実施例は、内部ノードが隣接するトランジスタの間にある直列ストリングを形成するよう直列接続でドレインをソースに結合されている複数の構成トランジスタ(FET)を有するトランジスタ・スタックを有するスタック型トランジスタRFスイッチ装置である。この実施例は、前記スタックの他のトランジスタのものとは有意に異なる、1のトランジスタについての有効ドレイン−ソース・キャパシタンスCdsを有する。それらの相対的なCds値は、少なくとも2%、5%、若しくは10%だけ、又は構成トランジスタの対の大部分の夫々で少なくとも0.5%だけ、及び/又は前記スタックのキャパシタンスを有効に調整するように、異なってよい。調整は、Cds値が実質的により等しくされる場合において全ての構成トランジスタにわたって分布するVds−offの大きさの不一致が大きくなる場合に有効である。実施例は、前記直列ストリングの内部ノードに結合されている個別容量要素を有してよく、及び/又は設計上の相違に起因して異なるCds値を有するトランジスタを有してよく、更に、前記スタックのトランジスタの対の大部分の間で異なるCdsを有してよい。   One embodiment is a stacked transistor having a transistor stack having a plurality of configuration transistors (FETs) coupled in series with drains to sources so as to form a series string with internal nodes between adjacent transistors. RF switch device. This embodiment has an effective drain-source capacitance Cds for one transistor that is significantly different from that of the other transistors in the stack. Their relative Cds values are at least 2%, 5%, or 10%, or at least 0.5% for each of the majority of the constituent transistor pairs, and / or effectively adjust the capacitance of the stack. May be different. The adjustment is effective when the mismatch in the magnitude of Vds-off distributed over all the constituent transistors becomes large when the Cds values are made substantially equal. Embodiments may include discrete capacitive elements coupled to internal nodes of the series string and / or may include transistors having different Cds values due to design differences, and There may be different Cds between the majority of the pairs of transistors in the stack.

他の実施例は、また、内部ノードが隣接するトランジスタの間にある直列ストリングを形成するよう直列接続でドレインをソースに結合されている複数の構成トランジスタ(FET)を有するトランジスタ・スタックを有するスタック型トランジスタRFスイッチ装置である。この実施例は、前記直列ストリングの内部ノードに結合されることによって前記トランジスタ・スタックのキャパシタンスを有効に調整する個別の物理的なキャパシタ要素Ccompを有する。調整は、全てのCcompキャパシタが除かれる場合において全ての構成トランジスタにわたって分布するVds−offの大きさの不一致が大きくなる場合に有効である。Ccompキャパシタは、金属−絶縁体−金属(MIM)キャパシタとして製造されてよく、又は、通常前記RFスイッチによってスイッチングされる信号の周波数(一次周波数)で主に容量性であるインピーダンスを有するその他の個別の物理的特性であってよい。   Another embodiment also includes a stack having a transistor stack having a plurality of configuration transistors (FETs) coupled in series with drains to sources so that an internal node forms a series string between adjacent transistors. Type transistor RF switch device. This embodiment has a separate physical capacitor element Ccomp that effectively adjusts the capacitance of the transistor stack by being coupled to an internal node of the series string. The adjustment is effective when the discrepancy in the magnitude of Vds-off distributed over all the constituent transistors becomes large when all the Ccomp capacitors are removed. Ccomp capacitors may be manufactured as metal-insulator-metal (MIM) capacitors, or other discrete elements having an impedance that is primarily capacitive at the frequency (primary frequency) of the signal normally switched by the RF switch. The physical properties of

更なる実施例は、隣接するトランジスタの各対の間に内部ノードがある直列ストリングで複数の直列接続されている構成トランジスタを有するRFスイッチの製造方法であって、スタックに含まれる異なるトランジスタの有効積算ドレイン−ソース・キャパシタンスCdsについて有意に異なる値を確立するステップを有する方法である。有意に異なる値は、少なくとも2%、5%、若しくは10%だけ、又は構成トランジスタの対の大部分の夫々で少なくとも0.5%だけ変化する値であってよく、及び/又は前記スタックのキャパシタンスを有効に調整するようなものであってよい。調整は、有効ドレイン−ソース・キャパシタンスが実質的により等しくされる場合において、前記RFスイッチに印加される電圧Vswによる全ての構成要素にわたって分布するVds−offの大きさの不一致が多くなる場合に有効である。当該方法は、前記直列ストリングに含まれる内部ノードに結合されている、ドレイン−ソース・キャパシタンス以外の寄生ドレインキャパシタンスを決定する付加的なステップを有してよく、更に、前記RFスイッチのエンドノードでの電圧に比較して前記寄生ドレインキャパシタンスが結合されているノードの電圧を決定する更なるステップを有してよい。当該方法は、スタックされているトランジスタの前記直列ストリングの特定の内部ノードに結合されるキャパシタンスの値を確立し、このようなキャパシタンス値を、該キャパシタンスを電圧重み付けするよう動作において該キャパシタンスの両端に現れるVswの比率を反映する数を乗じる更なるキャパシタンス平衡ステップを有してよい。これにより、このように電圧重み付けされたキャパシタンスの和は前記特定のノードについておおよそ零である。当該方法は、隣接するトランジスタ対の大部分の夫々の間のノードの平衡をこのようにして保ち、又は前記スタックの各隣接するトランジスタ対の間のノードの平衡をこのようにして保つステップを更に有してよい。   A further embodiment is a method of manufacturing an RF switch having a plurality of configuration transistors connected in series with a series string with an internal node between each pair of adjacent transistors, and comprising the effectiveness of different transistors included in the stack Establishing significantly different values for integrated drain-source capacitance Cds. Significantly different values may be values that vary by at least 2%, 5%, or 10%, or by at least 0.5% for each of the majority of the constituent transistor pairs, and / or the capacitance of the stack. May be adjusted effectively. Adjustment is effective when the effective drain-source capacitance is made substantially more equal when the Vds-off magnitude distribution distributed across all components due to the voltage Vsw applied to the RF switch increases. It is. The method may include the additional step of determining a parasitic drain capacitance other than a drain-source capacitance coupled to an internal node included in the series string, and further at an end node of the RF switch. There may be a further step of determining the voltage of the node to which the parasitic drain capacitance is coupled relative to the voltage of. The method establishes a value of capacitance coupled to a particular internal node of the series string of stacked transistors, and such capacitance value is applied across the capacitance in operation to voltage weight the capacitance. There may be a further capacitance balancing step that is multiplied by a number that reflects the proportion of Vsw that appears. Thus, the sum of the capacitances thus voltage weighted is approximately zero for the particular node. The method further comprises the step of maintaining node balance between each of the majority of adjacent transistor pairs, or thus maintaining node balance between each adjacent transistor pair of the stack. You may have.

更なる他の実施例は、隣接するトランジスタの各対の間に内部ノードがある直列ストリングで複数の直列接続されている構成トランジスタを有するRFスイッチの製造方法であって、スタックの1又はそれ以上の内部ノードに個別容量特性、又は代替的に少なくとも2つの個別容量特性を結合するステップを有する方法である。個別容量特性は、通常前記RFスイッチによってスイッチングされる信号の周波数で主に容量性であるインピーダンスを有する個別要素であり、前記RFスイッチに印加される電圧Vswにより全ての構成トランジスタにわたって分布するVds−offの大きさの不一致が、全ての前記個別容量特性が除かれる場合に大きくなりうるように、前記スタックのキャパシタンスを有効に調整するのに必要とされる。当該方法は、前記直列ストリングに含まれる内部ノードに結合される寄生ドレインキャパシタンスCpdを決定する付加的なステップを有してよく、また、前記RFスイッチのエンドノードでの電圧に比較して前記寄生ドレインキャパシタンスが結合されるノードの電圧を決定するステップを有してよい。寄生ドレインキャパシタンスを決定するステップは、相互接続トレースを記述するパラメータを含む半導体デバイス・レイアウト幾何学パラメータを解析するステップを有してよい。当該方法は、動作においてキャパシタンスの両端に表されるVswの比率を反映する数に従って、スタックされているトランジスタの前記直列ストリングの特定の内部ノードに結合されているキャパシタンスの各値を重み付けするキャパシタンス平衡ステップを有してよい。これにより、このように重み付けされたキャパシタンスの値の和は、前記特定の内部ノードについておおよそ零である。当該方法は、前記直列ストリングの内部ノードの大部分の夫々について又は前記直列ストリングの内部ノードの全てについて前期へ移行ステップを実行するステップを更に有してよい。   Yet another embodiment is a method of manufacturing an RF switch having a plurality of serially connected configuration transistors in a series string with an internal node between each pair of adjacent transistors, the stack comprising one or more of the stacks Combining the individual capacity characteristics, or alternatively at least two individual capacity characteristics, to the internal nodes of the system. The individual capacitance characteristic is an individual element having an impedance that is mainly capacitive at the frequency of the signal normally switched by the RF switch, and Vds− distributed across all the constituent transistors by the voltage Vsw applied to the RF switch. An off magnitude mismatch is needed to effectively adjust the capacitance of the stack so that all of the individual capacitance characteristics can be removed. The method may include the additional step of determining a parasitic drain capacitance Cpd coupled to an internal node included in the series string, and the parasitic compared to the voltage at the end node of the RF switch. There may be the step of determining the voltage at the node to which the drain capacitance is coupled. Determining the parasitic drain capacitance may include analyzing semiconductor device layout geometry parameters including parameters describing the interconnect traces. The method includes a capacitance balance that weights each value of capacitance coupled to a particular internal node of the series string of stacked transistors according to a number that reflects the ratio of Vsw represented across the capacitance in operation. There may be steps. Thus, the sum of the capacitance values thus weighted is approximately zero for the particular internal node. The method may further comprise performing a transition to previous period for each of a majority of the internal nodes of the series string or for all of the internal nodes of the serial string.

単純な送信/受信RFスイッチの簡略図である。FIG. 2 is a simplified diagram of a simple transmit / receive RF switch. RFスイッチデバイスとして機能するよう設計されている基本FETスタックを表す。1 represents a basic FET stack designed to function as an RF switch device. “オフ”であるRFスイッチに含まれるj個のスタック型FETにおける分圧を表す。This represents the partial pressure in the j stacked FETs included in the RF switch that is “off”. 図2に表されるスタックにおけるFETについての有効寄生ドレインキャパシタンスCpdを表す。3 represents the effective parasitic drain capacitance Cpd for the FETs in the stack represented in FIG. 寄生ドレインキャパシタンスCpdの影響を表す等価回路である。It is an equivalent circuit showing the influence of parasitic drain capacitance Cpd. 図5に表される回路でCpdを補償するためのスタックノードの間のキャパシタンス調整の追加を表す等価回路である。6 is an equivalent circuit representing the addition of capacitance adjustment between stack nodes to compensate for Cpd in the circuit depicted in FIG. Cpd対Cds値の比の関数として16個のトランジスタのスタックにおけるトランジスタの夫々の相対的なVdsを表すグラフである。FIG. 6 is a graph representing the relative Vds of each of the transistors in a 16 transistor stack as a function of the ratio of Cpd to Cds value. Cpd対Cds値の比の関数として2〜16個のトランジスタを有するトランジスタ・スタックにおけるトランジスタ有効数を表すグラフである。FIG. 6 is a graph representing the effective number of transistors in a transistor stack having 2 to 16 transistors as a function of the ratio of Cpd to Cds value. 図4に表される回路の更なるキャパシタンス詳細を概略的に表す。Fig. 5 schematically represents further capacitance details of the circuit represented in Fig. 4;

本発明の実施形態は、添付の図面を参照してより容易に理解されるであろう。図面中、同じ参照番号及び符号は同じ要素を示す。   Embodiments of the present invention will be more readily understood with reference to the accompanying drawings. In the drawings, like reference numerals and symbols indicate like elements.

図2に表されているように、上記の背景は典型的なスタック型RFスイッチについて記載する。図3は、図2に表されるようなスイッチが、等しい電圧がスタック内のj個のFETの夫々に加えられるには、印加されるRF電圧(例えば、V302〜VRef304)をどのように分けるべきかを表す。各FETは高インピーダンス状態にあるが、スイッチは、各FETxに対応する有効ドレイン−ソース・キャパシタンスCdsxに起因して幾らか導通する。“オフ”導通はほぼ全くそれらのキャパシタンスによるものであるから、FET構造自体は図示されず、j個の対応する有効ドレインーソース・キャパシタンスCds306、Cds308、Cds310、・・・、Cds(j−1)312及びCds314だけが表されている。この容量分割器は、Vd316、Vd318、Vd320、・・・、Vd(j−2)322及びVd(j−1)324を生成するよう各対応するドレインノードにわたって印加電圧Vsを分割する。 As represented in FIG. 2, the above background describes a typical stacked RF switch. FIG. 3 shows that a switch as represented in FIG. 2 shows the applied RF voltage (eg, V S 302 to V Ref 304) so that an equal voltage is applied to each of the j FETs in the stack. Describes how to divide. Each FET is in a high impedance state, but the switch conducts somewhat due to the effective drain-source capacitance Cdsx corresponding to each FETx. Since the “off” conduction is almost entirely due to their capacitance, the FET structure itself is not shown, and j corresponding effective drain-source capacitances Cds 1 306, Cds 2 308, Cds 3 310,. , Cds (j−1) 312 and Cds j 314 are represented. This capacitive divider applies applied voltage Vs across each corresponding drain node to generate Vd 1 316, Vd 2 318, Vd 3 320,..., Vd (j−2) 322 and Vd (j−1) 324. Split.

各Cdsが同じ値を有する場合は、Vsは、Vd(全てVRefに対する電圧である。)がVs/jであり、Vdが2×Vs/jであり、以降Vd(j−1)=(j−1)Vs/jの関係を有して同様に続くように、FETにわたって均一に分布すべきであると考えられる。この期待される結果のために、スタックされているFETデバイスは、予め、略同じ値で各FETについてCdsを確立するよう製造されている。このようなFETスタックにおける他の寄生キャパシタンスは、一般に、Cdsに対して極めて小さく、また更に、通常は印加電圧を直接的に分割しない。従って、このような他の寄生キャパシタンスの影響は、スタック型FETRFスイッチでのFETにわたる電圧分布に関して大部分は無視されてきた。 When each Cds x has the same value, Vs is Vd 1 (all voltages with respect to V Ref ) Vs / j, Vd 2 is 2 × Vs / j, and thereafter Vd (j−1 ) = (J-1) It should be distributed uniformly across the FETs to continue as well with the relationship Vs / j. Because of this expected result, stacked FET devices are pre-fabricated to establish Cds for each FET with approximately the same value. Other parasitic capacitances in such FET stacks are generally very small with respect to Cds, and furthermore usually do not directly divide the applied voltage. Thus, the effects of such other parasitic capacitances have been largely ignored with respect to the voltage distribution across the FET in a stacked FET RF switch.

例えば図2で表されるようにスタック型スイッチを形成するためのトランジスタの直列結合は、スイッチが“オン”である場合に導通のための経路を形成する。その“オン”状態で、導通経路は、構成FETM208乃至M212の全てのチャネルを介してエンドノード(下部にあるN202及び上部にあるN204)を連結させる。このような導通経路に沿ったノードのみが、ここでは、トランジスタ・スタック又はスタック型スイッチの“直列ノード”又は“直列ストリングのノード”と呼ばれる。通常、直列ストリング・ノードのほとんどは、全てのこのようなノードが“ドレインノード”と呼ばれ得るほど近くに結合される構成FETのドレイン又はソースのどちらか一方である。しかし、他の要素は、トランジスタ・スタックの直列ストリングに配置されてよく、その場合に、導通経路上にあって且つ同じく“直列ノード”又は“直列ストリングのノード”であるノードを有してよい。 For example, as shown in FIG. 2, the series combination of transistors to form a stacked switch forms a path for conduction when the switch is “on”. In its “on” state, the conduction path connects the end nodes (the lower N 1 202 and the upper N 2 204) through all channels of the configuration FETs M 1 208 to M j 212. Only nodes along such a conduction path are referred to herein as "series nodes" or "series string nodes" of transistor stacks or stacked switches. Typically, most of the series string nodes are either the drain or source of a configuration FET where all such nodes are coupled so close that they can be referred to as “drain nodes”. However, other elements may be arranged in a series string of transistor stacks, in which case they may have nodes that are on the conduction path and are also “series nodes” or “nodes of series strings” .

[寄生ドレインキャパシタンスによる電圧分布の不均衡]
スタック型FETRFスイッチについての思いがけなく低い電圧でのブレイクダウンの問題についての調査の後、本出願人は、かかるスタックに含まれるFETにわたる電圧分布が一様でないことを割り出した。従って、概して、1つのFETは、スタック内のその他のFETよりも、印加されるスイッチ電圧全体について高い割合の電圧を印加されていた。その最も大きくストレスを受けたFETは最初に故障し、ドミノ式に他のFETの故障を生じさせた。更なる調査の下、本出願人は、電圧分布の不均衡が、しばしば、ドレイン−ソース・キャパシタンスと比較して小さく、従って従前は見逃されていた寄生容量によって引き起こされることを割り出した。
[Unbalanced voltage distribution due to parasitic drain capacitance]
After investigating the problem of breakdown at unexpectedly low voltages for stacked FET RF switches, Applicants have determined that the voltage distribution across the FETs included in such a stack is not uniform. Thus, in general, one FET was applied with a higher percentage of the applied switch voltage than the other FETs in the stack. That most stressed FET failed first, causing other FETs to fail in a domino fashion. Under further investigation, the Applicant has determined that voltage distribution imbalances are often caused by parasitic capacitances that are small compared to the drain-source capacitances and thus have been missed previously.

上述されるように、ドレイン寄生キャパシタンス(Cpd)の値は、一般に、せいぜい、対応するドレイン−ソース・キャパシタンスCdsの数パーセントである。そのようなものとして、Cpdは、しばしば、予期される電圧分布を計算する際に無視されてきた。しかし、Cpdの小さな値でさえ、このようなCpdが結合されるノードに依存して、電圧分布に対して大きな影響を有することがある。RFスイッチ・エンドノードで或る組み合わせの信号を受けるノードNpにドレインを結合するCpdは、これらの信号をドレインに引き込み、スタックのFETにわたる電圧の分布を理想的な均衡から好ましくないものへと変化させる。すなわち、ノードNpがA×V+B×V(A及びBは場合により複素又は時間依存の乗数であり、Vは開状態のRFスイッチの一方の端部での電圧であり、Vは開状態のRFスイッチの他方の端部での電圧である。)を有する信号を受ける場合に、信号は、FETにわたるV−Vの分布をゆがめるよう、対応するドレインに引き込まれうる。このようなNp(A×V+B×Vの有意な成分を有するノード)に結合する如何なるCpdも、正味電圧分布に関連しうる。このようなNpでの信号が理想的なドレイン電圧とは大きく異なる場合に、信号注入及び結果として得られる電圧分布の不均衡は、Cpdが小さい場合でさえ、その大きな電圧により、極めて大きいものとなりうる。このような効果について、以下、図4を参照してより詳細に記載する。 As described above, the value of the drain parasitic capacitance (Cpd) is generally at most a few percent of the corresponding drain-source capacitance Cds. As such, Cpd has often been ignored in calculating the expected voltage distribution. However, even small values of Cpd can have a large effect on the voltage distribution, depending on the node to which such Cpd is coupled. The Cpd that couples the drain to the node Np that receives a certain combination of signals at the RF switch end node pulls these signals into the drain and changes the voltage distribution across the FETs in the stack from ideal balance to unfavorable. Let That is, the node Np is A × V 1 + B × V 2 (A and B are sometimes complex or time dependent multipliers, V 1 is the voltage at one end of the open RF switch, and V 2 Is the voltage at the other end of the open RF switch.), The signal can be drawn into the corresponding drain to distort the distribution of V 2 -V 1 across the FET. Any Cpd that couples to such Np (node having a significant component of A × V 1 + B × V 2 ) can be related to the net voltage distribution. When such a signal at Np is significantly different from the ideal drain voltage, the imbalance in signal injection and the resulting voltage distribution is very large due to its large voltage, even when Cpd is small. sell. Such an effect will be described in more detail below with reference to FIG.

全ての集積回路技術が等しく、直列にデバイスをスタックすることによってRFスイッチのブレイクダウン電圧を高めることに成功しているわけではない。幾つかの技術では、Cpdは、対応するCdsと比較してかなり明らかに有意である場合もあり、従って、その場合には見逃されてない。しかし、場合により、課題が追求されないほど性能が悪いために、問題は、やはり、これらの技術によっても認識又は解消されていない。実際に、非常に大きい寄生成分は、場合により、スタック型スイッチ設計が或る集積回路技術により追求されない重要な理由でありうる。   All integrated circuit technologies are equal and have not succeeded in increasing the RF switch breakdown voltage by stacking devices in series. In some techniques, the Cpd may be fairly clearly significant compared to the corresponding Cds, and so is not missed in that case. However, in some cases, the problem is not recognized or solved by these techniques because the performance is so poor that the problem is not pursued. In fact, the very large parasitic components can in some cases be an important reason why stacked switch designs are not pursued by certain integrated circuit technologies.

特別の場合:寄生ドレインキャパシタンスCpdは、主に、対応するドレインと接地との間に配置されている。特別の場合に、夫々の有意なCpd(1<=n<=(j−1))は、対応するRFスイッチの一方の端部が接続されているコモン電圧VCOM(例えば、接地)に結合される。別の言い方をすれば、夫々のNpは、RFスイッチの一方の端部と基本的に同じ信号、通常、VCOM又は接地を受ける。この特別の場合は、2つの理由のために最初に扱われる。第1に、それは多くの実際的なスイッチに近く、第2に、それは概念的に単純である。 Special case: The parasitic drain capacitance Cpd is mainly arranged between the corresponding drain and ground. In a special case, each significant Cpd n (1 <= n <= (j−1)) is a common voltage V COM (eg, ground) to which one end of the corresponding RF switch is connected. Combined. In other words, Np n each is, one end portion and essentially the same signal of the RF switch, normally, V COM or receiving ground. This special case is treated first for two reasons. First, it is close to many practical switches, and second, it is conceptually simple.

RFスイッチは、しばしば、RF信号ノードと接地又は回路コモンノードとの間に配置される。これは、例えば、図1に表されている送信/受信アンテナスイッチ回路のRFスイッチSのための状況である。図1に表されるように、送信RF信号TransmitSRF104はS112の一方の側に加えられ、スイッチSの他方の側は接地116に接続されている。また、寄生ドレインキャパシタンスCpdが主に接地レベルに結合されることは例外的ではない。例えば、Cpdは、主に、基板に対する寄生容量から成り、斯かる基板は(少なくともRF目的のために)接地電位で保持されてよい。少なくともこれらの条件のいずれもが存在する場合に、夫々の関連するCpdがRFスイッチの一方の端部で信号に結合される特別の場合が現れる。このような特別の場合に、各FETのCpdは、FETの数nを乗じられたCpdの値におおよそ比例する(オフ)RFスイッチ電圧分布に対して影響を有しうる。なお、VCOM又は接地に結合されているソースを有するFETについてn=1である。これより、nは、幾つのFETがFETnのドレインとVCOM又は接地との間に直列に接続されているのかを示す。 An RF switch is often placed between an RF signal node and ground or a circuit common node. This is, for example, the situation for the RF switch S 3 transmit / receive antenna switch circuit represented in Figure 1. As shown in FIG. 1, the transmit RF signal TransmitS RF 104 is applied to one side of S 3 112 and the other side of switch S 3 is connected to ground 116. Also, it is not exceptional that the parasitic drain capacitance Cpd is mainly coupled to the ground level. For example, Cpd consists primarily of parasitic capacitance to the substrate, which may be held at ground potential (at least for RF purposes). A special case appears where at least one of these conditions exists, each associated Cpd is coupled to a signal at one end of the RF switch. In such a special case, the Cpd of each FET may have an effect on the RF switch voltage distribution that is approximately proportional (off) to the value of Cpd multiplied by the number n of FETs. Note that n = 1 for FETs having a source coupled to V COM or ground. Thus, n indicates how many FETs are connected in series between the drain of FETn and V COM or ground.

図4は、第1のノードN202と第2のノードN204との間に配置されるj個のFETのスタック内にある3つのFET402、404及び406を表す。特別の場合を理解するために、仮に、N202は接地であり、Np410及びNp(n−1)414は少なくともRF信号のための接地へ結合されているとする。また、Dn(中央のFETM402のドレイン)にある理想電圧は(n/j)VN2であると仮定する。このような理想的な電圧分布は、例えば、全ての値Cdsが等しく、Cpdの全ての値が真に無視できる場合に、図4によって反映されるRFスイッチにおいて得られる。また、一時的に、Cdsの全ての値は確かに等しく、更に、Cpd(xはnと等しくない。)の全ての値は真に無視できるとする。 FIG. 4 represents three FETs 402, 404, and 406 in a stack of j FETs disposed between the first node N 1 202 and the second node N 2 204. To understand the special case, assume that N 1 202 is ground and Np n 410 and Np (n−1) 414 are coupled to ground for at least the RF signal. Also, assume that the ideal voltage at Dn (the drain of the central FET M n 402) is (n / j) V N2 . Such an ideal voltage distribution is obtained, for example, in the RF switch reflected by FIG. 4 when all values Cds are equal and all values of Cpd are truly negligible. Also, temporarily, it is assumed that all values of Cds are certainly equal, and that all values of Cpd x (x is not equal to n) are truly negligible.

次いで、FETのドレインD502に存在する信号に対するCpd408の影響は、図5を参照して解析され得る。図5は、上述される条件及び仮定を反映した図4の等価回路である。FETMの上の(j−n)個のFETについての等値のCpdキャパシタンスは、Cds/(j−n)の値を有するキャパシタ504に相当する。同様に、最下のn個のFETについてのCdsは、値Cds/nを有するキャパシタに相当する。上述されるように、Cpd値は、それらが一般にせいぜいCdsの値の約2%であるために、通常は無視されてきた。しかし、図5の検討は、少なくともnが大きなスタックについてjに達する場合に、Cpdの影響が、Cdsに比例してそのサイズによって示唆されるよりもずっと大きいことを明らかにする。例えば、j=16、n=15、及びCpd=Cdsの2%とする。たとえCpdがCdsのたった2%の大きさしかないとしても、それは、Cpdに対して並行である等価キャパシタ(キャパシタ506)の30%の大きさを有する。そのようなものとして、Cpdは、明らかに無視可能でない。実際に、D502で結果として得られる電圧は、(15/16)N又は(0.9375)Nの(Cpdが存在しなかった)理想的な値よりむしろ、(0.9202)Nとなる。よって、Cdsのたった2%の値しか有さない単一のCpd15は、M16にかかるドレイン−ソース電圧を、(1/16)Nよりむしろ、(1.276/16)Nとする。これは、Vds16の27.6%増である。更に、図7に表されるように、各Dが接地に対して対応するCpdを有する場合に、影響は大いに大きくなる。 The effect of Cpd n 408 on the signal present at the drain D n 502 of FET n can then be analyzed with reference to FIG. FIG. 5 is the equivalent circuit of FIG. 4 reflecting the conditions and assumptions described above. The equivalent Cpd capacitance for (j−n) FETs on FET M n corresponds to capacitor 504 having a value of Cds / (j−n). Similarly, Cds for the bottom n FETs corresponds to a capacitor having the value Cds / n. As mentioned above, Cpd values have usually been ignored because they are generally at most about 2% of the value of Cds. However, the examination of FIG. 5 reveals that the effect of Cpd n is much greater than suggested by its size in proportion to Cds, at least when n reaches j for a large stack. For example, j = 16, n = 15, and Cpd = 2% of Cds. Even if Cpd n is only 2% as large as Cds, it has 30% as large as an equivalent capacitor (capacitor 506) that is parallel to Cpd n . As such, Cpd n is clearly not negligible. Indeed, the voltage resulting in D n 502 is, (15/16) N 2 or (0.9375) of N 2 (Cpd n does not exist), rather than the ideal value, (0.9202 ) N 2 . Thus, a single Cpd 15 that has only 2% value of Cds will cause the drain-source voltage across M 16 to be (1.276 / 16) N 2 rather than (1/16) N 2. To do. This is a 27.6% increase in Vds 16 . Further, as shown in FIG. 7, the impact is greatly increased when each D n has a corresponding Cpd n with respect to ground.

図7は、Cdsに対するCpdのサイズの関数として、スタック型RFスイッチに含まれるFETの夫々についてのドレイン−ソース電圧Vds(n=1〜16)の相対分布を示すグラフである。相対Vdsは、N/jの電圧と比較される各FETについてのVdsである。jは本例では16であるから、相対Vdsは、RFスイッチ電圧の1/16と比較される特定のFETのVdsである。曲線は、スタックに含まれる16個のFETの夫々について与えられており、スペースが許す場合にグラフの右側に符号を付されている。 FIG. 7 is a graph showing the relative distribution of the drain-source voltage Vds n (n = 1 to 16) for each of the FETs included in the stacked RF switch as a function of the size of Cpd with respect to Cds. The relative Vds is the Vds for each FET n that is compared to the voltage of N 2 / j. Since j is 16 in this example, the relative Vds is the Vds of the particular FET compared to 1/16 of the RF switch voltage. A curve is given for each of the 16 FETs included in the stack, and is labeled on the right side of the graph when space allows.

図5の検討から予想されるように、図7は、各FETにわたる理想的な予期される電圧の間の不釣り合いがスタックの端部、すなわち、n=1及びn=16について最も現れ、そして、Vdsの大きさはnの値が大きいほど増大することを示す。実際には、FET16は、各CpdがCdsのちょうど1.6%の大きさである場合に、理想的な値より200%大きい相対電圧(相対Vds=2)を受ける。この図の仮定は、各Cdsが同じ値を有し、CpdがCdsの同じ比例値を有し、各Cpdが、FETMのソース接続での電圧(例えば、接地)に等しいRF信号であるノードに結合されることである。 As expected from a review of FIG. 5, FIG. 7 shows that the imbalance between the ideal expected voltage across each FET n appears most at the end of the stack, ie, n = 1 and n = 16, And it shows that the magnitude of Vds n increases as the value of n increases. In practice, the FET 16 receives a relative voltage (relative Vds = 2) that is 200% greater than the ideal value when each Cpd is exactly 1.6% of the Cds. The assumption in this figure is that each Cds has the same value, Cpd has the same proportional value of Cds, and each Cpd is an RF signal equal to the voltage (eg, ground) at the source connection of FET M 1. Is to be coupled to.

図8は、また、Cpd対Cdsの比の関数として非補償のCpdキャパシタンスの影響を反映する。有効スタック高さは、BVdsを単位としてRFスイッチの実際の耐電圧である。これは、各スタックトランジスタについて同じであるとする。j個のFETのスタックについての有効スタック高さは、実際のスタック高さj=1(全くスタックがない。)〜16個のトランジスタについて示されている。ドレイン寄生キャパシタンスCpdがドレイン−ソース・キャパシタンスCdsと比較して極めて小さい(0.0001%又は0.01%)である場合に、スタックは、各FETのBVdsにjを乗じた耐電圧を有して、ほぼ理想的に動作する。このようにして、Cpd/Cds=0.0001の場合に、13個のFETのスタック(j=13)は、基本的に13個のデバイスの理想的なスタックのように振る舞い、従って、それは、有効スタック高さ13で始まる。夫々の他のトレースは、同様に、スイッチの実際のスタック高さに等しい有効スタック高さ値で始まるので、トレースは符号付けを必要としない。Cpd/Cdsの比が大きくなると、非補償のCpd値がスタックのFETにわたる電圧の不均一な分布を引き起こすために、有効スタック高さは小さくなり、最大のスタック(j=16)について最も速く減少する。Cpd対Cdsの比が大きくなると、トランジスタはもはやソース電圧を等しく共有せず、通常、スタックの一番上のトランジスタMjが、その他のトランジスタよりも有意に大きい電圧を受ける。Mjが壊れると、残りのトランジスタはドミノ効果で後に続く。故に、有効性はMjにかかる電圧によって制限される。16のスタックについて、スタックの理想的なブレイクダウン電圧は16×BVdsであるが、たった1.6%(0.016)のCpd/Cds比では、それは8×BVdsで機能しなくなり、従って、8の有効スタック高さを有する。   FIG. 8 also reflects the effect of uncompensated Cpd capacitance as a function of the ratio of Cpd to Cds. The effective stack height is the actual withstand voltage of the RF switch in units of BVds. This is the same for each stack transistor. The effective stack height for a stack of j FETs is shown for the actual stack height j = 1 (no stack at all) to 16 transistors. When the drain parasitic capacitance Cpd is very small (0.0001% or 0.01%) compared to the drain-source capacitance Cds, the stack has a withstand voltage obtained by multiplying each FET's BVds by j. Works almost ideally. In this way, when Cpd / Cds = 0.0001, the 13 FET stack (j = 13) basically behaves like an ideal stack of 13 devices, so it is Begins with an effective stack height of 13. Since each other trace similarly starts with an effective stack height value equal to the actual stack height of the switch, the trace does not require signing. As the ratio of Cpd / Cds increases, the effective stack height decreases as the uncompensated Cpd value causes a non-uniform distribution of voltage across the FETs in the stack and decreases fastest for the largest stack (j = 16) To do. As the ratio of Cpd to Cds increases, the transistors no longer share the source voltage equally, and usually the top transistor Mj in the stack receives a significantly higher voltage than the other transistors. When Mj breaks, the remaining transistors follow with the domino effect. The effectiveness is therefore limited by the voltage across Mj. For 16 stacks, the ideal breakdown voltage of the stack is 16 × BVds, but at a Cpd / Cds ratio of only 1.6% (0.016), it will not work at 8 × BVds, so 8 Effective stack height.

特別の場合について、少なくとも、Cpd値が考慮される場合にスタックは期待されるよりずっと低い電圧で機能しなくなる可能性があることが明らかである。RFスイッチの接地接続から最も遠くに位置するFETが、理想的な又は期待されるピーク電圧の一部である総RFスイッチ電圧で、最初に機能しなくなる可能性が高い。この問題に対する幾つかの解決法を特別の場合について以下に記載する。問題の発生及び対応する一般的な解決法が後に続く。   For the special case, it is clear that the stack may fail at a much lower voltage than expected, at least when the Cpd value is considered. It is likely that the FET located furthest from the RF switch ground connection will initially fail at a total RF switch voltage that is part of the ideal or expected peak voltage. Several solutions to this problem are described below for special cases. The occurrence of problems and corresponding general solutions follow.

[特別の場合についての解決法]
図6は、図5の等価回路と同様の等価回路であり、kの値に従ってお互いに異なるひと組の解決を表す。ノードD502を補償又は調整するよう、ノードD(n+k)602は、ノード602のレイアウトの容易さ及び有効性等の要因に基づいて選択される。一番上のkのノードは、後述されるように、より有効でありうる。一例として、j=16及びn=10である場合に、kは、1から6(すなわち、j−n)のいずれかの値に設定される。ノード602の選択により、D(n+k)602の上にあるCdsの直列結合からなるキャパシタ604が得られる。従って、キャパシタ604はCds/(j−n−k)(k<(j−n))の値を有する。k=(j−n)の場合は、当然に、D(n+k)602が直接にN204に結合されるので、キャパシタ604は存在しない。図5と同じく、キャパシタ506は、FETMまでの全てのFETのCdsの直列結合を表し、従って、Cds/nの値を有する。キャパシタ506は、Cpd408とともに、接地に結合されている。調整は、Cpd408の崩壊効果(disruptive effects)を補償するよう補償キャパシタCcomp608を加えることによって達成される。
[Solutions for special cases]
FIG. 6 is an equivalent circuit similar to the equivalent circuit of FIG. 5 and represents a different set of solutions according to the value of k. Node D (n + k) 602 is selected based on factors such as ease of layout and effectiveness of node 602 to compensate or adjust node D n 502. The top k nodes may be more effective, as described below. As an example, when j = 16 and n = 10, k is set to any value from 1 to 6 (ie, j−n). Selection of node 602 results in a capacitor 604 consisting of a series combination of Cds above D (n + k) 602. Therefore, capacitor 604 has a value of Cds / (j−n−k) (k <(j−n)). Of course, if k = (j−n), then D (n + k) 602 is directly coupled to N 2 204 so that capacitor 604 is not present. Similar to FIG. 5, capacitor 506 represents the series combination of Cds of all FETs up to FETM n and thus has a value of Cds / n. Capacitor 506, along with Cpd n 408, is coupled to ground. Adjustment is accomplished by adding a compensation capacitor Ccomp n 608 to compensate for the disruptive effects of Cpd n 408.

1つの概念上単純な解決法では、D(n+k)602がN204に直接に結合されるように、k=(j−n)である。次いで、D502の完璧な調整が、Ccomp608をCpd×(n/k)に等しくすることによって容易に達成される。これは、kのあらゆる値についての解決法となりうる。このような調整は、ノードD(n+k)602がCcomp608の効果によりその後に補償される必要があるので、反復プロセス(iterative process)である。この特別の場合(Mのソースに有効に接続される全てのCpd成分)に、図6に表される形態に係る解決法は、最初にノードD(Cdp)を補償し、次いで各一連のドレインノードを補償することによって、最も容易に実施される。 In one conceptually simple solution, k = (j−n) so that D (n + k) 602 is directly coupled to N 2 204. Then a perfect adjustment of D n 502 is easily achieved by making Ccomp n 608 equal to Cpd n × (n / k). This can be a solution for any value of k. Such adjustment is an iterative process because node D (n + k) 602 needs to be subsequently compensated by the effect of Ccomp n 608. In this special case (all Cpd components effectively connected to the source of M 1 ), the solution according to the form represented in FIG. 6 first compensates for the node D 1 (Cdp 1 ) and then each It is most easily implemented by compensating for a series of drain nodes.

Ccompが単純にM(n+1)のチャネルに並列に配置されるように、k=1とすることが、幾つかの実施例で有用でありうる。1つの利点は、2つの近接するノードの間にCcompを配置するという、比較的に簡単であることにある。他の利点は、M(n+1)の設計が、固有キャパシタンスCds(n+1)が有意に大きくなるように変更される場合に起こりうる。トランジスタM乃至Mのレイアウト及び設計に対する変更は、必要とされるCcompキャパシタンスのサイズを低減するとともに、幾つかの個別Compキャパシタンスの必要性を取り除くことができる。 It may be useful in some embodiments to have k = 1 so that Ccomp n is simply placed in parallel in M (n + 1) channels. One advantage resides in the relative simplicity of placing Ccomp n between two adjacent nodes. Another advantage may occur when the design of M (n + 1) is modified so that the intrinsic capacitance Cds (n + 1) is significantly larger. Changes to the layout and design of the transistors M 1 to M j serves to reduce the size of Ccomp capacitance required, it is possible to eliminate the need for several individual Comp capacitance.

他方で、k>1である場合(すなわち、Ccompがスタック内の上の方のトランジスタのドレインに結合される場合)に、このCcompに必要とされる実際のキャパシタンスは、概して、kが大きくなるのに比例して小さくなる。なお、留意すべきは、このCcompのブレイクダウン電圧が対応して増大しなければならない点である。特別の場合を実施するよう、解決法は、k>1の場合に、複数のFETを橋絡するよう個別Ccompキャパシタを必要とする。特別の場合(すなわち、様々な有効Cpdが、主に、最下のトランジスタMに結合されるRFスイッチの端部に相当するノードに結合される場合)に、k>=1解決法は、ドレインノードDとドレインD(m>n)との間にCcompキャパシタを配置することによって実施されてよい。ドレインD(m>n)は、例えば、Mが結合されるRFスイッチの端部に相当するノードであってよい。 On the other hand, when k> 1 (ie, when Ccomp is coupled to the drain of the upper transistor in the stack), the actual capacitance required for this Ccomp is generally higher for k. It becomes smaller in proportion to It should be noted that the breakdown voltage of this Ccomp must be increased correspondingly. To implement the special case, the solution requires a separate Ccomp capacitor to bridge multiple FETs when k> 1. In the special case (ie, when the various effective Cpds are coupled primarily to the node corresponding to the end of the RF switch coupled to the bottom transistor M 1 ), the k> = 1 solution is This may be implemented by placing a Ccomp capacitor between the drain node D n and the drain D (m> n) . The drain D (m> n) may be a node corresponding to the end of the RF switch to which M j is coupled, for example.

スタックにおいてより離れているFETのドレインへのこのような結合の好ましさは、対象のRFスイッチの製造パラメータ及びレイアウトに依存する。このような遠隔ノード結合を好ましいものとする傾向を有する要因には:a)特に、Ccompレイアウトがより好ましくない寄生キャパシタンスを生じさせない場合に、斯かる接続に順応するレイアウト;b)BVdsより大きい電圧に適したキャパシタの利用可能性;及びc)このようなキャパシタに適用可能な空間の不足がある。実際には、補償キャパシタのブレイクダウン電圧BVcが十分に高い場合に、補償されるCpdが最も近くに結合されるノードと反対側にあるRFスイッチのエンドノードに補償キャパシタを結合することが有用でありうる。補償キャパシタに必要とされるキャパシタンスは1/mに比例する。なお、mは、このような補償キャパシタが並列結合される直列なFETの数である。この効果は、複数のFETに並列配置される補償キャパシタがそれほどダイ(die)面積を占有しないことを可能にする。このことは、ほぼ常に有益である。   The preference of such coupling to the drains of the FETs that are more distant in the stack depends on the manufacturing parameters and layout of the subject RF switch. Factors that tend to favor such remote node coupling include: a) a layout that accommodates such connections, especially if the Ccomp layout does not produce a less desirable parasitic capacitance; b) a voltage greater than BVds The availability of capacitors suitable for; and c) lack of space applicable to such capacitors. In practice, if the breakdown voltage BVc of the compensation capacitor is sufficiently high, it is useful to couple the compensation capacitor to the end node of the RF switch that is opposite the node to which the compensated Cpd is coupled closest. It is possible. The capacitance required for the compensation capacitor is proportional to 1 / m. Note that m is the number of series FETs in which such compensation capacitors are coupled in parallel. This effect allows a compensation capacitor arranged in parallel with a plurality of FETs to occupy less die area. This is almost always beneficial.

このように、調整についての最良の実施形態は、とりわけ、様々なドレインノードの近接性と、製造パラメータに適合するキャパシタの適合性と、このようなキャパシタに適用可能なスペースと、それらがダイ面積を付加することなく他の構造の上に製造され得るかどうかとに依存する。調整がレイアウトにおいて困難を生じさせる場合は、jが僅かに増大しうるために完璧には補償しないことが望ましい。   Thus, the best embodiment for tuning is, among other things, the proximity of the various drain nodes, the suitability of the capacitors to suit manufacturing parameters, the space available for such capacitors, and the die area Depending on whether it can be manufactured on top of other structures without adding. If the adjustment causes difficulties in the layout, it is desirable not to compensate perfectly since j can increase slightly.

調整についての更なる解決法は(各Cpdが接地又はNに結合される)特別の場合に適用し、基本的な形で、単一のトランジスタ(すなわち、k=1)についてのみ補償キャパシタンスを使用する。概念的には、この更なる解決法は、最初に、有効CdsをCpdに等しい量だけ増大させることによって、Cpdを補償する。次に、それは、有効CdsをCpdに等しい量だけ増大させるが、Cpdは2つのトランジスタM及びMにわたって結合されているので、係数2(すなわち、2Cds)だけ増大することによってCpdを補償する。更に、Cdsは、既にCpdの値だけ増大しているCdsを上回って増大しなければならない。全てのCpdが等しく、全ての元のCdsが等しいとすると、n>1について、各有効Cdsは、下記の等比数列に従って決定される量Ccompだけ増大しなければならない。 A further solution for tuning applies in the special case (each Cpd is coupled to ground or N 1 ), and in a basic way, the compensation capacitance only for a single transistor (ie k = 1). use. Conceptually, this further solution first compensates for Cpd 1 by increasing the effective Cds 2 by an amount equal to Cpd 1 . Then it increases the effective Cds 3 by an amount equal to Cpd 2 , but because Cpd 2 is coupled across the two transistors M 1 and M 2, by increasing by a factor of 2 (ie 2 Cds 2 ). Cpd 2 is compensated. Furthermore, Cds 3 must increase above Cds 2, which has already increased by the value of Cpd 1 . Given that all Cpds are equal and all original Cds are equal, for n> 1, each effective Cds must increase by an amount Ccomp n determined according to the following geometric sequence.

Figure 0005591356
Cpdの補償から始まるように概念上記載されているが、式はどんな順序で値を求められてもよい点に留意すべきである。全ての補償は当然に製造時に存在しなければならず、従って、補償の順序は実際にはない。
Figure 0005591356
It should be noted that although conceptually described as starting from compensation of Cpd 1 , the formula may be determined in any order. All compensation must of course be present at the time of manufacture, so there is no actual order of compensation.

補償又は調整はめったに絶対に正確ではあり得ず、より正確な値は、確かに、Cdsの0.01%以下である非補償のCpd値について零に達する。スタックが小さければ小さいほど、より大きな不正確さが許容される。図5に表される場合に、存在すると仮定された単一のCpd15は、係数1.28だけ理想値を上回って増大したVds16をもたらした。更に、図7は、同じトランジスタM16の結果として、各ドレインが対応するCpdを有する場合にVds16が理想値より約2.2倍大きい値を有することを示唆する。このように、単一の寄生キャパシタンスは無視可能でないが、それだけで深刻な電圧分布の不均衡を引き起こす可能性は低い。従って、いずれか1つの特定のノードを調整する際の誤差は、ほとんどのノードが合理的にうまく調整される場合は重要でない。 Compensation or adjustment can rarely be absolutely accurate, and more accurate values will certainly reach zero for uncompensated Cpd values that are 0.01% or less of Cds. The smaller the stack, the greater the inaccuracy allowed. In the case represented in FIG. 5, a single Cpd 15 assumed to exist resulted in an increased Vds 16 over the ideal value by a factor of 1.28. Furthermore, FIG. 7 suggests that as a result of the same transistor M 16 , Vds 16 has a value about 2.2 times greater than the ideal value when each drain has a corresponding Cpd. Thus, a single parasitic capacitance is not negligible, but by itself it is unlikely to cause a serious voltage distribution imbalance. Thus, the error in adjusting any one particular node is not important if most nodes are reasonably well adjusted.

更に、正確でない調整でさえ、スタック型トランジスタRFスイッチの電圧耐容量を実質的に上げうる。例えば、スタック型トランジスタRFスイッチ設計のCpdキャパシタンスが主としてRFスイッチの第1のエンドノードに結合される場合に、スイッチ電圧耐性の改善は、第1のエンドノードから漸次的に遠いトランジスタについて正味有効Cdsを漸次的に増大させることによって実現され得る。このような一般的な漸次増大は、例えば、トランジスタ設計を変更することによって、及び/又は個別補償キャパシタンスを加えることによって、達成され得る。このような一般的な不正確な解決法は、k=1で、図6に関して記載される。   Furthermore, even the inaccurate adjustment can substantially increase the voltage capability of the stacked transistor RF switch. For example, if the Cpd capacitance of the stacked transistor RF switch design is primarily coupled to the first end node of the RF switch, the improvement in switch voltage tolerance is the net effective Cds for transistors that are progressively farther from the first end node. Can be realized by gradually increasing. Such a general incremental increase can be achieved, for example, by changing the transistor design and / or by adding individual compensation capacitance. Such a general inaccurate solution is described with respect to FIG. 6 with k = 1.

[一般的な場合の回路及び解決法]
実際に、内部ノードからの寄生キャパシタンスが結合され得る場所は幾つであってもよい。標準のCMOSICでは、それらは基板に結合してよい。SOI又はGaAsデバイスでは、それらは、部品の背面にある金属又はパッケージに結合してよい。全てのタイプのデバイスで、寄生キャパシタンスは、また、近くの金属線に結合することもできる。X×VN−Y×VNを有する信号を有するいずれかのノードに結合される構成Cpdキャパシタンスは、大規模なスタックのRF対応容量をj×BVdsより小さく制限してよい。
[Circuits and solutions for general cases]
In fact, there can be any number of places where parasitic capacitance from internal nodes can be coupled. In standard CMOSICs they may be bonded to the substrate. In SOI or GaAs devices, they may be bonded to the metal or package on the back of the part. For all types of devices, the parasitic capacitance can also be coupled to nearby metal lines. A configuration Cpd capacitance coupled to any node having a signal with X × VN 1 −Y × VN 2 may limit the RF-capacitance of a large stack to less than j × BVds.

ドレインノードの有効Cpdのみならず、有効Cds及び/又は有効Ccompも、複数の個別構成キャパシタンスから構成されてよい。有効Cpdキャパシタンスの構成要素は、多種多様な回路ノードに適切に結合されてよく、また、Ccompの構成要素も同様である。Cdsは特定のノードの間に結合されるが、やはり複数の構成キャパシタンスを有してよい。結果として、一般的な場合は、上述される特別の場合よりもはるかに複雑である。   Not only the effective Cpd of the drain node but also the effective Cds and / or the effective Ccomp may be composed of a plurality of individual component capacitances. The effective Cpd capacitance components may be appropriately coupled to a wide variety of circuit nodes, as will the Ccomp components. Cds is coupled between specific nodes, but may also have multiple constituent capacitances. As a result, the general case is much more complex than the special case described above.

図9は、このような更なる複雑性を表すべく図4の一部から発展したものである。図9は、ソースノードS及び対応する終端ノードNP(n−1)414に結合されているCpd(n−1)412と、RFスイッチの2つのエンドノードN202及びN204とともに、図4のM402を表す。図9は、図4の有効Cpd408の拡張、若しくは有効補償キャパシタンスCcompの拡張、又はその両方を表す。第1の場合に、ノード908、910及び912で夫々終端されるCn902、Cn904及びCn906は、Cpd408の構成キャパシタンスを表す。ノード908は、RFスイッチの第2の端部N204のRF等価であり、一方、ノード912は、RFスイッチの第1の端部N202のRF等価である。最終的に、ノード910は、異なるドレインDのRF等価である。Cpd408はこのような構成キャパシタンスの並列結合を表すので、Cpd408の全キャパシタンスは、他の有意なCpd構成要素は存在しないとして、Cn、Cn及びCnの3つの値の和である。 FIG. 9 is developed from part of FIG. 4 to represent such additional complexity. FIG. 9 shows a Cpd (n−1) 412 coupled to a source node Sn and a corresponding termination node NP (n−1) 414 and two end nodes N 1 202 and N 2 204 of the RF switch, This represents M n 402 in FIG. FIG. 9 represents an expansion of the effective Cpd n 408 of FIG. 4 and / or an expansion of the effective compensation capacitance Ccomp. In the first case, Cn A 902, Cn B 904 and Cn C 906 terminated at nodes 908, 910 and 912, respectively, represent the constituent capacitance of Cpd n 408. Node 908 is RF equivalent of the second end N 2 204 of the RF switch, while node 912 is RF equivalent of the first end N 1 202 of the RF switch. Finally, node 910 is RF equivalent of different drains Dq . Since Cpd n 408 represents such a parallel combination of component capacitances, the total capacitance of Cpd n 408 is the sum of the three values of Cn A , Cn B and Cn C , assuming no other significant Cpd component is present. It is.

この一般的な場合で、図4の等価ノードNp410は実際のノードではない。しかし、いずれにしても、それは、N、Nの信号電圧と、Cn902、Cn904及びCn906の相対的な大きさとに基づく等価な信号内容を有する数学的等価なノードである。等価ノードNp410にある有効信号がNにある信号又はNにある信号のいずれに近いかどうかを決定することが有用でありうる。(正味有効)Cpdの関連する信号成分は、ほとんどの場合、Dの理想電圧とNの電圧との間、又はDの理想電圧とNの電圧との間のどこかに信号を下げる。前者の場合に、Dは適切にNよりもNに近いと言われ、一方、後者の場合は、Dは適切にNにより近く結合されると言われる。(図4に示されるように)MがNに結合されると、Nにより近く結合される有効Cpdの補償は、Nにより近く結合される1又はそれ以上のノードとDとの間のキャパシタンスの増大を必要とする。反対も同様であって、Nにより近く結合される有効Cpdの補償は、Nにより近く結合される1又はそれ以上のノードとDとの間のキャパシタンスの増大を必要とする。各ドレインノードnについて、Cpdの各構成要素の影響は、図6を参照して記載されるように計算されてよく、全てのこのような構成要素の影響は、有効Cpdを決定するよう結合される。 In this general case, the equivalent node Np n 410 of FIG. 4 is not the actual node. In any case, however, it is a mathematically equivalent node with an equivalent signal content based on the signal voltage of N 2 , N 1 and the relative magnitude of Cn A 902, Cn B 904 and Cn C 906. is there. Be valid signal in the equivalent node Np n 410 determines whether close to one of the signals in the signal or N 1 in N 2 can be useful. (Net effective) associated signal component of Cpd n, in most cases, somewhere signals between the ideal voltage and N 1 of the voltage between, or D n between the ideal voltage and N 2 of the voltage of the D n Lower. In the former case, D n is said to be suitably closer to N 2 than N 1 , while in the latter case, D n is said to be suitably closer to N 1 . When M 1 is coupled to N 1 (as shown in FIG. 4), the compensation for effective Cpd n that is coupled closer to N 1 is equal to one or more nodes that are coupled closer to N 2 and D n Requires an increase in capacitance. The converse is also true, and compensation for effective Cpd n closer to N 2 requires an increase in capacitance between one or more nodes closer to N 1 and D n . For each drain node n, the effects of each component of Cpd may be calculated as described with reference to FIG. 6, and the effects of all such components are combined to determine the effective Cpd n. Is done.

図9の代替の考えでは、キャパシタンスCn902、Cn904及びCn906は、Cpdの構成要素を明示的に表す代わりに、Cpd及びCcompの両方の構成要素を表す。この考えの一例に従って、ノード912はNであり、キャパシタCn906はCpdの実質上全てを有する。ノード910(D)は上から2番目のドレインD(n+1)(すなわち、q=n+1)であり、結果として、Cn904は、有効ドレイン−ソース・キャパシタンスCds(n+1)の増大を表す。Cn904は、例えば、個別キャパシタであってよく、あるいは、それは、M(n+1)の設計変更から生じるCdsの増大を反映してよい。更に、それは、それら両方の意味の組み合わせを反映してよい。ノード908はNに等しいRFであるから、Cn902は、DとNとの間に結合される小さな個別キャパシタであってよい。キャパシタンス902及び904はCcompの構成要素である。キャパシタンス902、904及び906の値は、Cn904に含まれないCdsとCds(N+1)との間の何らの不釣り合いとともに、後述されるように、式1を満足するよう確立されるべきである。当然、Ccompは構成キャパシタンスを幾つでも有してよく、有効Cpdを決定するために上述されるように、各Ccomp構成要素の影響は個別に決定されて、有効Ccompとして結合されてよい。 In the alternative idea of FIG. 9, capacitances Cn A 902, Cn B 904, and Cn C 906 represent both Cpd and Ccomp components instead of explicitly representing the Cpd component. According to one example of this idea, node 912 is N 1 and capacitor Cn C 906 has substantially all of Cpd n . Node 910 (D q ) is the second drain from the top, D (n + 1) (ie, q = n + 1), and as a result, Cn B 904 represents an increase in effective drain-source capacitance Cds (n + 1) . Cn B 904 may be, for example, an individual capacitor, or it may reflect an increase in Cds resulting from a design change of M (n + 1) . Furthermore, it may reflect a combination of both meanings. Since node 908 is RF equal to N 2 , Cn A 902 may be a small discrete capacitor coupled between D n and N 2 . Capacitances 902 and 904 are components of Ccomp n . The values of capacitances 902, 904, and 906 should be established to satisfy Equation 1, as described below, with any unbalance between Cds n and Cds (N + 1) not included in Cn B 904. It is. Of course, Ccomp may have any number of component capacitances, and the effects of each Ccomp component may be determined individually and combined as effective Ccomp n, as described above for determining effective Cpd.

スタックされているトランジスタのドレインであるノードmの調整又は補償のための一般規則を以下に挙げる。各キャパシタンスCimは、ノードmと異なるノードiとの間に配置される。(動作において、高インピーダンス又はオフ状態にあるRFスイッチを有する)ノードmは電圧Vmを有し、同じ条件の下で、夫々の他のノードiは電圧Viを有する。Pはノードmに結合されている個別キャパシタの総数である。次いで、ノードmへの電荷注入の計算に基づいて、平衡(及び均一な電圧分布)は下記の関係を確立することで達成され得る。   The general rules for adjusting or compensating the node m, which is the drain of the stacked transistor, are listed below. Each capacitance Cim is arranged between the node m and a different node i. Node m (with an RF switch in operation or in an off state) has a voltage Vm, and under the same conditions, each other node i has a voltage Vi. P is the total number of individual capacitors coupled to node m. Then, based on the calculation of charge injection into node m, equilibrium (and uniform voltage distribution) can be achieved by establishing the following relationship:

Figure 0005591356
ノードの直ぐ上のトランジスタのCds及びノードmの直ぐ下のトランジスタのCdsが等しい限りでは、それらのCdsは、電圧がそれら2つのトランジスタで一様である場合、すなわち、[V(m+1)−V(m−1)]/2=Vmである場合に、無視されてよい。しかし、ノードmの上及び下のVdsが、大きさが等しく(且つ符号が逆と)なるよう確立され得ない場合は、各Cdsは計算に含まれなければならない。たとえVdsが等しいとしても、Cds値は、少なくともそれらが有意に同じでない限りでは、総和に含まれるべきである。
Figure 0005591356
As long as the Cds of the transistors immediately above the node and the Cds of the transistors immediately below the node m are equal, those Cds are equal if the voltage is uniform across the two transistors, ie [V (m + 1) −V If (m−1)] / 2 = Vm, it may be ignored. However, if the Vds above and below the node m cannot be established to be equal in magnitude (and opposite in sign), each Cds must be included in the calculation. Even if Vds is equal, Cds values should be included in the sum, at least as long as they are not significantly the same.

正確さは或る程度有益であるが、上述されるように、正確さは、スタック型RFスイッチに含まれるトランジスタにわたる電圧分布の不均衡を実質的に改善するのに常に必要なわけではない。幾つかの実施例について、Cpdが平均してNによりもNにより近く結合されていると観測し、然るに、略等しいか又はランダムに変化するかではなく、FETの大部分について有意に増大する(例えば、0.03%より多く増大する)Cdsの値を確立すれば十分である。ここに記載されるデバイス及び方法の多数の実施形態は、スタック内のトランジスタのノードの間、特にドレインノード(又は等価なソースノード)の間に結合される補償キャパシタンスを付加することによって、スタック型FETRFスイッチにおいて望ましくない寄生容量の補償を達成する。このような補償キャパシタンスは、スタック内の隣接するFETに、有意に異なる正味値のCdsを持たせ、又は、FETスタックの直列Cdsストリングに並列であるキャパシタンスの補償ネットワークを確立することができる。 While accuracy is somewhat beneficial, as described above, accuracy is not always necessary to substantially improve the voltage distribution imbalance across the transistors included in the stacked RF switch. For some embodiments, we observe that Cpd on average is more closely coupled to N 1 than to N 2 , but significantly increases for most of the FETs, not approximately equal or randomly changing It is sufficient to establish a value for Cds that does (eg, increases by more than 0.03%). Many embodiments of the devices and methods described herein are stack-type by adding a compensation capacitance coupled between the nodes of the transistors in the stack, in particular between the drain node (or equivalent source node). Compensation for undesirable parasitic capacitance in the FET RF switch. Such compensation capacitance can cause adjacent FETs in the stack to have significantly different net values of Cds or establish a compensation network of capacitance that is parallel to the series Cds string of the FET stack.

[補償キャパシタンスの付加]
Cdsは有効ドレイン−ソース・キャパシタンスとして記載され、ここでは、異なる意味が明らかにされない限り、総有効ドレイン−ソース・キャパシタンス、意図的な及び意図的でないキャパシタンスのネット及び効果を意味する。正味有効Cdsは、例えば、RFスイッチ・スタックに含まれるトランジスタのドレインノードとソースノードとの間の主として容量性の特性を単に結合することによって、変更されてよい。主に容量性の特性は、誘導又は抵抗より容量的であるスイッチング信号の周波数でインピーダンスを有する受動素子である。回路設計者が理解するように、多数の構造がキャパシタとして機能するよう製造されてよく、あるいは、このようなキャパシタ又は主に容量性の特性若しくは素子のいずれもが補償キャパシタ又はキャパシタンスを構成してよい。
[Add compensation capacitance]
Cds is described as an effective drain-source capacitance, and here means the net and effect of total effective drain-source capacitance, intentional and unintentional capacitance, unless a different meaning is clarified. The net effective Cds may be altered, for example, simply by coupling primarily capacitive characteristics between the drain and source nodes of the transistors included in the RF switch stack. The predominantly capacitive characteristic is a passive element having an impedance at the frequency of the switching signal that is more capacitive than induction or resistance. As the circuit designer understands, many structures may be manufactured to function as capacitors, or any such capacitor or primarily capacitive characteristic or element may constitute a compensation capacitor or capacitance. Good.

補償キャパシタンスは、スタックの異なる構成トランジスタの固有のCdsの間の差を、少なくともこのような差がトランジスタの間の特定の設計変更の意図的な結果である限り、有してよい。スタックの特定の構成FETは、FETの間のCds値の所望の差を達成するよう、他の構成FETとは異なるレイアウトを有してよく、あるいは、別なふうに設計又は製造されてよい。Cdsが達成される方法は、ここに記載されるデバイス及び方法にとって重要でない。代わりに、あらゆる技術が満足な有効Cds値を確立するよう用いられてよい。このように、スタック内の異なるトランジスタの有効Cdsの間の如何なる有意な又は意図的な差も、適正に、補償キャパシタンスに相当すると考えられてよい。   The compensation capacitance may have a difference between the intrinsic Cds of different constituent transistors of the stack, at least as long as such a difference is an intentional result of a particular design change between the transistors. Certain configuration FETs in the stack may have a different layout than other configuration FETs, or may be designed or manufactured differently to achieve the desired difference in Cds values between the FETs. The manner in which Cds is achieved is not critical to the devices and methods described herein. Instead, any technique may be used to establish a satisfactory effective Cds value. In this way, any significant or intentional difference between the effective Cds of different transistors in the stack may be considered reasonably equivalent to the compensation capacitance.

個々のトランジスタ設計をそれらの有効Cdsを変化させるよう変更することが実行可能である場合に、このような変更は少なくとも部分的にトランジスタ・スタックのキャパシタンスを調整することができる。斯かる変更は非常に洗練されている。しかし、必要とされる設計上の相違は、実施に面倒であるとともに、回路が関係のない理由のために変更されるべき場合に再構築するのは比較的困難である。とはいえ、斯かる変更は、スタック型トランジスタRFスイッチのキャパシタンスを満足に調整するのに必要とされる構成キャパシタンスの幾つか又は全てを提供してよい。   If it is feasible to change individual transistor designs to change their effective Cds, such changes can at least partially adjust the capacitance of the transistor stack. Such changes are very sophisticated. However, the required design differences are cumbersome to implement and are relatively difficult to reconstruct if the circuit is to be changed for unrelated reasons. Nonetheless, such a change may provide some or all of the configuration capacitance required to satisfactorily adjust the capacitance of the stacked transistor RF switch.

有効Cdsを変化させるための最も簡単な設計変更は、デバイスサイズの単純な変更である。デバイスが大きいほど本質的にそれが有するCdsの値も大きいので、より大きいCdsが必要とされる場合には、物理的により大きいトランジスタが使用されてよい。実際に、固有のCdsは適切にデバイスサイズに略比例してよい。Cpdキャパシタンスが主としてRFスイッチの1つのエンドノード(下側)に結合される特別の場合に、スタックの上にあるトランジスタは、より多くの補償キャパシタンスを必要とする。その場合に、スタックの直列ストリングのノード間に個別キャパシタンスを付加することに代えて、又はそのことに加えて、上の方にあるトランジスタほど漸次的に大きくされてよい。少なくとも部分的に個別補償キャパシタンスの必要性に取って代わるようトランジスタのサイズを変えるという一般概念は、スタック型トランジスタスイッチを調整する一般的な場合に適用する。しかし、特に、以下の解析は、RFスイッチの最下のエンドノード(Mが結合されるN)に相当するノードに各Cpdが結合される図5及び6についてなされた仮定を伴って、図4を参照して上述された特別の場合のスタックに適用する。各トランジスタM(n>1)の幅Wは、性能要求を満足するように全体のスイッチ抵抗を確立する選択されるWを有して、特別の場合について以下のように決定されてよい。 The simplest design change to change the effective Cds is a simple change in device size. Larger devices inherently have larger Cds values, so physically larger transistors may be used when larger Cds are required. In practice, the intrinsic Cds may suitably be roughly proportional to the device size. In the special case where the Cpd capacitance is primarily coupled to one end node (lower side) of the RF switch, the transistors on the stack require more compensation capacitance. In that case, instead of or in addition to adding individual capacitance between the nodes of the stack's series string, the upper transistor may be progressively increased. The general concept of resizing transistors to at least partially replace the need for individual compensation capacitances applies to the general case of adjusting stacked transistor switches. However, in particular, the following analysis involves the assumptions made for FIGS. 5 and 6 where each Cpd is coupled to a node corresponding to the lowest end node of the RF switch (N 1 to which M 1 is coupled): It applies to the special case stack described above with reference to FIG. The width W n of each transistor M n (n> 1) is determined as follows for a special case, with W 1 selected to establish the overall switch resistance to meet performance requirements. Good.

Figure 0005591356
Cdsは概してトランジスタ幅とともに線形関数であり、一方、Cpdは通常非線形であるから、式2は容易には更に簡単化されず、また正確にされ得ない。理想的に、式2に従って調整されるスタックは、また、上述される式1の要件を満たす。
Figure 0005591356
Since Cds is generally a linear function with transistor width, while Cpd is usually non-linear, Equation 2 cannot easily be further simplified or accurate. Ideally, a stack tuned according to Equation 2 also meets the requirement of Equation 1 above.

ゲート絶縁により製造されるキャパシタンスは、それらが例えば比較的低いブレイクダウン電圧を有し又は非線形であっても、調整のために用いられてよい。更に、寄生キャパシタンスはしばしばレイアウト面積に比例するので、このような補償キャパシタをトランジスタの側に加えることは更なる寄生キャパシタンスを生じさせうる。このことは、問題に対する解決法が補償の夫々の付加により変わるので、反復プロセスを調整することができる。   Capacitances produced by gate isolation may be used for tuning even if they have a relatively low breakdown voltage or are non-linear, for example. Moreover, since parasitic capacitance is often proportional to layout area, adding such a compensation capacitor on the side of the transistor can cause additional parasitic capacitance. This can adjust the iterative process as the solution to the problem changes with each addition of compensation.

スイッチトランジスタ自体の上に配置される金属−絶縁体−金属(MIM)キャパシタンスは、幾つかの場合において最良の解決法である。このようにして配置されるMIMキャパシタは、余分のダイ面積を必要とせず、通常は、少なくとも、余分の寄生容量を接地に加えない。更に、MIMキャパシタにより所望のキャパシタンスを確立することは、比較的簡単であり、結果として、トランジスタ設計を変更することに基づく解決法と比較して、その後の設計反復を見直すのがより容易となりうる。MIMキャパシタは、また、より高いブレイクダウン電圧を有してよく、従って、複数(すなわち、図6に関してk>1)のトランジスタによって分離されるノードmとiとの間に結合されるのに適する。   A metal-insulator-metal (MIM) capacitance placed on the switch transistor itself is the best solution in some cases. MIM capacitors placed in this way do not require extra die area and usually do not add at least extra parasitic capacitance to ground. Furthermore, establishing the desired capacitance with MIM capacitors is relatively simple and as a result, it may be easier to review subsequent design iterations compared to solutions based on changing transistor designs. . The MIM capacitor may also have a higher breakdown voltage and is therefore suitable to be coupled between nodes m and i separated by multiple (ie, k> 1 with respect to FIG. 6) transistors. .

[有効な調整の確認及び定量化]
j個の構成するスタックされたトランジスタから構成されるRFスイッチに印加される電圧Vswは、スタックの構成トランジスタにわたって分配される。分布の均一性からの偏差は、各トランジスタに現れるVswの部分の変数Vとして量子化されてよい。ここで、Vswから得られる各トランジスタMについてのVdsはVであるとともに、下記の式が成立する。
[Confirmation and quantification of effective adjustments]
The voltage Vsw applied to the RF switch consisting of j constituent stacked transistors is distributed across the constituent transistors of the stack. Deviation from distribution uniformity may be quantized as a variable V in the portion of Vsw that appears in each transistor. Here, Vds i for each transistor M i obtained from Vsw is V i and the following equation holds.

Figure 0005591356
スタック型トランジスタRFスイッチの有用な調整は、スタックの構成トランジスタにわたる分布電圧について変数Vをより小さなものとする。ランダムなプロセス変動は、不可避的に、スタック内の異なるトランジスタのCdsの間に小さな差を生じさせる。しかし、変更を伴わない設計は可能な限り完璧であるから、このようなランダムな変更は、概して、分布トランジスタ電圧の不一致を増大させる働きをすべきである。然るに、一方でのCdsの制御による意図的な調整と、他方でのCdsの値のランダムで意図的でない変更とは、(構成トランジスタのCdsをより均一にするよう)デバイス又は方法においてCdsの変化を減らすことが、スタックにわたる電圧分布の不一致を減少又は増大させるかどうかの提示によって、区別されてよい。不一致は、スタック型スイッチを有効に調整する働きをするCdsの偏差を減らす結果として増大する。
Figure 0005591356
Useful tuning of a stacked transistor RF switch makes the variable V smaller for the distributed voltage across the stack's constituent transistors. Random process variations inevitably cause small differences between the Cds of different transistors in the stack. However, such a random change should generally serve to increase the distributed transistor voltage mismatch because the design without change is as perfect as possible. However, intentional adjustment by control of Cds on one side and random and unintentional changes in the value of Cds on the other side are Cds changes in the device or method (to make the Cds of the constituent transistors more uniform). May be distinguished by the presentation of whether to reduce or increase the voltage distribution mismatch across the stack. The discrepancy increases as a result of reducing the Cds deviation which serves to effectively adjust the stack type switch.

構成トランジスタにわたる電圧分布の不一致は、同様に、スタック型トランジスタスイッチの直列ストリングの内部ノードに結合される分布調整キャパシタンスを区別することができる。ここで記載されるRFスイッチの実施形態におけるスイッチの内部ノードに結合される主として容量性の要素の削除において、電圧分布の不一致は、それらが分布調整キャパシタンスである場合に増大しうる。結果として、キャパシタンスが電圧耐容量を増大させるよう調整以外の他のプロセスのために内部ストリング・ノードに結合されている場合に、このようなキャパシタンスを除くことは電圧分布の不一致を低減しうる。   The voltage distribution mismatch across the constituent transistors can also distinguish the distributed tuning capacitance coupled to the internal node of the series string of stacked transistor switches. In eliminating the predominantly capacitive elements coupled to the internal nodes of the switch in the RF switch embodiments described herein, voltage distribution mismatches can be increased if they are distributed tuning capacitances. As a result, removing such capacitance can reduce voltage distribution mismatch when the capacitance is coupled to internal string nodes for other processes other than tuning to increase the voltage withstand capability.

Cds値のランダムなプロセス変更は、最大Cds変化の大きさだけ調整する電圧耐性を増大させるよう意図的に実施される変更と区別され得る。このようにして、特定のデバイスでのスタックの構成トランジスタについて、最大のCdsは、偏差が単にランダムなプロセス変更による場合は、最小のCdsに極めて近いものとなる。j個のトランジスタのスタックを調整するために、サイズ比較(Cds(max)/Cds(min)−1)は、少なくともj/200、又は少なくともj/100、又は少なくともj/50であるよう要求されてよい。jにかかわりなく、調整されたトランジスタ・スタックは、少なくとも2%、少なくとも5%、若しくは少なくとも10%だけ、又は少なくとも20%だけCds(min)を超えるCds(max)を有するよう要求されてよい。これらの制限のいずれも、特許請求の範囲に包含されるよう意図されない二次的な設計を区別するために、方法、プロセス又は装置のいずれの請求項にも明示的に加えられてよい。   A random process change in the Cds value can be distinguished from a change that is intentionally implemented to increase voltage immunity that is adjusted by the magnitude of the maximum Cds change. In this way, for the constituent transistors of a stack in a particular device, the maximum Cds is very close to the minimum Cds if the deviation is simply due to random process changes. In order to adjust the stack of j transistors, the size comparison (Cds (max) / Cds (min) -1) is required to be at least j / 200, or at least j / 100, or at least j / 50. It's okay. Regardless of j, the tuned transistor stack may be required to have a Cds (max) that exceeds Cds (min) by at least 2%, at least 5%, or at least 10%, or at least 20%. Any of these limitations may be explicitly added to any method, process or apparatus claim to distinguish secondary designs not intended to be encompassed by the claims.

直列スタックに含まれるトランジスタの隣接する対の間の正味有効Cds値の差は、このような隣接する対の大部分の夫々について少なくとも5%であるよう要求されてよい。代替的に、トランジスタの隣接する対の間の斯かる正味有効Cds値の差は、当該対のトランジスタの間にあるストリングの内部ノードについての(Cds構成要素を含まない)総Cpdと比較されてよい。Cds差は、次いで、隣接する対の間のノードについて、隣接する対の少なくとも半分について、又は隣接する対の大部分について総Cpdを超えるよう要求されてよい。全ての隣接するトランジスタ対の間のCds差の和がその対の間のノードについての総Cpdの和を超えるよう要求されるように、平均することによって計算がされてよい。   The difference in net effective Cds value between adjacent pairs of transistors included in the series stack may be required to be at least 5% for most of such adjacent pairs. Alternatively, the difference in such net effective Cds values between adjacent pairs of transistors is compared to the total Cpd (excluding the Cds component) for the internal node of the string between the pair of transistors. Good. The Cds difference may then be required to exceed the total Cpd for the nodes between adjacent pairs, for at least half of the adjacent pairs, or for the majority of the adjacent pairs. Calculations may be made by averaging so that the sum of the Cds differences between all adjacent transistor pairs is required to exceed the sum of the total Cpd for the nodes between that pair.

[Cpd値の決定]
集積回路の設計者は、回路寄生要素を評価する必要性にしばしば直面し、あらゆるこのような技術が、寄生ドレイン−ソース・キャパシタンスCdsとともに、対応するソース以外の他のノードに対する寄生ドレインキャパシタンスCpdを確立するために用いられてよい。選択される製造プロセス及びレイアウトの詳細なパラメータに基づく完全な回路シミュレーションは、シミュレーションプログラムが正確であって且つ十分な処理電力が妥当な時間長さでタスクを完了するのに有効である場合に、理想的である。また、回路を組み立て、スタックの個々のトランジスタにわたるRFスイッチ電圧の分布を調べ(測定し)、そして、このような測定から有効なCpd値を推定することも可能である。しかし、上述されるように、RFスイッチ電圧耐容量における実質的な改善は、完璧な補償を行わずとも達成され得る。然るに、負担がより少ない技術がCpd値を推定するのに用いられてよい。
[Determination of Cpd value]
Integrated circuit designers often face the need to evaluate circuit parasitics, and any such technique, along with parasitic drain-source capacitance Cds, provides parasitic drain capacitance Cpd to other nodes other than the corresponding source. May be used to establish. A complete circuit simulation based on the detailed parameters of the selected manufacturing process and layout, if the simulation program is accurate and sufficient processing power is effective to complete the task in a reasonable amount of time, Ideal. It is also possible to assemble the circuit, examine (measure) the distribution of the RF switch voltage across the individual transistors of the stack, and estimate an effective Cpd value from such measurements. However, as noted above, substantial improvements in RF switch voltage capability can be achieved without complete compensation. However, less burdensome techniques may be used to estimate the Cpd value.

ノードから基板への寄生容量を推定するための斯かる技術の一例は、以下の通りである。   An example of such a technique for estimating parasitic capacitance from a node to a substrate is as follows.

Figure 0005591356
なお、w及びLはノードの幅及び長さであり、tはノードの厚さであり、hは接地面の上のノードの高さであり、ε=ε×8.854e−12F/m、及びεは基板材料の比誘電率である。
Figure 0005591356
Here, w and L are the width and length of the node, t is the thickness of the node, h is the height of the node above the ground plane, and ε = ε 0 × 8.854e−12F / m , And ε 0 are the relative permittivity of the substrate material.

多数のコンピュータプログラムが、設計者が寄生回路要素を推定するのを助けるべく存在する。例えば、Medici、ADS/Momentum、FastCap、HFSS、及び他等のプログラムは、2次元(2D)及び3次元(3D)の寄生キャパシタンス推定の能力がある。これらのツールは、解析されるノードの近くにある他の全てのノードに対するキャパシタンスについてのより正確な推定を可能にする。   A number of computer programs exist to help designers estimate parasitic circuit elements. For example, Medici, ADS / Momentum, FastCap, HFSS, and other programs are capable of two-dimensional (2D) and three-dimensional (3D) parasitic capacitance estimation. These tools allow a more accurate estimate of the capacitance for all other nodes near the analyzed node.

[結び]
上記は、スタックのトランジスタにわたる全体のRFスイッチ電圧の分布における不均衡から生ずるスタック型トランジスタRFスイッチの低いブレイクダウン電圧を解決するようスイッチのキャパシタンスを調整又は補償する関連方法の例となる実施及び新規な特徴を表す。それは、また、容量性の調整又は補償特性を用いる集積回路スタック型トランジスタRFスイッチ装置の実施及び新規の特徴であって、このような特徴がない場合に比べて正味のブレイクダウン電圧を改善するものを記載する。当業者には当然に、表される方法及び装置の形態及び詳細の様々な削除、置換及び変更は、本発明の適用範囲を逸脱することなく行われてよい。全ての実施形態を明示的に挙げることは非現実的であるから、当然に、装置又は方法の実施形態に適するものとして上述された特徴の実際的な組み合わせの夫々は、装置又は方法の個別の代替の実施形態を構成する。更に、このような装置又は方法の代替案に相当するものの実際的な組み合わせの夫々は、また、対象の装置又は方法の個別の代替の実施形態を構成する。従って、本発明の適用範囲は、特許請求の範囲が本願の係属中に補正される場合に、特許請求の範囲を参照してのみ決定されるべきであり、このような限定が特許請求の範囲に挙げられ又は意図的に関与する場合を除いて、上記で表される特徴によって限定されるべきでない。
[Conclusion]
The above is an example implementation and novel of a related method of adjusting or compensating the switch capacitance to resolve the low breakdown voltage of the stacked transistor RF switch resulting from an imbalance in the overall RF switch voltage distribution across the stack transistors. Represents special features. It is also an implementation and novel feature of an integrated circuit stack transistor RF switch device that uses capacitive tuning or compensation characteristics, which improves the net breakdown voltage compared to the absence of such feature. Is described. It will be apparent to those skilled in the art that various deletions, substitutions, and modifications of the form and details of the methods and apparatus represented can be made without departing from the scope of the invention. Since it is impractical to explicitly list all embodiments, it is understood that each of the practical combinations of features described above as suitable for an apparatus or method embodiment is An alternative embodiment is configured. In addition, each practical combination of equivalents of such device or method alternatives also constitutes a separate alternative embodiment of the subject device or method. Accordingly, the scope of the present invention should be determined only with reference to the claims, when such claims are amended during the pendency of this application, and such limitations are claimed. Should not be limited by the features expressed above, unless specifically mentioned or intentionally involved.

ここに記載されるスタック型トランジスタRFスイッチにおけるトランジスタは、望ましくは、絶縁ゲートタイプであるか、又は直流ゲート電流を流さないようにバイアスをかけられる。より一層望ましくは、トランジスタは、金属酸化膜半導体(MOS)構造を用いないという事実に関わらず具体的にMOSFETと呼ばれるFETであってよい。FETは、あたかもそれらがN極性(NMOS)であるかのように記載されているが、それらは同様にPMOSであってもよい。実施例は、たとえそれらが制御ノード直流電流を扱うよう回路調整を必要とするとしても、好ましくないトランジスタを用いてよい。   The transistors in the stacked transistor RF switch described herein are preferably of an insulated gate type or biased so as not to pass a DC gate current. Even more desirably, the transistor may be a FET specifically referred to as a MOSFET, regardless of the fact that it does not use a metal oxide semiconductor (MOS) structure. Although FETs are described as if they are N-polar (NMOS), they may be PMOS as well. Embodiments may use undesired transistors even if they require circuit adjustment to handle the control node DC current.

ここで図示及び記載をされている回路は、単なる例示であって、当業者に共通の現在の知識によって、又は将来的に、予期しないが容易に適用される、当業者に知られる代替案を考慮して、当業者によって容易に類似すると分かる代替案を同様に記載していると解されるべきである。   The circuits shown and described herein are merely examples, and are alternatives known to those skilled in the art that are easily and unexpectedly applied with current knowledge common to those skilled in the art or in the future. In view of this, it should be understood that alternatives that are readily apparent to those skilled in the art are also described.

様々な請求項要素の均等の意味及び範囲の中にある全ての変形例は、対応する請求項の適用範囲内に包含される。特許請求の範囲に記載される各請求項は、斯かる請求項の文字通りの言語とは単に実質的でなく相違するあらゆるシステム又は方法を包含するよう意図される。ただし、このようなシステム又は方法が先行技術の実施形態でない場合に限る。この目的のために、各請求項に記載される各要素は、可能な限り幅広く解されるべきであり、先行技術を包含することなく可能な限りこのような要素に相当するあらゆるものを包含すると理解されるべきである。   All variations that come within the meaning and range of equivalency of the various claim elements are included within the scope of the corresponding claims. Each claim recited in the claims is intended to encompass any system or method that differs in no way from the literal language of such claims. However, only if such a system or method is not a prior art embodiment. For this purpose, each element recited in each claim should be construed as broadly as possible, and includes all equivalents to such element as much as possible without including the prior art. Should be understood.

Claims (20)

スタック型スイッチを調整するキャパシタンスを提供する方法であって、前記スタック型スイッチは、直列に結合された複数のトランジスタを有し、内部ノードは、隣接するトランジスタの各対の間の内部ノードであり、前記方法は、特定の内部ノードに結合された各容量性要素のキャパシタンス値と前記容量性要素の各々の両端の対応する電圧との間の積の和に基づき、各容量性要素のキャパシタンス値と対応する電圧との間の積の和が略零なるよう、前記特定の内部ノードに結合されたキャパシタンスを調整することにより、前記特定の内部ノードに対する電荷注入を平衡させるステップ、を有する方法。   A method for providing capacitance to regulate a stacked switch, wherein the stacked switch has a plurality of transistors coupled in series, and an internal node is an internal node between each pair of adjacent transistors The capacitance value of each capacitive element based on a sum of products between the capacitance value of each capacitive element coupled to a particular internal node and the corresponding voltage across each of the capacitive elements. Balancing the charge injection to the particular internal node by adjusting the capacitance coupled to the particular internal node such that the sum of products between and the corresponding voltage is substantially zero. 前記特定の内部ノードに対する電荷注入を平衡させるステップは、
前記特定の内部ノードに結合された各容量性要素のキャパシタンス値を決定するステップ、
前記容量性要素の各々の両端の電圧を決定するステップ、
決定されたキャパシタンス値の各々と決定された対応する電圧との間の積の和を決定するステップ、
を有し、
前記特定の内部ノードに結合されたキャパシタンスの調整は、前記の決定されたキャパシタンス値の各々と前記の決定された対応する電圧との間の前記の決定された積の和に基づく、請求項1に記載の方法。
Equilibrating charge injection to the specific internal node comprises:
Determining a capacitance value for each capacitive element coupled to the particular internal node;
Determining the voltage across each of the capacitive elements;
Determining a sum of products between each of the determined capacitance values and the determined corresponding voltage;
Have
The adjustment of a capacitance coupled to the particular internal node is based on a sum of the determined products between each of the determined capacitance values and the determined corresponding voltage. The method described in 1.
前記特定の内部ノードに結合された各容量性要素のキャパシタンス値と対応する電圧との間の積の和が略零なるよう、キャパシタンスの調整を繰り返すステップ、を更に有する請求項1又は2に記載の方法。   3. The method of claim 1, further comprising the step of repeatedly adjusting the capacitance so that a sum of products between a capacitance value of each capacitive element coupled to the specific internal node and a corresponding voltage is substantially zero. the method of. 前記複数のトランジスタは、少なくとも5個のトランジスタを有する、請求項1乃至3のいずれか一項に記載の方法。   The method of any one of claims 1 to 3, wherein the plurality of transistors comprises at least five transistors. 前記スタック型スイッチの大部分の内部ノードに対する電荷注入を平衡させるステップ、を更に有する請求項1乃至4のいずれか一項に記載の方法。   The method of any one of claims 1 to 4, further comprising balancing charge injection to most internal nodes of the stacked switch. 前記スタック型スイッチの各内部ノードに対する電荷注入を平衡させるステップ、を更に有する請求項1乃至4のいずれか一項に記載の方法。   The method according to claim 1, further comprising balancing charge injection for each internal node of the stacked switch. 前記のキャパシタンスの調整は、前記特定の内部ノードに結合された1又は複数の容量性要素のキャパシタンス値を調整するステップを有する、請求項1乃至6のいずれか一項に記載の方法。   The method according to any one of the preceding claims, wherein adjusting the capacitance comprises adjusting a capacitance value of one or more capacitive elements coupled to the particular internal node. 前記のキャパシタンスの調整は、前記少なくとも1つのトランジスタの有効ドレイン−ソースキャパシタンスを変化させるように、前記スタック型スイッチ内の前記複数のトランジスタのうちの少なくとも1つのトランジスタのサイズを変更するステップを有する、請求項1乃至6のいずれか一項に記載の方法。 Adjustment of the capacitance, the effective drain of at least one transistor - to vary the source capacitance, comprising the step of changing the size of at least one transistor of the plurality of transistors of said stacked in the switch, The method according to claim 1. 前記のキャパシタンスの調整は、少なくとも1つの物理的容量性機構を前記スタック型スイッチの1又は複数の内部ノードに結合するステップを有する、請求項1乃至6のいずれか一項に記載の方法。   The method according to any one of the preceding claims, wherein adjusting the capacitance comprises coupling at least one physical capacitive mechanism to one or more internal nodes of the stacked switch. 前記のキャパシタンスの調整は、
前記少なくとも1つのトランジスタの有効ドレイン−ソースキャパシタンスを変化させるように、前記スタック型スイッチ内の前記複数のトランジスタのうちの少なくとも1つのトランジスタのサイズを変更するステップ、
少なくとも1つの物理的容量性機構を前記スタック型スイッチの1又は複数の内部ノードに結合するステップ、
を有する、請求項1乃至6のいずれか一項に記載の方法。
The adjustment of the capacitance is
The effective drain of at least one transistor - to vary the source capacitance, the step of changing the size of at least one transistor of the plurality of transistors of said stacked in the switch,
Coupling at least one physical capacitive mechanism to one or more internal nodes of the stacked switch;
The method according to claim 1, comprising:
前記結合するステップは、少なくとも1つの物理的容量性機構を前記スタック型スイッチの2つの内部ノード間に結合するステップを有する、請求項9又は10に記載の方法。   11. A method according to claim 9 or 10, wherein the coupling step comprises coupling at least one physical capacitive mechanism between two internal nodes of the stacked switch. 前記のキャパシタンスの調整は、少なくとも1つの物理的容量性機構を前記スタック型スイッチのエンドノードと前記スタック型スイッチの内部ノードとの間に結合するステップを有する、請求項1乃至6のいずれか一項に記載の方法。   The capacitance adjustment comprises coupling at least one physical capacitive mechanism between an end node of the stacked switch and an internal node of the stacked switch. The method according to item. スタック型スイッチ装置であって、
(a)全てドレインとソースが直列に結合され直列ストリングを形成する複数のトランジスタを有するトランジスタスタックであって、内部ノードが隣接するトランジスタ対の間の内部ノードであり、前記直列ストリングは、一端で第1のスタック型スイッチエンドノードに結合され、他端で第2のスタック型スイッチエンドノードに結合される、トランジスタスタック、
(b)各トランジスタの総有効ドレイン−ソースキャパシタンスCds、
(c)各内部ノードのドレイン寄生キャパシタンスCpdであって、前記ドレイン寄生キャパシタンスCpdは、前記トランジスタスタック内のどのトランジスタの総有効ドレイン−ソースキャパシタンスCds内にも含まれない、ドレイン寄生キャパシタンスCpd、
を有し、
高インピーダンス動作では、各ドレイン寄生キャパシタンスCpdは、前記第1及び第2のスタック型スイッチエンドノードにおいて信号の組に基づく信号を有するノードに一端で結合され及び内部ノードに他端で結合され前記隣接するトランジスタ対の少なくとも半分について、前記隣接するトランジスタ対の総有効ドレイン−ソースキャパシタンスの値は、前記隣接するトランジスタ間の内部ノードの全体のドレイン寄生キャパシタンスCpdの値より大きい量だけ互いに異なる、スタック型スイッチ装置。
A stack type switch device,
(A) A transistor stack having a plurality of transistors in which all drains and sources are coupled in series to form a series string, the internal node being an internal node between adjacent transistor pairs , the series string at one end A transistor stack coupled to a first stacked switch end node and coupled to a second stacked switch end node at the other end;
(B) Total effective drain-source capacitance Cds of each transistor,
(C) drain parasitic capacitance Cpd of each internal node, the drain parasitic capacitance Cpd being not included in the total effective drain-source capacitance Cds of any transistor in the transistor stack,
Have
In the high-impedance operation, the drain parasitic capacitance Cpd is coupled at the other end to said first and combined and the internal node at one end to a node having a second signal based on a stacked switching end node signal set at the for at least half of the adjacent transistor pair, wherein the total effective drain of the adjacent transistor pairs - the value of the source capacitance, only the value is greater than the amount of the entire drain parasitic capacitance Cpd of internal nodes between said adjacent pair of transistors different from each other, Stack type switch device.
高インピーダンス動作では、前記第1のスタック型スイッチエンドノードは電圧V1を有し、前記第2のスタック型スイッチエンドノードは電圧V2を有し、各ドレイン寄生キャパシタンスCpdは、一端及び他端の内部ノードで、A*V1+B*V2のAC電圧を有するノードに結合される、請求項13に記載のスタック型スイッチ装置。   In high impedance operation, the first stack type switch end node has a voltage V1, the second stack type switch end node has a voltage V2, and each drain parasitic capacitance Cpd has an internal voltage at one end and the other end. The stacked switch device of claim 13, wherein the stacked switch device is coupled at a node to a node having an AC voltage of A * V 1 + B * V 2. 前記トランジスタスタック内の2つのトランジスタのCdsの値は、少なくとも2%だけ、少なくとも5%だけ、又は少なくとも10%だけ互いに異なる、請求項13又は14に記載のスタック型スイッチ装置。   15. The stacked switch device according to claim 13 or 14, wherein the Cds values of the two transistors in the transistor stack are different from each other by at least 2%, by at least 5%, or by at least 10%. 前記トランジスタスタック内の異なるトランジスタ間のCds値が異なるのは、少なくとも部分的にトランジスタ間の差による、請求項13乃至15のいずれか一項に記載のスタック型スイッチ装置。   The stack type switching device according to any one of claims 13 to 15, wherein the Cds value between different transistors in the transistor stack is different at least partially due to a difference between transistors. 前記トランジスタスタック内の異なるトランジスタ間のCds値が異なるのは、少なくとも部分的にトランジスタ間の設計の差による、請求項16に記載のスタック型スイッチ装置。   17. The stack type switch device according to claim 16, wherein the Cds value between different transistors in the transistor stack is different at least partially due to a design difference between transistors. 前記トランジスタスタック内の異なるトランジスタ間のCds値が異なるのは、前記スタック型スイッチ装置の内部ノードと前記スタック型スイッチ装置の他方のノードとの間に配置された物理的容量性機構により、前記他方のノードは、別の内部ノード又はスタック型スイッチエンドノードである、請求項13乃至17のいずれか一項に記載のスタック型スイッチ装置。   The Cds values between different transistors in the transistor stack are different because of the physical capacitive mechanism arranged between the internal node of the stacked switch device and the other node of the stacked switch device. The stacked switch device according to claim 13, wherein the node is another internal node or a stacked switch end node. スタック型スイッチ装置であって、
(a)全てドレインとソースが直列に結合され直列ストリングを形成する複数のトランジスタを有するトランジスタスタックであって、内部ノードが隣接するトランジスタ間の内部ノードであり、前記直列ストリングは、一端で第1のスタック型スイッチエンドノードに結合され、他端で第2のスタック型スイッチエンドノードに結合される、トランジスタスタック、
(b)前記トランジスタスタックの直列ストリングの内部ノードと寄生ドレインキャパシタンスCpdとの間に結合された少なくとも1つの物理的キャパシタ要素Ccomp、
を有し、
前記少なくとも1つの物理的キャパシタ要素Ccompのうちの1つの物理的キャパシタ要素Ccompは、特定のトランジスタの内部ノードと他方のノードとの間に結合され、前記他方のノードは、前記特定のトランジスタに隣接しないトランジスタの内部ノード又は前記特定のトランジスタに隣接しないトランジスタに接続されたスタック型スイッチエンドノードである、スタック型スイッチ装置。
A stack type switch device,
(A) A transistor stack having a plurality of transistors in which all drains and sources are coupled in series to form a series string, and an internal node is an internal node between adjacent transistors, and the series string is first at one end. A transistor stack, coupled to a stack switch end node of the first and a second stack switch end node at the other end,
(B) at least one physical capacitor element Ccomp coupled between an internal node of the series string of the transistor stack and a parasitic drain capacitance Cpd;
Have
One physical capacitor element Ccomp of the at least one physical capacitor element Ccomp is coupled between an internal node of a specific transistor and the other node, and the other node is adjacent to the specific transistor. A stack type switch device, which is a stack type switch end node connected to an internal node of a non-performing transistor or a transistor not adjacent to the specific transistor.
前記複数のトランジスタは、少なくとも5個のトランジスタを有する、請求項13乃至19のいずれか一項に記載のスタック型スイッチ装置。   The stacked switch device according to any one of claims 13 to 19, wherein the plurality of transistors include at least five transistors.
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