JP3986780B2 - Complementary push-pull amplifier - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、半導体による1対の高周波入力信号の半波を増幅する能動素子と前記高周波入力信号の残りの半波を増幅する反能動素子とを用いた相補素子にて構成される相補型プッシュプル増幅器に関するものである。
【0002】
【従来の技術】
一般に半導体増幅素子を用いて構成する増幅器では、広い周波数帯域、高い効率で、かつ高い線形性を実現するために、プッシュプル構成が用いられている。そのような相補型プッシュプル増幅器では、動作点を電力効率のよいB級動作点におくのが一般的である。B級相補型プッシュプル増幅器とは、2つの能動素子に例えば平衡不平衡変換器を用いて電位が等しく位相が180°異なる信号を入力し、それぞれ正電位(もしくは負電位)の部分のみを増幅した後、例えば平衡不平衡変換器を用いて再度合成することによって、ひずみを小さくし電力を効率よく増幅する増幅器のことである。
【0003】
しかしながら、前述のように平衡不平衡変換機を用いた場合には、回路規模が大きくなるという問題点が生じる。そのため、2つの能動素子の一方に反能動素子を用いることによって、回路の小型化を実現し、高効率かつ高線形性を実現する相補型プッシュプル構成を用いることもある。ここで、能動素子および反能動素子とはN型FETとP型FETのような双対性を有する半導体増幅素子のことをいう。
【0004】
図11は、例えば特開平11−205049号公報に記述された従来の相補型プッシュプル増幅器を示す等価回路図である。図において、1は入力端子、2および3は直流阻止コンデンサ、4および5は入力バイアス印加用抵抗、6および7は電源端子、8は能動素子としてのN型FET、9は反能動素子としてのP型FET、10および11は出力バイアス印加用インダクタ、12および13は電源端子、14および15は接地端子、16は直流阻止コンデンサ、17は出力端子である。
【0005】
次に動作について説明する。
図11に示す相補型プッシュプル増幅器においては、入力端子1で受けられた信号はN型FET8およびP型FET9に入力される。N型FET8では入力バイアス印加用抵抗4および出力バイアス印加用インダクタ10を介して供給されたバイアスにより決定された動作点から入力される信号の0°から180°までの位相分の信号を増幅して出力する。また、P型FET9では入力バイアス印加用抵抗5および出力バイアス印加用インダクタ11を介して供給されたバイアスにより決定された動作点から入力される信号の180°から360°までの位相分の信号を増幅して出力する。N型FET8およびP型FET9から出力された信号は出力端子17によって合成される。
【0006】
このように、N型FET8とP型FET9から構成される1対の相補素子を用いて相補型プッシュプル増幅器を構成することにより、これら2つのトランジスタに、例えば平衡不平衡変換器を用いて電位が等しく位相が180°異なる信号を入力する必要がないため、回路の小型化を実現することができる。さらに1対の相補素子をともにB級動作させることによって高効率化を実現できる。さらにN型FET8およびP型FET9は双対性を有するため出力端子17によって合成された出力信号は入力信号の全波を増幅することになり、低ひずみ化を実現できる。
【0007】
【発明が解決しようとする課題】
従来の相補型プッシュプル増幅器は以上のように構成されているので、そのような従来例の相補型プッシュプル増幅器を用いた場合、素子規模の大きい出力バイアス印加用インダクタ10,11を用いる必要があり、さらに低ひずみ化を実現するためには、例えばN型FET8のような能動素子と、例えばP型FET9のような反能動素子とによって増幅された波形は電位が等しく位相が180°異なる必要があるが、通常能動素子と反能動素子の特性は異なるため、それを実現することは困難であり、さらに反能動素子の特性は能動素子の特性に比べて一般的に劣るため、それぞれの素子の特性をあわせる際に能動素子の特性を十分にひきだすことができないなどの課題があった。
【0008】
この発明は上記のような課題を解決するためになされたもので、回路の小型化を実現し、能動素子と反能動素子の特性をそろえて連続的な正弦波を実現することを可能にし、高利得、高効率で、かつ低ひずみな特性を有する相補型プッシュプル増幅器を得ることを目的とする。
【0009】
【課題を解決するための手段】
この発明に係る相補型プッシュプル増幅器は、ソースが接地されたN型FETを能動素子、ソースが電源に接続されたP型FETを反能動素子とし、N型FETのソースと接地端子との間にN型FETの利得および位相の調整を行って、N型FETとP型FETの特性をそろえる特性調整素子を装荷し、P型FETのソースを電源に接続して、両者のゲートの接続点をそれぞれコンデンサを介して入力端子に接続し、ドレインの接続点を出力端子とし、N型FETとP型FETのゲートに異なるバイアス電圧を与えると共に、N型FETとP型FETのバイアス点をA級またはAB級としたものである。
【0012】
この発明に係る相補型プッシュプル増幅器は、特性調整用インダクタを特性調整素子として用いたものである。
【0013】
この発明に係る相補型プッシュプル増幅器は、特性調整用抵抗を特性調整素子として用いたものである。
【0014】
この発明に係る相補型プッシュプル増幅器は、N型FETとP型FETの特性をそろえるために、N型FETの位相、もしくは利得と位相の調整を行う特性調整素子を、N型FETのゲートと入力端子との間に装荷したものである。
【0015】
この発明に係る相補型プッシュプル増幅器は、特性調整用抵抗を特性調整素子として用いたものである。
【0016】
この発明に係る相補型プッシュプル増幅器は、特性調整用遅延素子を特性調整素子として用いたものである。
【0022】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1による相補型プッシュプル増幅器を示す等価回路図である。図において、1はこの相補型プッシュプル増幅器に入力される信号を受け取る入力端子であり、2および3は入力端子1で受けた信号の直流成分を除去する直流阻止コンデンサである。4および5はこの直流阻止コンデンサ2または3に接続され、当該相補型プッシュプル増幅器の動作点を決定するための入力バイアスを印加する入力バイアス印加用抵抗であり、6および7はこの入力バイアス印加用抵抗4または5に入力バイアス用の電源を供給するための電源端子である。
【0023】
18および19はこの実施の形態1による相補型プッシュプル増幅器を構成する1対の相補素子であり、18は反能動素子としてのP型FET、19はそのドレインがP型FET18のドレインに接続された能動素子としてのN型FETである。20はこのP型FET18のソースに接続され、当該相補型プッシュプル増幅器の動作点を決定するための出力バイアスを供給する電源端子であり、21はN型FET19のソースを接地するための接地端子である。16はこのP型FET18とN型FET19のドレインに接続された直流成分除去用の直流阻止コンデンサであり、17はこの直流阻止コンデンサ16にて直流成分が除去された、P型FET18およびN型FET19からの信号を合成して外部に出力する出力端子である。
【0024】
なお、上記入力端子1、直流阻止コンデンサ2,3および16、入力バイアス印加用抵抗4,5、電源端子6,7、出力端子17は図11に同一符号を付して示した従来のそれらと同等の部分である。
【0025】
次に動作について説明する。
図1に示すこの実施の形態1における相補型プッシュプル増幅器では、入力端子1で受けた信号が、直流阻止コンデンサ2または3を介してP型FET18およびN型FET19のゲートに入力される。反能動素子としてのP型FET18では、入力バイアス印加用抵抗4を介して電源端子6から供給された入力バイアス、および電源端子20から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の180°から360°までの位相分の信号を増幅する。一方、能動素子としてのN型FET19では、入力バイアス印加用抵抗5を介して電源端子7から供給された入力バイアス、およびP型FET18を介して電源端子20から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の0°から180°までの位相分の信号を増幅する。
【0026】
このP型FET18およびN型FET19にて増幅された信号は、各P型FET18およびN型FET19のドレインからそれぞれ出力されて、直流阻止コンデンサ16を介して出力端子17に送られ、両者が合成されて外部に出力される。なお、N型FET19のソースは接地端子21によって接地されており、電源端子20からはP型FET18およびN型FET19のドレイン・ソース間電位が供給されている。また、このP型FET18とN型FET19のドレインへの出力バイアスの供給は、単一の電源端子20にて共通に行われている。
【0027】
以上のように、この実施の形態1によれば、P型FET18とN型FET19のゲート電圧として異なる電圧を与えることができるため、各FETの動作(バイアス)点の調整が実現できるという効果が得られる。
【0028】
また、P型FET18とN型FET19のドレインにバイアスを供給する電源端子20は共通化および単一電源化できるため低価格化が可能となり、さらに、N型FET19のドレインは直接電源に接続されることなく、P型FET18を介してバイアスが供給されるため、多段接続化が可能となって、高利得化が可能になるなどの効果も得られる。
【0029】
なお、入力バイアス構成は図1に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【0030】
実施の形態2.
実施の形態2による相補型プッシュプル増幅器は、実施の形態1で説明した相補型プッシュプル増幅器と同じ構成なので、同一部分には同じ符号を用い、その詳細説明を省略し、図1を用いて異なる設定、及び動作について説明する。
実施の形態2による相補型プッシュプル増幅器は、実施の形態1で説明したものと比べ、能動素子としてのN型FETと反能動素子としてのP型FETのバイアス点を、A級またはAB級に設定した点が異なる。
【0031】
次に動作について説明する。
実施の形態1と同様、図1に示すこの実施の形態2による相補型プッシュプル増幅器は、入力端子1で受けた信号が、直流阻止コンデンサ2または3を介してP型FET18およびN型FET19のゲートに入力される。
反能動素子としてのP型FET18では、入力バイアス印加用抵抗4を介して電源端子6から供給された入力バイアス、および電源端子20から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の180°から360°までの位相分の信号を増幅する。一方、能動素子としてのN型FET19では、入力バイアス印加用抵抗5を介して電源端子7から供給された入力バイアス、およびP型FET18を介して電源端子20から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の0°から180°までの位相分の信号を増幅する。また、これらP型FET18およびN型FET19の動作点はA級またはAB級にて動作するバイアス点に設定される。
【0032】
このP型FET18およびN型FET19にて増幅された信号は、各P型FET18およびN型FET19のドレインからそれぞれ出力されて、直流阻止コンデンサ16を介して出力端子17に送られ、両者が合成されて外部に出力される。また、P型FET18とN型FET19の出力側は共にハイインピーダンス状態となる。なお、N型FET19のソースは接地端子21によって接地されており、電源端子20からはP型FET18およびN型FET19のドレイン・ソース間電位が供給されている。また、このP型FET18とN型FET19のドレインへの出力バイアスの供給は、単一の電源端子20にて共通に行われている。
【0033】
以上のように、この実施の形態2によれば、相補型プッシュプル増幅動作時において、P型FET18とN型FET19の出力側は、共にハイインピーダンスとなるため、出力バイアス印加用インダクタが不要となり、回路の小型化を実現できるという効果が得られる。
【0034】
なお、この実施の形態2は、実施の形態1と同様に、入力バイアス構成は図1に示した構成に限られるものではなく、また入出力整合を用いるようにしてもよい。
【0035】
実施の形態3.
図2はこの発明の実施の形態2による相補型プッシュプル増幅器を示す等価回路図である。図において、1は入力端子、2,3および16は直流阻止コンデンサ、4,5は入力バイアス印加用抵抗、6,7は電源端子、17は出力端子、18はこの実施の形態1による相補型プッシュプル増幅器の反能動素子としてのP型FET、19は同じく能動素子としてのN型FET、20は電源端子、21は接地端子であり、これらは図1に同一符号を付して示した実施の形態1のそれらと同等の部分であるため、詳細な説明は省略する。
【0036】
また、22はN型FET19のソースと接地端子21との間に装荷され、N型FET19の利得および位相を調整して、この能動素子としてのN型FET19と反能動素子としてのP型FET18の特性をそろえる特性調整素子としての特性調整用インダクタである。
【0037】
次に動作について説明する。
図2に示すこの実施の形態2における相補型プッシュプル増幅器では、入力端子1で受けた信号が、直流阻止コンデンサ2または3を介してP型FET18およびN型FET19のゲートに入力される。反能動素子としてのP型FET18では、入力バイアス印加用抵抗4を介して電源端子6から供給された入力バイアス、および電源端子20から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の180°から360°までの位相分の信号を増幅する。一方、能動素子としてのN型FET19では、入力バイアス印加用抵抗5を介して電源端子7から供給された入力バイアス、およびP型FET18を介して電源端子20から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の0°から180°までの位相分の信号を増幅する。
【0038】
このP型FET18およびN型FET19にて増幅された信号は、各P型FET18およびN型FET19のドレインからそれぞれ出力され、直流阻止コンデンサ16を介して出力端子17に送られ、両者が合成されて外部に出力される。ここで、N型FET19のソースは特性調整用インダクタ22を介して接地端子21に接続され、接地端子21により接地されている。このように、N型FET19と接地端子21の間に特性調整用インダクタ22を装荷することにより、N型FET19の利得を低減させることができ、さらに位相を遅延させることが可能になる。従って、この特性調整用インダクタ22のインダクタ値を調整することで、N型FET19とP型FET18の特性をそろえることができる。なお、電源端子20からはP型FET18およびN型FET19のドレイン・ソース間電位が供給されている。
【0039】
以上のように、この実施の形態3によれば、実施の形態1および実施の形態2の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、N型FET19と接地端子21の間に特性調整用インダクタ22を装荷しているので、この特性調整用インダクタ22の調整を行うことにより、N型FET19の利得を低減させ、位相を遅延させて、N型FET19とP型FET18の特性をそろえることができ、良好な低ひずみ特性を有する相補型プッシュプル増幅器を実現することが可能になるなどの効果が得られる。
【0040】
なお、この場合も実施の形態1と同様に、入力バイアス構成は図2に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【0041】
実施の形態4.
図3はこの発明の実施の形態4による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図1と同一符号を付してその説明を省略する。図において、23はN型FET19のソースと接地端子21との間に装荷され、N型FET19の利得および位相を調整して、この能動素子としてのN型FET19と反能動素子としてのP型FET18の特性をそろえる特性調整素子としての特性調整用抵抗である。
【0042】
次に動作について説明する。
図3に示すこの実施の形態4における相補型プッシュプル増幅器では、入力端子1で受けた信号が、直流阻止コンデンサ2または3を介してP型FET18およびN型FET19のゲートに入力される。反能動素子としてのP型FET18では、入力バイアス印加用抵抗4を介して電源端子6から供給された入力バイアス、および電源端子20から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の180°から360°までの位相分の信号を増幅する。一方、能動素子としてのN型FET19では、入力バイアス印加用抵抗5を介して電源端子7から供給された入力バイアス、およびP型FET18を介して電源端子20から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の0°から180°までの位相分の信号を増幅する。
【0043】
このP型FET18およびN型FET19にて増幅された信号は、各P型FET18およびN型FET19のドレインからそれぞれ出力されて、直流阻止コンデンサ16を介して出力端子17に送られ、両者が合成されて外部に出力される。ここで、N型FET19のソースは特性調整用抵抗23を介して接地端子21に接続され、接地端子21により接地されている。このように、N型FET19と接地端子21の間に特性調整用抵抗23を装荷することにより、N型FET19の利得を低減させることができ、さらに位相を遅延させることが可能になる。従って、この特性調整用抵抗23の抵抗値を調整することで、N型FET19とP型FET18の特性をそろえることができる。なお、電源端子20からはP型FET18およびN型FET19のドレイン・ソース間電位が供給されている。
【0044】
以上のように、この実施の形態3によれば、実施の形態1および実施の形態2の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、N型FET19と接地端子21の間に特性調整用抵抗23を装荷しているので、この特性調整用抵抗23の調整を行うことにより、N型FET19の利得を低減させ、位相を遅延させて、N型FET19とP型FET18の特性をそろえることができ、低ひずみ特性を有する相補型プッシュプル増幅器を実現することが可能になるなどの効果が得られる。
【0045】
なお、この場合も上記各実施の形態の場合と同様に、入力バイアス構成は図3に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【0046】
実施の形態5.
図4はこの発明の実施の形態5による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図1と同一符号を付してその説明を省略する。図において、24はN型FET19のゲートと入力端子1(入力バイアス印加用抵抗5の接続点)との間に装荷され、N型FET19の利得および位相を調整して、この能動素子としてのN型FET19と反能動素子としてのP型FET18の特性をそろえる特性調整素子としての特性調整用抵抗である。
【0047】
次に動作について説明する。
図4に示すこの実施の形態5における相補型プッシュプル増幅器では、入力端子1で受けた信号が、一方では直流阻止コンデンサ2を介してP型FET18のゲートに、他方では直流阻止コンデンサ3および特性調整用抵抗24を介してN型FET19のゲートに入力される。反能動素子としてのP型FET18では、入力バイアス印加用抵抗4を介して電源端子6から供給された入力バイアス、および電源端子20から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の180°から360°までの位相分の信号を増幅する。一方、能動素子としてのN型FET19では、入力バイアス印加用抵抗5を介して電源端子7から供給された入力バイアス、およびP型FET18を介して電源端子20から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の0°から180°までの位相分の信号を増幅する。
【0048】
このP型FET18およびN型FET19にて増幅された信号は、P型FET18およびN型FET19のドレインからそれぞれ出力されて、直流阻止コンデンサ16を介して出力端子17に送られ、両者が合成されて外部に出力される。このように、N型FET19のゲートと入力端子1との間に特性調整用抵抗24を装荷することにより、N型FET19の利得を低減させることができ、さらに位相を遅延させることが可能になる。従って、この特性調整用抵抗24の抵抗値を調整することにより、N型FET19とP型FET18の特性をそろえることができる。ここで、N型FET19のソースは接地端子21によって接地されており、電源端子20からはP型FET18およびN型FET19のドレイン・ソース間電位が供給されている。
【0049】
以上のように、この実施の形態5によれば、実施の形態1および実施の形態2の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、N型FET19のゲートと入力端子1との間に特性調整用抵抗24を装荷しているので、この特性調整用抵抗24の抵抗値を調整することにより、N型FET19の利得を低減させ、位相を遅延させて、N型FET19とP型FET18の特性をそろえることができ、連続的な正弦波を出力し、低ひずみ特性を有する相補型プッシュプル増幅器を実現することが可能になるなどの効果が得られる。
【0050】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図4に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【0051】
実施の形態6.
図5はこの発明の実施の形態6による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図1と同一符号を付してその説明を省略する。図において、25はN型FET19のゲートと入力端子1(入力バイアス印加用抵抗5の接続点)との間に装荷され、N型FET19の位相を調整して、この能動素子としてのN型FET19と反能動素子としてのP型FET18の特性をそろえる特性調整素子としての特性調整用遅延素子である。
【0052】
次に動作について説明する。
図5に示すこの実施の形態6における相補型プッシュプル増幅器では、入力端子1で受けた信号が、一方では直流阻止コンデンサ2を介してP型FET18のゲートに、他方では直流阻止コンデンサ3および特性調整用遅延素子25を介してN型FET19のゲートに入力される。反能動素子としてのP型FET18では、入力バイアス印加用抵抗4を介して電源端子6から供給された入力バイアス、および電源端子20から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の180°から360°までの位相分の信号を増幅する。一方、能動素子としてのN型FET19では、入力バイアス印加用抵抗5を介して電源端子7から供給された入力バイアス、およびP型FET18を介して電源端子20から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の0°から180°までの位相分の信号を増幅する。
【0053】
このP型FET18およびN型FET19において増幅された信号は、それぞれのドレインから出力されて、直流阻止コンデンサ16を介して出力端子17に送られ、両者が合成されて外部に出力される。このように、N型FET19のゲートと入力端子1との間に特性調整用遅延素子25を装荷することにより、N型FET19の位相を遅延させることが可能になる。従って、この特性調整用遅延素子25の遅延時間(遅延線路の線路長)を調整することにより、N型FET19とP型FET18の特性をそろえることができる。ここで、N型FET19のソースは接地端子21によって接地されており、電源端子20からはP型FET18およびN型FET19のドレイン・ソース間電位が供給されている。
【0054】
以上のように、この実施の形態6によれば、実施の形態1および実施の形態2の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、N型FET19のゲートと入力端子1との間に特性調整用遅延素子25を装荷しているので、この特性調整用遅延素子25を調整することにより、N型FET19の位相を遅延させて、N型FET19とP型FET18の特性をそろえることができ、低ひずみ特性を有する相補型プッシュプル増幅器を実現することが可能になるなどの効果が得られる。
【0055】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図5に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【0056】
実施の形態7.
図6はこの発明の実施の形態7による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図1と同一符号を付してその説明を省略する。図において、26はこの相補型プッシュプル増幅器にて用いられる1対の相補素子中の能動素子であり、27は同じく反能動素子である。28は第1のP型FETであり、29はそのドレインが第1のP型FET28のゲートに接続された第1のN型FETである。また、30は第2のN型FETであり、31はそのドレインが第2のN型FET30のゲートに接続された第2のP型FETである。
【0057】
これら第1のP型FET28と第1のN型FET29によるダーリントン回路によって能動素子26が、第2のN型FET30と第2のP型FET31によるダーリントン回路によって反能動素子27がそれぞれ構成されており、第1のP型FET28と第2のN型FET30とが互いのソースで接続されている。また、入力端子1は第1のN型FET29のゲートと第2のP型FET31のゲートに直流阻止コンデンサ2または3を介して接続されており、出力端子17は第1のP型FET28と第2のN型FET30のソースに直流阻止コンデンサ16を介して接続されている。
【0058】
次に動作について説明する。
図6に示すこの実施の形態7における相補型プッシュプル増幅器では、入力端子1で受けた信号が直流阻止コンデンサ2または3を介して第1のN型FET29と第2のP型FET31のゲートに入力される。ここで、反能動素子27内の第2のP型FET31と第2のN型FET30はダーリントン回路を形成しており、それら第2のP型FET31と第2のN型FET30の各電流増幅率の積に近似的に等しい大きな電流増幅率をもつP型FETとして動作する。また同様に、能動素子26内の第1のN型FET29と第1のP型FET28はダーリントン回路を形成しており、それら第1のN型FET29と第1のP型FET28の各電流増幅率の積に近似的に等しい大きな電流増幅率をもつN型FETとして動作する。
【0059】
この反能動素子27を構成する第2のP型FET31および第2のN型FET30では、入力バイアス印加用抵抗4を介して電源端子6から供給された入力バイアス、および電源端子20から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の180°から360°までの位相分の信号を増幅する。一方、能動素子26を構成する第1のN型FET29および第1のP型FET28では、入力バイアス印加用抵抗5を介して電源端子7から供給された入力バイアス、および第2のN型FET30を介して電源端子20から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の0°から180°までの位相分の信号を増幅する。
【0060】
ダーリントン回路により構成された等価的なP型FETによる反能動素子27で増幅された信号は第2のN型FET30のソースから、等価的なN型FETによる能動素子26で増幅された信号は第1のP型FET28のソースからそれぞれ出力される。これら能動素子26と反能動素子27の出力は直流阻止コンデンサ16を介して出力端子17に送られ、両者が合成されて外部に出力される。ここで、第1のP型FET28と第1のN型FET29のソースは接地端子21によって接地されており、電源端子20からは第1のN型FET29と第2のN型FET30、および第1のP型FET28と第2のP型FET31のドレイン・ソース間電位が供給されている。
【0061】
以上のように、この実施の形態6によれば、実施の形態1の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、第1のP型FET28と第1のN型FET29をダーリントン接続して等価的にN型FETを構成し、第2のN型FET30と第2のP型FET31をダーリントン接続して等価的にP型FETを構成しているので、この等価的に構成されたN型FETおよびP型FETの電流増幅率が、それらを構成している第1のP型FET28と第1のN型FET29の電流増幅度の積、あるいは第2のN型FET30と第2のP型FET31の電流増幅度の積に近似的に等しくなるため、相補型プッシュプル増幅器の能動素子26となるN型FET、および反能動素子27となるP型FETの特性は調整することなく自動的に等しくなるため、低ひずみ特性、および高出力特性に優れた増幅器を実現することが可能になるなどの効果が得られる。
【0062】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図6に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【0063】
実施の形態8.
図7はこの発明の実施の形態8による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図1と同一符号を付してその説明を省略する。図において、32はこの相補型プッシュプル増幅器にて用いられる1対の相補素子中の能動素子であり、33は同じく反能動素子である。34は第1のP型FETであり、35はそのドレインが第1のP型FET34のゲートに接続された第1のN型FETである。36は第2のN型FETであり、37はそのドレインが第2のN型FET36のゲートに接続された第2のP型FETである。
【0064】
また、38はそのゲートが第1のP型FET34のドレインに、ドレインが第1のP型FET34のソースに、ソースが第1のN型FET35のソースにそれぞれ接続された第3のN型FETである。39はそのゲートが第2のN型FET36のソースに、ドレインが第2のN型FET36のドレインと第2のP型FET37のソースにそれぞれ接続された第4のN型FETである。なお、これら第1のP型FET34、第1のN型FET35、および第3のN型FET38と、第2のN型FET36、第2のP型FET37、および第4のN型FET39はそれぞれダーリントン回路を形成している。
【0065】
これら第1のP型FET34、第1のN型FET35、および第3のN型FET38によるダーリントン回路によって能動素子32が構成され、第2のN型FET36、第2のP型FET37、および第4のN型FET39によるダーリントン回路によって反能動素子33が構成されている。なお、この第3のN型FET38のドレインおよび第1のP型FET34のソースと第4のN型FET39のソースとが互いに接続されている。また、入力端子1は第1のN型FET35のゲートと第2のP型FET37のゲートに直流阻止コンデンサ2または3を介して接続されており、出力端子17は第1のP型FET34のソース、第3のN型FET38のドレインおよび第4のN型FET39のソースに直流阻止コンデンサ16を介して接続されている。
【0066】
次に動作について説明する。
図7に示すこの実施の形態8における相補型プッシュプル増幅器では、入力端子1で受けた信号が直流阻止コンデンサ2または3を介して第1のN型FET35と第2のP型FET37のゲートに入力される。ここで、反能動素子33内の第2のP型FET37、第2のN型FET36、および第4のN型FET39はダーリントン回路を形成しており、それら第2のP型FET37、第2のN型FET36、第4のN型FET39の各電流増幅率の積に近似的に等しい大きな電流増幅率をもつP型FETとして動作する。また同様に、能動素子32内の第1のN型FET35、第1のP型FET34、および第3のN型FET38はダーリントン回路を形成しており、それら第1のN型FET35、第1のP型FET34、第3のN型FET38の各電流増幅率の積に近似的に等しい大きな電流増幅率をもつN型FETとして動作する。
【0067】
この反能動素子33を構成する第2のP型FET37、第2のN型FET36および第4のN型FET39では、入力バイアス印加用抵抗4を介して電源端子6から供給された入力バイアス、および電源端子20から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の180°から360°までの位相分の信号を増幅する。一方、能動素子32を構成する第1のN型FET35、第1のP型FET34および第3のN型FET38では、入力バイアス印加用抵抗5を介して電源端子7から供給された入力バイアス、および第4のN型FET39を介して電源端子20から供給された出力バイアスにより動作点を決定して、その動作点より入力信号の0°から180°までの位相分の信号を増幅する。
【0068】
ダーリントン回路により構成された等価的なP型FETによる反能動素子33で増幅された信号は第4のN型FET39のソースから、等価的なN型FETによる能動素子32で増幅された信号は、第1のP型FET34のソースおよび第3のN型FET38のドレインからそれぞれ出力される。これら能動素子32と反能動素子33の出力は直流阻止コンデンサ16を介して出力端子17に送られ、両者が合成されて外部に出力される。ここで、第1のN型FET35と第3のN型FET38のソースは接地端子21によって接地されており、電源端子20からは第1、第2、第3および第4のN型FET35,36,38,39、および第1、第2のP型FET34,37のドレイン・ソース間電位が供給されている。
【0069】
以上のように、この実施の形態8によれば、実施の形態1および実施の形態2の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、第1のP型FET34、第1のN型FET35、第3のN型FET38をダーリントン接続して等価的にN型FETを構成し、第2のN型FET36と第2のP型FET37、第4のN型FET39をダーリントン接続して等価的にP型FETを構成しているので、この等価的に構成されたN型FETおよびP型FETの電流増幅率が、それらを構成している各FETの電流増幅度の積に近似的に等しくなるため、相補型プッシュプル増幅器の能動素子32となるN型FET、および反能動素子33となるP型FETの特性は調整することなく自動的に等しくなるため、低ひずみ特性を実現することが可能になり、また、最終段のトランジスタにN型FET(第3のN型FET38、第4のN型FET39)を用いることで、高出力特性に優れた相補型プッシュプル増幅器を実現することができるなどの効果が得られる。
【0070】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図7に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【0071】
実施の形態9.
図8はこの発明の実施の形態9による相補型プッシュプル増幅器を示す等価回路図である。図において、1a,1bは入力端子、2a,2b,3a,3bは直流阻止コンデンサ、4a,4b,5a,5bは入力バイアス印加用抵抗、6a,6b,7a,7bは電源端子、16a、16bは直流阻止コンデンサ、17は出力端子、18a,18bは反能動素子としてのP型FET、19a,19bは能動素子としてのN型FET、20は電源端子、21は接地端子であり、これらは図1に対応する符号を付して示した実施の形態1のそれらと同等の部分である。
【0072】
この実施の形態9による相補型プッシュプル増幅器は、図1に示した実施の形態1の相補型プッシュプル増幅器を2回路、並列に組み合わせたものである。すなわち、入力端子1a、直流阻止コンデンサ2a,3a、入力バイアス印加用抵抗4a,5a、電源端子6a,7a、直流阻止コンデンサ16a、P型FET18a、N型FET19aによって一方のプッシュプル回路を構成し、入力端子1b、直流阻止コンデンサ2b,3b、入力バイアス印加用抵抗4b,5b、電源端子6b,7b、直流阻止コンデンサ16b、P型FET18b、N型FET19bによって他方のプッシュプル回路を構成している。また、入力端子1a,1bにはそれぞれ180゜位相の異なる信号が入力されるよう構成されている。なお、出力端子17、電源端子20、および接地端子21は双方の相補型プッシュプル増幅器で共用されている。
【0073】
次に動作について説明する。
各プッシュプル回路は実施の形態1の場合と同様の動作を行う。入力端子1a,1bで受けた位相が180゜異なる信号はそれぞれ、直流阻止コンデンサ2a,3aまたは2b,3bを介してP型FET18a、18bのゲート、およびN型FET19a、19bのゲートに入力される。P型FET18a,18bでは、入力バイアス印加用抵抗4a,4bを介して電源端子6a,6bから供給された入力バイアス、および電源端子20から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の180°から360°までの位相分の信号を増幅する。一方、N型FET19a,19bでは、入力バイアス印加用抵抗5a,5bを介して電源端子7a,7bから供給された入力バイアス、およびP型FET18a,18bを介して電源端子20から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の0°から180°までの位相分の信号を増幅する。
【0074】
このように、2組のプッシュプル回路にて形成された増幅器は差動増幅回路を構成しているため、各プッシュプル回路のN型FET19aと19bのソースを接続したA点は仮想接地点となる。また、P型FET18aとN型FET19aから出力された信号は、それらのドレインを接続したB点にて合成される。同様に、P型FET18bとN型FET19bから出力された信号は、それらのドレインを接続したC点にて合成される。さらにこれらB点およびC点で合成された信号は直流阻止コンデンサ16a,16bを介して出力端子17に送られて合成されて外部に出力される。なお、N型FET19のソースは接地端子21によって接地されており、電源端子20からはP型FET18およびN型FET19のドレイン・ソース間電位が供給されている。また、このP型FET18a,18bと、N型FET19a,19bのドレインへの出力バイアスの供給は、単一の電源端子20にて共通に行われている。
【0075】
以上のように、この実施の形態9によれば、実施の形態1および実施の形態2の場合と同様に、回路の小型化、単一電源化に伴う低価格化および多段接続化を実現することが可能となり、さらに、P型FET18aとN型FET19aによるプッシュプル回路と、P型FET18bとN型FET19bによるプッシュプル回路は差動増幅回路を構成しており、A点が仮想接地点となっているため、N型FET18aとP型FET19aから出力された信号とN型FET18bとP型FET19bから出力された信号とはともに、完全に電源電圧の半分の電圧を中心とした波形となって、低ひずみ特性を実現することが可能になるなどの効果が得られる
【0076】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図8に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【0077】
実施の形態10.
図9はこの発明の実施の形態10による相補型プッシュプル増幅器を示す等価回路図であり、相当部分には図1と同一符号を付してその説明を省略する。図において、40はP型FET18の代わりに反能動素子を構成しているPNPバイポーラトランジスタであり、41は同じくN型FET19の代わりに能動素子を構成しているNPNバイポーラトランジスタである。なお、このPNPバイポーラトランジスタ40のエミッタは電源端子20に、NPNバイポーラトランジスタ41のエミッタは接地端子21にそれぞれ接続されておいる。また、PNPバイポーラトランジスタ40のベースとNPNバイポーラトランジスタ41のベースは互いに接続されて入力端子1となり、PNPバイポーラトランジスタ40のコレクタとNPNバイポーラトランジスタ41のコレクタは互いに接続されて出力端子17となっている。
【0078】
このように、この実施の形態10の相補型プッシュプル増幅器は、1対の相補素子の反能動素子として用いられているP型FET18をPNPバイポーラトランジスタ40によって代替し、能動素子として用いられているN型FET19をNPNバイポーラトランジスタ41によってそれぞれ代替して、P型FET18またはN型FET19のゲートをPNPバイポーラトランジスタ40またはNPNバイポーラトランジスタ41のベースに、ソースをエミッタに、ドレインをコレクタにそれぞれ対応させている点で、上記実施の形態1における相補型プッシュプル増幅器とは異なっている。
【0079】
次に動作について説明する。
図9に示すこの実施の形態10における相補型プッシュプル増幅器では、入力端子1で受けた信号が、直流阻止コンデンサ2または3を介してPNPバイポーラトランジスタ40およびNPNバイポーラトランジスタ41のベースに入力される。反能動素子としてのPNPバイポーラトランジスタ40では、入力バイアス印加用抵抗4を介して電源端子6から供給された入力バイアス、および電源端子20から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の180°から360°までの位相分の信号を増幅する。一方、能動素子としてのNPNバイポーラトランジスタ41では、入力バイアス印加用抵抗5を介して電源端子7から供給された入力バイアス、およびPNPバイポーラトランジスタ40を介して電源端子20から供給された出力バイアスにて動作点を決定し、その動作点より入力信号の0°から180°までの位相分の信号を増幅する。
【0080】
このPNPバイポーラトランジスタ40およびNPNバイポーラトランジスタ41によって増幅された信号は、それぞれのコレクタから出力されて、直流阻止コンデンサ16を介して出力端子17に送られ、両者が合成されて外部に出力される。PNPバイポーラトランジスタ40とNPNバイポーラトランジスタ41の出力側はハイインピーダンスとなる。なお、NPNバイポーラトランジスタ41のエミッタは接地端子21によって接地されており、電源端子20からはPNPバイポーラトランジスタ40およびNPNバイポーラトランジスタ41のコレクタ・エミッタ間電位が供給されている。また、このPNPバイポーラトランジスタ40とNPNバイポーラトランジスタ41のコレクタへの出力バイアスの供給は、単一の電源端子20にて共通に行われている。
【0081】
以上のように、この実施の形態10によれば、相補型プッシュプル増幅動作時において、PNPバイポーラトランジスタ40とNPNバイポーラトランジスタ41の出力側はハイインピーダンスとなり、出力バイアス印加用インダクタが不要となるため、回路の小型化を実現できるという効果が得られる。
【0082】
また、PNPバイポーラトランジスタ40とNPNバイポーラトランジスタ41に異なるバイアス電圧を与えることができるため、各バイポーラトランジスタのバイアス点の調整が実現できるという効果が得られる。
【0083】
また、PNPバイポーラトランジスタ40とNPNバイポーラトランジスタ41のコレクタにバイアスを供給する電源端子20は共通化および単一電源化できるため低価格化が可能となり、さらに、NPNバイポーラトランジスタ41のコレクタは直接電源に接続されることなく、PNPバイポーラトランジスタ40を介してバイアスが供給されるため、多段接続化が可能となって、高利得化が可能になるなどの効果も得られる。
【0084】
なお、この場合も上記各実施の形態の場合と同様、入力バイアス構成は図9に示した構成に限られるものではなく、また入出力整合回路を用いるようにしてもよい。
【0085】
以上、この実施の形態10として、実施の形態1および実施の形態2の相補型プッシュプル増幅器に適用した場合について説明したが、その他にも、上記実施の形態3から実施の形態9の相補型プッシュプル増幅器に適用することも可能であり、それら各実施の形態と同様の効果を奏する。
【0086】
実施の形態11.
図10はこの発明の実施の形態11による相補型プッシュプル増幅器を示す説明図であり、相当部分には図1と同一符号を付してその説明を省略する。図において、42は能動素子と反能動素子から形成される1対の相補素子が搭載されている1枚の半導体基板である。この実施の形態10においては、1対の相補素子を用いた相補型プッシュプル増幅器の能動素子と反能動素子とを形成する、直流阻止コンデンサ2,3、入力バイアス印加用抵抗4,5、直流阻止コンデンサ16、およびP型FET18、N型FET19は同一の半導体基板42上に構成されている。
【0087】
なお、その動作は、この発明の実施の形態1による相補型プッシュプル増幅器の場合と同様であるため、ここではその説明は割愛する。
【0088】
このように、この実施の形態11における相補型プッシュプル増幅器においては、上記実施の形態1の相補型プッシュプル増幅器の効果に加えて、同一の半導体基板42上に1対の相補素子を形成することによって、低価格化および回路全体の小型化が実現できるという効果が得られる。
【0089】
以上、この実施の形態11として、実施の形態1の相補型プッシュプル増幅器に適用した場合について説明したが、その他にも、上記実施の形態2から実施の形態10の相補型プッシュプル増幅器に適用することも可能であり、それら各実施の形態と同様の効果を奏する。
【0090】
【発明の効果】
この発明によれば、1対の相補素子の能動素子をソースが接地されたN型FETで、反能動素子をソースが電源端子に接続されたP型FETで構成し、N型FETのソースを接地し、P型FETのソースを電源に接続するとともに、両者のゲートの接続点をそれぞれコンデンサを介して入力端子に接続し、両者のドレインの接続点を出力端子とし、両者のゲートバイアス電圧として異なる電圧を与えるように構成したので、各FETのバイアス点の調整が実現でき、また、P型FETとN型FETのドレインにバイアスを供給する電源端子は共通化および単一電源化できるため、低価格化が可能となり、さらに、N型FETのドレインは直接電源に接続されることなく、P型FETを介してバイアスが供給されるため、多段接続化が可能となって高利得化が可能な相補型プッシュプル増幅器が得られるという効果がある。また、N型FETとP型FETのバイアス点をA級またはAB級としたので、各FETの出力側はハイインピーダンスとなり、出力バイアス印加用インダクタが不要となるため、回路の小型化を実現できるという効果がある。更に、N型FETのソースと接地端子との間に、特性調整用インダクタや、特性調整用抵抗などによる特性調整素子を装荷するように構成したので、N型FETの利得を低減させることができ、さらにその位相を遅延させることが可能となるため、この特性調整素子を調整することでN型FETとP型FETの特性をそろえることができ、その結果、ひずみ特性を改善することができるという効果がある。
【0093】
この発明によれば、N型FETのゲートと入力端子との間に、特性調整素子を装荷するように構成したので、N型FETの位相の遅延、もしくは利得の低減と位相の遅延を行うことができるため、この特性調整素子を調整することでN型FETとP型FETの特性をそろえることが可能となり、ひずみ特性を改善することができるという効果がある。
【0094】
この発明によれば、特性調整素子として特性調整用抵抗を用いるように構成したので、この特性調整用抵抗の抵抗値を調整することで、N型FETの利得の低減および位相の遅延が可能となって、N型FETとP型FETの特性をそろえることができるという効果がある。
【0095】
この発明によれば、特性調整素子として特性調整用遅延素子を用いるように構成したので、この特性調整用遅延素子の遅延時間を調整することで、N型FETの位相の遅延が可能となり、N型FETとP型FETの特性をそろえることができるという効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1および実施の形態2による相補型プッシュプル増幅器を示す等価回路図である。
【図2】 この発明の実施の形態3による相補型プッシュプル増幅器を示す等価回路図である。
【図3】 この発明の実施の形態4による相補型プッシュプル増幅器を示す等価回路図である。
【図4】 この発明の実施の形態5による相補型プッシュプル増幅器を示す等価回路図である。
【図5】 この発明の実施の形態6による相補型プッシュプル増幅器を示す等価回路図である。
【図6】 この発明の実施の形態7による相補型プッシュプル増幅器を示す等価回路図である。
【図7】 この発明の実施の形態8による相補型プッシュプル増幅器を示す等価回路図である。
【図8】 この発明の実施の形態9による相補型プッシュプル増幅器を示す等価回路図である。
【図9】 この発明の実施の形態10による相補型プッシュプル増幅器を示す等価回路図である。
【図10】 この発明の実施の形態11による相補型プッシュプル増幅器を示す説明図である。
【図11】 従来の相補型プッシュプル増幅器を示す等価回路図である。
【符号の説明】
1 入力端子、2,3, 直流阻止コンデンサ、2a,2b,3a,3b 直流阻止コンデンサ、4,5 入力バイアス印加用抵抗、4a,4b,5a,5b入力バイアス印加用抵抗、6,7 電源端子、6a,6b,7a,7b 電源端子、16 直流阻止コンデンサ、16a,16b 直流阻止コンデンサ、17出力端子、18 P型FET、18a,18b P型FET、19 N型FET、19a,19b N型FET、20 電源端子、21 接地端子、22 特性調整用インダクタ(特性調整素子)、23,24 特性調整用抵抗(特性調整素子)、25 特性調整用遅延素子(特性調整素子)、26 能動素子、27 反能動素子、28 第1のP型FET、29 第1のN型FET、30 第2のN型FET、31 第2のP型FET、32 能動素子、33 反能動素子、34 第1のP型FET、35 第1のN型FET、36 第2のN型FET、37 第2のP型FET、38 第3のN型FET、39 第4のN型FET、40 PNPバイポーラトランジスタ、41 NPNバイポーラトランジスタ、42 半導体基板。[0001]
BACKGROUND OF THE INVENTION
The present invention provides a complementary push comprising a complementary element using an active element for amplifying a half-wave of a pair of high-frequency input signals by a semiconductor and an anti-active element for amplifying the remaining half-wave of the high-frequency input signal. The present invention relates to a pull amplifier.
[0002]
[Prior art]
In general, an amplifier configured using a semiconductor amplifying element uses a push-pull configuration in order to realize a wide frequency band, high efficiency, and high linearity. In such complementary push-pull amplifiers, the operating point is generally placed at a class B operating point with good power efficiency. Class B complementary push-pull amplifiers use, for example, balanced / unbalanced converters to input two active elements and signals with the same potential and phase difference of 180 °, and each amplifies only the positive potential (or negative potential) portion. Then, for example, an amplifier that amplifies power efficiently by reducing distortion by combining again using a balanced / unbalanced converter.
[0003]
However, when the balance-unbalance converter is used as described above, there is a problem that the circuit scale becomes large. Therefore, by using an anti-active element as one of the two active elements, the circuit size can be reduced, and a complementary push-pull configuration that achieves high efficiency and high linearity is sometimes used. Here, the active element and the anti-active element refer to semiconductor amplification elements having duality such as an N-type FET and a P-type FET.
[0004]
FIG. 11 is an equivalent circuit diagram showing a conventional complementary push-pull amplifier described in, for example, JP-A-11-205049. In the figure, 1 is an input terminal, 2 and 3 are DC blocking capacitors, 4 and 5 are resistors for applying an input bias, 6 and 7 are power supply terminals, 8 is an N-type FET as an active element, and 9 is an anti-active element. P-
[0005]
Next, the operation will be described.
In the complementary push-pull amplifier shown in FIG. 11, the signal received at the
[0006]
In this way, by forming a complementary push-pull amplifier using a pair of complementary elements composed of an N-
[0007]
[Problems to be solved by the invention]
Since the conventional complementary push-pull amplifier is configured as described above, when such a conventional complementary push-pull amplifier is used, it is necessary to use the output
[0008]
The present invention has been made to solve the above-described problems, realizes downsizing of a circuit, and realizes a continuous sine wave by combining the characteristics of an active element and an anti-active element, An object of the present invention is to obtain a complementary push-pull amplifier having high gain, high efficiency, and low distortion characteristics.
[0009]
[Means for Solving the Problems]
The complementary push-pull amplifier according to the present invention uses an N-type FET whose source is grounded as an active element, and a P-type FET whose source is connected to a power source as an anti-active element.Loaded with a characteristic adjustment element that adjusts the gain and phase of the N-type FET between the N-type FET and the ground terminal to align the characteristics of the N-type FET and P-type FETThen, the source of the P-type FET is connected to the power source, the connection point of both gates is connected to the input terminal via a capacitor, the connection point of the drain is the output terminal, and the gates of the N-type FET and the P-type FET Are applied with different bias voltages, and the bias point of the N-type FET and P-type FET is set to class A or class AB.
[0012]
The complementary push-pull amplifier according to the present invention uses a characteristic adjusting inductor as a characteristic adjusting element.
[0013]
The complementary push-pull amplifier according to the present invention uses a characteristic adjusting resistor as a characteristic adjusting element.
[0014]
In the complementary push-pull amplifier according to the present invention, in order to align the characteristics of the N-type FET and the P-type FET, the characteristic adjusting element for adjusting the phase of the N-type FET or the gain and the phase is provided as Loaded between the input terminals.
[0015]
The complementary push-pull amplifier according to the present invention uses a characteristic adjusting resistor as a characteristic adjusting element.
[0016]
The complementary push-pull amplifier according to the present invention uses a characteristic adjusting delay element as a characteristic adjusting element.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below.
FIG. 1 is an equivalent circuit diagram showing a complementary push-pull amplifier according to
[0023]
[0024]
The
[0025]
Next, the operation will be described.
In the complementary push-pull amplifier according to the first embodiment shown in FIG. 1, the signal received at the
[0026]
The signals amplified by the P-
[0027]
As described above, according to the first embodiment, since different voltages can be applied as the gate voltages of the P-
[0028]
Further, since the
[0029]
The input bias configuration is not limited to the configuration shown in FIG. 1, and an input / output matching circuit may be used.
[0030]
Since the complementary push-pull amplifier according to the second embodiment has the same configuration as the complementary push-pull amplifier described in the first embodiment, the same reference numerals are used for the same parts, and detailed description thereof is omitted. Different settings and operations will be described.
In the complementary push-pull amplifier according to the second embodiment, the bias points of the N-type FET as the active element and the P-type FET as the anti-active element are set to class A or class AB as compared with those described in the first embodiment. The set points are different.
[0031]
Next, the operation will be described.
Similar to the first embodiment, the complementary push-pull amplifier according to the second embodiment shown in FIG. 1 receives the signal received at the
In the P-
[0032]
The signals amplified by the P-
[0033]
As described above, according to the second embodiment, during the complementary push-pull amplification operation, the output side of the P-
[0034]
In the second embodiment, as in the first embodiment, the input bias configuration is not limited to the configuration shown in FIG. 1, and input / output matching may be used.
[0035]
FIG. 2 is an equivalent circuit diagram showing a complementary push-pull amplifier according to
[0036]
[0037]
Next, the operation will be described.
In the complementary push-pull amplifier according to the second embodiment shown in FIG. 2, the signal received at the
[0038]
The signals amplified by the P-
[0039]
As described above, according to the third embodiment, as in the case of the first and second embodiments, downsizing of the circuit, reduction in cost associated with a single power source, and multistage connection are realized. Furthermore, since the
[0040]
In this case, as in the first embodiment, the input bias configuration is not limited to the configuration shown in FIG. 2, and an input / output matching circuit may be used.
[0041]
FIG. 3 is an equivalent circuit diagram showing a complementary push-pull amplifier according to
[0042]
Next, the operation will be described.
In the complementary push-pull amplifier according to the fourth embodiment shown in FIG. 3, the signal received at the
[0043]
The signals amplified by the P-
[0044]
As described above, according to the third embodiment, as in the case of the first and second embodiments, downsizing of the circuit, reduction in cost associated with a single power source, and multistage connection are realized. Furthermore, since the
[0045]
In this case as well, as in the case of the above embodiments, the input bias configuration is not limited to the configuration shown in FIG. 3, and an input / output matching circuit may be used.
[0046]
FIG. 4 is an equivalent circuit diagram showing a complementary push-pull amplifier according to
[0047]
Next, the operation will be described.
In the complementary push-pull amplifier according to the fifth embodiment shown in FIG. 4, the signal received at the
[0048]
The signals amplified by the P-
[0049]
As described above, according to the fifth embodiment, as in the case of the first and second embodiments, the circuit can be reduced in size, the cost can be reduced and the multi-stage connection can be realized with a single power supply. Furthermore, since the
[0050]
In this case as well, as in the case of the above embodiments, the input bias configuration is not limited to the configuration shown in FIG. 4, and an input / output matching circuit may be used.
[0051]
FIG. 5 is an equivalent circuit diagram showing a complementary push-pull amplifier according to
[0052]
Next, the operation will be described.
In the complementary push-pull amplifier according to the sixth embodiment shown in FIG. 5, the signal received at the
[0053]
The signals amplified in the P-
[0054]
As described above, according to the sixth embodiment, as in the case of the first and second embodiments, downsizing of the circuit, lowering of cost associated with a single power supply, and multistage connection are realized. Furthermore, since the characteristic
[0055]
In this case as well, as in each of the above embodiments, the input bias configuration is not limited to the configuration shown in FIG. 5, and an input / output matching circuit may be used.
[0056]
FIG. 6 is an equivalent circuit diagram showing a complementary push-pull amplifier according to
[0057]
The
[0058]
Next, the operation will be described.
In the complementary push-pull amplifier according to the seventh embodiment shown in FIG. 6, the signal received at the
[0059]
In the second P-
[0060]
The signal amplified by the
[0061]
As described above, according to the sixth embodiment, as in the case of the first embodiment, it is possible to realize circuit miniaturization, cost reduction associated with a single power source, and multistage connection. Further, the first P-
[0062]
In this case, as in the case of the above embodiments, the input bias configuration is not limited to the configuration shown in FIG. 6, and an input / output matching circuit may be used.
[0063]
FIG. 7 is an equivalent circuit diagram showing a complementary push-pull amplifier according to the eighth embodiment of the present invention. The same reference numerals are assigned to the corresponding parts, and the description thereof is omitted. In the figure, 32 is an active element in a pair of complementary elements used in this complementary push-pull amplifier, and 33 is also an anti-active element.
[0064]
[0065]
The
[0066]
Next, the operation will be described.
In the complementary push-pull amplifier according to the eighth embodiment shown in FIG. 7, the signal received at the
[0067]
In the second P-
[0068]
The signal amplified by the
[0069]
As described above, according to the eighth embodiment, as in the first and second embodiments, the circuit is reduced in size, and the cost reduction and the multi-stage connection due to the single power supply are realized. In addition, the first P-
[0070]
In this case as well, as in the case of the above embodiments, the input bias configuration is not limited to the configuration shown in FIG. 7, and an input / output matching circuit may be used.
[0071]
FIG. 8 is an equivalent circuit diagram showing a complementary push-pull amplifier according to the ninth embodiment of the present invention. In the figure, 1a, 1bAre input terminals, 2a, 2b, 3a, 3b are DC blocking capacitors, 4a, 4b, 5a, 5b are input bias applying resistors, 6a, 6b, 7a, 7b are power supply terminals, 16a, 16b are DC blocking capacitors, 17 Is an output terminal, 18a and 18b are P-type FETs as anti-active elements, 19a and 19b are N-type FETs as active elements, 20 is a power supply terminal, and 21 is a ground terminal. It is a part equivalent to those of
[0072]
The complementary push-pull amplifier according to the ninth embodiment is a combination of the two complementary push-pull amplifiers according to the first embodiment shown in FIG. 1 in parallel. That is,Input terminal 1a,One push-pull circuit is constituted by the DC blocking capacitors 2a and 3a, the input
[0073]
Next, the operation will be described.
Each push-pull circuit performs the same operation as in the first embodiment. Input terminal 1a, 1bReceived at180 degrees out of phaseThe signals are input to the gates of the P-
[0074]
Thus, since the amplifier formed by the two sets of push-pull circuits constitutes a differential amplifier circuit, the point A connecting the sources of the N-
[0075]
As described above, according to the ninth embodiment, as in the case of the first and second embodiments, downsizing of the circuit, reduction in cost associated with the use of a single power supply, and multistage connection are realized. Furthermore, the push-pull circuit composed of the P-
[0076]
In this case as well, as in the case of the above embodiments, the input bias configuration is not limited to the configuration shown in FIG. 8, and an input / output matching circuit may be used.
[0077]
FIG. 9 is an equivalent circuit diagram showing a complementary push-pull amplifier according to the tenth embodiment of the present invention. The same reference numerals are used for the corresponding parts, and description thereof is omitted. In the figure, 40 is a PNP bipolar transistor constituting an anti-active element instead of the P-
[0078]
As described above, the complementary push-pull amplifier according to the tenth embodiment uses the P-
[0079]
Next, the operation will be described.
In the complementary push-pull amplifier according to the tenth embodiment shown in FIG. 9, the signal received at
[0080]
The signals amplified by the PNP
[0081]
As described above, according to the tenth embodiment, during the complementary push-pull amplification operation, the output side of the PNP
[0082]
In addition, since different bias voltages can be applied to the PNP
[0083]
Further, since the
[0084]
In this case as well, as in the case of the above embodiments, the input bias configuration is not limited to the configuration shown in FIG. 9, and an input / output matching circuit may be used.
[0085]
As described above, as the tenth embodiment, the case where the present invention is applied to the complementary push-pull amplifiers according to the first and second embodiments has been described. In addition, the complementary types according to the third to ninth embodiments described above are also used. It is also possible to apply to a push-pull amplifier, and there are the same effects as those of the embodiments.
[0086]
10 is an explanatory view showing a complementary push-pull amplifier according to an eleventh embodiment of the present invention. The same reference numerals are given to the corresponding parts, and the description thereof is omitted. In the figure,
[0087]
Since the operation is the same as that of the complementary push-pull amplifier according to the first embodiment of the present invention, the description thereof is omitted here.
[0088]
Thus, in the complementary push-pull amplifier according to the eleventh embodiment, in addition to the effect of the complementary push-pull amplifier according to the first embodiment, a pair of complementary elements are formed on the
[0089]
As described above, the case where the present invention is applied to the complementary push-pull amplifier according to the first embodiment has been described as the eleventh embodiment. However, the present invention is also applicable to the complementary push-pull amplifier according to the second to tenth embodiments. It is also possible to achieve the same effects as those of the respective embodiments.
[0090]
【The invention's effect】
According to the present invention, the active element of a pair of complementary elements is composed of an N-type FET whose source is grounded, and the anti-active element is composed of a P-type FET whose source is connected to the power supply terminal. Ground, connect the source of the P-type FET to the power supply, connect the gate connection point of both to the input terminal via a capacitor, use the connection point of both drains as the output terminal, Since it is configured to give different voltages, adjustment of the bias point of each FET can be realized, and the power supply terminal for supplying a bias to the drains of the P-type FET and N-type FET can be made common and single power supply. In addition, the N-type FET drain is not directly connected to the power supply, but a bias is supplied via the P-type FET, enabling multi-stage connection. There is an effect that is obtained complementary push-pull amplifier capable of high gain of Te. In addition, since the bias point of the N-type FET and the P-type FET is set to class A or class AB, the output side of each FET becomes high impedance, and an inductor for applying an output bias is not required, so that the circuit can be reduced in size. There is an effect.In addition, since the characteristic adjusting element such as a characteristic adjusting inductor or a characteristic adjusting resistor is loaded between the source and the ground terminal of the N type FET, the gain of the N type FET can be reduced. Further, since the phase can be delayed, the characteristics of the N-type FET and the P-type FET can be aligned by adjusting this characteristic adjusting element, and as a result, the distortion characteristics can be improved. effective.
[0093]
According to the present invention, since the characteristic adjustment element is loaded between the gate and the input terminal of the N-type FET, the phase delay of the N-type FET or the gain reduction and the phase delay can be performed. Therefore, by adjusting this characteristic adjusting element, the characteristics of the N-type FET and the P-type FET can be made uniform, and the distortion characteristics can be improved.
[0094]
According to the present invention, since the characteristic adjusting resistor is used as the characteristic adjusting element, the gain of the N-type FET can be reduced and the phase can be delayed by adjusting the resistance value of the characteristic adjusting resistor. Thus, there is an effect that the characteristics of the N-type FET and the P-type FET can be aligned.
[0095]
According to the present invention, since the characteristic adjusting delay element is used as the characteristic adjusting element, the phase of the N-type FET can be delayed by adjusting the delay time of the characteristic adjusting delay element. There is an effect that the characteristics of the p-type FET and the p-type FET can be made uniform.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a first embodiment and a second embodiment of the present invention.
FIG. 2 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a third embodiment of the present invention.
FIG. 3 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a fourth embodiment of the present invention.
FIG. 4 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a fifth embodiment of the present invention.
FIG. 5 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a sixth embodiment of the present invention.
FIG. 6 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a seventh embodiment of the present invention.
FIG. 7 is an equivalent circuit diagram showing a complementary push-pull amplifier according to an eighth embodiment of the present invention.
FIG. 8 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a ninth embodiment of the present invention.
FIG. 9 is an equivalent circuit diagram showing a complementary push-pull amplifier according to a tenth embodiment of the present invention.
FIG. 10 is an explanatory diagram showing a complementary push-pull amplifier according to an eleventh embodiment of the present invention.
FIG. 11 is an equivalent circuit diagram showing a conventional complementary push-pull amplifier.
[Explanation of symbols]
1 Input terminal, 2, 3, DC blocking capacitor, 2a, 2b, 3a, 3b DC blocking capacitor, 4,5 Input bias application resistor, 4a, 4b, 5a, 5b Input bias application resistor, 6, 7 Power supply terminal , 6a, 6b, 7a, 7b Power supply terminal, 16 DC blocking capacitor, 16a, 16b DC blocking capacitor, 17 output terminal, 18 P type FET, 18a, 18b P type FET, 19 N type FET, 19a, 19b N type FET , 20 power supply terminal, 21 ground terminal, 22 characteristic adjusting inductor (characteristic adjusting element), 23, 24 characteristic adjusting resistor (characteristic adjusting element), 25 characteristic adjusting delay element (characteristic adjusting element), 26 active element, 27 Anti-active element, 28 1st P-type FET, 29 1st N-type FET, 30 2nd N-type FET, 31 2nd P-type FET, 32 Active element, 33 Anti-active element, 34 1st P-type FET, 35 1st N-type FET, 36 2nd N-type FET, 37 2nd P-type FET, 38 3rd N-type FET, 39
Claims (6)
前記能動素子をN型FETによって、前記反能動素子をP型FETによってそれぞれ構成し、
前記N型FETのソースと接地端子との間に前記N型FETの利得および位相の調整を行って、前記N型FETとP型FETの特性をそろえる特性調整素子を装荷するとともに、前記P型FETのソースを電源に接続し、
前記N型FETのゲートと前記P型FETのゲートをそれぞれコンデンサを介して入力端子に接続し、
前記N型FETのドレインと前記P型FETのドレインを接続してその接続点を出力端子とし、前記N型FETと前記P型FETのゲートに異なるバイアス電圧を与え、かつ、前記N型FETと前記P型FETのバイアス点をA級またはAB級としたことを特徴とする相補型プッシュプル増幅器。In a complementary push-pull amplifier using a pair of complementary elements formed of an active element that amplifies a half-wave of a high-frequency input signal and an anti-active element that amplifies the remaining half-wave of the high-frequency input signal,
The active element is composed of an N-type FET, and the anti-active element is composed of a P-type FET.
A characteristic adjusting element for adjusting the characteristics of the N-type FET and the P-type FET is loaded between the source and the ground terminal of the N-type FET to adjust the gain and phase of the N-type FET, and the P-type Connect the source of the FET to the power supply,
The gate of the N-type FET and the gate of the P-type FET are each connected to the input terminal via a capacitor,
The drain of the N-type FET and the drain of the P-type FET are connected, the connection point is used as an output terminal, different bias voltages are applied to the gates of the N-type FET and the P-type FET, and the N-type FET and A complementary push-pull amplifier characterized in that the bias point of the P-type FET is class A or class AB.
前記能動素子をN型FETによって、前記反能動素子をP型FETによってそれぞれ構成し、The active element is composed of an N-type FET, and the anti-active element is composed of a P-type FET.
前記N型FETのソースを接地するとともに、前記P型FETのソースを電源に接続し、Grounding the source of the N-type FET and connecting the source of the P-type FET to a power source;
前記N型FETのゲートと前記P型FETのゲートをそれぞれコンデンサを介して入力端子に接続するとともに、前記N型FETのゲートと入力端子との間に、前記N型FETの位相、もしくは利得および位相の調整を行って、前記N型FETとP型FETの特性をそろえる特性調整素子を装荷し、The gate of the N-type FET and the gate of the P-type FET are connected to an input terminal via a capacitor, respectively, and the phase or gain of the N-type FET is set between the gate and the input terminal of the N-type FET. Load the characteristic adjustment element that adjusts the phase and aligns the characteristics of the N-type FET and P-type FET,
前記N型FETのドレインと前記P型FETのドレインを接続してその接続点を出力端子とし、前記N型FETと前記P型FETのゲートに異なるバイアス電圧を与え、かつ、前記N型FETと前記P型FETのバイアス点をA級またはAB級としたことを特徴とする相補型プッシュプル増幅器。The drain of the N-type FET and the drain of the P-type FET are connected, the connection point is used as an output terminal, different bias voltages are applied to the gates of the N-type FET and the P-type FET, and the N-type FET and A complementary push-pull amplifier characterized in that the bias point of the P-type FET is class A or class AB.
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US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
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US20150236748A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Devices and Methods for Duplexer Loss Reduction |
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US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
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