JP5590027B2 - 半導体装置とその製造方法、電子装置、及び電子部品 - Google Patents

半導体装置とその製造方法、電子装置、及び電子部品 Download PDF

Info

Publication number
JP5590027B2
JP5590027B2 JP2011504709A JP2011504709A JP5590027B2 JP 5590027 B2 JP5590027 B2 JP 5590027B2 JP 2011504709 A JP2011504709 A JP 2011504709A JP 2011504709 A JP2011504709 A JP 2011504709A JP 5590027 B2 JP5590027 B2 JP 5590027B2
Authority
JP
Japan
Prior art keywords
circuit board
wiring
board
electrode pad
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011504709A
Other languages
English (en)
Other versions
JPWO2010106703A1 (ja
Inventor
輝 中西
信幸 林
将 森田
泰博 米田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2011504709A priority Critical patent/JP5590027B2/ja
Publication of JPWO2010106703A1 publication Critical patent/JPWO2010106703A1/ja
Application granted granted Critical
Publication of JP5590027B2 publication Critical patent/JP5590027B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/13698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13699—Material of the matrix
    • H01L2224/1379—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/13698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13798—Fillers
    • H01L2224/13799—Base material
    • H01L2224/138—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13838—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13839—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/13698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13798—Fillers
    • H01L2224/13799—Base material
    • H01L2224/138—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13838—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13847—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10287—Metal wires as connectors or conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10424—Frame holders
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10719—Land grid array [LGA]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Combinations Of Printed Boards (AREA)

Description

本発明は、半導体装置とその製造方法、電子装置、及び電子部品に関する。
近年、サーバやパソコンといった電子装置は、高速化や高性能化等の面で著しい発展を遂げており、それに伴い電子装置に使用されるCPU(Central Processing Unit)等の半導体素子の大型化が進んでいる。
半導体素子の実装技術としては、半導体素子をベアチップの状態ではんだバンプを介して配線基板に直接実装するフリップチップ実装が知られている。
また、半導体素子の微細な電極配列を配線基板の電極配列にスケールアップするため、インターポーザに半導体素子を搭載してなる半導体パッケージを作製し、それをはんだバンプを介して配線基板上に実装するBGA(Ball Grid Array)方式の実装方法もある。BGA方式用の半導体パッケージは、BGA型の半導体パッケージとも呼ばれる。
図１（ａ）、（ｂ）は、BGA型の半導体パッケージ５を配線基板１に実装する途中の断面図である。
図１（ａ）に示されるように、配線基板１は、その一方の主面上に第１の電極パッド２を有する。その第１の電極パッド２には、予めスクリーン印刷によりにはんだペースト４が印刷されている。
一方、半導体パッケージ５は、その主面上において第１の電極パッド２と対向する位置に第２の電極パッド６を備え、更にその第２の電極パッド６の上面にははんだバンプ７が接合される。
そして、はんだペースト４にはんだバンプ７が当接した状態でこれらを加熱してリフローすることにより、図１（ｂ）に示すように、配線基板１の上に半導体パッケージ５が実装される。リフロー後のはんだバンプ７の形状は、はんだの表面張力と半導体パッケージ５の自重により決定され、通常は図示のような中央が膨れた太鼓のような形状となる。
ところで、半導体パッケージ５と配線基板１は、材料の相違に起因して、それぞれ異なる熱膨張率を有するので、半導体パッケージ５が発熱すると熱膨張率の差が原因ではんだバンプ７に応力が加わる。その応力は、はんだバンプ７の径が最も小さい部位、すなわち各電極パッド２、６とはんだバンプ７との接合部A付近に集中する。
半導体パッケージ５の電源のオン・オフが繰り返されることにより、接合部Ａにおけるはんだバンプ７に応力が繰り返し与えられ、次第にはんだバンプ７の金属疲労が進む。そして、最終的には、はんだバンプ７にクラックが生じ、接合部Ａが破断するおそれがある。
特開平５−１１４６２７号公報 国際公開第０８／１１４４３４号パンフレット 特開２００１−１１８８７６号公報 特開平８−２３６８９８号公報 特表２００５−５１０６１８号公報
森田、林、中西、米田、「鉛フリーはんだの高加速試験」、第２３回エレクトロニクス実装学会春季講演大会
半導体装置とその製造方法、電子装置、及び電子部品において、配線基板と半導体部品との接続信頼性を向上させることを目的とする。
以下の開示の一観点によれば、表面に第１の電極パッドを備えた配線基板と、前記配線基板の上に立てて設けられ、前記第１の電極パッドと接続された配線を備えた回路基板と、前記回路基板を介して前記配線基板に対向して設けられ、前記配線と接続された第２の電極パッドを表面に備えた半導体部品とを有し、前記回路基板が複数設けられ、該複数の回路基板の各々にスリットを入れて該スリット同士を嵌合させることにより複数の前記回路基板を組み合わせた半導体装置が提供される。
その開示の他の観点によれば、表面に複数の第１の電極パッドを備えた配線基板と、前記配線基板の上に立てて設けられ、複数の記第１の電極パッドと接続された配線を備えた回路基板と、前記回路基板を介して前記配線基板に対向して設けられ、前記配線と接続された第２の電極パッドを表面に備えた半導体部品とを有し、前記回路基板が、複数の前記第１の電極パッドの各々の上を通るようにスパイラル状に巻かれた半導体装置が提供される。
また、その開示の他の観点によれば、表面に第１の電極パッドを備えた配線基板と、前記配線基板の上に立てて設けられ、前記第１の電極パッドと接続された配線を備えた回路基板と、前記回路基板を介して前記配線基板に対向して設けられ、前記配線と接続された第２の電極パッドを表面に備えた半導体部品とを有し、前記回路基板が複数設けられ、該複数の回路基板の各々にスリットを入れて該スリット同士を嵌合させることにより複数の前記回路基板を組み合わせた半導体装置を搭載した電子装置が提供される。
その開示の別の観点によれば、表面に複数の第１の電極パッドを備えた配線基板と、前記配線基板の上に立てて設けられ、複数の前記第１の電極パッドと接続された配線を備えた回路基板と、前記回路基板を介して前記配線基板に対向して設けられ、前記配線と接続された第２の電極パッドを表面に備えた半導体部品とを有し、前記回路基板が、複数の前記第１の電極パッドの各々の上を通るようにスパイラル状に巻かれた半導体装置を搭載した電子装置が提供される。
更に、その開示の他の観点によれば、表面に第１の電極パッドを備えた配線基板と、前記第１の電極パッドと、前記配線基板に実装予定の半導体部品が備える第２の電極パッドとを接続する配線を備え、前記配線基板の上に立てて設けられた回路基板とを有し、前記回路基板が複数設けられ、該複数の回路基板の各々にスリットを入れて該スリット同士を嵌合させることにより複数の前記回路基板を組み合わせた電子部品が提供される。
その開示の別の観点によれば、表面に複数の第１の電極パッドを備えた配線基板と、複数の前記第１の電極パッドと、前記配線基板に実装予定の半導体部品が備える第２の電極パッドとを接続する配線を備え、前記配線基板の上に立てて設けられた回路基板とを有し、前記回路基板が、複数の前記第１の電極パッドの各々の上を通るようにスパイラル状に巻かれた電子部品が提供される。
そして、その開示の更に他の観点によれば、回路基板を複数用意し、該回路基板の各々にスリットを形成する工程と、複数の前記回路基板の各々の前記スリット同士を嵌合させることにより、複数の前記回路基板を組み合わせた状態で、表面に第１の電極パッドが設けられた配線基板の上に前記回路基板を立てる工程と、前記回路基板が備える配線と、前記第１の電極パッドとを接続する工程と、前記回路基板を介して前記配線基板に対向するように、該回路基板上に半導体部品を載置する工程と、前記半導体部品の表面に設けられた第２の電極パッドと、前記回路基板の前記配線とを接続する工程とを有する半導体装置の製造方法が提供される。
その開示の更に別の観点によれば、複数の第１の電極パッドが設けられた配線基板の上に、スパイラル状に巻かれた状態の回路基板を立てて、複数の前記第１の電極パッドの各々の上を前記回路基板が通るようにする工程と、前記回路基板が備える配線と、複数の前記第１の電極パッドとを接続する工程と、前記回路基板を介して前記配線基板に対向するように、該回路基板上に半導体部品を載置する工程と、前記半導体部品の表面に設けられた第２の電極パッドと、前記回路基板の前記配線とを接続する工程とを有する半導体装置の製造方法が提供される。
図１（ａ）、（ｂ）は、フリップチップ実装により半導体素子を配線基板に実装する途中の断面図である。 図２は、各実施形態で使用される可撓性回路基板の平面図である。 図３は、図２のＩ−Ｉ線に沿う断面図である。 図４（ａ）、（ｂ）は、第１実施形態に係る可撓性回路基板の使用方法について示す斜視図である。 図５は、第１実施形態に係る半導体装置の断面図である。 図６は、各実施形態で使用される配線基板の平面図である。 図７は、各実施形態で使用される半導体パッケージのインターポーザの平面図である。 図８（ａ）、（ｂ）は、第１実施形態に係る半導体装置における可撓性回路基板とその周囲の拡大断面図である。 図９は、第１実施形態に係る半導体装置の拡大平面図である。 図１０（ａ）〜（ｄ）は、各実施形態に係る可撓性回路基板の作製途中の断面図である。 図１１（ａ）、（ｂ）、各実施形態に係る可撓性回路基板の作製途中の平面図である。 図１２（ａ）〜（ｃ）は、第１実施形態に係る可撓性回路基板を用いた半導体装置の製造途中の断面図である。 図１３は、第１実施形態において、インターポーザと半導体素子との間に可撓性回路基板を配した場合の断面図である。 図１４は、第２実施形態に係る可撓性回路基板の使用方法について示す斜視図である。 図１５は、第２実施形態に係る可撓性回路基板を配線基板の上に固着してなる電子部品の拡大平面図である。 図１６は、第３実施形態で使用される三枚の可撓性回路基板の拡大平面図である。 図１７は、第３実施形態に係る可撓性回路基板３０の使用方法について示す斜視図である。 図１８は、第３実施形態に係る可撓性回路基板を配線基板の上に固着してなる電子部品の拡大平面図である。 図１９（ａ）、（ｂ）は、第４実施形態におけるサンプルの作製方法について示す断面図（その１）である。 図２０（ａ）、（ｂ）は、第４実施形態におけるサンプルの作製方法について示す断面図（その２）である。 図２１は、第４実施形態におけるサンプルの平面図である。 図２２（ａ）、（ｂ）は、第４実施形態におけるサンプルの接続信頼性の調査方法について説明するための断面図である。 図２３は、第４実施形態において、第２の電極パッドと第３の電極パッドとの間の抵抗値の測定方法を示す模式平面図である。
以下に、本実施形態について添付図面を参照しながら詳細に説明する。
（１）第１実施形態
図２は、本実施形態で使用される応力吸収用の可撓性回路基板３０の平面図である。
この可撓性回路基板３０は、可撓性のある帯状の樹脂基材３２と、その樹脂基材３２に埋め込まれた配線３１とを有する。樹脂基材３２のサイズは特に限定されないが、本実施形態では長さLを約４０mm、幅Wを約２mmとする。
配線３１は、帯状の樹脂基材３２の短辺方向に延在するように形成され、その材料としては例えば銅が使用される。
樹脂基材３２にはそのような配線３１が約１．２７mmの間隔をおいて複数形成され、各配線３１の間の樹脂基材３２にはスリット３２ｂが形成される。
図３は、図２のＩ−Ｉ線に沿う断面図である。
図３に示されるように、樹脂基材３２は、いずれもポリイミドよりなる第１の樹脂フィルム３８と第２の樹脂フィルム３９を積層してなり、これらの樹脂フィルム３８、３９の間に配線３１が埋め込まれる。
これら樹脂フィルム３８、３９を合わせた樹脂基材３２の厚さTは特に限定されないが、本実施形態では約０．１mmとする。
そして、配線３１の両端から約０．５mmの部分の樹脂基材３２には開口３２ａが形成され、その開口３２ａから配線３１の端部が露出する。なお、開口３２ａから露出する部分の配線３１に、酸化防止や接合性向上のために金めっき等の表面処理を施してもよい。
図４（ａ）、（ｂ）は、この応力緩和用の可撓性回路基板３０の使用方法について示す斜視図である。
図４（ａ）に示すように、本実施形態では、上記の可撓性回路基板３０を複数用意し、その各々のスリット３０ａ同士を嵌合させる。
これにより、図４（ｂ）に示すように、各可撓性回路基板３０同士が格子状に組み合わされ、支えがなくても各可撓性回路基板３０が自力で立つようになる。
このとき、各可撓性回路基板３０の高さにばらつきが生じるのを防止するために、スリット３２ｂの深さを、各可撓性回路基板３０の幅W（図２参照）の半分程度とするのが好ましい。
図５は、このようにして組み合わせられた可撓性回路基板３０を用いた半導体装置の断面図である。
この半導体装置１０は、配線基板１１と、可撓性回路基板３０を介して配線基板１１に対向する半導体部品としての半導体パッケージ２０とを有する。
このうち、配線基板１１は、銅よりなる配線１２とガラスエポキシ樹脂よりなる絶縁層１３とを交互に積層してなる多層配線基板であり、その最上層の表面には銅よりなる第１の電極パッド１４が設けられる。
また、半導体パッケージ２０は、インターポーザ１６の上にCPU等の半導体素子２１を載せ、その半導体素子２１とインターポーザ１６とを封止樹脂２２により封止してなる。
このうち、インターポーザ１６は、銅よりなる配線１７とガラスエポキシ樹脂よりなる絶縁層１８とが交互に複数積層された多層配線基板であり、その最下層と最上層の表面に銅よりなる第２及び第３の電極パッド１９、２４を有する。
また、半導体素子２１は銅よりなる第４の電極パッド２５を備えており、その第４の電極パッド２５とインターポーザ１６の第３の電極パッド２４とがはんだバンプ１９により電気的かつ機械的に接続される。
更に、封止樹脂２２の表面には、半導体素子２１で発生した熱を効率よく放熱するためのヒートシンク２３が固着される。ヒートシンク２３は、熱伝導率の良好な金属、例えばアルミニウムよりなる。
図６は、配線基板１１の平面図である。
図６に示されるように、配線基板１１の平面形状は一辺の長さが約１１０mmの正方形であり、中央の１６個×１６個の領域を除く２６個×２６個の第１の電極パッド１４が格子状に配される。また、第１の電極パッド１４の大きさは特に限定されないが、本実施形態では直径が約０．７６mmの円形とする。
一方、図７は、半導体パッケージ２０が備えるインターポーザ１６の平面図である。
図７に示されるように、インターポーザ１６の平面形状は、一辺の長さが約４０mmの正方形である。そして、そのインターポーザ１６に設けられた第２の電極パッド１９は、直径が約０．７６mmの円形であり、図６に示した第１の電極パッド１４と同一の配列パターンを有する。
図８（ａ）、（ｂ）は、上記の半導体装置１０における可撓性回路基板３０とその周囲の拡大断面図である。これらのうち、図８（ａ）は、可撓性回路基板３０の延在方向に沿う拡大断面図であり、図８（ｂ）は、可撓性回路基板３０の延在方向に垂直な方向に沿う拡大断面図である。
図８（ａ）、（ｂ）に示されるように、帯状の可撓性回路基板３０は、配線基板１１の上に立てて設けられ、第１の電極パッド１４の上を通るように基板１１の横方向に延在する。
そして、可撓性回路基板３０の配線３１は、樹脂基材３２の開口３２ａから露出する部分において、Sn-3Ag-0.5Cuはんだ等の第１及び第２の接続媒体４１、４２により、それぞれ第１及び第２の電極パッド１４、１９と機械的かつ電気的に接続される。
このように開口３２ａにおいて配線３１と各接続媒体４１、４２との接続を行うことで、開口３２ａを設けない場合と比較して配線３１と各接続媒体４１との接触面積が増え、回路基板３０を介した配線基板１１と半導体パッケージ２０との接続信頼性が向上する。
なお、各接続媒体４１、４２は、はんだに限定されず、導電性接着剤であってもよい。その導電性接着剤は、例えば、エポキシ樹脂、ウレタン樹脂、シリコーン樹脂、アクリル樹脂、及びポリイミド樹脂等のバインダーと、銀や銅等の導電性フィラーとを混練してなる。
このように配線基板１１の上に可撓性回路基板３０を立てることで、図８（ｂ）に示すように、配線基板１１や半導体パッケージ２０が熱膨張したときに、配線基板１１の面内方向Dに沿った可撓性回路基板３０の変形を促すことができる。
図９は、この半導体装置の拡大平面図である。なお、図９では、可撓性回路基板３０の平面レイアウトを見やすくするために半導体パッケージ２０を省いている。
図９に示されるように、格子状に組み合わされた複数の可撓性回路基板３０は、その配線３１が第１の電極パッド１４の上に位置するように、配線基板１１と位置合わせされる。
以上説明した半導体装置１０によれば、図８（ａ）、（ｂ）に示したように、配線基板１１と半導体パッケージ２０の間に可撓性回路基板３０を設けるようにした。
これによれば、半導体パッケージ２０の発熱によって生じる配線基板１１と半導体パッケージ２０の熱膨張の差を可撓性回路基板３０自体が変形して吸収するので、可撓性回路基板３０と各電極パッド１４、１９との接合部に応力が集中するのを防止できる。そのため、応力の集中が原因で回路基板３０の配線３１と各電極パッド１４、１９との接合が破断する危険性が低減され、回路基板３０と半導体パッケージ２０との接続信頼性を向上させることが可能となる。
特に、本実施形態では、可撓性回路基板３０を配線基板１１の上に立てるようにしたので、図８（ｂ）に示したように、配線基板１１の面内方向Dに沿って可撓性回路基板３０を変形させることができる。これにより、方向Dに沿った配線基板１１と半導体パッケージ２０の熱膨張の差を可撓性回路基板３０で効率的に吸収でき、可撓性回路基板３０による接続信頼性向上の実効を図ることが可能となる。
次に、この可撓性回路基板３０の作製方法について説明する。
図１０（ａ）〜（ｄ）は可撓性回路基板３０の作製途中の断面図であり、図１１（ａ）、（ｂ）はその平面図である。
可撓性回路基板３０を作製するには、まず、図１０（ａ）に示すように、厚さが約０．２５mmのポリイミドよりなる第１の樹脂フィルム３８の主面上に不図示の接着剤（厚さ約０．２５mm）を介して銅箔３３を接着する。銅箔３３の厚さは特に限定されないが、本実施形態では約０．３５mmとする。
なお、第１の樹脂フィルム３８の材料として、ポリイミド以外の材料、例えばエポキシ、アクリル、及びフェノール等を使用してもよい。
次いで、図１０（ｂ）に示すように、フォトリソグラフィとウエットエッチングにより銅箔３３をパターニングして配線３１を形成する。このパターニングにより得られた配線３１の幅は、例えば約０．５mmである。
続いて、図１０（ｃ）に示すように、予め開口３２ａが形成された第２の樹脂フィルム３９を用意する。そして、不図示の接着剤によりその第２の樹脂フィルム３９を第１の樹脂フィルム３８にプレスにより貼付して、各樹脂フィルム３９、３９よりなる樹脂基材３２を得る。
その第２の樹脂フィルム３９の材料は特に限定されず、ポリイミド、エポキシ、アクリル、及びフェノールのいずれかよりなるフィルムを第２の樹脂フィルムとして使用し得る。
各樹脂フィルム３８、３９同士の貼付を低温で行う場合には、これらの樹脂フィルムの材料として上記のエポキシ、アクリル、及びフェノールのいずれかを使用するのが好ましい。
また、第２の樹脂フィルム３９の厚さは特に限定されないが、本実施形態では約０．２５mmである。
そして、図１０（ｄ）に示すように、レーザ加工により第１の樹脂フィルム３８に開口３２ａを形成し、その開口３２ａから配線３１の端部を露出させる。
図８（ａ）、（ｂ）を参照して説明したように、このように開口３２ａを形成することで、開口３２ａ内において配線３１と各接続媒体４１、４２との接触面積を増やすことができる。
なお、この例では各樹脂フィルム３８、３９の両方に開口３２ａを形成したが、これらの樹脂フィルム３８、３９のいずれか一方にのみ開口３２ａを形成しても、配線３１と各接続媒体４１、４２との接触面積を増やすことができる。
図１１（ａ）は、ここまでの工程を終了した後の樹脂基材３２の拡大平面図であり、先の図１０（ｄ）は図１１（ａ）のII−II線に沿う断面図に相当する。
この後は、図１１（ｂ）に示すように、複数の配線３１の間の樹脂基材３２にパンチャーを用いてスリット３２ｂを機械的に形成する。
以上により、応力緩和用の可撓性回路基板３０の基本構造が完成したことになる。
半導体装置の製造にあたっては、このような可撓性回路基板３０を複数作製し、その各々を図３（ａ）、（ｂ）に示したように格子状に組み合わせる。
図１２（ａ）〜（ｃ）は、このようにして組み合わされた可撓性回路基板３０を用いた半導体装置の製造途中の断面図である。なお、図１２（ａ）〜図１２（ｃ）において図８（ａ）、（ｂ）で説明したのと同じ要素にはこれらの図と同じ符号を付し、以下ではその説明を省略する。
半導体装置１０を製造するには、まず、図１２（ａ）に示すように、配線基板１１の第１の電極パッド１４の上に、第１の接続媒体４１としてSn-3Ag-0.5Cuはんだを予め印刷する。
なお、このような印刷法に代えて、予め第１の電極パッド１４の上に第１の接続媒体４１としてはんだボールを搭載してもよい。
次いで、図１２（ｂ）に示すように、第１の電極パッド１４と上記の可撓性回路基板３０との位置合わせを行い、配線基板１１の上に格子状に組み合わされた複数の可撓性回路基板３０を載せる。このように格子状に組み合わせることで、各回路基板３０を支持しなくても、各回路基板３０が配線基板１１の上で自力で立った状態を維持できる。
この後に、第１の接続媒体４１中のはんだをその融点である２２０℃以上の温度に加熱してリフローする。
その後、第１の接続媒体４１が冷却して固化すると、可撓性回路基板３０の配線３１と第１の電極パッド１４とが第１の接続媒体４１を介して接続されると共に、第１の接続媒体４１により可撓性回路基板３０が配線基板１１上に仮固定される。
これにより、配線基板１１の上に可撓性回路基板３０を立てて設けてなる電子部品４０が得られたことになる。
続いて、図１２（ｃ）に示すように、電子部品４０の上に半導体パッケージ２０を載置する。このとき、半導体パッケージ２０の第２の電極パッド１９上には、第２の接続媒体４２としてSn-3Ag-0.5Cuはんだが予め印刷されており、その第２の接続媒体４２を介して半導体パッケージ２０が可撓性回路基板３０上に載せられる。
なお、印刷法により第２の接続媒体４２を形成するのではなく、第２の電極パッド１９の上に第２の接続媒体４２としてはんだボールを搭載するようにしてもよい。
そして、この状態で第２の接続媒体４２中のはんだをその融点である２２０℃以上の温度に加熱してリフローする。
この後に、第２の接続媒体４２が冷却して固化すると、可撓性回路基板３０の配線３１と第２の電極パッド１９とが第２の接続媒体４２を介して接続されると共に、第２の接続媒体４２により半導体パッケージ２０が可撓性回路基板３０上に固定される。
以上により、本実施形態に係る半導体装置の基本構造が得られたことになる。
なお、上記では第１及び第２の接続媒体４１、４２としてはんだを用いたが、これに代えて導電性接着剤を用いてもよい。
更に、上記では、半導体パッケージ２０と配線基板１１の間に応力吸収用の可撓性回路基板３０を配したが、回路基板３０を設ける部位はこれに限定されない。
例えば、図１３の拡大断面図に示すように、インターポーザ１６と半導体素子２１とを接続するため、これらの間に可撓性回路基板３０を配するようにしてもよい。なお、図１３において、図５と同じ要素には図５と同じ符号を付し、以下ではその説明を省略する。
この場合は、各電極パッド２４、２５の上に第１及び第２の接続媒体４１、４２としてはんだや導電性接着剤を予め設けておき、その接続媒体４１、４２により回路基板３０が各電極パッド２４、２５と電気的かつ機械的に接続されることになる。
これにより、半導体素子２１とインターポーザ１６との熱膨張の差を可撓性回路基板３０で吸収することができ、半導体素子２１とインターポーザ１６との接続信頼性を向上させることができる。
このように、本実施形態では、半導体基板１１の上に可撓性回路基板３０を立てて設けることで、半導体パッケージ２０や半導体素子２１等の半導体部品と配線基板１１との接続信頼性が向上された半導体装置を提供できる。そして、その半導体装置をサーバやパーソナルコンピュータ等の電子装置に搭載することで、電子装置の更なる高性能化を促すことができる。
（２）第２実施形態
本実施形態が第１実施形態と異なる点は、可撓性回路基板３０の組み合わせ方のみであり、これ以外は第１実施形態と同じである。
図１４は、本実施形態に係る可撓性回路基板３０の使用方法について示す斜視図である。
図１４に示すように、本実施形態では、１枚の可撓性回路基板３０をスパイラル状に巻く。
図１５は、この可撓性回路基板３０を配線基板１１の上に固着してなる電子部品５０の拡大平面図である。
図１５に示されるように、可撓性回路基板３０は、配線３１が第１の電極パッド１４の上を通るように配線基板１１の上に立てて設けられると共に、適当な箇所で屈曲させることでスパイラル状に巻かれる。
このようにスパイラル状にすることで、１枚の可撓性回路基板３０だけでもそれを全ての第１の電極パッド１４の上に這わせることができる。よって、第１実施形態のように複数枚の可撓性回路基板３０を用意したり、各回路基板３０を組み合わせるためにその各々にスリット３２ｂを形成したりする必要がなく、可撓性回路基板３０の加工が容易となる。
しかも、可撓性回路基板３０を適当な箇所で屈曲させることで、第１の電極パッド１４の平面レイアウトを問わずに当該電極パッド１４の上に可撓性回路基板３０を這わすことができ、可撓性回路基板３０の汎用性が高められる。
（３）第３実施形態
本実施形態が第１実施形態と異なる点は、可撓性回路基板３０の組み合わせ方のみであり、これ以外は第１実施形態と同じである。
図１６は、本実施形態で使用される三枚の可撓性回路基板３０の拡大平面図である。
図１６に示されるように、三枚の可撓性回路基板３０のうちの二枚は、その一方の長辺のみからスリット３２ｂが切り込まれ、残りの一枚は両方の長辺からスリット３２ｂが切り込まれている。
使用に際しては、これら三枚の可撓性回路基板３０を同図の矢印の方向に組み合わせる。
図１７は、本実施形態に係る可撓性回路基板３０の使用方法について示す斜視図である。
図１７に示すように、本実施形態では、図１５に示した三枚の可撓性回路基板３０のスリット３２ｂ同士を嵌合させることにより、スリット３２ｂを中心として各可撓性回路基板３０を放射状に組み合わせる。
図１８は、このように放射状に組み合わされた可撓性回路基板３０を配線基板１１の上に固着してなる電子部品６０の拡大平面図である。
図１８に示されるように、各可撓性回路基板３０は、配線３１が第１の電極パッド１４の上を通るように配線基板１１の上に立てて設けられる。
このような放射状の形態としても、第１実施形態と同様に、各可撓性回路基板３０が変形することにより、配線基板１１と半導体パッケージ２０の熱膨張の差を可撓性回路基板３０で吸収でき、配線基板１１と半導体パッケージ２０との接続信頼性を向上できる。
（４）第４実施形態
本実施形態では、本願発明者が行った調査について説明する。その調査では、第１実施形態のように配線基板と半導体パッケージとの間に可撓性回路基板３０を設けることで、当該配線基板と半導体パッケージとの接続信頼性がどの程度向上するかが調査された。
図１９及び図２０は、その調査に使用したサンプルの作製方法について示す断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
このサンプルを作製するには、まず、図１９（ａ）に示すように、可撓性回路基板３０とパッケージ基板７０とを用意する。
このうち、パッケージ基板７０は、調査時に擬似的に半導体パッケージとして機能するものであって、樹脂基材７４の両面に第１の電極パッド７１と第２の電極パッド７２とを有する。そして、これらの電極パッド７１、７２は、樹脂基材７４に形成されたビアホール７０ａを介して互いに接続される。
また、可撓性回路基板３０とパッケージ基板７０は、はんだ等の第１の接続媒体７５を介して互いに電気的かつ機械的に接続される。
ここで、本調査では、可撓性回路基板３０が備える複数の配線３１のうち、左右の両端の配線３１のみを第１の電極パッド７１に接続し、残りの配線３１についてはパッケージ基板７０と接続しない。
次いで、図１９（ｂ）に示すように、樹脂基材８２の上に複数の第３の電極パッド８３が形成された配線基板８０を用意する。そして、複数の第３の電極パッド８３のうち、左右の両端の第３の電極パッド８３の上に第２の接続媒体８７としてはんだペーストを印刷法等により印刷する。
次に、図２０（ａ）に示すように、可撓性回路基板３０の両端の配線３１と、配線基板８０の両端の第３の電極パッド８３とを位置合わせした後、第２の接続媒体８７の上に可撓性基板３０を立てる。
その後、図２０（ｂ）に示すように、第２の接続媒体８７をリフローして溶融することにより、可撓性回路基板３０の配線３１と配線基板８０の第３の電極パッド８３とを第２の接続媒体８７を介して電気的かつ機械的に接続する。
なお、各接続媒体７５、８７としては、Sn-37Pbはんだを用いた。
以上により、サンプルSの基本構造が完成したことになる。
図２１は、このサンプルSの平面図であり、先の図２０（ｂ）は図２１のIII−III線に沿う断面図に相当する。
図２１に示されるように、このサンプルSにおいては、４枚の可撓性回路基板３０を組み合わせてそれらをパッケージ基板７０の縁に立てて設けた。
これらの可撓性回路基板３０のうち、パッケージ基板７０と配線基板８０との両方に電気的かつ機械的に接続されるのは、図中で上下に対向している二枚の可撓性回路基板３０のみである。その二枚の可撓性基板３０は、接続部Ｂにおいて、既述のように第１及び第２の接続媒体７５、８７を介してパッケージ基板７０と配線基板８０のそれぞれに接続される
このようなサンプルSを用いて、本願発明者は次のようにして接続信頼性を調査した。
図２２（ａ）、（ｂ）は、接続信頼性の調査方法について説明するための断面図である。
調査に際しては、パッケージ基板７０を下側にしてサンプルSを支持体９０上に載せる。支持体９０には凹部９０ａが設けられており、可撓性回路基板３０とパッケージ基板７０はその凹部９０ａ内に収まる。
そして、図２２（ａ）のように押し子９１を用いて配線基板８０とパッケージ基板７０とを鉛直下方に１．５mm押し込み、図２２（ｂ）のようにそれらを再び初期位置に戻すサイクルを０．５Hzの周波数で行った。これと同時に、第２の電極パッド７２と第３の電極パッド８３との間の抵抗値Rを測定した。測定は、室温が約２５度の室内で行った。このような調査はベンディング試験とも呼ばれる。
ベンディング試験は、温度サイクル試験と比較して、疲労による接合部の寿命を短時間で測定し得る方法として期待される。
図２３は、上記の抵抗値Rの測定方法を示す模式平面図である。
図２３に示すように、パッケージ基板７０の表面には、第２の電極パッド７２に接続された二つの第１の試験パッド７９が設けられる。また、配線基板８０の表面には、第３の電極パッド８３と電気的に接続された二つの第２の試験パッド８９が設けられる。
抵抗値Rの測定に際しては、二つの第１の試験パッド７９の一方と、二つの第２の試験パッド８９の一方との間に直流電流発生装置９６により定電流Ｉを流しながら電圧計９６によりパッド８３と７２に生じる電圧Ｖを測定し、R=V/Iにより抵抗値Rを求めた。
本調査では、試験を開始してから抵抗値Rが初期値よりも１％上昇した時点において、パッケージ基板７０と配線基板８０との間の接続部Ｂ（図２１参照）が破壊されたものとみなした。その結果、各基板７０、８０を図１（ｂ）のようにはんだバンプ７を介して接続する場合と比較して、サンプルSにおける接続部Ｂの寿命が８倍以上であることが確認された。
これにより、サンプルSのようにパッケージ基板７０と配線基板８０とを可撓性基板３０により接続することが、各基板７０、８０の接続信頼性の向上に有効であることが裏付けられた。

Claims (13)

  1. 表面に第１の電極パッドを備えた配線基板と、
    前記配線基板の上に立てて設けられ、前記第１の電極パッドと接続された配線を備えた回路基板と、
    前記回路基板を介して前記配線基板に対向して設けられ、前記配線と接続された第２の電極パッドを表面に備えた半導体部品とを有し、
    前記回路基板が複数設けられ、該複数の回路基板の各々にスリットを入れて該スリット同士を嵌合させることにより複数の前記回路基板を組み合わせたことを特徴とする半導体装置。
  2. 前記回路基板は、可撓性回路基板であることを特徴とする請求項１に記載の半導体装置。
  3. 複数の前記回路基板を格子状に組み合わせたことを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 複数の前記回路基板を放射状に組み合わせたことを特徴とする請求項１又は請求項２に記載の半導体装置。
  5. 表面に複数の第１の電極パッドを備えた配線基板と、
    前記配線基板の上に立てて設けられ、複数の前記第１の電極パッドと接続された配線を備えた回路基板と、
    前記回路基板を介して前記配線基板に対向して設けられ、前記配線と接続された第２の電極パッドを表面に備えた半導体部品とを有し、
    前記回路基板が、複数の前記第１の電極パッドの各々の上を通るようにスパイラル状に巻かれたことを特徴とする半導体装置。
  6. 前記配線は、はんだ又は導電性接着剤により前記第１の電極パッドと前記第２の電極パッドの各々と接続されたことを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
  7. 前記回路基板は、一方の主面に前記配線が形成された第１の樹脂フィルムと、前記配線と前記第１の樹脂フィルムの上に形成された第２の樹脂フィルムとを有し、
    前記配線の端部の上の前記第１の樹脂フィルムと前記第２の樹脂フィルムの少なくとも一方に前記配線が露出する開口が形成され、前記配線の前記端部が前記第１の電極パッド又は前記第２の電極パッドに接続されたことを特徴とする請求項６に記載の半導体装置。
  8. 表面に第１の電極パッドを備えた配線基板と、前記配線基板の上に立てて設けられ、前記第１の電極パッドと接続された配線を備えた回路基板と、前記回路基板を介して前記配線基板に対向して設けられ、前記配線と接続された第２の電極パッドを表面に備えた半導体部品とを有し、前記回路基板が複数設けられ、該複数の回路基板の各々にスリットを入れて該スリット同士を嵌合させることにより複数の前記回路基板を組み合わせた半導体装置を搭載したことを特徴とする電子装置。
  9. 表面に複数の第１の電極パッドを備えた配線基板と、前記配線基板の上に立てて設けられ、複数の前記第１の電極パッドと接続された配線を備えた回路基板と、前記回路基板を介して前記配線基板に対向して設けられ、前記配線と接続された第２の電極パッドを表面に備えた半導体部品とを有し、前記回路基板が、複数の前記第１の電極パッドの各々の上を通るようにスパイラル状に巻かれた半導体装置を搭載したことを特徴とする電子装置。
  10. 表面に第１の電極パッドを備えた配線基板と、
    前記第１の電極パッドと、前記配線基板に実装予定の半導体部品が備える第２の電極パッドとを接続する配線を備え、前記配線基板の上に立てて設けられた回路基板とを有し、
    前記回路基板が複数設けられ、該複数の回路基板の各々にスリットを入れて該スリット同士を嵌合させることにより複数の前記回路基板を組み合わせたことを特徴とする電子部品。
  11. 表面に複数の第１の電極パッドを備えた配線基板と、
    複数の前記第１の電極パッドと、前記配線基板に実装予定の半導体部品が備える第２の電極パッドとを接続する配線を備え、前記配線基板の上に立てて設けられた回路基板とを有し、
    前記回路基板が、複数の前記第１の電極パッドの各々の上を通るようにスパイラル状に巻かれたことを特徴とする電子部品。
  12. 回路基板を複数用意し、該回路基板の各々にスリットを形成する工程と、
    複数の前記回路基板の各々の前記スリット同士を嵌合させることにより、複数の前記回路基板を組み合わせた状態で、表面に第１の電極パッドが設けられた配線基板の上に前記回路基板を立てる工程と、
    前記回路基板が備える配線と、前記第１の電極パッドとを接続する工程と、
    前記回路基板を介して前記配線基板に対向するように、該回路基板上に半導体部品を載置する工程と、
    前記半導体部品の表面に設けられた第２の電極パッドと、前記回路基板の前記配線とを接続する工程と、
    を有することを特徴とする半導体装置の製造方法。
  13. 複数の第１の電極パッドが設けられた配線基板の上に、スパイラル状に巻かれた状態の回路基板を立てて、複数の前記第１の電極パッドの各々の上を前記回路基板が通るようにする工程と、
    前記回路基板が備える配線と、複数の前記第１の電極パッドとを接続する工程と、
    前記回路基板を介して前記配線基板に対向するように、該回路基板上に半導体部品を載置する工程と、
    前記半導体部品の表面に設けられた第２の電極パッドと、前記回路基板の前記配線とを接続する工程と、
    を有することを特徴とする半導体装置の製造方法。
JP2011504709A 2009-03-19 2009-10-15 半導体装置とその製造方法、電子装置、及び電子部品 Expired - Fee Related JP5590027B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011504709A JP5590027B2 (ja) 2009-03-19 2009-10-15 半導体装置とその製造方法、電子装置、及び電子部品

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009069091 2009-03-19
JP2009069091 2009-03-19
PCT/JP2009/067856 WO2010106703A1 (ja) 2009-03-19 2009-10-15 半導体装置とその製造方法、電子装置、及び電子部品
JP2011504709A JP5590027B2 (ja) 2009-03-19 2009-10-15 半導体装置とその製造方法、電子装置、及び電子部品

Publications (2)

Publication Number Publication Date
JPWO2010106703A1 JPWO2010106703A1 (ja) 2012-09-20
JP5590027B2 true JP5590027B2 (ja) 2014-09-17

Family

ID=42739369

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011504709A Expired - Fee Related JP5590027B2 (ja) 2009-03-19 2009-10-15 半導体装置とその製造方法、電子装置、及び電子部品

Country Status (5)

Country Link
US (3) US9318425B2 (ja)
EP (1) EP2410562B1 (ja)
JP (1) JP5590027B2 (ja)
CN (1) CN102356461B (ja)
WO (1) WO2010106703A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10896898B2 (en) 2015-10-28 2021-01-19 Indiana Integrated Circuits, LLC Edge interconnect self-assembly substrate
US10182498B2 (en) * 2015-10-28 2019-01-15 Indiana Integrated Circuits, LLC Substrates with interdigitated hinged edge interconnects
US9806030B2 (en) 2015-10-28 2017-10-31 Indiana Integrated Circuits, LLC Prototyping of electronic circuits with edge interconnects

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268544A (ja) * 2004-03-18 2005-09-29 Nec Saitama Ltd 基板間接続基板および基板間接続構造

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05114627A (ja) 1991-10-23 1993-05-07 Hitachi Ltd 半導体装置
JPH08236898A (ja) 1995-02-27 1996-09-13 Matsushita Electric Ind Co Ltd 応力緩和用接続媒体、応力緩和型実装体及び応力緩和型部品
US5691041A (en) * 1995-09-29 1997-11-25 International Business Machines Corporation Socket for semi-permanently connecting a solder ball grid array device using a dendrite interposer
US6208521B1 (en) * 1997-05-19 2001-03-27 Nitto Denko Corporation Film carrier and laminate type mounting structure using same
US6050832A (en) * 1998-08-07 2000-04-18 Fujitsu Limited Chip and board stress relief interposer
JP4526651B2 (ja) 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
US6710457B1 (en) * 2000-10-20 2004-03-23 Silverbrook Research Pty Ltd Integrated circuit carrier
JP3860000B2 (ja) * 2001-09-07 2006-12-20 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP4494785B2 (ja) 2001-11-28 2010-06-30 東レ・ダウコーニング株式会社 異方導電性接着性フィルム、その製造方法、および半導体装置
EP1667225A4 (en) * 2003-09-24 2009-04-01 Ibiden Co Ltd INTERMEDIATE MEMBER AND MULTILAYER CONDUCTOR PLATE
US6875921B1 (en) * 2003-10-31 2005-04-05 Xilinx, Inc. Capacitive interposer
CN100485913C (zh) 2004-02-24 2009-05-06 揖斐电株式会社 半导体搭载用基板
US7358444B2 (en) * 2004-10-13 2008-04-15 Intel Corporation Folded substrate with interposer package for integrated circuit devices
EP1701383A1 (en) * 2005-03-10 2006-09-13 Optium Care International Tech. Inc. Contact pad adapter for semiconductor package
WO2008114434A1 (ja) 2007-03-20 2008-09-25 Fujitsu Limited 実装基板及びその製造方法と半導体装置及びその製造方法
US7928550B2 (en) * 2007-11-08 2011-04-19 Texas Instruments Incorporated Flexible interposer for stacking semiconductor chips and connecting same to substrate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268544A (ja) * 2004-03-18 2005-09-29 Nec Saitama Ltd 基板間接続基板および基板間接続構造

Also Published As

Publication number Publication date
US20160192479A1 (en) 2016-06-30
US20110299255A1 (en) 2011-12-08
EP2410562A4 (en) 2014-09-24
EP2410562B1 (en) 2016-04-13
US20160192498A1 (en) 2016-06-30
CN102356461B (zh) 2014-05-07
JPWO2010106703A1 (ja) 2012-09-20
WO2010106703A1 (ja) 2010-09-23
US9585246B2 (en) 2017-02-28
CN102356461A (zh) 2012-02-15
US9565755B2 (en) 2017-02-07
EP2410562A1 (en) 2012-01-25
US9318425B2 (en) 2016-04-19

Similar Documents

Publication Publication Date Title
JP3633559B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
TWI294657B (en) Semiconductor device and method of assembling semiconductor device
JP4305502B2 (ja) 半導体装置の製造方法
WO2012067177A1 (ja) 配線板及びその製造方法
JP5413971B2 (ja) 電子部品実装装置及びその製造方法
JPWO2007043639A1 (ja) プリント配線基板及びプリント配線基板の製造方法
US20130215586A1 (en) Wiring substrate
JP5186741B2 (ja) 回路基板及び半導体装置
JP5228843B2 (ja) 半導体素子搭載用基板及び半導体装置
JP5459108B2 (ja) 部品内蔵配線基板
US9565755B2 (en) Electronic component
TW567595B (en) Extension of fatigue life for C4 solder ball to chip connection
JP2015015302A (ja) プリント配線板及びプリント配線板の製造方法
JP3040979B1 (ja) 配線基板及び補強板
JP5699610B2 (ja) 実装構造体及びその製造方法、並びに、電子装置
JP2008244180A (ja) 実装構造体およびその製造方法
JP4360240B2 (ja) 半導体装置と半導体装置用多層基板
JP4123321B2 (ja) 配線基板の接合方法
JP2015103535A (ja) プリント配線板
JP4342577B2 (ja) 半導体チップの実装構造
JP2010045104A (ja) 電子部品の製造方法
JP2007188921A (ja) 半導体装置、その実装構造およびその実装方法
JP2015111608A (ja) プリント配線板
JP6127403B2 (ja) 電子部品の実装方法及び中間シート
JP2007208211A (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130924

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140701

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140714

R150 Certificate of patent or registration of utility model

Ref document number: 5590027

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees