JP5559126B2 - コンテキストスイッチ装置を有するレジスタおよびコンテキストスイッチングの方法 - Google Patents
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Description
特定の実施形態では、クロック・ロジック160は、ノーマル・クロック入力126への、クロック入力132への、シャドウ・クロック入力144への、そしてクロック入力146へのクロック信号のようなクロック信号を制御するために提供されてもよい。特定の実施形態では、ノーマル-シャドウ・コンテキスト・スワッピング・プロセスの第1のクロック・フェーズの間に、データを第2のデータ・ラッチ112内に選択的に進めるまたはラッチするために、クロック・ロジック160は、第1のデータ・ラッチ110のノーマル・クロック入力126へのおよび第2のデータ・ラッチ112のクロック入力132へのクロック信号を選択的に起動または制御してもよい。クロック・ロジック160は、シャドウ・データを第3のデータ・ラッチ116から第4のデータ・ラッチ118内に進めるために、第3のデータ・ラッチ116のシャドウ・クロック入力144へのおよび第4のデータ・ラッチ118のクロック入力146へのクロック信号を制御してもよい。推移の第2段階の間に、第4のデータ・ラッチ118から第1のデータ・ラッチ110内へそして第2のデータ・ラッチ112から第3のデータ・ラッチ116内へデータをシフトさせるために、クロック・ロジック160は、ノーマル・クロック入力126、クロック入力132、シャドウ・クロック入力144、およびクロック入力146へのクロック信号を制御してもよい。クロック・ロジック160はコンテキストスイッチ装置102の一部として含まれていてもよいし、あるいは実装(implementation)に依存して、外部制御ロジックによって提供されてもよい。したがって、コンテキストスイッチ装置102は、ノーマル・データ・コンテキスト104およびシャドウ・データ・コンテキスト106を含む並列に2組のコンテキスト・レジスタを含んでおり、そして、デジタル信号プロセサあるいは他の処理装置のようなシステムの現在のプロセスに依存してコンテキストを切り替えるのに適合されている。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
コンテキストスイッチ装置であって、
第1の入力マルチプレクサおよび第1のデータ・ラッチを備える第1のデータ・コンテキスト・ロジックを備えており、前記第1のデータ・コンテキスト・ロジックはデータ入力およびシャドウ入力を含んでおり、前記第1のデータ・コンテキスト・ロジックは前記データ入力および前記シャドウ入力のうちの1つを前記第1のデータ・ラッチに選択的に結合するようにコンテキスト選択入力に応答し、前記第1のデータ・ラッチは回路装置に結合された第1のデータ・ラッチ出力を含んでおり、
第2の入力マルチプレクサ、第2のデータ・ラッチおよび第2のデータ・コンテキスト・ロジック出力を備える第2のデータ・コンテキスト・ロジックを備えており、前記第2のデータ・コンテキスト・ロジック出力は前記第1の入力マルチプレクサのシャドウ入力に結合され、前記第2の入力マルチプレクサは走査テスト入力およびフィードバック入力を含んでおり、前記入力マルチプレクサは前記走査テスト入力および前記フィードバック入力を前記第2のデータ・ラッチの入力に選択的に結合するようにモード選択入力に応答し、および、
前記第1のデータ・コンテキスト・ロジックの出力を前記第2の入力マルチプレクサのフィードバック入力に結合するフィードバック接続を備える装置。
[C2]
前記第1のデータ・コンテキスト・ロジックは、前記第1のデータ・ラッチ出力に結合された入力を含みかつ前記出力を含む第3のデータ・ラッチをさらに備える、C1のコンテキストスイッチ装置。
[C3]
前記第2のデータ・コンテキスト・ロジックは、第4のデータ・ラッチをさらに備える、C2のコンテキストスイッチ。
[C4]
ノーマル・データ・コンテキスト・モードからシャドウ・データ・コンテキストモードまでの実行コンテキストの推移の間に前記第4のデータ・ラッチから前記第1のデータ・ラッチまでおよび前記第3のデータ・ラッチから第2データ・ラッチまでデータ・コンテキストを選択的に進めるためにコンテキスト選択入力に応答して、前記第4のデータ・ラッチから前記第1のデータ・ラッチまでおよび前記第3のデータ・ラッチから前記第2のデータ・ラッチまでデータ・コンテキストを選択的に進めるロック・ロジックをさらに備える、C3の装置。
[C5]
前記コンテキスト選択入力および前記モード選択入力は、前記ノーマル・データ・コンテキストモードおよび前記シャドウ・データ・コンテキスト・モード間で選択することである、C4のコンテキストスイッチ。
[C6]
前記コンテキスト選択入力は、ノーマル・コンテキスト選択あるいはシャドウ・コンテキスト選択を備える、C1のコンテキストスイッチ装置。
[C7]
前記モード選択入力は、関数モード選択あるいはテスト・モード選択を備える、C1のコンテキストスイッチ装置。
[C8]
前記第1のデータ・コンテキスト・ロジックは、走査テスト出力を含む、C1のコンテキストスイッチ。
[C9]
前記第2のデータ・コンテキスト・ロジックは、複数のシャドウ・データ・コンテキスト論理回路を備え、また、前記コンテキストスイッチは、複数のコンテキスト間で選択するようにマルチプロセス環境中で作動するのに適合されている、C1のコンテキストスイッチ。
[C10]
実行コンテキストを変更する方法であって、
コンテキスト選択入力を受け取ること、
第1のフェーズにおいて、
ノーマル実行コンテキストの第1のラッチ・エレメントから前記ノーマル実行コンテキストの第2のラッチ・エレメントへデータをシフトすること、
シャドウ実行コンテキストの第3のラッチ・エレメントから前記シャドウ実行コンテキストの第4のラッチ・エレメントへシャドウ・データをシフトすること、
そして、
第2のフェーズにおいて、
前記シャドウ実行コンテキストの第4のラッチ・エレメントのシャドウ・データを前記ノーマル実行コンテキストの第1のラッチ・エレメント内にシフトすること、
および、前記ノーマル実行コンテキストの前記第2のラッチ・エレメントのデータを前記シャドウ実行コンテキストの前記第3のラッチ・エレメント内にシフトすること、
を備える方法。
[C11]
前記第1のラッチ・エレメントからのシャドウ・データを回路装置の入力に出力することをさらに備える、C10の方法。
[C12]
前記シャドウ実行コンテキストからのシャドウ入力と前記コンテキスト選択入力に基づいたデータ入力の間で選択するために前記ノーマル実行コンテキストの第1の入力マルチプレクサを制御すること、および、
走査テスト入力とモード選択入力に基づいた前記ノーマル実行コンテキストからのフィードバック入力の間で選択するために前記シャドウ実行コンテキストの第2の入力マルチプレクサを制御すること、
をさらに備える、C10の方法。
[C13]
前記第1のフェーズ中にラッチ・データを前記第2のラッチ・エレメントおよび前記第4のラッチ・エレメントへ選択的にラッチするためおよび前記第2のフェーズ中にラッチ・データを前記第1のラッチ・エレメントおよび前記第3のラッチ・エレメントへ選択的にラッチするように第1のクロックおよび第2のクロックを制御することをさらに備える、C10の方法。
[C14]
前記モード選択入力がテスト・モード選択を備える場合に、前記第2のラッチ・エレメントから走査テスト出力を出力することをさらに備える、C10の方法。
[C15]
集積回路装置であって、
アレイ出力マルチプレクサと、
前記回路素子の入力に結合されたコンテキストスイッチ・ロジックとを備え、前記コンテキストスイッチ・ロジックはフォワード・ラッチ回路およびシャドウ・ラッチ回路を含み、前記フォワード・ラッチ回路はデータ入力およびシャドウ・ラッチ・データ入力のうちの1つをフォワード・ラッチ回路出力に選択的に結合するようにコンテキスト選択入力に応答する第1のマルチプレクサを含み、前記シャドウ・ラッチ回路は前記フォワード・ラッチ回路出力に応答して走査テスト入力およびフィードバック入力のうちの1つを選択するようにモード選択入力に応答する第2のマルチプレクサを含む、集積回路装置。
[C16]
前記シャドウ・ラッチ・データ・入力は、前記モード選択入力がノーマル機能モード選択を備える場合、フォワード・ラッチ回路出力に関して遅れたフィードバック・データを備える、C15の回路装置。
[C17]
前記シャドウ・ラッチ・データ入力は、前記モード選択入力がテスト・モード選択を備える場合、前記走査テスト入力に関して遅れた走査テスト・データを備える、C15の回路装置。
[C18]
前記コンテキストスイッチ・ロジックは、シャドウ・コンテキスト選択を備えるコンテキスト選択入力に応答して、自動的に生成されたテスト・パターンを前記回路素子の入力に供給する、C15の回路装置。
[C19]
前記前方のラッチ回路は、走査テスト出力を含み、前記モード選択入力がテスト・モード選択を備える場合および前記コンテキスト選択入力がシャドウ・コンテキスト選択を備える場合に、前記走査テスト入力を前記走査テスト出力に結合する、C15の回路装置。
[C20]
前記コンテキストスイッチ・ロジックは複数のシャドウ・ラッチ回路を含んでおり、かつ、前記コンテキストスイッチ・ロジックは前記フォワード・ラッチ回路または前記複数のシャドウ・ラッチ回路のうちの1つを前記フォワード・ラッチ回路出力に選択的に結合するように適合されている、C15の回路装置。
[C21]
マルチプレクサおよび出力を有する少なくとも1つのラッチ・エレメントを含むフォワード・ラッチ回路と、
前記フォワード・ラッチ回路に結合され、前記フォワード・ラッチ回路からの出力データを受け取りかつ前記出力データをシャドウ・コンテキストとしてラッチするシャドウ・ラッチ回路と、を備え、
前記マルチプレクサは、コンテキスト選択入力に応答して、データ・コンテキストあるいはシャドウ・コンテキストのいずれかを少なくとも1つのラッチ・エレメントの入力に選択的に結合するように適合されている、論理装置。
[C22]
前記マルチプレクサは、コンテキスト選択入力を受け取りかつ少なくとも1つのラッチ・エレメントによって前記データ・コンテキストおよび前記シャドウ・コンテキストのうちの1つを回路装置の入力に選択的に供給するためにコンテキスト選択モード入力を含む、C21の論理装置。
[C23]
前記少なくとも1つのラッチ・エレメントはクロックに応答する、C21の論理装置。
[C24]
前記マルチプレクサは、フォワード・ラッチ回路のデータ・コンテキストを前記シャドウ・ラッチ回路のシャドウ・コンテキストと選択的に交換するようにコンテキスト選択入力に応答する、C21の論理装置。
[C25]
前記マルチプレクサは、データ入力に結合された第1の入力、前記シャドウ・ラッチ回路の出力に結合された第2の入力、前記少なくとも1つのラッチ・エレメントに結合された出力、およびコンテキスト選択入力に応答するコンテキスト選択モード入力を備える、C21の論理装置。
[C26]
コンテキスト選択入力に応答してデータ入力およびフィードバック入力のうちの1つを、データ・ラッチを含むコンテキストスイッチ装置の出力に選択的に結合するための手段であって、前記出力はアレイ出力マルチプレクサの入力に結合される手段と、
テスト・モード選択入力に応答して走査テスト・データをフィードバック入力に選択的に結合するための手段と、
を備える論理装置。
[C27]
前記コンテキスト選択入力は、ノーマル・データ・コンテキスト選択あるいはシャドウ・データ・コンテキスト選択のいずれかを備える、C26の論理装置。
[C28]
無線信号に応答するアンテナと、
前記アンテナに結合された集積回路とを備え、前記集積回路は、
アレイ出力マルチプレクサと、
回路素子の入力に結合されたコンテキストスイッチ・ロジックとを備え、前記コンテキストスイッチ・ロジックはフォワード・ラッチ回路およびシャドウラッチ回路を含み、前記フォワード・ラッチ回路はデータ入力およびシャドウ・ラッチ・データ入力のうちの1つをフォワード・ラッチ回路出力に選択的に結合するようにコンテキスト選択入力に応答する第1のマルチプレクサを含み、前記シャドウ・ラッチ回路は前記フォワード・ラッチ回路出力に応答してテスト入力およびフィードバック入力のうちの1つを選択するようにモード選択入力に応答する第2のマルチプレクサを含む、通信装置。
[C29]
前記コンテキストスイッチ・ロジックはテスト出力を含んでおり、前記コンテキストスイッチ・ロジックはシャドウ・コンテキスト選択入力およびテスト・モード選択入力に応答して前記テスト入力を前記テスト出力に結合する、C28の通信装置。
Claims (13)
- 集積回路において、
第1の入力、第2の入力および出力を含むノーマルコンテキストマルチプレクサと、
フロントノーマルラッチ出力を含むフロントノーマルラッチエレメントと、ここにおいて、前記フロントノーマルラッチエレメントは前記ノーマルコンテキストマルチプレクサの前記出力に動作可能に結合される、
第1のクロックフェーズ期間に前記フロントノーマルラッチエレメントから第1のデータを受信し、第2のクロックフェーズ期間に前記第1のデータを送信するように動作可能なバックノーマルラッチエレメントと、
を具備するノーマルコンテキスト回路と、
前記バックノーマルラッチエレメントから前記第1のデータを受信する第1の入力を含むシャドウマルチプレクサと、ここにおいて前記シャドウマルチプレクサはさらに出力を含む、
前記シャドウマルチプレクサから前記第1のデータを受信し、第2のデータを出力するように動作可能なフロントシャドウラッチエレメントと、
前記ノーマルコンテキストマルチプレクサの前記第2の入力に動作可能に結合され、前記フロントシャドウラッチエレメントから前記第2のデータを受信し、前記第2のデータを前記ノーマルコンテキストマルチプレクサに供給するように動作可能なバックシャドウラッチエレメントと、
を具備するシャドウコンテキスト回路と、
動作モードに基づいて、第1のクロックを前記フロントノーマルラッチエレメントに、第2のクロックを前記バックノーマルラッチエレメントに、第3のクロックを前記フロントシャドウラッチエレメントに、第4のクロックを前記バックシャドウラッチエレメントに選択的に供給するように動作可能なクロックロジックと、
を具備する集積回路。 - 前記ノーマルコンテキストマルチプレクサは経路選択入力を含む、請求項1の集積回路。
- 前記バックシャドウラッチエレメントは前記第1のクロックフェーズ期間に前記フロントシャドウラッチエレメントから前記第2のデータを受信し、前記第2のクロックフェーズ期間に前記第2のデータを前記ノーマルコンテキストマルチプレクサに供給するように動作可能である、請求項1の集積回路。
- 前記フロントノーマルラッチエレメントは前記ノーマルコンテキストマルチプレクサから前記第2のデータを受信するように動作可能である、請求項3の集積回路。
- 前記ノーマルコンテキストマルチプレクサは、前記第2の入力において前記バックシャドウラッチエレメントから前記第2の入力を受信するように動作可能である、請求項1の集積回路。
- 前記動作モードは下記を含む複数の動作モードの1つである、請求項1の集積回路:
前記クロックロジックが前記第1のクロックのみを前記フロントノーマルラッチエレメントに供給するように動作可能な第1のモード、ここにおいて、前記第1のデータは、前記ノーマルコンテキストマルチプレクサの前記第1の入力を介して入力され、前記第1のデータは、前記フロントノーマルラッチエレメントおよび前記バックノーマルラッチエレメントに接続された出力ノードを介して出力される、
前記クロックロジックは、前記第1のクロックフェーズ期間に、前記第2のクロックを前記バックノーマルラッチエレメントに、前記第4のクロックを前記バックシャドウラッチエレメントに、選択的に供給するように動作可能な第2のモード、ここにおいて、前記クロックロジックは、前記第2のクロックフェーズ期間に、前記第1のクロックを前記フロントノーマルラッチエレメントに、前記第3のクロックを前記フロントシャドウラッチエレメントに選択的に供給するように動作可能であり、前記第2のデータは、前記第2のクロックフェーズ期間に前記フロントノーマルラッチエレメントの前記出力ノードを介して出力される、および
前記クロックロジックは、第1のテストクロックフェーズ期間に、前記第3のクロックを前記フロントシャドウラッチエレメントに選択的に供給するように動作可能な第3のモード、ここにおいて、前記クロックロジックは、第2のテストクロックフェーズ期間に、前記第4のクロックを前記バックシャドウラッチエレメントに選択的に供給するように動作可能であり、前記クロックロジックは、第3のテストクロックフェーズ期間に前記第1のクロックを前記フロントノーマルラッチエレメントに選択的に供給するように動作可能であり、前記クロックロジックは、第4のテストクロックフェーズ期間に前記第2のクロックを前記バックノーマルラッチエレメントに選択的に供給するように動作可能であり、前記第2のデータは、前記第4のテストクロックフェーズ期間に前記バックノーマルラッチエレメントのスキャンポートを介して出力されるテストデータを具備する。 - 前記シャドウマルチプレクサは、スキャンテストデータを受信するように動作可能な第2の入力を具備する、請求項1の集積回路。
- 複数の前記ノーマルコンテキスト回路と、
複数の前記シャドウコンテキスト回路と、
前記複数のノーマルコンテキスト回路の前記フロントノーマルラッチエレメントの各々の前記フロントノーマルラッチ出力に結合されたアレイ出力マルチプレクサと、前記アレイ出力マルチプレクサは、前記フロントノーマルラッチエレメントの各々から前記第1のデータを受信するように動作可能である、
をさらに具備する請求項1の集積回路。 - 集積回路内でデータをシフトする方法において、
第1のモードにおいて、フロントノーマルデータラッチのフロントノーマル出力から出力アレイマルチプレクサに第1のデータを供給することと、第1のクロックフェーズ期間に第2のモードにおいて、前記集積回路の前記フロントノーマルデータラッチの前記フロントノーマル出力から前記集積回路のバックノーマルデータラッチと、前記出力アレイマルチプレクサに前記第1のデータをシフトすることと、ここにおいて、第1のクロックはクロックロジックにより前記フロントノーマルデータラッチに選択的に供給され、前記バックノーマルデータラッチと前記出力アレイマルチプレクサは両方とも前記フロントノーマルデータラッチの前記フロントノーマル出力に直接結合され、第2のクロックは前記クロックロジックにより前記バックノーマルデータラッチに選択的に供給される、
前記第1のクロックフェーズ期間に前記第2のモードにおいて、前記集積回路のフロントシャドウデータラッチから前記集積回路のバックシャドウデータラッチへ第2のデータをシフトすることと、ここにおいて、前記バックシャドウデータラッチは、前記フロントシャドウデータラッチに直接結合され、第4のクロックは前記クロックロジックにより前記バックシャドウデータラッチに選択的に供給される、
第2のクロックフェーズ期間に前記第2のモードにおいて、前記集積回路の前記バックノーマルデータラッチから前記集積回路の前記フロントシャドウデータラッチへ前記第1のデータをシフトすることと、ここにおいて、前記第1のクロックは、前記クロックロジックにより前記フロントノーマルデータラッチに選択的に供給される、および
前記第2のクロックフェーズ期間に前記第2のモードにおいて前記集積回路の前記バックシャドウデータラッチから前記集積回路の前記フロントノーマルデータラッチへ前記第2のデータをシフトすることと、ここにおいて、第3のクロックは、前記クロックロジックにより前記フロントシャドウデータラッチへ選択的に供給される、
を具備する方法。 - 前記フロントノーマルデータラッチから前記第2のデータを出力することをさらに具備する、請求項9の方法。
- 前記集積回路の前記バックシャドウデータラッチから前記集積回路の前記フロントノーマルデータラッチへ前記第2のデータをシフトすることは、
前記バックシャドウデータラッチからの前記第2のデータをノーマルマルチプレクサのフィードバック入力に入力することと、
前記ノーマルマルチプレクサからの前記第2のデータを前記フロントノーマルデータラッチへ出力することと、
をさらに具備する、請求項9の方法。 - 前記ノーマルマルチプレクサの前記フィードバック入力を選択して前記ノーマルマルチプレクサへ入力を供給することをさらに具備し、前記ノーマルマルチプレクサはデータ入力および前記フィードバック入力を含む、請求項11の方法。
- 第1のテストクロックフェーズ期間に第3のモードにおいて第3のデータを前記フロントシャドウデータラッチにシフトすることと、ここにおいて、前記第3のクロックは、前記クロックロジックにより前記フロントシャドウデータラッチに選択的に供給される、
第2のテストクロックフェーズ期間に前記第3のモードにおいて、前記第3のデータを前記フロントシャドウデータラッチから前記バックシャドウデータラッチへシフトすることと、ここにおいて、前記第4のクロックは、前記クロックロジックにより前記バックシャドウデータラッチに選択的に供給される、
第3のテストクロックフェーズ期間に前記第3のモードにおいて、前記第3のデータを前記バックシャドウデータラッチから前記フロントノーマルデータラッチへシフトすることと、ここにおいて、前記第1のクロックは前記クロックロジックにより前記フロントノーマルデータラッチへ選択的に供給される、
第4のテストクロックフェーズ期間に前記第3のモードにおいて前記第3のデータを前記フロントノーマルデータラッチから前記バックノーマルデータラッチへシフトすることと、ここにおいて、前記第2のクロックは、前記クロックロジックにより前記バックノーマルデータラッチへ選択的に供給される、ここにおいて、前記第3のデータは、前記第4のテストクロックフェーズ期間に前記バックノーマルラッチのスキャンポートを介して出力されるテストデータを具備する、請求項9の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/500,767 | 2006-08-07 | ||
US11/500,767 US7979684B2 (en) | 2006-08-07 | 2006-08-07 | Method and context switch device for implementing design-for-testability functionality of latch-based register files |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009523908A Division JP5461183B2 (ja) | 2006-08-07 | 2007-08-02 | コンテキストスイッチ装置を有するレジスタおよびコンテキストスイッチングの方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012069137A JP2012069137A (ja) | 2012-04-05 |
JP5559126B2 true JP5559126B2 (ja) | 2014-07-23 |
Family
ID=39030646
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009523908A Expired - Fee Related JP5461183B2 (ja) | 2006-08-07 | 2007-08-02 | コンテキストスイッチ装置を有するレジスタおよびコンテキストスイッチングの方法 |
JP2011237403A Expired - Fee Related JP5559126B2 (ja) | 2006-08-07 | 2011-10-28 | コンテキストスイッチ装置を有するレジスタおよびコンテキストスイッチングの方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009523908A Expired - Fee Related JP5461183B2 (ja) | 2006-08-07 | 2007-08-02 | コンテキストスイッチ装置を有するレジスタおよびコンテキストスイッチングの方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7979684B2 (ja) |
EP (1) | EP2054799B1 (ja) |
JP (2) | JP5461183B2 (ja) |
KR (1) | KR101130424B1 (ja) |
CN (1) | CN101501633B (ja) |
WO (1) | WO2008021739A2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010058248A1 (en) * | 2008-11-24 | 2010-05-27 | Freescale Semiconductor, Inc. | Logic built-in self-test system and method for applying a logic built-in self-test to a device under test |
US8423845B2 (en) * | 2008-12-01 | 2013-04-16 | Mentor Graphics Corporation | On-chip logic to log failures during production testing and enable debugging for failure diagnosis |
US20140019990A1 (en) * | 2011-03-30 | 2014-01-16 | Freescale Semiconductor, Inc. | Integrated circuit device and method for enabling cross-context access |
WO2015112906A1 (en) * | 2014-01-23 | 2015-07-30 | Riggs Rory | Stratified composite portfolios of investment securities |
US10802866B2 (en) * | 2015-04-30 | 2020-10-13 | Microchip Technology Incorporated | Central processing unit with DSP engine and enhanced context switch capabilities |
CN106291313B (zh) * | 2015-06-10 | 2021-06-11 | 恩智浦美国有限公司 | 用于测试集成电路的方法和设备 |
US11487316B2 (en) * | 2018-10-24 | 2022-11-01 | Magic Leap, Inc. | Asynchronous ASIC |
US11216277B2 (en) * | 2019-09-26 | 2022-01-04 | Arm Limited | Apparatus and method of capturing a register state |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5280616A (en) * | 1989-02-27 | 1994-01-18 | International Business Machines Corporation | Logic circuit for task processing |
EP0892344B1 (en) * | 1989-05-04 | 2002-08-21 | Texas Instruments Incorporated | Data processing device with context switching capability |
US5298431A (en) * | 1991-09-30 | 1994-03-29 | Olin Corporation | Process for producing low viscosity isocyanate trimers |
US6081849A (en) * | 1996-10-01 | 2000-06-27 | Lsi Logic Corporation | Method and structure for switching multiple contexts in storage subsystem target device |
JP2996213B2 (ja) * | 1997-08-28 | 1999-12-27 | 日本電気株式会社 | テスト容易化設計方法および装置、情報記憶媒体、集積回路装置 |
US6298431B1 (en) * | 1997-12-31 | 2001-10-02 | Intel Corporation | Banked shadowed register file |
US6691268B1 (en) * | 2000-06-30 | 2004-02-10 | Oak Technology, Inc. | Method and apparatus for swapping state data with scan cells |
CN1230740C (zh) * | 2000-10-18 | 2005-12-07 | 皇家菲利浦电子有限公司 | 数字信号处理装置 |
US20070136564A1 (en) * | 2005-12-14 | 2007-06-14 | Intel Corporation | Method and apparatus to save and restore context using scan cells |
-
2006
- 2006-08-07 US US11/500,767 patent/US7979684B2/en active Active
-
2007
- 2007-08-02 CN CN2007800291999A patent/CN101501633B/zh not_active Expired - Fee Related
- 2007-08-02 JP JP2009523908A patent/JP5461183B2/ja not_active Expired - Fee Related
- 2007-08-02 WO PCT/US2007/075048 patent/WO2008021739A2/en active Application Filing
- 2007-08-02 KR KR1020097004634A patent/KR101130424B1/ko not_active IP Right Cessation
- 2007-08-02 EP EP07799980.3A patent/EP2054799B1/en not_active Not-in-force
-
2011
- 2011-10-28 JP JP2011237403A patent/JP5559126B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20080034192A1 (en) | 2008-02-07 |
WO2008021739A3 (en) | 2008-08-14 |
JP2012069137A (ja) | 2012-04-05 |
WO2008021739A2 (en) | 2008-02-21 |
KR20090042295A (ko) | 2009-04-29 |
CN101501633B (zh) | 2013-02-20 |
KR101130424B1 (ko) | 2012-04-12 |
EP2054799A2 (en) | 2009-05-06 |
JP5461183B2 (ja) | 2014-04-02 |
US7979684B2 (en) | 2011-07-12 |
JP2010500658A (ja) | 2010-01-07 |
CN101501633A (zh) | 2009-08-05 |
EP2054799B1 (en) | 2019-02-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130226 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130527 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130530 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130725 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130801 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130815 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140205 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140210 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140224 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140507 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140605 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5559126 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |