JPH11142487A

JPH11142487A - 半導体装置のテスト方法、及び半導体装置

Info

Publication number: JPH11142487A
Application number: JP9322067A
Authority: JP
Inventors: Yasuhiro Saegusa; 保裕三枝
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-11-07
Filing date: 1997-11-07
Publication date: 1999-05-28
Anticipated expiration: 2017-11-07
Also published as: JP3039489B2

Abstract

(57)【要約】【課題】複数のデータ処理プロセッサを含む複数のマク
ロを搭載した半導体装置の端子数を増やすことなしに各
マクロ間相互接続テストを可能とする半導体装置および
そのテスト方法の提供。【解決手段】ＣＰＵ、ＤＳＰ等複数のデータ処理プロセ
ッサを含む複数のマクロを搭載した半導体装置のマクロ
間接続テストのテスト方法において、信号入力出力端子
群を用いて外部からテスト用のプログラムを読み込むこ
とができるＣＰＵ以外の前記ＤＳＰなどデータ処理プロ
セッサのマクロには、内蔵読み出し専用メモリに、予め
各マクロ間接続テスト用のプログラムを記憶保持し、外
部端子から前記ＤＳＰ等のデータ処理プロセッサにデー
タインストラクションを与えることなく、各マクロ間相
互接続確認テストを行うことを可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置のテスト
方法、及び半導体装置に関し、特に、デジタル携帯電話
用またはマルチメディア用ＬＳＩにおいて、ＤＳＰ（デ
ジタル信号処理プロセッサ）、ＣＰＵ等複数のデータ処
理プロセッサを搭載した半導体装置及びそのテスト方法
に関する。

【０００２】

【従来の技術】デジタル携帯電話用ロジックブロックの
処理として、システム制御や上位プロトコル処理を行う
メインＣＰＵの他、音声コーデック（音声圧縮）、イコ
ライザ用にＤＳＰが用いられる。デジタル携帯電話機の
小型化に伴い、データ処理部の１チップ化が望まれ、そ
の場合、メインＣＰＵとＤＳＰとその他ロジックとで１
チップを構成することになる。

【０００３】この従来のデジタル携帯電話等で必要とさ
れるマイコンとＤＳＰを搭載した半導体装置のテスト方
法について図９を用いて説明する。図９において、半導
体装置１は、データ処理の核となる複数のプロセッサで
あるＤＳＰマクロ２とＣＰＵマクロ３、及びそれ以外の
ロジックで構成されるロジックマクロ４から構成され
る。信号入／出力端子群５はＤＳＰマクロ２の機能端子
であり、データメモリ用アドレス／データバス等から構
成されるが、ＤＳＰマクロ２のテスト機能としてデータ
メモリ用アドレスデータバスがインストラクション用に
共有できなければ、インストラクションメモリ用アドレ
ス／データバスも含まれる。信号入／出力端子群６はＣ
ＰＵの機能端子であり、アドレス／データバス、リード
／ライト信号等から構成される。信号入／出力端子群７
はロジックマクロ４の機能端子である。ロジックマクロ
４はランダムゲート、メモリマクロ、ＣＰＵ周辺回路、
ＤＳＰ周辺回路等から構成される。

【０００４】デジタル携帯電話機ではシステム制御及び
上位プロトコル処理を行うプログラムのサイズが例えば
５００ｋbyte（キロバイト）以上必要なため、半導体装
置１内には内蔵できず、５００ｋ〜１ＭbyteのＲＯＭ
（読み出し専用メモリ）を外付けする。

【０００５】そのため通常動作（ノーマルモード）時、
ＣＰＵマクロ３は信号入／出力端子群６を用いてインス
トラクションを読み込む。一方、ＤＳＰマクロ２は内蔵
されているＲＯＭのインストラクション及び内蔵されて
いるＲＡＭを用いて処理を行うため、通常動作時は、ア
ドレス／データバスから構成される信号入／出力端子群
５は使用されない。

【０００６】半導体装置１のテストとして、（１）各マ
クロ分離テストと、（２）各マクロ間接続テストを行う
必要がある。

【０００７】（１）各マクロ分離テストは、マクロを一
つずつ他のマクロから分離してテストするものであり、
これにより、各マクロ内の有効性がテストされる。マク
ロ分離テストモードで、入／出力端子をマルチプレクス
することにより、必要なマクロ端子の信号を外部端子か
ら入出力することができるようになる。

【０００８】図９を参照すると、ＤＳＰマクロ２分離時
にはＤＳＰマクロ２のマクロ端子のすべてが半導体装置
１の外部端子のいずれかと接続される。ＣＰＵマクロ３
分離時には、ＣＰＵマクロ２のマクロ端子のすべてが半
導体装置１の外部端子のいずれかと接続される。ロジッ
クマクロ４分離時にはロジックマクロ４のマクロ端子の
すべてが半導体装置１の外部端子のいずれかと接続され
る。

【０００９】（２）各マクロ間接続テストは、各マクロ
間の配線接続に問題がないことをテストするものであ
る。各マクロ間接続テスト時にはＤＳＰマクロ２はイン
ストラクションを信号入／出力端子群５を通して読み込
む。

【００１０】各マクロ分離テストでは、入／出力端子を
マルチプレクスすることにより、ＤＳＰのインストラク
ションも信号入／出力端子群５を使用しないで読み込む
ことが可能であるが、各マクロ間接続テストでは、ＤＳ
Ｐマクロ２、ＣＰＵマクロ３、ロジックマクロ４が同時
に動作するため、ＤＳＰマクロ２のインストラクション
を読み込む手段として信号入／出力端子群５が必要とな
る。

【００１１】ＤＳＰマクロ２はインストラクションを信
号入／出力端子群５を通して読み込み、ＤＳＰマクロ
２、ＣＰＵマクロ３、ロジックマクロ４が同時に動作
し、各まくろ間の接続テストが行われる。

【００１２】また、通常動作時必要ない信号入／出力端
子群５を取り除いた場合、従来方式では、各マクロ間接
続テストを行うことはできない。

【００１３】

【発明が解決しようとする課題】上記したように、従来
方式では、通常動作時には必要でないＤＳＰのアドレス
及びデータ端子が、各マクロ間の相互接続テストを行う
ために必要となり、外部端子数が著しく増加してしまう
という問題点を有している。

【００１４】例えば、ＤＳＰのデータバスが１６ビッ
ト、アドレスバスが１４ビットの場合、計３０本の外部
端子の増加になってしまう。しかも、ＤＳＰのテスト機
能としてデータメモリ用アドレスデータバスがインスト
ラクション用に共用できなければ、インストラクション
メモリ用アドレス／データバスも外部端子として設ける
必要がある。

【００１５】また、通常動作時必要でないＤＳＰのアド
レス及びデータ端子等による端子数の増加が許されない
場合には、各マクロ間接続テストを行うことはできな
い、という問題点を有している。

【００１６】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、複数のデータ処理
プロセッサを含む複数のマクロを搭載した半導体装置の
端子数を増やすことなしに各マクロ間相互接続テストを
可能とする半導体装置およびそのテスト方法を提供する
ことにある。

【００１７】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、（１）複数のデータ処理プロセッサを含
む複数のマクロを搭載した半導体装置のマクロ間接続テ
スト、（２）データ処理プロセッサにテストを行わせる
ためのプログラムを内蔵した半導体装置を提供する。

【００１８】より詳細には、本発明の半導体装置のテス
ト方法は、複数のデータ処理プロセッサを含む複数のマ
クロを搭載した半導体装置のマクロ間接続テストのテス
ト方法において、前記データ処理プロセッサの少なくと
も一つに、マクロ間接続テストを行わせるためのプログ
ラムを内蔵し、外部端子から前記データ処理プロセッサ
にデータインストラクションを与えることなく、各マク
ロ間相互接続確認テストを行うことを可能としたことを
特徴とする。また、本発明は、ＣＰＵ、ＤＳＰ等複数の
データ処理プロセッサを含む複数のマクロを搭載した半
導体装置において、信号入力出力端子群を用いて外部か
らテスト用のプログラムを読み込むことができるＣＰＵ
以外の前記ＤＳＰなどデータ処理プロセッサのマクロ
が、内蔵読み出し専用メモリに、予め各マクロ間接続テ
スト用のプログラムを保持し、前記ＣＰＵと前記データ
処理プロセッサマクロ間に、ノーマルモード／チップ全
体テストモード、前記データ処理プロセッサマクロがア
クセスモード、前記データ処理プロセッサマクロのステ
ータス情報を含む共有レジスタを備え、前記外部端子か
ら前記ＤＳＰ等のデータ処理プロセッサにデータインス
トラクションを与えることなく、各マクロ間相互接続確
認テストを行うことを可能としたことを特徴とする。

【００１９】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のテスト方法は、好ましい実施の形
態においては、複数のデータ処理プロセッサを含む複数
のマクロを搭載した半導体装置のマクロ間接続テストの
テスト方法において、前記データ処理プロセッサの少な
くとも一つにマクロ間接続テストを行わせるためのプロ
グラムを内蔵し、外部端子から前記データ処理プロセッ
サにデータインストラクションを与えることなく、各マ
クロ間相互接続確認テストを行うことを可能としたもの
である。

【００２０】より詳細には、ＣＰＵ、ＤＳＰ等複数のデ
ータ処理プロセッサを含む複数のマクロを搭載した半導
体装置のマクロ間接続テストのテスト方法において、信
号入力出力端子群を用いて外部からテスト用のプログラ
ムを読み込むことができるＣＰＵ以外の前記ＤＳＰなど
データ処理プロセッサのマクロには、内蔵読み出し専用
メモリに、予め各マクロ間接続テスト用のプログラムを
記憶しておき、外部端子から前記ＤＳＰ等のデータ処理
プロセッサにデータインストラクションを与えることな
く、各マクロ間相互接続確認テストを行うことを可能し
ている。

【００２１】本発明の半導体装置は、その好ましい実施
の形態において、ＣＰＵ、ＤＳＰ等複数のデータ処理プ
ロセッサを含む複数のマクロを備え、信号入力出力端子
群を用いて外部からテスト用のプログラムを読み込むこ
とができるＣＰＵ以外の前記ＤＳＰなどデータ処理プロ
セッサのマクロが、内蔵読み出し専用メモリに、予め各
マクロ間接続テスト用のプログラムを保持し、前記ＣＰ
Ｕと前記データ処理プロセッサマクロ間に、ノーマルモ
ード／チップ全体テストモード、前記データ処理プロセ
ッサマクロがアクセスモード、前記データ処理プロセッ
サマクロのステータス情報を含む共有レジスタを備え、
前記外部端子から前記ＤＳＰ等のデータ処理プロセッサ
にデータインストラクションを与えることなく、各マク
ロ間相互接続確認テストを行うことを可能としたもので
ある。

【００２２】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。以下では、デジタル携帯電話等で必要とさ
れるマイコンとＤＳＰを搭載した半導体装置のテスト方
法に本発明を適用した実施例について説明する。半導体
装置のテストとして、（１）各マクロ分離テストと、
（２）各マクロ間接続テストを行う必要がある。

【００２３】本発明の実施例において、各マクロ分離テ
ストは上記した従来方式と同様に行う。各マクロ間接続
テストの方法について説明する。

【００２４】図１は、本発明の一実施例の半導体装置の
構成を示す図である。図１を参照すると、本発明の一実
施例の半導体装置１は、データ処理の核となる複数のプ
ロセッサであるＤＳＰマクロ２、ＣＰＵマクロ３、及
び、それ以外ロジックで構成されるロジックマクロ４
と、を備える。信号入／出力端子群６はＣＰＵの機能端
子であり、アドレス／データバス、リード／ライト信号
等から成る。信号入／出力端子群７はロジックマクロ４
の機能端子である。

【００２５】ロジックマクロ４は、ランダムゲート、メ
モリマクロ、ＣＰＵ周辺回路、ＤＳＰ周辺回路等から構
成される。

【００２６】共有レジスタ１０は、ＤＳＰマクロ２とＣ
ＰＵマクロ３で共通に使用されるレジスタであり、共有
レジスタ１０により、ＤＳＰマクロ２とＣＰＵマクロ３
はモード設定及びステータス確認を互いに行うことがで
きる。

【００２７】共有レジスタ１０に、ＤＳＰマクロ２はア
ドレス／制御バス２０及びデータバス２１を介してリー
ドあるいはライトすることができ、ＣＰＵマクロ３は、
アドレス／制御バス２２及びデータバス２３を介してリ
ードあるいはライトすることができる。

【００２８】共有レジスタ１０からは、チップ全体テス
トモード信号２４がセレクタ１１及び１２の選択信号と
して出力される。

【００２９】セレクタ１１には、ＣＰＵマクロ３の出力
ポート４２から出力されるポート信号２５と、通常動作
時のＤＳＰマクロ２への割り込み信号２６とが入力さ
れ、チップ全体テストモード信号２４により、チップ全
体テストモード信号２４がアクティブな時には（チップ
全体テストモード時）ポート信号２５が選択され、チッ
プ全体テストモード信号２４がインアクティブな時には
割り込み信号２６が選択され、割り込み信号２７として
ＤＳＰマクロ２の割り込み端子４０に入力される。

【００３０】セレクタ１２には、ＤＳＰマクロ２の出力
ポート４１から出力されるポート信号２８と、通常動作
時のＣＰＵへの割り込み信号２９とが入力され、チップ
全体テストモード信号２４により、チップ全体テストモ
ード信号２４がアクティブな時にはポート信号２８が選
択され、チップ全体テストモード信号２４がネガティブ
な時には割り込み信号２９が選択され、割り込み信号３
０としてＣＰＵマクロ３の割り込み端子４３に入力され
る。

【００３１】図２は、本発明の一実施例における共有レ
ジスタ１０の内容を示している。共有レジスタ１０は
ａ，ｂ，ｃの３本のレジスタから構成される。

【００３２】このうち共有レジスタａはＣＰＵマクロ３
がライト、ＤＳＰマクロ２がリードできるレジスタであ
り、ノーマルモードかチップ全体テストモードかを１ビ
ットで表す。

【００３３】共有レジスタｂは、ＣＰＵマクロ３がライ
ト、ＤＳＰマクロ２がリードできるレジスタであり、Ｄ
ＳＰマクロ２のマクロ間接続テストのモードを示すもの
である。ＣＰＵマクロ３をアクセスするＣＰＵマクロア
クセスモード、ロジックマクロ４をアクセスするロジッ
クマクロアクセスモード等がある。図２に示す例では、
共有レジスタｂは３ビットで構成されているため、７つ
のモードが設定できる。ただし、任意数のモードが設定
できるようにしてもよい。

【００３４】共有レジスタｃは、ＣＰＵマクロ３がリー
ド、ＤＳＰマクロ２がライトできるレジスタで、ＤＳＰ
マクロ２のマクロ間接続テストの結果を示すものであ
る。例えばＤＳＰマクロ２のステータスが正常であるこ
とを示すＤＳＰノーマルステータス１、２、…。ＤＳＰ
マクロ２のマクロ間接続テストの結果が異常であること
を示すＤＳＰエラーステータス１、２、…からなる。図
２では、共有レジスタｃは４ビットで構成される例を示
しているため、正常、異常それぞれ７つのステータスが
設定できる。ただし、任意数のステータスが設定できる
ようにしてもよい。

【００３５】図３及至図５は、本発明の一実施例におけ
る各マクロ接続テスト時のＣＰＵ及びＤＳＰの処理フロ
ー、図６はＤＳＰの割り込み処理フロー、図７はＣＰＵ
の割り込み処理フローを示す図である。

【００３６】まず、主に図３及至図５を参照して、各マ
クロ間接続テストの処理を中心としたフローについて説
明する。

【００３７】ＤＳＰマクロ２には、内蔵ＲＯＭに、予め
各マクロ間接続テスト用のプログラムが含まれている必
要がある。一方、ＣＰＵマクロ３は、信号入／出力端子
群６を用いて外部からテスト用のプログラムを読み込む
ことができる。このため、各マクロ間接続テストでは、
ＣＰＵマクロ３がマスターとして、ＤＳＰマクロ２がス
レーブとして動作する。

【００３８】まず、ＣＰＵマクロ３は、リセット後共有
レジスタａに、チップ全体テストモード“１”を設定
し、ＳＥＱナンバに“１”を設定する（ステップ１０
４）。すると、共有レジスタ１０から出力されるチップ
全体テストモード信号２４がアクティブとなり、セレク
タ１１、１２でポート信号２５、２６が選択される。

【００３９】ＣＰＵマクロ３は出力ポート４２をアクテ
ィブにすることにより、ＤＳＰマクロ２に割り込みをか
ける。ＣＰＵマクロ３は、その後、割り込み待機状態に
入る（ステップ１０６）。

【００４０】一方、ＤＳＰマクロ２は、リセット後待機
状態に入り、ＣＰＵマクロ３からの割り込みを待ってい
る（ステップ１０１）。そして、ＤＳＰマクロ２に、Ｃ
ＰＵマクロ３からの割り込みが入力されると、ＤＳＰマ
クロ２は共有レジスタａをリードし、チップ全体テスト
モード（“１”）であるかどうかを確認する（ステップ
１０２）。

【００４１】チップ全体テストモードでない場合は、通
常動作の処理へ移行する（ステップ１０３）。チップ全
体テストモードである場合は、共有レジスタｃにＤＳＰ
ノーマルステータス１（“０００１”）を設定し、ＣＡ
Ｔフラグを“１”に設定する。ＤＳＰマクロ２は出力ポ
ート４１をアクティブにすることによりＣＰＵマクロ３
に割り込みをかける（ステップ１０５）。ＤＳＰマクロ
２は、その後割り込み待機状態に入る（ステップ１１
０）。

【００４２】ＣＰＵマクロ３は、ＤＳＰマクロ２から割
り込みが入力されると、共有レジスタｃをリードする
（ステップ１０７）。共有レジスタｃの値がＤＳＰノー
マルステータス１を示していなければ、エラー処理へ移
行する（ステップ１０９）。一方、ＤＳＰノーマルステ
ータス１を示していれば、共有レジスタｂにＣＰＵマク
ロアクセスモードを設定して、ＤＳＰマクロ２へ割り込
みをかける（ステップ１０８）。

【００４３】その後、ＣＰＵマクロ３は割り込み待機状
態に移行する（ステップ１１５）。ＤＳＰマクロ２は、
ＣＰＵマクロ３から割り込みが入力されると、共有レジ
スタｂをリードする（ステップ１１１）。共有レジスタ
ｂの値がＣＰＵマクロアクセスモードを示していなけれ
ば、該当する割り込み処理へ移行する（ステップ１１
２）。ＣＰＵマクロアクセスモードを示していれば、Ｃ
ＰＵマクロアクセステストを実行する（ステップ１１
３）。

【００４４】ＣＰＵマクロアクセステストは、ＤＳＰマ
クロ２がＣＰＵマクロ３にアクセスするテストであり、
これとＣＰＵマクロ３側で行われるＤＳＰマクロアクセ
ステストと合わせて、ＤＳＰマクロ２とＣＰＵマクロ３
との接続テストが行われる。

【００４５】ＣＰＵマクロアクセステストの結果、正常
終了後は共有レジスタｃにＤＳＰノーマルレジスタ２を
設定し、異常終了時はＤＳＰエラーステータス２を設定
する。その後、ＣＰＵマクロ３に割り込みをかけ、割り
込み待機状態に移行する（ステップ１１４）。

【００４６】ＣＰＵマクロ３は、ＤＳＰマクロ２から割
り込みが入力されると共有レジスタｃをリードする（ス
テップ１１６）。共有レジスタｃの値がＤＳＰノーマル
ステータス２を示していなければ、エラー処理へ移行す
る（ステップ１２０）。ＤＳＰノーマルステータス２を
示していれば、ＤＳＰマクロアクセステストを実行する
（ステップ１１７）。

【００４７】ＤＳＰマクロアクセステストは、ＣＰＵマ
クロ３がＤＳＰマクロ２にアクセスするテストであり、
これと前記ＣＰＵマクロアクセステストと合わせて、Ｄ
ＳＰマクロ２とＣＰＵマクロ３との接続テストが行われ
る。

【００４８】ＤＳＰマクロアクセステストの結果、異常
終了時はエラー処理を実行する（ステップ１２１）。一
方、正常終了時は共有レジスタｂにロジックマクロアク
セスモードを設定し、ＤＳＰマクロ２に割り込みをかけ
（ステップ１１９）、割り込み待機状態に移行する（ス
テップ１２５）。ＤＳＰマクロ２は、ＣＰＵマクロ３か
ら割り込みが入力されると、共有レジスタｂをリードす
る（ステップ１２２）。共有レジスタｂの値がロジック
マクロアクセスモードを示していなければ、該当する割
り込み処理へ移行する（ステップ１２３）。

【００４９】ロジックマクロアクセスモードを示してい
れば、ロシックマクロアクセステストを実行する（ステ
ップ１２４）。ロジックマクロアクセステストはＤＳＰ
マクロ２がロジックマクロ４にアクセスするテストであ
り、これにより、ＤＳＰマクロ２とロジックマクロ４と
の接続テストが行われる。

【００５０】ロジックマクロアクセステストの結果、正
常終了時には共有レジスタｃにＤＳＰノーマルレジスタ
３を設定し、異常終了時はＤＳＰエラーステータス３を
設定する。その後、ＣＰＵマクロ３に割り込みをかけ、
割り込み待機状態に移行する。

【００５１】ＣＰＵマクロ３は、ＤＳＰマクロ２から割
り込みが入力されると、共有レジスタｃをリードする
（ステップ１２６）。共有レジスタｃの値がＤＳＰノー
マルステータス３を示していなければ、エラー処理へ移
行する（ステップ１２９）。ＤＳＰノーマルステータス
３を示していれば、ロジックマクロアクセステストを実
行する（ステップ１２７）。

【００５２】ロジックマクロアクセステストはＣＰＵマ
クロ３がロジックマクロ４にアクセスするテストであ
り、これにより、ＣＰＵマクロ３とロシックマクロ４と
の接続テストが行われる。ロジックマクロアクセステス
トの結果、異常終了時はエラー処理を実行する。正常終
了時は共有レジスタｂにｘｘｘモードを設定し、ＤＳＰ
マクロ２に割り込みをかけ（ステップ１３１）、割り込
み待機状態に移行する（ステップ１３６）。

【００５３】以下同様に、ＣＰＵマクロ３は必要に応じ
てＤＳＰマクロ２に対し、他のあるいは細分化されたマ
クロ接続テストモードを設定し、ＤＳＰマクロ２は、マ
クロ接続テストの結果をＣＰＵマクロ３に返し、ＣＰＵ
マクロ３は自らのテストプログラムにより必要に応じ
て、他のあるいは細分化されたマクロ接続テストを実行
する。以上、図３及至図５を主に用いて各マクロ間接続
テストの処理を中心としたフローについて説明した。

【００５４】次に、図６、及び図７を主に用いて、割り
込み処理を中心としたフローについて説明する。ＤＳＰ
マクロ２の割り込み処理は、ＣＰＵマクロ３からの割り
込みを受け付けると、まずＣＡＴフラグが“１”である
か否かを判定する。ＣＡＴフラグが“１”でない場合は
（ステップ２０１のＮｏ分岐）、共有レジスタａをリー
ドし、チップ全体テストモードか否かを判定し（ステッ
プ２０２）、それ以降は図３及至図５で示されたフロー
の通りである。

【００５５】ＣＡＴフラグが“１”である場合は（ステ
ップ２０１のＹｅｓ分岐）、共有レジスタｂをリードし
（ステップ２０５）、その値によりＣＰＵマクロアクセ
ステスト、ロジックマクロアクセステスト等、ＤＳＰマ
クロ２が主体となる各種マクロ間接続テストを実行する
（ステップ２０６、２０８、２１０）。それぞれのマク
ロ間接続テストの結果、正常終了時はノーマルステータ
スを、異常終了時はエラーステータスを、共有レジスタ
ｃに設定し、ＣＰＵマクロ３に割り込みをかけ、ＤＳＰ
マクロ２は割り込み処理から復帰する（ステップ２０
７、２０９、２１１）。

【００５６】ＣＰＵマクロ３の割り込み処理は、ＤＳＰ
マクロ２からの割り込みを受け付けると、共有レジスタ
ｃをリードし（ステップ３０１）、その値がＳＥＱナン
バにより予期された値であった場合は、ＤＳＰマクロア
クセステスト（ステップ３０５）、ロジックマクロアク
セステスト（ステップ３０９）等、ＣＰＵマクロ３が主
体となる各種マクロ間接続テストを実行する。

【００５７】共有レジスタｃの値がＳＥＱナンバにより
予期されなかった値であった場合、あるいはそれぞれの
マクロ間接続テストの結果エラーが認められた場合はＣ
ＰＵマクロ３の外部メモリ空間にそれぞれのエラー状態
を示すエラー処理を実行する（ステップ３１２）。

【００５８】それぞれのマクロ間接続テストの結果、問
題が無い場合には、共有レジスタｂにＤＳＰマクロ２の
マクロ間接続テストのモードを設定して、ＳＥＱナンバ
をインクリメントし、ＤＳＰマクロ２に割り込みをか
け、ＣＰＵマクロ３は割り込み処理から復帰する。

【００５９】次に、本発明の第二の実施例について説明
する。

【００６０】図８は、本発明の第二の実施例の半導体装
置の構成を示している。以下では、本発明の第二の実施
例と前記第一の実施形例との相違点を説明する。

【００６１】ＣＰＵマクロ３の出力ポート４２から出力
されるポート信号３１は、ＤＳＰマクロ２の割り込み端
子４０に入力される。また、ＤＳＰマクロ２の出力ポー
ト４１から出力されるポート信号３２は、ＣＰＵマクロ
３の割り込み端子４３に入力される。

【００６２】前記第一の実施例では、マクロ間接続テス
ト時に使用する割り込み信号と通常動作時に使用する割
り込み信号とをセレクタにより切り替えていたが、本発
明の第二の実施例では、通常動作との区別なく、マクロ
間接続テスト用の割り込みを割り込み端子に直接入力し
ている。これは割り込みリソースに余裕がある場合に可
能となることではあるが、通常動作時とマクロ間接続テ
スト時とで、物理的な配線接続に違いが生まれないこと
により、より信頼性の高い各マクロ間接続テストが行え
る。

【００６３】

【発明の効果】以上説明したように本発明によれば、Ｄ
ＳＰマクロに内蔵されるアプリケーション用ＲＯＭに内
蔵するプログラムに、チップ全体テストモード処理を設
けることにより、外部端子からインストラクションを与
えることなく、各マクロ間相互接続確認テストを行うこ
とができるため、端子を増やすことなく、各マクロ間接
続テストを行える、という効果を奏する。

【００６４】本発明によれば、従来の端子を増やして各
マクロ間接続テストを行う場合に比べ大幅に端子を削減
することができるため、半導体装置のパッケージ面積及
びチップ面積の縮小につながり、実装容易性、半導体装
置の低コスト化を達成する、という効果を奏する。

【００６５】また、本発明によれば、従来の、端子数は
同一で各マクロ間接続テストを行わない場合に比べ、著
しく半導体装置の信頼性を向上させることができ、歩留
まりを向上し、最終的には半導体装置のコスト低減に寄
与する、という効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体装置の構成を示
す図である。

【図２】本発明の第１の実施例における共有レジスタの
内容の一例を示す図である。

【図３】本発明の第１の実施例における各マクロ接続テ
スト時のＣＰＵ及びＤＳＰの処理フローを示す図であ
る。

【図４】本発明の第１の実施例における各マクロ接続テ
スト時のＣＰＵ及びＤＳＰの処理フローを示す図であ
る。

【図５】本発明の第１の実施例における各マクロ接続テ
スト時のＣＰＵ及びＤＳＰの処理フローを示す図であ
る。

【図６】本発明の第１の実施例におけるＤＳＰの割り込
み処理フローを示す図である。

【図７】本発明の第１の実施例におけるＣＰＵの割り込
み処理フローを示す図である。

【図８】本発明の第２の実施例の半導体装置の構成を示
す図である。

【図９】従来の半導体装置の構成を示すブロック図であ
る。

【符号の説明】

１半導体装置２ＤＳＰマクロ３ＣＰＵマクロ４ロジックマクロ５、６、７信号入／出力端子群１０共有レジスタ１１、１２セレクタ２０、２２アドレス／制御バス２１、２３データバス２４チップ全体テストモード信号２５、２８、３１、３２ポート信号２６、２７、２９、３０割り込み信号４０、４３割り込み端子４１、４２出力ポート

Claims

【特許請求の範囲】

【請求項１】複数のデータ処理プロセッサを含む複数の
マクロを搭載した半導体装置のマクロ間接続テストの方
法であって、前記データ処理プロセッサにマクロ間接続テストを行わ
せるためのプログラムを内蔵したことを特徴とする半導
体装置のテスト方法。
【請求項２】複数のデータ処理プロセッサを含む複数の
マクロを搭載した半導体装置のマクロ間接続テストのテ
スト方法において、前記データ処理プロセッサの少なくとも一つに、マクロ
間接続テストを行わせるためのプログラムを内蔵し、外
部端子から前記データ処理プロセッサにデータインスト
ラクションを与えることなく、各マクロ間相互接続確認
テストを行うことを可能としたことを特徴とする半導体
装置のテスト方法。
【請求項３】前記マクロ間接続テストを行わせるための
プログラムを内蔵したデータ処理プロセッサマクロが信
号入力出力端子群を用いて外部からテスト用のプログラ
ムを読み込むことができるＣＰＵマクロ以外のデータ処
理プロセッサマクロである、ことを特徴とする請求項２
記載の半導体装置のテスト方法。
【請求項４】ＣＰＵ、ＤＳＰ等複数のデータ処理プロセ
ッサを含む複数のマクロを搭載した半導体装置のマクロ
間接続テストのテスト方法において、信号入力出力端子群を用いて外部からテスト用のプログ
ラムを読み込むことができるＣＰＵ以外の前記ＤＳＰな
どデータ処理プロセッサのマクロには、内蔵読み出し専
用メモリに、予めマクロ間接続テスト用のプログラムを
記憶しておき前記外部端子から前記ＤＳＰ等のデータ処
理プロセッサにデータインストラクションを与えること
なく、各マクロ間相互接続確認テストを行うことを可能
としたことを特徴とする半導体装置のテスト方法。
【請求項５】前記ＣＰＵと前記データ処理プロセッサマ
クロ間に、ノーマルモード／チップ全体テストモード、
前記データ処理プロセッサマクロのアクセスモード、前
記データ処理プロセッサマクロのステータス情報を含む
共有レジスタを備え、前記ＣＰＵと前記データ処理プロ
セッサマクロ間では、割り込み及び前記共有レジスタに
設定された値により各マクロ間相互接続確認テストの実
行を制御する、ことを特徴とする請求項４記載の半導体
装置のテスト方法。
【請求項６】ＣＰＵ、ＤＳＰ等複数のデータ処理プロセ
ッサを含む複数のマクロを搭載した半導体装置におい
て、信号入力出力端子群を用いて外部からテスト用のプログ
ラムを読み込むことができるＣＰＵ以外の前記ＤＳＰな
どデータ処理プロセッサのマクロが、内蔵読み出し専用
メモリに、予め各マクロ間接続テスト用のプログラムを
保持し、前記ＣＰＵと前記データ処理プロセッサマクロ
間に、ノーマルモード／チップ全体テストモード、前記
データ処理プロセッサマクロがアクセスモード、前記デ
ータ処理プロセッサマクロのステータス情報を含む共有
レジスタを備え、前記外部端子から前記ＤＳＰ等のデータ処理プロセッサ
にデータインストラクションを与えることなく、各マク
ロ間相互接続確認テストを行うことを可能としたことを
特徴とする半導体装置。