JPH10332788A - フリップフロップ回路および集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 スキャンパステストの対象外とするマクロセ
ルの入出力端子に設ける回路の規模を削減する。 【解決手段】 入力端子１１１から出力端子１１２まで
直列に配置された二個のラッチ回路１１９，１２０をテ
ストモードの切替信号に対応して導通状態に保持する切
替回路１５１を設け、入力データを二個のラッチ回路１
１９１２０で交互にラッチする状態と、入力データを変
化させることなく出力する状態とを、フリップフロップ
回路１０５，１０６の内部で切り替え、これらの状態を
実現するためのフリップフロップ回路１０５，１０６を
迂回する配線やセレクタ回路を不要とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スキャンパステス
トが周囲の回路とは分離して実行されるマクロセルの入
力端子と出力端子とに接続されるフリップフロップ回路
と、このフリップフロップ回路がマクロセルの入力端子
と出力端子とに接続されている集積回路装置とに関す
る。

【０００２】

【従来の技術】従来、集積回路装置のテスト法としてス
キャンパステスト法があり、このテスト法では自動作成
プログラムによりテストパターンを作成することが一般
的である。しかし、集積回路装置の内部にＲＡＭ(Ｒand
am Ａcess Ｍemory)等のマクロセルが存在する場合、
これは周囲の回路とは分離してテストされるため、例え
ば、その入力と出力との配線にはテストパターンを保持
するためにフリップフロップ回路が設けられる。

【０００３】ただし、このフリップフロップ回路はスキ
ャンパステスト法のためのデバイスであって通常動作で
は不要なので、このフリップフロップ回路を迂回する配
線も形成され、この配線とフリップフロップ回路の配線
とを選択するセレクタ回路も設けられる。

【０００４】上述のような集積回路装置の一従来例を図
５ないし図７を参照して以下に説明する。なお、図５は
集積回路装置の要部を示すブロック図、図６はフリップ
フロップ回路の内部構造を示す回路図、図７はセレクタ
回路の内部構造を示す回路図である。

【０００５】ここで例示する集積回路装置１は、図５に
示すように、スキャンパステストが周囲の回路とは分離
して実行されるマクロセル２を具備しており、このマク
ロセル２の入力と出力との配線３，４にはフリップフロ
ップ回路５，６が設けられている。

【０００６】さらに、これらのフリップフロップ回路
５，６を迂回する配線７，８も、前記配線３，４と並列
に形成されており、これらの配線３，４および配線７，
８はセレクタ回路９，１０に接続されている。このセレ
クタ回路９，１０には、制御回路１１が接続されてお
り、この制御回路１１がテストモードの切替信号を発生
する。

【０００７】前記フリップフロップ回路５，６は、図６
に示すように、前記マクロセル２の処理データの入力端
子２１および出力端子２２、シフトモードの切替信号の
入力端子２３、スキャンモードの切替信号の入力端子２
４、クロック信号の入力端子２５、等を具備している。

【０００８】処理データの入力端子２１には、インバー
タ回路２６、トランスファゲート２７、第一のラッチ回
路２８、第二のラッチ回路２９、インバータ回路３０、
等が直列に接続されており、このインバータ回路３０
が、前記出力端子２２に接続されている。

【０００９】前記ラッチ回路２８，２９は、その入力端
子から出力端子まで連通する配線３１，３２に、トラン
スファゲート３３，３４とインバータ回路３５，３６と
が直列に配置されている。そして、この第一のインバー
タ回路３５，３６の出力端子から入力端子に帰還する配
線３７，３８が形成されており、この配線にインバータ
回路３９，４０とトランスファゲート４１，４２とが直
列に配置されている。

【００１０】前記トランスファゲート３３，３４，４
１，４２は、ｐチャネルとｎチャネルとのＭＯＳ(Ｍeta
l Ｏxide Ｓemiconductor)トランジスタのソース同士
とドレイン同士とを接続したもので、ｐチャネルとｎチ
ャネルとのトランジスタのゲートがクロック信号の入力
端子として使用される。

【００１１】シフトモードの切替信号の入力端子２３
は、処理データの入力端子２１と並列に設けられてお
り、トランスファゲート４３を介して前記第一のラッチ
回路２８の入力端子に接続されている。スキャンモード
の切替信号の入力端子２４には、二個のインバータ回路
４４，４５が直列に接続されており、これらのインバー
タ回路４４，４５の出力端子は前記トランスファゲート
２７，４３に接続されている。クロック信号の入力端子
２５にも、二個のインバータ回路４６，４７が直列に接
続されており、これらのインバータ回路４６，４７の出
力端子は、前記ラッチ回路２８，２９のトランスファゲ
ート３３，３４，４１，４２に接続されている。

【００１２】前記セレクタ回路９，１０は、前記配線
３，４に接続された処理データの入力端子５１、前記配
線７，８に接続された処理データの入力端子５２、処理
データの出力端子５３、前記制御回路１１に接続された
切替信号の入力端子５４、等を具備している。

【００１３】前記入力端子５１には、インバータ回路５
５、トランスファゲート５６、インバータ回路５７、が
直列に接続されており、このインバータ回路５７が前記
出力端子５３に接続されている。前記入力端子５２に
も、インバータ回路５８とトランスファゲート５９とが
接続されており、このトランスファゲート５９が前記イ
ンバータ回路５７を介して前記出力端子５３に接続され
ている。前記トランスファゲート５６，５９は接続され
ており、切替信号の入力端子５４に直列に接続された二
個のインバータ回路６０，６１の出力端子が前記トラン
スファゲート５６，５９に接続されている。

【００１４】上述のような構造の集積回路装置１では、
通常の動作時には制御回路１１がセレクタ回路９にフリ
ップフロップ回路５，６を迂回した配線７，８を選択さ
せるので、入力データはフリップフロップ回路５を介す
ることなくマクロセル２に入力され、マクロセル２の出
力データはフリップフロップ回路６を介することなく出
力される。

【００１５】スキャンパステストを実行する場合、制御
回路１１がセレクタ回路９にフリップフロップ回路５，
６の配線３，４を選択させ、これらのフリップフロップ
回路５，６をマクロセル２の入力端子と出力端子と接続
する。

【００１６】

【発明が解決しようとする課題】上述のような集積回路
装置１では、セレクタ回路９，１０によりフリップフロ
ップ回路５，６が配置された配線３，４と迂回した配線
７，８とを切り替えてマクロセル２に接続するので、通
常動作とスキャンパステストとの両方を支障無く実行す
ることができる。

【００１７】しかし、このためにセレクタ回路９，１０
や配線７，８を必要としており、回路が大規模となって
生産性も低下している。特に、セレクタ回路９，１０
は、多数のインバータ回路５５等やトランスファゲート
５６等からなるので、構造が複雑で回路の規模も大き
い。例えば、上述した集積回路装置１の場合、フリップ
フロップ回路５，６とセレクタ回路９，１０とでは、ゲ
ート数は全部で１３個にもなる。

【００１８】本発明は上述のような課題に鑑みてなされ
たものであり、通常動作とスキャンパステストとの両方
を支障無く実行することができる集積回路装置の規模を
縮小できるフリップフロップ回路と、通常動作とスキャ
ンパステストとの両方を支障無く実行することができて
規模が縮小された集積回路装置とを提供することを目的
とする。

【００１９】

【課題を解決するための手段】本発明のフリップフロッ
プ回路は、スキャンパステストが周囲の回路とは分離し
て実行されるマクロセルの入力端子と出力端子とに接続
されるフリップフロップ回路であって、データの入力端
子から出力端子まで連通する配線に二個のラッチ回路が
直列に配置され、これらのラッチ回路は、入力端子から
出力端子まで連通する第一配線にトランスファゲートと
インバータ回路とが直列に配置されるとともに、前記イ
ンバータ回路の出力端子から入力端子に帰還する第二配
線にインバータ回路とトランスファゲートとが直列に配
置され、クロック信号の入力端子が前記トランスファゲ
ートの各々に接続され、クロック信号により前記ラッチ
回路の二個の前記トランスファゲートを導通状態と不通
状態とに交互に変化させて入力データを二個の前記ラッ
チ回路で交互にラッチするフリップフロップ回路におい
て、テストモードの切替信号の入力端子と、テストモー
ドの切替信号に対応して二個の前記ラッチ回路を導通状
態に保持する切替回路とを具備している。

【００２０】従って、テストモードの切替信号に対応し
て切替回路が二個のラッチ回路を導通状態に保持する
と、フリップフロップ回路の入力データは内部の二個の
ラッチ回路を介して変化することなく出力される。テス
トモードの切替信号に対応して切替回路が二個のラッチ
回路の導通状態を解除すると、フリップフロップ回路は
入力データを二個のラッチ回路で交互にラッチする通常
動作を実行する。

【００２１】なお、本発明で云う各種回路は、その機能
を実現するように形成されていれば良く、例えば、薄膜
技術により各種回路を一様に形成すること、各々独立し
たチップからなる回路を結線すること、これらの組み合
わせ、等を許容する。

【００２２】上述のようなフリップフロップ回路におけ
る他の発明としては、切替回路は、クロック信号の入力
端子にも接続されており、クロック信号とラッチ回路を
導通状態に保持する制御信号とをテストモードの切替信
号に対応して選択的に出力する。従って、切替回路がテ
ストモードの切替信号に対応して制御信号をラッチ回路
に出力すると、フリップフロップ回路の入力データは内
部の二個のラッチ回路を介して変化することなく出力さ
れる。クロック信号をラッチ回路に出力すると、フリッ
プフロップ回路は入力データを二個のラッチ回路で交互
にラッチする通常動作を実行する。

【００２３】上述のようなフリップフロップ回路におけ
る他の発明としては、切替回路は、切替信号に対応して
ラッチ回路の第一配線のトランスファゲートを導通状態
に保持するとともに第二配線のトランスファゲートを不
通状態に保持する。従って、切替回路により切替信号に
対応してラッチ回路の第一配線のトランスファゲートを
導通状態に保持するとともに第二配線のトランスファゲ
ートを不通状態に保持されると、ラッチ回路は入力デー
タを第一配線のトランスファゲートに通過させてからイ
ンバータ回路で反転させるので、二個のラッチ回路を通
過した出力データは入力時と同一の状態で出力される。

【００２４】上述のようなフリップフロップ回路におけ
る他の発明としては、入力端子から出力端子まで連通す
る配線に二個のラッチ回路が直列に配置されたデータラ
インが複数に形成されており、一個の切替回路が複数の
前記データラインのラッチ回路に共通に接続されてい
る。従って、複数のデータラインのラッチ回路が一個の
切替回路で制御される。

【００２５】本発明の集積回路装置は、スキャンパステ
ストが周囲の回路とは分離して実行される少なくとも一
個のマクロセルと、該マクロセルの入力端子と出力端子
とに接続された本発明のフリップフロップ回路と、該フ
リップフロップ回路のテストモードの切替信号の入力端
子に接続された制御回路と、を具備している。

【００２６】従って、制御回路が出力するテストモード
の切替信号により、マクロセルの両端に接続されたフリ
ップフロップ回路が通常状態とテスト状態とに切り替わ
る。通常状態では、フリップフロップ回路は入力データ
を二個のラッチ回路で変化させることなく出力するの
で、マクロセルは各種データを支障無く入力および出力
することができる。テスト状態では、フリップフロップ
回路は入力データを二個のラッチ回路で交互にラッチす
るので、マクロセルをスキャンパステストの対象外とし
てもテストパターンをフリップフロップ回路で保持する
ことができる。

【００２７】

【発明の実施の形態】本発明の実施の第一の形態を図１
および図２を参照して以下に説明する。なお、本実施の
形態に関して前述した一従来例と同一の部分は、同一の
名称を使用して詳細な説明は省略する。図１は本実施の
形態のフリップフロップ回路の内部構造を示す回路図、
図２は本実施の形態の集積回路装置の要部を示すブロッ
ク図である。

【００２８】本実施の形態の集積回路装置１０１は、図
２に示すように、一従来例として前述した集積回路装置
１と同様に、スキャンパステストが周囲の回路とは分離
して実行されるマクロセル１０２を具備しており、この
マクロセル１０２の入力と出力との配線１０３，１０４
に、本実施の形態のフリップフロップ回路１０５，１０
６が設けられている。しかし、前述した集積回路装置１
とは相違して、前記フリップフロップ回路１０５，１０
６を迂回する配線やセレクタ回路は設けられておらず、
制御回路１０７は前記フリップフロップ回路１０５，１
０６に接続されている。

【００２９】つまり、本実施の形態のフリップフロップ
回路１０５，１０６は、図１に示すように、前記マクロ
セル１０２の処理データの入力端子１１１および出力端
子１１２、シフトモードの切替信号の入力端子１１３、
スキャンモードの切替信号の入力端子１１４、クロック
信号の入力端子１１５、等とともにテストモードの切替
信号の入力端子１１６も具備している。

【００３０】処理データの入力端子１１１には、インバ
ータ回路１１７、トランスファゲート１１８、第一のラ
ッチ回路１１９、第二のラッチ回路１２０、インバータ
回路１２１、等が直列に接続されており、このインバー
タ回路１２１が、前記出力端子１１２に接続されてい
る。

【００３１】前記ラッチ回路１１９，１２０は、その入
力端子から出力端子まで連通する配線１３１，１３２
に、トランスファゲート１３３，１３４とインバータ回
路１３５，１３６とが直列に配置されている。そして、
この第一のインバータ回路１３５，１３６の出力端子か
ら入力端子に帰還する配線１３７，１３８が形成されて
おり、この配線にインバータ回路１３９，１４０とトラ
ンスファゲート１４１，１４２とが直列に配置されてい
る。

【００３２】シフト信号の入力端子１１３は、処理デー
タの入力端子１１１と並列に設けられており、トランス
ファゲート１４３を介して前記第一のラッチ回路１１９
の入力端子に接続されている。スキャンモードの切替信
号の入力端子１１４には、二個のインバータ回路１４
４，１４５が直列に接続されており、これらのインバー
タ回路１４４，１４５の出力端子は前記トランスファゲ
ート１１８，１４３に接続されている。

【００３３】そして、クロック信号の入力端子１１５と
テストモードの切替信号の入力端子１１６とには、切替
回路１５１が接続されており、この切替回路１５１が前
記ラッチ回路１１９，１２０のトランスファゲート１３
３，１３４，１４１，１４２に接続されている。

【００３４】より詳細には、前記切替回路１５１では、
前記入力端子１１５，１１６がノアゲート１５２に接続
されており、このノアゲート１５２にインバータ回路１
５３が接続されている。前記ノアゲート１５２と前記イ
ンバータ回路１５３との出力端子は、第二の前記ラッチ
回路１２０の二個の前記トランスファゲート１３４，１
４２の各々の一対のクロック信号の入力端子に接続され
ている。

【００３５】また、前記入力端子１１６にはインバータ
回路１５４が接続されており、このインバータ回路１５
４と前記入力端子１１５とがナンドゲート１５５に接続
されている。このナンドゲート１５４にはインバータ回
路１５６が接続されており、前記ナンドゲート１５４と
前記インバータ回路１５６との出力端子が第一の前記ラ
ッチ回路１１９の二個の前記トランスファゲート１３
３，１４１の各々の一対のクロック信号の入力端子に接
続されている。

【００３６】上述のような構成において、本実施の形態
の集積回路装置１０１も、通常動作とスキャンパステス
トとの両方を支障無く実行することができる。より詳細
には、集積回路装置１０１がスキャンパステストを実行
する場合、制御回路１０７はテストモードの切替信号と
してフリップフロップ回路１０５，１０６の入力端子１
１６をロー状態とする。

【００３７】すると、この入力端子１１６に接続されて
いるノアゲート１５２は、他方の入力端子１１５から入
力されるクロック信号を反転して出力するので、このク
ロック信号とインバータ回路１５３を介した反転クロッ
クとが、第二のラッチ回路１２０のトランスファゲート
１３４，１４２に制御信号として出力される。

【００３８】同時に、入力端子１１６にインバータ回路
１５４を介して接続されているナンドゲート１５５も、
他方の入力端子１１５から入力されるクロック信号を反
転して出力するので、この反転クロックとインバータ回
路１５６を介したクロック信号とが、第一のラッチ回路
１１９のトランスファゲート１３３，１４１に制御信号
として出力される。

【００３９】従って、フリップフロップ回路１０５，１
０６は、クロック信号に対応して入力データを二個のラ
ッチ回路１１９，１２０で交互にラッチするので、マク
ロセル１０２を分離したスキャンパステストを容易に実
行することができる。

【００４０】一方、集積回路装置１０１が通常動作を実
行する場合、制御回路１０７はテストモードの切替信号
としてフリップフロップ回路１０５，１０６の入力端子
１１６をハイ状態とする。

【００４１】すると、この入力端子１１６に接続されて
いるノアゲート１５２は、他方の入力端子１１５から入
力されるクロック信号には関係なくロー信号を出力する
ので、このロー信号とインバータ回路１５３を介したハ
イ信号とが、第二のラッチ回路１２０のトランスファゲ
ート１３４，１４２に制御信号として出力される。

【００４２】同時に、入力端子１１６にインバータ回路
１５４を介して接続されているナンドゲート１５５も、
他方の入力端子１１５から入力されるクロック信号には
関係なくロー信号を出力するので、このロー信号とイン
バータ回路１５６を介したハイ信号とが、第一のラッチ
回路１１９のトランスファゲート１３３，１４１に制御
信号として出力される。

【００４３】従って、第一第二のラッチ回路１１９，１
２０では、第一配線１３１，１３２のトランスファゲー
ト１３３，１３４が導通状態に保持されるとともに、第
二配線１３７，１３８のトランスファゲート１４１，１
４２が不通状態に保持されることになる。このような状
態では、第一のラッチ回路１１９は入力データを第一配
線１３１のインバータ回路１３５で反転させてからトラ
ンスファゲートを通過させるので、二個のラッチ回路を
通過した出力データは入力時と同一の状態で出力され
る。

【００４４】つまり、フリップフロップ回路１０５は、
入力データを変化させることなくマクロセル１０２に出
力し、このマクロセル１０２の出力データは、フリップ
フロップ回路１０６で変化されることなく出力されるの
で、マクロセル１０２はフリップフロップ回路１０５，
１０６が存在しない状態と同様に機能することができ
る。

【００４５】本実施の形態の集積回路装置１０１は、上
述のように通常動作とスキャンパステストとの両方を支
障無く実行することができるが、このためにフリップフ
ロップ回路１０５，１０６を迂回する配線やセレクタ回
路を必要とすることがないので、回路を縮小して生産性
を向上させることができる。例えば、本実施の形態の集
積回路装置１０１の場合、フリップフロップ回路１０
５，１０６のゲート数は全部で１１個であり、一従来例
の１３個に比較して二割近い削減となっている。

【００４６】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではフリップフロップ回路１
０５，１０６の入力端子１１１，１１３から出力端子１
１２まで連通する配線に二個のラッチ回路１１９，１２
０が直列に配置されたデータラインが一つであることを
例示したが、図３および図４に示すように、上述のよう
なデータラインを複数とすることも可能である。

【００４７】この一変形例の集積回路装置２０１では、
マクロセル２０２が二ビットの処理データに対応してい
る。このため、フリップフロップ回路２０３，２０４の
二個のラッチ回路１１９，１２０が直列に配置されたデ
ータライン２０５，２０６が二個であるが、この二個の
データライン２０５，２０６の各々の二個のラッチ回路
１１９，１２０に接続されている切替回路１５１は一個
である。つまり、一個の切替回路１５１で二個のデータ
ラインの全部で四個のラッチ回路１１９，１２０を動作
制御することができるので、従来の二ビットのフリップ
フロップ回路（図示せず）に比較してゲート数を良好に
削減して回路規模を縮小することができる。

【００４８】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。

【００４９】請求項１記載の発明のフリップフロップ回
路は、スキャンパステストが周囲の回路とは分離して実
行されるマクロセルの入力端子と出力端子とに接続され
るフリップフロップ回路であって、データの入力端子か
ら出力端子まで連通する配線に二個のラッチ回路が直列
に配置され、これらのラッチ回路は、入力端子から出力
端子まで連通する第一配線にトランスファゲートとイン
バータ回路とが直列に配置されるとともに、前記インバ
ータ回路の出力端子から入力端子に帰還する第二配線に
インバータ回路とトランスファゲートとが直列に配置さ
れ、クロック信号の入力端子が前記トランスファゲート
の各々に接続され、クロック信号により前記ラッチ回路
の二個の前記トランスファゲートを導通状態と不通状態
とに交互に変化させて入力データを二個の前記ラッチ回
路で交互にラッチするフリップフロップ回路において、
テストモードの切替信号の入力端子と、テストモードの
切替信号に対応して二個の前記ラッチ回路を導通状態に
保持する切替回路と、を具備していることにより、テス
トモードの切替信号によりフリップフロップ回路が入力
データを二個のラッチ回路で交互にラッチする状態と入
力データを変化させることなく出力する状態とを切り替
えることができるので、これらの状態を実現するために
フリップフロップ回路を迂回する配線やセレクタ回路を
必要とすることがなく、このフリップフロップ回路をマ
クロセルに接続した集積回路装置のゲート数を削減して
回路規模を縮小することができる。

【００５０】請求項２記載の発明は、請求項１記載のフ
リップフロップ回路であって、切替回路は、クロック信
号の入力端子にも接続されており、クロック信号とラッ
チ回路を導通状態に保持する制御信号とをテストモード
の切替信号に対応して選択的に出力することにより、二
個のラッチ回路が入力データを交互にラッチする状態と
入力データを変化させることなく出力する状態とを簡単
に切り替えることができる。

【００５１】請求項３記載の発明は、請求項１または２
記載のフリップフロップ回路であって、切替回路は、切
替信号に対応してラッチ回路の第一配線のトランスファ
ゲートを導通状態に保持するとともに第二配線のトラン
スファゲートを不通状態に保持することにより、二個の
ラッチ回路で入力データを変化させることなく出力する
状態を簡単に実現することができる。

【００５２】請求項４記載の発明は、請求項１ないし３
の何れか一記載のフリップフロップ回路であって、入力
端子から出力端子まで連通する配線に二個のラッチ回路
が直列に配置されたデータラインが複数に形成されてお
り、一個の切替回路が複数の前記データラインのラッチ
回路に共通に接続されていることにより、フリップフロ
ップ回路とマクロセルとが複数の処理データに対応して
いる集積回路装置のゲート数を削減して回路規模を縮小
することができる。

【００５３】請求項５記載の発明の集積回路装置は、ス
キャンパステストが周囲の回路とは分離して実行される
少なくとも一個のマクロセルと、該マクロセルの入力端
子と出力端子とに接続された請求項１ないし４の何れか
一記載のフリップフロップ回路と、該フリップフロップ
回路のテストモードの切替信号の入力端子に接続された
制御回路と、を具備していることにより、通常状態では
マクロセルが入出力する処理データをフリップフロップ
回路が変化させることがなく、テスト状態ではマクロセ
ルに入出力されるテストパターンをフリップフロップ回
路が保持するので、マクロセルを使用した通常動作とマ
クロセルを対象外としたテストとの両方を良好に実行す
ることができ、これをゲート数が削減された小さい規模
で実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態のフリップフロップ回路
の内部構造を示す回路図である。

【図２】本発明の実施の一形態の集積回路装置の要部を
示すブロック図である。

【図３】一変形例のフリップフロップ回路の内部構造を
示す回路図である。

【図４】一変形例の集積回路装置の要部を示すブロック
図である。

【図５】一従来例の集積回路装置の要部を示すブロック
図である。

【図６】一従来例のフリップフロップ回路の内部構造を
示す回路図である。

【図７】一従来例のセレクタ回路の内部構造を示す回路
図である。

【符号の説明】

１ 集積回路装置 ２ マクロセル ３，４ 配線 ５，６ フリップフロップ回路 ７，８ 配線 ９，１０ セレクタ回路 １１ 制御回路 ２１，２３〜２５ 入力端子 ２２ 出力端子 ２６ インバータ回路 ２７ トランスファゲート ２８，２９ ラッチ回路 ３０ インバータ回路 ３１，３２ 配線 ３３，３４ トランスファゲート ３５，３６ インバータ回路 ３７，３８ 配線 ３９，４０ インバータ回路 ４１，４２ トランスファゲート ４４〜４７ インバータ回路 ５１，５２，５４ 入力端子 ５３ 出力端子 ５５ インバータ回路 ５６ トランスファゲート ５７，５８ インバータ回路 ５９ トランスファゲート ６０，６１ インバータ回路 １０１ 集積回路装置 １０２ マクロセル １０３，１０４ 配線 １０５，１０６ フリップフロップ回路 １０７ 制御回路 １１１，１１３〜１１６ 入力端子 １１２ 出力端子 １１７ インバータ回路 １１８ トランスファゲート １１９，１２０ ラッチ回路 １２１ インバータ回路 １３１，１３２ 配線 １３３，１３４ トランスファゲート １３５，１３６ インバータ回路 １３７，１３８ 配線 １３９，１４０ インバータ回路 １４１〜１４３ トランスファゲート １４４，１４５ インバータ回路 １５１ 切替回路 １５２ ノアゲート １５３，１５４ インバータ回路 １５５ ナンドゲート １５６ インバータ回路 ２０１ 集積回路装置 ２０２ マクロセル ２０３，２０４ フリップフロップ回路 ２０５，２０６ データライン

Claims (5)

【特許請求の範囲】
1. 【請求項１】 スキャンパステストが周囲の回路とは分
   離して実行されるマクロセルの入力端子と出力端子とに
   接続されるフリップフロップ回路であって、 データの入力端子から出力端子まで連通する配線に二個
   のラッチ回路が直列に配置され、 これらのラッチ回路は、入力端子から出力端子まで連通
   する第一配線にトランスファゲートとインバータ回路と
   が直列に配置されるとともに、前記インバータ回路の出
   力端子から入力端子に帰還する第二配線にインバータ回
   路とトランスファゲートとが直列に配置され、 クロック信号の入力端子が前記トランスファゲートの各
   々に接続され、 クロック信号により前記ラッチ回路の二個の前記トラン
   スファゲートを導通状態と不通状態とに交互に変化させ
   て入力データを二個の前記ラッチ回路で交互にラッチす
   るフリップフロップ回路において、 テストモードの切替信号の入力端子と、 テストモードの切替信号に対応して二個の前記ラッチ回
   路を導通状態に保持する切替回路と、を具備しているこ
   とを特徴とするフリップフロップ回路。
2. 【請求項２】 切替回路は、クロック信号の入力端子に
   も接続されており、クロック信号とラッチ回路を導通状
   態に保持する制御信号とをテストモードの切替信号に対
   応して選択的に出力することを特徴とする請求項１記載
   のフリップフロップ回路。
3. 【請求項３】 切替回路は、切替信号に対応してラッチ
   回路の第一配線のトランスファゲートを導通状態に保持
   するとともに第二配線のトランスファゲートを不通状態
   に保持することを特徴とする請求項１または２記載のフ
   リップフロップ回路。
4. 【請求項４】 入力端子から出力端子まで連通する配線
   に二個のラッチ回路が直列に配置されたデータラインが
   複数に形成されており、 一個の切替回路が複数の前記データラインのラッチ回路
   に共通に接続されていることを特徴とする請求項１ない
   し３の何れか一記載のフリップフロップ回路。
5. 【請求項５】 スキャンパステストが周囲の回路とは分
   離して実行される少なくとも一個のマクロセルと、 該マクロセルの入力端子と出力端子とに接続された請求
   項１ないし４の何れか一記載のフリップフロップ回路
   と、 該フリップフロップ回路のテストモードの切替信号の入
   力端子に接続された制御回路と、を具備していることを
   特徴とする集積回路装置。