JPH04157380A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPH04157380A
JPH04157380A JP2278987A JP27898790A JPH04157380A JP H04157380 A JPH04157380 A JP H04157380A JP 2278987 A JP2278987 A JP 2278987A JP 27898790 A JP27898790 A JP 27898790A JP H04157380 A JPH04157380 A JP H04157380A
Authority
JP
Japan
Prior art keywords
circuit
diagnostic
flop
flip
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2278987A
Other languages
English (en)
Inventor
Katsumi Ikegaya
池ケ谷 克己
Toshiro Takahashi
敏郎 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2278987A priority Critical patent/JPH04157380A/ja
Publication of JPH04157380A publication Critical patent/JPH04157380A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路、さらには診断用信号を与える
ことで動作診断を可能とする診断用フリップフロップ回
路を備えた半導体集積回路における信号伝達遅延の改善
技術に関し、例えばALU(論理演算ユニット)やRO
M (リード・オンリ・メモリ)などのマクロセルを含
む論理LSIに適用して有効な技術に関する。
〔従来の技術〕
マクロセルを含む従来の半導体集積回路においては、動
作診断の容易化のために当該マクロセルの入出力端子に
診断用スキャン回路が結合されている。診断用スキャン
回路は、データが取り込まれるマスタフリップフロップ
と、それの後段に配置されたスレーブフリップフロップ
とから成る診断用フリップフロップ回路を含んで形成さ
れる。
動作診断において1診断用データが外部端子を介して診
断用スキャン回路に取り込まれ、そのデータが所定のタ
イミングでマクロセルに入力される。
この場合のマクロセル出力データを解析すことにより、
当該マクロセルの動作診断が可能とされる。
また、動作診断以外の通常動作時(ユーザ論理実行時)
においては、上記診断用フリップフロップは通常のフリ
ップフロップとして動作されることによって、マクロセ
ルとランダムロジックとの間のデータのやりとりが可能
とされる。
尚、上記のように動作診断を可能とする方式について記
載された文献の例としては、特開昭63−70177号
公報がある。
〔発明が解決しようとする課題〕
しかしながら、上記従来技術によれば、動作診断以外の
通常動作時において診断用フリップフロップが通常のフ
リップフロップとして動作されており、換言すれば、マ
クロセルとランダムロジック回路との間でのデータのや
り取りにおいて上記診断用フリップフロップが経由され
ることになり、それによって信号遅延を生じているのが
、本発明者によって明かとされた。
本発明の目的は、動作診断を可能とする診断用スキャン
回路を備えているのにも拘らず、通常動作時の信号遅延
を低減できる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述並びに添付図面から明らかになるであろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
すなわち、機能モジュールに結合された診断用フリップ
フロップ回路を迂回するためのバイパス回路と、動作診
断以外の通常動作時には上記バイパス回路を介しての信
号伝達を可能とする伝達路切り換え回路とを含んで半導
体集積回路を形成するものである。
具体的な態様では、上記伝達路切り換え回路は、動作診
断モード、通常動作モードを指示するモード指示信号に
呼応して、上記診断用フリップフロップ回路の出力信号
及びバイパス路伝達信号を択一的に出力するためのバッ
ファ回路を含んで上記伝達路切り換え回路を形成するこ
とができる。この場合において、上記バッファ回路には
、上記モード指示信号に呼応して動作制御される第1の
トライステートバッファと、上記モード指示信号に呼応
して上記第1のトライステートバッファとは相補的に動
作制御される第2のトライステートバッファとを含める
ことができる。
〔作 用〕
上記した手段によれば、上記伝達路切り換え回路は、動
作診断以外の通常動作時において1診断用フリップフロ
ップではなく、上記バイパス路を介しての信号伝達を可
能とし、このことが、上記診断用フリップフロップ経由
に起因する信号遅延を排除する。
〔実施例〕
第3図には本発明の一実施例に係る論理LSIが示され
る。同図に示される論理LSIは、特に制限されないが
、公知の半導体集積技術により単結晶シリコンなどの一
つの半導体基板に形成される。
第3図に示される論理LSIl0は、特に制限されない
が、RAM (ランダム・アクセス・メモ1月やRAM
 (ランダム・アクセス・メモーリ)などのマクロセル
3と、これに結合される複数のランダムロジック回路2
a乃至2eより成るランダムロジック部2をと含む。そ
して、上記マクロセル3の入力端子、及び上記マクロセ
ル3の出力端子には、複数の診断用スキャン回路5a乃
至5e、及び5f乃至5jがそれぞれ結合されている。
ここで、診断用スキャン回路5aは、外部入力端子とマ
クロセル3の入力端子との間に配置され、同回路5fは
、マクロセル3の出力端子と外部出力端子との間に配置
され、同回路5b乃至5e、5g乃至5jはマクロセル
3とランダムロジック部2との間に配置される。
上記診断用スキャン回路5a乃至5jは、基本的に同一
の構成とされ、後に詳述するように、上記マクロセル3
の動作診断を可能とするための診断用フリップフロップ
回路や、この診断用フリップフロップ回路を迂回するた
めのバイパス回路、動作診断以外の通常動作時には上記
バイパス回路を介しての信号伝達を可能とする伝達路切
り換え回路などが含まれる。
また本実施例LSIl0には、当該LSIl0の動作診
断モード、通常動作モードを指示するためのモード指示
信号TSやその他の動作信号を生成することにより上記
診断用スキャン回路5a乃至5jの動作制御、ことにそ
れに含まれる伝達路切り換え回路の動作を制御可能な動
作診断制御回路7が設けられている。
次に、上記診断用スキャン回路5a乃至5jの詳細な構
成について説明する。
第1図には、複数の診断用スキャン回路5a乃至5jの
うちの一つの回路構成が代表的に示される。
同図において、30は、上記マクロセル3の動作診断を
可能とするための診断用フリップフロップ回路、40は
、この診断用フリップフロップ回路30を迂回するため
のバイパス回路、5oは、動作診断以外の通常動作時に
上記バイパス回路40を介しての信号伝達を可能とする
伝達路切り換え回路とされる。
上記診断用フリップフロップ回路30は、マスタフリッ
プフロップ60を形成する3人力ナンドゲート13.1
5と、それの前段に配置された2人力ナンドゲート12
,14,17.18及びインバータ11.16と、スレ
ーブフリップフロップ70を形成する2人力ナンドゲー
ト20.22と、それの前段に配置された2人力ナンド
ゲート19.21と、上記スレーブフリップフロップ7
0の後段に配置されたトライステートバッファ24とを
含む。
Dは入力データであり、この入力データDは、ナントゲ
ート12の一方の入力端子に伝達され、またインバータ
11により反転されてからナントゲート14の一方の入
力端子に伝達される。尚、診断用スキャン回路5aにお
けるデータDは当該LSI外部からの転送データとされ
、同回路5b乃至5eにおけるそれはランダムロジック
部2からの出力データとされ、同回路5f乃至5jにお
けるそれはマクロセル3の出力データとされる。
MCはデータ転送指示信号であり、それがハイレベルに
アサートされることによって上記データDが、後段のマ
スタフリップフロップ60に保持可能とされる。SDは
診断用データであり、この診断用データは、ナントゲー
ト17の一方の入力端子伝達され、またインバータ16
により反転されてからナントゲート18の一方の入力端
子に伝達される。SWはデータ書込み制御信号であり、
このデータ書込み制御信号SWがハイレベルにアサート
されることによって診断用データSDが、後段のマスタ
フリップフロップ60に保持可能とされる。C2はデー
タ転送制御信号であり、このデータ転送信号C2がハイ
レベルにアサートされることによって、マスタフリップ
フロップ60の保持状態が、後段のナントゲート19.
21を介してスレーブフリップフロップ70に伝達可能
とされる。SRは診断用データ出力制御信号であり、こ
の信号SDがハイレベルにアサートされることにより、
トライステートバッファ24がオン状態(データ通過状
態)とされ、それによってスレーブフリップフロップ7
0の出力状態(診断用データS○)が、外部出力可能と
される。
上記診断用フリップフロップ回路30には伝達路切り換
え回路50が結合される。この切り換え回路50は、動
作診断モード、通常動作モードを指示するモード指示信
号TSに呼応して、上記診断用フリップフロップ30の
出力信号及びバイパス路40の伝達信号(データD)を
択一的に、マクロセル3などの後段回路に出力するため
のバッファ回路を含む。具体的にこのバッファ回路は、
特に制限されないが、上記モード指示信号TSに呼応し
て動作制御される第1のトライステートバッファ23と
、上記モード指示信号TSに呼応して上記第1のトライ
ステートバッファ23とは相補的に動作される第2のト
ライステートバッファ25とから成り、それらの出力端
子が、後段回路の入力端子に共通結合されることにより
、データ伝達路切り換えが可能とされる。
すなわち、上記モード指示信号TSがハイレベルとされ
ることによって動作診断モードが指示されている場合に
は、上記第1のトライステートバッファ23がオン状態
とされ、それによってマスタフリップフロップ60の出
力(この場合診断用データとされる)が後段回路に伝達
可能とされる。
このとき、第2のトライステートバッファ25はオフ状
態(データ通過不能状態)とされるので、データDがバ
イパス路40を介して後段回路に伝達されることはない
第2図(a)乃至(d)にはマクロセル動作診断時のタ
イミングが示される。
同図(a)に示されるように、モード指示信号TSがハ
イレベルとされ、それによって診断モードが選択され、
データ転送指示信号MCがロウレベルとされるとき、デ
ータDの取り込みが禁止される。そしてデータ書込み制
御信号SWがハイレベルとされることにより、ナントゲ
ート17,18が活性化され、それによって診断用デー
タSDが回路内部に取り込まれ、それがマスタフリップ
フロップ60に保持される。尚、このときデータ転送制
御信号C2はロウレベルとされ、それによってマスタフ
リップフロップ60からスレーブフリップフロップ70
へのデータ転送が禁止される。
次に、第2図(b)に示されるように、データ転送制御
信号C2がハイレベルとされることでナントゲート19
.21が活性化され、それにより上記マスタフリップフ
ロップ60の保持データがスレーブフリップフロップ7
0に転送され、これとともに、そのときオン状態とされ
ているトライステートバッファ23を介して、動作診断
対象としてのマクロセル3に入力される。このようにし
て、診断用スキャン回路5a乃至5eがらマクロセル3
への診断用データの転送が行われる。このとき、データ
書込み制御信号SWがロウレベルとされることで診断用
データSDの内部取り込みが禁止される。
しかる後に、第2図(C)に示されるように、診断用デ
ータ出力制御信号SRがハイレベルとされることにより
、トライステートバッファ24がオン状態とされ、それ
によって、スレーブフリップフロップ70の保持データ
が外部に出力可能とされる。この外部出力データはSO
とされ、このデータSOにより、当該診断用フリップフ
ロップ回路30の動作チエツクが可能とされる。
一方、マクロセル3の出力側に配置された診断用スキャ
ン回路(5f乃至5j)では、第2図(d)に示される
ように、データ転送指示信号MOがハイレベルとされる
ことでナントゲート12゜14が活性化され、それによ
り、マクロセル3からの、上記診断データ入力に対する
出力データDが、マスタフリップフロップ60に保持さ
れ、さらに第2図(b)に示されるように、データ転送
制御信号C2がハイレベルとされることでそれがスレー
ブフリップフロップ70に転送され、そして、第2図(
c)に示されるように、診断用データ出力制御信号SR
がハイレベルとされトライステートバッファ24がオン
状態とされることにより、データSOとして外部出力可
能とされる。このようにして診断用スキャン回路5f乃
至5jから出力されたデータSOを解析することにより
マクロセル3の動作診断が可能とされる。
次に、通常動作について説明する。
ここで、従来回路における通常動作動作モードでは、ラ
ンダムロジック部などからのデータDが、ナントゲート
12.14及びマスタフリップフロップ60を介してマ
クロセル3に伝達され、また同様に、当該マクロセル3
からの出力データは当該マクロセル3の出力側に配置さ
れた診断用フリップフロップ回路におけるナントゲート
12,14及びマスタフリップフロップ60を介してラ
ンダムロジック部などに伝達されるようになっていた。
このため当該マスタフリップフロップ経由に起因する信
号遅延を生ずるという欠点があった。
これに対して本実施例では、以下のようにデータ転送を
行うことにより上記従来回路の欠点を排除している。
上記の動作診断モードに対して、上記モード指示信号T
Sがロウレベルとされることによって通常動作が指示さ
れている場合には、トライステートバッファ25がオン
状態とされ、それによってデータDが、バイパス路40
を介して上記マクロセル3に伝達可能とされる。このと
き、上記第1のトライステートバッファ23はオフ状態
とさ九、マスタフリップフロップ60の出力が上記マク
ロセル3に伝達されることはない。つまり、通常動作モ
ードにおいて、ランダムロジック部2やLSI外部、あ
るいはマクロセル3から転送されるデータDは、バイパ
ス路40を介して出力され、診断用フリップフロップ回
路30を経由することはない。このように、バイパス路
40を有することにより、通常動作時においてマスタフ
リップフロップ60を経由しないでデータDの伝達が可
能とされるので、当該マスタフリップフロップ60経由
に起因する信号遅延が排除される。
上記実施例によれば以下の作用効果がある6(1)指示
信号TSがロウレベルとされることによって通常動作が
指示されている場合おいて、トライステートバッファ2
5がオン状態とされ、それによってデータDが、バイパ
ス路40を介して伝達可能とされるので、換言すれば、
通常動作モードにおいて、ランダムロジック部2やマ・
クロセル3などからのデータDは、バイパス路40を介
することにより診断用フリップフロップ回路30を経由
することはないので、診断用フリップフロップ回路経由
に起因する信号遅延が排除され、それによって、当該L
SIl0における通常動作の高速化が達成される。
以上本発明者に上ってなされた発明を実施例に基づいて
具体的に説明したが4本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。
例えば、ランダムロジック部2を形成する複数のランダ
ムロジック回路2a乃至2e間のデータ伝送経路に、第
1図に示されるような診断用スキャン回路を設けるよう
にしても良い。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理LSIについて
説明したが、本発明はそれに限定されるものではなく、
マイクロコンピュータや専用プロセッサ、そして周辺コ
ントローラなどの各種半導体集積回路に適用することが
できる。本発明は、少なくとも診断用フリップフロップ
回路を有する条件のものに適用することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、動作診断以外の通常動作時において。
診断用フリップフロップではなく、バイパス路を介して
の信号伝達が可能とされ、それによって。
診断用フリップフロップ経由に起因する信号遅延が排除
され、半導体集積回路における通常動作の高速化が可能
とされる。
【図面の簡単な説明】
第1図は本発明の一実施例である論理LSIにおける主
要部の論理回路図、 第2図(a)乃至(d)は第1図に示される回路の動作
説明のためのタイミング図、 第3図は第1図に示される回路が含まれる論理LSIの
構成ブロック図である。 2・・・ランダムロジック部、2a〜2e・・・ランダ
ムロジック回路、3・・・マクロセル、5a〜5j・・
・診断用スキャン回路、10・・・論理LSI、30・
・・診断用フリップフロップ回路、40・・・バイパス
路、50・・・伝達路切り換え回路、60・・マスタフ
リップフロップ、70・・スレーブフリップフロップ。 第  2 (cl)    (b) (C)(d)

Claims (1)

  1. 【特許請求の範囲】 1、機能モジュールの信号端子に結合された診断用フリ
    ップフロップ回路を有し、この診断用フリップフロップ
    回路を介して外部から診断用データを与えることで動作
    診断が可能とされる半導体集積回路において、上記診断
    用フリップフロップ回路を迂回するためのバイパス路と
    、動作診断以外の通常動作時には上記バイパス回路を介
    しての信号伝達を可能とする伝達路切り換え回路とを含
    むことを特徴とする半導体集積回路。 2、上記伝達路切り換え回路は、動作診断モード、通常
    動作モードを指示するモード指示信号に呼応して、上記
    診断用フリップフロップ回路の出力信号及びバイパス路
    伝達信号を択一的に出力するためのバッファ回路を含む
    請求項1記載の半導体集積回路。 3、上記バッファ回路には、上記モード指示信号に呼応
    して動作制御される第1のトライステートバッファと、
    上記モード指示信号に呼応して上記第1のトライステー
    トバッファとは相補的に動作制御される第2のトライス
    テートバッファとが含まれ、それらの出力端子が後段回
    路の入力端子に共通結合された請求項2記載の半導体集
    積回路。
JP2278987A 1990-10-19 1990-10-19 半導体集積回路 Pending JPH04157380A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2278987A JPH04157380A (ja) 1990-10-19 1990-10-19 半導体集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2278987A JPH04157380A (ja) 1990-10-19 1990-10-19 半導体集積回路

Publications (1)

Publication Number Publication Date
JPH04157380A true JPH04157380A (ja) 1992-05-29

Family

ID=17604841

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2278987A Pending JPH04157380A (ja) 1990-10-19 1990-10-19 半導体集積回路

Country Status (1)

Country Link
JP (1) JPH04157380A (ja)

Similar Documents

Publication Publication Date Title
JP3587248B2 (ja) スキャン用フリップフロップ
JP2548852B2 (ja) プログラマブル論理セル
EP0602973A2 (en) Mixed signal integrated circuit architecture and test methodology
JPH0210592A (ja) 出力端子または入力端子として選択的に構成可能なピンを有する集積回路
JP2001083215A (ja) 半導体集積回路
JP3535855B2 (ja) スキャンフリップフロップ及び半導体集積回路装置
JPH04157380A (ja) 半導体集積回路
US6578168B1 (en) Method for operating a boundary scan cell design for high performance I/O cells
JPH04248483A (ja) 半導体集積回路
JP3842571B2 (ja) フリップフロップ回路
JPS63108741A (ja) 半導体集積回路装置
JPH11340796A (ja) フリップフロップ回路
JP2643585B2 (ja) 集積回路
JP2970594B2 (ja) フリップフロップ回路および集積回路装置
US6567944B1 (en) Boundary scan cell design for high performance I/O cells
JPH02117205A (ja) スキヤンラツチ回路
JPH0215356A (ja) 信号バス分離構造
JPH05160682A (ja) フリップフロップ
JP2737689B2 (ja) 半導体装置
JP2655609B2 (ja) 入出力回路
JPH06201794A (ja) 半導体装置のテスト回路
JPH0358143A (ja) Lsiのスキャンイン/スキャンアウト論理回路
JPH11353873A (ja) 入出力タイミング制御集積回路
JPS6057459A (ja) シングル・チップ・マイクロ・コンピュ−タ
JPH0536853U (ja) ゲートアレー