JPS61140219A - 半導体論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体論理回路装置に関する。

〔発明の技術的背景とその問題点〕

一般に現在の半導体集積回路システムにおいては、その
設計において機能レベル、すなわちレジスタ・トランス
ファレベルの設計が設計階ｌの一段をなすことが多く、
論理回路システムもレジスタ等の順序回路と論理演算装
置のような組合せ回路とから成るという見方ができる。

従って、システムのテストを行なう際、レジスタ等の内
容を外部から書き込んだり、読み出したり、あるいはス
キャンパスと呼ばれるごとくレジスタ間を接続したモー
ドを実現してテストを行なうことはよく知られている。

そこで、システムが巨大となっても、テストに必要な共
通バスのごときハードウェアの面積増加を避けるため、
各レジスタがカスケードに連結したシステムが考えられ
るが、各レジスタを独立にテストすることはできない。

テストはかりでなく、システム応用の立場では、前述の
ごときレジスタがカスケードに接続されたシステムで、
各レジスタがカスケードに接続された前後のレジスタの
みと直接データのやりとりを行なうこと以外に数段前後
のレジスタとの直接データのやりとりを行なえることは
利用価値がある。

〔発明の目的〕 不発明は以上のような状況、要求に対し容易にかつ面積
を巨大化することなく実現しつる論理順序回路を提供す
ることを目的とする。

〔発明の概要〕

中導体システムにおけるレジスタ等の順序論理回路は、
種々のものが知られているが、一般に、入力に対し、入
力伝搬と出力禁止を実現する装置とフリップフロップ回
路のような双安定装置により実現される。例えば第２図
のような装置を用い、第１の通過制御形インバータ（本
明細書では制御信号により入力信号に対する反転信号を
出力するか、もしくは出力を禁止することを選択する手
段を言う）の出力イネーブル信号を、同時に第２の通過
制御形インバータの出力禁止信号として用い、この制御
信号で第１の通過制御形インバータの入力信号をフリッ
プフロップ内にラッチする。ラッチした信号を他のレジ
スタと選択的に外部へ取り出す際の制御においては、第
３の通過制御形インバータ回路の出力イネーブル信号を
その制御信号として用いる。

本発明においては、上記目的を達成するために第１の通
過制御形インバータの入力信号を第４の通過制御形イン
バータの入力とし、第４の通過制御形インバータの出力
を第３の通過制御形インバータの出力と共通接続する迂
回の信号経路を用いる。

〔発明の効果〕

本発明によれば、迂回路を成す通過制御形インバータの
制御信号により、・容易に上記目的を実現しつる。すな
わち、テストや応用面において任意のレジスタのみに値
を設定する場合は、まずすべてのレジスタの第１及び第
３の通過制御形インバータを出力禁止状態とする。これ
により、各レジスタの値はＭ２の通過制御形インバータ
が出力イネーブル状態であるので保持されている。さら
に迂回路を成す第４の通過制御形インバータを出力イネ
ーブル状態にする。これによりレジスタ間の経路は迂回
路で連結され、必要なレジスタのみ第１の通過制御形イ
ンバータを出力イネーブル状態にする（ｉＦき込み）こ
とができる。

各レジスタの第３の通過制御形インバータを同時に出力
イネーブル状態にする（読み出し）ことは一般にはでき
ないが、各レジスタの第１の通過制御形インバータを同
時に出力イネーブル状態にする（書き込み）ことはでき
る。また、迂回路の第４の通過制御形インバータの増幅
作用により、信号が減衰、遅延することを防ぐことがで
きる。

さらに、第２図のような装置においては、通過制御形（
クロラブド）インバータに４Ｔｒ、第１のインバータに
２Ｔｈ、全体で１４Ｔｒの素子数を一般に必要とするが
（第２図）この発明のために必要となる通過制御形イン
バータにより増加する素子数は４であり（第１図）面積
の増加はわずかである。

さらに全体の素子構成を第３図のようにすることによれ
ば、全素子数１４で済むことになり面積の増加は無視で
きる（特許請求の範囲第（２）項）。

〔発明の実施例〕

以下、発明の実施例を図により説明する。第２図は一般
に用いられている論理順序回路であり、第１図が本発明
の迂回路付き論理順序回路である。

信号Ｃはモード切替えを行なうためのものであり、デー
タ転送中やテストなどでイネーブル信号となる。φ、は
入力ラッチ制御信号であり、場合によっては信号Ｃに依
存する信号となる。φ、はラッチ出力制御信号あり、場
合によっては信号Ｃに依存する信号となる。

第３図は他の実施例を示すものであり通過制御形インバ
ータの制御信号はＮＭＯＳ通過制御トランジスタのゲー
ト入力信号となっている。このような構造であれば、一
般の第２図のような論理順序回路と比べても素子数にお
いては少なく、面積の増加はほとんど無視できる。

【図面の簡単な説明】

第１図（ａ）は、本発明を示す回路図、第１図（ｂ）は
第１図（ａ）の論理図、第２図は順序論理回路図、第３
図は本発明の他の実施例を示す回路図である。 図において、 ■・・・入力信号、０・・・出力信号、φ、・・・ラッ
チ入力制御信号、φ、・・・ラッチ出力制御信号、Ｃ・
・・モード切替え信号、１・・・第１通過制御形インバ
ータ、２・・・第２通過制御形インバータ、３・・・第
３通過制御形インバータ、４・・・第４通過制御形イン
バータ、５・・・第１インバータ、６・・・第２インバ
ータ。 代理人　弁理士　則　近　憲　佑（他１名）第１図 第２図

Claims (2)

【特許請求の範囲】
1. （１）通過制御形インバータとインバータとからなる順
   序論理回路であって、第１の通過制御形インバータの出
   力が第１のインバータの入力及び第２の通過制御形イン
   バータ出力と共通接続され、第１のインバータの出力と
   第２の通過制御形インバータの入力が接続され、さらに
   第１のインバータの入力もしくは出力は第３の通過制御
   形インバータの入力となるような論理順序回路において
   、第１の通過制御形インバータの入力は第４の通過制御
   形インバータもしくは第２のインバータの入力と接続さ
   れ、第４の通過制御形インバータもしくは第２のインバ
   ータの出力に連らなる第４の通過制御形インバータの出
   力が前記論理順序回路の第３の通過制御形インバータの
   出力と共通接続されてなることを特徴とする半導体論理
   回路。
2. （２）第１のＰチャネルＭＯＳトランジスタのソースと
   高電位電源が接続され、第１のＮチャネルＭＯＳトラン
   ジスタのソースと低電位電源が接続され、前記Ｐ及びＮ
   チャネルＭＯＳトランジスタのドレインと第２のＮチャ
   ネルＭＯＳトランジスタのソースもしくはドレインとが
   共通接続され、第１のＰ及びＮチャネルＭＯＳトランジ
   スタのゲートは共通入力となり、第２のＮチャネルＭＯ
   Ｓのゲートは通過制御を行なう制御入力となるような素
   子構造を持つ通過制御形インバータを用いたことを特徴
   とする前記特許請求の範囲第１項記載の半導体論理回路
   。