JPS6246500A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6246500A JPS6246500A JP60185396A JP18539685A JPS6246500A JP S6246500 A JPS6246500 A JP S6246500A JP 60185396 A JP60185396 A JP 60185396A JP 18539685 A JP18539685 A JP 18539685A JP S6246500 A JPS6246500 A JP S6246500A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- logic value
- semiconductor memory
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5006—Current
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ
）等の半導体記憶装置に関する。
）等の半導体記憶装置に関する。
ＲＯＭの試験項目としては種々の項目が設けられており
、例えば出力電流を測定するような場合がある。この場
合、出力信号が論理「１」に立上っている際の電流値を
測定するものであり、実際上は複数回の論理「１」レベ
ルにおける出力電流の期待値をもってその測定値を測定
していた。その際、複数の論理「１」レベルの出力信号
を捜し出すためには、０番地から徐々にアドレスを変化
させ、必要数の論理「１」レベルの出力信号が得られる
までアドレスをインクリメントさぼていた。
、例えば出力電流を測定するような場合がある。この場
合、出力信号が論理「１」に立上っている際の電流値を
測定するものであり、実際上は複数回の論理「１」レベ
ルにおける出力電流の期待値をもってその測定値を測定
していた。その際、複数の論理「１」レベルの出力信号
を捜し出すためには、０番地から徐々にアドレスを変化
させ、必要数の論理「１」レベルの出力信号が得られる
までアドレスをインクリメントさぼていた。
従って、出力電流の期待値を得るまでにはアドレスを複
数回捜さなければならず、そのためデータによってはそ
の出力電流の測定に長時間を要づ”るという欠点があっ
た。
数回捜さなければならず、そのためデータによってはそ
の出力電流の測定に長時間を要づ”るという欠点があっ
た。
本発明は以上の点を考慮してなされたもので、出力電流
の測定等を簡単かつ容易、迅速に行なうことのできる半
導体記憶装置を提供することを目的とする。
の測定等を簡単かつ容易、迅速に行なうことのできる半
導体記憶装置を提供することを目的とする。
上記の目的を達成するため本発明は、データを記憶する
記憶部と、この記憶部のデータを複数の入出力端子に出
力する出力部と、複数の入出力端子中の少くとも１つの
端子から試験信号が入力されるとき出力部を記憶部から
切り離ず手段とを備え、出力部は記憶部から切り離され
たとき入出力端子を介して所望レベル（例えば“１″）
の信号を出力するようにした半導体記憶装置を提供する
。
記憶部と、この記憶部のデータを複数の入出力端子に出
力する出力部と、複数の入出力端子中の少くとも１つの
端子から試験信号が入力されるとき出力部を記憶部から
切り離ず手段とを備え、出力部は記憶部から切り離され
たとき入出力端子を介して所望レベル（例えば“１″）
の信号を出力するようにした半導体記憶装置を提供する
。
以下、図面を参照しながら本発明の実施例のいくつかを
説明する。
説明する。
第１図は本発明によるメモリの出力回路の一例を示して
いる。同図において、図示しないメモリセル部（記憶部
）からの出力信号ＤＩＮ及びその反転信号ＤＩＮは、そ
れぞれスイッチ回路としてのＮチャンネルＭＯ８型トラ
ンジスタ（以下、単にトランジスタと呼ぶ）Ｑｌ、Ｑ２
を介してフリップフロップ１に対する各負荷トランジス
タＱ３゜Ｑ４のゲート端子に与えられる。また、ラッチ
回路としてのフリップフロップ１からの出力信号及びそ
の反転信号は、直列接続されたトランジスタＱ５．Ｑ６
のゲート端子に与えられる。
いる。同図において、図示しないメモリセル部（記憶部
）からの出力信号ＤＩＮ及びその反転信号ＤＩＮは、そ
れぞれスイッチ回路としてのＮチャンネルＭＯ８型トラ
ンジスタ（以下、単にトランジスタと呼ぶ）Ｑｌ、Ｑ２
を介してフリップフロップ１に対する各負荷トランジス
タＱ３゜Ｑ４のゲート端子に与えられる。また、ラッチ
回路としてのフリップフロップ１からの出力信号及びそ
の反転信号は、直列接続されたトランジスタＱ５．Ｑ６
のゲート端子に与えられる。
各負荷トランジスタＱ３．Ｑ４には、それぞれ並列にス
イッチ回路としてのトランジスタＱ７゜Ｑ８が接続され
ている。また、当該回路をハイインピーダンス状態にす
るか、又は出力し得る状態にするかを表わす外部信＠Ａ
を受ける外部入力端子が設けられている。その外部信号
Ａ及びインバータ回路２を介しての反転信号Ａは、それ
ぞれバッファ回路３，４を介してスイッチ回路としての
トランジスタＱ９．Ｑ１０に与えられる。
イッチ回路としてのトランジスタＱ７゜Ｑ８が接続され
ている。また、当該回路をハイインピーダンス状態にす
るか、又は出力し得る状態にするかを表わす外部信＠Ａ
を受ける外部入力端子が設けられている。その外部信号
Ａ及びインバータ回路２を介しての反転信号Ａは、それ
ぞれバッファ回路３，４を介してスイッチ回路としての
トランジスタＱ９．Ｑ１０に与えられる。
スイッチ回路としての各トランジスタＱ１゜Ｑ２．Ｑ７
．Ｑ８．Ｑ９．Ｑ１０は、モード選択制御回路５により
オン、オフ制御される。モード選択制御回路５は測定モ
ード、メモリ動作モード、ハイインピーダンスモードの
何れかを選択する。
．Ｑ８．Ｑ９．Ｑ１０は、モード選択制御回路５により
オン、オフ制御される。モード選択制御回路５は測定モ
ード、メモリ動作モード、ハイインピーダンスモードの
何れかを選択する。
すなわち、論理［０］でアクティブのチップイネーブル
信号ＧＥ、出力イネーブル信号ＯＥと、上述した外部信
ｊｆｆＡ及びその反転信号Ａを入力信号として受け、ス
イッチ用トランジスタＱ１．Ｑ２． ′Ｑ７
〜ＱＩＯに対するオンオフ制御信号り及びＥ（＝Ｄ）を
形成する。
信号ＧＥ、出力イネーブル信号ＯＥと、上述した外部信
ｊｆｆＡ及びその反転信号Ａを入力信号として受け、ス
イッチ用トランジスタＱ１．Ｑ２． ′Ｑ７
〜ＱＩＯに対するオンオフ制御信号り及びＥ（＝Ｄ）を
形成する。
モード選択制御回路５において、チップイネーブル信号
／ＧＥ及び出力イネーブル信号１０Ｅは２人カノア回路
６に与えられ、その出力信号Ｃは２人力オア回路７に対
して第１の入力信号として与えられる。また、外部信号
Ａ及びその反転信号Ａは２人カアンド回路８に与えられ
、その出力信号りはオア回路７に対して第２の入力信号
として与えられる。
／ＧＥ及び出力イネーブル信号１０Ｅは２人カノア回路
６に与えられ、その出力信号Ｃは２人力オア回路７に対
して第１の入力信号として与えられる。また、外部信号
Ａ及びその反転信号Ａは２人カアンド回路８に与えられ
、その出力信号りはオア回路７に対して第２の入力信号
として与えられる。
このようにして得られる出力信号りは、トランジスタＱ
ｌ、Ｑ２に対してオン、オフ制御信号として与えられる
。また、この出力信号りをインバータ回路９を介して反
転した反転信号Ｅは、トランジスタＱ７〜Ｑ１０に対し
てオン、オフ制御信号として与えられる。
ｌ、Ｑ２に対してオン、オフ制御信号として与えられる
。また、この出力信号りをインバータ回路９を介して反
転した反転信号Ｅは、トランジスタＱ７〜Ｑ１０に対し
てオン、オフ制御信号として与えられる。
次に、第２図を参照して作用を説明１゛る。第１図の構
成において、チップイネーブル信号／ＧＥ及び出力イネ
ーブル信号１０Ｅが共に論理「０」の場合には、第２図
に示すように外部信号Ａはハイインピーダンス状態にな
らないようになっており、出力信号り及びＥはそれぞれ
論理「０」及び ｉ□ 「１」となる。出力信号りが論理ｒＯＪになるこ
：とによりトランジスタＱ１．Ｑ２がオン動作し、
ｊ↓ また、出力信号Ｅが論理「１Ｊになることにより
：トランジスタ０７〜ＱＩＯはオフ動作する。かり
１して、この場合には従来回路と同様の回路が形成
□□ され、出力部への入力信号（記憶部のメモリセル
：□ からの出力信号）Ｄ、、がそのまま出力信号として出力
Ｄ より送出される。
成において、チップイネーブル信号／ＧＥ及び出力イネ
ーブル信号１０Ｅが共に論理「０」の場合には、第２図
に示すように外部信号Ａはハイインピーダンス状態にな
らないようになっており、出力信号り及びＥはそれぞれ
論理「０」及び ｉ□ 「１」となる。出力信号りが論理ｒＯＪになるこ
：とによりトランジスタＱ１．Ｑ２がオン動作し、
ｊ↓ また、出力信号Ｅが論理「１Ｊになることにより
：トランジスタ０７〜ＱＩＯはオフ動作する。かり
１して、この場合には従来回路と同様の回路が形成
□□ され、出力部への入力信号（記憶部のメモリセル
：□ からの出力信号）Ｄ、、がそのまま出力信号として出力
Ｄ より送出される。
ＵＴ
これに対して、チップイネーブル信号／ＣＥ及び出力イ
ネーブル信号１０Ｅの少なくとも一方が論理「１」でア
クチイブ状態にないときには、出力信号りが論理「１」
となり、出力信号Ｅは論理「０」となる。このとき、ト
ランジスタＱ１゜Ｑ２がオフ動作し、トランジスタ０７
〜Ｑ１０が ｊオン動作する。かくして、外部
信号Ａ及びその反 １転借号Ａがフリップフロ
ップ回路１に与えられる、〜。、□２１□よ。、□、ゆ
。３１ 理レベルと等しい論理レベルの出力信号が出力端子り。
ネーブル信号１０Ｅの少なくとも一方が論理「１」でア
クチイブ状態にないときには、出力信号りが論理「１」
となり、出力信号Ｅは論理「０」となる。このとき、ト
ランジスタＱ１゜Ｑ２がオフ動作し、トランジスタ０７
〜Ｑ１０が ｊオン動作する。かくして、外部
信号Ａ及びその反 １転借号Ａがフリップフロ
ップ回路１に与えられる、〜。、□２１□よ。、□、ゆ
。３１ 理レベルと等しい論理レベルの出力信号が出力端子り。
Ｕｌに得られる。
従って、当該ＲＯＭの例えば出力電流を測定しようとす
る場合には、チップイネーブル信号／ＣＥ及び出力イネ
ーブル信号１０Ｅの少なくとも一方を論理「１」とし、
外部入力端子にその論理「１」の外部信号Ａを与え、そ
のときの出力電流を測定すれば良い。
る場合には、チップイネーブル信号／ＣＥ及び出力イネ
ーブル信号１０Ｅの少なくとも一方を論理「１」とし、
外部入力端子にその論理「１」の外部信号Ａを与え、そ
のときの出力電流を測定すれば良い。
なおこの測定は、ウェハ段階ではそのまま行なうことが
できるが、ＲＯＭとして製品化されたと；６．。１．４
□ゎ、＠ｈ８あ□いい、アや。
できるが、ＲＯＭとして製品化されたと；６．。１．４
□ゎ、＠ｈ８あ□いい、アや。
、 ｂｒｉ″、ｔｌｃ″″１°Ｔ″〜・１０１′
”６−１１１ 号Ａを与えるようにすればよい
。
”６−１１１ 号Ａを与えるようにすればよい
。
１１，３、ＲＯＭｃ７）ｔＪｊｌｆｆ’Ｆｅｚ、イイ’
／ｅ−５＞：ｌｘ状態にして出力端子り。ｏｌに出力信
号が出ない状、 ｉ ｔ、： ｔ ６ ＋ｉ ｃ
ｔ、ｔ・％ｆ！ＳｍＷ！ｒＡｔ’／゛ｄ （７ｅ”ｊ
７ス状態にすれば良い。このようにすると、出力信’
ＭＤ、ＥＯいイ。あ７、イイッ、−ケア２．８
つ、従来回路と同様に容易にハイインピーダンス状態が
得られる。
／ｅ−５＞：ｌｘ状態にして出力端子り。ｏｌに出力信
号が出ない状、 ｉ ｔ、： ｔ ６ ＋ｉ ｃ
ｔ、ｔ・％ｆ！ＳｍＷ！ｒＡｔ’／゛ｄ （７ｅ”ｊ
７ス状態にすれば良い。このようにすると、出力信’
ＭＤ、ＥＯいイ。あ７、イイッ、−ケア２．８
つ、従来回路と同様に容易にハイインピーダンス状態が
得られる。
以上のように第１図の回路によれば、測定時に任意の論
理状態のデータを出力端子り。Ｕ□から出力させること
ができ、セル部の格納信号を用いる必要がないので、格
納信号から所望の論理レベルのデータを捜すよう、な処
理を必要とせず、測定を簡易化することができ、測定に
要する時間を短縮化することができる。
理状態のデータを出力端子り。Ｕ□から出力させること
ができ、セル部の格納信号を用いる必要がないので、格
納信号から所望の論理レベルのデータを捜すよう、な処
理を必要とせず、測定を簡易化することができ、測定に
要する時間を短縮化することができる。
第３図、第４図、第５図はそれぞれ、本発明の第２．第
３．第４の実施例を示すもので、それぞれ（Ａ）は第１
図の破線で囲まれた部分Ｚ１に対応する部分を取り出し
て示しである。第４図（Ａ）、第５図（Ａ）、第６図（
Ａ）はそれぞれチップイネーブル信号ＣＥがアクチイブ
ハイで出力イネーブル信号１０Ｅがアクチイブロウの場
合にメモリ 動作モードを選択するようにしたもの、チップイネーブ
ル信号ＧＥがアクチイブロウであれば直ちに（出力イネ
ーブル信号を使用していない）メモリ動作モードを選択
するようにしたもの、チップイネーブル信号ＧＥがアク
チイブハイであれば直ちにメモリ動作モードを選択する
ようにしたちのを示している。第４図（Ｂ）、第５図（
Ｂ）、第６図（Ｂ）はそれぞれの動作を説明する真理値
表ｊ を示している。
３．第４の実施例を示すもので、それぞれ（Ａ）は第１
図の破線で囲まれた部分Ｚ１に対応する部分を取り出し
て示しである。第４図（Ａ）、第５図（Ａ）、第６図（
Ａ）はそれぞれチップイネーブル信号ＣＥがアクチイブ
ハイで出力イネーブル信号１０Ｅがアクチイブロウの場
合にメモリ 動作モードを選択するようにしたもの、チップイネーブ
ル信号ＧＥがアクチイブロウであれば直ちに（出力イネ
ーブル信号を使用していない）メモリ動作モードを選択
するようにしたもの、チップイネーブル信号ＧＥがアク
チイブハイであれば直ちにメモリ動作モードを選択する
ようにしたちのを示している。第４図（Ｂ）、第５図（
Ｂ）、第６図（Ｂ）はそれぞれの動作を説明する真理値
表ｊ を示している。
これら第２．第３．第４の実施例によっても上述の実施
例と同様の効果を得ることができる。
例と同様の効果を得ることができる。
１ 以上のように本発明よれば、メモリ動作
モード： を指示するイネーブル信号を測定モ
ードを指示す］ る指令信号として用いると共
に、測定モードのと」 き外部入力端子に入力
された外部信号をそのまま１ 出力信号とする
ように出力回路を切換えるようにしたので、測定モード
のとき記憶部に格納されている信号を捜し出す処理が不
要となり、測定を簡易かつ短縮づ゛ることのできる半導
体記憶装置が得られる。
モード： を指示するイネーブル信号を測定モ
ードを指示す］ る指令信号として用いると共
に、測定モードのと」 き外部入力端子に入力
された外部信号をそのまま１ 出力信号とする
ように出力回路を切換えるようにしたので、測定モード
のとき記憶部に格納されている信号を捜し出す処理が不
要となり、測定を簡易かつ短縮づ゛ることのできる半導
体記憶装置が得られる。
１ 第１図は本発明の第１実施例を示づブロ
ック図、第２図はその各部の論理レベルを示す図表、第
３図、第４図、第５図はそれぞれ本発明の第２、第３、
第４実施例を示す要部のブロック図及び図表である。 ５・・・モード選択制御回路、Ｑｌ、Ｑ２．Ｑ７〜Ｑ１
０・・・Ｎチ′ヤンネルＭＯ８型トランジスタ、Ａ・・
・外部信号。 出願人代理人 佐 藤 −雄 も １ 図 も３ 図 Ｐ）４ 囚
ック図、第２図はその各部の論理レベルを示す図表、第
３図、第４図、第５図はそれぞれ本発明の第２、第３、
第４実施例を示す要部のブロック図及び図表である。 ５・・・モード選択制御回路、Ｑｌ、Ｑ２．Ｑ７〜Ｑ１
０・・・Ｎチ′ヤンネルＭＯ８型トランジスタ、Ａ・・
・外部信号。 出願人代理人 佐 藤 −雄 も １ 図 も３ 図 Ｐ）４ 囚
Claims (1)
- データを記憶する記憶部と、この記憶部のデータを複
数の入出力端子に出力する出力部と、前記複数の入出力
端子中の少くとも１つの端子から試験信号が入力される
とき前記出力部を前記記憶部から切り離す手段とを備え
、前記出力部は前記記憶部から切り離されたとき前記入
出力端子を介して所望レベルの信号を出力するようにし
た半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185396A JPS6246500A (ja) | 1985-08-23 | 1985-08-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185396A JPS6246500A (ja) | 1985-08-23 | 1985-08-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6246500A true JPS6246500A (ja) | 1987-02-28 |
Family
ID=16170069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60185396A Pending JPS6246500A (ja) | 1985-08-23 | 1985-08-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2640409A1 (fr) * | 1988-12-08 | 1990-06-15 | Dassault Electronique | Procede de stockage de donnees dans une memoire electronique, module interface pour memoire electronique et dispositif de memoire correspondants |
-
1985
- 1985-08-23 JP JP60185396A patent/JPS6246500A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2640409A1 (fr) * | 1988-12-08 | 1990-06-15 | Dassault Electronique | Procede de stockage de donnees dans une memoire electronique, module interface pour memoire electronique et dispositif de memoire correspondants |
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