JPS62165799A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＭＯＳＦＥＴ　（絶縁ゲート形電界効果ト
ランジスタ）で構成された半導体集積回路装置に関する
もので、例えば、ゲートアレイ等のようなディジタル情
報処理回路を構成するＣ　Ｍ　Ｏ８（相補型ＭＯ３）集
積回路装置に利用して有効な技術に関するものである。

〔従来の技術〕

ディジタル情報処理回路は、情報の論理を採るゲート回
路と、その出力信号を所定のクロック信号に従って保持
するフリップフロップ回路との組み合わせにより複雑な
情報処理のためのシーケンス動作が行われる。このよう
なディジタル情報処理回路の機能試験（動作診断）を行
う方法として、第３図に示すような診断機能を付加した
マスター／スレーブフリソブフロフプ回路を用いること
が公知である（例えば、日経マグロウヒル社１９７９年
・１月１６日イ寸「日経エレクトロニクス」頁６０参照
）。

このフリップフロップ回路は、マスターフリップフロッ
プ回路ＦＦＩとスレーブフリップフロップ回路ＦＦ２に
対して、ナンド（ＮＡＮＤ）ゲート回路Ｇ９．Ｇ１０及
びその制御信号を形成するインバータ回路Ｎ１２からな
るテスト用回路を付加するものである。すなわち、マス
ターフリップフロップ回路ＦＦＩの入力信号に無関係に
上記テスト用回路から入力信号を供給し、スレーブフリ
ップフロップ回路ＦＦ２に伝えるものである。上記テス
ト用回路の入力には、他の同様なフリップフロップ回路
におけるスレーブ出力信号が供給され、上記スレーブフ
リップフロップ回路ＦＦ２の出力信号を他の同様なテス
ト用回路に供給することによって、シフトレジスタを構
成する。これによって、そのシフト動作を利用して、フ
リップフロップ回路のデータをシリアルに出力させ、あ
るいは各フリップフロップ回路にシリアルに任意の記憶
情報をセットするものである。

〔発明が解決しようとする問題点〕

上記のような回路からなる診断機能を付加すると、第３
図から明らかなように、多数からなるナントゲート回路
及びインバータ回路が必要となってその素子数が膨大に
なってしまう。また、通常動作状態においてクロック信
号Ｃによる同相データ転送防止のために、スレーブフリ
ップフロップ回路ＦＦ２の出力信号Ｆ２を用いる必要が
ある。

このため、通常の論理動作において信号伝送速度が遅く
なってしまう。

この発明の目的は、簡単な回路構成で、診断機能を持つ
フリップフロップ回路を含む半導体集積回路装置を提供
することにある。

この発明の前記ならびにその他の目的と新規な特ｍけ、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ラッチ回路にテストモード信号に従ったその
入力信号を無効にさせる入力回路、テスト用書き込み信
号に従ってテスト用のデータ端子の信号を上記ラッチ回
路の入力に伝える伝送ゲートＭＯＳＦＥＴ及びテスト用
読み出し信号に従って上記ラッチ回路の保持情報を上記
テスト用のデータ端子に出力させる伝送ゲートＭＯ８Ｆ
ＥＴを設けるものである。

〔作　用〕

上記した手段によれば、入力回路を無効にしておいて任
意のデータを記憶させること、及びその記憶情報を取り
出すことができる等により、簡単な構成によって診断機
能を実現できる。

〔実施例〕

第１図には、この発明に係る診断機能付きフリップフロ
ップ回路の一実施例の回路図が示されている。同図の各
回路素子は、公知の０ＭＯ３（相補型ＭＯ３）集積回路
の製造技術によって、１個の単結晶シリコンのような半
導体基板上において形成される。以下の説明において、
特に説明しない場合、ＭＯＳ　Ｆ　ＥＴはＮチャンネル
ＭＯＳＦＥＴである。なお、同図において、チャンネル
部分に矢印が付加されたＭＯ８ＦＬＴはＰチャンネル型
である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳ　Ｆ　ＥＴの基板ゲートを構成する。Ｐチャ
ンネルＭＯＳ　Ｆ　ＥＴの基板ゲートすなわちＮ型ウェ
ル領域は、第１図の電源端子Ｖｃｃに結合される。

同図には、ディジタル情報処理回路における１つのフリ
ップフロップ回路とその診断用回路が代表として示され
ている。

診断機能を付加するために、次の入力回路が設けられる
。入力信萼りは、ＰチャンネルＭＯＳＦＥＴＱ３とＮチ
ャンネルＭＯＳＦＥＴＱ４からなるＣＭＯＳインバータ
回路の入力端子に供給される。上記ＣＭＯＳインバータ
回路は、上記ＰチャンネルＭＯＳＦＥＴＱ３に直列接続
されたＰチャンネルＭＯＳＦＥＴＱＩとＱ２を介してそ
の動作電圧Ｖｃｃが選択的に供給され、上記Ｎチャンネ
ルＭＯＳＦＥＴＱ４に直列接続されたＮチャンネルＭＯ
ＳＦＥＴＱ５とＱ６を介して回路の接地電位が選択的に
供給されることによって動作状態にされる。上記Ｎチャ
ンネルＭＯＳＦＥＴＱＩのゲートには、モード切り換え
信号ＭＣが供給され、ＮチャンネルＭＯＳＦＥＴＱ６の
ゲートには、上記モード切り換え信号ＭＣをインバータ
回路Ｎ１により反転した信号が供給される。また、上記
ＰチャンネルＭＯＳＦＥＴＱ２のゲートには、セット信
号Ｓが供給され、ＮチャンネルＭＯＳ　Ｆ　ＥＴＱ５の
ゲートには、リセット信号Ｒが供給される。

上記ＣＭＯＳインバータ回路の出力信号は、並列形態の
ＰチャンネルＭＯＳＦＥＴＱ７とＮチャンネルＭＯＳＦ
ＥＴＱ８からなるＣＭＯ３伝送ゲート回路を介して、マ
スターフリップフロップ回路を構成するＣＭＯＳインバ
ータ回路Ｎ４の入力端子に伝えられる。上記Ｐチャンネ
ル型伝送ゲートＭＯＳＦＥＴＱ７のゲートには、クロッ
ク信号ＧＫを受けるＣＭＯＳインバータ回路Ｎ２の出力
信号が供給され、Ｎチャンネル型の伝送ゲートＭＯＳＦ
ＥＴＱＢのゲートには、上記ＣＭＯＳインバータ回路Ｎ
２の出力信号を受けるＣＭＯＳインバータ回路Ｎ３の出
力信号が供給される。

上記マスターフリップフロップ回路を構成するＣＭＯＳ
インバータ回路Ｎ４の入力端子には、セント／リセット
回路が設けられる。すなわち、上記ＣＭＯＳインバータ
回路Ｎ４の入力端子と電源電圧端子Ｖｃｃとの間には、
直列形態にされたＰチャンネルＭＯＳＦＥＴＱ９とＱＩ
Ｏが設けられる。

上記ＣＭＯＳインバータ回路Ｎ４の入力端子と回路の接
地点との間には、直列形態にされたＮチャンネルＭｏ　
Ｓ　Ｆ　ＥＴＱ　１１とＱ１２が設けられる。

上記ＰチャンネルＭＯＳＦＥＴＱ９は、そのゲートに上
記モード切り換え信号ＭＣが供給され、ＮチャンネルＭ
ＯＳＦＥＴＱＩ　２は、そのゲートに上記モード切り換
え信号ＭＣを上記インバータ回路Ｎ１により反転した信
号が供給される。また、上記ＰチャンネルＭＯＳＦＥＴ
ＱＩ　Ｏは、そのゲートにリセット信号Ｒが供給され、
上記ＮチャンネルＭＯＳＦＥＴＱＩ　ｌは、そのゲート
にセット信号Ｓが供給される。

上記ＣＭＯＳインバータ回路Ｎ４の出力信号は、Ｐチャ
ンネルＭＯＳＦＥＴＱＩ　５とＮチャンネルＭＯＳＦＥ
ＴＱＩ　６からなるＣＭＯＳインバータ回路の入力端子
に供給される。このＣＭＯＳインバータ回路は、Ｐチャ
ンネルＭＯＳＦＥＴＱ１５に直列形態にされたＰチャン
ネルＭＯＳ　Ｆ　ＥＴＱ１３とＱ１４を介して電源電圧
Ｖｃｃと、ＮチャンネルＭＯＳＦＥＴＱＩ　６に直列形
態にされたＮチャンネルＭＯＳＦＥＴＱ１７とＱ１８を
介して回路の接地電位が選択的に供給されることによっ
て動作状態にされる。上記ＭＯＳＦＥＴＱＩ　３のゲー
トには診断試験時における書き込み制御信号ＳＷｎが供
給され、上記ＭＯＳＦＥＴＱ１８のゲートには上記書き
込み制御信号Ｓ　Ｗ　ｎをインバータ回路Ｎ５によって
反転した信号が供給される。上記制御信号Ｓ　Ｗ　ｎは
、診断試験動作の時にハイレベルにされ、上記ＭＯＳＦ
ＥＴＱＩ　３とＱ１８をオフ状態にさせる。また、上記
ＭＯＳＦＥＴＱＩ４は、そのゲートに上記セット信号Ｓ
が供給され、ＭＯＳＦＥＴＱ１７は、そのゲートにリセ
ット信号Ｒが供給される。

このＣＭＯＳインバータ回路の出力信号は、並列形態に
されたＰチャンネルＭＯＳＦＥＴＱ１９とＮチャンネル
ＭＯＳＦＥＴＱ２０からなるＣＭＯ８伝送ゲート回路を
介して、上記ＣＭＯＳインバータ回路Ｎ４の入力端子に
帰還される。上記ＰチャンネルＭＯＳＦＥＴＱ１９は、
そのゲートにインバータ回路Ｎ３の出力から得られるク
ロ・ツク信号ＣＫが供給され、ＮチャンネルＭＯＳ　Ｆ
　ＥＴＱ２０は、そのゲートに上記インバータ回路Ｎ２
の出力から得られるり、ロック信号ＣＫの反転信号が供
給される。

この実施例では、通常動作時での信号伝達速度を高速に
するため、上記ＣＭ　ＯＳインバータ回路の入力側の信
号が上記同様なＰチャンネルＭ　Ｏ５ＦＥＴＱ２１とＮ
チャンネルＭＯＳＦＥＴＱ２２からなるＣＭＯＳ伝送ゲ
ート回路を介してスレーブフリップフロップ回路を構成
するＣＭＯＳインバータ回路Ｎ７の入力に伝えられる。

このＣＭＯＳインバータ回路Ｎ７の出力信号は、ＣＭＯ
Ｓインバータ回路Ｎ８と上記同様なＣＭＯＳ伝送ゲート
回路を介して上記ＣＭＯＳインバータ回路Ｎ７の入力側
に帰還される。上記２つのＣＭＯＳ伝送ゲート回路は、
クロック信号Ｃ２によって相補的に動作させられる。す
なわち、クロック信号Ｃ２は、ＰチャンネルＭＯＳＦＥ
ＴＱ２１とＮチャンネルＭＯＳＦＥＴＱ２４のゲートに
供給され、ＣＭＯＳインバータ回路Ｎ６によって反転さ
れたクロック信号Ｃ２の反転信号は、ＮチャンネルＭＯ
ＳＦＥＴＱ２２とＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　２３のゲートに供給される。これにより、クロック
信号Ｃ２がハイレベルのとき、上記ＭＯＳ　Ｆ　ＥＴＱ
２３とＯ２４がオン状態となってスレーブフリップフロ
ップ回路を構成する帰還回路が形成され、情報の保持動
作を行う。また、クロック信号Ｃ２がロウレベルのとき
、上記ＭＯＳＦＥＴＱ２１とＯ２２がオン状態となって
、マスターフリップフロップ回路からの信号の取り込み
が行われる。

上記ＣＭＯＳインバータ回路Ｎ７の入力信号は、出力用
ＣＭ　ＯＳインバータ回路ＮＩＯを介して、次段回路に
伝える非反転の出力信号Ｑとして送出される。また、上
記ＣＭＯＳインバータ回路Ｎ７の出力信号は、出力用Ｃ
ＭＯＳインバータ回路Ｎ９を介して、次段回路に伝える
反転の出力信号Ｑとして送出される。

この実施例では、診断試験動作のために、上記マスター
フリップフロップ回路を構成する帰還回路の出力端子と
診断試験用のデータ端子ＴＢｎとの間に、上記書き込み
制御信号Ｓ　Ｗ　ｎを受けるＮチャンネル型の伝送ゲー
）ＭＯＳ　Ｆ、ＥＴＱ　２５が設けられる。また、スレ
ーブフリップフロップ回路の反転出力端子Ｑと上記デー
タ端子ＴＢｎの間に、読み出し用制御信号ＳＲｎを受け
るＮチャンネル型の伝送ゲー）ＭＯＳＦＥＴＱ２６が設
けられる。

上記構成の診断機能付のフリップフロップ回路は、特に
制限されないが、第２図に示すようにディジタル情報処
理装置を構成する半導体集積回路において、マトリック
ス状に配置される。横の行に配置された各フリ・７ブフ
ロソブ回路ＦＦＯＯないしＦＦＯ２、ＦＦｌ０ないしＦ
Ｆ１２及びＦＦ２０ないしＦＦ２２の、各データ端子は
、横方向に延長されるデータバスＴＢＯ１′「Ｂ１及び
ＴＢ２にそれぞれ共通に接読される。また、縦の列に配
置された各フリップフロップ回路ＦＦ０ＯないしＦＦ２
０、ＦＦ０ＩないしＦＦ２１及びＦＦＯ２ないしＦ　Ｆ
　２２の、各書き込み／読み出し制御信号は、縦方向に
延長される制御信号線ＳＲＯ。

ＳＷＯ，、ＳＲＩ、ＳＷＩ及びＳＲ２，ＳＷ２に供給さ
れる各制御信号がそれぞれ共通に供給される。

診断動作状態においては、モード信号ＭＣがハイレベル
にされる。これに応じて、マスターフリップフロップ回
路の入力回路のＭＯＳ　Ｆ　ＥＴＱ　１とＯ６、及びセ
ット／リセット回路のＭＯＳＦＥＴＱ９及びＱｌｌが共
にオフ状態にされる。したがって、マスターフリップフ
ロップ回路の入力機能が無効にされる。

この状態において、例えば、第１列目の読み出しＩ１ｍ
信％ＳＲＯをハイレベルにすると、第１列目のフリップ
フロップ回路ＦＦ０ＯないしＦＦ２０の各スレーブ側の
フリップフロップ回路の反転出力信号Ｑが横方向に延長
されるデータバスＴＢＯないしＴＢ２に出力される。上
記データバスＴＢＯないしＴＢ２は、特に制限されない
が、図示しないシフトレジスタにパラレルに入力され、
このシフトレジスタを介して半導体集積回路の外部端子
へシリアルに送出される。なお、上記各データバスＴＢ
ＯないしＴＢ２の信号は、上記シフトレジスタに代え、
マルチプレクサを介して１つの外部端子から選択的に出
力させるようにするものとしでもよい。

一方、第１列目の書き込み制御信号ＳＷＯをノ１イレベ
ルにすると、第１列目のフリップフロップ回路ＦＦＯＯ
ないしＦＦ２０の各マスター側のフリップフロップ回路
の帰還回路を構成するスイッチＭＯＳＦＥＴＱＩ　３と
Ｑ１８が共にオフ状態にされる。また、上記書き込み制
御信号ＳＷＯのＡイレベルによって伝送ゲー）ＭＯＳＦ
ＥＴＱ２５がオン状態にされるので、データバスＴＢＯ
ないしＴＢ２の各書き込み信号は、各フリップフロップ
回路ＦＦ０ＯないしＦＦ２０において、クロック信号Ｃ
Ｋがロウレベルのときオン状態にされる伝送ゲートＭＯ
ＳＦＥＴＱＩ　９及びＱ２０を介してＣＭＯＳインバー
タ回路Ｎ４の人力に伝えられる。これによって、上記書
き込み制′４Ｔ５信号ＳＷＯがロウレベルにされたとき
、マスター側フリップフロップ回路は、上記書き込み信
男に従った情報を保持するものとなる。

上記データバスＴＢＯないしＴＢ２の書き込み信号は、
例えば、上記シフトレジスタを介して外部端子からシリ
アルに供給されたデータがパラレルに変換されることに
よって形成される。

このように任意のフリップフロップ回路の情報を外部端
子へ出力させることができること、及び任意のフリップ
フロップ回路に任意のデータを保持させることによって
、言い換えるならば、データのスキャンイン及びスキャ
ンアウトが可能になるため、情報処理回路の動作診断を
高速に行えることができる。また、回路素子数は、マス
タースレーブ方式としながらも、少ない素子数によって
構成できるものとなる。さらに、通常の動作状態におい
ては、マスター側のフリップフロップ回路の入力信号が
そのままスレーブ側フリップフロップ回路の入力に伝え
られるため、信号の伝達段数の削減が図られるため、動
作の高速化も実現できるものとなる。

（１）モード切り換え信号によって、マスター側の入力
動作を無効にする機能及びマスターフリップフロップ回
路にテスト用のデータ端子から直接的に書き込み信号を
供給するとともに、スレーブ側のフリップフロップ回路
の出力信号を上記テスト用のデータ端子に出力させる伝
送ゲー）ＭＯＳＦＥＴを付加することによって、診断動
作を行わせることができるという効果が得られる。

（２）スイッチＭＯＳ　Ｆ　Ｅ　Ｔを設けてマスター側
のフリップフロップ回路に設けられた入力回路の動作を
無効にすること及びテスト用のデータ端子に伝送ゲート
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔを介してスレ・−ブ測のフリップ
フロップ回路の出力信号及び伝送ゲートＭＯＳＦＥＴを
介してマスター側のフリップフロップ回路に入力信号を
伝えることによって、少ない素子数により診断機能を実
現できるという効果が得られる。

（３）マスター側フリップフロフブ回路の入力信号をス
レーブ側のフリップフロップ回路の入力端子に伝えるこ
とによって、通常動作時における信号伝達速度を高速に
行えるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、フリップフロ
ップ回路は、第１図に示したようなセット／リセット機
能が不要ならば、それに関連するＭＯＳ　Ｆ　ＥＴを省
略できるものである。また、セット／リセットの何れか
一方のみの機能を付加するものとしてもよい。このよう
に入力回路の具体的回路は、その用途に応じて種々の変
形をすることができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレ・ｆ等の
半導体集積回路装置に適用した場合について説明したが
、それに限定されるものではなく、各種情報処理動作を
行うディジタル半導体集積回路装置に広く利用できるも
のである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ラッチ回路の入力に選択的に入力信号の取
り込みを無効にさせる機能と、ラッチ回路とテスト端子
との間で選択的に信号の授受を行う伝送ゲー）ＭＯＳＦ
ＥＴを設けるるという簡単な構成によって、診断機能を
実現できるという効果が得られる。

【図面の簡単な説明】

第１図は、この発明に係る診断機能付のフリップフロッ
プ回路の一実施例を示す回路図、第２図は、上記第１図
のフリップフロップ回路を半尋体＠積回路に形成した場
合の一例を示す配置図、 第３図は、従来の診断８！能付フリップフロップ回路の
一例を示す回路図である。 Ｆ　１”　ＯＯ〜ＦＦ２２・・フリツブフロップ回路筒
　１　図 第２図

Claims (1)

1. 【特許請求の範囲】 １、テストモード信号に従ったその入力信号を無効にさ
   せる入力回路とラッチ回路とからなるフリップフロップ
   回路と、テスト用書き込み信号に従ってテスト用のデー
   タ端子の信号を上記ラッチ回路の入力に伝える伝送ゲー
   トＭＯＳＦＥＴと、テスト用読み出し信号に従って上記
   ラッチ回路の保持情報を上記テスト用のデータ端子に出
   力させる伝送ゲートＭＯＳＦＥＴとを含む診断機能付き
   フリップフロップ回路を具備することを特徴とする半導
   体集積回路装置。 ２、上記診断機能付きフリップフロップ回路は、マトリ
   ックス状に配置され、上記データ端子が結合されるデー
   タバスと、書き込み及び読み出し信号線は上記マトリッ
   クス状態のフリップフロップ回路に対応してＸ及びＹ方
   向に延長されるものであることを特徴とする特許請求の
   範囲第１項記載の半導体集積回路装置。