JP5318984B2 - 走査試験をサポートする論理装置と方法 - Google Patents

Description

本開示は一般に走査試験のシステムおよび方法に関する。

一般に、集積回路は複数のディジタル論理回路を含むことができる。１つのタイプのディジタル論理回路はフリップフロップであり、それは２つの状態の間で切り換えられることができる回路である。フリップフロップ回路はディジタルシステムを構築するために使用される一般型の順序回路素子である。よって、フリップフロップ回路はそのようなシステムのための電力および性能の両者上に影響を与えることができる。

最新の集積回路は一般にそれらの固有のテスタビリティを高めるために種々様々なデザインフォーテスト（ＤＦＴ）構成を組み込む。典型的に、ＤＦＴ構成は走査設計に基づき、ここで走査試験データが試験ピンに供給されるかまたはここで複数の外部からアクセス可能な走査チェーンがこの集積回路内にはめこまれる。走査チェーンがはめこまれる時には、この走査チェーンは、それぞれが１フリップフロップまたは１ラッチを含む走査セル付きの、直列に連結された１つまたはそれ以上の走査セルを含んでもよい。典型的に、走査試験構成は製造試験およびプロトタイプデバッグ処理のための製造および診断試験パターンを発生するためにフォールトシミュレーションおよび組合せＡＴＰＧ（自動試験パターン発生）とともに使用される。

ＤＦＴ機能性を提供するために、回路は試験入力を有してよく、それは試験モードの間中アクセスされることができ、そしてそれは正規の非試験運転の間中論理レベルに連結されてもよい。マルチプレクサのような試験論理は、モード間を選択するために、そしてデータパターンがチェーンを通過することによって試験されるべき論理回路に１データパターンを供給するために導入されてもよい。論理回路の結果としての出力はこの論理回路内の障害存在の表示を提供する。

論理回路を試験するために、試験論理は試験データを論理回路の入力に供給する。残念ながら、データを入力に供給するために、マルチプレクサのような、試験論理は典型的に論理回路のデータパス内に配置され、そして正規の非試験運転の間中電力を不必要に消費するかもしれない。さらに、そのような試験論理は論理回路のデータパス内に遅延を持ち込むかもしれず、そして遅延は論理回路の性能を引き下げる傾向がある。

パルスドラッチを含む、他の順序テクノロジーが遅延を引き下げるために使用されていた。パルスドラッチは論理回路のデータパス内の遅延を引き下げることができる一方で、パルスドラッチはより多くの電力を消費する傾向があり、そして決してフリップフロップよりも典型的に強くない。

よって、ＤＦＴ適合性を維持している間中電力損失および遅延を引き下げる改良された試験論理付きの論理回路を提供することは有利であるだろう。

１特定の実施形態では、データ入力、走査試験入力(scan test input)、クロックデマルチプレクサ（clock demultiplexer）、およびマスタラッチ(master latch)を含む論理装置が提供される。クロックデマルチプレクサは第１のクロック出力および第２のクロック出力を選択的に供給するためにクロック入力に反応する。マスタラッチはデータ入力におよび走査試験入力に連結され、そして１出力を含む。マスタラッチはデータ入力または走査試験入力をこの出力に選択的に連結するためにクロックデマルチプレクサの第１のクロック出力およびクロックデマルチプレクサの第２のクロック出力に反応する。

もう１つの特定の実例となる実施形態では、試験モードおよび動作モードの間を選択するためにモード選択入力を受信することおよびモード選択入力に基づいて第１のクロックまたは第２のクロックを選択的に発生することを含むディジタル論理装置の運転の方法が提供される。この方法は第１のクロックに応じて蓄積素子（storage element）の第１の状態ノードにデータ入力を送ることをさらに含み、ここで蓄積素子は第１の状態ノードに関して反転される第２の状態ノードを含む。そのうえ、この方法はモード選択入力に基づいてデータラッチ素子の第２の状態ノードから走査試験入力を選択的に分離することを含む。

なおもう１つの特定の実例となる実施形態では、論理装置はクロックデマルチプレクサ、マスタラッチ、スレーブラッチ（slave latch）および論理ゲートを含む。クロックデマルチプレクサはクロック入力に連結され、そして第１のクロックまたは第２のクロックを選択的に発生するためにモード選択入力に反応する。マスタラッチはデータ入力および走査試験入力に連結され、そして１出力を含む。マスタラッチはデータ入力を出力に連結するために第１のクロックに反応し、そして走査試験入力を出力に連結するために第２のクロックに反応する。スレーブラッチはマスタラッチの出力に連結され、そしてマスタラッチの出力をデータ出力に選択的に連結するためにクロック入力に反応する。論理ゲートはデータ出力に連結され、そしてデータ出力を走査試験出力（scan test output）に選択的に連結するためにモード選択入力に反応する。

特定の論理装置の実施形態によって提供された１つの特定の利点は試験論理が論理装置のデータパスから取り除かれることであり、データパス内の遅延を減少させている。１つの特定の実施形態では、遅延は２５％まで減少されることができる。

その中では論理装置が臨界データパス内でデザインフォーテスタビリティ（ＤＦＴ）特徴を有する従来の論理装置よりも少ない電力を消費しうるもう１つの利点が提供される。試験論理がデータパスから取り除かれるので、走査試験論理は非試験運転の間中パワーオフ状態にゲートインされることができる。１つの特定の実施形態では、論理装置は従来の論理装置よりも約２７％少ない電力を消費だろう。

なおもう１つの利点は試験論理および論理装置がほぼ同じ物理的なサイズであり、そしてＤＦＴ特徴付きの従来の装置と回路基板上でほぼ同じ量の面積を占めることができることである。

本開示の他の局面、利点および特徴は、以下のセクション：図面の簡単な説明、詳細な説明、および特許請求の範囲を含む、全出願のレビューの後に明白になるであろう。

この中に記述された実施形態の局面および付随する利点は、添付図面とともに採用された時に以下の詳細説明を参照することによってより容易に明白になるであろう。
デザインフォーテスタビリティ（ＤＦＴ）適合試験論理付き装置の特定の実施形態を示すブロック図。 動作データパスから分離されたデザインフォーテスタビリティ（ＤＦＴ）特徴論理付きディジタル論理回路の特定の実施形態を示す概要図。 ディジタル論理装置の運転の方法の特定の実施形態を示すフロー図。 論理装置試験特徴および図１〜３の方法が使用されうるディジタル信号プロセッサを組み込んでいる携帯型通信装置を示す一般図。 ディジタル論理装置試験特徴および図１〜３の方法が使用されうるディジタル信号プロセッサを組み込んでいる典型的セルラ電話機を示す一般図。

図１はデザインフォーテスタビリティ（ＤＦＴ）適合試験論理付き論理装置１００のブロック図である。論理装置１００はマスタラッチ１０４、スレーブラッチ１０６、およびクロックデマルチプレクサ１０８を含む集積回路１０２を含む。集積回路１０２はクロック入力１１０、データ入力１１２、走査試験入力１１４、およびモード選択入力１１６を含む。クロックデレマルチプレクサ１０８はクロック入力１１０およびモード選択入力１１６を受信する。クロックデマルチプレクサ１０８は第１のクロック出力１１８および第２のクロック出力１２０を選択的に供給するためにクロック入力１１０に反応する。マスタラッチ１０４はデータ入力１１２におよび走査試験入力１１４に連結される。マスタラッチ１０４はまた出力１２２を含む。マスタラッチ１０４はデータ入力１１２または走査試験入力１１４を出力１２２に選択的に連結するためにクロックデレマルチプレクサ１０８の第１のクロック出力１１８およびクロックデレマルチプレクサ１０８の第２のクロック出力１２０に反応する。１つの特定の実施形態では、モード選択入力１１６はクロック入力１１０に基づいて第１のクロック入力１１８または第２のクロック入力１２０を選択的に活性化するためにクロックデレマルチプレクサ１０８に連結される。

スレーブラッチ１０６はマスタラッチ１０４の出力１２２をデータ出力１２４に連結するためにマスタラッチ１０４の出力１２２に連結される。論理ゲート１２６はデータ出力１２４に連結され、そしてデータ出力１２４を走査試験出力１２８に選択的に連結するためにあるいは走査試験出力１２８が留まることをさせないために、モード選択入力１１６のような、入力に反応する。特定の実施形態では、モード選択入力１１６は試験走査モードまたは動作モードを含み、そしてマスタラッチ１０４の出力１２２はモード選択入力１１６が試験走査モードを示す時にはスレーブラッチ１０６を介して走査試験出力１２８に連結され、そしてモード選択入力１１６が動作モードを示す時にはスレーブラッチ１０６を介してデータ出力１２４に連結される。

特定の実施形態では、マスタラッチ１０４はデータ入力１１２におよび走査試験入力１１４に選択的に連結されるデータ蓄積素子を含む。データ蓄積素子は１対の相互連結インバータを含んでもよい。１つの特定の実施形態では、マスタラッチ１０４は走査試験入力１１４を受信するためにそして走査試験入力１１４をメモリ素子に選択的に連結するためにメモリ素子および試験走査回路を含んでもよい。もう１つの特定の実施形態では、マスタラッチ１０４はメモリ素子およびデータ入力１１２を受信するためにそしてデータ入力１１２をこのメモリ素子に選択的に連結するために送信ゲートを含む。なおもう１つの実施形態では、マスタラッチ１０４は、１対の相互連結インバータおよび、送信ゲートのような、書込み回路を含むメモリ素子を含む。

運転中、クロックデマルチプレクサ１０８はクロック入力１１０を受信し、そしてモード選択入力１１６に従って第１のクロック出力１１８または第２のクロック出力１２０を発生する。１つの特定の実施形態では、第１のモード選択がモード選択入力１１６を介して受信される時には、クロックデマルチプレクサ１０８は、データ入力１１２からの出力１２２にデータを供給するためにマスタラッチ１０４をトリガして、第１のクロック出力１１８を生成する。スレーブラッチ１０６はクロック入力１１０に反応して出力１２２上のデータを出力１２４に供給する。もう１つの特定の実施形態では、第２のモード選択がモード選択入力を介して受信される時には、クロックデマルチプレクサ１０８は、走査試験入力１１４から出力１２２に走査試験データを供給するためにマスタラッチ１０４をトリガして、第２のクロック出力１２０を生成する。スレーブラッチ１０６はクロック入力１１０に反応して出力１２２上のデータを出力１２４に供給する。論理ゲート１２６はモード選択入力１１６に反応して走査試験データを出力１２４から走査試験出力１２８に供給する。１つの特定の実施形態では、第２のモード選択がモード選択入力１１６を介して受信される時には、走査試験出力１２８は走査試験入力１１４に関連がある。

１つの特定の実施形態では、第１モードの運転の間のデータ入力１１２からデータ出力１２４への時間遅延は第２モードの運転の間の走査試験入力１１４から走査試験出力１２８への時間遅延未満である。

１つの特定の実施形態では、マスタラッチ１０４は論理装置１００が非試験モードの運転中である時にはパワーオフ状態にゲート制御される走査試験回路を含む。走査試験回路はデータ入力１１２に反応して遅延をデータパスに持ち込まない。

図２は動作データパスから分離されたデザインフォーテスタビリティ（ＤＦＴ）特徴付き論理回路２００の特定の実例となる実施形態を示す概要図である。論理回路２００はクロックデマルチプレクシング論理２０２、マスタラッチ２０４、スレーブラッチ２０６、および走査試験出力論理２８４を含む。クロックデマルチプレクシング論理２０２はシフト入力２０８、クロック入力２１０、およびＮＯＲゲート２１２および２４０を含む。ＮＯＲゲート２１２はシフト入力２０８を反転する。ＮＯＲゲート２１２および２４０はシフト入力２０８に反応してクロック入力２１０をデマルチプレクスするように動作する。シフト入力２０８が論理低レベルにある時には、ＮＯＲ２１２はゼロ出力を供給し、一方ＮＯＲゲート２４０はクロック入力２１０に関して反転されるクロック信号を示す。このように、ＮＯＲゲート２１２および２４０は出力２４２で第１のクロック信号およびノード２２０で第２のクロック信号内でクロック入力２１０を変換するクロックデマルチプレクシング論理２０２を提供する。

インバータ２１６はノード２２０で論理レベルを反転し、そして反転された出力をノード２２４に供給する。３状態インバータ（tri-state inverter）２１８は走査試験入力２０９に連結された入力、ノード２２０に連結された入力、およびノード２２４に連結された反転された入力を含む。シフト入力２０８は走査試験入力２０９をマスタラッチ２０４の第２の状態ノード２２８に選択的に連結するように３状態インバータ２１８を制御する。シフト入力２０８が論理低レベルにある時には、３状態インバータ２１８は非活性化され、それによって第２の状態ノード２２８を走査試験入力２０９から分離する。シフト入力２０８が論理高レベルにある時には、ＮＯＲゲート２１２のシフト入力２０８は反転されるので、その後ＮＯＲゲート２１２は論理低信号としてシフト入力２０８を受信し、そしてノード２２０でのＮＯＲゲート２１２の出力はクロック入力２１０の反転型である。

ＮＯＲゲート２４０はシフト入力２０８およびクロック入力２１０を含む。シフト入力２０８が論理低レベルにある時には、 ＮＯＲゲート２４０は出力２４２でクロック入力２１０の反転型を出力する。出力２４２はインバータ２４４に連結され、それはノード２４６に連結される。

マスタラッチ２０４はデータ入力２５０、走査試験入力２０９、３状態インバータ２３０、３状態インバータ２３６、インバータ２５２および２５６、および送信ゲート２５４を含む。走査試験入力２０９は３状態インバータ２１８にそしてノード２２８に連結される。３状態インバータ２３０はノード２２４に連結された走査試験クロック入力２３２、活性化信号（ｉ０）を受信するための反転された入力２３４、第１の状態ノード２３８に連結された入力２３７、および第２の状態ノード２２８に連結された出力を含む。３状態インバータ２３６は第２の状態ノード２２８に連結される入力２３５、活性化信号（ｉ１）を受信するためにノード２４６に連結されるクロック入力２３９、および第１の状態ノード２３８に連結された出力を含む。３状態インバータ２３０および２３６の配列が蓄積素子と、またはシフト入力２０８の論理レベルによって制御されることができる相互連結インバータと呼ばれてもよいことは理解されねばならない。マスタラッチ２０４はまたデータ入力２５０を受信するために、そして反転型のデータ入力２５０を送信ゲート２５４に供給するためにインバータ２５２を含む。送信ゲート２５４はクロック入力２１０によって制御される、３状態インバータのような書込み回路であってもよい。送信ゲート２５４は反転型のデータ入力２５０を受信するための入力、クロック入力を送信ゲート２５４に供給するための入力２５１および２５７、およびノード２５８を介して第１のノード２３８に連結された出力を含む。一般に、３状態インバータ２３０および２３６の蓄積素子および送信ゲート２５４はラッチ手段またはラッチ素子を形成する。クロックおよび送信ゲート２５４の間の論理ゲート数が回路のタイミング特性を変えるために変更されうることはこの分野のある技術者には明白であるだろう。３状態インバータ２２６のクロックパス上の論理ゲート数も同じ理由で変更されることができる。

スレーブラッチ２０６はノード２５８を介してそしてインバータ２６０を介して第１の状態ノード２３８に連結される。スレーブラッチ２０６はインバータ２６０の出力に連結される入力２６２を含む。スレーブラッチ２０６はまた送信ゲート２６４、インバータ２６６、２７４、および２８０、そして３状態インバータ２８２も含む。インバータ２６６はクロック入力２１０を含み、そして出力をノード２７０に供給する。送信ゲート２６４はインバータ２６０の出力２６２に連結された入力、クロック入力２１０に連結された入力２６８、およびノード２７０に連結された入力２６７を含む。送信ゲート２６４はノード２７２にそしてインバータ２７４を介してデータ出力２７６に連結された出力を含む。インバータ２８０はノード２７２に連結された入力およびノード２８１に連結された出力を含む。インバータ２８２はノード２８１に連結された入力、ノード２７０に連結された制御入力、およびノード２７２に連結された出力を含む。スレーブラッチ２０６は各クロックサイクル上でノード２５８からのデータをスレーブラッチ２０６の出力２７６にラッチする。

ＮＡＮＤゲート２８４はシフト入力２０８に連結された入力、ノード２８１に連結された入力、および走査試験出力２８６を含む。シフト入力２０８が論理低レベルにある時は、ＮＡＮＤゲート２８４の出力は論理高レベルのままである。シフト入力２０８が論理低レベルにある時は、ＮＡＮＤゲート２８４は反転型の走査試験入力２０９を走査試験出力２８６に供給する。このように、シフト入力２０８上に論理高レベル信号を配置することによるような、走査試験モードの運転が選択される時は、出力２７６からのデータはＮＡＮＤゲート２８４によって走査試験出力２８６上にゲート制御される。同じゲーチング機能はまた、ＮＯＲゲートのような、異なるタイプの論理ゲートを使用して実施されることもできる。

１つの特定の実施形態では、作動可能または動作モード内の時は、走査試験入力２０９に連結される３状態インバータ２１８はシフト入力２０８がゼロのシフト値（または、例えば、閾値電圧レベル以下であるレベルのような、論理低レベル値）を受信する時には無力化される。ＮＯＲゲート２４０の出力はインバータ２４４によって反転され、そして送信ゲート２５４の制御入力２５１および２５７で再び反転され、それはデータをデータ入力２５０から第１の状態ノード２５８に渡すためにイネーブルにされる。動作モードの間、走査回路は電力を保存するためにゲートオフされてもよい。データ入力２５０は、データ入力２５０でデータ入力信号に関連しているデータ出力２７６上にデータ出力信号を供給するために送信ゲート２５４および２６４を介して、そしてインバータ２５２、２５８および２７４を介してデータ出力２７６に連結される。走査試験論理はこのデータパスの一部ではない。

試験モードでは、シフト値はシフト入力２０８で“１”（例えば、閾値電圧レベルより高いレベルのような、論理高レベル）であり、３状態インバータ２１８はイネーブルにされ、そして走査試験入力２０９は３状態インバータ２１８を介して第２の状態ノード２２８に接続される。同時に、送信ゲート２５４はデータ入力２５０を第１の状態ノード２５８から分離するために無力化される。走査回路２０４は第１の状態ノード２５８に連結されるマスタラッチとなり、それは入力をスレーブラッチ２０６に供給する。試験モードでは、走査試験入力２０９は３状態インバータ２１８、ノード２２８、相互連結インバータ２３０および２３６、第１の状態ノード２５８、インバータ２６０、送信ゲート２６４、インバータ２８０、３状態インバータ２８２、ノード２８１、およびＮＡＮＤゲート２８４を介して走査出力２８６に連結される。

回路２００はフリップフロップによって従われたマルチプレクサと同じように動作する。しかしながら、走査試験回路はデータパス論理から取り除かれる。その代わりとして、多重化は走査試験入力２０９またはデータ入力２５０のいずれかをスレーブラッチ２０６に選択的に連結するためにマスタラッチ２０４への２つのクロックを生成するようにクロック入力２１０およびクロックデマルチプレクシング論理２０２内のシフト入力２０８を使用して実行される。そのうえ、走査回路はデータパス論理によりデータフローを減速しない。

一般に、移動体アプリケーションのために設計されるマイクロプロセッサはフリップフロップを含み、それはマイクロプロセッサの総ダイナミック電力消費の約２９％を占めるかもしれない。例えば、図１および２内に記述された走査試験論理を組み込むフリップフロップ回路はチップ上で同じ物理的面積を占める一方で、従来のフリップフロップよりも約２５％高速であることができ、そして２７％より少ない電力を必要とするかもしれない。スレーブラッチ２０６内のインバータ２８０と２８２およびマスタラッチ２０４のインバータ２３４と２３６のようなフリップフロップは、正規運転の間データパスから取り除かれたそれの走査論理を有する。そのうえ、フリップフロップはディジタルシステム内で広く使用されるので、回路２００はデータパス内に配置された従来の走査試験論理に関して遅延を減少させるためにデータパス論理からＤＦＴ走査回路を取り除く一方で、デザインフォーテスタビリティ（ＤＦＴ）適合試験論理を維持する。この中で使用されたような術語“データパス論理”が、試験モードの運転の間中使用された走査試験データパスに対して、動作モードの間中使用されたデータパスを指すことは理解されねばならない。

図３は論理装置の運転の方法の特定の実施形態の実例となるフロー図である。モード選択信号が受信される（ブロック３００）。もしモード選択信号が試験モードに関連しないならば（ブロック３０２）、第１のクロック出力がクロック入力から発生される（ブロック３０４）。データ入力が蓄積素子の第１の状態ノードに送られる、ここで蓄積素子は第１の状態ノードに関して反転される第２の状態ノードを含む（ブロック３０６）。動作モードでは、走査試験入力は第２の状態ノードから分離される（ブロック３０８）。

もしモード選択信号が試験モードに関連するならば（ブロック３０２）、第２のクロック出力がクロック入力から発生される（ブロック３１０）。走査試験入力は蓄積素子の第２の状態ノードに送られる（ブロック３１２）。走査試験モードでは、データ入力は第１の状態ノードから分離される（ブロック３１４）。出力は送られた入力（即ち、正規動作モード内のデータ出力または走査試験モードの間の走査試験出力）に従って発生されることができる（ブロック３１６）。

１つの特定の実施形態では、制御入力は試験モードの運転を選択するために受信される。１つの実施形態では、試験モードの運転は走査試験モードである。１つの特定の実施形態では、走査試験入力は第２の状態ノードに走査試験入力を連結するために３状態インバータまたは送信ゲートをイネーブルにすることによって送られる、ここで３状態インバータまたは送信ゲートは走査試験入力に連結されたデータ入力、制御端末に連結された制御入力、および第２の状態ノードに連結された出力を含む。１つの実施形態では、データ入力は第２の送信ゲートまたは３状態素子（tri-state element）を無力化する(disabling)ことによって第１のノードから分離されることができる。第２の送信ゲートまたは３状態素子はデータ入力に連結されたデータ入力端末、制御端末に連結された第１の制御入力および第２の制御入力、および第１の状態ノードに連結された出力を含んでもよい、ここで制御端末は第１の制御入力および第２の制御入力に関して反転される。

もう１つの特定の実施形態では、データ入力は第１の状態ノードにデータ入力を連結するために送信ゲートをイネーブルにすることによって第１の状態ノードに送られる。なおもう１つの実施形態では、走査試験入力はインバータを無力化することによって分離されることができる、ここでインバータは走査試験入力に連結されたデータ入力を含み、制御端末に連結された制御入力を含み、そして第２の状態ノードに連結された出力を含む。

１つの特定の実施形態では、走査試験入力は第２の状態ノードに走査試験入力を連結するために（図２内の３状態インバータ２１８のような）インバータをイネーブルにすることによって送られる。インバータは試験モードの運転の間中走査試験入力を第２の状態ノードに連結でき、そして動作（非試験）モードの間中第２の状態ノードを走査試験入力から分離できる。送信ゲートは動作モードの間中データ入力を第１の状態ノードに連結でき、そして試験モードの間中データ入力を第１の状態ノードから分離できる。

もう１つの特定の実施形態では、データ入力を第１の状態ノードに連結するために（送信ゲート２５４のような）送信ゲートをイネーブルにすることによってデータ入力は第１の状態ノードに送られる。送信ゲートはデータ入力に連結されたデータ入力端末、制御端末に連結された第１の制御入力および第２の制御入力、および（入力２５３、制御入力２５１と２５７、および図２内の第１の状態ノード２５８に連結された出力のような）第１の状態ノードに連結された出力を含んでもよい。図２の入力インバータ２５２がもう１つの論理ゲートによって置換されうるか、または完全に取り除かれうることはこの分野の誰か技術者には明白であるだろう。また３状態インバータ２３４または３状態インバータ２３６がマスタラッチについて非同期セットまたはリセット機能を実施するためにもう１つの３状態論理ゲートによって置換されうることも明白であるだろう。同様に、非同期セットまたはリセット機能は、それぞれ、インバータ２８０または３状態インバータ２８２を、ＮＡＮＤまたはＮＯＲｐｗｄ、あるいは３状態論理ゲートのような、もう１つの論理ゲートによって置換することによってスレーブラッチ内で実施されることができる。

もう１つの特定の実施形態では、走査試験入力は（図２内の３状態インバータ２１８のような）インバータを無力化することによって分離されることができる。インバータは走査試験入力に連結されたデータ入力、制御端末に連結された制御入力、および第２の状態ノードに連結された出力を含んでもよい。

図４は通常４００と表される携帯型通信装置の例示的な、非限定の実施形態を示す。図４に示されたように、携帯型通信装置はディジタル信号プロセッサ４１０を含むオンチップシステム４２２を含む。特定の実施形態では、ディジタル信号プロセッサ４１０は図１〜３に関して記述されたような走査回路４１１（または走査試験回路）を含んでもよい。図４はまたディジタル信号プロセッサ４１０におよび表示器４２８に連結される表示コントローラ４２６も示す。さらに、入力装置４３０はディジタル信号プロセッサ４１０に連結される。示されたように、メモリ４３２はディジタル信号プロセッサ４１０に連結される。そのうえ、コーダ／デコーダ（ＣＯＤＥＣ）４３４はディジタル信号プロセッサ４１０に連結されることができる。スピーカ４３６およびマイクロフォン４３８はＣＯＤＥＣ４３４に連結されることができる。

図４はまた無線コントローラ４４０がディジタル信号プロセッサ４１０および無線アンテナ４４２に連結されることができることも示す。特定の実施形態では、電力供給源４４４はオンチップシステム４２２に連結される。さらに、特定の実施形態では、図４内に図示されたように、表示器４２８、入力装置４３０、スピーカ４３６、マイクロフォン４３８、無線アンテナ４４２、および電力供給源４４４はオンチップシステム４２２と無関係である。しかしながら、各々はオンチップシステム４２２のコンポーネントに連結される。

走査回路４１１がディジタル信号プロセッサ４１０の内部でのみ示される一方で、走査回路４１１は表示コントローラ４２６、無線コントローラ４４０、ＣＯＤＥＣ４３４、またはそれについてデザインフォーテスタビリティ（ＤＦＴ）適合性が望ましいフリップフロップを含む任意の他のコンポーネントを含む、他のコンポーネント内に供給されてもよいことは理解されるであろう。少なくとも１つの走査試験ピンおよび少なくとも１つのモード選択ピンが走査データを受信するためにおよび動作モードと試験モードとの間を選択するために各々そのようなコンポーネント内に供給されうることは理解されるであろう。

図５を参照して、セルラ電話機の例示的な、非限定の実施形態が示され、そして通常５００と表される。示されたように、セルラ電話機５００は共に連結されるディジタルベースバンドプロセッサ５２４およびアナログベースバンドプロセッサ５２６を含むオンチップシステム５２２を含む。ディジタルベースバンドプロセッサ５２４は、図１〜３に関して記述されたように、走査回路５１１を含んでもよい。アナログベースバンドプロセッサ５２６もまた、図１〜３に関して記述されたように、走査回路５２７を含んでもよい。図５に図示されたように、表示コントローラ５２８およびタッチスクリーンコントローラ５３０はディジタルベースバンドプロセッサ５２４に連結される。順番に、オンチップシステム５２２と無関係にタッチスクリーン表示器５３２は表示コントローラ５２８およびタッチスクリーンコントローラ５３０に連結される。

図５はさらにビデオエンコーダ５３４、例えば、フェーズ・オルタネーティング・ライン（ＰＡＬ）エンコーダ、シーケンシャル・クルーア・ア・メムアール（ＳＥＣＯＭ）エンコーダ、または全国テレビ方式委員会（ＮＴＳＣ）エンコーダがディジタルベースバンドプロセッサ５２４に連結されることを示す。さらに、ビデオ増幅器５３６はビデオエンコーダ５３４およびタッチスクリーン表示器５３２に連結される。また、ビデオポート５３８はビデオ増幅器５３６に連結される。図５内に描写されたように、ユニバーサルシリアルバス（ＵＳＢ）コントローラ５４０はディジタルベースバンドプロセッサ５２４に連結される。また、ＵＳＢポート５４２はＵＳＢコントローラ５４０に連結される。メモリ５４４および加入者アイデンティティモジュール（ＳＩＭ）カード５４６もまたディジタルベースバンドプロセッサ５２４に連結されることができる。さらに、図５内に示されたように、ディジタルカメラ５４８はディジタルベースバンドプロセッサ５２４に連結されることができる。例示的実施形態では、ディジタルカメラ５４８は電荷結合デバイス（ＣＣＤ）カメラまたは相補金属酸化物半導体（ＣＭＯＳ）カメラである。

図５内にさらに図示されたように、ステレオオーディオＣＯＤＥＣ５５０はアナログベースバンドプロセッサ５２６に連結されることができる。その上、オーディオ増幅器５５２はステレオオーディオＣＯＤＥＣ５５０に連結されることができる。例示的実施形態では、第１のステレオスピーカ５５４および第２のステレオスピーカ５５６はオーディオ増幅器５５２に連結される。図５はマイクロフォン増幅器５５８がまたステレオオーディオＣＯＤＥＣ５５０にも連結されうることを示す。そのうえ、マイクロフォン５６０はマイクロフォン増幅器５５８に連結されることができる。特定の実施形態では、周波数変調（ＦＭ）無線チューナ５６２はステレオオーディオＣＯＤＥＣ５５０に連結されることができる。また、ＦＭアンテナ５６４はＦＭ無線チューナ５６２に連結される。さらに、ステレオヘッドフォン５６６はステレオオーディオＣＯＤＥＣ５５０に連結されることができる。

図５はさらに無線周波数（ＲＦ）トランシーバ５６８がアナログベースバンドプロセッサ５２６に連結されうることを示す。ＲＦスイッチ５７０はＲＦトランシーバ５６８にそしてＲＦアンテナ５７２に連結されることができる。図５に示されたように、キーパッド５７４はアナログベースバンドプロセッサ５２６に連結されることができる。また、マイクロフォン付きモノヘッドセット５７６はアナログベースバンドプロセッサ５２６に連結されることができる。さらに、バイブレータ装置５７８はアナログベースバンドプロセッサ５２６に連結されることができる。図５はまた電力供給源５８０がオンチップシステム５２２に連結されることができることも示す。特定の実施形態では、電力供給源５８０は電力を必要とするセルラ電話機５００のいろいろなコンポーネントに電力を供給する直流（ＤＣ）電力供給源である。さらに、特定の実施形態では、電力供給源は再充電可能なＤＣか、またはＡＣ電源に接続される交流（ＡＣ）からＤＣへのトランスを得られるＤＣ電力供給源である。

図５内に描写されたような、特定の実施形態では、タッチスクリーン表示器５３２、ビデオポート５３８、ＵＳＢポート５４２、カメラ５４８、第１のステレオスピーカ５５４、第２のステレオスピーカ５５６、マイクロフォン５６０、ＦＭアンテナ５６４、ステレオヘッドフォン５６６、ＲＦスイッチ５７０、ＲＦアンテナ５７２、キーパッド５７４、モノヘッドセット５７６、バイブレータ装置５７８、および電力供給源５８０はオンチップシステム５２２と無関係である。

走査回路５１１および５２７がディジタル信号プロセッサ５２４の内部でのみ、そしてアナログベースバンドプロセッサ５２６の内部でのみ示される一方で、図１〜３に関して記述されたような走査回路は、表示コントローラ５２８、タッチスクリーンコントローラ５３０、ＰＡＬ／ＳＥＣＡＭ／ＮＴＳＣエンコーダ５３４、あるいはそれのためにデザインフォーテスタビリティ（ＤＦＴ）適合性が望ましいフリップフロップを含む任意の他のコンポーネントを含む、他のコンポーネント内に供給されてもよいことは理解されるであろう。少なくとも１つの走査試験ピンおよび少なくとも１つのモード試験ピンは走査データを受信するためにそして動作モードと試験モードとの間を選択するためにおのおのそのようなコンポーネント内に供給されてもよいことは理解されるであろう。

技術者はこの中に開示された実施形態に関して記述されたいろいろな実例となる論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが電子ハードウェア、コンピュータソフトウェア、または両者の組合せとして実施されうることをさらに認識するであろう。ハードウェアおよびソフトウェアのこの互換性を明確に説明するために、いろいろな実例となるコンポーネント、ブロック、構成、モジュール、回路、およびステップは、一般にそれらの機能性の表現で上述された。そのような機能性がハードウェアまたはソフトウェアとして実施されるかどうかはシステム全体に課された特定のアプリケーションおよび設計の制約による。熟練技師は各特定のアプリケーションについて異なる方法で記述された機能性を実施できるが、しかしそのような実施の決定が本開示の範囲からの逸脱を引き起こすと理解されてはならないであろう。

この中に開示された実施形態に関して記述された方法またはアルゴリズムのステップはハードウェアで、プロセッサによって実行されたソフトウェアモジュールで、またはこの２つの組合せで直接具体化されることができる。ソフトウェアモジュールはＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、着脱可能型ディスク、ＣＤ−ＲＯＭ、あるいはこの分野で知られる任意の他の形式の蓄積媒体内に存在してもよい。例示的な蓄積媒体は、プロセッサがこの蓄積媒体から情報を読み取り、そしてそれに情報を書き込むことができるようにプロセッサに連結される。代替案では、蓄積媒体はプロセッサに一体化されることができる。プロセッサと蓄積媒体とは１ＡＳＩＣ内に存在してもよい。このＡＳＩＣは計算装置またはユーザ端末内に存在してもよい。代替案では、プロセッサおよび蓄積媒体はディスクリートコンポーネントとして計算装置またはユーザ端末内に存在することができる。

開示された実施形態の前の説明はこの分野の任意の熟練技術者が本開示を製作または使用することを可能にするように供給される。これらの実施形態へのいろいろな変更はこの分野の技術者にはたやすく明白であるだろうし、そしてこの中に定義された包括的な原理はこの開示の精神または範囲から逸脱すること無しに他の実施形態に適用されることができる。従って、本開示はこの中に示された実施形態に限定されるつもりはないが、しかしクレームによって定義されたような原理および新規な特徴と矛盾しない最も広い範囲が許容されるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
論理装置であって、
データ入力、
走査試験入力、
第１のクロック出力および第２のクロック出力を選択的に供給するためにクロック入力に反応するクロックデマルチプレクサ、そして
該データ入力におよび該走査試験入力に連結されたマスタラッチを含み、該マスタラッチは１出力を含み、該マスタラッチは該データ入力または該走査試験入力を該出力に選択的に連結するために該クロックデマルチプレクサの該第１のクロック出力および該クロックデマルチプレクサの該第２のクロック出力に反応する
論理装置。
［Ｃ２］
さらに、該マスタラッチの該出力を該クロック入力に反応する該データ出力に連結するために該マスタラッチの該出力に連結されたスレーブラッチを含む、［Ｃ１］記載の論理装置。
［Ｃ３］
さらに、該データ出力に連結されたおよび該データ出力を走査試験出力に選択的に連結するために１入力に反応する論理ゲートを含む、［Ｃ２］記載の論理装置。
［Ｃ４］
該入力がモード選択入力を含む、［Ｃ３］記載の論理装置。
［Ｃ５］
該マスタラッチが該データ入力におよび該走査試験入力に選択的に連結されたデータ蓄積素子を含む、［Ｃ１］記載の論理装置。
［Ｃ６］
該データ蓄積素子が相互連結構成に調整される１対のインバータまたは３状態インバータと、なお該１対のインバータは第１のノードおよび第２のノードを含み、該第２のノードは該第１のノードに関して反転され、そして
該第１のノードに連結されたおよび該データ入力を該第１のノードに選択的に連結するために該第１のクロック入力に反応する送信ゲートまたは３状態素子とを含む、［Ｃ５］記載の論理装置。
［Ｃ７］
該マスタラッチがさらに該走査試験入力に連結されたおよび該走査試験入力を該データ蓄積素子に選択的に連結するために該第２のクロック入力に反応する走査試験回路を含む、［Ｃ５］記載の論理装置。
［Ｃ８］
さらに該第１のクロック入力または該第２のクロック入力を選択的に活性化するために該クロックデマルチプレクサに連結されたモード選択入力を含む、［Ｃ１］記載の論理装置。
［Ｃ９］
ディジタル論理装置の運転の方法であって、該方法は、
試験モードおよび動作モードの間を選択するためにモード選択入力を受信し、
該モード選択入力に基づいて第１のクロックまたは第２のクロックを選択的に発生し、
該第１のクロックに応じて蓄積素子の第１の状態ノードにデータ入力を送り、なお該蓄積素子は該第１の状態ノードに関して反転される第２の状態ノードを有し、そして
該モード選択入力に基づいて該データラッチ素子の該第２の状態ノードから走査試験入力を選択的に分離することを含む方法。
［Ｃ１０］
さらに運転の試験モード内で該蓄積素子の該第２の状態ノードに該走査試験入力を送り、および該第２のクロックに応じて該第１の状態ノードから該データ入力を分離することを含む、［Ｃ９］記載の方法。
［Ｃ１１］
該試験モードの運転を選択するために制御入力を受信することをさらに含む、［Ｃ１０］記載の方法。
［Ｃ１２］
該試験モードの運転が走査試験モードを含む、［Ｃ１０］記載の方法。
［Ｃ１３］
該走査試験入力を送ることが、
３状態インバータまたは送信ゲートが該走査試験入力を該第２の状態ノードに連結することを可能にし、該３状態インバータまたは送信ゲートは該走査試験入力に連結されたデータ入力、制御端末に連結された制御入力、および該第２の状態ノードに連結された出力を含み、そして
該データ入力が第２の送信ゲートまたは３状態素子を無力化することによって該第１の状態ノードから分離され、該第２の送信ゲートまたは３状態素子は該データ入力に連結されたデータ入力端末、該制御端末に連結された第１の制御入力および第２の制御入力、および該第１の状態ノードに連結された出力を含み、ここにおいて該制御端末が該第１の制御入力および該第２の制御入力に関して反転されることを含む、［Ｃ１０］記載の方法。
［Ｃ１４］
該データ入力を該第１の状態ノードに送ることは送信ゲートが該データ入力を該第１の状態ノードに連結することを可能にすることを含む、［Ｃ９］記載の方法。
［Ｃ１５］
該走査試験入力を分離することがインバータを無力化することを含み、該インバータは該走査試験入力に連結されたデータ入力、制御端末に連結された制御入力、および該第２の状態ノードに連結された出力を含む、［Ｃ９］記載の方法。
［Ｃ１６］
該蓄積素子が１対の相互連結インバータを含む、［Ｃ１５］記載の方法。
［Ｃ１７］
論理装置であって、
クロック入力に連結されたおよび第１のクロックまたは第２のクロックを選択的に発生するためにモード選択入力に反応するクロックデマルチプレクサ、
データ入力および走査試験入力に連結されたおよび１出力を含むマスタラッチ、該マスタラッチは該データ入力を該出力に連結するために該第１のクロックに反応するおよび該走査試験入力を該出力に連結するために該第２のクロックに反応し、
該マスタラッチの該出力に連結されたスレーブラッチ、該スレーブラッチは該マスタラッチの該出力をデータ出力に選択的に連結するために該クロック入力に反応し、そして
該データ出力に連結されたおよび該データ出力を走査試験出力に選択的に連結するために該モード選択入力に反応する論理ゲート
を含む論理装置。
［Ｃ１８］
該モード選択入力が試験走査モードまたは動作モードの１つを含み、該マスタラッチの該出力は該モード選択入力が該試験走査モードである時は該走査試験出力に連結されそして該モード選択入力が該動作モードである時は該データ出力に連結される、［Ｃ１７］記載の論理装置。
［Ｃ１９］
該マスタラッチが
メモリ素子、そして
該走査試験入力を受信するためのおよび該走査試験入力を該メモリ素子に選択的に連結するための試験走査回路
を含む［Ｃ１７］記載の論理装置。
［Ｃ２０］
該マスタラッチが、
メモリ素子、そして
該データ入力を受信するためのおよび該データ入力を該メモリ素子に選択的に連結するための送信ゲート
を含む、［Ｃ１７］記載の論理装置。
［Ｃ２１］
該マスタラッチが１対の相互連結インバータおよび書込み回路を含むメモリ素子を含む、［Ｃ１７］記載の論理装置。
［Ｃ２２］
該書込み回路が送信ゲートを含む、［Ｃ２１］記載の論理装置。
［Ｃ２３］
論理装置であって、
走査試験データを受信するための走査試験入力、
第１のモード選択および第２のモード選択の少なくとも１つを受信するためのモード選択入力、
該走査試験入力におよび該モード選択入力に反応する走査論理、
データ出力、そして
走査試験出力を含み、
該第１のモード選択が受信される時は、該データ出力は該データ入力に連結され、
該第２のモード選択が受信される時は、該走査試験出力は該走査試験入力に関連され、および
第１モードの運転の間の該データ入力から該データ出力への時間遅延が第２モードの運転の間の該走査試験入力から該走査試験出力への時間遅延未満である
論理装置。
［Ｃ２４］
該第２のモード選択が試験モードインジケータを含む、［Ｃ２３］記載の論理装置。
［Ｃ２５］
該走査試験入力が第２のノードに関して反転される第１のノードを含むデータラッチの該第２のノードに連結され、および該モード選択入力は該第２のモード選択が受信される時に該データラッチを活性化する、［Ｃ２３］記載の論理装置。
［Ｃ２６］
論理装置であって、
データ入力をデータラッチ素子の第１の状態ノードに送るための手段、なお該データラッチ素子は該第１の状態ノードに関して反転される第２の状態ノードを有し、そして
走査試験入力を該データラッチ素子の該第２の状態ノードから分離するための手段を含み、そして
第２の運転モード内にある場合、
該走査試験入力を該データラッチ素子の該第２の状態ノードに送るための手段、そして
該データ入力を該第１の状態ノードから分離するための手段
を含む論理装置。
［Ｃ２７］
論理装置であって、
第１の状態ノードおよび第２の状態ノードを含むデータラッチ、なお該第２の状態ノードは該第１の状態ノードに関して反転され、
クロック入力を受信するためのクロックデマルチプレクサ、なお該クロックデマルチプレクサは第１のクロック出力および第２のクロック出力の１つを選択的に生成するためにモード選択入力に反応し、
データ入力を受信するための送信ゲート、なお該送信ゲートは該データ入力を該第１の状態ノードに選択的に連結するために該第１のクロック出力に反応し、そして
走査試験入力を受信するための走査試験回路とを含み、該走査試験回路は該走査試験入力を該第２の状態ノードに選択的に連結するために該第２のクロック出力に反応する
論理装置。
［Ｃ２８］
ここにおいて、第１モードの運転にある時は、該走査試験回路がパワーオフ状態にゲート制御される、［Ｃ２７］記載の論理装置。
［Ｃ２９］
第２モードの運転にある時は、該走査試験回路が該第２の状態ノードに連結される、［Ｃ２７］記載の論理装置。
［Ｃ３０］
該走査試験回路が該データ入力に反応するデータパスに遅延を持ち込まない、［Ｃ２７］記載の論理装置。
［Ｃ３１］
該データラッチが１対の相互連結インバータを含むメモリ素子を含む、［Ｃ２７］記載の論理装置。

Claims (29)

1. 論理装置であって、
   データ入力、
   走査試験入力、
   第１のクロック出力および第２のクロック出力を選択的に供給するためにクロック入力に反応するクロックデマルチプレクサ、そして
   該データ入力におよび該走査試験入力に連結されたマスタラッチを含み、該マスタラッチは１対の相互連結インバータおよび１出力を含み、該マスタラッチは該データ入力を該出力に連結するために該クロックデマルチプレクサの該第１のクロック出力に反応し、該走査試験入力を該出力に連結するために該クロックデマルチプレクサの該第２のクロック出力に反応し、該１対の相互連結インバータの第１のインバータの第１の入力は、該データ入力に連結され、該１対の相互連結インバータの第２のインバータの第２の入力は、該走査試験入力に連結される、
   論理装置。
2. さらに、該マスタラッチの該出力を該クロック入力に反応するデータ出力に連結するために該マスタラッチの該出力に連結されたスレーブラッチを含む、請求項１記載の論理装置。
3. さらに、該データ出力に連結されたおよび該データ出力を走査試験出力に選択的に連結するために１入力に反応する論理ゲートを含む、請求項２記載の論理装置。
4. 該マスタラッチが該データ入力におよび該走査試験入力に選択的に連結されたデータ蓄積素子を含む、請求項１記載の論理装置。
5. 該データ蓄積素子が該１対の相互連結インバータと、なお該１対の相互連結インバータは第１のノードおよび第２のノードを含み、該第２のノードは該第１のノードに関して反転され、
   該第１のノードに連結された第１の送信ゲートまたは第１の３状態素子と、なお該第１の送信ゲートまたは該第１の３状態素子は該データ入力を該第１のノードに選択的に連結するために該第１のクロック出力に反応する、を含む、請求項４記載の論理装置。
6. 該マスタラッチがさらに該走査試験入力に連結されたおよび該走査試験入力を該データ蓄積素子に選択的に連結するために該第２のクロック出力に反応する走査試験回路を含む、請求項４記載の論理装置。
7. さらに該第１のクロック出力または該第２のクロック出力を選択的に活性化するために該クロックデマルチプレクサに連結されたモード選択入力を含む、請求項１記載の論理装置。
8. ディジタル論理装置の運転の方法であって、該方法は、
   試験モードおよび動作モードの間を選択するためにモード選択入力を受信し、
   該モード選択入力に基づいて第１のクロックまたは第２のクロックを選択的に発生し、
   該第１のクロックに応じて蓄積素子の第１の状態ノードにデータ入力を送り、なお該蓄積素子は該第１の状態ノードに関して反転される第２の状態ノードを有し、該第２の状態ノードは、走査試験入力に選択的に連結される、そして
   該モード選択入力に基づいて該蓄積素子の該第２の状態ノードから該走査試験入力を選択的に分離することを含む方法。
9. さらに運転の試験モードの間、該蓄積素子の該第２の状態ノードに該走査試験入力を送り、および該第２のクロックに応じて該第１の状態ノードから該データ入力を分離することを含む、請求項８記載の方法。
10. 該試験モードの運転を選択するために制御入力を受信することをさらに含む、請求項９記載の方法。
11. 該試験モードの運転が走査試験モードを含む、請求項９記載の方法。
12. 該走査試験入力を送ることが、
    第１の３状態インバータまたは第１の送信ゲートが該走査試験入力を該第２の状態ノードに連結することを可能にし、該第１の３状態インバータまたは該第１の送信ゲートは該走査試験入力に連結された第１のデータ入力端子、制御端子に連結された第１の制御入力、および該第２の状態ノードに連結された第１の出力を含み、そして
    該データ入力が第２の送信ゲートまたは第２の３状態素子を無力化することによって該第１の状態ノードから分離され、該第２の送信ゲートまたは該第２の３状態素子は該データ入力に連結された第２のデータ入力端子、該制御端子に連結された第２の制御入力および第３の制御入力、および該第１の状態ノードに連結された第２の出力を含み、ここにおいて該制御端子が該第２の制御入力および該第３の制御入力に関して反転されることを含む、請求項９記載の方法。
13. 該データ入力を該第１の状態ノードに送ることは送信ゲートが該データ入力を該第１の状態ノードに連結することを可能にすることを含む、請求項８記載の方法。
14. 該走査試験入力を分離することがインバータを無力化することを含み、該インバータは該走査試験入力に連結されたインバータデータ入力、制御端子に連結された制御入力、および該第２の状態ノードに連結された出力を含む、請求項８記載の方法。
15. 該蓄積素子が１対の相互連結インバータを含む、請求項１４記載の方法。
16. 論理装置であって、
    走査試験データを受信するための走査試験入力、
    第１のモード選択および第２のモード選択の少なくとも１つを受信するためのモード選択入力、
    該走査試験入力におよび該モード選択入力に反応する走査論理、
    データ出力、そして
    走査試験出力を含み、
    該第１のモード選択が受信される時は、該データ出力はデータ入力に連結され、
    該第２のモード選択が受信される時は、該走査試験出力は該走査試験入力に基づく、および
    第１モードの運転の間の該データ入力から該データ出力への第１の時間遅延が第２モードの運転の間の該走査試験入力から該走査試験出力への第２の時間遅延未満である
    論理装置。
17. 該第２のモード選択が試験モードインジケータを含む、請求項１６記載の論理装置。
18. 該走査試験入力が第２のノードに関して反転される第１のノードを含むデータラッチの該第２のノードに連結され、および該モード選択入力は該第２のモード選択が受信される時に該データラッチを活性化する、請求項１６記載の論理装置。
19. 論理装置であって、
    データ入力をデータラッチ素子の第１の状態ノードに送るための手段と、なお該データラッチ素子は該第１の状態ノードに関して反転される第２の状態ノードを有し、走査試験入力は、該第２の状態ノードに連結される、
    該走査試験入力を該データラッチ素子の該第２の状態ノードから分離するための手段と、
    第２モードの運転の間、該走査試験入力を該データラッチ素子の該第２の状態ノードに送るための手段と、
    該第２モードの運転の間、該データ入力を該第１の状態ノードから分離するための手段と、
    を含む論理装置。
20. 論理装置であって、
    第１の状態ノードおよび第２の状態ノードを含むデータラッチ、なお該第２の状態ノードは該第１の状態ノードに関して反転され、
    クロック入力を受信するためのクロックデマルチプレクサ、なお該クロックデマルチプレクサは第１のクロック出力または第２のクロック出力を選択的に生成するためにモード選択入力に反応し、
    データ入力を受信するための送信ゲート、なお該送信ゲートは該データ入力を該第１の状態ノードに選択的に連結するために該第１のクロック出力に反応し、そして
    走査試験入力を受信するための走査試験回路とを含み、該走査試験回路は該走査試験入力を該第２の状態ノードに選択的に連結するために該第２のクロック出力に反応する
    論理装置。
21. 第１モードの運転の間、該走査試験回路がパワーオフ状態にゲート制御される、請求項２０記載の論理装置。
22. 第２モードの運転の間、該走査試験回路が該第２の状態ノードに連結される、請求項２０記載の論理装置。
23. 該走査試験回路が該データ入力に反応するデータパスに遅延を持ち込まない、請求項２０記載の論理装置。
24. 該データラッチが１対の相互連結インバータを含むメモリ素子を含む、請求項２０記載の論理装置。
25. 論理装置であって、
    マスタラッチに第１のクロック出力または第２のクロック出力を選択的に供給するためにクロック入力に反応するための手段と、
    該マスタラッチのデータ入力を該マスタラッチの出力に連結するために該第１のクロック出力に反応するための手段と、なお該マスタラッチは１対の相互連結インバータおよび該出力を含み、該１対の相互連結インバータの第１のインバータの第１の入力は、該データ入力に連結され、該１対の相互連結インバータの第２のインバータの第２の入力は、該マスタラッチの走査試験入力に連結される、
    該マスタラッチの該出力をデータ出力に連結するための手段と、なお該連結するための手段は該クロック入力に反応する、
    該データ出力を走査試験出力に選択的に連結するために１入力に反応するための手段と、なお該入力はモード選択入力を含む、
    を含む論理装置。
26. 論理装置であって、
    クロック入力を受信するためのクロックデマルチプレクサと、なお該クロックデマルチプレクサは第１のクロック出力または第２のクロック出力の選択的に生成するためにモード選択入力に反応する、
    第１の状態ノードおよび第２の状態ノードを含むデータラッチと、なお該第２の状態ノードは、該第１の状態ノードに関して反転され、該データラッチは、データ入力および走査試験入力に選択的に連結され、該データラッチは、１対の相互連結インバータを含むメモリ素子を含み、該１対の相互連結インバータの第１のインバータの第１の入力は、該データ入力に連結され、該１対の相互連結インバータの第２のインバータの第２の入力は、該走査試験入力に連結される、
    該データ入力を受信するための送信ゲートと、なお該送信ゲートは該データ入力を該第１の状態ノードに選択的に連結するために該第１のクロック出力に反応する、
    該走査試験入力を受信するための走査試験回路と、なお該走査試験回路は、該走査試験入力を該第２の状態ノードに選択的に連結するために該第２のクロック出力に反応する、
    該送信ゲートの出力に連結されたスレーブラッチと、なお該スレーブラッチは該送信ゲートの該出力をデータ出力に連結するために該クロック入力に応答する、
    該データ出力に連結された論理ゲートと、なお該論理ゲートは該データ出力を走査試験出力に選択的に連結するために１入力に反応する、
    を含む論理装置。
27. 第１モードの運転の間、該走査試験回路がパワーオフ状態にゲート制御される、請求項２６記載の論理装置。
28. 第２モードの運転の間、該走査試験回路が該第２の状態ノードに連結される、請求項２６記載の論理装置。
29. 該走査試験回路が該データ入力に反応するデータパスに遅延を持ち込まない、請求項２６記載の論理装置。

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