TWI400932B - 與連至低電力設計用組合邏輯組件之替代電源供應器共享測試信號路由安排之技術 - Google Patents

與連至低電力設計用組合邏輯組件之替代電源供應器共享測試信號路由安排之技術 Download PDF

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Description

與連至低電力設計用組合邏輯組件之替代電源供應器共享測試信號路由安排之技術 發明的技術領域
本發明係有關與連至低電力設計用組合邏輯組件之替代電源供應器共享測試信號路由安排之技術。
 發明的技術背景
隨著今日半導體技術的高度微型化，設計的複雜性已經急劇地增加。為了符合技術複雜性的增加狀況，已經使用處理程序縮放技術來縮減需要實行邏輯功能所需的區域，以便能降低產品的成本。縮放處理程序的動作繼續進行著，但為了延長可攜式電腦以及手持式無線通訊裝置的電池壽命，已經使低電力模式與技術結合到處理器中。因此，便持續地需要較佳方式來提供用以操作處理器或其他數位電路的彈性，而同時能保留任何嵌入式裝置的低電力操作方式以及穩定性。
 發明的概要說明
本發明揭露一種電路，其包含：耦合至一測試信號路由安排線跡的一暫存器，其在一測試模式中接收一測試信號且在一非測試模式中接收一替代電源供應器之供應。
圖式的簡要說明
在本發明的結論部份中將特別地且明確地指出本發明所請求的項目。然而，可參照下列圖式以及下列發明詳細說明而最佳地了解本發明運作的組織與方法、目的、特徵以及優點，在圖式中：第1圖展示出根據本發明的一種無線裝置，該無線裝置與遞送到多個暫存器的一替代電源供應器共享一現存測試信號路由安排線跡；第2圖展示出作為一種現存測試協定之部分的一掃描路徑，其受致能而亦對多個暫存器提供該替代電源供應器的電力；以及第3圖展示出共享該掃描路徑的資源使用狀況以對一暫存器的資料保存部分提供一替代電源供應器的電力。
將可了解的是，僅為簡要以及清楚目的而展示出圖式中的元件，且該等元件的實際大小未必與繪出的大小相同。例如，圖式中某些元件的大小可相對於其他元件而放大以便促進了解本發明的實施例。再者，適當的話，可重複圖式中的元件編號以指出對應或類似的元件。
 較佳實施例的詳細說明
在以下的詳細說明中，將列出多種特定細節以便提供本發明的完整說明。然而，熟知技藝者將可了解的是，不需要該等特定細節亦能實現本發明。在其他實例中，並不詳細地說明已知方法、程序、部件、以及電路以避免模糊本發明的焦點。
第1圖展示出根據本發明的一種無線裝置10，其可包括允許與其他空中通訊裝置進行通訊的一或多個無線電。雖然此實施例展示出天線與收發器12的耦合方式以進行調變以及解調變技術，應該要注意的是，本發明不限於無線應用，且可用於多種不同產品。例如，可把本發明請求項目與桌上型電腦、膝上型電腦、智慧型電話、MP3播放器、相機、通訊器、以及個人數位助理(PDA)、醫療或生技設備、汽車安全與保護設備、以及汽車資訊娛樂產品等結合。然而，應該要了解的是，本發明的範圍並不限於該等實例。
大致上，所展示的實施例展示出一種類比前端收發器12，其可為一種獨立射頻(RF)離散裝置。替代地，收發器12可與一處理器嵌入在一起而作為一種混合模式積體電路，其中該處理器處理擷取指令、產生解碼、找尋運算元、進行適當動作，並且隨後儲存結果的功能。該處理器可包括基頻與應用程式處理功能，且使用一或多個處理器核心20與22來掌管應用程式功能，並允許在該等核心之間共享處理工作負載。該處理器可透過介面26傳輸資料到系統記憶體28中的記憶體儲存體。
第1圖另展示出處理器24以及系統記憶體28中的電路18與20，該電路18與20包括組合邏輯組件。在處理器24以及系統記憶體28的部件中，一低阻抗金屬網路(未展示)對各種不同功能區塊嵌入式傳輸量提供一主要電源供應器的電力。該主要電源供應器亦對組合邏輯組件電路 18與20供應電力，但根據本發明，從該主要電源供應器提供的電力可能會被關閉，且將使用一替代電源供應器的電力來維持任何暫存器的資料值。
第2圖以簡化圖展示出第1圖中的組合邏輯組件電路18與20。在此等裝置中，已於晶片位準包括測試電路以形成可存取嵌入式電路以供進行測試、除錯、提供系統內裝置編程以及診斷問題的一測試協定。已經使用掃描技術來減少對實體測試點的需要並且縮短進行電路內測試的時間。簡而言之，系統測試已經結合晶片位準的測試電路以及技術，以把步驟編程到測試程序中。
特別地，此圖式展示出作為一現存測試協定之部分的掃描路徑202，其對暫存器206、208與210等提供一掃描選擇信號作為一測試控制信號。傳統來說，該掃描選擇信號已經用於僅在生產測試過程中具有作用的測試模式中，且因此，掃描路徑202在無線通訊裝置10的操作過程中並不作用。在包括省電模式的習知技藝裝置中，當組合邏輯組件關閉時，已經使用一種獨立式電源來對暫存器供電。額外的電力路由安排則對該等暫存器提供獨立電源，以便能在省電模式中保留資料值，但此種獨立電源會增加整體晶粒的大小。
然而，根據本發明實施例，掃描路徑202可用來作為無線通訊裝置10之正常功能操作過程中的一替代電源供應器遞送通道。因此，掃描路徑202具有雙重用途，即，在測試模式中提供掃描選擇信號，而在不處於測試模式時， 遞送一替代電位到該等暫存器以允許在省電模式中關閉主要電位。要注意的是，邏輯閘200以及緩衝器204提供掃描路徑202的雙重用途。尤其，邏輯閘200與緩衝器204在測試模式中提供具有掃描選擇信號的掃描路徑202，而當不處於測試模式時則提供替代電位。
第3圖展示出一種用於省電模式的暫存器，其具有主控部分302、從屬部分304、以及資料保存部分306。該暫存器展示出共享掃描路徑202的資源使用狀況，以在無線通訊裝置10不處於測試模式時，允許該替代電源供應器遞送通道對資料保存部分306供應電力。如前所述，掃描路徑202於測試模式遞送原始掃描選擇信號，其選出該等暫存器的掃描輸入以供進行掃描位移，但此圖式係展示出當無線通訊裝置10並不處於測試模式時，使用掃描路徑202對暫存器遞送替代電源供應器之電力的情況。要注意的是，係由主要電源供應器對位於主控部分302與從屬部分304中的反相器/緩衝器供應電力，而由掃描路徑202遞送的替代電源供應器對位於資料保存部分306中的反相器/緩衝器供應電力。
在此實施例中，主控部分302根據時鐘(CLOCK)信號鎖存在資料輸入端接收到的一數值。在適當轉換該CLOCK信號時，將把來自主控部分302的該鎖存數值傳遞到從屬部分304。因此，該暫存器能夠捕捉位於主控部分302中而受鎖存並儲存在從屬部分304中的一資料值。當無線通訊裝置10進入省電模式時，主控部分302以及從屬部分304 的主要電源供應器便被切換為關閉。因此，在省電模式中，主控部分302與從屬部分304中的反相器/緩衝器並未受到啟動。然而，將利用在掃描路徑202上接收到之替代電源供應器的電力來啟動資料保存部分306的電力，以在進入省電模式時保存從從屬部分304傳輸的該資料值。在退出省電模式時，在開啟主控部分302與從屬部分304的主要電源供應器切換為開啟之前，資料保存部分306先把該資料值再存入到該暫存器的從屬部分304中。
透過掃描路徑202遞送到組合邏輯組件之替代電源供應器的電力允許在省電模式中關閉主要電源供應器以節省電力。展示於此圖式中的實施例為一種保存邏輯設計的實行選擇，但可考量其他閂鎖器電路以及保存邏輯電路。首先把掃描路徑202開啟為轉移一高電位以開啟保存部分306的電力。可把儲存在從屬部分304中的資料保存在該從屬部分中，直到把該主要電源切換為關閉為止。一高輸入電壓跳脫點反相器308將檢測出正要把該主要電源供應器關閉。由跳脫點反相器308對正受關閉之主要電源供應器進行早期檢測的動作將能較早地使電力制度(即資料保存部分306中的替代電源供應器)與主控部分302與從屬部分304中的主要電源供應器隔離。跳脫點反相器308亦具有致能主要電源開啟之晚期檢測的一高輸入電壓跳脫點，以確保從屬部分304能夠在使緩衝器310進行三態設定之前保存來自資料保存部分306的資料值。要注意的是，適當順序包括在關閉從屬部分304的主要電源供應器之前， 對掃描路徑202上的資料保存部分306提供替代電源供應器的電力。同樣地，將對資料保存部分306提供替代電源供應器的電力，直到主要電源受恢復且能夠支持從屬部分304中的資料值為止(但在主要電源達到正常操作電壓位準之前)。
到目前為止，應該可了解的是，本發明的實施例允許一現存測試信號路由安排線跡與遞送到多個暫存器部分的一替代電源供應器進行共享動作。本發明的實施例藉著在一項操作的過程中使暫存器值移出而隨後在掃描位移操作後恢復該操作的方式來允許進行矽晶除錯技術。
儘管已在本文中說明且展示本發明的某些特徵來本發明，對熟知技藝者來說，可有多種不同的修正方式、替代方案、變化方式、以及等效方案。因此，所意圖的是，以下申請專利範圍將涵蓋所有屬於本發明真實精神中的修正方式與變化方式。
10‧‧‧無線裝置
12‧‧‧類比前端收發器(RF收發器)
14‧‧‧嵌入式第一核心
16‧‧‧嵌入式第二核心
18‧‧‧組合邏輯組件電路
20‧‧‧組合邏輯組件電路
22‧‧‧處理器核心
24‧‧‧處理器
26‧‧‧介面
28‧‧‧系統記憶體
200‧‧‧邏輯閘
202‧‧‧掃描路徑
204‧‧‧緩衝器
206‧‧‧暫存器
208‧‧‧暫存器
210‧‧‧暫存器
302‧‧‧主控部分
304‧‧‧從屬部分
306‧‧‧資料保存部分
308‧‧‧跳脫點反相器
310‧‧‧緩衝器
第1圖展示出根據本發明的一種無線裝置，該無線裝置與遞送到多個暫存器的一替代電源供應器共享一現存測試信號路由安排線跡；第2圖展示出作為一種現存測試協定之部分的一掃描路徑，其受致能而亦對多個暫存器提供該替代電源供應器的電力；以及第3圖展示出共享該掃描路徑的資源使用狀況以對一暫存器的資料保存部分提供一替代電源供應器的電力。
200‧‧‧邏輯閘
202‧‧‧掃描路徑
204‧‧‧緩衝器
206‧‧‧暫存器
208‧‧‧暫存器
210‧‧‧暫存器

Claims (19)

  1. 一種用以與替代電源供應器共享測試信號路由安排線跡之電路，其包含：耦合至一測試信號路由安排線跡的一暫存器，其中該暫存器係在一測試模式期間透過該測試信號路由安排線跡接收一測試信號，且其中該暫存器係在一低電力模式期間透過該測試信號路由安排線跡接收一替代電源供應器之供應；其中該暫存器係包含至少一第一部分及一第二部分，且其中該等第一或第二部分中之一者在該低電力模式期間將被切斷電力，而該等第一或第二部分中之另一者在該低電力模式期間將透過該測試信號路由安排線跡而被供應電力。
  2. 如申請專利範圍第1項之電路，其中該暫存器包括一主控閂鎖器、一從屬閂鎖器、以及一低電力資料保存閂鎖器。
  3. 如申請專利範圍第2項之電路，其中該主控閂鎖器以及該從屬閂鎖器由一主要電源供應器提供電力，該主要電源供應器在該低電力模式中會受切換關閉。
  4. 如申請專利範圍第3項之電路，其中在把供應電力至該從屬閂鎖器的該主要電源供應器關閉之前，先於該測試信號路由安排線跡上提供該替代電源供應器之電力給該資料保存閂鎖器。
  5. 如申請專利範圍第3項之電路，其中該低電力資料保存閂鎖器於該低電力模式中在該測試信號路由安排線跡上由該替代電源供應器提供電力。
  6. 一種用以與替代電源供應器共享測試信號路由安排線跡之電路，其包含：一高輸入電壓跳脫點反相器，其具有早期與晚期檢測功能以檢測一主要電源供應器是否被關閉或開啟；以及耦合至一測試信號路由安排線跡的組合邏輯組件，其中該組合邏輯組件係在一測試模式期間透過該測試信號路由安排線跡提供一測試信號，且其中該組合邏輯組件因應由該高輸入電壓跳脫點反相器檢測出之該主要電源供應器正被關閉的檢測結果而透過該測試信號路由安排線跡提供一替代電源供應至一暫存器；其中該暫存器係包含至少一第一部分及一第二部分，且其中該等第一或第二部分中之一者在該主要電源供應器被關閉時將被切斷電力，而該等第一或第二部分中之另一者在該主要電源供應器被關閉時將透過該測試信號路由安排線跡而被供應電力。
  7. 如申請專利範圍第6項之電路，其中該暫存器包含由一主要電源供應器提供電力的一主控/從屬部分、及耦合至該測試信號路由安排線跡以接收該替代電源供應器之電力的一低電力資料保存部分。
  8. 如申請專利範圍第7項之電路，其中當該高輸入電壓跳脫點反相器檢測出該主要電源供應器正受到關閉或開 啟時，該暫存器的該主控/從屬部分傳輸一資料值到該低電力資料保存部分。
  9. 如申請專利範圍第8項之電路，其中當該主要電源供應器受復原時，該暫存器的該低電力資料保存部分傳輸該資料值到該主控/從屬部分。
  10. 如申請專利範圍第7項之電路，其中該高輸入電壓跳脫點反相器的一輸出受到三態控制，以使該替代電源供應器與該主要電源供應器隔離。
  11. 一種具有第一與第二處理器核心的無線裝置，其包含：位於該第一處理器核心中的組合邏輯組件，其中該組合邏輯組件係包含暫存器以及邏輯閘，一掃描路徑係耦合至該組合邏輯組件而提供一選擇信號至該等暫存器的一掃描輸入以供進行掃描位移；以及其中一替代電位係透過該掃描路徑而被提供至該等暫存器；其中該等暫存器中的至少一者係包含至少一第一部分及一第二部分，且其中該等第一或第二部分中之一者在低電力模式期間將被切斷電力，而該等第一或第二部分中之另一者在低電力模式期間將透過該掃描輸入而被供應電力。
  12. 如申請專利範圍第11項之無線裝置，其中該組合邏輯組件中的該等暫存器中的至少一個包括由一主要電位提供電力的一主控/從屬部分，且其中該等暫存器中的 該至少一個包含耦合至該掃描路徑以接收該替代電位的一低電力資料保存部分。
  13. 如申請專利範圍第12項之無線裝置，其中當有跳脫點反相器檢測出該主要電位正受關閉時，該暫存器的該主控/從屬部分傳輸一資料值到該低電力資料保存部分。
  14. 如申請專利範圍第12項之無線裝置，其中當該主要電位受復原時，該暫存器的該低電力資料保存部分傳輸該資料值到該主控/從屬部分。
  15. 一種針對雙重目的共享掃描路徑的方法，其包含下列步驟：於一測試模式期間提供一選擇信號至一暫存器的一掃描輸入以進行掃描位移，其中該選擇信號係透過耦合至該暫存器的該掃描輸入之一掃描路徑而被提供；以及當該暫存器係不操作於該測試模式中時，透過該掃描路徑提供一替代電位至該暫存器；其中該暫存器係包含至少一第一部分及一第二部分，且其中該等第一或第二部分中之一者在低電力模式期間將被切斷電力，而該等第一或第二部分中之另一者在低電力模式期間將透過該掃描路徑而被供應電力。
  16. 如申請專利範圍第15項之方法，其另包含下列步驟：從一主要電位對該暫存器的一主控/從屬部分提供電力；以及從透過該掃描路徑供應的該替代電位對該暫存器的一低電力資料保存部分提供電力。
  17. 如申請專利範圍第16項之方法，其另包含下列步驟：使用一跳脫點反相器來檢測供應給該暫存器的該主要電位正受關閉，並且啟動利用該掃描路徑對該暫存器供應的該替代電位。
  18. 如申請專利範圍第17項之方法，其另包含下列步驟：當該跳脫點反相器檢測出該主要電位正受關閉時，從該暫存器的該主控/從屬部分傳輸一資料值到該低電力資料保存部分。
  19. 如申請專利範圍第18項之方法，其另包含下列步驟：當該主要電位受復原時，從該暫存器的該低電力資料保存部分傳輸該資料值到該主控/從屬部分。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8407540B2 (en) * 2009-07-06 2013-03-26 Arm Limited Low overhead circuit and method for predicting timing errors
CN102543209B (zh) * 2010-12-31 2015-09-30 深圳市朗科科技股份有限公司 多通道闪存控制器的纠错装置、方法及多通道闪存控制器
US9372811B2 (en) * 2012-12-13 2016-06-21 Arm Limited Retention priority based cache replacement policy
CN105204999B (zh) * 2015-10-08 2017-11-21 浪潮电子信息产业股份有限公司 一种实现自动化测试的方法
CN112100957B (zh) * 2020-11-17 2021-02-02 芯华章科技股份有限公司 用于调试逻辑系统设计的方法、仿真器、存储介质

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5675540A (en) * 1996-01-22 1997-10-07 Micron Quantum Devices, Inc. Non-volatile memory system having internal data verification test mode
JPH1010202A (ja) * 1996-06-27 1998-01-16 Hitachi Ltd 信号配線の接続テスト方法、テスト装置及びバウンダリスキャン対応のｉｃ
US6052006A (en) * 1998-05-27 2000-04-18 Advanced Micro Devices, Inc. Current mirror triggered power-on-reset circuit
US6762617B2 (en) * 1999-02-16 2004-07-13 Fujitsu Limited Semiconductor device having test mode entry circuit
TWI235599B (en) * 2004-01-16 2005-07-01 Sunplus Technology Co Ltd Device and method for transmitting hidden signal in boundary scan testing interface
JP2005354576A (ja) * 2004-06-14 2005-12-22 Trc Library Service Inc Ｉｃタグを用いた図書館システムにおけるダイポール型アンテナによるｉｃタグスキャンシステム
TWI268418B (en) * 2003-03-17 2006-12-11 Toshiba Corp Logic circuit and designing method thereof, and testing method simplifies the f-max measurement of a combinational circuit
US7154317B2 (en) * 2005-01-11 2006-12-26 Arm Limited Latch circuit including a data retention latch
WO2006138583A2 (en) * 2005-06-15 2006-12-28 Texas Instruments Incorporated Sequential scan test of interface between ic modules that operate at different frequencies

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63299548A (ja) * 1987-05-29 1988-12-07 Seiichi Miyazaki デ−タ伝送装置
US5157781A (en) 1990-01-02 1992-10-20 Motorola, Inc. Data processor test architecture
JPH05284080A (ja) * 1992-04-03 1993-10-29 Toshiba Corp 無線電話装置
JPH0946267A (ja) * 1995-07-27 1997-02-14 Nec Kansai Ltd 無線通信機用高周波機器
US5621340A (en) * 1995-08-02 1997-04-15 Rambus Inc. Differential comparator for amplifying small swing signals to a full swing output
US6437623B1 (en) * 2001-02-13 2002-08-20 International Business Machines Corporation Data retention registers
US20030188241A1 (en) * 2002-03-29 2003-10-02 International Business Machines Corporation CMOS low leakage power-down data retention mechanism
US6744291B2 (en) * 2002-08-30 2004-06-01 Atmel Corporation Power-on reset circuit
US6965261B2 (en) * 2003-11-13 2005-11-15 Texas Instruments Incorporated Ultra low-power data retention latch
US7227383B2 (en) * 2004-02-19 2007-06-05 Mosaid Delaware, Inc. Low leakage and data retention circuitry
KR20070002088A (ko) * 2004-04-13 2007-01-04 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 발진 주파수 제어 회로, 클럭 회로, 모바일 전화, 무선트랜시버 칩 및 발진 주파수 제어 방법
KR100630740B1 (ko) * 2005-03-03 2006-10-02 삼성전자주식회사 스캔 기능을 갖는 고속 펄스 기반의 리텐션 플립플롭
US7123068B1 (en) * 2005-04-01 2006-10-17 Freescale Semiconductor, Inc. Flip-flop circuit having low power data retention

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5675540A (en) * 1996-01-22 1997-10-07 Micron Quantum Devices, Inc. Non-volatile memory system having internal data verification test mode
JPH1010202A (ja) * 1996-06-27 1998-01-16 Hitachi Ltd 信号配線の接続テスト方法、テスト装置及びバウンダリスキャン対応のｉｃ
US6052006A (en) * 1998-05-27 2000-04-18 Advanced Micro Devices, Inc. Current mirror triggered power-on-reset circuit
US6762617B2 (en) * 1999-02-16 2004-07-13 Fujitsu Limited Semiconductor device having test mode entry circuit
TWI268418B (en) * 2003-03-17 2006-12-11 Toshiba Corp Logic circuit and designing method thereof, and testing method simplifies the f-max measurement of a combinational circuit
TWI235599B (en) * 2004-01-16 2005-07-01 Sunplus Technology Co Ltd Device and method for transmitting hidden signal in boundary scan testing interface
JP2005354576A (ja) * 2004-06-14 2005-12-22 Trc Library Service Inc Ｉｃタグを用いた図書館システムにおけるダイポール型アンテナによるｉｃタグスキャンシステム
US7154317B2 (en) * 2005-01-11 2006-12-26 Arm Limited Latch circuit including a data retention latch
WO2006138583A2 (en) * 2005-06-15 2006-12-28 Texas Instruments Incorporated Sequential scan test of interface between ic modules that operate at different frequencies

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