JPH1010202A - 信号配線の接続テスト方法、テスト装置及びバウンダリスキャン対応のｉｃ - Google Patents
信号配線の接続テスト方法、テスト装置及びバウンダリスキャン対応のｉｃInfo
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- JPH1010202A JPH1010202A JP8167444A JP16744496A JPH1010202A JP H1010202 A JPH1010202 A JP H1010202A JP 8167444 A JP8167444 A JP 8167444A JP 16744496 A JP16744496 A JP 16744496A JP H1010202 A JPH1010202 A JP H1010202A
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Abstract
(57)【要約】
【課題】 終端抵抗にバウンダリスキャン対応機能を追
加することなく、ＩＣ側に備えたバウンダリスキャンの
機能を用いて終端抵抗の接続テストを行う。 【解決手段】 まず、出力データ用バウンダリスキャン
セル１２と、出力イネーブル用バウンダリスキャンセル
１１とに“０”をシフトインする。入力データ用バウン
ダリスキャンセル１３にデータを転送する。データをテ
スタ２へ転送し、テスタ２は、このデータが“１”の出
力ゲート１４の出力ピンから終端抵抗までの間のネット
がオープンであると判定する。テスタ２に転送されたデ
ータが“０”のとき、出力ゲート１４の出力をハイイン
ピーダンスにして、データを入力データ用バウンダリス
キャンセル１３に転送する。テスタ２は、その後転送さ
れたデータが“１”であれば終端抵抗接続、“０”であ
れば終端抵抗未接続と判断する。
加することなく、ＩＣ側に備えたバウンダリスキャンの
機能を用いて終端抵抗の接続テストを行う。 【解決手段】 まず、出力データ用バウンダリスキャン
セル１２と、出力イネーブル用バウンダリスキャンセル
１１とに“０”をシフトインする。入力データ用バウン
ダリスキャンセル１３にデータを転送する。データをテ
スタ２へ転送し、テスタ２は、このデータが“１”の出
力ゲート１４の出力ピンから終端抵抗までの間のネット
がオープンであると判定する。テスタ２に転送されたデ
ータが“０”のとき、出力ゲート１４の出力をハイイン
ピーダンスにして、データを入力データ用バウンダリス
キャンセル１３に転送する。テスタ２は、その後転送さ
れたデータが“１”であれば終端抵抗接続、“０”であ
れば終端抵抗未接続と判断する。
Description
【０００１】
【発明の属する技術分野】本発明は、信号配線の接続テ
スト方法、テスト装置、及び、バウンダリスキャン対応
のＩＣに係り、特に、バウンダリスキャン方式を用いた
回路基板テストにおけるバウンダリスキャン非対応部品
の接続テスト方法、テスト装置及びバウンダリスキャン
対応のＩＣに関する。
スト方法、テスト装置、及び、バウンダリスキャン対応
のＩＣに係り、特に、バウンダリスキャン方式を用いた
回路基板テストにおけるバウンダリスキャン非対応部品
の接続テスト方法、テスト装置及びバウンダリスキャン
対応のＩＣに関する。
【０００２】
【従来の技術】近年、ＩＣの高速化、高機能化に伴い、
ＩＣを搭載する回路基板に対してもＩＣ間の高速データ
転送、省電力化、高密度化、大規模化等が要求されてい
る。そして、これらの要求に伴い、基板の構成、テスト
方法が変わってきている。以下、従来技術による信号配
線の接続テスト方法を図面により説明する。
ＩＣを搭載する回路基板に対してもＩＣ間の高速データ
転送、省電力化、高密度化、大規模化等が要求されてい
る。そして、これらの要求に伴い、基板の構成、テスト
方法が変わってきている。以下、従来技術による信号配
線の接続テスト方法を図面により説明する。
【０００３】図７は回路基板上の各種の信号配線の構成
例を示す図であり、図７（ａ）は純粋ＣＭＯＳ出力回路
を用いたネットの構成例、図７（ｂ）はＧＴＬ出力回路
を用いたネットの構成例、図７（ｃ）はＣＴＴ出力回路
を用いたネットの構成例である。図７において、８０ａ
〜８０ｃは出力回路、８１はプルダウンイネーブル生成
部、８２はプルダウン／プルアップイネーブル生成部、
８００はＰＭＯＳトランジスタ、８０１はＮＭＯＳトラ
ンジスタである。
例を示す図であり、図７（ａ）は純粋ＣＭＯＳ出力回路
を用いたネットの構成例、図７（ｂ）はＧＴＬ出力回路
を用いたネットの構成例、図７（ｃ）はＣＴＴ出力回路
を用いたネットの構成例である。図７において、８０ａ
〜８０ｃは出力回路、８１はプルダウンイネーブル生成
部、８２はプルダウン／プルアップイネーブル生成部、
８００はＰＭＯＳトランジスタ、８０１はＮＭＯＳトラ
ンジスタである。
【０００４】図７（ａ）に示す従来技術による純粋ＣＭ
ＯＳ入出力インタフェースを使用したネット構成を有す
る回路基板は、高速性に対する要求が強くなかったた
め、ＩＣ間のネットには終端抵抗を必要としないもので
あった。図７（ａ）に示す純粋ＣＭＯＳ出力回路８０ａ
によるインタフェースは、Ｈigh レベル信号を伝達する
場合、ＰＭＯＳトランジスタ８００を介しＶＣＣから電
荷を供給し、Ｌowレベル信号を伝達する場合、ＮＭＯＳ
トランジスタ８０１を介しＧＮＤに電荷を引き抜くとい
う方法をとるものである。そして、このインタフェース
は、反射波が収まる時間を考慮した時間設計を行うこと
により、終端抵抗を設けなくても信号レベルを確定する
ことができる。
ＯＳ入出力インタフェースを使用したネット構成を有す
る回路基板は、高速性に対する要求が強くなかったた
め、ＩＣ間のネットには終端抵抗を必要としないもので
あった。図７（ａ）に示す純粋ＣＭＯＳ出力回路８０ａ
によるインタフェースは、Ｈigh レベル信号を伝達する
場合、ＰＭＯＳトランジスタ８００を介しＶＣＣから電
荷を供給し、Ｌowレベル信号を伝達する場合、ＮＭＯＳ
トランジスタ８０１を介しＧＮＤに電荷を引き抜くとい
う方法をとるものである。そして、このインタフェース
は、反射波が収まる時間を考慮した時間設計を行うこと
により、終端抵抗を設けなくても信号レベルを確定する
ことができる。
【０００５】しかし、近年、ＣＭＯＳ系ＩＣを使用する
システムに対しても、動作周波数が１００ＭＨｚを超え
るような高速データ転送を行う要求があり、小振幅、高
速な入出力インタフェースが必要になってきた。このた
め、純粋ＣＭＯＳ入出力インタフェースに代わり、ＧＴ
Ｌ、ＣＴＴ等の小振幅、高速インタフェースが使用され
るようになってきている。なお、この種のインタフェー
スに関する従来技術として、例えば、NIKKEI ELECTRONI
CS 1992.6.8（頁１１０、１２０）等に記載された技術
が知られている。
システムに対しても、動作周波数が１００ＭＨｚを超え
るような高速データ転送を行う要求があり、小振幅、高
速な入出力インタフェースが必要になってきた。このた
め、純粋ＣＭＯＳ入出力インタフェースに代わり、ＧＴ
Ｌ、ＣＴＴ等の小振幅、高速インタフェースが使用され
るようになってきている。なお、この種のインタフェー
スに関する従来技術として、例えば、NIKKEI ELECTRONI
CS 1992.6.8（頁１１０、１２０）等に記載された技術
が知られている。
【０００６】これらの入出力インタフェースを高い周波
数の下で使用するためには、バイポーラ系のインタフェ
ースと同様に、整合終端抵抗が不可欠である。このた
め、ＣＭＯＳ系ＩＣを使用した基板においても、終端抵
抗が多用されるようになってきた。ＣＭＯＳ系ＩＣに終
端抵抗を使用するネットの例が、図７（ｂ）に示すＧＴ
Ｌインタフェースを使用したＩＣ間のネットの構成例、
図７（ｃ）に示すＣＴＴインタフェースを使用したＩＣ
間のネットの構成例である。
数の下で使用するためには、バイポーラ系のインタフェ
ースと同様に、整合終端抵抗が不可欠である。このた
め、ＣＭＯＳ系ＩＣを使用した基板においても、終端抵
抗が多用されるようになってきた。ＣＭＯＳ系ＩＣに終
端抵抗を使用するネットの例が、図７（ｂ）に示すＧＴ
Ｌインタフェースを使用したＩＣ間のネットの構成例、
図７（ｃ）に示すＣＴＴインタフェースを使用したＩＣ
間のネットの構成例である。
【０００７】また、回路基板の高密度化、大規模化に伴
って基板の信号配線の接続テストの方法も変化してい
る。従来、回路基板上のネット接続テストは、基板上の
部品ピンに直接プローブを接触させテストデータを被テ
スト部品ピンに対して入出力するインサーキットテスト
方式が採用されていた。しかし、回路基板の高密度化、
大規模化、さらに、部品の高機能化により、インサーキ
ットテストでは対応できないケースが増えてきた。この
ため、回路基板に直接プローブを接触させる代わりに、
ＩＣの入出力ピン部にシフトレジスタを構成することに
より、被テスト部品ピンにテストデータを入出力するバ
ウンダリスキャン方式が利用されるようになってきてい
る。
って基板の信号配線の接続テストの方法も変化してい
る。従来、回路基板上のネット接続テストは、基板上の
部品ピンに直接プローブを接触させテストデータを被テ
スト部品ピンに対して入出力するインサーキットテスト
方式が採用されていた。しかし、回路基板の高密度化、
大規模化、さらに、部品の高機能化により、インサーキ
ットテストでは対応できないケースが増えてきた。この
ため、回路基板に直接プローブを接触させる代わりに、
ＩＣの入出力ピン部にシフトレジスタを構成することに
より、被テスト部品ピンにテストデータを入出力するバ
ウンダリスキャン方式が利用されるようになってきてい
る。
【０００８】図８は従来技術によるバウンダリスキャン
を使用する信号配線の接続テスト方法を説明する図であ
り、以下、これについて説明する。図８において、１は
被診断基板、１ａ、１ｂは半導体ＩＣ、２はテスタ、１
０ａ、１０ｂはＴＡＰ（テスト・アクセス・ポート）コ
ントローラー、２０ａ〜２０ｈはバウンダリスキャンセ
ル、２１ａ、２１ｂは命令レジスタ、２２ａ、２２ｂは
バイパスレジスタである。なお、バウンダリスキャンを
使用するテスト方法は、IEEE Std 1149.1-1990で標準化
されている回路基板及びデバイスのテスト方式である。
を使用する信号配線の接続テスト方法を説明する図であ
り、以下、これについて説明する。図８において、１は
被診断基板、１ａ、１ｂは半導体ＩＣ、２はテスタ、１
０ａ、１０ｂはＴＡＰ（テスト・アクセス・ポート）コ
ントローラー、２０ａ〜２０ｈはバウンダリスキャンセ
ル、２１ａ、２１ｂは命令レジスタ、２２ａ、２２ｂは
バイパスレジスタである。なお、バウンダリスキャンを
使用するテスト方法は、IEEE Std 1149.1-1990で標準化
されている回路基板及びデバイスのテスト方式である。
【０００９】図８に示すように、バウンダリスキャンに
よる方法は、半導体ＩＣ１ａ、１ｂの被テスト部品ピン
に対してバウンダリスキャンセル２０ａ〜２０ｈを設
け、これらのセルをＴＡＰコントローラー１０ａ、１０
ｂにより制御することによりテストを行うものである。
テスタ２は、ＴＰＡコントローラー１０ａ、１０ｂへの
制御信号（ＴＣＫ、ＴＭＳ、ＴＲＳＴ）とテストデータ
とをシフトインするＴＤＩによる制御を行い、ＴＤＯか
らシフトアウトされたデータを取り込み、期待値と比較
判定する機構である。なお、ＴＣＫはバウンダリスキャ
ンテストで使用するクロック、ＴＭＳはＴＣＫに同期し
たＴＡＰコントローラーを制御するための信号、ＴＲＳ
Ｔは非同期でＴＡＰコントローラーを初期化する信号、
ＴＤＩはテストデータ、命令等をシフトインするための
信号、ＴＤＯは各シフトアウトされた値をテスタ２へ転
送するための信号である。また、半導体ＩＣ１ａ、１ｂ
に設けられる命令レジスタ２１ａ、２１ｂは、テストモ
ードを規定する命令を格納するためのシフトレジスタで
あり、バイパスレジスタ２２ａ、２２ｂは、バウンダリ
スキャンをバイパスする場合のシフトレジスタである。
よる方法は、半導体ＩＣ１ａ、１ｂの被テスト部品ピン
に対してバウンダリスキャンセル２０ａ〜２０ｈを設
け、これらのセルをＴＡＰコントローラー１０ａ、１０
ｂにより制御することによりテストを行うものである。
テスタ２は、ＴＰＡコントローラー１０ａ、１０ｂへの
制御信号（ＴＣＫ、ＴＭＳ、ＴＲＳＴ）とテストデータ
とをシフトインするＴＤＩによる制御を行い、ＴＤＯか
らシフトアウトされたデータを取り込み、期待値と比較
判定する機構である。なお、ＴＣＫはバウンダリスキャ
ンテストで使用するクロック、ＴＭＳはＴＣＫに同期し
たＴＡＰコントローラーを制御するための信号、ＴＲＳ
Ｔは非同期でＴＡＰコントローラーを初期化する信号、
ＴＤＩはテストデータ、命令等をシフトインするための
信号、ＴＤＯは各シフトアウトされた値をテスタ２へ転
送するための信号である。また、半導体ＩＣ１ａ、１ｂ
に設けられる命令レジスタ２１ａ、２１ｂは、テストモ
ードを規定する命令を格納するためのシフトレジスタで
あり、バイパスレジスタ２２ａ、２２ｂは、バウンダリ
スキャンをバイパスする場合のシフトレジスタである。
【００１０】図９はバウンダリスキャンセルの構成例を
示すブロック図であり、図９において、４１ａ、４１ｂ
はマスタレジスタ、４２はスレーブレジスタである。
示すブロック図であり、図９において、４１ａ、４１ｂ
はマスタレジスタ、４２はスレーブレジスタである。
【００１１】図９（ａ）に示すバウンダリスキャンセル
は、データの取り込み、シフトを行うためのマスタレジ
スタ４１ａ及びデータの送出を行うためのスレーブレジ
スタ４２を備えるマスタ・スレーブ構造のものである。
そして、図９（ｂ）に示すバウンダリスキャンセルは、
入力属性のＩＣピンに設けられるものであり、マスタレ
ジスタ４１ｂを備えるだけで構成される。これは、入力
属性のＩＣピンのスレーブレジスタは、ＩＣ内部の動作
をテストする場合に必要なレジスタであり、ＩＣ間のネ
ット接続テストのみを行う場合に、特に必要としないか
らである。
は、データの取り込み、シフトを行うためのマスタレジ
スタ４１ａ及びデータの送出を行うためのスレーブレジ
スタ４２を備えるマスタ・スレーブ構造のものである。
そして、図９（ｂ）に示すバウンダリスキャンセルは、
入力属性のＩＣピンに設けられるものであり、マスタレ
ジスタ４１ｂを備えるだけで構成される。これは、入力
属性のＩＣピンのスレーブレジスタは、ＩＣ内部の動作
をテストする場合に必要なレジスタであり、ＩＣ間のネ
ット接続テストのみを行う場合に、特に必要としないか
らである。
【００１２】図１０はＴＡＰコントローラーによるバウ
ンダリスキャンセルの制御ステートを説明する図であ
る。
ンダリスキャンセルの制御ステートを説明する図であ
る。
【００１３】ＴＡＰコントローラーは、図１０に示すよ
うに、１６のステートを持つステートマシンであり、そ
れぞれのステートと命令レジスタに挿入される命令とに
よりバウンダリスキャンセルへの制御信号を生成する。
ステートの遷移は、ＴＣＫに同期してＴＭＳを取り込む
ことにより行われる。
うに、１６のステートを持つステートマシンであり、そ
れぞれのステートと命令レジスタに挿入される命令とに
よりバウンダリスキャンセルへの制御信号を生成する。
ステートの遷移は、ＴＣＫに同期してＴＭＳを取り込む
ことにより行われる。
【００１４】
【表１】
【００１５】表１は図１０に示す各ステートの役割を示
したものであり、テスト上重要な意味を持つステート
は、Shift-IR／Shift-DR、Update-IR／Update-DR、Capt
ure-IR／Capture-DRである。Shift-IR／Shift-DRは、テ
ストデータをテスタからセットする、あるいは、データ
をテスタへ転送するステートであり、Update-IR／Updat
e-DRは、データを出力するステートであり、Capture-IR
／Capture-DRは、データを取り込むステートである。な
お、前記各ステートにおけるIRは命令レジスタを意味
し、DRはデータレジスタを意味する。
したものであり、テスト上重要な意味を持つステート
は、Shift-IR／Shift-DR、Update-IR／Update-DR、Capt
ure-IR／Capture-DRである。Shift-IR／Shift-DRは、テ
ストデータをテスタからセットする、あるいは、データ
をテスタへ転送するステートであり、Update-IR／Updat
e-DRは、データを出力するステートであり、Capture-IR
／Capture-DRは、データを取り込むステートである。な
お、前記各ステートにおけるIRは命令レジスタを意味
し、DRはデータレジスタを意味する。
【００１６】バウンダリスキャンを使用してテストを行
う場合、命令レジスタに命令をシフトインする必要があ
る。命令には、IEEE Std 1149.1-1990で規定されている
命令と、ユーザーが定義できる命令とがある。そして、
回路基板上のネットの接続テストは、IEEE Std 1149.1-
1990で規定されている命令であるSAMPLE／PRELOAD 命令
とEXTEST命令とを使用することにより行われる。
う場合、命令レジスタに命令をシフトインする必要があ
る。命令には、IEEE Std 1149.1-1990で規定されている
命令と、ユーザーが定義できる命令とがある。そして、
回路基板上のネットの接続テストは、IEEE Std 1149.1-
1990で規定されている命令であるSAMPLE／PRELOAD 命令
とEXTEST命令とを使用することにより行われる。
【００１７】図１１はSAMPLE／PRELOAD 命令を説明する
図、図１２はEXTEST命令を説明する図であり、以下、図
１１、図１２を参照してこれらの命令による動作を説明
する。なお、これらの図において、ソース側のバウンダ
リスキャンセルは、マスタレジスタ及びスレーブレジス
タを備える構造を有し、シンク側のバウンダリスキャン
セルは、マスタレジスタのみを備える構造を有するもの
としている。
図、図１２はEXTEST命令を説明する図であり、以下、図
１１、図１２を参照してこれらの命令による動作を説明
する。なお、これらの図において、ソース側のバウンダ
リスキャンセルは、マスタレジスタ及びスレーブレジス
タを備える構造を有し、シンク側のバウンダリスキャン
セルは、マスタレジスタのみを備える構造を有するもの
としている。
【００１８】SAMPLE／PRELOAD命令は、SAMPLE PhaseとP
RELOAD Phaseとからなり、主にテストに先立ってテスト
データの設定を行うための命令である。SAMPLE／PRELOA
D 命令では、Capture-DRステートのとき、図１１（ａ）
に示すように、まず、各ＩＣピンまたは内部論理の状態
をマスタレジスタに取り込む。これをSAMPLE Phaseとい
う。また、Shift-DRステートのとき、図１１（ｂ）に示
すように、テストデータをテスタからシフトインする。
これをPRELOAD Phaseという。SAMPLE Phase またはPREL
OAD Phase によりマスタレジスタにデータをセットし、
次に、図１１（ｃ）に示すように、Update-DRステート
を行うことによりスレーブレジスタにデータをセットす
る。これにより、ソース側のデータ送出が終了する。
RELOAD Phaseとからなり、主にテストに先立ってテスト
データの設定を行うための命令である。SAMPLE／PRELOA
D 命令では、Capture-DRステートのとき、図１１（ａ）
に示すように、まず、各ＩＣピンまたは内部論理の状態
をマスタレジスタに取り込む。これをSAMPLE Phaseとい
う。また、Shift-DRステートのとき、図１１（ｂ）に示
すように、テストデータをテスタからシフトインする。
これをPRELOAD Phaseという。SAMPLE Phase またはPREL
OAD Phase によりマスタレジスタにデータをセットし、
次に、図１１（ｃ）に示すように、Update-DRステート
を行うことによりスレーブレジスタにデータをセットす
る。これにより、ソース側のデータ送出が終了する。
【００１９】EXTEST命令は、主に回路基板上のネットの
接続テストを行うための命令であり、図１２（ａ）に示
すように、Capture-DRステートのときに、ＩＣピンの情
報をマスタレジスタに取り込む。この動作は、前述した
SAMPLE／PRELOAD命令によりソース側がデータを送出し
ているので、シンク側でそれを取り込む動作である。そ
して、図１２（ｂ）に示すように、Shift-DRステートの
ときに取り込んだデータをＴＤＯを介してテスタにシフ
トアウトする。次のテストデータが存在する場合、同時
に、テスタからテストデータをシフトインする。
接続テストを行うための命令であり、図１２（ａ）に示
すように、Capture-DRステートのときに、ＩＣピンの情
報をマスタレジスタに取り込む。この動作は、前述した
SAMPLE／PRELOAD命令によりソース側がデータを送出し
ているので、シンク側でそれを取り込む動作である。そ
して、図１２（ｂ）に示すように、Shift-DRステートの
ときに取り込んだデータをＴＤＯを介してテスタにシフ
トアウトする。次のテストデータが存在する場合、同時
に、テスタからテストデータをシフトインする。
【００２０】前述したように、従来技術による回路基板
上のネットの接続テストは、前述の命令を使用し、SAMP
LE／PRELOAD命令（テストデータのセット）→EXTEST命
令（ＩＣ間データ転送、データをシフトアウトしテスタ
で確認）の流れで行われるのが一般的である。
上のネットの接続テストは、前述の命令を使用し、SAMP
LE／PRELOAD命令（テストデータのセット）→EXTEST命
令（ＩＣ間データ転送、データをシフトアウトしテスタ
で確認）の流れで行われるのが一般的である。
【００２１】
【発明が解決しようとする課題】前述したバウンダリス
キャンを使用する従来技術による信号配線の接続テスト
方法は、バウンダリスキャンを使用することにより高密
度、大規模な回路基板における信号配線の接続テストが
可能であるという利点を有している。しかし、バウンダ
リスキャンを使用する従来技術による信号配線の接続テ
スト方法は、バウンダリスキャン対応理論が付加されて
いないピンに対するテストを行うことができないという
問題点を有している。
キャンを使用する従来技術による信号配線の接続テスト
方法は、バウンダリスキャンを使用することにより高密
度、大規模な回路基板における信号配線の接続テストが
可能であるという利点を有している。しかし、バウンダ
リスキャンを使用する従来技術による信号配線の接続テ
スト方法は、バウンダリスキャン対応理論が付加されて
いないピンに対するテストを行うことができないという
問題点を有している。
【００２２】一般に、回路基板に設けられる終端抵抗に
は、バウンダリスキャン機能が備えられていない。この
ため、終端抵抗の接続が正常に行われているか否かは、
バウンダリスキャンを使用する方法によってテストする
ことができない。しかし、終端抵抗は、回路の高速な動
作の可否を決定する重要なファクターであるため、終端
抵抗の接続テストを行わないことは、回路基板の信頼性
を著しく低下させることになる。特に、高速なデータ転
送系で整合終端等が行われている場合、終端抵抗が多用
されているため、終端抵抗の接続テストが可能か否かは
重要である。
は、バウンダリスキャン機能が備えられていない。この
ため、終端抵抗の接続が正常に行われているか否かは、
バウンダリスキャンを使用する方法によってテストする
ことができない。しかし、終端抵抗は、回路の高速な動
作の可否を決定する重要なファクターであるため、終端
抵抗の接続テストを行わないことは、回路基板の信頼性
を著しく低下させることになる。特に、高速なデータ転
送系で整合終端等が行われている場合、終端抵抗が多用
されているため、終端抵抗の接続テストが可能か否かは
重要である。
【００２３】従来のバイポーラ系の入出力インタフェー
スは、終端抵抗が未接続であると、回路が動作せずデー
タの転送を行うことができないため、データ転送の可否
をテストすることにより終端抵抗の接続、未接続を間接
的に知ることができた。しかし、ＣＭＯＳ系の入出力イ
ンタフェースは、低速に動作させる場合（テストする場
合）、終端抵抗の有無がＩＣ間の接続確認に影響を与え
ることがない。すなわち、一般に、回路基板のテスト
は、数ＭＨｚの低周波数で行われるが、このような数Ｍ
Ｈｚ程度の低周波数でのテストあれば、終端が未接続で
あってもデータの転送を行うことができる。従って、数
ＭＨｚ程度の低い周波数でのテストで、かつ、データ転
送の可否のテストによっては、終端抵抗の接続、未接続
のテストを行うことができない。
スは、終端抵抗が未接続であると、回路が動作せずデー
タの転送を行うことができないため、データ転送の可否
をテストすることにより終端抵抗の接続、未接続を間接
的に知ることができた。しかし、ＣＭＯＳ系の入出力イ
ンタフェースは、低速に動作させる場合（テストする場
合）、終端抵抗の有無がＩＣ間の接続確認に影響を与え
ることがない。すなわち、一般に、回路基板のテスト
は、数ＭＨｚの低周波数で行われるが、このような数Ｍ
Ｈｚ程度の低周波数でのテストあれば、終端が未接続で
あってもデータの転送を行うことができる。従って、数
ＭＨｚ程度の低い周波数でのテストで、かつ、データ転
送の可否のテストによっては、終端抵抗の接続、未接続
のテストを行うことができない。
【００２４】但し、例外として、オープンドレイン型の
入出力インタフェースがある。前述で説明した図７
（ｂ）のＧＴＬ入出力インタフェースの例は、オープン
ドレイン型の代表であるが、この例の場合、終端抵抗が
未接続であると、ネットに電荷を供給する経路が無くな
るために、Highレベルの信号の伝達ができなくなり、デ
ータ転送の可否のテストによって、終端抵抗の接続、未
接続のテストを行うことができる。しかし、このオープ
ンドレイン型の入出力インタフェースは、Highレベルの
信号時のリンギングが大きいため、あまり使用されるこ
とがなく、ＣＭＯＳ系の入出力インタフェースとして
は、プッシュプル型やＣＴＴ等が主に使用される。そし
て、前述したように、プッシュプル型、ＣＴＴ等のＣＭ
ＯＳ系入出力インタフェースを使用した回路基板は、デ
ータ転送の可否から終端抵抗の接続、未接続を確認こと
ができない。
入出力インタフェースがある。前述で説明した図７
（ｂ）のＧＴＬ入出力インタフェースの例は、オープン
ドレイン型の代表であるが、この例の場合、終端抵抗が
未接続であると、ネットに電荷を供給する経路が無くな
るために、Highレベルの信号の伝達ができなくなり、デ
ータ転送の可否のテストによって、終端抵抗の接続、未
接続のテストを行うことができる。しかし、このオープ
ンドレイン型の入出力インタフェースは、Highレベルの
信号時のリンギングが大きいため、あまり使用されるこ
とがなく、ＣＭＯＳ系の入出力インタフェースとして
は、プッシュプル型やＣＴＴ等が主に使用される。そし
て、前述したように、プッシュプル型、ＣＴＴ等のＣＭ
ＯＳ系入出力インタフェースを使用した回路基板は、デ
ータ転送の可否から終端抵抗の接続、未接続を確認こと
ができない。
【００２５】ＣＭＯＳ系入出力インタフェースにおける
終端抵抗の接続、未接続をテストする方法としては、前
述した従来技術の延長である２つの方法がが考えられ
る。１つは、インサーキットテストを併用する方法であ
る。しかし、インサーキットテストの適用が無理である
から、バウンダリスキャンを使用する方法を採用するこ
とにした例が多いため、インサーキットテストを併用す
る方法は、有効な手段とは言えない。２つ目は、バウン
ダリスキャン対応の論理を搭載した抵抗モジュール、抵
抗を使用し、バウンダリスキャンを使用する方法により
テストを行うことである。しかし、このような抵抗モジ
ュール等を使用することは、終端抵抗にバウンダリスキ
ャン対応の論理を搭載しなければならないことになり、
回路基板の実装面積、コストの面から現実的ではない。
このように、どちらの方法も、解決策とはなり得ず、バ
ウンダリスキャンを使用してテストを行う回路基板は、
終端抵抗の接続テストを省かざるを得ない状態になって
いた。
終端抵抗の接続、未接続をテストする方法としては、前
述した従来技術の延長である２つの方法がが考えられ
る。１つは、インサーキットテストを併用する方法であ
る。しかし、インサーキットテストの適用が無理である
から、バウンダリスキャンを使用する方法を採用するこ
とにした例が多いため、インサーキットテストを併用す
る方法は、有効な手段とは言えない。２つ目は、バウン
ダリスキャン対応の論理を搭載した抵抗モジュール、抵
抗を使用し、バウンダリスキャンを使用する方法により
テストを行うことである。しかし、このような抵抗モジ
ュール等を使用することは、終端抵抗にバウンダリスキ
ャン対応の論理を搭載しなければならないことになり、
回路基板の実装面積、コストの面から現実的ではない。
このように、どちらの方法も、解決策とはなり得ず、バ
ウンダリスキャンを使用してテストを行う回路基板は、
終端抵抗の接続テストを省かざるを得ない状態になって
いた。
【００２６】本発明の目的は、前述したような従来技術
の問題点を解決し、抵抗、抵抗モジュールにバウンダリ
スキャン対応の機能を追加することなく、ＩＣ側に既に
設けられているバウンダリスキャンの機能を使用して、
終端抵抗の接続テストを行うことを可能にし、回路基板
の品質向上と信頼性の向上とを図ることのできる信号配
線の接続テスト方法、テスト装置及びバウンダリスキャ
ン対応のＩＣを提供することにある。
の問題点を解決し、抵抗、抵抗モジュールにバウンダリ
スキャン対応の機能を追加することなく、ＩＣ側に既に
設けられているバウンダリスキャンの機能を使用して、
終端抵抗の接続テストを行うことを可能にし、回路基板
の品質向上と信頼性の向上とを図ることのできる信号配
線の接続テスト方法、テスト装置及びバウンダリスキャ
ン対応のＩＣを提供することにある。
【００２７】
【課題を解決するための手段】本発明によれば前記目的
は、バウンダリスキヤン機能を備えた複数個のＩＣと、
バウンダリスキャン機能を備えない複数個の抵抗部品と
を搭載して構成される配線基板の前記ＩＣのピンと前記
終端抵抗ピンとの間の信号配線の接続テスト方法におい
て、前記信号配線のソースピンに対応するバウンダリス
キャン機能を備えたＩＣの出力ゲートをトライステート
ゲートにより構成し、前記終端抵抗に接続されている電
源電位と反対の電位を前記出力ゲートから出力させる手
順と、前記出力ゲートが前記終端抵抗に接続されている
電源電位と反対の電位を出力した後に出力ゲートをハイ
インピーダンス状態に設定する手順と、その後、前記信
号配線のシンク側のバウンダリスキャン機能を備えたＩ
Ｃのピンの入力ゲート側で信号配線上の電位を観測する
手順とを有することにより達成される。
は、バウンダリスキヤン機能を備えた複数個のＩＣと、
バウンダリスキャン機能を備えない複数個の抵抗部品と
を搭載して構成される配線基板の前記ＩＣのピンと前記
終端抵抗ピンとの間の信号配線の接続テスト方法におい
て、前記信号配線のソースピンに対応するバウンダリス
キャン機能を備えたＩＣの出力ゲートをトライステート
ゲートにより構成し、前記終端抵抗に接続されている電
源電位と反対の電位を前記出力ゲートから出力させる手
順と、前記出力ゲートが前記終端抵抗に接続されている
電源電位と反対の電位を出力した後に出力ゲートをハイ
インピーダンス状態に設定する手順と、その後、前記信
号配線のシンク側のバウンダリスキャン機能を備えたＩ
Ｃのピンの入力ゲート側で信号配線上の電位を観測する
手順とを有することにより達成される。
【００２８】また、前記目的は、前述の各手順を実行す
る手段を備えることにより達成される。
る手段を備えることにより達成される。
【００２９】さらに、前記目的は、バウンダリスキヤン
機能を備えた複数個のＩＣと、バウンダリスキャン機能
を備えない複数個の抵抗部品とを搭載して構成される配
線基板の前記ＩＣのピンと前記終端抵抗ピンとの間の信
号配線の接続テストを行う信号配線の接続テスト装置に
おいて、前記信号配線のソースピンに対応するバウンダ
リスキャン機能を備えたＩＣの出力ゲート部に、出力ピ
ンと電源との間の電位差を検出する手段と、検出した出
力ピンと電源との間の電位差をディジタル値として取り
込むバウンダリスキャン手段とを備え、さらに、前記出
力ゲート部の電位差のディジタル値を観測する手段を備
えることにより達成される。
機能を備えた複数個のＩＣと、バウンダリスキャン機能
を備えない複数個の抵抗部品とを搭載して構成される配
線基板の前記ＩＣのピンと前記終端抵抗ピンとの間の信
号配線の接続テストを行う信号配線の接続テスト装置に
おいて、前記信号配線のソースピンに対応するバウンダ
リスキャン機能を備えたＩＣの出力ゲート部に、出力ピ
ンと電源との間の電位差を検出する手段と、検出した出
力ピンと電源との間の電位差をディジタル値として取り
込むバウンダリスキャン手段とを備え、さらに、前記出
力ゲート部の電位差のディジタル値を観測する手段を備
えることにより達成される。
【００３０】また、前記目的は、入出力ピンに対応して
信号の伝送値に対応した論理値を保持するバウンダリス
キャンセルを備えるバウンダリスキャン対応のＩＣにお
いて、前記ＩＣの出力ゲート部に、出力ピンと電源間の
電位差を検出する回路と、検出された出力ピンと電源間
との電位差をディジタル値として取り込むバウンダリス
キャンセルとを備えることにより達成される。
信号の伝送値に対応した論理値を保持するバウンダリス
キャンセルを備えるバウンダリスキャン対応のＩＣにお
いて、前記ＩＣの出力ゲート部に、出力ピンと電源間の
電位差を検出する回路と、検出された出力ピンと電源間
との電位差をディジタル値として取り込むバウンダリス
キャンセルとを備えることにより達成される。
【００３１】
【発明の実施の形態】以下、本発明による信号配線の接
続テスト方法及びテスト装置の実施形態を図面により詳
細に説明する。
続テスト方法及びテスト装置の実施形態を図面により詳
細に説明する。
【００３２】図１は本発明の第１の実施形態による信号
配線の接続テスト方法を説明する図、図２は本発明の第
１の実施形態による信号配線の接続テスト方法の処理動
作を説明するフローチャートである。図１において、１
１は出力イネーブル制御信号用バウンダリスキャンセ
ル、１２は出力データ用バウンダリスキャンセル、１３
は入力データ用バウンダリスキャンセル、１４はトライ
ステート出力ゲート、１５は入力ゲート、１００ａ、１
００ｂは命令レジスタ・バイパスレジスタであり、他の
符号は図８の場合と同一である。なお、命令レジスタ・
バイパスレジスタ１００ａ、１００ｂは、従来技術の場
合の命令レジスタ２１ａ、２１ｂ、バイパスレジスタ２
２ａ、２２ｂの機能を行うものである。
配線の接続テスト方法を説明する図、図２は本発明の第
１の実施形態による信号配線の接続テスト方法の処理動
作を説明するフローチャートである。図１において、１
１は出力イネーブル制御信号用バウンダリスキャンセ
ル、１２は出力データ用バウンダリスキャンセル、１３
は入力データ用バウンダリスキャンセル、１４はトライ
ステート出力ゲート、１５は入力ゲート、１００ａ、１
００ｂは命令レジスタ・バイパスレジスタであり、他の
符号は図８の場合と同一である。なお、命令レジスタ・
バイパスレジスタ１００ａ、１００ｂは、従来技術の場
合の命令レジスタ２１ａ、２１ｂ、バイパスレジスタ２
２ａ、２２ｂの機能を行うものである。
【００３３】被診断基板１は、半導体ＩＣ１ａ、１ｂを
搭載して構成されており、半導体ＩＣ１ａ、１ｂは、バ
ウンダリスキャン対応論理が搭載されて構成されてい
る。ソース側となる半導体ＩＣ１ａは、そのソースゲー
トに、トライステート出力ゲート１４が使用され、ま
た、図９（ａ）により説明したと同様なマスタ・スレー
ブ構造を持つ出力イネーブル用バウンダリスキャンセル
１１及び出力データ用バウンダリスキャンセル１２が付
加されている。シンク側となる半導体ＩＣ１ｂは、入力
ゲート１５を備えると共に、図９（ｂ）により説明した
と同様なマスタレジスタのみを有する入力データバウン
ダリスキャンセル１３が付加されている。この例では、
トライステート出力ゲート１４の終端がHighレベル終端
であるとしている。
搭載して構成されており、半導体ＩＣ１ａ、１ｂは、バ
ウンダリスキャン対応論理が搭載されて構成されてい
る。ソース側となる半導体ＩＣ１ａは、そのソースゲー
トに、トライステート出力ゲート１４が使用され、ま
た、図９（ａ）により説明したと同様なマスタ・スレー
ブ構造を持つ出力イネーブル用バウンダリスキャンセル
１１及び出力データ用バウンダリスキャンセル１２が付
加されている。シンク側となる半導体ＩＣ１ｂは、入力
ゲート１５を備えると共に、図９（ｂ）により説明した
と同様なマスタレジスタのみを有する入力データバウン
ダリスキャンセル１３が付加されている。この例では、
トライステート出力ゲート１４の終端がHighレベル終端
であるとしている。
【００３４】トライステート出力ゲート１４は、出力イ
ネーブル制御信号用バウンダリスキャンセル１１からの
出力イネーブルが論理値“１”であるときデータを出力
し、出力イネーブルが論理値“０”であるときハイイン
ピーダンスになるように制御される。テスタ２は、ＴＡ
Ｐコントローラー１０ａ、１０ｂを制御するＴＣＫ、Ｔ
ＭＳ、ＴＲＳＴとデータをシフトインするＴＤＩを制御
し、ＴＤＯからシフトアウトされたデータと期待値とを
比較し判定を行う。
ネーブル制御信号用バウンダリスキャンセル１１からの
出力イネーブルが論理値“１”であるときデータを出力
し、出力イネーブルが論理値“０”であるときハイイン
ピーダンスになるように制御される。テスタ２は、ＴＡ
Ｐコントローラー１０ａ、１０ｂを制御するＴＣＫ、Ｔ
ＭＳ、ＴＲＳＴとデータをシフトインするＴＤＩを制御
し、ＴＤＯからシフトアウトされたデータと期待値とを
比較し判定を行う。
【００３５】次に、図２に示すフローを参照して図１に
示す本発明の第１の実施形態による信号配線の接続テス
ト方法の処理動作を説明する。なお、この処理動作の制
御は、ＴＡＰコントローラ１０ａ、１０ｂにより、図１
０に示した各ステートにより行われる。
示す本発明の第１の実施形態による信号配線の接続テス
ト方法の処理動作を説明する。なお、この処理動作の制
御は、ＴＡＰコントローラ１０ａ、１０ｂにより、図１
０に示した各ステートにより行われる。
【００３６】（１）まず、命令レジスタにSAMPLE／PREL
OAD Instruction を挿入する。次に、Shift-DRステート
時に、テスタ２からＴＤＩを介して出力データ用バウン
ダリスキャンセル１２と、出力イネーブル用バウンダリ
スキャンセル１１とに“０”をシフトインすると共に、
Update-DRステートを行い、データをスレーブレジスタ
にセットする（ステップ８１、８２）。
OAD Instruction を挿入する。次に、Shift-DRステート
時に、テスタ２からＴＤＩを介して出力データ用バウン
ダリスキャンセル１２と、出力イネーブル用バウンダリ
スキャンセル１１とに“０”をシフトインすると共に、
Update-DRステートを行い、データをスレーブレジスタ
にセットする（ステップ８１、８２）。
【００３７】（２）ステップ８１、８２の処理でテスト
データのセットが終わるので、データ転送モードにする
ために、命令レジスタにEXTEST Instrucion を挿入す
る。次に、Capture-DRステートを行い、入力データ用バ
ウンダリスキャンセル１３でデータを受け取る（ステッ
プ８３、８４）。
データのセットが終わるので、データ転送モードにする
ために、命令レジスタにEXTEST Instrucion を挿入す
る。次に、Capture-DRステートを行い、入力データ用バ
ウンダリスキャンセル１３でデータを受け取る（ステッ
プ８３、８４）。
【００３８】（３）Shift-DRステートを行い、データを
シフトアウトしＴＤＯを介してテスタ２へ転送する。テ
スタ２は、データとして“０”がシフトアウトされるこ
とを確認する。もし、“１”がシフトアウトされた場
合、テスタ２は、出力ゲート１４の出力ピンから終端抵
抗までの間のネットがオープンであると判定してネット
オープンとして処理を行う（ステップ８５、８６）。
シフトアウトしＴＤＯを介してテスタ２へ転送する。テ
スタ２は、データとして“０”がシフトアウトされるこ
とを確認する。もし、“１”がシフトアウトされた場
合、テスタ２は、出力ゲート１４の出力ピンから終端抵
抗までの間のネットがオープンであると判定してネット
オープンとして処理を行う（ステップ８５、８６）。
【００３９】（４）ステップ８５で“０”がシフトアウ
トされることが確認できると、データのシフトアウトと
同時に、ステップ８２と同様に、次のテストデータの挿
入を行い、テスタ２からＴＤＩを介し出力イネーブル用
バウンダリスキャンセル１１に“１”をシフトインし、
Update-DR ステートを行い出力ゲート１４の出力をハイ
インピーダンスにする。次に、Capture-DRステートを行
い、入力データ用バウンダリスキャンセル１３に値を取
り込む（ステップ８７、８８）。
トされることが確認できると、データのシフトアウトと
同時に、ステップ８２と同様に、次のテストデータの挿
入を行い、テスタ２からＴＤＩを介し出力イネーブル用
バウンダリスキャンセル１１に“１”をシフトインし、
Update-DR ステートを行い出力ゲート１４の出力をハイ
インピーダンスにする。次に、Capture-DRステートを行
い、入力データ用バウンダリスキャンセル１３に値を取
り込む（ステップ８７、８８）。
【００４０】（５）Shift-DRステートを行い、データを
シフトアウトしＴＤＯを介してテスタ２へ転送する。テ
スタ２は、シフトアウトされたデータの判定を行う。こ
のとき、出力ゲート１４は、ハイインピーダンスになっ
ている。このため、終端抵抗が接続されていれば、図１
のＧ点からの電荷が流入して、ネットの電位はHighレベ
ルになるはずであり、入力データ用バウンダリスキャン
セル１３には、“１”が取り込まれる。また、終端抵抗
が未接続の場合、当該ネットはフローティング状態でＬ
owレベルのままであり、入力バウンダリスキャンセル１
３には、“０”が取り込まれる。従って、テスタ２は、
シフトアウトされたデータの判定でその値が“１”であ
れば終端抵抗接続、“０”であれば終端抵抗未接続と判
断する（ステップ８９〜８Ｂ）。
シフトアウトしＴＤＯを介してテスタ２へ転送する。テ
スタ２は、シフトアウトされたデータの判定を行う。こ
のとき、出力ゲート１４は、ハイインピーダンスになっ
ている。このため、終端抵抗が接続されていれば、図１
のＧ点からの電荷が流入して、ネットの電位はHighレベ
ルになるはずであり、入力データ用バウンダリスキャン
セル１３には、“１”が取り込まれる。また、終端抵抗
が未接続の場合、当該ネットはフローティング状態でＬ
owレベルのままであり、入力バウンダリスキャンセル１
３には、“０”が取り込まれる。従って、テスタ２は、
シフトアウトされたデータの判定でその値が“１”であ
れば終端抵抗接続、“０”であれば終端抵抗未接続と判
断する（ステップ８９〜８Ｂ）。
【００４１】前述したテスト動作で注意しなければなら
ないことは、テスト時の動作周期である。すなわち、リ
ーク電流による電荷の流入は、速度が遅く時間がかか
る。このため、動作周波数を速くしすぎると電荷流入が
間に合わなくなる。また、終端抵抗が未接続である場
合、ネットはフローティングになり以前の状態を保持し
ているはずである。しかし、現実には非常に高い抵抗で
あるが外部と接続されていると考えられ、長い時間の間
に外部からのリーク電流により電荷が供給される可能性
がある。このため、動作周波数を遅くしすぎると外部か
らのリーク電流により、判定を誤る可能性がある。従っ
て、テスト時の動作周期は、Update-DR、 Capture-DR間
の時間（ソース側がデータを送出し、シンク側でデータ
を受け取るまでの時間）で決定する必要がある。そし
て、動作周期の下限は、Update-DRからCapture-DR 間に
リーク電流によるチャージが完了する時間であり、動作
周期の上限は、Update-DRからCapture-DR の間に、外部
からのリーク電流により電位が変化しない時間である。
従って、テスト時の動作周期は、前述の下限、上限の時
間の間に設定される。
ないことは、テスト時の動作周期である。すなわち、リ
ーク電流による電荷の流入は、速度が遅く時間がかか
る。このため、動作周波数を速くしすぎると電荷流入が
間に合わなくなる。また、終端抵抗が未接続である場
合、ネットはフローティングになり以前の状態を保持し
ているはずである。しかし、現実には非常に高い抵抗で
あるが外部と接続されていると考えられ、長い時間の間
に外部からのリーク電流により電荷が供給される可能性
がある。このため、動作周波数を遅くしすぎると外部か
らのリーク電流により、判定を誤る可能性がある。従っ
て、テスト時の動作周期は、Update-DR、 Capture-DR間
の時間（ソース側がデータを送出し、シンク側でデータ
を受け取るまでの時間）で決定する必要がある。そし
て、動作周期の下限は、Update-DRからCapture-DR 間に
リーク電流によるチャージが完了する時間であり、動作
周期の上限は、Update-DRからCapture-DR の間に、外部
からのリーク電流により電位が変化しない時間である。
従って、テスト時の動作周期は、前述の下限、上限の時
間の間に設定される。
【００４２】前述した本発明の第１の実施形態は、終端
抵抗に電位ＶＣＣが接続されて構成されるHighレベル終
端の例であるが、本発明は、終端抵抗に接地電位が接続
されて構成されるＧＮＤ終端の場合、前述と同様の構成
で出力データ用バウンダリスキャンセル１２にセットす
る値を逆にすれることによりテストを行うことができ
る。すなわち、１回目のデータセットで、出力データ用
バウンダリスキャンセル１２に“１”をセットし、出力
イネーブル用バウンダリスキャンセル１１に“０”をセ
ットする。そして、入力用バウンダリスキャンセル１３
で“１”を受ける。２回目のデータセットは、出力イネ
ーブル用バウンダリスキャンセル１１に“１”をセット
してソース側の出力をハイインピーダンスする。この状
態で、入力データ用バウンダリスキャンセル１３に
“０”を取り込む。テスタ２は、シフトアウトされたデ
ータが１回目と２回目とで同一である場合に、終端ネッ
ト未接続と判定する。
抵抗に電位ＶＣＣが接続されて構成されるHighレベル終
端の例であるが、本発明は、終端抵抗に接地電位が接続
されて構成されるＧＮＤ終端の場合、前述と同様の構成
で出力データ用バウンダリスキャンセル１２にセットす
る値を逆にすれることによりテストを行うことができ
る。すなわち、１回目のデータセットで、出力データ用
バウンダリスキャンセル１２に“１”をセットし、出力
イネーブル用バウンダリスキャンセル１１に“０”をセ
ットする。そして、入力用バウンダリスキャンセル１３
で“１”を受ける。２回目のデータセットは、出力イネ
ーブル用バウンダリスキャンセル１１に“１”をセット
してソース側の出力をハイインピーダンスする。この状
態で、入力データ用バウンダリスキャンセル１３に
“０”を取り込む。テスタ２は、シフトアウトされたデ
ータが１回目と２回目とで同一である場合に、終端ネッ
ト未接続と判定する。
【００４３】図３は本発明の第２の実施形態による信号
配線の接続テスト方法を説明する図、図４は本発明の第
２の実施形態による信号配線の接続テスト方法の処理動
作を説明するフローチャートである。図３において、３
１は終端抵抗接続テスト用バウンダリスキャンセル、３
２は差動増幅回路、３３は出力ゲートであり、他の符号
は図１の場合と同一である。
配線の接続テスト方法を説明する図、図４は本発明の第
２の実施形態による信号配線の接続テスト方法の処理動
作を説明するフローチャートである。図３において、３
１は終端抵抗接続テスト用バウンダリスキャンセル、３
２は差動増幅回路、３３は出力ゲートであり、他の符号
は図１の場合と同一である。
【００４４】図３に示す本発明の第２の実施形態は、Ｉ
Ｃ間のネットをＭＯＳ ＧＴＬ回路により構成した例で
あり、終端電位はHighレベルであるとする。この実施形
態において、半導体ＩＣ１ａは、出力ゲート部に、出力
ピンと電源間の電位差を検出する回路である差動増幅器
３２と、検出された出力ピンと電源間との電位差をディ
ジタル値として取り込むバウンダリスキャンセル３１と
を備えて構成される。そして、図３における差動増幅回
路３２は、出力ゲート３３の出力点とＧＮＤとの間の電
位差の有無を終端抵抗接続テスト用バウンダリスキャン
セル３１に転送する機構である。
Ｃ間のネットをＭＯＳ ＧＴＬ回路により構成した例で
あり、終端電位はHighレベルであるとする。この実施形
態において、半導体ＩＣ１ａは、出力ゲート部に、出力
ピンと電源間の電位差を検出する回路である差動増幅器
３２と、検出された出力ピンと電源間との電位差をディ
ジタル値として取り込むバウンダリスキャンセル３１と
を備えて構成される。そして、図３における差動増幅回
路３２は、出力ゲート３３の出力点とＧＮＤとの間の電
位差の有無を終端抵抗接続テスト用バウンダリスキャン
セル３１に転送する機構である。
【００４５】次に、図４に示すフローを参照して図３に
示す本発明の第２の実施形態による信号配線の接続テス
ト方法の処理動作を説明する。
示す本発明の第２の実施形態による信号配線の接続テス
ト方法の処理動作を説明する。
【００４６】（１）まず、命令レジスタにSAMPLE／PREL
OAD Instruction を挿入する。次に、Shift-DRステート
時に、テスタ２からＴＤＩを介して出力データ用バウン
ダリスキャンセル１２に“０”をシフトインすると共
に、Update-DR ステートを行い、データをスレーブレジ
スタに転送する（ステップ１０１、１０２）。
OAD Instruction を挿入する。次に、Shift-DRステート
時に、テスタ２からＴＤＩを介して出力データ用バウン
ダリスキャンセル１２に“０”をシフトインすると共
に、Update-DR ステートを行い、データをスレーブレジ
スタに転送する（ステップ１０１、１０２）。
【００４７】（２）ステップ１０１、１０２の処理でテ
ストデータのセットが終わるので、データ転送モードに
するために、命令レジスタにEXTEST Instrucion を挿入
する。次に、Capture-DRステートを行い、入力データ用
バウンダリスキャンセル１３と終端抵抗接続テスト用バ
ウンダリスキャンセル３１にデータを受り込む。このと
き、入力データ用バウンダリスキャンセル１３は、出力
データ用バウンダリスキャンセル１２が送出したデータ
をそのままを受け取る。一方、終端抵抗接続テスト用バ
ウンダリスキャンセル３１は、終端抵抗が接続されてい
るとき“１”を取り込み、終端抵抗がオープンになって
いるとき“０を取り込む。これは、出力ゲート３３がＬ
owレベルを出力するとき、終端が接続されていれば、図
３のＡ点からＢ点へ向けて定常電流が流れ、図３にＣと
して示すトランジスタの持つ抵抗値でＧＮＤとの間に電
位差が生じ、差動増幅回路３２によりその電位差が検出
されるためである。終端抵抗がオープンになっていると
きは定常電流が流れず、電位差は生じない（ステップ１
０３、１０４）。
ストデータのセットが終わるので、データ転送モードに
するために、命令レジスタにEXTEST Instrucion を挿入
する。次に、Capture-DRステートを行い、入力データ用
バウンダリスキャンセル１３と終端抵抗接続テスト用バ
ウンダリスキャンセル３１にデータを受り込む。このと
き、入力データ用バウンダリスキャンセル１３は、出力
データ用バウンダリスキャンセル１２が送出したデータ
をそのままを受け取る。一方、終端抵抗接続テスト用バ
ウンダリスキャンセル３１は、終端抵抗が接続されてい
るとき“１”を取り込み、終端抵抗がオープンになって
いるとき“０を取り込む。これは、出力ゲート３３がＬ
owレベルを出力するとき、終端が接続されていれば、図
３のＡ点からＢ点へ向けて定常電流が流れ、図３にＣと
して示すトランジスタの持つ抵抗値でＧＮＤとの間に電
位差が生じ、差動増幅回路３２によりその電位差が検出
されるためである。終端抵抗がオープンになっていると
きは定常電流が流れず、電位差は生じない（ステップ１
０３、１０４）。
【００４８】（３）Shift-DRステートを行い、前述のよ
うにセットされたデータをシフトアウトしＴＤＯを介し
てテスタ２へ転送する。テスタ２は、シフトアウトされ
たデータの判定を行う。テスタ２は、終端抵抗接続テス
ト用バウンダリスキャンセル３１から“０”がシフトア
ウトされた場合、終端抵抗未接続、すなわち、終端ネッ
トオープンであると判定し、終端抵抗接続テスト用バウ
ンダリスキャンセル３１から“１”がシフトアウトされ
た場合、終端抵抗接続正常であると判定し、さらに、入
力データ用バウンダリスキャンセル１３から“１”がシ
フトアウトされた場合、データネットオープンであると
判定する（ステップ１０５〜１０８）。
うにセットされたデータをシフトアウトしＴＤＯを介し
てテスタ２へ転送する。テスタ２は、シフトアウトされ
たデータの判定を行う。テスタ２は、終端抵抗接続テス
ト用バウンダリスキャンセル３１から“０”がシフトア
ウトされた場合、終端抵抗未接続、すなわち、終端ネッ
トオープンであると判定し、終端抵抗接続テスト用バウ
ンダリスキャンセル３１から“１”がシフトアウトされ
た場合、終端抵抗接続正常であると判定し、さらに、入
力データ用バウンダリスキャンセル１３から“１”がシ
フトアウトされた場合、データネットオープンであると
判定する（ステップ１０５〜１０８）。
【００４９】図５は本発明の第３の実施形態による信号
配線の接続テスト方法を説明する図である。図５におい
て、Ｂ１は出力ゲートであり、他の符号は図３の場合と
同一である。図５に示す本発明の第３の実施形態は、Ｇ
ＮＤ終端の場合の例であり、プルアップ電位ＶＣＣと出
力ゲートＢ１の出力との電位差を検出する回路３２が設
けられて構成される。
配線の接続テスト方法を説明する図である。図５におい
て、Ｂ１は出力ゲートであり、他の符号は図３の場合と
同一である。図５に示す本発明の第３の実施形態は、Ｇ
ＮＤ終端の場合の例であり、プルアップ電位ＶＣＣと出
力ゲートＢ１の出力との電位差を検出する回路３２が設
けられて構成される。
【００５０】そして、テスト時、出力データ用バウンダ
リスキャンセル１２に“１”をセットし、出力ゲートＢ
１からHighレベルの信号を出力させる。このとき、終端
抵抗が接続されていれば、図５のＤ点からＥ点に向けて
定常電流が流れる。このため、図５にＦとして示すトラ
ンジスタが持つ抵抗値でプルアップ電位ＶＣＣとの間に
電位差が生じ、差動増幅回路３２によりその電位差が検
出される。そのときの電位差の有無が終端抵抗接続テス
ト用バウンダリスキャンセル３１に取り込まれる。テス
タ２は、シフトアウトされたこの終端抵抗接続テスト用
バウンダリスキャンセル３１に取り込まれた電位差の有
無を示す信号の値により、前述の場合と同様にして、終
端抵抗の接続、未接続を判定することができる。
リスキャンセル１２に“１”をセットし、出力ゲートＢ
１からHighレベルの信号を出力させる。このとき、終端
抵抗が接続されていれば、図５のＤ点からＥ点に向けて
定常電流が流れる。このため、図５にＦとして示すトラ
ンジスタが持つ抵抗値でプルアップ電位ＶＣＣとの間に
電位差が生じ、差動増幅回路３２によりその電位差が検
出される。そのときの電位差の有無が終端抵抗接続テス
ト用バウンダリスキャンセル３１に取り込まれる。テス
タ２は、シフトアウトされたこの終端抵抗接続テスト用
バウンダリスキャンセル３１に取り込まれた電位差の有
無を示す信号の値により、前述の場合と同様にして、終
端抵抗の接続、未接続を判定することができる。
【００５１】図６は本発明の第４の実施形態による信号
配線の接続テスト方法を説明する図である。図６におけ
る符号は図３の場合と同一である。図６に示す本発明の
第４の実施形態は、ＣＴＴ等のセンターレベル終端の場
合の例である。この例において、比較電位Ｃ１は、ＧＮ
Ｄ、プルアップ電位ＶＣＣを選択することができる。
配線の接続テスト方法を説明する図である。図６におけ
る符号は図３の場合と同一である。図６に示す本発明の
第４の実施形態は、ＣＴＴ等のセンターレベル終端の場
合の例である。この例において、比較電位Ｃ１は、ＧＮ
Ｄ、プルアップ電位ＶＣＣを選択することができる。
【００５２】テスタ２は、比較電位Ｃ１をプルアップ電
位ＶＣＣにした場合、ＧＮＤ終端の場合と同様の処理フ
ローにより、終端抵抗接続、未接続の判定を行うことが
でき、また、比較電位Ｃ１をＧＮＤにした場合、Highレ
ベル終端の場合と同様の処理フローにより、終端抵抗接
続、未接続の判定を行うことができる。
位ＶＣＣにした場合、ＧＮＤ終端の場合と同様の処理フ
ローにより、終端抵抗接続、未接続の判定を行うことが
でき、また、比較電位Ｃ１をＧＮＤにした場合、Highレ
ベル終端の場合と同様の処理フローにより、終端抵抗接
続、未接続の判定を行うことができる。
【００５３】
【発明の効果】以上説明したように本発明によれば、抵
抗や抵抗モジュールにバウンダリスキャン対応機能を追
加することなく、ＩＣ側に備えたバウンダリスキャンの
機能を用いて終端抵抗の接続テストを行うことができ、
回路基板の信頼性、品質の向上を図ることができる。
抗や抵抗モジュールにバウンダリスキャン対応機能を追
加することなく、ＩＣ側に備えたバウンダリスキャンの
機能を用いて終端抵抗の接続テストを行うことができ、
回路基板の信頼性、品質の向上を図ることができる。
【図１】本発明の第１の実施形態による信号配線の接続
テスト方法を説明する図である。
テスト方法を説明する図である。
【図２】本発明の第１の実施形態による信号配線の接続
テスト方法の処理動作を説明するフローチャートであ
る。
テスト方法の処理動作を説明するフローチャートであ
る。
【図３】本発明の第２の実施形態による信号配線の接続
テスト方法を説明する図である。
テスト方法を説明する図である。
【図４】本発明の第２の実施形態による信号配線の接続
テスト方法の処理動作を説明するフローチャートであ
る。
テスト方法の処理動作を説明するフローチャートであ
る。
【図５】本発明の第３の実施形態による信号配線の接続
テスト方法を説明する図である。
テスト方法を説明する図である。
【図６】本発明の第４の実施形態による信号配線の接続
テスト方法を説明する図である。
テスト方法を説明する図である。
【図７】回路基板上の各種の信号配線の構成例を示す図
である。
である。
【図８】従来技術によるバウンダリスキャンを使用する
信号配線の接続テスト方法を説明する図である。
信号配線の接続テスト方法を説明する図である。
【図９】バウンダリスキャンセルの構成例を示すブロッ
ク図である。
ク図である。
【図１０】ＴＡＰコントローラーによるバウンダリスキ
ャンセルの制御ステートを説明する図である。
ャンセルの制御ステートを説明する図である。
【図１１】SAMPLE／PRELOAD 命令を説明する図である。
【図１２】EXTEST命令を説明する図である。
１ 被診断基板 １ａ、１ｂ 半導体ＩＣ ２ テスタ １０ａ、１０ｂ ＴＡＰ（テスト・アクセス・ポート）
コントローラー １１〜１３、２０ａ〜２０ｈ、３１、６０ａ〜６０ｄ
バウンダリスキャンセル １４、３３、Ｂ１ 出力ゲート １５ 入力ゲート ２１ａ、２１ｂ 命令レジスタ ２２ａ、２２ｂ バイパスレジスタ ３２ 差動増幅回路 ４１ａ、４１ｂ マスタレジスタ ４２ スレーブレジスタ
コントローラー １１〜１３、２０ａ〜２０ｈ、３１、６０ａ〜６０ｄ
バウンダリスキャンセル １４、３３、Ｂ１ 出力ゲート １５ 入力ゲート ２１ａ、２１ｂ 命令レジスタ ２２ａ、２２ｂ バイパスレジスタ ３２ 差動増幅回路 ４１ａ、４１ｂ マスタレジスタ ４２ スレーブレジスタ
Claims (4)
- 【請求項１】 バウンダリスキヤン機能を備えた複数個
のＩＣと、バウンダリスキャン機能を備えない複数個の
抵抗部品とを搭載して構成される配線基板の前記ＩＣの
ピンと前記終端抵抗ピンとの間の信号配線の接続テスト
方法において、前記信号配線のソースピンに対応するバ
ウンダリスキャン機能を備えたＩＣの出力ゲートをトラ
イステートゲートにより構成し、前記終端抵抗に接続さ
れている電源電位と反対の電位を前記出力ゲートから出
力させる手順と、前記出力ゲートが前記終端抵抗に接続
されている電源電位と反対の電位を出力した後に出力ゲ
ートをハイインピーダンス状態に設定する手順と、その
後、前記信号配線のシンク側のバウンダリスキャン機能
を備えたＩＣのピンの入力ゲート側で信号配線上の電位
を観測する手順とからなることを特徴とする信号配線の
接続テスト方法。 - 【請求項２】 バウンダリスキヤン機能を備えた複数個
のＩＣと、バウンダリスキャン機能を備えない複数個の
抵抗部品とを搭載して構成される配線基板の前記ＩＣの
ピンと前記終端抵抗ピンとの間の信号配線の接続テスト
を行う信号配線の接続テスト装置において、前記信号配
線のソースピンに対応するバウンダリスキャン機能を備
えたＩＣの出力ゲートをトライステートゲートにより構
成し、前記終端抵抗に接続されている電源電位と反対の
電位を前記出力ゲートから出力させる手段と、前記出力
ゲートが前記終端抵抗に接続されている電源電位と反対
の電位を出力した後に出力ゲートをハイインピーダンス
状態に設定する手段と、その後、前記信号配線のシンク
側のバウンダリスキャン機能を備えたＩＣのピンの入力
ゲート側で信号配線上の電位を観測する手段とを備えた
ことを特徴とする信号配線の接続テスト装置。 - 【請求項３】 バウンダリスキヤン機能を備えた複数個
のＩＣと、バウンダリスキャン機能を備えない複数個の
抵抗部品とを搭載して構成される配線基板の前記ＩＣの
ピンと前記終端抵抗ピンとの間の信号配線の接続テスト
を行う信号配線の接続テスト装置において、前記信号配
線のソースピンに対応するバウンダリスキャン機能を備
えたＩＣの出力ゲート部に、出力ピンと電源との間の電
位差を検出する手段と、検出した出力ピンと電源との間
の電位差をディジタル値として取り込むバウンダリスキ
ャン手段とを備え、さらに、前記出力ゲート部の電位差
のディジタル値を観測する手段を備えたことを特徴とす
る信号配線の接続テスト装置。 - 【請求項４】 入出力ピンに対応して信号の伝送値に対
応した論理値を保持するバウンダリスキャンセルを備え
るバウンダリスキャン対応のＩＣにおいて、前記ＩＣの
出力ゲート部に、出力ピンと電源間の電位差を検出する
回路と、検出された出力ピンと電源間との電位差をディ
ジタル値として取り込むバウンダリスキャンセルとを備
えることを特徴とするバウンダリスキャン対応のＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16744496A JP3228875B2 (ja) | 1996-06-27 | 1996-06-27 | 信号配線の接続テスト方法、テスト装置及びバウンダリスキャン対応のｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16744496A JP3228875B2 (ja) | 1996-06-27 | 1996-06-27 | 信号配線の接続テスト方法、テスト装置及びバウンダリスキャン対応のｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1010202A true JPH1010202A (ja) | 1998-01-16 |
| JP3228875B2 JP3228875B2 (ja) | 2001-11-12 |
Family
ID=15849826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16744496A Expired - Fee Related JP3228875B2 (ja) | 1996-06-27 | 1996-06-27 | 信号配線の接続テスト方法、テスト装置及びバウンダリスキャン対応のｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3228875B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI400932B (zh) * | 2007-03-22 | 2013-07-01 | Intel Corp | 與連至低電力設計用組合邏輯組件之替代電源供應器共享測試信號路由安排之技術 |
-
1996
- 1996-06-27 JP JP16744496A patent/JP3228875B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI400932B (zh) * | 2007-03-22 | 2013-07-01 | Intel Corp | 與連至低電力設計用組合邏輯組件之替代電源供應器共享測試信號路由安排之技術 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3228875B2 (ja) | 2001-11-12 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |