JP2011247704A - 半導体集積回路装置 - Google Patents

Abstract

【課題】ユーザ回路における消費電流をより低減する。
【解決手段】ユーザ回路１３と、ユーザ回路１３のスキャンテストに係るデータを保持するスキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎと、スキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎの出力値および一定の論理値のいずれか一方をユーザ回路１３に出力するゲート回路（ＡＮＤ１０、ＡＮＤ１１〜ＡＮＤ１ｎ）と、を備え、スキャンテストに係るシーケンスにおいて、一定の論理値をユーザ回路１３に出力するようにゲート回路（ＡＮＤ１０、ＡＮＤ１１〜ＡＮＤ１ｎ）を制御する。
【選択図】図２

Description

本発明は、半導体集積回路装置に係り、特に、スキャンテスト回路を備える半導体集積回路装置に係る。

半導体集積回路装置のテスト方法のひとつとして、スキャンテストが知られている。スキャンテストは、シフトレジスタで構成されるスキャンテスト回路（単にスキャン回路ともいう）にテストデータを並列的に取り込んで（サンプルモード動作、スキャンキャプチャ動作）、取り込んだテストデータを直列にシフトして出力する（シフトモード動作、スキャンシフト動作）ことで実行される。

近年、半導体集積回路装置の回路規模の増大に伴って、テスト時における消費電力が問題となっている。すなわち、テスト時は、ユーザ回路動作時に比べて回路のトグル率が高いためにチップにユーザモード時の数倍〜数十倍の消費電流が流れる。この結果、チップにおけるＩＲ−Ｄｒｏｐが増大したり、テスタの供給電流能力が不足したり、チップが過剰に発熱したりしてテストにおける信頼性が低下してしまうことが起こる。

そこで、スキャンテスト回路のユーザ回路への出力をゲーティング（阻止）することで、スキャンシフト動作中におけるユーザ回路のトグルを停止させてユーザ回路の消費電力を低減する技術が知られている（例えば、特許文献１、２参照）。

また、スキャンテスト回路のクロック信号の供給源側にクロックゲーティング回路（クロックゲーティングセル、ゲーテッドクロック回路）を配し、スキャンキャプチャ動作におけるクロック信号の供給を制御して消費電力を低減する技術も知られている（例えば、特許文献３、４参照）。

図４は、スキャンテスト時の消費電力低減技術を用いた場合の典型的な従来の半導体集積回路装置のスキャンテストに係る回路図である。図４において、半導体集積回路装置は、ユーザ回路１１、１２、１３、クロックゲーティング回路（セル）２０、スキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎ、インバータ回路ＩＮＶ１、ＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｎを備える。スキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎ、インバータ回路ＩＮＶ１、ＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｎは、特許文献１の図１、特許文献２の図１などにおいて記載される回路に相当する。クロックゲーティング回路２０は、ＯＲ回路ＯＲ１０、ラッチ回路（フリップフロップ回路）ＦＦ２０、ＡＮＤ回路ＡＮＤ２０を備え、特許文献３の図３、特許文献４の図３などにおいて記載される回路例を示す。なお、ユーザ回路１１、１２、１３は、スキャンフリップフロップ回路を含んでいても良い。

スキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎがスキャンテスト回路に相当し、スキャンキャプチャモードにおいてユーザ回路１２の出力データを並列的に取り込み、シフトモードにおいて取り込んだテストデータを直列にシフトして出力する。また、スキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎは、シフトモードにおいて直列にシフトして保持したテストデータを、スキャンキャプチャモードにおいてそれぞれＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｎを介してユーザ回路１３に供給する。なお、スキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎにおいて、シフトモードにおいて直列にシフトするシフトレジスタ機能に係る回路構成に関しては、よく知られており、図示の簡略化のため省略してある。

次に、スキャンテスト回路のユーザ回路への出力について説明する。スキャンキャプチャモード、すなわちスキャンイネーブル信号ＳＥが０である時、インバータ回路ＩＮＶ１の出力は、スキャンイネーブル信号ＳＥを反転したレベル（１）をＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｎのそれぞれの一方の入力端に供給する。したがって、スキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎのそれぞれの出力は、ＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｎのそれぞれを介してユーザ回路１３に供給される。

一方、シフトモード、すなわちスキャンイネーブル信号ＳＥが１である時、インバータ回路ＩＮＶ１の出力は、スキャンイネーブル信号ＳＥを反転したレベル（０）をＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｎのそれぞれの一方の入力端に供給する。したがって、スキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎのそれぞれの出力は、ゲーティングされ、ユーザ回路１３に供給されることはない。したがって、ユーザ回路１３の消費電力が低減される。

次に、スキャンテスト回路のクロック信号の供給源側について説明する。スキャンキャプチャモード、すなわちスキャンイネーブル信号ＳＥが０である時、ＯＲ回路ＯＲ１０の出力は、ユーザ回路１１の出力をそのままラッチ回路ＦＦ２０のデータ入力端子に出力する。ラッチ回路ＦＦ２０は、ユーザ回路１１の出力をクロック信号ＣＫによってラッチし、ＡＮＤ回路ＡＮＤ２０の一方の入力端に出力する。ＡＮＤ回路ＡＮＤ２０は、ユーザ回路１１の出力が１である場合、クロック信号ＣＫを信号Ｓ１０２としてスキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎのそれぞれのクロック入力端子に出力する。スキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎは、信号Ｓ１０２のレベル遷移にしたがってユーザ回路１２の出力をそれぞれラッチする。一方、ＡＮＤ回路ＡＮＤ２０は、ユーザ回路１１の出力が０である場合、０を信号Ｓ１０２としてスキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎのそれぞれのクロック入力端子に出力する。したがって、信号Ｓ１０２のレベル遷移が無く、ユーザ回路１３の消費電力が低減される。

特開２００１−８３２１５号公報 特開２００２−１４８３０９号公報 特開２００９−１９２４０８号公報 特開２００９−２２２６４４号公報

以下の分析は本発明において与えられる。

図５は、図４に示す回路ブロックの動作を表すタイミングチャートである。図５において、タイミングｔ１以前と、タイミングｔ２以降とが、シフトモード動作（ＳＥ＝１）であって、タイミングｔ１〜ｔ２が、スキャンキャプチャモード動作（ＳＥ＝０）である。シフトモード動作の期間では、ＳＥ＝１であるので、ラッチ回路ＦＦ２０の出力は、１となり、ＡＮＤ回路ＡＮＤ２０は、クロック信号ＣＫをそのまま信号Ｓ１０２としてスキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎのクロック入力端子に出力する。また、インバータ回路ＩＮＶ１の出力は、０となり、ＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｎの出力、例えば信号Ｓ１０１は、０に固定される。

一方、スキャンキャプチャモード動作の期間では、ＳＥ＝０であるので、インバータ回路ＩＮＶ１の出力は、１となり、ＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｎの出力は、スキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎのそれぞれの出力を出力する。例えば信号Ｓ１０１は、スキャンフリップフロップ回路ＦＦ１１の出力と同値となる。この場合、スキャンフリップフロップ回路ＦＦ１１は、０または１を保持しているので、信号Ｓ１０１は、確率１／２で０または１となる。すなわち、タイミングｔ１、ｔ２において、信号Ｓ１０１に関し、確率１／２でレベル遷移が生じる。また、スキャンフリップフロップ回路ＦＦ１２〜ＦＦ１ｎのそれぞれの出力についても同様である。

以上のように、シフトモード動作からスキャンキャプチャモード動作への変化時、およびスキャンキャプチャモード動作からシフトモード動作への変化時において、ＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｎの出力では、確率１／２でレベル遷移が生じる。この信号のレベル遷移を伴うＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｎの出力は、ユーザ回路１３に入力され、消費電力を増大させる要因となってしまう。

本発明の１つのアスペクト（側面）に係る半導体集積回路装置は、ユーザ回路と、ユーザ回路のスキャンテストに係るデータを保持するスキャンフリップフロップ回路と、スキャンフリップフロップ回路の出力値および一定の論理値のいずれか一方をユーザ回路に出力するゲート回路と、を備え、スキャンテストに係るシーケンスにおいて、一定の論理値をユーザ回路に出力するようにゲート回路を制御する。

本発明によれば、スキャンテストに係るシーケンスにおいて、一定の論理値をユーザ回路に出力するので、ユーザ回路における消費電力をより低減することができる。

本発明の一実施例に係る半導体集積回路装置の構成を示すブロック図である。 本発明の一実施例に係る半導体集積回路装置の回路ブロックの回路図である。 本発明の一実施例に係る半導体集積回路装置の回路ブロックの動作を表すタイミングチャートである。 従来の半導体集積回路装置の回路ブロックの回路図である。 従来の半導体集積回路装置の回路ブロックの動作を表すタイミングチャートである。

本発明の実施形態に係る半導体集積回路装置は、ユーザ回路（図２の１３）と、ユーザ回路のスキャンテストに係るデータを保持するスキャンフリップフロップ回路（図２のＦＦ１１〜ＦＦ１ｎ）と、スキャンフリップフロップ回路の出力値および一定の論理値のいずれか一方をユーザ回路に出力するゲート回路（図２のＡＮＤ１０、ＡＮＤ１１〜ＡＮＤ１ｎ）と、を備え、スキャンテストに係るシーケンスにおいて、一定の論理値をユーザ回路に出力するようにゲート回路を制御する。

半導体集積回路装置において、スキャンテストに係るキャプチャモードとシフトモードとの切り替わり時において、一定の論理値をユーザ回路に出力するようにゲート回路を制御する制御回路（図２のＦＦ１０に対応）をさらに備えるようにしてもよい。

半導体集積回路装置において、ゲート回路は、キャプチャモードとなる前の直近のクロック信号のタイミングからシフトモードとなった後の直近のクロック信号のタイミングまでの期間において制御回路が出力する一定の論理値を入力する第１の論理回路（図２のＡＮＤ１０）と、第１の論理回路の出力を受け、少なくとも期間において一定の論理値をユーザ回路に出力する第２の論理回路（図２のＡＮＤ１１〜ＡＮＤ１ｎ）と、を備えるようにしてもよい。

半導体集積回路装置において、スキャンフリップフロップ回路にラッチ用のクロック信号を供給するか否かを制御するクロックゲーティング回路（図２の２０）をさらに備え、制御回路は、キャプチャモードにおいてスキャンフリップフロップ回路にラッチ用のクロック信号を印加しないようにクロックゲーティング回路を制御するようにしてもよい。

半導体集積回路装置において、制御回路は、キャプチャモードへの切り替わり前に一定の論理値に対応する論理値が書き込まれるスキャン用のフリップフロップ回路で構成されてもよい。

以上のような半導体装置によれば、スキャンテストに係るシーケンスにおいて、一定の論理値をユーザ回路に出力する。したがって、ユーザ回路は、キャプチャモードとシフトモードとの切り替わり時において、一定の論理値を入力するので、消費電力をより低減することができる。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の一実施例に係る半導体集積回路装置の構成を示すブロック図である。図１において、半導体集積回路装置は、回路ブロック１０ａ、１０ｂ、１０ｃ、・・・を含む。回路ブロック１０ａ、１０ｂ、１０ｃ、・・・は、それぞれ後述するようにユーザ回路とスキャンテスト回路を含み、スキャンイネーブル信号ＳＥ、テストイネーブル信号ＴＥ、クロック信号ＣＫ、テストクロック信号ＴＣＫを入力し、ユーザ動作およびスキャンテスト動作を実行可能とする。なお、図１において、回路ブロック１０ａ、１０ｂ、１０ｃ、・・・は、同一の構造であるとして図示しているが、これに限定されるものではない。また、例えば回路ブロック１０ａをテスト対象としている時は、回路ブロック１０ｂ、１０ｃにはキャプチャ用にクロック信号ＣＫを印加する必要は無い。

図２は、本発明の一実施例に係る半導体集積回路装置の回路ブロックの回路図である。図２において、図４と同一の符号は、同一物を表し、その説明を省略する。回路ブロック１０ｋは、図４の回路ブロックに対し、さらにスキャンフリップフロップ回路ＦＦ１０、セレクタＳＥＬ、２入力のＡＮＤ回路ＡＮＤ１０を備える。

スキャンフリップフロップ回路ＦＦ１０は、クロック入力端子にテストクロック信号ＴＣＫを入力し、セット端子にテストイネーブル信号ＴＥを入力し、出力端子をデータ入力端子に接続する。なお、テストクロック信号ＴＣＫをクロック信号ＣＫと同一としてもよい。セレクタＳＥＬは、テストイネーブル信号ＴＥがユーザ動作である０を示す時にはユーザ回路１１の出力を選択し、テストイネーブル信号ＴＥがスキャンテスト動作である１を示す時にはスキャンフリップフロップ回路ＦＦ１０の出力（信号Ｓ１）を選択し、ＯＲ回路１０の一方の入力端に出力する。なお、信号Ｓ１は、スキャンフリップフロップ回路ＦＦ１０を用いることなく外部から直接供給されるようにしてもよい。

ＡＮＤ回路ＡＮＤ１０は、一方の入力端にインバータ回路ＩＮＶ１の出力を入力し、他方の入力端にスキャンフリップフロップ回路ＦＦ１０の出力を入力し、出力をＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｎのそれぞれの一方の入力端に接続する。なお、ＡＮＤ回路ＡＮＤ１０に接続されるスキャンフリップフロップ回路とセレクタＳＥＬに接続されるスキャンフリップフロップ回路とを異なるスキャンフリップフロップ回路として構成してもよい。また、ＡＮＤ回路は、論理を反転した信号を用いることでＯＲ回路によって実現しても良いことは言うまでもない。

次に、回路ブロック１０ｋの動作について説明する。テストイネーブル信号ＴＥがユーザ動作である０を示す場合、信号Ｓ１は１となり、ＡＮＤ回路ＡＮＤ１０は、インバータ回路ＩＮＶ１の出力を信号Ｓ１０としてＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｎのそれぞれの一方の入力端に出力する。また、セレクタＳＥＬは、ユーザ回路１１の出力を選択してクロックゲーティング回路（セル）２０に出力する。すなわち、回路ブロック１０ｋは、回路構成上、図４と同等となる。

次に、テストイネーブル信号ＴＥがスキャンテスト動作である１を示す場合を説明する。図３は、本発明の一実施例に係る半導体集積回路装置の回路ブロックの動作を表すタイミングチャートである。図３において、スキャンテスト動作であるとする（ＴＥ＝１）。また、タイミングｔ１以前と、タイミングｔ２以降とが、シフトモード動作（ＳＥ＝１）であって、タイミングｔ１〜ｔ２が、スキャンキャプチャモード動作（ＳＥ＝０）である。

シフトモード動作の期間では、ＳＥ＝１であるので、ラッチ回路ＦＦ２０の出力は、１となり、ＡＮＤ回路ＡＮＤ２０は、クロック信号ＣＫをそのまま信号Ｓ２としてスキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎのクロック入力端子に出力する。また、インバータ回路ＩＮＶ１の出力は、０となり、ＡＮＤ回路ＡＮＤ１０の出力（信号Ｓ１０）も０となり、ＡＮＤ１１〜ＡＮＤ１ｎの出力は全て、例えば信号Ｓ１１は、０に固定される。

また、シフトモード動作の期間の最後のクロックのタイミングｔ０において、スキャンフリップフロップ回路ＦＦ１０には、０が書き込まれるようにテストデータを作成しておく。これによって、タイミングｔ０以降、スキャンキャプチャモード動作からシフトモード動作となった後の最初のクロックのタイミングｔ３まで、スキャンフリップフロップ回路ＦＦ１０は、信号Ｓ１として０を固定的に出力する。したがって、ＡＮＤ回路ＡＮＤ１０の出力（信号Ｓ１０）は０、ＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｎの出力も０である。すなわち、タイミングｔ１、ｔ２において、信号Ｓ１１に関し、レベル遷移が生じることがない。また、スキャンフリップフロップ回路ＦＦ１２〜ＦＦ１ｎのそれぞれの出力についても同様である。

以上のように、シフトモード動作からキャプチャモード動作への変化時、およびキャプチャモード動作からシフトモード動作への変化時において、ＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｎの出力は、０に固定される。すなわち、一定の論理値（ここでは０である例を示す）をユーザ回路１３に出力する。したがって、ＡＮＤ回路ＡＮＤ１１〜ＡＮＤ１ｎの出力信号の遷移に伴って生じるユーザ回路１３における消費電力をより低減することができる。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０ａ、１０ｂ、１０ｃ、１０ｋ 回路ブロック
１１、１２、１３ ユーザ回路
２０ クロックゲーティング回路
ＡＮＤ１０、ＡＮＤ１１〜ＡＮＤ１ｎ、ＡＮＤ２０ ＡＮＤ回路
ＦＦ１０、ＦＦ１１〜ＦＦ１ｎ スキャンフリップフロップ回路
ＦＦ２０ ラッチ回路
ＩＮＶ１ インバータ回路
ＯＲ１０ ＯＲ回路
ＳＥＬ セレクタ

Claims (5)

1. ユーザ回路と、
   前記ユーザ回路のスキャンテストに係るデータを保持するスキャンフリップフロップ回路と、
   前記スキャンフリップフロップ回路の出力値および一定の論理値のいずれか一方を前記ユーザ回路に出力するゲート回路と、
   を備え、
   前記スキャンテストに係るシーケンスにおいて、前記一定の論理値を前記ユーザ回路に出力するように前記ゲート回路を制御することを特徴とする半導体集積回路装置。
2. 前記スキャンテストに係るキャプチャモードとシフトモードとの切り替わり時において、前記一定の論理値を前記ユーザ回路に出力するように前記ゲート回路を制御する制御回路をさらに備えることを特徴とする請求項１記載の半導体集積回路装置。
3. 前記ゲート回路は、
   前記キャプチャモードとなる前の直近のクロック信号のタイミングから前記シフトモードとなった後の直近のクロック信号のタイミングまでの期間において前記制御回路が出力する一定の論理値を入力する第１の論理回路と、
   前記第１の論理回路の出力を受け、少なくとも前記期間において前記一定の論理値を前記ユーザ回路に出力する第２の論理回路と、
   を備えることを特徴とする請求項２記載の半導体集積回路装置。
4. 前記スキャンフリップフロップ回路にラッチ用のクロック信号を供給するか否かを制御するクロックゲーティング回路をさらに備え、
   前記制御回路は、前記キャプチャモードにおいて前記スキャンフリップフロップ回路に前記ラッチ用のクロック信号を印加しないように前記クロックゲーティング回路を制御することを特徴とする請求項２記載の半導体集積回路装置。
5. 前記制御回路は、前記キャプチャモードへの切り替わり前に前記一定の論理値に対応する論理値が書き込まれるスキャン用のフリップフロップ回路で構成されることを特徴とする請求項２乃至４のいずれか一に記載の半導体集積回路装置。

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