JP5487574B2 - 固体撮像装置、及び電子機器 - Google Patents

Description

本発明は、固体撮像装置とその製造方法、及びこの固体撮像装置を備えた電子機器に関する。

固体撮像装置は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに代表される増幅型固体撮像装置と、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送方固体撮像装置に大別される。これら固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。また、近年、カメラ付き携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載される固体撮像装置としては、電源電圧が低く、消費電力の観点などからＣＭＯＳイメージセンサが多くも用いられている。

ＣＭＯＳ固体撮像装置では、その素子分離部として画素部及び周辺回路部共に、同じ構成のＳＴＩ（Shallow Trench Isolation）構造を用いた構成が知られている。また、ＣＭＯＳ固体撮像装置では、画素部の素子分離部として拡散層を用いた構成も知られている（特許文献１、２参照）。図２７に、拡散層による素子分離部を構成したＣＭＯＳ固体撮像装置の例を示す。

この固体撮像装置１０１は、図２９に示すように、半導体基板１０２に複数の画素が配列された画素部１０３と、画素部１０３の周辺に形成されたロジック回路からなる周辺回路部１０４を有して成る。画素部１０３では、光電変換素子となるフォトダイオード（ＰＤ）１０７と複数の画素トランジスタ１０８からなる単位画素１１０が複数、２次元的に配列される。図２９では画素トランジスタ１０８を代表して示しており、ソース・ドレイン領域１０９と図示しないゲート絶縁膜及びゲート電極とを有して画素トランジスタ１０８が構成される。画素１１０の上方には、層間絶縁膜１１２を介して多層の配線１１３を形成した多層配線層１１４が形成され、さらに、その上にオンチップカラーフィルタ１１５及びオンチップマイクロレンズ１１６が形成される。図示しないが、周辺回路部１０４においても、層間絶縁膜を介して多層の配線を形成した多層配線層が形成される。

画素部１０３内では、素子分離部１２１が半導体基板１０２内にイオン注入で形成したｐ＋拡散層１２２とその上のシリコン酸化膜による絶縁層１２３とにより構成される。絶縁層１２３は一部基板１０２に埋め込まれるが、その埋め込み深さｈ１は５０ｎｍ以下に設定され、トータルの厚さが５０ｎｍ〜１５０ｎｍ程度に設定されている。一方、周辺回路部１０４では、素子分離部１２５が半導体基板１０２に溝１２６を形成し、その溝１２６内にシリコン酸化膜による絶縁層１２７を埋め込んだＳＴＩ構造で構成される。絶縁層１２７の基板１０２内に埋め込まれる埋め込み深さｈ２は、２００ｎｍ〜３００ｎｍ程度であり、基板表面に突出される突出高さｈ３は、画素部１０３の絶縁層１２３の突出高さｈ４より十分に低い。

その他、特許文献３に画素部の素子分離部の例、特許文献４のＤＲＡＭの素子分離部の例などが開示されている。
特開２００５−３４７３２５号公報 特開２００６−２４７８６号公報 特開２００５−１９１２６２号公報 特開２００７−２８８１３７号公報

固体撮像装置の素子分離部として、上述した前者の画素部及び周辺回路部共に、同じ構造のＳＴＩ構造を用いた構成では、白点が増えるという問題がある。すなわち、画素部でのＳＴＩ素子分離部は、周辺回路部のＳＴＩ分離部と同様に、半導体基板内に深く形成されるために、フォトダイオードに対するストレス、ダメージの影響が増え、白点が増えることになる。この白点を抑えるためには、ＳＴＩ素子分離部の端部でのピンニング（すなわちホールアキュミレーション）を強化しなければならない。ピンニング強化、つまりホールアキュミレーション強化は、ｐ型のイオン注入を行うため、その分、フォトダイオードを構成するｎ型領域の面積が縮小し、飽和信号量を減少させる。従って、ピンイング強化は、飽和信号量の減少とトレードオフの関係となっている。

この改善策として、後者（図２９の構成参照）のｐ＋拡散層１２２とその上の絶縁層１２３とからなる素子分離部１２１の構成がある。しかし、この場合は周辺回路部１０４のＳＴＩ構造の素子分離部１２５との作り込みにより、工程数が増えるという問題があった。また、図３０Ａ，Ｂに示すように、画素部の素子分離部１２１では絶縁層１２３の突出高さｈ４が大きいため、各画素トランジスタのゲート電極１３１［１３１Ａ，１３１Ｂ，１３１Ｃ］の形成工程で、ポリシリコンの残渣１３３ａなどが生じる問題があった。すなわち、図３０Ｂに示すように、ポリシリコン膜１３３を全面に形成した後、リソグラフィ技術及びエッチング技術を用いてパターニングした際に、段差の大きい絶縁層１２３の側壁に導電性のポリシリコンの残渣１３３ａが生じ易い。ポリシリコンの残渣１３３ａが生じると、隣り合うゲート電極１３１間が短絡してしまったり、欠陥として撮像特性に悪影響を及ぼすことがある。
なお、図３０Ａ、Ｂにおいて、１３１Ａは転送トランジスタのゲート電極、１３１Ｂはリセットトランジスタのゲート電極、１３１Ｃは増幅トランジスタのゲート電極を示す。また、１３４はｎ＋ソース・ドレイン領域を示す。

さらに、図３０の構成では、画素部の素子分離部を構成する絶縁層の基板より突出高さｈ４が大きいので、光電変換部の表面から最下層の配線までの層間絶縁膜の膜厚が厚くなってしまう。従って、その分フォトダイオードとオンチップマイクロレンズまでの距離Ｌ１が長くなり易く、集光効率にとって不利になり、センサ感度が落ちる。

本発明は、上述の点に鑑み、感度を含む画素特性の向上を図った固体撮像装置とその製造方法を提供するものである。
また、本発明は、かかる固体撮像素子を備えた電子機器を提供するものである。

本発明に係る固体撮像装置は、画素部と、周辺回路部と、周辺回路部の半導体基板に形成されたＳＴＩ構造を有する第１素子分離部と、画素部の半導体基板に形成されたＳＴＩ構造を有する第２素子分離部と、光電変換素子と、不純物注入領域とを有する。画素部の第２素子分離部は、半導体基板内に埋め込まれた部分が第１素子分離部の半導体基板内に埋め込まれた部分より浅く、表面高さが前記第１素子分離部と同じであるＳＴＩ構造を有する第２素子分離部とを有する。光電変換素子は、画素部における第２素子分離部の間に設けられ、第２素子分離部の下面に一部が入り込むように第１導電型の電荷蓄積領域を延長して形成されている。第２導電型の不純物注入領域は、第２素子分離部と光電変換素子とが接する界面に、当該第２素子分離部のＳＴＩ構造を構成する溝の底面を含む内壁面からのイオン注入によって形成されている。

本発明の固体撮像装置では、画素部の第２素子分離部の表面高さを周辺回路部の第１素子分離部の表面高さと同じにして低くしたので、光電変換部の表面から最下層の配線までの層間絶縁膜の膜厚が薄くなる。従って、その分、光電変換部とオンチップマイクロレンズまでの距離が短くなり、集光効率が向上する。画素部の第２素子分離部の半導体基板に埋め込まれた部分が、周辺回路部の第１素子分離部の半導体基板に埋め込まれた部分より浅いので、光電変換素子へのストレス、ダメージの影響が抑えられる。画素部の第２素子分離部の表面高さを周辺回路部の第１素子分離部の表面高さと同じにして低くしたので、素子分離部の形成後のゲート電極の加工において、素子分離部の側壁に電極材料が残らない。

本発明に係る固体撮像装置の製造方法は、半導体基板の周辺回路部の素子分離部を形成すべき部分に第１の溝と、画素部の素子分離部を形成すべき部分に第１の溝よりも浅い第２の溝を形成する工程と、第１及び第２の溝内を含んで絶縁層を形成する工程と、絶縁層を研磨して、表面高さを同じにした第１素子分離部及び第２素子分離部を形成する工程とを有する。

本発明の固体撮像装置の製造方法では、周辺回路部側の第１の溝と、これより浅い画素部側の第２の溝への絶縁層の形成、絶縁層の研磨を同じ工程で行い、第１、第２素子分離部となる絶縁層の表面高さを同じにしている。これにより、層間絶縁膜の膜厚が薄くなり、その分、光電変換部とオンチップマイクロレンズまでの距離が短くなり、集光効率が向上する。画素部の第２素子分離部の表面高さを周辺回路部の第１素子分離部の表面高さと同じにして低くしたので、素子分離部の形成後のゲート電極の加工において、素子分離部の側壁に電極材料が残らない。画素部側の第２の溝を周辺回路部側の第１の溝より浅く形成するので、第２の素子分離部による光電変換素子へのストレス、ダメージの影響が抑えられる。

本発明に係る電子機器は、固体撮像装置と、固体撮像装置の光電変換素子に入射光を導く光学系と、固体撮像装置の出力信号を処理する信号処理回路を備える。固体撮像装置は、画素部と、周辺回路部と、周辺回路部の半導体基板に形成されたＳＴＩ構造を有する第１素子分離部と、画素部の半導体基板に形成されたＳＴＩ構造を有する第２素子分離部と、光電変換素子と、不純物注入領域とを有する。画素部の第２素子分離部は、半導体基板内に埋め込まれた部分が第１素子分離部の半導体基板内に埋め込まれた部分より浅く、表面高さが前記第１素子分離部と同じである構成を有する。光電変換素子は、画素部における第２素子分離部の間に設けられ、当該第２素子分離部の下面に一部が入り込むように第１導電型の電荷蓄積領域を延長して形成されている。第２導電型の不純物注入領域は、第２素子分離部と光電変換素子とが接する界面に、当該第２素子分離部のＳＴＩ構造を構成する溝の底面を含む内壁面からのイオン注入によって形成されている。

本発明の電子機器では、その固体撮像装置において、画素部の第２素子分離部の表面高さを周辺回路部の第１素子分離部の表面高さと同じにして低くしたので、層間絶縁膜の膜厚が薄くなり、集光効率が向上する。画素部の第２素子分離の半導体基板に埋め込まれた部分が、周辺回路部の第１素子分離部の半導体基板に埋め込まれた部分より浅い。これにより、第２素子分離部による光電変換素子へのストレス、ダメージの影響が抑えられる。画素部の第２素子分離部の表面高さを周辺回路部の第１素子分離部の表面高さと同じにして低くしたので、素子分離部の形成後のゲート電極の加工において、素子分離部の側壁に電極材料が残らない。

本発明によれば、感度を含む画素特性の向上を図ることができる。

以下、図面を参照して本発明の実施の形態を説明する。

本発明の実施の形態に係る固体撮像装置は、画素部及び周辺回路部における素子分離部の構成に特徴を有する。

図１に、本発明に適用される固体撮像装置、すなわちＣＭＯＳ固体撮像素子の一例の概略構成を示す。本例の固体撮像装置１は、半導体基板１１例えばシリコン基板に複数の光電変換素子を含む画素２が規則的に２次元的に配列された画素部（いわゆる撮像領域）３と、周辺回路部とを有して構成される。画素２は、光電変換素子となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタの４つのトランジスタで構成することができる。その他、例えば選択トランジスタを省略して３つのトランジスタで構成することもできる。これら単位画素の等価回路は通常と同様であるので、詳細説明を省略する。

周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８などを有して構成される。

制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成し、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。

垂直駆動回路４は、例えばシフトレジスタによって構成され、画素部３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路５に供給する。

カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとに黒基準画素（有効画素領域の周囲に形成される）からの信号によってノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。

水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。

また、本例では表面照射型の固体撮像素子としているので、画素部３及び周辺回路部が形成された基板の表面側の上方に、層間絶縁膜を介して多層配線層が形成される。画素部３では、多層配線層の上に平坦化膜を介してオンチップカラーフィルタ、さらにその上にオンチップマイクロレンズが形成される。撮像領域の画素部以外の領域、より詳しくは、周辺回路部と撮像領域のフォトダイオード（いわゆる受光部）を除く他部領域とに遮光膜が形成される。この遮光膜は、例えば多層配線層の最上層の配線層で形成することができる。

なお、後述するが、裏面照射型の固体撮像装置では光入射面（いわゆる受光面）側の裏面上には多層配線層はない。多層配線層は受光面と反対側の表面側に形成される。

そして、本実施の形態に係る固体撮像装置、特にその素子分離部の構成は、上述のＣＭＯＳ固体撮像装置に適用されるものであるが、この例に限るものではない。

［固体撮像装置の第１実施の形態］
図２に、本発明の第１実施の形態に係る固体撮像装置を示す。図２は、半導体基板２２、例えばシリコン基板に形成した画素部（いわゆる撮像領域）２３と、周辺回路部２４の要部を示した構成図である。本実施の形態に係る固体撮像装置２１は、半導体基板２２に複数の画素が配列された画素部２３と、画素部２３の周辺に形成された例えばロジック回路からなる周辺回路部２４とを有して成る。

画素部２３では、光電変換素子となるフォトダイオード（ＰＤ）２６と複数の画素トランジスタ２７からなる単位画素２５が複数、２次元的に配列される。図２では複数の画素トランジスタを１つの画素トランジスタ２７で代表して示しており、ソース・ドレイン領域２８と図示しないゲート絶縁膜とゲート電極とを有して画素トランジスタ２７が構成される。画素２５の上方には、層間絶縁膜３１を介して多層の配線３２を形成した多層配線層３３が形成され、その上にオンチップカラーフィルタ３４及びオンチップマイクロレンズ３５が形成される。周辺回路部２４では、図示しない例えばＣＭＯＳトランジスタからなるロジック回路が形成され、同様に層間絶縁膜３１を介して多層の配線を形成した多層配線層が形成される。

本例の固体撮像装置２１は、信号電荷として電子を用いている。フォトダイオード２６としては、図３に示すように、半導体基板２２の第１導電型であるｐ型半導体ウェル領域３６に、第２導電型のｎ型の電荷蓄積領域３７とその表面の絶縁膜３９、例えばシリコン酸化膜との界面近傍に形成された暗電流抑制のためのｐ＋半導体領域（いわゆるホールアキュミュレーション層）３８とを有して構成される。

そして、本実施の形態においては、周辺回路部２４での素子分離に、半導体基板２２に垂直に形成した溝４１に絶縁層４２を埋め込んでなるＳＴＩ構造の第１素子分離部４３が形成される。また、画素部２３では、素子分離として同様に半導体基板２２に垂直に形成した溝４４に絶縁層４２を埋め込んでなるＳＴＩ構造の第２素子分離部４５が形成される。周辺回路部２４の第１素子分離部４３は、絶縁層４２の半導体基板内に埋め込まれた部分の埋め込み深さｈ５が２００ｎｍ〜３００ｎｍ程度であり、半導体基板２２の表面からから突出する部分の表面の高さ、すなわち突出高さが０〜４０ｎｍ程度となるように形成される。埋め込み深さｈ５は、絶縁膜３９の下の半導体基板２２表面からの深さである。また突出高さｈ６は、絶縁膜３９の下の半導体基板２２表面からの突出高さである。

一方、画素部２３の第２素子分離部４５は、絶縁層４２の半導体基板内に埋め込まれた部分の埋め込み深さｈ７が周辺回路部２４側の埋め込み深さｈ５より浅く形成される。また、この第２素子分離部４５は、絶縁層４２の半導体基板２２の表面からから突出する部分の表面の高さ、すなわち突出高さｈ８は、周辺回路部２４側の突出高さｈ６と同じになるように形成される。第２素子分離部４５の突出高さｈ８は０ｎｍ〜４０ｎｍ程度、埋め込み深さｈ７は５０ｎｍ〜１６０ｎｍ程度とし、トータルの厚さｈ９は７０ｎｍ〜２００ｎｍ程度とすることができる。

周辺回路部２４側では、通常のＭＯＳ構造の制約から、第１素子分離部４３の突出高さｈ６として０ｎｍ〜４０ｎｍ程度の必要がある。画素部２４側では、この周辺回路部２４側の突出高さｈ６に合わせて、第２素子分離部４５の突出高さｈ８を０ｎｍ〜４０ｎｍ程度に設定する。そして、第２素子分離部４５のトータルの厚さｈ９は画素特性の制約により、上述した７０ｎｍ〜２００ｎｍ程度必要となる。

この画素部２３の第２素子分離部４５のトータル厚さｈ９は、素子分離性が得られ、絶縁層４２上に配線が形成されても寄生ＭＯＳトランジスタが形成されず、かつフォトダイオード２６に対してストレス、ダメージの影響を与えない厚さである。

すなわち、突出高さｈ８が０ｎｍ〜４０ｎｍであれば、後述するように、ポリシリコンによるゲート電極の加工時に、第２素子分離部４５の基板表面からの突出部側壁にポリシリコンが残らない。このことはゲート電極間短絡を阻止することができる。ｈ８が４０ｎｍより突出していると、突出部の側壁にポリシリコン残渣が発生し易い。埋め込み深さｈ７が５０ｎｍより浅いと素子分離部４５上に配線が形成されると、寄生ＭＯＳトランジスタが形成され易い。ｈ７が１６０ｎｍより深いと、フォトダイオード２６にストレス、ダメージを与え易く、白点発生の要因になる。トータルの厚さｈ９が７０ｎｍ〜２００ｎｍの範囲ないであれば、素子分離部４５としての素子分離性が得られ、かつ白点発生が抑制される。

ここで、第１素子分離部と第２素子分離部の突出高さｈ６及びｈ８が同じ突出高さとは、製造加工精度に基づく加工ばらつきの範囲内であれば、同じ突出高さであると定義する。すなわち、溝（トレンチ）加工での窒化膜マスクの膜厚は、一般的に２００ｎｍ程度の窒化膜でウェハの面内ばらつきが±１０％程度ある。ＣＭＰ（化学機械研磨）による研磨ばらつきについても、±２０〜３０ｎｍ程度ある。したがって、画素部２３と周辺回路部２４で突出高さｈ８、ｈ６が同じになるように工夫しても、２０ｎｍ〜３０ｎｍ程度変動する可能性がある。厳密に観察してチップ面内のどこかで画素部と周辺回路部を比較した場合、完全に同じ突出高さでないとしても、画素部と周辺回路部において両突出高さｈ８とｈ６との差が３０ｎｍ以内に入っていれば、本発明でいう「同じ高さ」の範疇に入ることは言うまでもない。

第１実施の形態に係る固体撮像装置２１によれば、画素部２３の第２素子分離部４５の突出高さｈ８が、周辺回路部２４の第１素子分離部４３の突出高さｈ６と同じになり低くなるので、フォトダイオード２６と第１層の配線までの層間絶縁膜までの膜厚が薄くなる。その分、フォトダイオード２６とオンチップマイクロレンズ３５との間の距離Ｌ２が図３０の距離Ｌ１より短くなる。このため、フォトダイオード２６への集光効率が向上し、感度が向上する。

画素部２３の第２素子分離部４５では、その基板上の突出高さｈ８が周辺回路部２４の第１素子分離部４３の突出高さｈ６と同じく０ｎｍ〜４０ｎｍと低い。このため、画素トランジスタのゲート電極の形成工程で、ポリシリコン膜をパターニングした際に、パターニングが高精度に行われ、第２素子分離部４５を基板より突出する部分の側壁にポリシリコンが残ることがない。したがってポリシリコン残渣による画素トランジスタ間の短絡不良が回避される。

画素部２３では、その第２素子分離部４５がＳＴＩ構造で形成され、その第２素子分離部４５の半導体基板２２内に埋め込まれた部分の埋め込み深さｈ７が、周辺回路部２４のＳＴＩ構造の第１素子分離部４３の半導体基板２２内の埋め込み深さｈ５より浅く形成される。すなわち、画素部２３の第２素子分離部４５の埋め込み深さｈ７は５０ｎｍ〜１６０ｎｍに設定される。この埋め込み深さｈ７は、フォトダイオード２６に対してストレス、ダメージを与えることがない。つまり、溝４４の深さが浅いので、欠陥発生が抑制される。このため、第２素子分離部４５とフォトダイオード２６との界面で白点発生のための電子の発生が抑えられる。したがって、第２素子分離部４５との界面からフォトダイオード２６へ電子の洩れ込みが抑制され、これに基づくフォトダイオード２６での白点の発生を抑制することができる。

しかも、画素部２３の第２素子分離部４５のトータル厚さｈ９が、７０ｎｍ〜２００ｎｍ程度であるので、十分な素子分離特性を得ることができる。また、第２素子分離部４５上に配線が延在しても、寄生ＭＯＳトランジスタは形成されない。

さらに、画素部２３の第２素子分離部４５の端部（横方向端部）におけるｐ型イオン濃度が薄くても分離特性が確保できるので、従来の図３０に示す拡散層分離部を有する構成と比較して、転送トランジスタの読み出しに対して有利になる。上記のｐ型領域は、図示しないが、画素の転送トランジスタ脇の分離部に形成される。

画素部２３の第２素子分離部４５と周辺回路部２４の第１素子分離部４３を共に、ＳＴＩ構造として、その夫々の絶縁層４２の半導体基板２２表面からの突出高さｈ６及びｈ８を同じにした構成としている。この構成により、製造に際して絶縁層４２の埋め込み、絶縁層４２の平坦化処理などの工程を同時に行うことができるので、工程数を削減することができる。

このように、第１実施の形態に係る固体撮像装置の構成によれば、製造プロセスにおける工程数の削減を可能し、センサ感度、残像特性や飽和信号量、画素トランジスタ間の短絡防止等、画素特性を向上することができる。また、ポリシリコン膜によるゲート電極加工において、画素部２３側の第２素子分離部４５を構成する絶縁膜４２の基板上に突出する部分の側壁にポリシリコン残渣が生じない。これにより、ゲート電極加工が容易になり、製造の歩留まりを向上することができる。

［固体撮像装置の第２実施の形態］
図４に、本発明の第２実施の形態に係る固体撮像装置を示す。図４は画素部２３のフォトダイオード２６及びこれに隣接する第２素子分離部４５を含む要部のみを示す断面図である。本実施の形態に係る固体撮像装置４８は、画素部２３の第２素子分離部４５において、少なくともフォトダイオード２６と接する領域部にｐ型半導体層４９が形成される。すなわち、第２素子分離部４５の絶縁層４２のフォトダイオード２６に接する側面及び一部下面に延長して形成される。なお、鎖線で示すように絶縁層４２の半導体基板２２に埋め込まれた部分の側面の下面の全面にわたってｐ型半導体層４９を形成してもよい。このｐ型半導体層４９は、例えば不純物のイオン注入で形成するができる。

このｐ型半導体層４９の形成は、ＳＴＩ構造を作る際の溝形成の後でイオン注入を行って形成することもでき、あるいはＳＴＩ構造を形成した後で、絶縁層４２上からイオン注入して形成することもできる。絶縁層４２を形成した後にイオン注入でｐ型半導体層４９を形成するときは、絶縁層４２の深さが深すぎると、どの角度でイオン打ち込みしてもｐ型不純物が適正に入り難い場合が生じる。これを回避するために、絶縁層４２の深さは浅く、かつ少しテーパを付けて、すなわち下方に行くに従って幅が狭くなるように絶縁層４２を形成することが望ましい。
その他の構成は、図１及び図２で説明したと同様であるので、重複説明を省略する。

第２実施の形態に係る固体撮像装置４８によれば、画素部２３の第２素子分離部４５において、絶縁層４２とフォトダイオード２６との界面近傍に、ｐ型半導体層４９が形成されるので、さらに素子分離界面での電子発生を抑制し、フォトダイオード２６での白点の発生を抑えることができる。その他、第１実施の形態で説明したと同様の効果を奏する。

［固体撮像装置の第３実施の形態］
図５に、本発明の第３実施の形態に係る固体撮像装置を示す。図５は画素部２３のフォトダイオード２６及びこれに隣接する第２素子分離部４５を含む要部のみを示す断面図である。本実施の形態に係る固体撮像装置５１は、画素部２３の第２素子分離部４５において、さらに絶縁層４２の下にｐ型半導体層５２を形成して拡散層分離を兼ねた構成としている。図５では、図４と同様に、少なくともフォトダイオード２６と絶縁層４２との界面近傍にｐ型半導体層４９を形成している。このｐ型半導体層４９を省略した構成とすることもできる。
その他の構成は、図２、図３、図４で説明したと同様であるので、重複説明を省略する。

第３実施の形態に係る固体撮像装置５１によれば、画素部２３の第２素子分離部４５において、おの絶縁層４２に下にさらに拡散層分離に供するｐ型半導体層５２が形成されるので、この拡散層分離を合わせて、画素部２３の第２素子分離部４５の素子分離性がさらに向上する。その他、第１、第２実施の形態で説明したと同様の効果を奏する。

［固体撮像装置の第４実施の形態］
図６に、本発明の第４実施の形態に係る固体撮像装置を示す。図６は画素部２３のフォトダイオード２６及びこれに隣接する第２素子分離部４５を含む要部のみを示す断面図である。本実施の形態に係る固体撮像装置５４は、画素部２３において、上例と同様に周辺回路部２４側に比べて浅いＳＴＩ構造の第２素子分離部４５を形成し、さらにフォトダイオード２６の一部を第２素子分離部４５の下面に入り込むように延長して構成される。第２素子分離部４５と少なくともフォトダイオード２６との界面近傍には、図４で示したと同様のｐ型半導体層４９を形成することができる。このｐ型半導体層４９を省略した構成とすることもできる。さらに、図５で説明したように、第２素子分離部４５の絶縁層４２の下に拡散層素子分離に供するｐ型半導体層５２を形成することもできる。
その他の構成は、第１、第２実施の形態で説明したと同様であるので、重複説明を省略する。

第４実施の形態に係る固体撮像装置５４によれば、フォトダイオード２６がその一部を第２素子分離部４５の下面に入り込むように延長して形成されるので、フォトダイオード２６の面積を拡大することができます。フォトダイオードの面積拡大は、飽和信号量の増大、感度の向上に寄与する。
その他、第１、第２、第３実施の形態で説明したと同様の効果を奏する。

［固体撮像装置の第５実施の形態］
図７に、本発明の第５実施の形態に係る固体撮像装置を示す。本実施の形態は、画素部の第２素子分離部の突出高さｈ８を、周辺回路部の第１素子分離部の突出高さｈ６と同じに低くして、基板表面と多層配線層間の層間絶縁膜を薄膜化する。それと同時に、フォトダイオード２６に対向して導波路を構成してフォトダイオードへの光の集光効率、感度を含む画素特性を向上するように構成するものである。

本実施の形態に係る固体撮像装置５５は、図７に示すように、第１実施の形態で説明したと同様に、半導体基板２２に複数の画素が配列された画素部２３と、画素部２３の周辺に形成された例えばロジック回路からなる周辺回路２４とを有して成る。画素部２３では光電変換素子となるフォトダイオード２６と画素トランジスタ２７からなる画素２５が２次元配列される。フォトダイオード２６は、図３に示したように、第２導電型であるｎ型の電荷蓄積領域３７とその表面の絶縁膜３９、例えばシリコン酸化膜との界面近傍に形成された暗電流抑制のためのｐ＋半導体領域３８とを有して構成される。フォトダイオード２６表面の例えばシリコン酸化膜による絶縁膜３９上には、反射防止膜となる例えばシリコン窒化膜４０が形成される。代表として示した画素トランジスタ２７は、ソース・ドレイン領域２８と、ゲート絶縁膜２９と、例えばポリシリコンからなるゲート電極３０とを有して形成される。なお、ソース・ドレイン領域２８は、紙面奥行き方向に形成される。ゲート電極３０の端部は第２素子分離部４５上に跨るように形成される。

画素部２３及び周辺回路部２４では、それぞれ前述したと同様のＳＴＩ構造の第２素子分離４５及び第１素子分離部４３が形成される。第１素子分離部４３は、第１の溝４１内に、埋め込み深さｈ５及び突出高さｈ６を有する絶縁膜４２を埋め込んで形成される。第２素子分離部４５は、第２の溝４４内に、埋め込み深さｈ７及び突出高さｈ８を有する絶縁膜４２を埋め込んで形成される。両素子分離部４３及び４５における突出高さｈ６と突出高さｈ８は、前述したように同じ高さに設定される。第２素子分離部４５における埋め込み深さｈ７は、第２素子分離部４３における埋め込み深さｈ５より浅く設定される。前述と同様に、第１素子分離部４３では、埋め込み深さｈ５が２００ｎｍ〜３００ｎｍ程度、突出高さｈ６が０〜４０ｎｍ程度とすることができる。第２素子分離部４５では、埋め込み深さｈ７が５０ｎｍ〜１６０ｎｍ程度、突出高さｈ８が０〜４０ｎｍ程度、トータル厚さｈ９が７０ｎｍ〜２００ｎｍ程度とすることができる。

画素部２３の基板上には、層間絶縁膜３１［３１１〜３１４］を介して多層の配線３２［３２１〜３２４］を形成した多層配線層３３が形成される。層間絶縁膜３１は、例えばシリコン酸化膜で形成することができる。配線３２は、本例では第１層配線３２１、第２層配線３２２、第３層配線３２３、第４層配線３２４で形成される。各配線３２［３２１〜３２４］は、ダマシンプロセスによるタンタル／窒化タンタルからなるバリアメタル層５７と銅（Ｃｕ）配線層５８を埋め込んで形成される。各配線間の層間絶縁膜３１上、すなわち銅（Ｃｕ）配線層５８表面を含む各層間絶縁膜３１１〜３１４上には、配線である銅（Ｃｕ）の拡散を防止する第１層〜第４層の配線拡散防止膜５９［５９ａ，５９ｂ，５９ｃ，５９ｄ］が形成される。配線拡散防止膜５９としては、例えばＳｉＣ、ＳｉＮなどの膜で形成される。本例では、ＳｉＣ膜で配線拡散防止膜５９を形成している。図示しないが、周辺回路部２４では、例えばＣＭＯＳトランジスタからなるロジック回路が形成され、同様に所要の配線層数からなる多層配線層が形成される。

そして、本実施の形態においては、画素部２３の各フォトダイオード２６の上方に、入射光を効率よくフォトダイオード２６へ導くための導波路５６が形成される。この導波路５６は、多層配線層３３のフォトダイオード２６に対応する層間絶縁膜３１を、配線拡散防止膜５９を含めて選択エッチンブにより凹溝８７を形成し、この凹溝８７内にコア層８８及びコア層８９を埋め込んで形成される。このとき、導波路５６のフォトダイオード２６と対向する面５６ａが、最下層の配線拡散防止膜５９ａで終端するように形成される。すなわち、導波路５６は、最下層の配線拡散防止膜５９ａを突き抜けないように、最下層の配線拡散防止膜５９ａに達するように形成される。

画素部２３には、平坦化膜９０、オンチップカラーフィルタ３４及びオンチップマイクロレンズ３５が形成される。

さらに、本実施の形態では、後述で明らかとなるように、半導体基板２２の表面から、すなわちフォトダイオード２６の表面から最下層の配線拡散防止膜５９ａまでの絶縁膜３９、反射防止膜４０及び第１層の層間絶縁膜３１１を含む層間絶縁膜の膜厚ｔ１が、薄く設定される。すなわち、膜厚ｔ１は、青の波長域の感度が高く得られる２２０ｎｍ〜３２０ｎｍ、３７０ｎｍ〜４７０ｎｍ、５３０ｎｍ〜６３０ｎｍの範囲に設定される。図８の膜厚ｔ１に対する感度分布図から、２２０ｎｍ〜３２０ｎｍ、３７０ｎｍ〜４７０ｎｍ、５３０ｎｍ〜６３０ｎｍの各範囲内であれば、青の感度として、感度分布の山と谷の感度差の１／２以上の感度が得られる。すなわち、山の感度ｘ、谷の感度ｙとしたとき、ほぼｘ＋［（ｙ−ｘ）／２］以上の高い感度が得られる。

その他の構成は、図２及び第１実施の形態で説明したと同様であるので、重複説明を省略する。多層配線層３３及びフォトダイオード２６表面の反射防止膜４０等の構成は、第１実施の形態の構成をより詳しく説明したものである。

第５実施の形態に係る固体撮像装置５５によれば、画素部２３における第２素子分離部４５の突出高さｈ８を、周辺回路部の第１素子分離部４３の突出高さｈ６と同じに４０ｎｍ以下に低くしている。この構成により、フォトダイオード２６の表面から導波路５６の底部に接する最下層の配線拡散防止膜５９ａまでの層間絶縁膜（３９，４０，３２）の膜厚ｔ１を薄くすることができる。通常、層間絶縁膜３１は、層間絶縁膜の成膜後の研磨の際に、ＳＴＩ構造の素子分離部４５上のポリシリコンによるゲート電極が析出しない膜厚で最薄膜厚が律速される。本実施の形態では、画素部２３の第２素子分離部４５の突出高さｈ８が、周辺回路部２４の第１素子分離部４３の突出高さｈ６と同じとしたことにより、研磨時の膜厚ばらつきを抑えることができ、ゲート電極上から９０ｎｍまでの膜厚ｄ１の研磨が可能となる。例えば、突出高さｈ８を３０ｎｍとしたとき、層間絶縁膜全体を、図 ２８の第１比較例より７０ｎｍ程度薄膜化することが可能になる。

因みに、図２８の第１比較例では、周辺回路部２４のＳＴＩ構造の素子分離部１２５の突出高さｈ３を３０ｎｍ、画素部２３のＳＴＩ構造の素子分離部１２１の突出高さｈ４を８０ｎｍとした構成を考える。このとき、研磨ばらつきにより、ゲート電極上の層間絶縁膜を保持するために研磨量を抑えなければならない。このため、仕上がりの層間絶縁膜の膜厚ｔ２は、６５０ｎｍ程度となり、センサ感度の最適化が得られない。なお、図２８では比較のために、その他の構成で図７と対応する部分には同一符号を付して説明を省略する。

本実施の形態では、上述の膜厚ｔ１の層間絶縁膜の薄膜化に加えて、さらに、フォトダイオード２６に対応して導波路５６を設けたことと相俟って、フォトダイオード２６への入射光の集光効率が向上し、センサ感度、特に青の感度を向上することができる。

図８に、第５実施の形態における固体撮像装置の構成としたときの、フォトダイオード２６表面（Ｓｉ表面）からＳｉＣによる配線拡散防止膜５９ａまでの層間絶縁膜厚ｔ１における、赤、緑、青の各色の感度を示す。曲線Ｒは赤の感度分布、Ｇは緑の感度分布、Ｂは青の感度分布を示す。Ｓｉ表面には、シリコン酸化膜３９、その上にシリコン窒化膜４０が成膜され、両膜３９及び４０の合計の膜厚範囲はおよそ７０ｎｍである。ただし、反射防止能力と加工上の問題（コンタクト溝を加工できる最厚膜厚で律速する）から、両膜３９及び４０の合計の膜厚は、およそ２０〜１２０ｎｍの範囲で成膜してもよい。このときの層間絶縁膜の屈折率は１．４〜１．５である。

図８の各色の感度分布を示すグラフから、膜厚ｔ１の範囲が、２２０ｎｍ〜３２０ｎｍ、３７０ｎｍ〜４７０ｎｍ、５３０ｎｍ〜６３０ｎｍにあるとき、視感度の低い青の感度が上がり、もっともセンサ感度の向上が認められる。すなわち、青の感度として、感度分布における山と谷の感度差の１／２以上の感度が得られる。
導波路構造を有する場合、導波路内の埋め込み材料、すなわちコア層８９と、フォトダイオード２６表面から最下層の配線拡散防止膜５９ａまでの間の層間絶縁膜との屈折率の差によって光の回折が生じるため、（入射光が屈折率の変化により干渉し、光を打ち消す、あるいは強め合うような膜厚範囲が存在する）集光構造として最適な膜厚範囲が存在する。本実施の形態では、その最適膜厚範囲として、２２０ｎｍ〜３２０ｎｍ、３７０ｎｍ〜４７０ｎｍ、５３０ｎｍ〜６３０ｎｍに設定される。

第１比較例では、画素部側の素子分離部の突出高さが高いので、この素子分離部の突出部で入射してきた光の反射が生じ、その分だけセンサ感度の劣化が生じる。しかし、本実施の形態では、画素部側の第２素子分離部の突出高さが低いので、この突出部での光の反射が低減し、センサ感度を向上することができる。

なお、両膜３９及び４０の合計の膜厚をおよそ２０ｎｍ〜１２０ｎｍの範囲で成膜されるとき、その膜厚によって、上記の膜厚ｔ１の範囲「２２０ｎｍ〜３２０ｎｍ、３７０ｎｍ〜４７０ｎｍ、５３０ｎｍ〜６３０ｎｍ」は次のように変わる。両膜３９，４０の合計膜厚が７０ｎｍよりも薄くなる（例えば２０ｎｍ）ときは、図８の感度のピーク位置が７０ｎｍ時に対して左（層間絶縁膜３１１の膜厚が厚くなる方向）にずれる。そのときのずれ量は（ｄＮ−７０）×（ｎＮ−ｎＯ）である。これは、光の干渉で用いられる一般的な式、膜厚×屈折率＝光学膜厚から表されている。
一方、両膜３９，４０の合計膜厚が７０ｎｍよりも厚くなる（例えば１２０ｎｍ）ときは、図８の感度のピーク位置が７０ｎｍ時に対して右（層間絶縁膜３１１の膜厚が薄くなる方向）にずれる。そのときのずれ量は（７０−ｄＮ）×（ｎＮ−ｎＯ）である。
ｄＮ：両膜３９，４０の合計膜厚、ｎＮ：シリコン窒化膜４０の屈折率、ｎＯ：シリコン酸化膜３９の屈折率である。

本実施の形態の素子分離部の構成によるときは、画素部の素子分離領部が周辺回路部の素子分離部と同じ深さに埋め込まれた構成と比較したとき、第１実施の形態で説明したように、白点の発生を抑制することができるので、さらにセンサ感度の向上が得られる。

導波路を最下層の配線拡散防止膜で止める構成とすることにより、導波路の深さを一定にすることができる。

因みに、画素の微細化が進むと、第１比較例のように画素部側の素子分離部の突出し高さが高いと、層間絶縁層を成膜し平坦化の研磨を行っても、段差が大きいために一様な平坦化が得にくく、その上の配線拡散防止膜も平坦化にならない。その状態で多層配線層を形成した後に、多層配線層に導波路形成用の溝を形成したとき、正確に最下層の配線拡散防止膜で終端する溝を形成することが困難になる。そのため、溝内へクラッド材料層及びコア材料層を埋め込んで導波路を形成しようとしても、最下層の配線拡散防止膜で終端するような正常な導波路を形成できないことが予想される。これに対して、本実施の形態では、画素部の第２素子分離部の突出高さが低いので、層間絶縁膜の平坦研磨ができ、画素が微細化されても最下層の配線拡散防止膜で終端する正常な導波路を形成することができる。

また、画素の微細化が進む場合、第１比較例のように画素部側の素子分離部の突出高さが高いと、突出高さの間を埋め込むように層間絶縁膜を成膜したとき、ボイドが発生する懼れが生じる。しかし、本実施の形態では、突出高さが低いので、そのようなボイドの発生がなく、層間絶縁膜の埋め込み特性が向上し、層間絶縁膜の成膜が良好に行える。

また、本実施の形態においては、チップ内での上記層間絶縁膜の研磨による膜厚のばらつきを抑えることにより、画面中央と周辺での感度差、いわゆるシェーディングを改善する効果が得られる。

さらに、第５実施の形態では、その他、残像特性や飽和信号量、画素トランジスタ間の短絡防止などの画素特性の向上、工程数の削減、製造の歩留まり向上など、第１実施の形態で説明したと同様の効果を奏する。

上述の最適膜厚ｔ１の範囲２２０ｎｍ〜３２０ｎｍ、３７０ｎｍ〜４７０ｎｍ、５３０ｎｍ〜６３０ｎｍの設定は、第５実施の形態に限らず、第１実施の形態〜第４実施の形態の固体撮像装置にも適用できる。

［固体撮像装置の第６実施の形態］
図９及び図１０に、本発明の第６実施の形態に係る固体撮像装置を示す。図９は、固体撮像装置の要部、撮像領域における画素のレイアウトを示す概略平面図である。図１０は、図９のＡ−Ａ線上の概略断面図である。

本実施の形態に係る固体撮像装置７１は、１つのフォトダイオード（ＰＤ）２６と、複数の画素トランジスタとから成る画素７２が、複数規則性をもって２次元配列された画素部２３と、周辺回路部２４を有して構成される。１つの画素７２は、本図９のレイアウトで示すように、本例では、フォトダイオード（ＰＤ）２６と、複数の画素トランジスタを構成する転送トランジスタＴｒ１、リセットトランジスタＴｒ２及び増幅トランジスタＴｒ３の３画素トランジスタとから構成される。転送トランジスタＴｒ１は、フローティングディフージョン（ＦＤ）となるソース・ドレイン領域７３と、ゲート絶縁膜を介して形成された転送ゲート電極７６を有して構成される。リセットトランジスタＴｒ２は、一対のソース・ドレイン領域７３及び７４と、ゲート絶縁膜を介して形成されたリセットゲート電極７７とから構成される。増幅トランジスタＴｒ３は、一対のソース・ドレイン領域７４及び７５と、ゲート絶縁膜を介して形成された増幅ゲート電極７８とから構成される。

そして、本実施の形態においては、図９及び図１０に示すように、フォトダイオード（ＰＤ）２６の周りにｐ型不純物領域による素子分離部８６が形成される。すなわち、フォトダイオード（ＰＤ）２６はｐｎ接合による素子分離部８６で分離される。一方、転送トランジスタＴｒ１、リセットトランジスタＴｒ２及び増幅トランジスタＴｒ３からなる画素トランジスタの領域は、前述と同様のＳＴＩ構造による第２素子分離部４５で分離される。

その他の構成は、第５実施の形態で説明したと同様であるので、図１０において、図７と対応する部分に同一符号を付して重複説明を省略する。

第６実施の形態に係る固体撮像装置７１によれば、フォトダイオード（ＰＤ）２６をｐ型不純物領域による素子分る部８６により、ｐｎ接合分離することにより、光の蹴られが無くなり、センサ感度のさらなる向上が得られる。すなわち、フォトダイオード（ＰＤ）２６の脇に第２素子分離部４５の突出部分（突出高さｈ８）が存在しないので、この突出部分で光の蹴られが発生せず、集光効率がより向上することになる。画素部２３において、ｐｎ接合分離及びＳＴＩ素子分離を組み合わせた構成であるので、分離耐性の向上及びゲート寄生容量の低減が図れる。

さらに、第６実施の形態では、その他、第５実施の形態で説明したと同様の効果を奏する。

第６実施の形態では、１つのフォトダイオードと複数の画素トランジスタからなる画素構成に適用したが、その他、例えば複数画素共有の画素構成においても第６実施の形態と同様に、フォトダイオードＰＤの周りをｐｎ接合で分離し、他部を前述と同様のＳＴＩ構造による第２素子分離部４５で分離する構成とすることができる。勿論、フォトダイオードの周りをｐｎ接合分離する構成は、第１実施の形態〜第５実施の形態の固体撮像装置にも適用できる。

［製造方法の第１実施の形態］
次に、図１１〜図１５を参照して、本発明に係る固体撮像装置の製造方法の第１実施の形態を説明する。本例では、上述の図４に示す第２実施の形態に係る固体撮像装置の製造、特にその素子分離部の作製に適用した場合である。

先ず、図１１Ａに示すように、半導体基板２２一主面上に所要の膜厚の薄い絶縁膜３９を成膜し、その絶縁膜３９上に所要の膜厚の絶縁膜３９とはエッチングレートが異なる絶縁膜６１を成膜する。絶縁膜３９としては、例えばシリコン酸化膜を用いることができる。絶縁膜６１としては、例えば膜厚１００ｎｍ程度の低圧ＣＶＤによるシリコン窒化膜を用いることができる。絶縁膜６１上にフォトレジスト膜を堆積する。このフォトレジスト膜を所要パターンの光学マスクを介して露光し、現像して、周辺回路部２４側の素子分離部を形成すべき部分のみに開口６２を有するレジストマスク６３を形成する。画素部２３側は開口のない全面レジストマスク６３で被覆される。

次に、図１１Ｂに示すように、レジストマスク６３を介して、周辺回路部２４側の絶縁膜６１、３９を選択的にエッチング除去し、さらに半導体基板２２を所要の深さまで選択的にエッチング除去して溝４１を形成する。この溝４１は、前述したように、２００ｎｍ〜３００ｎｍ程度の深い溝として形成する。

次に、図１２Ｃに示すように、レジストマスク６３を除去した後、新たにフォトレジスト膜を堆積する。このフォトレジスト膜を所要パターンの光学マスクを介して露光、現像して、画素部２３側素子分離部を形成すべき部分のみに開口６４を有するレジストマスク６５を形成する。周辺回路部２４側は開口のない全面レジストマスク６５で被覆される。

次に、図１２Ｄに示すように、レジストマスク６５を介して、画素部２３側の絶縁膜６１，４９を選択的にエッチング除去し、さらに半導体基板２２を所要深さまで選択的にエッチング除去して溝４４を形成する。この溝４４は、前述したように、５０ｎｍ〜１６０ｎｍ程度の浅い溝として形成される。なお、実際には、最初エッチング処理で４０ｎｍ〜１５０ｎｍ程度の溝として形成され、その後に軽いエッチングを施すなどして、最終的な出来上がり寸法が前述した５０ｎｍ〜１６０ｎｍになる。

次に、図１３Ｅに示すように、レジストマスク６５を除去する。
なお、周辺回路部２４側の深い溝４１を先に形成し、その後に画素部２３側の浅い溝４４を形成したが、逆に画素部２３側の浅い溝４４を先に形成し、その後、周辺回路部２４側の深い溝４１を形成してもよい。

次に、例えば、図１３Ｆの工程で、溝４４の内壁面にイオン注入によりｐ型半導体層４９を形成するようにしてもよい。このｐ型半導体層４９は、素子分離部を完全に形成した後にイオン注入で形成することもできる。さらには、図１３Ｆの工程で第１のｐ型不純物をイオン注し、さらに素子分離部を完全に形成した後に第２のｐ型不純物をイオン注入して、この２回のイオン注入でｐ型半導体層４９を形成することもできる。

この例では、図１３Ｆに示すように、全面にフォトレジスト膜を堆積する。このフォトレジスト膜を所要パターンの光学マスクを介して露光し、現像して、周辺回路部２４側にのみレジストマスク６７を形成する。そして、画素部２３側の絶縁膜６１例えばシリコン窒化膜をハードマスクとして用い、画素部２３の全面にｐ型不純物６０をイオン注入する。ｐ型不純物６０は、ハードマスクとなる絶縁膜６１が形成された部分の基板２２にはイオン注入されず、開口６１ａは形成された部分の基板２２すなわちその溝４４の内壁面にイオン注入される。これにより、溝４４の内壁面、すなわち内側面及び底面を含む全内壁面にｐ型半導体層４９を形成する。このイオン注入は回転注入で行われる。なお、イオン注入の他の方法によりフォトダイオードに接する側の溝内面のみにｐ型半導体層４９を形成することもできる。

溝４４を形成しているため、ｐ型不純物をイオン注入してｐ型半導体層４９を形成するが、イオン注入するｐ型不純物の濃度を薄くできる可能性があり、単位面積当たりの電荷Ｑｓを向上させる利点もある。

次に、図１４Ｇに示すように、レジストマスク６７を除去した後、それぞれの溝４１、４４内に埋め込むように、基板上の全面に絶縁層４２を例えばＣＶＤ法により堆積する。絶縁層４２としては、例えばシリコン酸化膜を用いることができる。

次に、図１４Ｈに示すように、後工程の絶縁層４２の研磨において、全面均一に研磨できるように、絶縁層４２に対して表面の凹凸の密度が粗い部分を一部エッチング除去する。表面の凹凸の密度差があると全面同時に研磨したときに研磨むらが生じる。このため、凹凸の密度が粗い部分を、図１４Ｈの工程では少しエッチングして置く。

次に、図１５Ｉに示すように、絶縁層４２の表面を平坦研磨する。このとき、研磨は絶縁膜６１の面で停止する。その後、絶縁層４２の突出高さｈ６、ｈ８が０ｎｍ〜４０ｎｍ程度、本例では４０ｎｍ程度となるように研磨する。この時点では少し厚く、研磨後の洗浄などの作業を含めて０ｎｍ〜４０ｎｍに合わせる。研磨は、例えばＣＭＰ（化学機械研磨）法を用いることができる。

次に、図１５Ｊに示すように、絶縁膜６１を選択的にエッチング除去する。これにより、画素部２３及び周辺回路部２４のそれぞれの突出高さｈ８、ｈ６が同じで（ｈ８＝ｈ６）、しかも周辺回路部２４では深いＳＴＩ構造の第１素子分離部４３が形成され、画素部２３では第１素子分離部４３より浅いＳＴＩ構造の第２素子分離部４５が形成される。

その後の工程で、フォトダイオード２６、画素トランジスタ２７を形成し、その上に多層配線層３３を形成する。さらに多層配線層３３上に平坦化膜を介してオンチップカラーフィルタ３４、オンチップマイクロレンズ３５を形成して目的のＭＯＳ型の固体撮像装置４８を得る。

なお、フォトダイオード２６を、第１素子分離部４３、第２素子分離部４５を形成する工程の前に形成する製法とすることもできる。

［製造方法の第２実施の形態］
次に、図１６〜図２０を参照して、本発明に係る固体撮像装置の製造方法の第２実施の形態を説明する。本例では、上述の図４に示す第２実施の形態に係る固体撮像装置の製造、特にその素子分離部の作製に適用した場合である。

先ず、図１６Ａに示すように、半導体基板２２一主面上に薄い所要の膜厚の絶縁膜３９を成膜し、その絶縁膜３９上に所要の膜厚の絶縁膜３９とはエッチングレートが異なる絶縁膜６１を成膜する。絶縁膜３９としては、例えばシリコン酸化膜を用いることができる。絶縁膜６１としては、例えば膜厚１００ｎｍ程度の低圧ＣＶＤ法によるシリコン窒化膜を用いることができる。絶縁膜６１上にフォトレジスト膜を堆積する。このフォトレジスト膜を所要パターンの光学マスクを介して露光し、現像して、画素部２３及び周辺回路部２４側のそれぞれ素子分離部を形成すべき部分に開口７１、７２を有するレジストマスク７３を形成する。

次に、図１６Ｂに示すように、レジストマスク７３を介して、画素部２３側及び周辺回路部２４側の絶縁膜６１、３９を選択的にエッチング除去し、さらに半導体基板２２を所要の深さまで選択的にエッチング除去して溝４４及び溝４１ａをそれぞれ形成する。この溝４４は前述したように５０ｎｍ〜１６０ｎｍ程度の浅い溝として形成される。また、周辺回路部２４側の溝４１ａは、画素部２３側の溝４４と同時に形成されるので、溝４４と同程度の深さの溝として形成される。

次に、図１７Ｃに示すように、レジストマスク７３を除去した後、新たにフォトレジスト膜を堆積する。このフォトレジスト膜を所要パターンの光学マスクを介して露光し、現像して、画素部２３側のみにレジストマスク７４を形成する。すなわち、周辺回路部２４側にはレジストマスク７４が形成されず、画素部２３側の全域がレジストマスク７４で被覆される。このレジストマスク７４を介して周辺回路部２４側の溝４１ａをさらにエッチング除去して深い溝４１を形成する。この溝４１は、前述したように２００ｎｍ〜３００ｎｍ程度の深さの溝として形成される。

次に、図１７Ｄに示すように、レジストマスク７４を除去する。

次に、例えば、図１８Ｅの工程で、溝４４の内壁面にイオン注入によりｐ型半導体層４９を形成するようにしてもよい。このｐ型半導体層４９は、素子分離部を完全に形成した後にイオン注入で形成することもできる。さらには、図１８Ｅの工程で第１のｐ型不純物をイオン注し、さらに素子分離部を完全に形成した後に第２のｐ型不純物をイオン注入して、この２回のイオン注入でｐ型半導体層４９を形成することもできる。

この例では、次に、図１８Ｅに示すように、レジストマスク７４を除去した後、新たにフォトレジスト膜を堆積する。このフォトレジスト膜を所要パターンの光学マスクを介して露光し、現像して、周辺回路部２４側にのみレジストマスク７６を形成する。そして、画素部２３側の絶縁膜６１例えばシリコン窒化膜をハードマスクとして用い、画素部２３の全面にｐ型不純物６０をイオン注入する。ｐ型不純物６０は、ハードマスクとなる絶縁膜６１が形成された部分の基板２２にイオン注入されず、開口６１ａが形成された部分の基板２２すなわちその溝４４の内壁面にイオン注入される。これにより、溝４４の内壁面、すなわち内側面及び底面を含む全内壁面にｐ型半導体層４９を形成する。このイオン注入は回転注入で行われる。なお、イオン注入の他の方法によりフォトダイオードに接する側の溝内面のみにｐ型半導体層４９を形成することもできる。

この後の図１８Ｆ〜図２０までの工程は、前述の図１４Ｇ〜図１５Ｊまでの工程と同じであるので、図１４〜図１５と対応する部分には同一符号を付して重複説明を省略する。

この工程の後で、前述と同様に、フォトダイオード２６、画素トランジスタ２７を形成し、その上に多層配線層３３を形成する。さらに多層配線層３３上に平坦化膜を介してオンチップカラーフィルタ３４、オンチップマイクロレンズ３５を形成して目的のＭＯＳ型の固体撮像装置４８を得る。

なお、フォトダイオード２６を、第１素子分離部４３、第２素子分離部４５を形成する工程の前に形成する製法とすることもできる。

上述の第１、第２の実施の形態に係る固体撮像装置の製造方法によれば、画素部２３及び周辺回路部２４側の溝４４及び溝４１を形成した後に、同時工程で絶縁層４２の堆積、ＣＭＰ法による研磨を行い、画素部２３及び周辺回路部２４の、第２及び第１の素子分離部４５、４３を形成している。したがって、製造プロセスの工程数を削減することができる。また、第１及び第２の素子分離部４５，４３の突出高さが同じで、しかも画素部２３側の第２素子分離部４５の深さが周辺回路部２４側の第１素子分離部４３より浅く形成している。これにより、前述したように残像特性や飽和信号量、その他等の画素特性の向上した固体撮像装置を製造することができる。

［製造方法の第３実施の形態］
次に、図２１〜図２５を参照して、本発明に係る固体撮像装置の製造方法の第３実施の形態を説明する。本例では、上述の図７に示す第５実施の形態に係る固体撮像装置５５の製造、特にその層間絶縁層及び導波路の作製に適用した場合である。

第３実施の形態に係る製造方法は、先ず、図２１に示すように、前述の図１１Ａ〜図１３Ｅまでの工程、あるいは図１６Ａ〜図１７Ｄまでの工程を用いて、画素部２３に浅い溝４４及び周辺回路部２４に深い溝４１をそれぞれ形成する。そして、それぞれ突出高さｈ８，ｈ６が同じになるようにして、それぞれの溝４４及び４１内に絶縁膜４２を埋め込んでＳＴＩ構造の第２素子分離部４５及び第１素子分離部４３を形成する。また、画素部２３において、フォトダイオード２６及び画素トランジスタ２７を形成する。周辺回路部２４において、ＣＭＯＳトランジスタによるロジック回路を形成する。フォトダイオード２６表面のシリコン酸化膜による絶縁膜３９上にシリコン窒化膜による反射防止膜４０を形成する。その後、例えばシリコン酸化膜による第１層の層間絶縁膜３１１を例えばＣＶＤ法により形成し、膜厚ｔ１となるように、ＣＭＰ法により平坦化研磨を行う。

次に、図２２に示すように、層間絶縁膜３１１の所要位置に溝９２を形成し、溝９２内に例えばタンタル／窒化タンタルによるバリアメタル層５７を介してＣｕ配線層５８を埋め込んで第１層の配線３２１を形成する。その後、第１層の配線３２１の表面を含む層間絶縁膜３１１の全面に配線３２１の拡散を防止するための、例えばＳｉＣ膜あるいはＳｉＮ膜、本例ではＳｉＣ膜による第１層の配線拡散防止膜５９ａを形成する。

次に、図２３に示すように、第１層の配線拡散防止膜５９ａ上に、同様の工程を用いて、第２層の層間絶縁膜３１２、溝９２内にバリアメタル層５７及びＣｕ配線層５８を埋め込んだ第２層の配線３２２、第２層の配線拡散防止膜５９ｂを形成する。また、第３層の層間絶縁膜３１３、溝９２内にバリアメタル層５７及びＣｕ配線層５８を埋め込んだ第３層の配線３２３、第３層の配線拡散防止膜５９ｃを形成する。さらに、第４層の層間絶縁膜３１４、溝９２内にバリアメタル層５７及びＣｕ配線層５８を埋め込んだ第４層の配線３２４、第４層の配線拡散防止膜５９ｄを形成する。その上に第５層の層間絶縁膜３１５を形成して、多層配線層３３を形成する。

次に、図２４に示すように、多層配線層３３のフォトダイオード２６に対応する部分を第１層である最下層の配線拡散防止膜５９ａで終端するように選択エッチングし、凹溝９３を形成する。選択エッチングは、第５層の層間絶縁膜３１５、第４層の配線拡散防止膜５９ｄ及び層間絶縁膜３１４、第３層の配線拡散防止膜５９ｃ及び層間絶縁膜３１３、第２層の配線拡散防止膜５９ｂ及び層間絶縁膜３１２に対して行う。

次に、図２５に示すように、凹溝９３の内面を含んでコア層８８を形成する。続いて、凹溝９３内を埋め込むようにコア層８８上に、コア層８９を形成する。コア層８８、および８９はシリコン酸化膜、あるいはシリコン窒化膜で形成される。これにより、コア層８８とコア層８９から成る導波路５６が、各フォトダイオード２６に対応して最下層の配線拡散防止膜５９ａに達して形成される。コア層８８は、コア層８９及び多層配線層３３の層間絶縁層３１［３１２〜３１５］より屈折率が高い材料を用いると光が導波路の外に漏れにくくなり更に感度がよくなるが、本発明はそれに限られない。コア層８９をコア層８８より屈折率の高い材料を用いて導波路を構成することもできる。

これ以降は、図示しないが、平坦化膜９０、オンチップカラーフィルタ３４及びオンチップマイクロレンズ３５を順次形成して、第５実施の形態に係る固体撮像装置５５を得る。

第３実施の形態に係る固体撮像装置の製造方法によれば、突出高さｈ６、ｈ８を同じにして第１素子分離部４３及び第２素子分離部４５を形成することにより、第１層の層間絶縁膜３１１を成膜した後のＣＭＰ法による研磨工程で、良好な平坦化処理ができる。これにより、第１層の層間絶縁膜３１１の膜厚を薄くすることがで、フォトダイオード２６表面から第１層の配線拡散防止膜５９ａまでの層間絶縁膜の膜厚ｔ１を薄くできる。また、フォトダイオード２６に対向して導波路５９を形成している。この層間絶縁膜の膜厚ｔ１を薄く形成することが可能になり、且つ導波路５６を形成することにより、フォトダイオード２６への入射光の集光効率が向上し、センサ感度が向上する固体撮像装置５５を製造することができる。

導波路５６を形成するための凹溝９３の形成を第１層の配線拡散防止膜５９ａで終端させ、それ以上に凹溝９３を深く形成しないので、暗電流の悪化を回避することができる。また、凹溝９３を配線拡散防止膜５９ａで終端させることで終端位置を一定にすることができ、感度のばらつきを抑えることができる。

その他、第１、第２実施の形態で説明したと同様に、残像特性、飽和信号量、画素トランジスタ間の短絡防止等の画素特性が向上した固体撮像装置を製造することができる。また、画素部２３及び周辺回路部２４側の溝４４及び４１を形成下の地に、同時工程で絶縁層４２の堆積、ＣＭＰ法による研磨を行い、第１及び第２の素子分離部４３及び４５を形成するので、製造プロセスの工程数を削減できる。

［製造方法の第４実施の形態］
図２６を参照して、本発明に係る固体撮像装置の製造方法の第４実施の形態を説明する。本例は上述の図９及び図１０に示す第６実施の形態に係る固体撮像装置の製造、特にその画素部の作製に適用した場合である。

第４実施の形態に係る製造方法は、図２６示すように、前述の図１１Ａ〜図１３Ｅまでの工程、あるいは図１６Ａ〜図１７Ｄまでの工程を用いて、画素部２３に浅い溝４４及び周辺回路部２４に深い溝４１をそれぞれ形成する。そして、それぞれ突出高さｈ８，ｈ６が同じになるようにして、それぞれの溝４４及び４１内に絶縁膜４２を埋め込んでＳＴＩ構造の第２素子分離部４５及び第１素子分離部４３を形成する。

また、画素部２３において、画素を構成するフォトダイオード２６、画素トランジスタであるＴｒ１〜Ｔｒ３を形成する。周辺回路部２４において、ＣＭＯＳトランジスタによるロジック回路を形成する。さらに、画素部２３のフォトダイオードの周りにｐ型半導体領域により素子分離部８６を形成する。

フォトダイオード２６表面のシリコン酸化膜による絶縁膜３９上にシリコン窒化膜による反射防止膜４０を形成する。その後、例えばシリコン酸化膜による第１層の層間絶縁膜３１１を例えばＣＶＤ法により形成し、膜厚ｔ１となるように、ＣＭＰ法により平坦化研磨を行う。

これ以降は、前述の図２２〜図２５と同じ工程を経て、第６実施の形態の固体撮像装置を得る。

第４実施の形態に係る固体撮像装置の製造方法によれば、画素部２３におけるフォトダイオード２６の周りにｐ型半導体領域による素子分離部８６を形成する工程を有する。この素子分離部８６は基板表面から突出しないので、フォトダイオード２６の周りに突出部が存在せず、フォトダイオード２６の脇で光の蹴られが無く、よりセンサ感度が向上する固体撮像装置７１を製造することができる。その他、第３実施の形態の製造方法で説明したと同様の効果を奏する。

本発明は、表面照射型の固体撮像装置、裏面照射型の固体撮像装置のいずれにも適用することが可能である。ＣＭＯＳ固体撮像装置では、前述したように、多層配線層側から光入射する表面照射型と、多層配線層とは反対側の基板裏面から光入射させる裏面照射型とに適用できる。
本発明に係る固体撮像装置は、上例のエリアイメージセンサの他、リニアイメージセンサ等にも適用できる。

本発明に係る固体撮像装置は、固体撮像装置を備えたカメラ、カメラ付き携帯機器、固体撮像装置を備えたその他の機器、等の電子機器に適用することができる。

図２７に、本発明の電子機器の一例としてカメラに適用した実施の形態を示す。本実施の形態に係るカメラ９６は、光学系（光学レンズ）９７と、固体撮像装置９８と、信号処理回路９９とを備えてなる。固体撮像装置９８は、上述した各実施の形態のいずれか１つの固体撮像装置が適用される。光学系９７は、被写体からの像光（入射光）を固体撮像装置の撮像面上に結像させる。これにより、固体撮像装置９８の光電変換素子において一定期間信号電荷が蓄積される。信号処理回路９９は、固体撮像装置９８の出力信号に対して種々の信号処理を施して出力する。本実施の形態のカメラ９６は、光学系９７、固体撮像装置９８、信号処理回路９９がモジュール化したカメラモジュールの形態を含む。

本発明は、図２７のカメラ、あるいはカメラモジュールを備えた例えば携帯電話に代表されるカメラ付き携帯機器などを構成することができる。
さらに、図２７の構成は、光学系９７、固体撮像装置９８、信号処理回路９９がモジュール化した撮像機能を有するモジュール、いわゆる撮像機能モジュ−ルとして構成することができる。本発明は、このような撮像機能モジュールを備えた電子機器を構成することができる。

本実施の形態に係る電子機器によれば、固体撮像装置におけるセンサ感度を含む画素特性が優れており、高画質が得られ、高性能の電子機器を提供することができる。

本発明に係る固体撮像装置は、上述したように、を１つのフォトダイオードと複数の画素トランジスタからなる単位画素を複数、配列した固体撮像装置、複数のトランジスタ及び転送トランジスタと、各１つの他の画素トランジスタとからなる、いわゆる共有画素を複数、配列した固体撮像装置に適用することができる。

本発明が適用される固体撮像装置の一例を示す構成図である。 本発明の第１実施の形態に係る固体撮像装置の要部の概略構成図である。 光電変換素子の拡大断面図である。 本発明の第２実施の形態に係る固体撮像装置の要部の概略構成図である。 本発明の第３実施の形態に係る固体撮像装置の要部の概略構成図である。 本発明の第４実施の形態に係る固体撮像装置の要部の概略構成図である。 本発明の第５実施の形態に係る固体撮像装置の要部の概略構成図である。 本発明の説明に供する、光電変換部であるフォトダイオード表面から第１層の配線拡散防止膜までの層間絶縁膜の膜厚に対する各色の感度分布図である。 本発明の第６実施の形態に係る固体撮像装置の要部の概略平面図である。 図９のＡ−Ａ線上の断面図である。 Ａ，Ｂ 本発明に係る固体撮像装置の製造方法の第１実施の形態を示す製造工程図（その１）である。 Ｃ，Ｄ 本発明に係る固体撮像装置の製造方法の第１実施の形態を示す製造工程図（その２）である。 Ｅ，Ｆ 本発明に係る固体撮像装置の製造方法の第１実施の形態を示す製造工程図（その３）である。 Ｇ，Ｈ 本発明に係る固体撮像装置の製造方法の第１実施の形態を示す製造工程図（その４）である。 Ｉ，Ｊ 本発明に係る固体撮像装置の製造方法の第１実施の形態を示す製造工程図（その５）である。 Ａ，Ｂ 本発明に係る固体撮像装置の製造方法の第２実施の形態を示す製造工程図（その１）である。 Ｃ，Ｄ 本発明に係る固体撮像装置の製造方法の第２実施の形態を示す製造工程図（その２）である。 Ｅ，Ｆ 本発明に係る固体撮像装置の製造方法の第２実施の形態を示す製造工程図（その３）である。 Ｇ，Ｈ 本発明に係る固体撮像装置の製造方法の第２実施の形態を示す製造工程図（その４）である。 本発明に係る固体撮像装置の製造方法の第２実施の形態を示す製造工程図（その５）である。 本発明に係る固体撮像装置の製造方法の第３実施の形態を示す製造工程図（その１）である。 本発明に係る固体撮像装置の製造方法の第３実施の形態を示す製造工程図（その２）である。 本発明に係る固体撮像装置の製造方法の第３実施の形態を示す製造工程図（その３）である。 本発明に係る固体撮像装置の製造方法の第３実施の形態を示す製造工程図（その４）である。 本発明に係る固体撮像装置の製造方法の第３実施の形態を示す製造工程図（その５）である。 本発明に係る固体撮像装置の製造方法の第４実施の形態を示す製造工程図である。 本発明に係る電子機器をカメラに適用した場合の概略構成図である。 第１比較例に係る固体撮像装置の要部の概略図である。 従来例に係る固体撮像装置の概略構成図である。 Ａ、Ｂ 従来の問題点の説明に供する画素の平面図及びそのＡ−Ａ線上の断面図である。

符号の説明

１・・固体撮像装置、２１、４８、５１、５４、５５・・固体撮像装置、２２・・半導体基板、２３・・画素部、２４・・周辺回路部、２５・・単位画素、２６・・光電変換素子、２７・・画素トランジスタ、４１、４４・・溝、４２・・絶縁層、４３・・第１素子分離部、４５・・第２素子分離部、３１［３１１〜３１５］・・層間絶縁膜３１［３２１〜３２４］・・多層の配線、３３・・多層配線層、３４・・オンチップカラーフィルタ、３５・・オンチップマイクロレンズ、４９・・ｐ型半導体領域、５２・・ｐ型半導体層、５６・・導波路、５９［５９ａ〜５９ｄ］・・配線拡散防止膜、９６・・電子機器

Claims (12)

1. 画素部と、
   周辺回路部と、
   前記周辺回路部の半導体基板に形成されたＳＴＩ構造を有する第１素子分離部と、
   前記画素部の半導体基板に形成され、該半導体基板内に埋め込まれた部分が前記第１素子分離部の半導体基板内に埋め込まれた部分より浅く、表面の高さが前記第１素子分離部と同じであるＳＴＩ構造を有する第２素子分離部と、
   前記画素部における前記第２素子分離部の間に設けられ、当該第２素子分離部の下面に一部が入り込むように第１導電型の電荷蓄積領域を延長して形成された光電変換素子と、
   前記第２素子分離部と前記光電変換素子とが接する界面に、当該第２素子分離部のＳＴＩ構造を構成する溝の底面を含む内壁面からのイオン注入によって形成された第２導電型の不純物注入領域と
   を有する固体撮像装置。
2. 前記第２素子分離部の下には、拡散層による素子分離が設けられた
   請求項１記載の固体撮像装置。
3. 前記第１素子分離部及び前記第２素子分離部の基板面よりの突出高さが０〜４０ｎｍである
   請求項１又は２記載の固体撮像装置。
4. 前記第２素子分離部の前記半導体基板内に埋め込まれた部分の深さが５０ｎｍ〜１６０ｎｍであり、
   前記第２素子分離部のトータル厚みが７０ｎｍ〜２００ｎｍである
   請求項１〜３の何れかに記載の固体撮像装置。
5. 前記画素部の光電変換素子に対応する位置に導波路を有し、
   前記導波路の前記光電変換素子との対向する面が配線の拡散防止膜で終端している
   請求項１〜４の何れかに記載の固体撮像装置。
6. 前記半導体基板表面から前記拡散防止膜までの層間絶縁膜の膜厚が、２２０ｎｍ〜３２０ｎｍ、３７０ｎｍ〜４７０ｎｍ、５３０ｎｍ〜６３０ｎｍの範囲に設定されている
   請求項５記載の固体撮像装置。
7. 前記画素の上方にオンチップマイクロレンズが設けられた
   請求項１〜６の何れかに記載の固体撮像装置。
8. 固体撮像装置と、
   前記固体撮像装置の光電変換素子に入射光を導く光学系と、
   前記固体撮像装置の出力信号を処理する信号処理回路を備え、
   前記固体撮像装置は、
   画素部と、
   周辺回路部と、
   前記周辺回路部の半導体基板に形成されたＳＴＩ構造を有する第１素子分離部と、
   前記画素部の半導体基板に形成され、該半導体基板内に埋め込まれた部分が前記第１素子分離部の半導体基板内に埋め込まれた部分より浅く、表面の高さが前記第１素子分離部と同じであるＳＴＩ構造を有する第２素子分離部と、
   前記画素部における前記第２素子分離部の間に設けられ、当該第２素子分離部の下面に一部が入り込むように第１導電型の電荷蓄積領域を延長して形成された光電変換素子と
   前記第２素子分離部と前記光電変換素子とが接する界面に、当該第２素子分離部のＳＴＩ構造を構成する溝の底面を含む内壁面からのイオン注入によって形成された第２導電型の不純物注入領域と
   を有する電子機器。
9. 前記第２素子分離部の下には、拡散層による素子分離が設けられた
   請求項８記載の電子機器。
10. 前記固体撮像装置における前記画素部の光電変換素子に対応する位置に導波路を有し、
    前記導波路の前記光電変換素子との対向する面が配線の拡散防止膜で終端している
    請求項８または９記載の電子機器。
11. 前記固体撮像装置における前記半導体基板表面から前記拡散防止膜までの層間絶縁膜の膜厚が、２２０ｎｍ〜３２０ｎｍ、３７０ｎｍ〜４７０ｎｍ、５３０ｎｍ〜６３０ｎｍの範囲に設定されている
    請求項１０記載の電子機器。
12. 前記画素の上方にオンチップマイクロレンズが設けられた
    請求項８〜１１の何れかに記載の電子機器。

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